JP4526812B2 - スイッチ電源装置、昇圧回路および昇圧方法 - Google Patents

Description

この発明は、スイッチ電源装置、昇圧回路および昇圧方法に関し、特に、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができるスイッチ電源装置、昇圧回路および昇圧方法に関するものである。

従来、負荷をソース端子に接続し、負荷の電源をドレイン端子に接続したｎチャンネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型電界効果トランジスタ（以下においては、「ｎＭＯＳ型ＦＥＴ」という。）と、ｎＭＯＳ型ＦＥＴのゲート端子の印加電圧を所定の電圧に昇圧する昇圧回路とからなり、ｎＭＯＳ型ＦＥＴを所定の電圧で動作させるスイッチ電源装置が知られていた。かかるスイッチ電源装置では、ｎＭＯＳ型ＦＥＴをスイッチング素子として使用していた。例えば、非特許文献１では電源装置の昇圧回路についての従来技術が開示されている。ここでは、非特許文献１の従来の昇圧回路を用いたスイッチ電源装置の一例について説明する。図８は、従来の昇圧回路を用いたスイッチ電源装置の一例を示す図である。

同図に示すように、スイッチ電源装置３においては、昇圧回路５０は、ｎチャンネル接合型電界効果トランジスタ（以下においては、「ｎ接合型ＦＥＴ」という。）５１と、コイル５２と、ダイオード５３と、コンデンサ５４と、電源８１と、電源８２とからなっている。電源８１は、電圧Ｖｂの直流電源であり、電源８２は、コイル５２を励磁するための矩形波の電圧、例えば、０V〜５Ｖの矩形波の電圧を生成する電源である。

ｎＭＯＳ型ＦＥＴ１０のスレッショルド電圧をＶｔ、ピンチオフ電圧をＶｐ、ゲート端子１０３の印加電圧Ｖｃとすると、
Ｖｏ＝Ｖｂ―Ｖｐ （式１）
となる。また、
Ｖｃ＞Ｖｏ＋Ｖｔ＝Ｖｂ＋Ｖｔ−Ｖｐ （式２）
となるように、昇圧回路５０の出力端子の電圧、すなわち、ゲート端子１０３の印加電圧Ｖｃを設定すれば、ｎＭＯＳ型ＦＥＴ１０は飽和領域で動作するため、電圧Ｖｏは、安定に維持される。なお、ｎＭＯＳ型ＦＥＴ１０にはエンハンスメント型とデプレッション型がある。エンハンスメント型とは、ドレイン電流が流れるスレショルド電圧Ｖｔが０以上であるｎＭＯＳ型ＦＥＴであり、デプレッション型とは、スレッショルド電圧Ｖｔが負であるｎＭＯＳ型ＦＥＴである。

スイッチ電源装置３は、昇圧回路５０のｎ接合型ＦＥＴ５１のＯＮ期間にコイルを励磁してコイルに電磁エネルギーを蓄積し、ＯＦＦ期間にコイルに蓄積された電磁エネルギーを放出することによってコンデンサ５４を充電する。そして、充電されたコンデンサ５４の端子電圧が（式２）の所定の電圧Ｖｃ以上に昇圧されたときにスイッチ２０をオンすると、ｎＭＯＳ型ＦＥＴ１０が動作し、負荷５に（式１）の電圧Ｖｏがかかり、ドレイン電流Ｉｄが流れる。

また、特許文献１では、デプレッション型のｎＭＯＳ型ＦＥＴを用いたスイッチ電源装置において基準電圧発生回路を不用にした簡単な昇圧回路に関する従来技術を開示している。

佐藤守男著、「スイッチング電源設計入門」、第１版、日刊工業新聞社、１９９８年１１月、ｐ６５−６７ 特開２０００−９９１７１号公報

しかしながら、非特許文献１に示す従来技術では、ｎＭＯＳ型ＦＥＴ１０を動作させることができるが、コイルを励磁するための電源８２、ｎ接合型ＦＥＴ５１などの部品が必要になるのでサイズが大きく、重量も重くなり、また、高い電圧を保持するために消費電力や発熱量も増加するという課題があった。

また、特許文献１の従来技術では、デプレッション型のｎＭＯＳ型ＦＥＴを用いたスイッチ電源装置において基準電圧発生回路を不用にすることができるが、エンハンスメント型のｎＭＯＳ型ＦＥＴには、適用できないという課題があった。

この発明は、上述した従来技術による問題点を解消するためになされたものであり、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができるスイッチ電源装置、昇圧回路および昇圧方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明に係るスイッチ電源装置は、負荷をソース端子に接続し、前記負荷の電源をドレイン端子に接続したｎＭＯＳ型ＦＥＴと、前記ｎＭＯＳ型ＦＥＴのゲート端子の印加電圧を所定の電圧に昇圧する昇圧回路とからなり、前記ｎＭＯＳ型ＦＥＴを前記所定の電圧で動作させるスイッチ電源装置であって、前記負荷は、インダクタンスを有し、前記ｎＭＯＳ型ＦＥＴのゲート端子と前記昇圧回路の出力端子の間に介在するスイッチと、前記スイッチが切断されたときに前記負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積した電荷を用いて前記出力端子の電圧を前記所定の電圧以上に昇圧する昇圧手段と、を備えたことを特徴とする。

本発明によれば、負荷は、インダクタンスを有し、ｎＭＯＳ型ＦＥＴのゲート端子と昇圧回路の出力端子の間に介在するスイッチと、スイッチが切断されたときに負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積した電荷を用いて出力端子の電圧を所定の電圧以上に昇圧することとしたので、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができる。

また、本発明に係る昇圧回路は、負荷をソース端子に接続し、前記負荷の電源をドレイン端子に接続したｎＭＯＳ型ＦＥＴのゲート端子の印加電圧を所定の電圧以上に昇圧する昇圧回路であって、前記負荷は、インダクタンスを有し、前記昇圧回路は、前記ｎＭＯＳ型ＦＥＴとスイッチを介して接続され、前記スイッチが切断されたときに前記負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積した電荷を用いて前記出力端子の電圧を前記所定の電圧以上に昇圧する昇圧手段を備えたことを特徴とする。

本発明によれば、負荷は、インダクタンスを有し、昇圧回路は、ｎＭＯＳ型ＦＥＴとスイッチを介して接続され、スイッチが切断されたときに負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積した電荷を用いて出力端子の電圧を所定の電圧以上に昇圧することとしたので、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができる。

また、本発明に係る昇圧方法は、負荷をソース端子に接続し、前記負荷の電源をドレイン端子に接続したｎＭＯＳ型ＦＥＴのゲート端子の印加電圧を所定の電圧に昇圧する昇圧回路において用いられる昇圧方法であって、前記負荷は、インダクタンスを有し、前記昇圧回路は、前記ｎＭＯＳ型ＦＥＴとスイッチを介して接続され、前記スイッチが切断されたときに前記負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積された電荷を用いて前記出力端子の電圧を前記所定の電圧以上に昇圧する昇圧工程を含んだことを特徴とする。

本発明によれば、負荷は、インダクタンスを有し、昇圧回路は、ｎＭＯＳ型ＦＥＴとスイッチを介して接続され、スイッチが切断されたときに負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積された電荷を用いて出力端子の電圧を所定の電圧以上に昇圧することとしたので、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができる。

本発明によれば、負荷は、インダクタンスを有し、ｎＭＯＳ型ＦＥＴのゲート端子と昇圧回路の出力端子の間に介在するスイッチと、スイッチが切断されたときに負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積した電荷を用いて出力端子の電圧を所定の電圧以上に昇圧するよう構成したので、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができるという効果を奏する。

本発明によれば、負荷は、インダクタンスを有し、昇圧回路は、ｎＭＯＳ型ＦＥＴとスイッチを介して接続され、記スイッチが切断されたときに負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積した電荷を用いて出力端子の電圧を所定の電圧以上に昇圧するよう構成したので、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができるという効果を奏する。

本発明によれば、負荷は、インダクタンスを有し、昇圧回路は、ｎＭＯＳ型ＦＥＴとスイッチを介して接続され、スイッチが切断されたときに負荷で発生する誘導起電力を用いて電荷を蓄積し、蓄積された電荷を用いて出力端子の電圧を所定の電圧以上に昇圧するよう構成したので、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができるという効果を奏する。

以下に添付図面を参照して、この発明に係る昇圧回路の好適な実施例を詳細に説明する。実施例１では、本発明に係る昇圧回路をスイッチ電源装置に適用し、昇圧回路の出力端子の電圧を所定の電圧以上に昇圧し、定電圧ダイオードで所定の電圧に設定する場合について説明し、実施例２では、本発明に係る昇圧回路をスイッチ電源装置に適用し、昇圧回路の出力端子の電圧を所定の電圧以上に昇圧し、定電圧設定回路を用いて所定の電圧に設定する場合について説明する。

本実施例１では、本発明に係る昇圧回路をスイッチ電源装置に適用し、昇圧回路の出力端子の電圧を所定の電圧以上に昇圧し、定電圧ダイオードを用いて所定の電圧に設定する場合について説明する。ここでは、（１）昇圧回路の主要な概要と特徴、（２）スイッチ電源システムの構成、（３）スイッチ電源装置の昇圧手順の順番に説明する。

（１）昇圧回路の概要と特徴
まず、図１を参照して、本発明に係る昇圧回路３０の概要と特徴について説明する。図１は、実施例１に係るスイッチ電源システムの構成を示す回路図である。同図に示すように、本発明に係る昇圧回路３０は、誘導性負荷５をソース端子１０４に接続し、誘導性負荷５の電源７をドレイン端子１０５に接続したｎＭＯＳ型ＦＥＴ１０のゲート端子１０３の印加電圧を所定の電圧Ｖｃ以上に昇圧する回路であり、小型、軽量で、消費電力、発熱量の少ないことを特徴とする。

昇圧回路３０は、スイッチ２０が切断されたときの誘導性負荷５で発生する誘導起電力を用いて電荷をコンデンサ３１およびコンデンサ３２に蓄積し、蓄積された電荷によって出力端子の電圧Ｖ３を所定の電圧Ｖｃ以上に昇圧することとしたので、図８に示した昇圧回路の電源８２、ｎ接合型ＦＥＴ５１が不要になり、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができる。

（２）スイッチ電源システムの構成
図１に示すように、スイッチ電源システムは、スイッチ電源装置１と、スイッチ電源装置１の誘導性負荷５と、誘導性負荷５の電源７とからなる。このうち、誘導性負荷５は、インダクタンスを有する負荷であり、磁束の変化で誘導起電力を発生する性質を持っている。例えば、誘導性負荷５が電磁リレーの場合、電磁リレーを切断すると今まで電磁リレーを流れていた電流の方向とは反対方向に誘導起電力が発生する。また、電源７は、誘導性負荷５を駆動する直流電源である。

スイッチ電源装置１は、前述の誘導性負荷５と誘導性負荷の電源７とを接続するｎＭＯＳ型ＦＥＴ１０と、昇圧回路３０と、ｎＭＯＳ型ＦＥＴ１０と昇圧回路３０の間に介在するスイッチ２０と、定電圧ダイオード６０とからなる。

ｎＭＯＳ型ＦＥＴは、高速のスイッチングに用いられる電界効果トランジスタである。ここで、ｎＭＯＳ型ＦＥＴ１０の構造と電気特性について説明する。図２は、ｎＭＯＳ型ＦＥＴ１０の構造を示す図である。また、図３は、ｎＭＯＳ型ＦＥＴ１０の電気特性を示す図である。

図２に示すように、ｎＭＯＳ型ＦＥＴ１０は、ｐ形基板１０１上にＳｉＯ₂１０２の絶縁膜をはさんで金属のゲート端子１０３をつけ、ゲート端子１０３を両側から挟むようにｎ形のソース端子１０４とドレイン端子１０５を取り付けた構造をしている。図３に示すように、ドレイン電流Ｉｄは、ゲート端子１０３とソース端子１０４の間のゲート電圧Ｖｇｓ をＶｇｓ１，Ｖｇｓ２、Ｖｇｓ３と変化させることによって調整する。また、ドレイン電圧Ｖｄｓが小さい領域では、ドレイン電流Ｉｄは、線形に変化し、ドレイン電圧Ｖｄｓが増加するとドレイン電流Ｉｄの増加割合は、減少し、飽和して一定になる。ドレイン電流Ｉｄの飽和が始まる電圧をピンチオフ電圧Ｖｐといい、ゲート電圧Ｖｇｓ１、Ｖｇｓ２，Ｖｇｓ３に対応してＶｐ１，Ｖｐ２，Ｖｐ３の値をとる。同図に示すように、ピンチオフ電圧Ｖｐ以上の領域を飽和領域、ピンチオフ電圧Ｖｐ未満の領域を未飽和領域という。ｎＭＯＳ型ＦＥＴ１０は、飽和領域内で動作するように設定する。本実施例では、ドレイン電圧Ｖｄｓは、ピンチオフ電圧Ｖｐより、例えば１Ｖ程度高い電圧で動作するように設定する。

図１の説明に戻ると、スイッチ２０は、ｎＭＯＳ型ＦＥＴ１０と昇圧回路３０とを断続するスイッチであり、具体的には、メカニカルスイッチ、電磁スイッチなどのスイッチである。昇圧回路３０は、出力端子の電圧を（式２）に示す所定の電圧Ｖｃ以上に昇圧する回路であり、コンデンサ３１と、コンデンサ３２と、ダイオード３３と、ダイオード３４とからなる。コンデンサ３１は、スイッチ２０が切断された場合に誘導性負荷５で発生する誘導起電力で電荷を蓄積するコンデンサであり、具体的には、フィルムコンデンサや電解コンデンサなどである。また、コンデンサ３２は、コンデンサ３１から流出した電荷を蓄積し、昇圧回路３０の出力端子の電圧Ｖ３を（式２）に示す所定の電圧Ｖｃ以上に昇圧させるためのコンデンサであり、具体的には、フィルムコンデンサや電解コンデンサなどである。

ダイオード３３は、コンデンサ３１からｎＭＯＳ型ＦＥＴ１０のドレイン端子１０５の方向に電流が逆流することを阻止するための整流ダイオードである。また、ダイオード３３は、コンデンサ３１からコンデンサ３２へ流れる電流を制御する整流ダイオードである。

定電圧ダイオード６０は、ダイオードの逆方向電圧を大きくしたときに、ある電圧で電流が急激に増加する性質を利用したダイオードであり、具体的には、ツェナダイオードである。ここで、図４を参照して定電圧ダイオード６０の電気的特性について説明する。図４は、定電圧ダイオード６０の電気的特性を示す図である。同図に示すように、定電圧ダイオード６０は、ツェナ電圧Ｖｚになると、電流は増加するが電圧は変化しない。この性質を利用して昇圧回路３０の出力端子の電圧Ｖ３を所定の電圧Ｖｃに設定する。

（３）スイッチ電源装置の昇圧手順
次に、図５を参照して、実施例１に係るスイッチ電源装置１の昇圧回路３０の昇圧手順いついて説明する。図５は、図１に示すスイッチ電源装置１の昇圧回路３０の昇圧手順を示すフローチャートである。同図に示すように、まず、スイッチ２０が切断されると（ステップＳ５０１）、今まで電流が流れていた誘導性負荷５の電流が止まり、短い時間Δｔの間、誘導性負荷５は、誘導性負荷５の磁束の変化により今まで電流が流れていた方向とは逆方向に誘導起電力を生成し、図１に示す電位Ｖ２を負の電位とする（ステップＳ５０２）。

そして、昇圧回路３０のコンデンサ３１の端子間の電位差（Ｖ１−Ｖ２）が上昇し（ステップＳ５０３）、電位差（Ｖ１−Ｖ２）と容量に比例した電荷を蓄積する（ステップＳ５０４）。さらに、Δｔ時間後に誘導性負荷５の磁束の変化が０になると、昇圧回路３０の電位Ｖ２は０に戻り、コンデンサ３１の端子間の電位はＶ１に低下し（ステップＳ５０５）、コンデンサ３１に蓄積された電荷が溢れて電流が流出する（ステップＳ５０６）。

コンデンサ３１から流出した電流は、ｎＭＯＳ型ＦＥＴ１０のドレイン端子１０５とコンデンサ３２の方向に流れようとする。しかし、ダイオード３３が、ｎＭＯＳ型ＦＥＴ１０のドレイン端子１０５の方向へ電流が流れるのを阻止するので、電流は、コンデンサ３２の方向に流れ、コンデンサ３２が電荷として蓄積する（ステップＳ５０７）。そして、コンデンサ３２は、出力端子の電位Ｖ３を所定の電圧Ｖｃ以上に昇圧する（ステップＳ５０８）。つまり、コンデンサ３２は、コンデンサ３１から溢れた電荷を蓄積して出力端子の電位Ｖ３が所定の電圧Ｖｃ以上になるように容量が設定されている。

さらに、ダイオード３４がコンデンサ３１の方向へ電流が流れるのを阻止し、定電圧ダイオード６０のツェナ電圧Ｖｚが所定の電圧Ｖｃであるので、昇圧回路３０は、出力端子の電圧Ｖ３を所定の電圧Ｖｃに設定する（ステップＳ５０９）。

上述してきたように、本実施例１では、負荷５は、インダクタンスを有し、ｎＭＯＳ型ＦＥＴ１０のゲート端子１０３と昇圧回路３０の出力端子の間に介在するスイッチ２０と、スイッチ２０が切断されたときに負荷５で発生する誘導起電力を用いて電荷を蓄積し、蓄積した電荷を用いて出力端子の電圧を所定の電圧Ｖｃ以上に昇圧するので、昇圧回路３０の電源がなくてもｎＭＯＳ型ＦＥＴ１０の端子電圧を所定の電圧Ｖｃ以上に昇圧することができる。したがって、ｎＭＯＳ型ＦＥＴをスイッチング素子として用いて小型化／軽量化および低電力化／低発熱化ができる。

また、昇圧回路３０によって所定の電圧Ｖｃ以上に昇圧されたｎＭＯＳ型ＦＥＴ１０の電圧を所定の電圧Ｖｃに設定する定電圧ダイオード６０をさらに備えることとしたので、ｎＭＯＳ型ＦＥＴ１０の端子電圧を所定の電圧Ｖｃに設定することができる。

また、ドレイン端子１０５からソース端子１０４の方向へ順方向に接続するダイオード３３と、一方の端子をダイオード３３に直列に接続し、他方の端子をソース端子１０４に接続するコンデンサ３１と、一方の端子が出力端子であり、他方の端子を接地するコンデンサ３２と、ダイオード３３とコンデンサ３１の間から出力端子へ順方向に接続するダイオード３４と、をさらに備えるよう構成したので、スイッチ２０が切断されたときに負荷５で発生する誘導起電力を用いてコンデンサ３１に電荷を蓄積し、コンデンサ３１の電圧がコンデンサ３２の電圧を上回ったときにコンデンサ３１から流出する電荷の流れをダイオード３３とダイオード３４を用いてコンデンサ３２へ制御し、コンデンサ３２に電荷を蓄積し、出力端子の電圧を所定の電圧Ｖｃ以上に昇圧することができる。

また、定電圧ダイオード６０は、一方の端子を昇圧回路３０の出力端子に接続し、他方の端子を接地することとしたので、定電圧ダイオード６０を用いて昇圧回路３０の出力端子の電圧Ｖ３を所定の電圧Ｖｃに設定することができる。

実施例１では、本発明に係る昇圧回路３０をスイッチ電源装置１に適用し、昇圧回路３０の出力端子の電圧を所定の電圧Ｖｃ以上に昇圧し、定電圧ダイオード６０を用いて所定の電圧に設定する場合について説明したが、本発明はそれに限定されるものではなく、本発明に係る昇圧回路３０をスイッチ電源装置２に適用し、昇圧回路３０の出力端子の電圧を所定の電圧Ｖｃ以上に昇圧し、定電圧設定回路を用いて所定の電圧Ｖｃに設定することができる。実施例２では、本発明に係る昇圧回路をスイッチ電源装置に適用し、昇圧回路３０の出力端子の電圧を所定の電圧Ｖｃ以上に昇圧し、定電圧設定回路を用いて所定の電圧Ｖｃに設定する場合について説明する。ここでは、（１）スイッチ電源システムの構成、（２）スイッチ電源装置の昇圧手順の順番で説明する。なお、図１に示す実施例１と共通な部分については説明を省略する。

（１）スイッチ電源システムの構成
まず、図６を参照して、スイッチ電源システムの構成について説明する。図６は、実施例２に係るスイッチ電源システムの構成を示す回路図である。同図に示すように、図１に示す実施例１の回路図との相違は、定電圧設定回路７０とスイッチ７１とコンデンサ７２である。定電圧設定回路７０は、昇圧回路３０の出力端子の電圧Ｖ３を所定の電圧Ｖｃと比較し、電圧Ｖ３が所定の電圧Ｖｃ以上の場合、スイッチ７１をＯＦＦし、電圧Ｖ３が所定の電圧Ｖｃ未満の場合、スイッチ７１をＯＦＦする回路である。また、スイッチ７１は、昇圧回路３０の出力端子の電位Ｖ３をモニタしながらＯＮ／ＯＦＦし、出力端子の電位Ｖ３を所定の電位Ｖｃに設定するためのスイッチであり、出力端子の電位Ｖ３が所定の電位Ｖｃ以上になったときにＯＦＦし、所定の電位Ｖｃ以下になったときにＯＮする。また、コンデンサ７２は、昇圧回路３０の出力端子の電圧Ｖ３を保持するためのコンデンサである。

（２）スイッチ電源装置の昇圧手順
次に、図７を参照して、実施例２のスイッチ電源装置２の昇圧手順について説明する。図７は、実施例２のスイッチ電源装置２の昇圧手順を示すフローチャートである。同図に示すように、図５に示す実施例１の昇圧手順との相違は、ステップＳ７０９〜ステップＳ７１２であるので、ステップＳ７０９〜ステップＳ７１２について説明する。

昇圧回路３０の出力端子の電圧Ｖ３をモニタし（ステップＳ７０９）、定電圧設定回路７０は、電圧Ｖ３が所定の電圧Ｖｃ以上であるか否かを判断する（ステップＳ７１０）。その結果、電圧Ｖ３が所定の電圧Ｖｃ以上である場合は（ステップＳ７１０肯定）、定電圧設定回路７０は、スイッチ７１をＯＦＦにして、電圧Ｖ３がそれ以上上昇しないようにする（ステップＳ７１１）。一方、電圧Ｖ３が所定の電圧Ｖｃ未満である場合は（ステップＳ７１０否定）、定電圧設定回路７０は、スイッチ７１をＯＮして、電圧Ｖ３がそれ以上低下しないようにする（ステップＳ７１２）。このように、本昇圧手順によれば、定電圧設定回路７０は、昇圧回路３０の出力端子の電圧Ｖ３をモニタしながらスイッチ７１をＯＮ／ＯＦＦすることにより電圧Ｖ３を所定の電圧Ｖｃに設定することができる。

上述してきたように、本実施例２では、出力端子と出力端子に対するダイオード３４の接続点の間と、ソース端子１０４とソース端子１０４に対するコンデンサ３１の接続点の間を接続するコンデンサ７１と、出力端子に関するコンデンサ７１の接続点とダイオード３４の接続点の間に介在するスイッチ７１と、出力端子の電圧をモニタし、モニタした電圧に基づいてスイッチ７１を開閉する定電圧設定回路７０と、をさらに備えるよう構成したので、定電圧設定回路７０は、出力端子の電圧をモニタし、スイッチ７１を開閉してコンデンサ３４からコンデンサ７１に流れる電流を制御することによって出力端子の電圧Ｖ３を所定の電圧Ｖｃに設定することができる。

以上のように、本発明に係る昇圧回路は、スイッチ電源装置に有用であり、特に、インダクタンスを有する負荷のスイッチ電源装置に適している。

実施例１に係るスイッチ電源システムの構成を示す回路図である。 図１に示すｎＭＯＳ型ＦＥＴの構造を示す図である。 図１に示すｎＭＯＳ型ＦＥＴの電気特性を示す図である。 図１に示す定電圧ダイオードの電気特性を示す図である。 図１に示すスイッチ電源装置の昇圧手順を示すフローチャートである。 実施例２に係るスイッチ電源システムの構成を示す回路図である。 図６に示すスイッチ電源装置の昇圧手順を示すフローチャートである。 従来の昇圧回路を用いたスイッチ電源装置の一例を示す図である。

符号の説明

１、２、３スイッチ電源装置
５ 負荷または誘導性負荷
７ 電源
１０ ｎＭＯＳ型ＦＥＴ
２０ スイッチ
３０、４０、５０ 昇圧回路
３１ コンデンサ
３２ コンデンサ
３３ ダイオード
３４ ダイオード
５１ ｎ接合型ＦＥＴ
５２ コイル
５３ ダイオード
５４ コンデンサ
６０ 定電圧ダイオード
７０ 定電圧設定回路
７１ スイッチ
７２ コンデンサ
８１ 電源
８２ 電源
１０３ ゲートまたはゲート端子
１０４ ソースまたはソース端子
１０５ ドレインまたはドレイン端子

Claims (4)

1. インダクタンスを有する負荷をソース端子に接続し、前記負荷の電源をドレイン端子に接続したｎＭＯＳ型ＦＥＴと、前記ｎＭＯＳ型ＦＥＴのゲート端子へ印加する電圧を前記電源の電圧から所定の電圧まで昇圧する昇圧回路とを含むスイッチ電源装置であって、
   前記ｎＭＯＳ型ＦＥＴのゲート端子と前記昇圧回路の出力端子との間に介在するスイッチを備え、
   前記昇圧回路は、
   前記電源にアノードが接続された第１のダイオードと、
   前記第１のダイオードのカソードに一方の端子が接続され、他方の端子が前記ｎＭＯＳ型ＦＥＴのソース端子に接続され、前記スイッチが切断されたときに前記負荷で発生する誘導起電力によって充電される第１のコンデンサと、
   前記第１のコンデンサの前記一方の端子にアノードが接続された第２のダイオードと、
   前記第２のダイオードのカソードおよび前記出力端子に一方の端子が接続され、他方の端子が接地され、前記第１のコンデンサに充電された電力によって充電された場合に、前記出力端子に接続されている前記一方の端子の電圧が前記所定の電圧となる第２のコンデンサと
   を備えたことを特徴とするスイッチ電源装置。
2. 前記第２のコンデンサは、
   前記第１のコンデンサに充電された電力によって充電された場合に、前記出力端子に接続されている前記一方の端子の電圧が、当該電圧を前記ｎＭＯＳ型ＦＥＴのゲート端子へ印加することで当該ｎＭＯＳ型ＦＥＴが飽和領域で動作する電圧となるように容量が設定されている
   ことを特徴とする請求項１に記載のスイッチ電源装置。
3. インダクタンスを有する負荷をソース端子に接続し、前記負荷の電源をドレイン端子に接続したｎＭＯＳ型ＦＥＴのゲート端子へ印加する電圧を前記電源の電圧から所定の電圧まで昇圧する昇圧回路であって、
   前記ｎＭＯＳ型ＦＥＴのゲート端子へ印加する電圧を出力する出力端子と前記ｎＭＯＳ型ＦＥＴのゲート端子とがスイッチを介して接続され、
   前記電源にアノードが接続された第１のダイオードと、
   前記第１のダイオードのカソードに一方の端子が接続され、他方の端子が前記ｎＭＯＳ型ＦＥＴのソース端子に接続され、前記スイッチが切断されたときに前記負荷で発生する誘導起電力によって充電される第１のコンデンサと、
   前記第１のコンデンサの前記一方の端子にアノードが接続された第２のダイオードと、
   前記第２のダイオードのカソードおよび前記出力端子に一方の端子が接続され、他方の端子が接地され、前記第１のコンデンサに充電された電力によって充電された場合に、前記出力端子に接続されている前記一方の端子の電圧が前記所定の電圧となる第２のコンデンサと
   を備えたことを特徴とする昇圧回路。
4. インダクタンスを有する負荷をソース端子に接続し、前記負荷の電源をドレイン端子に接続したｎＭＯＳ型ＦＥＴのゲート端子へ印加する電圧を前記電源の電圧から所定の電圧まで昇圧する昇圧回路において用いられる昇圧方法であって、
   前記昇圧回路は、
   前記ｎＭＯＳ型ＦＥＴのゲート端子へ印加する電圧を出力する出力端子が前記ｎＭＯＳ型ＦＥＴのゲート端子とスイッチを介して接続され、
   前記電源にアノードが接続された第１のダイオードのカソードに一方の端子が接続され、他方の端子が前記ｎＭＯＳ型ＦＥＴのソース端子に接続された第１のコンデンサを、前記スイッチが切断されたときに前記負荷で発生する誘導起電力によって充電する第１の充電工程と、
   前記第１のコンデンサの前記一方の端子にアノードが接続された第２のダイオードのカソードおよび前記出力端子に一方の端子が接続され、他方の端子が接地された第２のコンデンサを、前記第１のコンデンサに充電された電力によって充電して当該第２のコンデンサの前記一方の端子の電圧を前記所定の電圧まで昇圧する第２の充電工程と、
   前記スイッチを接続することにより前記第２のコンデンサの前記一方の端子の電圧を前記ｎＭＯＳ型ＦＥＴのゲート端子へ印加するゲート電圧印加工程と
   を含んだことを特徴とする昇圧方法。

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