JP4502602B2

JP4502602B2 - Display device

Info

Publication number: JP4502602B2
Application number: JP2003177262A
Authority: JP
Inventors: 景一佐野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-06-20
Filing date: 2003-06-20
Publication date: 2010-07-14
Anticipated expiration: 2023-06-20
Also published as: JP2005010683A

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタルビデオ信号を電流信号に変換して画素回路に供給して表示を行う表示装置に関する。
【０００２】
【従来の技術】
自発光素子であるエレクトロルミネッセンス（Electroluminescence：以下ＥＬ）素子を各画素に発光素子として用いたＥＬ表示装置は、自発光型であると共に、薄く消費電力が小さい等の有利な点があり、液晶表示装置（ＬＣＤ）やＣＲＴなどの表示装置に代わる表示装置として注目されている。
【０００３】
特に、ＥＬ素子を個別に制御する薄膜トランジスタ（ＴＦＴ）などのスイッチ素子を各画素に設け、画素毎にＥＬ素子を制御するアクティブマトリクス型ＥＬ表示装置では、高精細な表示が可能である。
【０００４】
このアクティブマトリクス型ＥＬ表示装置では、通常基板上に複数本のゲートラインが行方向に延び、複数本のデータライン及び電源ラインが列方向に延びており、各画素は有機ＥＬ素子と、選択ＴＦＴ、駆動用ＴＦＴ及び保持容量を備えている。ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧（電圧ビデオ信号）を保持容量に充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電力を有機ＥＬ素子に流している。
【０００５】
また、下記の特許文献１には、各画素において、制御用のトランジスタとしてｐチャンネルの２つのＴＦＴを追加し、データラインに表示データに応じたデータ電流（電流ビデオ信号）を流す回路が示されている。
【０００６】
すなわち、この特許文献１の回路では、電流ビデオ信号をデータラインに流し、この電流ビデオ信号を電流電圧変換用ＴＦＴに流して駆動ＴＦＴのゲート電圧を設定する。
【０００７】
この特許文献１に記載の回路によれば、データラインに流れるデータ電流に応じて、駆動ＴＦＴのゲート電圧を設定することができる。このため、データラインに電圧信号を供給するものと比較して、正確なＥＬ素子の駆動電流制御が行える。また、電流電圧変換用のＴＦＴを共用することで、素子数を比較的少なくすることができる。
【０００８】
【特許文献１】
特表２００１−１４７６５９号公報
【０００９】
【発明が解決しようとする課題】
特許文献１の表示装置では、画素回路における電流量を比較的正確に制御できるが、ビデオ信号は、電圧や電流で示されるアナログ信号であり、伝達経路における劣化を免れることはできない。一方、デジタルビデオ信号を利用すれば、伝達経路におけるデータの劣化は大幅に改善できる。
【００１０】
しかし、デジタルビデオ信号を利用した場合には、デジタルビデオ信号を対応する電流信号に変換する電圧電流変換回路が必要となり、これには従来のアクティブマトリクス型ＥＬ表示装置の画素で使用されている電圧電流変換回路を用いることができる。しかし、この電圧電流変換回路では、ＴＦＴのバラツキに起因するムラが問題となる。
【００１１】
本発明は、デジタルビデオ信号を受け入れ、電流駆動型画素回路を効果的に駆動することができる表示装置に関する。
【００１２】
【課題を解決するための手段】
本発明は、入力されてくる複数ビットの０、１からなるデジタルデータで表されたデジタルビデオ信号をビット毎に記憶する記憶部と、この記憶部に記憶された各ビットの０、１を示すデジタルビデオ信号が入力され、各ビットに応じた大きさの電流をそれぞれ発生する電流発生回路と、この電流発生回路の出力電流の合計の電流量の電流信号を受け入れ表示を行う電流駆動型画素回路と、を有する表示装置であって、前記電流発生回路は、記憶部からのデジタルビデオ信号に対応するドレイン電流を出力する出力トランジスタと、この出力トランジスタのしきい値電圧のバラツキを補償するための補償回路を含むことを特徴とする。
【００１３】
このように、デジタルビデオ信号を受け入れ、これを電流信号に変換して画素回路を駆動する。従って、伝送経路における信号の劣化が少なく、また画素回路における電流量も正確に制御できる。さらに、補償回路を設けたことで、電流発生回路におけるバラツキも抑制することができる。
【００１４】
また、前記補償回路は、前記出力トランジスタのドレイン・ゲート間を短絡する短絡トランジスタと、前記出力トランジスタのゲートに一端が接続され、他端に供給される電圧信号に応じて、出力トランジスタのゲート電圧をシフトさせる入力コンデンサと、前記出力トランジスタのゲートに一端が接続され他端が所定の電源に接続され、出力トランジスタのゲート電圧を保持する保持用コンデンサと、を含み、短絡トランジスタをオンした状態で、出力トランジスタに電流を流すことによって、そのゲートにしきい値電圧をセットし、その後前記入力コンデンサを介し電圧信号を出力トランジスタのゲートに印加することで、出力トランジスタのしきい値電圧に電圧信号を加算した電圧を出力トランジスタのゲートにセットしてこの電圧により出力トランジスタを駆動することが好適である。
【００１５】
また、前記補償回路は、前記出力トランジスタのゲートに入力されてくる電圧信号を一端に受けて保持する保持容量と、この保持容量の他端に接続され、所定の電圧またはパルス状信号が入力される第１制御信号線と、前記出力トランジスタのゲートに一端が接続され、他端は所定の電圧またはパルス状信号が入力される第２制御信号線に接続されるＭＯＳ型容量素子と、を有し、第１または第２制御信号線の電圧変動によって前記ＭＯＳ型容量素子のオンオフ状態を変化させてＭＯＳ型容量素子の容量を変化させることが好適である。
【００１６】
また、前記画素回路は、マトリクス配置されており、前記出力トランジスタ及び補償回路は、マトリクス配置された画素回路の各列に対応して設けられ、かつこれら回路は１つの基板上に集積されていることが好適である。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１８】
図１は、一実施形態の全体構成を示す図であり、電流駆動型の画素回路５０がマトリクス状に配置され、表示領域を構成している。この画素回路５０は、後述するように有機ＥＬ素子およびその駆動を制御するＴＦＴを含んでおり、ガラス基板上に堆積形成されている。
【００１９】
そして、基板の周辺部分には、電流駆動型の画素回路５０を駆動するための水平スキャナおよび垂直スキャナ（図示せず）が配置されている。これらスキャナは、基本的に画素回路のＴＦＴなどと同一のプロセスにより同一基板上に形成される。
【００２０】
画素回路５０の列方向（垂直方向）に沿ってデータラインＤＬが配置されており、各データラインＤＬは、それぞれ４つの電流発生回路５２−１、５２−２、５２−３、５２−４に接続されている。この４つの電流発生回路５２−１〜５２−４は、それぞれ１，２，４，８の大きさの電流を発生するものであり、４ビットのデジタルビデオ信号をラッチするラッチ５４からの制御信号によりその出力が制御される。
【００２１】
また、ラッチ５４は、４つのレジスタからなっており、デジタルビデオラインに供給されてくる４ビットのデータをそれぞれラッチする。すなわち、４つの電流発生回路５２−１〜５２−４は、デジタルビデオライン上の４ビットのデジタルビデオ信号の各ビットの０、１に対応し、１，２，４，８の大きさの電流を発生するか否かが制御される。そこで、デジタルビデオデータの値に応じた電流が電流発生回路５２−１〜５２−４から出力され、データラインＤＬに供給される。なお、各列のラッチ５４には、水平スキャナからの制御信号が供給されており、該当するデジタルビデオデータが供給されてくるタイミングでデータをラッチする。これは、通常のアナログのビデオ信号の水平スキャナと同様であり、ビデオデータの転送に対応するデータクロックにより、水平スキャナを構成するシフトレジスタにＨレベルを転送することで制御信号が発生される。
【００２２】
また、画素回路５０の行方向（水平方向）に沿ってゲートラインＧＬが配置されており、このゲートラインＧＬは垂直スキャナに接続されている。垂直スキャナは、供給されてくるデジタルビデオデータに該当するゲートラインＧＬを選択する。
【００２３】
そして、データラインＤＬおよびゲートラインＧＬが各画素回路５０に接続されている。なお、画素回路５０は電流駆動型であり、後述するようにゲートラインＧＬは、Ｗｒｉｔｅ、Ｅｒａｓｅの２つの別々のラインからなっている。
【００２４】
デジタルビデオラインには、画素毎の輝度情報がデジタルデータとして時系列で送られてくるものであって、４ビット（１６階調）のデータである。なお、ビデオ信号は、通常ＲＧＢの３色別の信号であり、これがＲＧＢ別のデジタルビデオラインを介し並列して供給されてくる。そして、これらＲＧＢ別のビデオデータは、ＲＧＢ別に対応する画素回路５０に別々に供給される。例えば、データラインＤＬをそれぞれＲＧＢのいずれかに割り当てておき、データラインＤＬに接続される画素を対応するデータラインＤＬに供給される色で発光する画素回路にすればよい。
【００２５】
このような回路において、デジタルビデオラインにデジタルビデオ信号が送られてくるとそのビデオ信号に対応する水平ラインのゲートラインＧＬが選択され、対応する画素回路５０がデータ書き込み可能になる。この状態で、水平スキャナは、供給されてくるビデオ信号に対応するラッチ５４に制御信号を送り、このラッチ５４にデジタルビデオ信号を順次取り込む。
【００２６】
ラッチ５４に取り込まれたデータの０，１により、対応する電流発生回路５２−１〜５２−４の出力が制御され、デジタルビデオ信号に対応する電流がデータラインＤＬに供給される。
【００２７】
そして、データラインＤＬに接続されている画素回路５０であって、ゲートラインＧＬによって選択されている画素回路５０に電流データ信号によるデータの書き込みが行われ、これに応じてその画素回路５０の有機ＥＬ素子が発光する。なお、電流発生回路５２（５２−１〜５２−４）は、ほぼ１水平期間電流データを出力し、これによってデータが書き込まれた画素回路はほぼ１フレームの期間発光する。
【００２８】
このように、各データラインＤＬに対応して電流発生回路５２が設けられており、この電流発生回路５２の出力がラッチ５４によって制御されるため、表示装置に供給するビデオ信号はデジタルビデオ信号でよく、このデジタルビデオ信号が所定の電流データ信号に変換され、電流駆動型の画素回路５０を駆動することができる。
【００２９】
デジタル信号は、伝送経路における信号の劣化が少なく、また電流駆動型の画素回路５０を利用するため、バラツキの少ない表示が行える。しかし、電流発生回路における出力トランジスタのしきい値電圧が異なると、デジタルデータによる駆動とはいえ、その出力電流にバラツキが生じる。そこで、本実施形態では、電流発生回路５２において、しきい値電圧の補償回路を内蔵している。
【００３０】
図２には、電流発生回路５２の一構成例が示してある。ｎチャンネルＴＦＴ７０のソースは、グランドに接続されており、ドレインは、ｎチャンネルＴＦＴ７２のソースに接続されている。そして、このＴＦＴ７２のドレインがデータラインＤＬに接続されている。
【００３１】
また、ＴＦＴ７０のソース・ゲート間は、コンデンサ７４により接続されており、またドレイン・ゲート間は他のｎチャンネルＴＦＴ７６により接続されている。
【００３２】
さらに、ＴＦＴ７０のゲートは、コンデンサ７８、ｎチャンネルＴＦＴ８０を介し、電源（グランド）に接続されている。
【００３３】
また、コンデンサ７８とＴＦＴ８０の接続点は、ｎチャンネルＴＦＴ８２を介し基準電源（例えば、グランド）に接続されている。
【００３４】
そして、ＴＦＴ７２のゲートにはアンドゲート８４の出力が接続されており、このアンドゲート８４には、信号φ１およびラッチ５４の対応ビットの出力が入力されている。また、ＴＦＴ７６、８２のゲートには信号φ２、ＴＦＴ８０のゲートには、リセット信号が供給されている。
【００３５】
このような電流発生回路５２の動作について、図３に基づいて説明する。まず、１水平期間（１Ｈ）の初期において、φ２がＨとなり、ＴＦＴ８２がオンする。これによって、基準電圧がコンデンサ７８の一端に供給される。
【００３６】
また、φ２のＨにより、ＴＦＴ７６がオンされ、ＴＦＴ７０のドレインゲート間が短絡される。従って、ＴＦＴ７０はダイオードとして機能し、ゲート・ソース間電圧がＴＦＴ７０のしきい値電圧にセットされる。これによって、コンデンサ７８に基準電圧と、しきい値電圧の差が保持される。
【００３７】
その後、φ２がＬとなり、ＴＦＴ７６、８２がオフされ、その状態でリセット信号がＨとなり、電源電圧がコンデンサ７８の一端に加算され、これに応じてＴＦＴ７０のゲート電圧が上昇する。これによって、ＴＦＴ７０のゲート電圧Ｖｎに電源電圧が加算される。なお、この際コンデンサ７４の充電量が変化するため、ＴＦＴ７０のゲート電圧Ｖｎの変化は電源電圧そのものにはならないが、コンデンサ７４、７８の容量値の設定により、その変化を小さくすることができ、またゲート電圧の変化はＴＦＴ７０によって増幅されるので問題はない。
【００３８】
一方、水平スキャナは、デジタルビデオラインのビデオ信号のタイミングに同期して、各列のラッチ５４に順にＨの制御信号を供給する。これによって、デジタルビデオデータがラッチ５４に取り込まれる。
【００３９】
そして、このデジタルビデオ信号の１ライン分の書き込みが終了した場合には、ラッチ５４の対応ビットの信号とφ１のアンドに応じて、ラッチ５４におけるデータが１の場合に、ＴＦＴ７２のゲートへの信号が所定期間Ｈになり、ＴＦＴ７２がオンになり、ゲート電圧Ｖｎに応じた電流がＴＦＴ７０、データラインＤＬに流れる。なお、ラッチ５４に記憶されているデータが０の場合には、アンドゲート８４の出力はＬに固定されており、電流発生回路５２から電流が出力されることはない。
【００４０】
このように、本実施形態の電流発生回路５２によれば、１Ｈの最初において、ＴＦＴ７０のゲートにそのしきい値電圧をセットする。そして、セットされたしきい値電圧に、電源電圧を加算してＴＦＴ７０を駆動する。従って、各段（列）のＴＦＴ７０のしきい値電圧にバラツキがあっても、そのバラツキはデータラインＤＬに供給される電流量に影響しないことになる。
【００４１】
なお、ＴＦＴ８０を通して、基準電圧や電源電圧を所定のタイミングで供給すれば、ＴＦＴ８２を省略することができる。また、ＴＦＴ８０を通して、デジタルビデオ信号を入力して、アンドゲート８４を省略し、ＴＦＴ７２のゲートにφ１を入力してもよい。また、ＴＦＴ７６をオンする際に、定電流源や定電圧源などからＴＦＴ７０に対して初期電流を流すように構成することで、ＴＦＴ７０のゲート電圧の設定をより確実にできる。さらに、上述の例では、ｎチャンネルＴＦＴを利用したが、信号の極性を変更することなどにより、すべてｐチャンネルＴＦＴを用いて構成することも容易である。
【００４２】
図４は、電流発生回路５２の他の構成例を示す図である。ｎチャンネルのＴＦＴ２０のドレインにはリセット電圧が供給されている。このＴＦＴ２０のゲートはリセット信号が供給され、ソースはｎチャンネルの出力ＴＦＴ２２のゲートに接続されている。さらに、ＴＦＴ２０のソースが接続されている出力ＴＦＴ２２のゲートには、コンデンサ２４の一端が接続され、このコンデンサ２４の他端はパルス駆動電圧φ１に接続されている。
【００４３】
出力ＴＦＴ２２のソースは、グランドに接続され、ドレインは、ｎチャネルＴＦＴ２６を介しデータラインＤＬに接続されている。
【００４４】
そして、出力ＴＦＴ２２のゲートには、ゲート端が所定の基準電圧に接続されたｎチャンネルのＭＯＳ型容量素子２８の一端が接続されている。ここで、このＭＯＳ型容量素子２８は、通常のＴＦＴと同様に、ソース、チャンネルおよびドレイン領域を有しているが、ソースまたはドレインの一方の電極と、ゲート電極を所定の部位に接続し、単にゲート容量として利用するものである。
【００４５】
また、ＭＯＳ型容量素子２８は、チャネル領域と１つの不純物領域電極とを有し、その不純物領域に対応した電極とゲート電極とを所定の部位に接続したものでもよい。また、ＭＯＳ型容量素子２８としては、ＭＯＳトランジスタ、ＭＩＳトランジスタや、ＴＦＴタイプなどがある。
【００４６】
このような電流発生回路５２の動作について、図５に基づいて説明する。信号φ１が所定のパルス幅でＬとなり、その状態で、リセット信号がＨになる。リセット信号のＨによるＴＦＴ２０のオンによって、ＴＦＴ２２のゲートにリセット電圧がセットされる。このとき、リセット電圧は、ＭＯＳ容量素子２８のゲートに入力されている基準電圧よりもＭＯＳ容量素子２８のしきい値電圧Ｖｔｈ分以上低い電圧に設定されており、ＭＯＳ型容量素子２８はオンとなっている。その後信号φ１をＨとした時に、ＴＦＴ２２のゲート電圧は、後述するしきい値電圧を補正した電圧にセットされ、保持容量２４によって保持される。
【００４７】
これによって、このコンデンサ２４に保持された電圧に応じて、出力ＴＦＴ２２が動作して対応する電流がデータラインＤＬに流れようとする。
【００４８】
一方、デジタルビデオラインからのビデオ信号は順次ラッチ５４にラッチされる。そして、１水平ライン分のデータがラッチ５４にラッチされた後に、ラッチ出力のタイミング信号がＨとなり、これがアンドゲート３０に供給される。これによって、ラッチ５４の出力がＴＦＴ２６に供給され、データが１の場合にＴＦＴ２６がオンされ、出力ＴＦＴ２２からしきい値電圧が補償された電流がデータラインＤＬに出力される。
【００４９】
そして、各列の電流発生回路５２から、１ライン分のデータ電流の出力が行われ、これが順次繰り返される。
【００５０】
ここで、出力ＴＦＴ２２は、電源（グランド）とゲート電圧の差、すなわちＶｇｓがそのＴＦＴの特性で定まるしきい値電圧Ｖｔｈより大きくなったときに電流を流し始め、電流量は、ゲート電圧と、しきい値電圧の差によって決定される。
【００５１】
本実施形態では、出力ＴＦＴ２２のゲートにＭＯＳ型容量素子２８を接続し、またコンデンサ２４の他端をパルス駆動電圧φ１に接続し、これによって各電流発生回路５２における出力ＴＦＴ２２のしきい値電圧のバラツキを補償する。
【００５２】
ここで、ＭＯＳ型容量素子２８は、出力ＴＦＴ２２に隣接して形成されており、出力ＴＦＴ２２と同一の工程で作成される。従って、出力ＴＦＴ２２と、ＭＯＳ型容量素子２８は、不純物濃度などもほぼ同一であり、しきい値電圧も同一のものになる。そして、コンデンサ２４の他端が接続されるパルス駆動電圧φ１は、ＬからＨに変化したときに、ＭＯＳ型容量素子２８のチャネル領域がオン状態からオフ状態に変化するように設定されている。また、この例ではリセット電圧の書き込みが終了した後に、ＭＯＳ型容量素子２８のチャネル領域をオン状態からオフ状態に変化させるために、コンデンサ２４の他端のパルス駆動電圧φ１を変化させたが、φ１を定電圧として基準電圧をＨからＬに変化させてもよいし、またパルス駆動電圧φ１をＬからＨ、基準電圧をＨからＬに同時に変化させてもよい。その際はパルス幅、素子サイズを調整することで同様の効果が得られる。
【００５３】
図６に示すように、パルス駆動電圧φ１は、ＬレベルからＨレベルに変化する。これによって出力ＴＦＴ２２のゲート電圧がパルス駆動電圧に応じて上昇する。このとき、ＭＯＳ型容量素子２８のしきい値電圧まで上昇したときにＭＯＳ型容量素子２８がオン状態からオフ状態に変化する。これによって、ＭＯＳ型容量素子２８は、その容量が小さくなる。これによって、コンデンサ２４を介して入力されるパルス駆動電圧の変化の影響が大きくなり、ゲート電圧の上昇の傾きが大きくなる。すなわち、パルス駆動電圧の変化に応じてゲート電位が変化するが、ＭＯＳ型容量素子２８の容量値がオン状態の時は大きく、オフ状態の時に小さくなり、容量が大きい状態から小さい状態に切り替わる際にゲート電位の変化の傾きが大きくなる。
【００５４】
従って、ＭＯＳ型容量素子２８のオン状態からオフ状態に切り替わる切り替わり電圧が図６における「切り替わり電圧Ａ」であった場合には、ゲート電圧は図において実線で示したように変化し、切り替わり電圧Ａに至るまで第１の傾きで変化し、その後第２の傾きで変化して、パルス駆動電圧がＨレベルになったときには、補正電圧Ａにゲート電圧が設定される。ここで、ＭＯＳ型容量素子２８のオンオフする切り替わり電圧は、基準電圧との差で決定されるため、切り替わり電圧Ａ，Ｂは、基準電圧にＭＯＳ型容量素子２８のしきい値電圧Ｖｔｈの絶対値を減算した電圧（基準電圧−｜Ｖｔｈ｜）である。
【００５５】
一方、ＭＯＳ型容量素子２８のしきい値電圧が「切り替わり電圧Ａ」より高い「切り替わり電圧Ｂ」であった場合には、ゲート電圧は図において破線で示したように変化し、切り替わり電圧Ｂに至るまで第１の傾きで変化し、その後第２の傾きで変化して、パルス駆動電圧がＨレベルになったときには、補正電圧Ｂにゲート電圧が設定される。すなわち、同一のデータ電圧が供給されても、パルス駆動によって設定されるゲート電圧は、しきい値電圧の絶対値が小さいほど低く設定されることになる。
【００５６】
上述のように、出力ＴＦＴ２２のしきい値電圧は、ＭＯＳ型容量素子２８のしきい値電圧と同じである。従って、出力ＴＦＴ２２のしきい値電圧が「しきい値電圧１」であれば、ゲート電圧はしきい値電圧１補正電圧、「しきい値電圧２」であれば、ゲート電圧はしきい値電圧２補正電圧に設定され、この例では、しきい値電圧とゲート電圧の差は、ほぼ同一になっている。すなわち、ＭＯＳ型容量素子２８のサイズ、基準電圧値、出力ＴＦＴ２２のサイズ、コンデンサ２４の容量値などの設定によって、リセット電圧が一定であれば、出力ＴＦＴ２２のしきい値電圧が異なっても、しきい値電圧とゲート電圧の差を一定にすることが可能であり、しきい値電圧のバラツキの影響を排除することができる。
【００５７】
ここで、このような補償を行うためには、第１の傾きに比べ第２の傾きが２倍になるように、条件を設定する。これについて図７に基づいて説明する。上図に示すように、ＭＯＳ型容量素子２８がオン状態であるとした場合は、その容量値がオフ時に比べ大きいため、ゲート電圧の変化はパルス駆動電圧の変化による影響が抑制されて、傾きが小さくなる。一方、ＭＯＳ容量素子２８がオフ状態である場合は容量値が小さく、パルス駆動電圧の変化による影響が大きいため傾きが大きい。その傾きが２倍となるような条件に設定しているため、パルス駆動電圧がＨレベルになったときのゲート電圧の上昇分は、ＭＯＳ型容量素子２８がオフ状態の時がオン状態のときの２倍になる。
【００５８】
そして、実際には、図７に示すように、出力ＴＦＴの切り替わり電圧がＡであった場合に、切り替わり電圧Ａまでは、第１の傾きでゲート電圧が上昇し、その後２倍の大きさの第２の傾きでゲート電圧が上昇する。切り替わり電圧がＢであった場合には、切り替わり電圧Ｂまでゲート電圧が第１の傾きで上昇するため、このゲート電圧が切り替わり電圧Ｂになった場合におけるゲート電圧の差であるαが補正電圧ＡとＢの差になる。そして、第１の傾きに比べ第２の傾きが２倍であることで、αは、切り替わり電圧Ａ，Ｂの差に等しくなる。従って、切り替わり電圧の差と、補正電圧の差が同一となり、切り替わり電圧（すなわち、しきい値電圧）の変動の影響を補償することができる。
【００５９】
また、図に示すように、リセット電圧の書き込み電圧であるサンプリング電圧が変化した場合でも、切り替わり電圧差と、補正電圧差が等しくなることには変わりはなく、常にしきい値電圧の変動を補償することができる。そのとき、サンプリング電圧自体の電位差は補償動作後には２倍に増幅される。
【００６０】
このように、本実施形態によれば、パルス駆動電圧の電圧変動により、ＭＯＳ型容量素子のオンオフ状態が切り替わり、その容量値が変化する。そして、ＭＯＳ型容量素子のしきい値変化に応じて駆動トランジスタのゲート電圧がどの電圧でＭＯＳ型容量素子のオンオフが切り替わるかが変化する。すなわち、パルス駆動電圧の変化に応じた駆動トランジスタのゲート電圧の変化は、ＭＯＳ型容量素子の容量値によるため、ＭＯＳ型容量素子のしきい値変動に応じて、ゲート電圧が変動することになる。そこで、駆動トランジスタのしきい値変動を相殺するように駆動トランジスタのゲート電圧が変化するように、ＭＯＳ型容量素子やコンデンサなどを設計することで、駆動トランジスタのしきい値変動のデータ電流への影響を減少させることができる。
【００６１】
なお、この実施形態においても、各ＴＦＴをｐチャンネルとすることもできる。
【００６２】
ここで、電流駆動型の画素回路５０の一構成例について、図８に基づいて説明する。このように、ゲートラインＷｒｉｔｅにゲートが接続されたｐチャンネルＴＦＴ（選択ＴＦＴ）３の一端が電流源ＣＳ（電流発生回路５２に対応する）からのデータ電流Ｉｗを流すデータラインＤａｔａに接続され、他端はｐチャンネルＴＦＴ１およびｐチャンネルＴＦＴ（駆動ＴＦＴ）４の一端に接続されている。ＴＦＴ１は、他端が電源ラインＰＶＤＤに接続され、ゲートが有機ＥＬ素子ＯＬＥＤ駆動用のｐチャンネルＴＦＴ２のゲートに接続されている。また、ＴＦＴ４は、他端がＴＦＴ１およびＴＦＴ２のゲートに接続されており、このＴＦＴ１およびＴＦＴ２のゲートは、補助容量Ｃを介し、電源ラインＰＶＤＤに接続されている。そして、ＴＦＴ４のゲートは、ゲートラインＥｒａｓｅに接続されている。
【００６３】
この構成では、ＷｒｉｔｅをＬとしてＴＦＴ３をオンするとともに、ＥｒａｓｅをＬとしてＴＦＴ４をオンする。そして、データラインＤａｔａにデータ電流Ｉｗを流す。これによって、ＴＦＴ１はそのゲートソース間が短絡され、電流ＩｗがＴＦＴ１、ＴＦＴ３に流れる。そこで、この電流Ｉｗが電圧に変換され、その電圧がＴＦＴ１、２のゲートに設定される。そして、ＴＦＴ３、４がオフされた後は、ＴＦＴ２のゲート電圧は補助容量Ｃによって保持されるため、その後も電流Ｉｗに対応した電流がＴＦＴ２に流れ、この電流により有機ＥＬ（ＯＬＥＤ）が発光する。そして、ＥｒａｓｅをＬとすることで、ＴＦＴ４がオンして、ＴＦＴ１のゲート電圧が上昇し、補助容量Ｃが放電されてデータがイレーズされ、ＴＦＴ１、ＴＦＴ２がオフする。
【００６４】
この回路によれば、ＴＦＴ１に電流が流れることで、このＴＦＴ１とカレントミラーを構成するＴＦＴ２にも対応する電流が流れる。そして、この状態でＴＦＴ１、２のゲート電圧が決定され、その電圧が補助容量Ｃに保持され、その電圧に応じてＴＦＴ２の電流量が決定される。
【００６５】
なお、電流駆動型の画素回路については、図８のものの他にいろいろな形式のものが提案されており、そのいずれも採用可能である。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、補償回路を設けることによって、電流発生回路の出力トランジスタのしきい値電圧が変化しても出力する電流信号が不正確になることを防止することができる。そして、表示装置は、外部からデジタルビデオ信号を受け入れるだけでよく、これを利用して、電流駆動型画素回路による正確な表示が行える。
【図面の簡単な説明】
【図１】実施形態に係る表示装置の全体構成を示すブロック図である。
【図２】電流発生回路の一構成例を示す図である。
【図３】電流発生回路の動作を説明するためのタイミングチャートである。
【図４】電流発生回路の他の構成例を示す図である。
【図５】他の構成例の電流発生回路５２回路の動作を説明するためのタイミングチャートである。
【図６】他の構成例の電流発生回路５２回路の動作を説明する図である。
【図７】他の構成例の電流発生回路５２回路の動作を説明する図である
【図８】画素回路の構成例を示す図である。
【符号の説明】
２０，２２，７０，７６，８０，８２ＴＦＴ、２８ＭＯＳ型容量素子、５０画素回路、５２電流変換回路、２４，７４，７８コンデンサ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display device that performs display by converting a digital video signal into a current signal and supplying it to a pixel circuit.
[0002]
[Prior art]
An EL display device using an electroluminescence (hereinafter referred to as EL) element, which is a self-luminous element, as a light-emitting element for each pixel is advantageous in that it is self-luminous and thin and consumes less power. It attracts attention as a display device that replaces a display device such as a device (LCD) or CRT.
[0003]
In particular, an active matrix EL display device in which a switching element such as a thin film transistor (TFT) for individually controlling an EL element is provided in each pixel and the EL element is controlled for each pixel enables high-definition display.
[0004]
In this active matrix EL display device, a plurality of gate lines extend in a row direction, a plurality of data lines and a power supply line extend in a column direction on a normal substrate, and each pixel includes an organic EL element, a selection TFT And a driving TFT and a storage capacitor. The selection TFT is turned on by selecting the gate line, the data voltage (voltage video signal) on the data line is charged to the holding capacitor, and the driving TFT is turned on with this voltage, and the power from the power supply line is supplied to the organic EL element. It is flowing.
[0005]
Patent Document 1 below shows a circuit in which two p-channel TFTs are added as control transistors in each pixel, and a data current (current video signal) corresponding to display data is supplied to the data line. ing.
[0006]
That is, in the circuit of Patent Document 1, a current video signal is passed through a data line, and this current video signal is passed through a current-voltage conversion TFT to set the gate voltage of the driving TFT.
[0007]
According to the circuit described in Patent Document 1, the gate voltage of the driving TFT can be set according to the data current flowing through the data line. For this reason, the drive current control of the EL element can be performed more accurately than in the case of supplying a voltage signal to the data line. Further, by sharing the current-voltage conversion TFT, the number of elements can be relatively reduced.
[0008]
[Patent Document 1]
JP 2001-147659 A
[0009]
[Problems to be solved by the invention]
In the display device of Patent Document 1, the amount of current in the pixel circuit can be controlled relatively accurately. However, the video signal is an analog signal indicated by voltage or current, and deterioration in the transmission path cannot be avoided. On the other hand, if a digital video signal is used, data deterioration in the transmission path can be greatly improved.
[0010]
However, when a digital video signal is used, a voltage-current conversion circuit that converts the digital video signal into a corresponding current signal is required, which is a voltage used in a pixel of a conventional active matrix EL display device. A current conversion circuit can be used. However, in this voltage-current conversion circuit, unevenness due to TFT variations becomes a problem.
[0011]
The present invention relates to a display device that can accept a digital video signal and effectively drive a current-driven pixel circuit.
[0012]
[Means for Solving the Problems]
The present invention shows a storage unit that stores, for each bit, a digital video signal represented by input digital data consisting of 0 and 1 of a plurality of bits, and shows 0 and 1 of each bit stored in the storage unit. A current generation circuit that receives a digital video signal and generates a current corresponding to each bit, and a current-driven pixel circuit that receives and displays a current signal of the total amount of output current of the current generation circuit The current generation circuit is configured to output a drain current corresponding to the digital video signal from the storage unit, and to compensate for variations in the threshold voltage of the output transistor. A compensation circuit is included.
[0013]
In this way, the digital video signal is received and converted into a current signal to drive the pixel circuit. Therefore, there is little signal degradation in the transmission path, and the amount of current in the pixel circuit can be accurately controlled. Furthermore, by providing the compensation circuit, variations in the current generation circuit can be suppressed.
[0014]
In addition, the compensation circuit includes a short-circuit transistor that short-circuits between the drain and gate of the output transistor, and one end connected to the gate of the output transistor, and a gate voltage of the output transistor according to a voltage signal supplied to the other end. An input capacitor for shifting the output transistor, and a holding capacitor for holding the gate voltage of the output transistor, one end of which is connected to the gate of the output transistor and the other end of which is connected to a predetermined power source. The threshold voltage of the output transistor is set by passing a current through the output transistor, and then the voltage signal is applied to the gate of the output transistor via the input capacitor. Set the added voltage to the gate of the output transistor and set it to this voltage. It is preferable to drive the output transistor Ri.
[0015]
The compensation circuit is connected to one end of a holding capacitor that receives and holds the voltage signal input to the gate of the output transistor, and the other end of the holding capacitor, and receives a predetermined voltage or pulse signal. A first control signal line having one end connected to the gate of the output transistor and a MOS type capacitor element having the other end connected to a second control signal line to which a predetermined voltage or pulse signal is input. It is preferable to change the on / off state of the MOS type capacitive element by changing the voltage of the first or second control signal line to change the capacitance of the MOS type capacitive element.
[0016]
The pixel circuits are arranged in a matrix, the output transistors and the compensation circuits are provided corresponding to the columns of the pixel circuits arranged in a matrix, and these circuits are integrated on a single substrate. Is preferred.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0018]
FIG. 1 is a diagram showing the overall configuration of an embodiment, in which current-driven pixel circuits 50 are arranged in a matrix to form a display area. As will be described later, the pixel circuit 50 includes an organic EL element and a TFT for controlling driving thereof, and is deposited on a glass substrate.
[0019]
A horizontal scanner and a vertical scanner (not shown) for driving the current-driven pixel circuit 50 are disposed in the peripheral portion of the substrate. These scanners are basically formed on the same substrate by the same process as the TFT of the pixel circuit.
[0020]
Data lines DL are arranged along the column direction (vertical direction) of the pixel circuit 50, and each data line DL is connected to four current generation circuits 52-1, 52-2, 52-3, and 52-4, respectively. It is connected. The four current generation circuits 52-1 to 52-4 generate currents of 1, 2, 4, and 8 respectively, and control signals from a latch 54 that latches a 4-bit digital video signal. The output is controlled by.
[0021]
The latch 54 includes four registers and latches 4-bit data supplied to the digital video line. That is, the four current generating circuits 52-1 to 52-4 correspond to 0 and 1 of each bit of the 4-bit digital video signal on the digital video line, and have currents of 1, 2, 4, and 8 in magnitude. Whether or not to generate is controlled. Therefore, a current corresponding to the value of the digital video data is output from the current generation circuits 52-1 to 52-4 and supplied to the data line DL. The latch 54 in each column is supplied with a control signal from the horizontal scanner and latches data at the timing when the corresponding digital video data is supplied. This is the same as a normal horizontal scanner for analog video signals, and a control signal is generated by transferring H level to a shift register constituting the horizontal scanner by a data clock corresponding to transfer of video data.
[0022]
A gate line GL is disposed along the row direction (horizontal direction) of the pixel circuit 50, and the gate line GL is connected to a vertical scanner. The vertical scanner selects a gate line GL corresponding to the supplied digital video data.
[0023]
A data line DL and a gate line GL are connected to each pixel circuit 50. Note that the pixel circuit 50 is a current drive type, and the gate line GL includes two separate lines, Write and Erase, as will be described later.
[0024]
In the digital video line, luminance information for each pixel is sent as digital data in time series, and is 4-bit (16 gradation) data. The video signal is usually a signal for each of the three colors RGB, and is supplied in parallel via RGB digital video lines. The video data for each RGB is separately supplied to the corresponding pixel circuit 50 for each RGB. For example, the data lines DL may be assigned to any of RGB, and the pixels connected to the data lines DL may be pixel circuits that emit light in the colors supplied to the corresponding data lines DL.
[0025]
In such a circuit, when a digital video signal is sent to the digital video line, the horizontal gate line GL corresponding to the video signal is selected, and the corresponding pixel circuit 50 can write data. In this state, the horizontal scanner sends a control signal to the latch 54 corresponding to the supplied video signal, and sequentially takes the digital video signal into the latch 54.
[0026]
The outputs of the corresponding current generation circuits 52-1 to 52-4 are controlled by 0 and 1 of the data fetched into the latch 54, and a current corresponding to the digital video signal is supplied to the data line DL.
[0027]
Then, the pixel circuit 50 connected to the data line DL, which is the pixel circuit 50 selected by the gate line GL, is written with data by the current data signal, and the organic circuit of the pixel circuit 50 is responded accordingly. The EL element emits light. The current generating circuit 52 (52-1 to 52-4) outputs current data for approximately one horizontal period, and the pixel circuit to which the data is written emits light for a period of approximately one frame.
[0028]
As described above, the current generation circuit 52 is provided corresponding to each data line DL, and the output of the current generation circuit 52 is controlled by the latch 54. Therefore, the video signal supplied to the display device is a digital video signal. The digital video signal is often converted into a predetermined current data signal, and the current drive type pixel circuit 50 can be driven.
[0029]
A digital signal can be displayed with little variation because there is little deterioration of the signal in the transmission path and the current-driven pixel circuit 50 is used. However, if the threshold voltages of the output transistors in the current generation circuit are different, the output current varies even though it is driven by digital data. Therefore, in the present embodiment, the current generation circuit 52 has a built-in threshold voltage compensation circuit.
[0030]
FIG. 2 shows a configuration example of the current generation circuit 52. The source of the n-channel TFT 70 is connected to the ground, and the drain is connected to the source of the n-channel TFT 72. The drain of the TFT 72 is connected to the data line DL.
[0031]
The source and gate of the TFT 70 are connected by a capacitor 74, and the drain and gate are connected by another n-channel TFT 76.
[0032]
Further, the gate of the TFT 70 is connected to a power source (ground) via a capacitor 78 and an n-channel TFT 80.
[0033]
The connection point between the capacitor 78 and the TFT 80 is connected to a reference power source (for example, ground) via an n-channel TFT 82.
[0034]
The output of the AND gate 84 is connected to the gate of the TFT 72, and the signal φ 1 and the output of the corresponding bit of the latch 54 are input to the AND gate 84. Further, a signal φ2 is supplied to the gates of the TFTs 76 and 82, and a reset signal is supplied to the gate of the TFT 80.
[0035]
The operation of the current generation circuit 52 will be described with reference to FIG. First, at the initial stage of one horizontal period (1H), φ2 becomes H, and the TFT 82 is turned on. As a result, the reference voltage is supplied to one end of the capacitor 78.
[0036]
Further, the TFT 76 is turned on by H of φ2, and the drain gate of the TFT 70 is short-circuited. Accordingly, the TFT 70 functions as a diode, and the gate-source voltage is set to the threshold voltage of the TFT 70. As a result, the difference between the reference voltage and the threshold voltage is held in the capacitor 78.
[0037]
Thereafter, φ2 becomes L, the TFTs 76 and 82 are turned off, the reset signal becomes H in this state, the power supply voltage is added to one end of the capacitor 78, and the gate voltage of the TFT 70 rises accordingly. As a result, the power supply voltage is added to the gate voltage Vn of the TFT 70. At this time, since the charge amount of the capacitor 74 changes, the change in the gate voltage Vn of the TFT 70 does not become the power supply voltage itself, but the change can be reduced by setting the capacitance values of the capacitors 74 and 78. Further, since the change in the gate voltage is amplified by the TFT 70, there is no problem.
[0038]
On the other hand, the horizontal scanner sequentially supplies the H control signal to the latches 54 of each column in synchronization with the timing of the video signal of the digital video line. As a result, the digital video data is taken into the latch 54.
[0039]
When the writing of one line of the digital video signal is completed, the signal to the gate of the TFT 72 is obtained when the data in the latch 54 is 1 according to the signal of the corresponding bit of the latch 54 and the AND of φ1. Becomes a predetermined period H, the TFT 72 is turned on, and a current corresponding to the gate voltage Vn flows through the TFT 70 and the data line DL. When the data stored in the latch 54 is 0, the output of the AND gate 84 is fixed to L, and no current is output from the current generation circuit 52.
[0040]
Thus, according to the current generation circuit 52 of the present embodiment, the threshold voltage is set at the gate of the TFT 70 at the beginning of 1H. Then, the power supply voltage is added to the set threshold voltage to drive the TFT 70. Therefore, even if the threshold voltage of the TFT 70 in each stage (column) varies, the variation does not affect the amount of current supplied to the data line DL.
[0041]
Note that if the reference voltage and the power supply voltage are supplied through the TFT 80 at a predetermined timing, the TFT 82 can be omitted. Alternatively, a digital video signal may be input through the TFT 80, the AND gate 84 may be omitted, and φ1 may be input to the gate of the TFT 72. Further, when the TFT 76 is turned on, the gate voltage of the TFT 70 can be set more reliably by configuring the initial current to flow from the constant current source or the constant voltage source to the TFT 70. Furthermore, in the above-described example, the n-channel TFT is used. However, it is easy to configure all using the p-channel TFT by changing the polarity of the signal.
[0042]
FIG. 4 is a diagram illustrating another configuration example of the current generation circuit 52. A reset voltage is supplied to the drain of the n-channel TFT 20. A reset signal is supplied to the gate of the TFT 20, and the source is connected to the gate of the n-channel output TFT 22. Furthermore, one end of a capacitor 24 is connected to the gate of the output TFT 22 to which the source of the TFT 20 is connected, and the other end of the capacitor 24 is connected to the pulse drive voltage φ1.
[0043]
The source of the output TFT 22 is connected to the ground, and the drain is connected to the data line DL via the n-channel TFT 26.
[0044]
The gate of the output TFT 22 is connected to one end of an n-channel MOS capacitive element 28 whose gate end is connected to a predetermined reference voltage. Here, the MOS type capacitive element 28 has a source, a channel and a drain region as in a normal TFT, but one of the source and drain electrodes and a gate electrode are connected to a predetermined part, It is simply used as a gate capacitance.
[0045]
The MOS capacitor element 28 may have a channel region and one impurity region electrode, and an electrode corresponding to the impurity region and a gate electrode may be connected to a predetermined part. Further, as the MOS type capacitive element 28, there are a MOS transistor, a MIS transistor, a TFT type and the like.
[0046]
The operation of the current generation circuit 52 will be described with reference to FIG. The signal φ1 becomes L with a predetermined pulse width, and in this state, the reset signal becomes H. When the TFT 20 is turned on by the reset signal H, a reset voltage is set to the gate of the TFT 22. At this time, the reset voltage is set to a voltage lower than the reference voltage input to the gate of the MOS capacitor 28 by the threshold voltage Vth of the MOS capacitor 28, and the MOS capacitor 28 is turned on. It has become. Thereafter, when the signal φ1 is set to H, the gate voltage of the TFT 22 is set to a voltage obtained by correcting a threshold voltage described later, and is held by the holding capacitor 24.
[0047]
As a result, the output TFT 22 operates according to the voltage held in the capacitor 24, and a corresponding current tends to flow through the data line DL.
[0048]
On the other hand, video signals from the digital video lines are sequentially latched in the latch 54. After the data for one horizontal line is latched in the latch 54, the latch output timing signal becomes H, which is supplied to the AND gate 30. As a result, the output of the latch 54 is supplied to the TFT 26, and when the data is 1, the TFT 26 is turned on, and the current whose threshold voltage is compensated is output from the output TFT 22 to the data line DL.
[0049]
Then, the data current for one line is output from the current generation circuit 52 of each column, and this is sequentially repeated.
[0050]
Here, the output TFT 22 starts to flow current when the difference between the power supply (ground) and the gate voltage, that is, Vgs becomes larger than the threshold voltage Vth determined by the characteristics of the TFT. It is determined by the difference in threshold voltage.
[0051]
In the present embodiment, the MOS type capacitive element 28 is connected to the gate of the output TFT 22, and the other end of the capacitor 24 is connected to the pulse drive voltage φ 1, whereby the threshold voltage of the output TFT 22 in each current generation circuit 52 is reduced. Compensate for variations.
[0052]
Here, the MOS capacitor 28 is formed adjacent to the output TFT 22 and is formed in the same process as the output TFT 22. Therefore, the output TFT 22 and the MOS capacitor 28 have substantially the same impurity concentration and the same threshold voltage. The pulse drive voltage φ1 to which the other end of the capacitor 24 is connected is set so that the channel region of the MOS capacitor 28 changes from the on state to the off state when it changes from L to H. In this example, after writing the reset voltage, the pulse drive voltage φ1 at the other end of the capacitor 24 is changed in order to change the channel region of the MOS capacitor 28 from the on state to the off state. The reference voltage may be changed from H to L with φ1 as a constant voltage, or the pulse drive voltage φ1 may be changed simultaneously from L to H and the reference voltage from H to L. In that case, the same effect can be obtained by adjusting the pulse width and the element size.
[0053]
As shown in FIG. 6, the pulse drive voltage φ1 changes from the L level to the H level. As a result, the gate voltage of the output TFT 22 rises according to the pulse drive voltage. At this time, when the voltage rises to the threshold voltage of the MOS capacitor 28, the MOS capacitor 28 changes from the on state to the off state. As a result, the capacitance of the MOS capacitor 28 is reduced. As a result, the influence of the change of the pulse drive voltage input via the capacitor 24 becomes large, and the slope of the rise of the gate voltage becomes large. That is, the gate potential changes according to the change of the pulse drive voltage, but when the capacitance value of the MOS capacitor 28 is on, it becomes small when the capacitance is turned off, and when the capacitance is switched from a large state to a small state In addition, the slope of the change in the gate potential increases.
[0054]
Therefore, when the switching voltage at which the MOS capacitor 28 is switched from the on state to the off state is “switching voltage A” in FIG. 6, the gate voltage changes as indicated by the solid line in FIG. When the pulse drive voltage changes to the H level by changing with the first slope until reaching the correction voltage A, the gate voltage is set. Here, since the switching voltage for turning on and off the MOS capacitor 28 is determined by the difference from the reference voltage, the switching voltages A and B are the absolute values of the threshold voltage Vth of the MOS capacitor 28 as the reference voltage. Is a voltage obtained by subtracting (reference voltage − | Vth |).
[0055]
On the other hand, when the threshold voltage of the MOS capacitor 28 is “switching voltage B” higher than “switching voltage A”, the gate voltage changes as indicated by the broken line in FIG. The gate voltage is set to the correction voltage B when the pulse drive voltage changes to the H level after the pulse drive voltage changes to the H level. That is, even when the same data voltage is supplied, the gate voltage set by pulse driving is set lower as the absolute value of the threshold voltage is smaller.
[0056]
As described above, the threshold voltage of the output TFT 22 is the same as the threshold voltage of the MOS capacitor 28. Therefore, if the threshold voltage of the output TFT 22 is “threshold voltage 1”, the gate voltage is the threshold voltage 1 correction voltage, and if “threshold voltage 2”, the gate voltage is the threshold voltage. In this example, the difference between the threshold voltage and the gate voltage is substantially the same. That is, if the reset voltage is constant depending on the setting of the size of the MOS capacitor 28, the reference voltage value, the size of the output TFT 22, the capacitance value of the capacitor 24, the threshold voltage of the output TFT 22 may be different. The difference between the threshold voltage and the gate voltage can be made constant, and the influence of variations in threshold voltage can be eliminated.
[0057]
Here, in order to perform such compensation, conditions are set so that the second inclination is twice as large as the first inclination. This will be described with reference to FIG. As shown in the above figure, when the MOS type capacitive element 28 is in the on state, the capacitance value is larger than that in the off state. Becomes smaller. On the other hand, when the MOS capacitance element 28 is in the OFF state, the capacitance value is small, and the inclination is large because the influence of the change of the pulse drive voltage is large. Since the condition is set so that the slope is doubled, the increase in the gate voltage when the pulse drive voltage becomes H level is when the MOS capacitor 28 is in the on state. Twice as much.
[0058]
Actually, as shown in FIG. 7, when the switching voltage of the output TFT is A, the gate voltage rises with the first slope until the switching voltage A, and then doubles the magnitude. The gate voltage increases with the second slope. When the switching voltage is B, the gate voltage rises with a first slope up to the switching voltage B. Therefore, α, which is the difference between the gate voltages when the gate voltage becomes the switching voltage B, is the correction voltage A. And B is the difference. Since the second slope is twice as large as the first slope, α becomes equal to the difference between the switching voltages A and B. Therefore, the difference between the switching voltages and the difference between the correction voltages are the same, and the influence of fluctuations in the switching voltage (that is, the threshold voltage) can be compensated.
[0059]
In addition, as shown in the figure, even when the sampling voltage, which is the reset voltage write voltage, changes, the switching voltage difference and the correction voltage difference remain the same. can do. At that time, the potential difference of the sampling voltage itself is amplified twice after the compensation operation.
[0060]
Thus, according to the present embodiment, the on / off state of the MOS capacitor element is switched by the voltage fluctuation of the pulse drive voltage, and the capacitance value changes. Then, the voltage at which the gate voltage of the driving transistor is switched on / off changes according to the change in threshold value of the MOS capacitor. That is, since the change in the gate voltage of the driving transistor in accordance with the change in the pulse driving voltage depends on the capacitance value of the MOS type capacitive element, the gate voltage changes in accordance with the threshold value fluctuation of the MOS type capacitive element. . Therefore, by designing a MOS capacitor or a capacitor so that the gate voltage of the driving transistor changes so as to cancel the threshold fluctuation of the driving transistor, the threshold current fluctuation of the driving transistor can be reduced to the data current. The impact can be reduced.
[0061]
In this embodiment as well, each TFT can be a p-channel.
[0062]
Here, a configuration example of the current-driven pixel circuit 50 will be described with reference to FIG. In this way, one end of the p-channel TFT (selection TFT) 3 whose gate is connected to the gate line Write is connected to the data line Data for flowing the data current Iw from the current source CS (corresponding to the current generation circuit 52). The other end is connected to one end of a p-channel TFT 1 and a p-channel TFT (drive TFT) 4. The other end of the TFT 1 is connected to the power supply line PVDD, and the gate is connected to the gate of the p-channel TFT 2 for driving the organic EL element OLED. The other end of TFT 4 is connected to the gates of TFT 1 and TFT 2, and the gates of TFT 1 and TFT 2 are connected to the power supply line PVDD via the auxiliary capacitor C. The gate of the TFT 4 is connected to the gate line Erase.
[0063]
In this configuration, Write 3 is set to L and TFT 3 is turned on, and Erase is set to L and TFT 4 is turned on. Then, the data current Iw is supplied to the data line Data. As a result, the gate and source of TFT1 are short-circuited, and current Iw flows through TFT1 and TFT3. Therefore, the current Iw is converted into a voltage, and the voltage is set at the gates of the TFTs 1 and 2. After the TFTs 3 and 4 are turned off, since the gate voltage of the TFT 2 is held by the auxiliary capacitor C, a current corresponding to the current Iw flows to the TFT 2 and the organic EL (OLED) emits light by this current. . Then, by setting Erase to L, the TFT 4 is turned on, the gate voltage of the TFT 1 is increased, the auxiliary capacitor C is discharged, the data is erased, and the TFT 1 and the TFT 2 are turned off.
[0064]
According to this circuit, when a current flows through the TFT 1, a current corresponding to the TFT 1 and the TFT 2 constituting the current mirror also flows. In this state, the gate voltages of the TFTs 1 and 2 are determined, the voltage is held in the auxiliary capacitor C, and the current amount of the TFT 2 is determined according to the voltage.
[0065]
Various types of current-driven pixel circuits have been proposed in addition to those shown in FIG. 8, and any of them can be used.
[0066]
【The invention's effect】
As described above, according to the present invention, by providing the compensation circuit, it is possible to prevent the output current signal from becoming inaccurate even if the threshold voltage of the output transistor of the current generation circuit changes. it can. The display device only needs to accept a digital video signal from the outside, and by using this, accurate display can be performed by the current-driven pixel circuit.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating an overall configuration of a display device according to an embodiment.
FIG. 2 is a diagram illustrating a configuration example of a current generation circuit.
FIG. 3 is a timing chart for explaining the operation of the current generation circuit;
FIG. 4 is a diagram illustrating another configuration example of the current generation circuit.
FIG. 5 is a timing chart for explaining the operation of the current generation circuit 52 of another configuration example;
FIG. 6 is a diagram illustrating the operation of a current generation circuit 52 of another configuration example.
FIG. 7 is a diagram for explaining the operation of a current generation circuit 52 of another configuration example;
FIG. 8 is a diagram illustrating a configuration example of a pixel circuit.
[Explanation of symbols]
20, 22, 70, 76, 80, 82 TFT, 28 MOS type capacitance element, 50 pixel circuit, 52 current conversion circuit, 24, 74, 78 capacitor.

Claims

A storage unit for storing a digital video signal represented by input digital data consisting of 0 and 1 of a plurality of bits for each bit;
A digital video signal indicating 0 or 1 of each bit stored in the storage unit, and a current generation circuit for generating a current of a magnitude corresponding to each bit;
A current-driven pixel circuit that receives and displays a current signal having a total amount of output current of the current generation circuit; and
A display device comprising:
It said current generating circuit includes an output transistor that outputs a drain current corresponding to the digital video signal from the storage unit, seen including a compensation circuit for compensating for variations in the threshold voltage of the output transistor,
The compensation circuit includes:
A holding capacitor for receiving and holding a voltage signal input to the gate of the output transistor at one end;
A first control signal line connected to the other end of the storage capacitor and to which a predetermined voltage or pulse signal is input;
A MOS-type capacitive element having one end connected to the gate of the output transistor and the other end connected to a second control signal line to which a predetermined voltage or pulse signal is input;
Have
A display device characterized in that the on-off state of the MOS capacitor element is changed by changing the voltage of the first or second control signal line to change the capacitance of the MOS capacitor element.

The display device according to claim 1 ,
The pixel circuits are arranged in a matrix, the output transistors and the compensation circuits are provided corresponding to the columns of the pixel circuits arranged in a matrix, and these circuits are integrated on a single substrate. Characteristic display device.