JP4501485B2 - 表示装置 - Google Patents

Description

本発明は、アクティブマトリクス型の表示装置に関する。より詳しくは、外部から映像信号を取り入れるビデオ配線と、各画素に映像信号を分配する信号配線との間に生じる寄生容量を抑制する技術に関する。

フラット型の表示装置（以下表示パネル）は、画面を構成する画素アレイ部と、その周辺に配された垂直走査回路及び水平走査回路とで構成されているのが一般的である。画素アレイ部は、横方向に配されたゲート配線、縦方向に配された信号配線、及び、各ゲート配線と各信号配線が交差する部分に配された各画素から成る。垂直走査回路は、各ゲート配線に接続され、垂直走査期間で各画素を線順次選択する。

表示パネルは、横方向に配されたビデオ配線を備えており、外部から供給された映像信号を取り入れる。このビデオ配線と各信号配線との間には、複数のスイッチ素子が接続されている。ここで、水平走査回路は、水平走査期間で各スイッチ素子を順次オンしてビデオ配線から映像信号を各信号配線に順次サンプリングし、以て、選択された行の画素に映像信号を書き込む。
特開２００２−４９０５２号公報

表示パネルの小型化及び高精細化に伴い、画素ピッチの縮小化が進んでいる。この為、周辺回路も狭ピッチ化が進み、映像信号サンプリング用のスイッチ素子は、画素と１：１でレイアウトすることが厳しくなっている。そこで、小型で高精細な表示パネルでは、スイッチ素子を複数段積みすることによってレイアウトを行なっている。すなわち、小型高精細の表示パネルでは、スイッチ素子の横方向の幅寸法が、各画素の横方向の幅寸法に対応した信号配線の間隔に比べて相対的に大きい。幅寸法の広いスイッチ素子を間隔の狭い信号配線に対応させる為、スイッチ素子は縦方向に複数段重ねて配する。

各スイッチ素子は、例えばトランスミッションゲート素子から成り、入力端子と、出力端子と、制御用のゲート端子とを備えている。入力端子は、横方向に配されたビデオ配線から縦方向に分岐した分岐配線に接続されている。出力端子は、対応する縦方向の信号配線と接続されている。ゲート端子は、水平走査回路に接続されている。ここで、スイッチ素子を複数段縦に重ねて配列した構成では、あるスイッチ素子の入力端子に接続された分岐配線と、これに隣接し、且つ、他のスイッチ素子の出力端子に接続された信号配線との間に寄生容量が生じる。この寄生容量を通じて、分岐配線に生じる映像信号の電位変動がこれに隣接する信号配線にノイズとして飛び込み、その電位の変動をもたらす。これにより、画素アレイ部に表示される画像に縦スジなどの表示欠陥が現われ、これが解決すべき課題となっている。

上述した従来の技術の課題に鑑み、本発明は表示パネルのビデオ配線と信号配線との間に生じる寄生容量を削減することを目的とする。係る目的を達成する為に以下の手段を講じた。即ち、横方向に配されたゲート配線、縦方向に配された信号配線及び各ゲート配線と各信号配線が交差する部分に配された各画素からなる画素アレイ部と、各ゲート配線に接続し垂直走査期間で各画素を線順次選択する垂直走査回路と、外部から供給された映像信号を取り入れる横方向に配されたビデオ配線と、該ビデオ配線と各信号配線との間に接続された複数のスイッチ素子と、水平走査期間で各スイッチ素子を順次オンして該ビデオ配線から映像信号を各信号配線に順次サンプリングし、以って選択された行の画素に映像信号を書き込む水平走査回路とを備えた表示装置において、前記スイッチ素子は、横方向の幅寸法が各画素の横方向の幅寸法に対応した信号配線の間隔に比べて大きく、幅寸法の広いスイッチ素子を間隔の狭い信号配線に対応させるため、前記スイッチ素子は縦方向に複数段重ねて配されており、各スイッチ素子は、横方向に配されたビデオ配線から縦方向に分岐した分岐配線に接続する入力端子と、対応する縦方向の信号配線に接続する出力端子とを有し、あるスイッチ素子の入力端子に接続する分岐配線と、これに隣接し且つ他のスイッチ素子の出力端子に接続する信号配線との間に生じる寄生容量を削減するため、互いに隣接する該分岐配線と該信号配線との間に所定の電位に保持されたシールド配線を介在させることを特徴とする。

具体的には、互いに隣接する分岐配線と信号配線との間に生じる寄生容量は、対応するスイッチ素子の位置に応じて大小の差があり、前記シールド配線は、寄生容量の大きな分岐配線と信号配線との間に選択的に配されており、以って各分岐配線と信号配線との間に生じる寄生容量の差を低減化する。又、前記水平走査回路は、複数段に重ねられたスイッチ素子の組を同時にオンして該ビデオ配線から映像信号を対応する信号配線にサンプリングする

映像信号サンプリング用のスイッチ素子を複数段積みにすると、ビデオ配線を各スイッチ素子に導く分岐配線とこれに隣接する信号配線との間の寄生容量が、各段で異なる様になる。寄生容量が他の段に比べて大きい部分では、ビデオ配線上の映像信号の電位変動が大きな寄生容量を介して隣接する信号配線に飛び込み、その顕著な電位変動をもたらす。電位変動が他の信号配線に比べて大きいと、その部分が縦スジ状の画像欠陥となって現われる。そこで、本発明では、ビデオ配線から分岐した分岐配線とこれに隣接する信号配線との間に、固定電位に接続されたシールド配線を挿入することで、両者を電気的に分離し、信号配線電位の変動を抑えている。これにより、従来問題となっていた縦スジ欠陥を顕著に抑制することができた。

以下、図面を参照して、本発明の実施の形態を詳細に説明する。まず、本発明の背景を明らかにする為、図１を参照して表示装置の一般的な構成を簡潔に説明する。図示する様に、この表示装置は、デコーダ／ドライバ２０１と、アクティブマトリクス型の表示パネル２０２と、タイミングジェネレータ２０３とで構成されている。デコーダ／ドライバ２０１は、ビデオ信号ＶＩＤＥＯをデコード処理し、６系統の映像信号ＳＩＧ１〜ＳＩＧ６を作成するとともに、同期信号ＳＹＮＣを分離する。更に、デコーダ／ドライバ２０１は、１水平期間（１Ｈ）で映像信号ＳＩＧの極性反転処理を行ない、交流化映像信号を出力する。表示パネル２０２は、横方向に延びた行状のゲート線、縦方向に延びた列状の信号配線、及び、両者の交差部に設けられた画素を備えている。又、垂直走査回路及び水平走査回路を内蔵している。垂直走査回路は、ゲート配線を順次走査して、画素を選択する。水平走査回路は、１Ｈ毎に交流化映像信号を信号配線に順次サンプリングし、選択された画素に交流化映像信号を書き込む。タイミングジェネレータ２０３は、同期信号ＳＹＮＣに応じて動作し、デコーダ／ドライバ２０１に対し交流化信号ＦＲＰを供給して、極性反転処理のタイミング制御を行なう。又、デコーダ／ドライバ２０１に対しサンプルホールド信号ＳＨＰを供給し、映像信号の遅延処理を制御している。すなわち、デコーダ／ドライバ２０１は、画素の配列ピッチに応じ６系統の映像信号ＳＩＧ１〜ＳＩＧ６を相対的に遅延処理して、液晶表示パネル２０２に供給している。タイミングジェネレータ２０３は、更に、ＨＳＴ，ＨＣＫ，ＶＳＴ，ＶＣＫなどのタイミング信号を表示パネル２０２に供給し、垂直走査回路及び水平走査回路の動作制御を行なう。

図２は、図１に示した表示パネルの構成例を示す模式図である。図示する様に、表示パネルは、横方向に配されたゲート配線Ｘ１，Ｘ２，Ｘ３，Ｘ４，・・・と、縦方向に配された信号配線Ｙ０，Ｙ１，Ｙ２，Ｙ３，Ｙ４，・・・とを備えており、両者の交差部に画素１，２，３，４，・・・が設けられている。各画素は、対応する薄膜トランジスタによりスイッチング駆動される。薄膜トランジスタのゲート電極は対応するゲート配線Ｘに接続され、ソース電極は対応する信号配線Ｙに接続され、ドレイン電極は対応する画素に接続されている。この表示パネルは６本のビデオ配線１００を備えており、外部のデコーダ／ドライバから供給される合計６個の映像信号ＳＩＧ１，ＳＩＧ２，・・・，ＳＩＧ６をそれぞれ受け入れる。個々の信号配線Ｙは、６本を１単位（例えばＹ１〜Ｙ６）として、水平スイッチ素子ＨＳＷを介して所定のビデオライン１００に接続されている。

以上の構成に加え、表示パネルは垂直走査回路１０１と水平走査回路１０２とを内蔵している。垂直走査回路１０１は、外部のタイミングジェネレータから供給される垂直クロック信号ＶＣＫに応答して動作し、同じくタイミングジェネレータから供給される垂直スタートパルスＶＳＴを順次転送することでゲートパルスＶ１，Ｖ２，Ｖ３，Ｖ４・・・を生成し、ゲート配線Ｘを１本ずつ走査して画素を行毎に選択する。一方、水平走査回路１０２は、同じくタイミングジェネレータから供給される水平クロック信号ＨＣＫに応答して動作し、タイミングジェネレータから入力される水平スタートパルスＨＳＴを転送することで順次駆動パルスＤＰ０，ＤＰ１，ＤＰ２，ＤＰ３，・・・を出力し、対応する水平スイッチ素子ＨＳＷ０，ＨＳＷ１，ＨＳＷ２，ＨＳＷ３，・・・を開閉制御して、６本の信号配線Ｙを１単位としてまとめ駆動する。すなわち、６系統の映像信号ＳＩＧ１，・・・，ＳＩＧ６を、それぞれ対応する信号配線Ｙ（例えばＹ１〜Ｙ６）に一斉サンプリングする。

係る複数画素同時サンプリング駆動を行なう際、６系統の映像信号ＳＩＧ１〜ＳＩＧ６にあらかじめ画素ピッチに対応する遅延量を相対的に与える為、サンプルホールド回路がデコーダ／ドライバに設けられている。６系統の映像信号を逐次サンプルホールドして画素ピッチに対応する遅延量を相対的に与えるとともに、水平スイッチ素子ＨＳＷを６本の信号配線の組を単位として同時に開閉制御することにより、この水平スイッチ素子を駆動する水平走査回路に含まれるシフトレジスタの段数を削減して構成を簡単にするとともに、消費電力も削減して、良好な画像表示が得られる様にしている。各水平スイッチＨＳＷは、シフトレジスタから出力される駆動パルスＤＰで開閉制御される構成になっているので、水平走査回路１０２のシフトレジスタの段数は１／６になる。又、タイミングジェネレータから供給される水平クロック信号ＨＣＫの周波数も１／６になる。

６画素同時サンプリング駆動を行なった場合のサンプルホールドタイミングを図３に示す。６系統の映像信号に画素の配列ピッチに応じた相対的な遅延量を付与する為、デコーダ／ドライバ内でサンプルホールド処理が行なわれる。これに用いるサンプルホールドパルスＳＨＰは、水平方向の解像度を確保する為、６画素同時サンプリングの場合、水平クロック信号ＨＣＫの半周期内に６個のパルスが必要である。尚、最後の６発目のパルスの立ち下がりで６系統の映像信号の一括サンプリングが行なわれ、表示パネルに供給される。前述した様に、表示パネルは、駆動パルスＤＰ１，ＤＰ２，・・・に応じて６系統の映像信号を一括して６本の信号配線に分配する。尚、同時サンプリング駆動を行なう画素数は６に限られるものではなく、適宜設定可能である。

図４は、図２に示した表示パネルの画素アレイ部の具体的な構成例を示す模式図である。図示する様に、本画素アレイ部は、横方向に配されたゲート配線Ｘ１，Ｘ２，Ｘ３，Ｘ４、縦方向に配された信号配線Ｙ１，Ｙ２，Ｙ３，Ｙ４、及び、各ゲート配線Ｘと各信号配線Ｙが交差する部分に配された画素１１から構成されている。各画素１１は、液晶素子ＬＣと、これを駆動する薄膜トランジスタＴＦＴとで構成されている。又、液晶素子ＬＣと平行に、信号保持用の補助容量Ｃｓも接続されている。薄膜トランジスタＴＦＴのゲート電極は対応するゲート配線Ｘに接続され、ソース電極は対応する信号配線Ｙに接続され、ドレイン電極は対応する液晶素子ＬＣの一方の電極（画素電極）に接続されている。液晶素子ＬＣの他方の電極（対向電極）は、所定の対向電位Ｖｃｏｍに接続されている。係る構成を有する画素アレイ部は、対向電位Ｖｃｏｍに接続されたシールド配線１２で囲まれている。

本実施形態では、水平スイッチ素子としてＣＭＯＳトランジスタで構成されたトランスミッションゲート素子ＴＧを用いている。１番目の信号配線Ｙ１は１、番目のトランスミッションゲート素子ＴＧ１を介して、映像信号ＳＩＧ１が割り当てられたビデオ配線に接続されている。同様にして、信号配線Ｙ２は、トランスミッションゲート素子ＴＧ２を介して、映像信号ＳＩＧ２が割り当てられたビデオ配線に接続されている。信号配線Ｙ３は、ＴＧ３を介して、映像信号ＳＩＧ３が割り当てられたビデオ配線に接続されている。更に、信号配線Ｙ４は、ＴＧ４を介して、映像信号ＳＩＧ４が割り当てられたビデオ配線に接続されている。

図４に示した画素アレイ構成では、画素１１の配列ピッチと水平スイッチ素子ＴＧの配列ピッチが、１：１で対応している。現在、表示パネルの小型化及び高精細化に伴い、画素ピッチの縮小化が進んでいる。この為、周辺回路も狭ピッチ化が進み、スイッチ素子ＴＧについても画素１１と１：１でレイアウトすることが厳しくなっている。そこで、小型で高精細な表示パネルでは、図５に示す様に、水平スイッチ素子を複数段積みすることによってレイアウトを行なっている。図５に示す様に、スイッチ素子ＴＧは、横方向の幅寸法が各画素の横方向の幅寸法に対応した信号配線Ｙの間隔に比べて大きく、幅寸法の広いスイッチ素子ＴＧを間隔の狭い信号配線Ｙに対応させる為、スイッチ素子ＴＧは、縦方向に複数段重ねて配されている。図５の例は、スイッチ素子ＴＧを３段重ねしている。すなわち、ＴＧ１，ＴＧ２，ＴＧ３を一組として縦方向に３段重ねしている。同様に、ＴＧ４，ＴＧ５及びＴＧ６を縦方向に３段重ねしている。６個のスイッチ素子ＴＧ１〜ＴＧ６は、水平走査回路（図示せず）から供給される選択パルスＤＰ１によって一斉に開閉駆動され、６本のビデオ配線１００から供給される６個の映像信号ＳＩＧ１〜ＳＩＧ６をそれぞれ対応する６本の信号配線Ｙ１〜Ｙ６にサンプリングしている。

スイッチ素子ＴＧは、選択パルスＤＰが印加されるゲート端子に加え、入力端子と出力端子を備えている。スイッチ素子ＴＧの入力端子は、横方向に配されたビデオ配線１００から縦方向に分岐した分岐配線Ｓに接続されている。又、出力端子は、対応する縦方向の信号配線Ｙに接続されている。例えば、スイッチ素子ＴＧ１は、入力端子側が分岐配線Ｓ１に接続され、出力端子側が対応する信号配線Ｙ１に接続されている。これにより、スイッチ素子ＴＧ１は、選択パルスＤＰ１に応答してオンした時、ビデオ配線１００及び分岐配線Ｓ１を介して映像信号ＳＩＧ１を取り込み、入力配線Ｙ１側にサンプリングする。同様に、スイッチ素子ＴＧ２は、入力端子側が分岐配線Ｓ２に接続され、出力端子側が信号配線Ｙ２に接続されている。これにより、スイッチ素子ＴＧ２は、映像信号ＳＩＧ２をサンプリングして対応する信号配線Ｙ２に書き込む。同様に、ＴＧ３は、分岐配線Ｓ３を介して映像信号ＳＩＧ３を取り入れ、対応する信号配線Ｙ３にサンプリングする。以下、同様に、ＴＧ４はＳ４とＹ４の間に接続され、ＴＧ５はＳ５とＹ５の間に接続され、ＴＧ６はＳ６とＹ６の間に接続されている。

図５の複数段積み構成では、あるスイッチ素子ＴＧの入力端子に接続された分岐配線Ｓと、これに隣接し、且つ、他のスイッチ素子の出力端子に接続された信号配線Ｙとの間に寄生容量が生じる。例えば、ＴＧ１の入力端子に接続された分岐配線Ｓ１と、これに隣接し、且つ、ＴＧ２の出力端子に接続された信号配線Ｙ２との間に寄生容量Ｃｐ２が生じている。すなわち、ＴＧ２及びＴＧ１を縦方向に段積みする為、分岐配線Ｓ１と信号配線Ｙ２が一部縦方向に平行する部位が生じ、これが、寄生容量Ｃｐ２となっている。又、ＴＧ２の入力端子に接続された分岐配線Ｓ２とＴＧ３の出力端子に接続された信号配線Ｙ３も、一部互いに平行する部分があり、寄生容量Ｃｐ１を構成している。更に、ＴＧ３の出力端子に接続された信号配線Ｙ３とＴＧ４の入力端子に接続された分岐配線Ｓ４も、一部が互いに平行しており、寄生容量Ｃｐ３を構成している。Ｃｐ１及びＣｐ２に比べ、Ｃｐ３は互いに平行する分岐配線Ｓ４と信号配線Ｙ３の距離が長く、その分、Ｃｐ３はＣｐ１及びＣｐ２よりも大きい。Ｃｐ１及びＣｐ２はほぼ同程度である。この様な寄生容量Ｃｐが介在すると、分岐配線Ｓ上の映像信号ＳＩＧの電位変動が、ノイズとなって隣接する信号配線Ｙに飛び込み、信号配線電位の変動をもたらす。特に寄生容量の大きい信号配線Ｙ３の電位変動は顕著となり、画素アレイ上で縦スジ状の表示欠陥となって現われる。スイッチ素子を複数段積みした場合、下段のＴＧに比べ上段のＴＧに接続された信号配線ほど、大きな寄生容量が生じる。図５の例では、下段のＴＧ１に接続された信号配線Ｙ１は、その周辺に他の分岐配線が存在しないので、寄生容量はほぼ０である。中段のＴＧ２に接続された信号配線Ｙ２は、その寄生容量がＣｐ２である。上段のＴＧ３に接続された信号配線Ｙ３には、Ｃｐ１とＣｐ３の和が寄生容量として介在する。

図６は、本発明に係る表示パネルの実施形態を示す模式図である。理解を容易にする為、図５に示した参考例と対応する部分には、対応する参照番号を付してある。図示する様に、本実施形態では、スイッチ素子ＴＧ４の入力端子に接続された分岐配線Ｓ４と、これに隣接し、且つ、他のスイッチ素子ＴＧ３の出力端子に接続された信号配線Ｙ３との間に生じる寄生容量（Ｃｐ３）を削減する為、互いに隣接する分岐配線Ｓ４と信号配線Ｙ３との間に、所定の電位Ｖｃｏｍに保持されたシールド配線１２を介在させている。これにより、信号配線Ｙ３と分岐配線Ｓ４との間に存在していた大きな寄生容量Ｃｐ３を、実質上０とすることができる。このシールド配線１２は、例えば、図４に示した画素アレイ部を囲むシールド配線１２から一部分岐した部分を用いることができる。

図７は、各信号配線の寄生容量をまとめた表図であり、シールド無し（図５）とシールド有り（図６）とで比較したものである。信号配線Ｙ１，Ｙ４については、シールド無し及びシールド有りの何れも、最下段のスイッチ素子の出力端子に接続されている為、寄生容量は実質上０である。中段のＴＧに接続された信号配線Ｙ２は、隣接する分岐配線Ｓ１との間で寄生容量Ｃｐ２を持つ。同様に、Ｙ５は隣接する分岐配線Ｓ４との間で寄生容量Ｃｐ２を持つ。これらの信号配線Ｙ２，Ｙ５と分岐配線Ｓ１，Ｓ４との間にはシールド配線が介在していない為、図５及び図６の例何れも寄生容量の値はＣｐ２となっている。上段のスイッチ素子の出力端子に接続された信号配線Ｙ３は、シールド無しの場合、隣接する分岐配線Ｓ２との間で寄生容量Ｃｐ１を構成し、更に、反対側で隣接する分岐配線Ｓ４との間で寄生容量Ｃｐ３を構成する。従って、信号配線Ｙ３の合計寄生容量は、Ｃｐ１＋Ｃｐ３である。信号配線Ｙ６についても、Ｓ５との間でＣｐ１を構成し、Ｓ１との間でＣｐ３を構成するので、合計の寄生容量はＣｐ１＋Ｃｐ３となっている。一方、シールド有りの場合、シールド配線の効果で、Ｃｐ１＋Ｃｐ３のうち、Ｃｐ３がほぼ実質的に０となる。従って、シールド有りでは、信号配線Ｙ３，Ｙ６の寄生容量は、Ｃｐ１に低減されている。以上の結果、シールド無しでは各信号配線における寄生容量の最大差はＣｐ１＋Ｃｐ３となるのに対し、シールド有りでは寄生容量の最大差はＣｐ１あるいはＣｐ２である。このＣｐ１とＣｐ２はほぼ等しい。この様に、シールドを設けることで寄生容量の最大差を大幅に縮減可能であり、この結果画素アレイ部に表示される画像の均一性が著しく改善できる。

表示装置の全体構成を示すブロック図である。 図１に示した表示装置に含まれる表示パネルの構成を示す回路図である。 図１に示した表示装置の動作説明に供するタイミングチャートである。 図２に示した表示パネルに含まれる画素アレイ部の具体的な構成を示す模式図である。 スイッチ素子を複数段積みした参考例を示す回路図である。 本発明に係る表示装置の実施形態を示す回路図である。 シールド無しとシールド有りで寄生容量を比較した表図である。

１１・・・画素、１２・・・シールド配線、１００・・・ビデオ配線、ＴＧ・・・スイッチ素子、Ｙ・・・信号配線、Ｓ・・・分岐配線、Ｃｐ・・・寄生容量

Claims (2)

1. 横方向に配されたゲート配線、縦方向に配された信号配線、及び、各ゲート配線と各信号配線が交差する部分に配された各画素から成る画素アレイ部、
   各ゲート配線に接続された垂直走査回路、
   外部から供給された映像信号を取り入れる、横方向に配されたビデオ配線、
   ビデオ配線と信号配線との間に接続されたスイッチ素子の複数から成るスイッチ素子の組、並びに、
   水平走査期間で各スイッチ素子を順次オンしてビデオ配線から映像信号を信号配線に順次サンプリングし、以て、選択された行の画素に映像信号を書き込む水平走査回路、
   を備えた表示装置において、
   スイッチ素子の横方向の幅寸法は、信号配線の間隔に比べて大きく、
   スイッチ素子は、縦方向に複数、配されており、
   各スイッチ素子は、ビデオ配線から縦方向に分岐した分岐配線に接続された入力端子と、信号配線に接続された出力端子とを有し、
   更に、互いに隣接するスイッチ素子の組の間であって、分岐配線と信号配線との間にシールド配線が設けられており、
   画素は、画素電極及び対向電極を備えており、
   シールド配線は、画素アレイ部を囲むシールド配線から一部分岐した部分から成り、
   シールド配線には、対向電極に印加される対向電位が印加されることを特徴とする表示装置。
2. 水平走査回路は、スイッチ素子の組を構成する複数のスイッチ素子を同時にオンして、ビデオ配線から映像信号を対応する信号配線にサンプリングすることを特徴とする請求項１に記載の表示装置。

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