JP4494537B2

JP4494537B2 - Wiring design method for standard cell type semiconductor integrated circuit

Info

Publication number: JP4494537B2
Application number: JP30301096A
Authority: JP
Inventors: 圭一吉岡
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1996-11-14
Filing date: 1996-11-14
Publication date: 2010-06-30
Anticipated expiration: 2016-11-14
Also published as: JPH10144794A

Description

【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式の半導体集積回路の配線設計方法に関する。
【０００２】
【従来の技術】
スタンダードセル方式の半導体集積回路は、複数種類の基本的な動作をなす電子素子である論理ゲート（例えば、ＮＡＮＤ回路やインバータ回路など）を、高さが一定の矩形領域に予めレイアウトし、これをマクロセルとしてデータベース上に登録しておき、顧客の要求に合った仕様の動作を実現するのに必要となるマクロセルを電子計算機上で選び出し、自動的に配置配線計算を行って、かかるマクロセルを最適に配置して、この領域を数段に備え、相互に配線を行って設計されるようになっている。
【０００３】
図５（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成る従来のマクロセルｍｓを示している。このマクロセルｍｓは、矩形領域の上端側において水平方向にＶＤＤ線１０１を備え、下端側において水平方向にＧＮＤ線１０２を備えている。これらＶＤＤ線１０１およびＧＮＤ線１０２は、第１のメタル層を用いて成るもので、当該ＶＤＤ線１０１およびＧＮＤ線１０２となる部分を所定形状にパターニングされることで形成される。そして、ＶＤＤ線１０１とＧＮＤ線１０２との間（一定の距離Ｙが確保されている）の素子形成領域において前記の図５（ｂ）で示している各種トランジスタが構成されている。２入力ＮＡＮＤ回路における信号出力線となるのは図５（ｃ）のｏ1 で示された配線部分（ハッチングを施している）であり、この配線部分および他のハッチングを施している配線部分は、前記第１のメタル層を用いて形成されている。２入力ＮＡＮＤ回路における信号入力線となる部分は、図のｉ1 ，ｉ2 で示された部分であり、この部分はポリシリコンである。また、図の方形状黒塗り部分は、コンタクト部分１０５を示している。
【０００４】
図６は、１１個の従来のマクロセルｍｓ１〜ｍｓ１１から成るセル配置ｒｏｗ０，ｒｏｗ１を示した模式図である。各ｒｏｗは、マクロセルｍｓを横方向に並べて成り、各マクロセルｍｓのＶＤＤ線１０１が連続することでｒｏｗにおけるＶＤＤ線１１１が形成され、また、ＧＮＤ線１０２が連続することでｒｏｗにおけるＧＮＤ線１１２が形成される。
【０００５】
ｒｏｗ０とｒｏｗ１の間では、信号線１２０，１２１，１２２によって信号伝送がなされる。信号線１２０における縦方向（ＶＤＤ線１１１と直行する方向）および横方向（ＶＤＤ線１１１と平行な方向）の線部分はいずれも第２のメタル層を用いて形成され、この信号線１２０の両端は、ビアホール（第１のメタル層と第２のメタル層を接続している）１２５にてマクロセルｍｓの所定部分に接続されている。信号線１２１における縦方向の線部分は第２のメタル層を用いて形成され、横方向の線部分は第１のメタル層を用いて形成され、この信号線１２１の両端はビアホール１２５にてマクロセルｍｓの所定部分に接続され、第１，第２のメタル層同士の接続点もビアホール１２５にて互いに接続されている。また、縦方向に延びる信号線１２２は、第２のメタル層を用いて形成され、この信号線１２２の両端は、ビアホール１２５にてマクロセルｍｓの所定部分に接続されている。
【０００６】
このようなスタンダードセル方式の半導体集積回路に関する従来技術として、特開平２−２８５６５６号公報のスタンダードセル方式の半導体集積回路、特開平２−１２９６４号公報の半導体集積回路、特開平２−１６５６５２号公報の半導体集積回路装置、および特開昭６４−３７０３４号公報のスタンダードセルが知られている。
【０００７】
【発明が解決しようとする課題】
上述したごとく、従来のスタンダードセル方式を用いた半導体集積回路においては、配置配線ソフトウェアによるマクロセルｍｓを横方向に並べてｒｏｗを形成するレイアウトにおいて、連続した電源ラインおよび接地ライン（ＶＤＤ線１１１、ＧＮＤ線１１２）が得られるようにするために、マクロセルｍｓの上下両縁に電源ラインとなる配線領域および接地ラインとなる配線領域（ＶＤＤ線１０１、ＧＮＤ線１０２）を、各種のマクロセルｍｓにおいて共通の寸法で形成しなければならないという制約が生じていた。
【０００８】
このように、各種のマクロセルｍｓにおいて、上下両縁に電源ラインとなる配線領域および接地ラインとなる配線領域を共通寸法で形成するという制約を受けると、マクロセルｍｓの設計の自由度が小さくなり、半導体集積回路の集積度向上が阻害されるという欠点がある。また、第１のメタル層は電源線以外の信号配線にできるだけ多く用いることができれば有利なのであるが、従来は、上述した上下両縁に電源ラインとなる配線領域および接地ラインとなる配線領域を第１のメタル層で形成するため、この第１のメタル層を電源ライン以外の信号線として多く用いたいという要求に答えることができなかった。
【０００９】
なお、特開平２−９１４９号公報には、共通の寸法を持たないマクロセルｍｓを用いることが開示されているが、この技術では既存の配置配線ソフトウェアを用いることができないという欠点がある。
【００１０】
また、特開平７−１６９８４２号公報には、多層配線構造（３層構造や４層構造、或いはそれ以上の多層構造がある）の半導体集積回路の設計において、各層のメタル配線のピッチ等について考察した技術が開示されている。この技術においても、上記従来のマクロセルｍｓを用いると考えられるが、いずれかの層に配置される幹線となる電源用メタル配線と、コンタクトレベルである第１のメタル層（ＶＤＤ線１１１、ＧＮＤ線１１２）との接続を図るためには、第１のメタル層から第２のメタル層、第２のメタル層から第３のメタル層、という具合に、各層のメタル配線間をビアホールで接続する必要がある。そして、各層においてビアホール数が増えると、その層において信号線に配線制限を受けることになる。従って、上層ほど配線の自由度が低くなり、また、プロセス上、上層ほど配線幅やピッチが大きく設定される場合があるため、上層のメタル層ほど幹線となる電源用メタル配線として使用されがちとなるが、幹線となる電源用メタル配線が上層になればなるほど、前述のごとく各層におけるビアホールが増えてしまうから、信号線の配線制限が増大するという悪循環が生じる。その一方、下層側に基幹たる電源線や接地線を確保しようとしたのでは、かかる電源線や接地線を太幅にすることが困難である。
【００１１】
また、このように、第１のメタル層を電源線や接地線として用いるために、信号配線が十分に行えず、第２，第３といった上層のメタル層で多くの配線をしなければならない結果、信号配線のためのビアホールが増加し、上層ほど配線制限が増え、例えば最上層の基幹となる電源線や接地線と前記第１のメタル層の電源線や接地線との接続を確保するためのビアホールの設置箇所にも制限を受けることになり、一群のマクロセルに対して電源用のビアホールを１箇所しか確保できないようなことが生じ、このような場合には、各マクロセルに対して十分な電流を与えることができないといった問題も招来する。
【００１２】
この発明は、上記の事情に鑑み、設計の自由度が高く、高集積化が図れるとともに、既存の配置配線ソフトウェアを利用してスタンダードセルの設計が行え、各マクロセルの電流容量の増大にも柔軟に対応できるスタンダードセル方式の半導体集積回路の配線設計方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明は、任意のマクロセルの組み合わせで構成されたスタンダードセル方式の半導体集積回路の配線設計方法において、前記マクロセルは、半導体により構成される電子素子の電源ノード部分または接地ノード部分となるノード部分を有し、前記ノード部分はセル自体では電源メタルまたは接地メタルに配線されておらずメタル層との接続を担うビアホールとなる部分を一つ以上備えるとともに、前記ノード部分は互いに配線されずにオープンとし、更に、前記ノード部分は、配置配線で電源メタルまたは接地メタルとなる上層のメタル層に達することになるグローバルノード部分と、配置配線で前記上層のメタル層より下層のメタル層に達することになるローカルノード部分とが混在するようにして設けておき、前記配置配線では、前記ローカルノード部分を前記下層のメタル層に前記ビアホールを介して接続するとともに、前記下層のメタル層をグローバルノード部分または他のローカルノード部分に接続し、前記グローバルノード部分を、それよりも上層に配置された前記下層のメタル層及び更に上層に配置された前記上層のメタル層にビアホールを介して接続することにより、前記電源メタルまたは前記接地メタルとなる上層のメタル層への接続を、ローカルノード部分では少なくともグローバルノード部分を介して行うことを特徴とする。
【００１４】
上記の構成であれば、従来のマクロセルがそれ自体で備えていた第１のメタル層からなる電源線並びに接地線は不要となる。従って、電源線を規定位置に配するといった制約は受けないことになり、設計の自由度が増す。また、電源線が不要になった分、その部分に信号配線を配することが可能となり、集積度が向上する。また、電源ノード部分の個数や接続形態を情報化し、当該情報を配置配線ソフトウェアにおいて通常のマクロセルの入出力端子間の接続情報と同様に追加すればよいから、既存の配置配線ソフトウェアを容易に利用できる。また、基本的には各マクロセルが基幹電源線となる上層のメタル層から直接的に電力の供給を受けることになり、且つ、各マクロセルのノード部分の個数に制限がなく、適宜変更が可能であるから、マクロセルの電流容量の増大に対しても柔軟に対応することができる。更に、基幹電源線となるメタル層を上層側に配することで太幅等の利点を享受する一方、基幹電源線となるメタル層を上層側に配することでビアホールが増えたとしても、第１のメタル層で多くの信号配線を賄うことができるから、第２，第３層といった上層のメタル層での信号配線は複雑でなく、この信号配線が上記ビアホールで制限されることも少ない。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。
【００１６】
図１（ａ）は、４入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルＭＳを示している。マクロセルＭＳは、略矩形状の素子形成領域に、図１（ｂ）の各種トランジスタを構成して成るものである。
【００１７】
図１（ｃ）の“Ａ”は、グローバルなノード部分を示しており、グローバルなＶＤＤノードにはＶＤＤＧの符号を付記し、グローバルなＧＮＤノードにはＧＮＤＧの符号を付記している。ここで、グローバルとは、例えば第４メタル層をスタンダードセルにおける配置配線で基幹たるＶＤＤ線およびＧＮＤ線とする場合に、当該第４メタル層に接続されることになる部分と定義される。このグローバルなＶＤＤノード（ＶＤＤＧ）およびグローバルなＧＮＤノード（ＧＮＤＧ）には、第３ビアホール（第３メタル層と第４メタル層を接続）ＶＩＡ３、第２ビアホール（第２メタル層と第３メタル層を接続）ＶＩＡ２、及び第１ビアホール（第１メタル層と第２メタル層を接続）ＶＩＡ１が重ねて形成される。
【００１８】
また、図の“Ｂ”はローカルなノード部分を示しており、ローカルな第１のＶＤＤノードにはＶＤＤＬ１の符号を付記し、ローカルな第２のＶＤＤノードにはＶＤＤＬ２の符号を付記している。ここで、ローカルとは、前記第４メタル層に直接に接続されるのではなく、前記グローバルなＶＤＤノード（ＶＤＤＧ）を介して第４メタル層に接続されるものであると定義される。ローカルなＶＤＤノード（ＶＤＤＬ１）には、第２ビアホールＶＩＡ２、及び第１ビアホールＶＩＡ１が重ねて形成され、ローカルなＶＤＤノード（ＶＤＤＬ２）には、第１ビアホールＶＩＡ１が形成される。また、図の方形状黒塗り部分Ｆ…は、コンタクト部分（フィールドと第１メタル層を接続）を示している。
【００１９】
４入力ＮＡＮＤ回路における信号出力線となるのは図１（ｃ）のＯ1 で示された部分（ハッチングを施している）であり、この部分および他のハッチングを施している部分は、第１のメタル層１を用いて形成されている。４入力ＮＡＮＤ回路における信号入力線となる部分は、図のＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 で示された部分であり、この部分はポリシリコン層Ｐ…にて形成される。
【００２０】
図２（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルＭＳを示している。マクロセルＭＳは、略矩形状の素子形成領域に、図２（ｂ）の各種トランジスタを構成して成るものである。図１（ｃ）の“Ａ”は、グローバルなノード部分を示しており、グローバルなＶＤＤノードにはＶＤＤＧの符号を付記し、グローバルなＧＮＤノードにはＧＮＤＧの符号を付記している。このグローバルなＶＤＤノード（ＶＤＤＧ）およびグローバルなＧＮＤノード（ＧＮＤＧ）には、第３ビアホールＶＩＡ３、第２ビアホールＶＩＡ２、及び第１ビアホールＶＩＡ１が重ねて形成される。
【００２１】
また、図の“Ｂ”はローカルなノード部分を示しており、ローカルなＶＤＤノードにはＶＤＤＬ１の符号を付記し、ローカルなＧＮＤノードにはＧＮＤＬ１の符号を付記している。ローカルなＶＤＤノード（ＶＤＤＬ１）には、第２ビアホールＶＩＡ２、及び第１ビアホールＶＩＡ１が重ねて形成され、ローカルなＧＮＤノード（ＧＮＤＬ１）には、第１ビアホールＶＩＡ１が形成される。また、図の方形状黒塗り部分Ｆ…は、コンタクト部分（フィールドと第１メタル層を接続）を示している。
【００２２】
このように、この発明に用いられるマクロセルＭＳは、半導体により構成される論理ゲートの電源ノード部分はセル自体ではメタル配線されておらずにメタル配線との接続を担うビアホールとなる部分を有している。そして、前記電源ノード部分を複数備える場合にはそれらは互いに配線されずにオープンになっている。即ち、従来のマクロセルｍｓがそれ自体で備えていた第１のメタル層からなる電源線や接地線は備えない構造を実現している。
【００２３】
図３は、前述したこの発明のマクロセルＭＳから成るスタンダードセルの一部をなすＲＯＷ０，ＲＯＷ１を示すとともに、各ＲＯＷ０，ＲＯＷ１間の配線構造を示している。ただし、第１メタル層およびそれ以下の層（フィールド、ポリシリコン、コンタクト等）は示していない。ＲＯＷ０の上側縁部分を覆うように横方向に長く第４メタル層４からなる第１のグローバルライン（グローバル電源ラインＶＤＤ５）が形成され、ＲＯＷ０の下側縁部分とＲＯＷ１の上側縁部分を跨いで横方向に長く第４メタル層４からなる第２のグローバルライン（グローバル接地ラインＧＮＤ６）が形成され、ＲＯＷ１の下側縁部分を覆うように横方向に長く第４メタル層４からなる第３のグローバルライン（グローバル電源ラインＶＤＤ７）が形成されている。
【００２４】
図の“Ａ”で示されている部分は、グローバルなノード部分（ＶＤＤＧ，ＧＮＤＧ）を示しており、このグローバルなノード部分Ａは、前記のグローバルラインＶＤＤ５，ＧＮＤ６，ＶＤＤ７に対応するように形成されている。また、図の“Ｂ”で示されている部分は、ローカルなノード部分（ＶＤＤＬ，ＧＮＤＬ）を示している。そして、右から左へ引かれた斜め線のハッチング部分は、第３メタル層３を示しており、左から右へ引かれた斜め線のハッチング部分は、第２メタル層２を示している。また、図の“＋”で示された部分は、入出力ノード（Ｉ／Ｏ端子）を示している。
【００２５】
そして、第４メタル層から成る前記のグローバル電源ラインＶＤＤ５，ＶＤＤ７、及びグローバル接地ラインＧＮＤ６と、前記のグローバルなノード部分Ａ（ＶＤＤＧ，ＧＮＤＧ）とが接続されている。そして、ローカルなノード部分Ｂは、種々の接続形態でグローバルなノード部分Ａに接続されている。例えば、図のＱ矢示部に示すごとく、ローカルノードＢが第３メタル層３を介して自身のマクロセルのグローバルノードＡに接続されたり、図のＲ矢示部に示すごとく、異なるＲＯＷ０，ＲＯＷ１間において、ローカルノードＢが他のＲＯＷにおけるマクロセルのグローバルノードＡに接続されたり、図のＳ矢示部に示すごとく、異なるＲＯＷ０，ＲＯＷ１間において、ローカルノードＢが他のＲＯＷにおけるマクロセルのローカルノードＢを介し、更にその隣のマクロセルのグローバルノードＡに接続されている。
【００２６】
図４は、上述したＲＯＷから成る半導体装置のネットリストの一部分を例示した説明図である。配置配線のためのソフトウェア上で前述したマクロセルＭＳを使用する場合には、マクロセルＭＳ単位で予め定められた数のローカルノード（ＶＤＤＬ、ＧＮＤＬ）とグローバルノード（ＶＤＤＧ、ＧＮＤＧ）を接続する情報（図のαで示された部分）を把握しておく。例えば、Ｘ１（２入力ＮＡＮＤ）は、一つのローカルノードＶＤＤＬ１だけを持ち、Ｘ２（インバーター）は、ローカルノードを持たず、Ｘ３（２入力ＮＯＲ）は二つのローカルノードＶＤＤＬ１，ＶＤＤＬ２と一つのローカルノードＧＮＤＬ１を持つという情報を用意する。そして、回路図から配置配線用ネットリストを生成する際に、上記の情報を、通常のマクロセルＭＳ間の入出力端子間の接続情報（図のβで示された部分）と同様に追加すればよい。
【００２７】
以上説明したように、この発明であれば、従来のマクロセルがそれ自体で備えていた第１のメタル層からなる電源線や接地線は不要となる。従って、電源線や接地線を規定位置に配するといった制約は受けないことになり、マクロセルの高さを適宜変更できる等、設計の自由度が増す。また、電源線や接地線が不要になった分、その部分に信号配線を配することが可能となり、集積度が向上するとともに、ドレインコンタクトをフィールド内に配置するときの制限（図５の従来マクロセルでは、ドレインコンタクトがＶＤＤ線１０１に触れないように数を少なくしている）も無くなり、トランジスタの性能の向上も図れる。また、電源ノード部分や接地ノード部分の個数や接続形態を情報化し、当該情報を配置配線ソフトウェアにおいて通常のマクロセルの入出力端子間の接続情報と同様に追加すればよいから、既存の配置配線ソフトウェアを容易に利用できる。また、基本的には各マクロセルＭＳが基幹電源線となる上層のメタル層（この実施の形態では第４のメタル層）から直接的に電力の供給を受けることになり、且つ、各マクロセルＭＳのノード部分の個数に制限がなく、適宜変更が可能であるから、マクロセルＭＳの電流容量の増大に対しても柔軟に対応することができる。更に、基幹電源線となるメタル層を上層側に配することで太幅等の利点を享受する一方、基幹電源線となるメタル層を上層側に配することでビアホールが増えたとしても、第１のメタル層で多くの信号配線を賄うことができるから、第２，第３層といった上層のメタル層での信号配線は複雑でなく、この信号配線が上記ビアホールで制限されることも少ない。
【００２８】
なお、この実施の形態では、第４のメタル層に基幹となる電源線や接地線を配したが、これに限られるものではない。また、マクロセルとして４入力ＮＡＮＤゲートマクロセルと２入力ＮＯＲマクロセルを示したが、これ以外のマクロセルにおいてもこの発明を適用できることは勿論である。
【００２９】
【発明の効果】
以上説明したように、この発明によれば、従来のマクロセルがそれ自体で備えていた第１のメタル層からなる電源線は不要となるので、設計の自由度、集積度、及びトランジスタ性能が向上するとともに、既存の配置配線ソフトウェアの利用が可能であり、マクロセルの電流容量の増大に対しても柔軟に対応できる等の優れた諸効果を奏する。
【図面の簡単な説明】
【図１】同図（ａ）は４入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルを示した説明図である。
【図２】同図（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成るこの発明の実施の形態のマクロセルを示した説明図である。
【図３】この発明のスタンダードセル方式の半導体集積回路におけるスタンダードセルの一部をなすＲＯＷを示した説明図である。
【図４】この発明のスタンダードセル方式の半導体集積回路のネットリストの一部分を例示した説明図である。
【図５】同図（ａ）は、２入力ＮＡＮＤ回路のシンボルを示し、同図（ｂ）はその具体的素子回路構成を示し、同図（ｃ）は上記具体的素子回路構成をレイアウトして成る従来のマクロセルを示した説明図である。
【図６】従来のマクロセルから成るスタンダードセル方式の半導体集積回路における二組のｒｏｗを示した模式図である。
【符号の説明】
１第１のメタル層
２第２のメタル層
３第３のメタル層
４第４のメタル層
ＶＤＤＧグローバルなＶＤＤノード
ＧＮＤＧグローバルなＧＮＤノード
ＶＤＤＬローカルなＶＤＤノード
ＧＮＤＬローカルなＧＮＤノード
ＶＩＡビアホール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a wiring design method for a standard cell type semiconductor integrated circuit.
[0002]
[Prior art]
In a standard cell type semiconductor integrated circuit, logic gates (for example, NAND circuits, inverter circuits, etc.), which are electronic elements that perform a plurality of types of basic operations, are laid out in advance in a rectangular area having a constant height. The macro cell is registered in the database as a macro cell, and the macro cell necessary for realizing the operation of the specification that meets the customer's request is selected on the electronic computer, and the placement and routing calculation is automatically performed to optimize the macro cell. Arrangement is made so that this region is provided in several stages and wiring is performed mutually.
[0003]
FIG. 5A shows a symbol of a 2-input NAND circuit, FIG. 5B shows a specific element circuit configuration thereof, and FIG. 5C shows a conventional layout obtained by laying out the specific element circuit configuration. Macro cell ms is shown. The macro cell ms includes a VDD line 101 in the horizontal direction on the upper end side of the rectangular area, and a GND line 102 in the horizontal direction on the lower end side. The VDD line 101 and the GND line 102 are formed by using a first metal layer, and are formed by patterning portions to be the VDD line 101 and the GND line 102 into a predetermined shape. The various transistors shown in FIG. 5B are configured in the element formation region between the VDD line 101 and the GND line 102 (a certain distance Y is ensured). A signal output line in the 2-input NAND circuit is a wiring portion (hatched) indicated by o1 in FIG. 5C, and this wiring portion and other wiring portions subjected to hatching are: It is formed using the first metal layer. The portions that become signal input lines in the 2-input NAND circuit are portions indicated by i1 and i2 in the figure, and this portion is polysilicon. Further, a rectangular black portion in the figure shows the contact portion 105.
[0004]
FIG. 6 is a schematic diagram showing cell arrangements row0 and row1 composed of 11 conventional macrocells ms1 to ms11. Each row is formed by arranging macrocells ms in the horizontal direction. A VDD line 111 in the row is formed by continuing the VDD line 101 of each macrocell ms, and a GND line 112 in the row is formed by continuing the GND line 102. It is formed.
[0005]
Between row 0 and row 1, signal transmission is performed by the signal lines 120, 121, and 122. Line portions of the signal line 120 in the vertical direction (direction perpendicular to the VDD line 111) and the horizontal direction (direction parallel to the VDD line 111) are both formed using the second metal layer. Are connected to a predetermined portion of the macro cell ms by a via hole (connecting the first metal layer and the second metal layer) 125. The vertical line portion of the signal line 121 is formed using the second metal layer, and the horizontal line portion is formed using the first metal layer. Both ends of the signal line 121 are macrocells via via holes 125. A connection point between the first and second metal layers is also connected to each other through a via hole 125. Further, the signal line 122 extending in the vertical direction is formed by using the second metal layer, and both ends of the signal line 122 are connected to a predetermined portion of the macro cell ms by a via hole 125.
[0006]
As conventional techniques relating to such a standard cell type semiconductor integrated circuit, a standard cell type semiconductor integrated circuit disclosed in JP-A-2-285656, a semiconductor integrated circuit disclosed in JP-A-2-12964, and JP-A-2-165552. A semiconductor integrated circuit device and a standard cell disclosed in Japanese Patent Application Laid-Open No. 64-37034 are known.
[0007]
[Problems to be solved by the invention]
As described above, in the semiconductor integrated circuit using the conventional standard cell system, in the layout in which the macro cells ms by the placement and routing software are arranged in the horizontal direction to form the row, the continuous power supply line and ground line (VDD line 111, GND line) 112), a wiring region serving as a power supply line and a wiring region serving as a ground line (VDD line 101, GND line 102) are provided on both upper and lower edges of the macro cell ms, with dimensions common to various macro cells ms. There was a restriction that it had to be formed.
[0008]
As described above, in various macrocells ms, if the upper and lower edges are constrained to form a wiring region that becomes a power line and a wiring region that becomes a ground line with common dimensions, the degree of freedom in designing the macrocell ms is reduced. There is a drawback in that the degree of integration of the semiconductor integrated circuit is hindered. In addition, it is advantageous if the first metal layer can be used as much as possible for signal wiring other than the power supply line. Conventionally, however, the above-described upper and lower edges of the wiring region serving as the power supply line and the wiring region serving as the ground line are the first. Since the first metal layer is formed, the first metal layer cannot be used as a signal line other than the power supply line.
[0009]
Japanese Patent Application Laid-Open No. 2-9149 discloses the use of the macro cell ms that does not have a common dimension, but this technique has a drawback that existing placement and routing software cannot be used.
[0010]
Japanese Patent Application Laid-Open No. 7-169842 considers the pitch of metal wiring in each layer in the design of a semiconductor integrated circuit having a multi-layer wiring structure (having a three-layer structure, a four-layer structure, or more). Have been disclosed. In this technique, it is considered that the conventional macro cell ms is used. However, the power supply metal wiring serving as a trunk line arranged in any one of the layers and the first metal layer (VDD line 111, GND line) at the contact level are used. 112), it is necessary to connect the metal wirings of each layer with via holes, such as from the first metal layer to the second metal layer, from the second metal layer to the third metal layer, and so on. There is. When the number of via holes in each layer increases, the signal line is subject to wiring restrictions in that layer. Therefore, the upper layer has a lower degree of freedom in wiring, and the upper layer may be set to have a larger wiring width or pitch in the process, so the upper metal layer tends to be used as a power supply metal wiring that becomes a trunk line. However, as the power supply metal wiring serving as the main line becomes an upper layer, the number of via holes in each layer increases as described above, resulting in a vicious circle in which signal line wiring restrictions increase. On the other hand, if an attempt is made to secure a main power line or ground line on the lower layer side, it is difficult to make the power line or ground line thick.
[0011]
Further, as described above, since the first metal layer is used as the power supply line or the ground line, the signal wiring cannot be sufficiently performed, and many wirings must be formed in the second and third upper metal layers. The number of via holes for signal wiring increases, and the upper layer has more wiring restrictions. For example, in order to ensure the connection between the power line and ground line as the uppermost layer and the power line and ground line of the first metal layer The location of the via hole is also limited, and only one power supply via hole can be secured for a group of macro cells. In such a case, sufficient for each macro cell. The problem of not being able to give current will also be introduced.
[0012]
In view of the above circumstances, the present invention has a high degree of freedom in design, can be highly integrated, can design standard cells using existing placement and routing software, and can flexibly increase the current capacity of each macro cell. An object of the present invention is to provide a wiring design method of a standard cell type semiconductor integrated circuit that can cope with the above.
[0013]
[Means for Solving the Problems]
The present invention relates to a wiring design method of a standard cell type semiconductor integrated circuit configured by a combination of arbitrary macrocells, wherein the macrocell has a node portion which becomes a power node portion or a ground node portion of an electronic element composed of a semiconductor. has the node portions with provided with one or more of the parts to be via-holes responsible for connection between the metal layer not wired to the power metal or ground metal in the cell itself, the node portion is open without being wired together further, it said node portion, a global node portion will reach the upper metal layer serving as a power metal or earth metal in place and route, will be in place and route reaching the underlying metal layer from the metal layer of the upper layer It may be provided so as to the local node portion are mixed, in the placement and routing, before Together are connected via the via hole local node portion in the metal layer of the lower layer, and connects the metal layer of the lower layer to the global node portion, or other local nodes moiety, the global node portion, disposed in an upper layer than it By connecting via a via hole to the lower metal layer and the upper metal layer disposed in the upper layer, the connection to the upper metal layer serving as the power supply metal or the ground metal can In this case, the process is performed through at least the global node portion .
[0014]
With the above configuration, the power line and the ground line made of the first metal layer included in the conventional macro cell itself are not necessary. Therefore, there is no restriction that the power supply line is arranged at the specified position, and the degree of freedom in design increases. In addition, since the power supply line becomes unnecessary, signal wiring can be arranged in that portion, and the degree of integration is improved. In addition, since the number of power supply node parts and the connection form are converted into information, and the information can be added in the same way as the connection information between the input / output terminals of a normal macro cell in the placement and routing software, the existing placement and routing software can be easily used. it can. Basically, each macro cell is directly supplied with power from the upper metal layer serving as the main power line, and the number of node portions of each macro cell is not limited and can be changed as appropriate. Therefore, it is possible to flexibly cope with an increase in current capacity of the macro cell. Furthermore, while the metal layer serving as the main power supply line is arranged on the upper layer side, the advantages such as the wide width can be enjoyed. On the other hand, even if the metal layer serving as the main power supply line is arranged on the upper layer side, Since many signal wirings can be covered by one metal layer, the signal wirings in the upper metal layers such as the second and third layers are not complicated, and the signal wirings are rarely limited by the via holes.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0016]
1A shows a symbol of a 4-input NAND circuit, FIG. 1B shows a specific element circuit configuration thereof, and FIG. 1C shows the present invention formed by laying out the above specific element circuit configuration. The macrocell MS of the embodiment is shown. The macro cell MS is configured by forming the various transistors shown in FIG. 1B in a substantially rectangular element forming region.
[0017]
“A” in FIG. 1C indicates a global node portion. A global VDD node is denoted by a VDDG symbol, and a global GND node is denoted by a GNDG symbol. Here, the global is defined as a portion to be connected to the fourth metal layer when, for example, the fourth metal layer is a VDD line and a GND line which are the main lines of the arrangement and wiring in the standard cell. The global VDD node (VDDG) and the global GND node (GNDG) include a third via hole (connecting the third metal layer and the fourth metal layer) VIA3, a second via hole (second metal layer and third metal layer). VIA2 and the first via hole (connecting the first metal layer and the second metal layer) VIA1 are formed to overlap each other.
[0018]
In addition, “B” in the drawing indicates a local node portion, and the local first VDD node is denoted by the symbol VDDL1, and the local second VDD node is denoted by the symbol VDDL2. . Here, the local is defined not to be directly connected to the fourth metal layer but to be connected to the fourth metal layer via the global VDD node (VDDG). The second via hole VIA2 and the first via hole VIA1 are formed to overlap with the local VDD node (VDDL1), and the first via hole VIA1 is formed to the local VDD node (VDDL2). Further, a rectangular black painted portion F ... in the figure indicates a contact portion (connecting the field and the first metal layer).
[0019]
The signal output line in the 4-input NAND circuit is a portion indicated by O1 in FIG. 1C (hatched), and this portion and the other hatched portions are the first It is formed using the metal layer 1. The portions to be signal input lines in the 4-input NAND circuit are portions indicated by I1, I2, I3, and I4 in the figure, and this portion is formed by the polysilicon layer P.
[0020]
2A shows a symbol of a 2-input NAND circuit, FIG. 2B shows a specific element circuit configuration thereof, and FIG. 2C shows the present invention formed by laying out the specific element circuit configuration. The macrocell MS of the embodiment is shown. The macro cell MS is configured by forming the various transistors shown in FIG. 2B in a substantially rectangular element forming region. “A” in FIG. 1C indicates a global node portion. A global VDD node is denoted by a VDDG symbol, and a global GND node is denoted by a GNDG symbol. In the global VDD node (VDDG) and the global GND node (GNDG), the third via hole VIA3, the second via hole VIA2, and the first via hole VIA1 are formed to overlap each other.
[0021]
In addition, “B” in the drawing indicates a local node portion, and a local VDD node is denoted by a reference symbol VDDL1, and a local GND node is denoted by a reference symbol GNDL1. A second via hole VIA2 and a first via hole VIA1 are formed to overlap with the local VDD node (VDDL1), and a first via hole VIA1 is formed to the local GND node (GNDL1). Further, a rectangular black painted portion F ... in the figure indicates a contact portion (connecting the field and the first metal layer).
[0022]
Thus, the macro cell MS used in the inventions, the power node portion of the logic gates constructed by a semiconductor having a portion serving as a via hole responsible for connection between the metal wiring not being metal wires in the cell itself ing. When a plurality of the power supply node portions are provided, they are open without being wired to each other. That is, a structure is realized that does not include the power supply line and the ground line made of the first metal layer that the conventional macro cell ms itself has.
[0023]
FIG. 3 shows ROW0 and ROW1 which form part of the standard cell comprising the macro cell MS of the present invention described above, and also shows the wiring structure between the ROW0 and ROW1. However, the first metal layer and lower layers (field, polysilicon, contact, etc.) are not shown. A first global line (global power supply line VDD5) made of the fourth metal layer 4 is formed in the lateral direction so as to cover the upper edge portion of ROW0, and straddles the lower edge portion of ROW0 and the upper edge portion of ROW1. A second global line (global ground line GND6) that is long in the horizontal direction and made of the fourth metal layer 4 is formed, and a third global line that is made of the fourth metal layer 4 is long in the horizontal direction so as to cover the lower edge portion of ROW1. A global line (global power supply line VDD7) is formed.
[0024]
A portion indicated by “A” in the figure indicates a global node portion (VDDG, GNDG), and this global node portion A is formed so as to correspond to the global lines VDD5, GND6, VDD7. Has been. In addition, a part indicated by “B” in the figure indicates local node parts (VDDL, GNDL). The hatched portion of the diagonal line drawn from right to left indicates the third metal layer 3, and the hatched portion of the diagonal line drawn from left to right indicates the second metal layer 2. In addition, a portion indicated by “+” in the figure indicates an input / output node (I / O terminal).
[0025]
The global power supply lines VDD5 and VDD7 and the global ground line GND6 made of the fourth metal layer are connected to the global node portion A (VDDG, GNDG). The local node portion B is connected to the global node portion A in various connection forms. For example, the local node B is connected to the global node A of its own macro cell via the third metal layer 3 as shown in the Q arrow part of the figure, or different ROW0 and ROW1 as shown in the R arrow part of the figure. The local node B is connected to the global node A of the macro cell in the other ROW, or the local node B is connected to the local node of the macro cell in the other ROW between the different ROW 0 and ROW 1 as indicated by the arrow S in the figure. It is further connected via B to the global node A of the macro cell next to it.
[0026]
FIG. 4 is an explanatory view illustrating a part of a net list of the semiconductor device composed of the ROW described above. When the above-described macro cell MS is used on the placement and routing software, information for connecting a predetermined number of local nodes (VDDL, GNDL) and global nodes (VDDG, GNDG) in units of the macro cell MS (see FIG. The part indicated by α). For example, X1 (2-input NAND) has only one local node VDDL1, X2 (inverter) does not have a local node, and X3 (2-input NOR) has two local nodes VDDL1, VDDL2 and one local node. Prepare information that has GNDL1. Then, when generating the placement and routing netlist from the circuit diagram, the above information is added in the same manner as the connection information between the input / output terminals between the normal macrocells MS (portion indicated by β in the figure). Good.
[0027]
As described above, if the originating bright, the conventional macrocells first power supply line and a ground line composed of a metal layer which had in itself becomes unnecessary. Accordingly, there is no restriction that the power supply line and the ground line are arranged at the specified positions, and the degree of freedom in design increases, for example, the height of the macro cell can be changed as appropriate. Further, since the power supply line and the ground line become unnecessary, it becomes possible to arrange the signal wiring in the portion, and the degree of integration is improved and the limitation when the drain contact is arranged in the field (conventional in FIG. 5) In the macro cell, the number of drain contacts is reduced so as not to touch the VDD line 101), and the performance of the transistor can be improved. In addition, since the number and connection form of the power supply node part and the ground node part are converted into information, and the information can be added in the same way as the connection information between the input / output terminals of the normal macrocell in the placement and routing software, the existing placement and routing software Can be used easily. Basically, each macro cell MS is directly supplied with power from the upper metal layer (in this embodiment, the fourth metal layer) serving as the main power supply line, and each macro cell MS Since the number of node portions is not limited and can be appropriately changed, it is possible to flexibly cope with an increase in the current capacity of the macro cell MS. Furthermore, while the metal layer serving as the main power supply line is arranged on the upper layer side, the advantages such as the wide width can be enjoyed. On the other hand, even if the metal layer serving as the main power supply line is arranged on the upper layer side, Since many signal wirings can be covered by one metal layer, the signal wirings in the upper metal layers such as the second and third layers are not complicated, and the signal wirings are rarely limited by the via holes.
[0028]
In this embodiment, the main power line and the ground line are arranged on the fourth metal layer, but the present invention is not limited to this. Although the 4-input NAND gate macro cell and the 2-input NOR macro cell are shown as the macro cell, the present invention can of course be applied to other macro cells.
[0029]
【The invention's effect】
As described above, according to the present invention, the power supply line made of the first metal layer provided in the conventional macro cell itself becomes unnecessary, so that the degree of freedom in design, the degree of integration, and the transistor performance are improved. In addition, the existing placement and routing software can be used, and excellent effects such as flexible response to an increase in current capacity of the macro cell can be obtained.
[Brief description of the drawings]
FIG. 1A shows a symbol of a 4-input NAND circuit, FIG. 1B shows a specific element circuit configuration, and FIG. 1C lays out the specific element circuit configuration. It is explanatory drawing which showed the macrocell of embodiment of this invention which consists.
FIG. 2A shows a symbol of a 2-input NAND circuit, FIG. 2B shows a specific element circuit configuration thereof, and FIG. 2C lays out the specific element circuit configuration. It is explanatory drawing which showed the macrocell of embodiment of this invention comprised.
FIG. 3 is an explanatory diagram showing a ROW that forms part of a standard cell in a standard cell type semiconductor integrated circuit according to the present invention;
FIG. 4 is an explanatory view illustrating a part of a net list of a standard cell type semiconductor integrated circuit according to the present invention;
5A shows a symbol of a 2-input NAND circuit, FIG. 5B shows a specific element circuit configuration thereof, and FIG. 5C lays out the specific element circuit configuration. It is explanatory drawing which showed the conventional macrocell comprised.
FIGS. 6A and 6B are schematic diagrams showing two sets of rows in a standard cell type semiconductor integrated circuit including conventional macro cells. FIGS.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 1st metal layer 2 2nd metal layer 3 3rd metal layer 4 4th metal layer VDDG Global VDD node GNDG Global GND node VDDL Local VDD node GNDL Local GND node VIA Via hole

Claims

In a wiring design method of a standard cell type semiconductor integrated circuit configured by a combination of arbitrary macro cells,
The macro cell has a node portion which becomes a power node portion or a ground node portion of an electronic element constituted by a semiconductor, and the node portion is not wired to a power source metal or a ground metal in the cell itself and is connected to a metal layer. together comprising one or more portions of the via hole responsible for the node portion is open without being wired together,
Furthermore, the node portion would place and route reaching power and global node portion will reach the upper metal layer made of a metal or the ground metal, the underlying metal layer from the upper layer of the metal layer in the placement and routing local It is provided so that the node part is mixed,
In the placement and routing, the local node portion is connected to the lower metal layer through the via hole, and the lower metal layer is connected to a global node portion or another local node portion,
The global node portion is connected to the lower metal layer disposed in the upper layer and the upper metal layer disposed in the upper layer through via holes, thereby becoming the power supply metal or the ground metal. A wiring design method for a standard cell semiconductor integrated circuit , wherein the connection to the upper metal layer is performed at least through the global node portion in the local node portion .