JP4485932B2 - Flash memory device and programming and erasing method using the same - Google Patents
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- 238000000034 method Methods 0.000 title claims description 70
- 238000007667 floating Methods 0.000 claims description 409
- 239000000758 substrate Substances 0.000 claims description 102
- 239000004065 semiconductor Substances 0.000 claims description 93
- 239000000463 material Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 39
- 150000002500 ions Chemical class 0.000 claims description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 239000002784 hot electron Substances 0.000 claims description 11
- 229910017115 AlSb Inorganic materials 0.000 claims description 4
- 229910004613 CdTe Inorganic materials 0.000 claims description 4
- 229910005540 GaP Inorganic materials 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 4
- 229910007709 ZnTe Inorganic materials 0.000 claims description 4
- UHYPYGJEEGLRJD-UHFFFAOYSA-N cadmium(2+);selenium(2-) Chemical compound [Se-2].[Cd+2] UHYPYGJEEGLRJD-UHFFFAOYSA-N 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 4
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 claims description 4
- 230000005641 tunneling Effects 0.000 claims description 4
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- -1 BaZrO2 Inorganic materials 0.000 claims 9
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims 3
- QVQLCTNNEUAWMS-UHFFFAOYSA-N barium oxide Inorganic materials [Ba]=O QVQLCTNNEUAWMS-UHFFFAOYSA-N 0.000 claims 3
- 229910002113 barium titanate Inorganic materials 0.000 claims 3
- ODINCKMPIJJUCX-UHFFFAOYSA-N calcium oxide Inorganic materials [Ca]=O ODINCKMPIJJUCX-UHFFFAOYSA-N 0.000 claims 3
- 229910000421 cerium(III) oxide Inorganic materials 0.000 claims 3
- 229910052593 corundum Inorganic materials 0.000 claims 3
- NLQFUUYNQFMIJW-UHFFFAOYSA-N dysprosium(III) oxide Inorganic materials O=[Dy]O[Dy]=O NLQFUUYNQFMIJW-UHFFFAOYSA-N 0.000 claims 3
- VQCBHWLJZDBHOS-UHFFFAOYSA-N erbium(III) oxide Inorganic materials O=[Er]O[Er]=O VQCBHWLJZDBHOS-UHFFFAOYSA-N 0.000 claims 3
- RSEIMSPAXMNYFJ-UHFFFAOYSA-N europium(III) oxide Inorganic materials O=[Eu]O[Eu]=O RSEIMSPAXMNYFJ-UHFFFAOYSA-N 0.000 claims 3
- CMIHHWBVHJVIGI-UHFFFAOYSA-N gadolinium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Gd+3].[Gd+3] CMIHHWBVHJVIGI-UHFFFAOYSA-N 0.000 claims 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims 3
- JYTUFVYWTIKZGR-UHFFFAOYSA-N holmium oxide Inorganic materials [O][Ho]O[Ho][O] JYTUFVYWTIKZGR-UHFFFAOYSA-N 0.000 claims 3
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims 3
- 229910003443 lutetium oxide Inorganic materials 0.000 claims 3
- PLDDOISOJJCEMH-UHFFFAOYSA-N neodymium oxide Inorganic materials [O-2].[O-2].[O-2].[Nd+3].[Nd+3] PLDDOISOJJCEMH-UHFFFAOYSA-N 0.000 claims 3
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 claims 3
- FKTOIHSPIPYAPE-UHFFFAOYSA-N samarium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Sm+3].[Sm+3] FKTOIHSPIPYAPE-UHFFFAOYSA-N 0.000 claims 3
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Inorganic materials [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 claims 3
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims 3
- ZIKATJAYWZUJPY-UHFFFAOYSA-N thulium (III) oxide Inorganic materials [O-2].[O-2].[O-2].[Tm+3].[Tm+3] ZIKATJAYWZUJPY-UHFFFAOYSA-N 0.000 claims 3
- 229910001845 yogo sapphire Inorganic materials 0.000 claims 3
- FIXNOXLJNSSSLJ-UHFFFAOYSA-N ytterbium(III) oxide Inorganic materials O=[Yb]O[Yb]=O FIXNOXLJNSSSLJ-UHFFFAOYSA-N 0.000 claims 3
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 claims 3
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 230000001681 protective effect Effects 0.000 description 26
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 230000005684 electric field Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910017493 Nd 2 O 3 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010291 electrical method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
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Description
本発明はフラッシュメモリ素子と、これを用いたプログラミング及びその消去方法に関し、特にフローティングゲートの構造を変えてプログラミング特性と消去特性を安定させることのできるフラッシュメモリ素子と、これを用いたプログラミング及びその消去方法に関するものである。 The present invention relates to a flash memory device, and a programming and erasing method using the same, and more particularly, a flash memory device capable of stabilizing programming characteristics and erasing characteristics by changing a structure of a floating gate, programming using the same, and programming thereof It relates to an erasing method.
半導体メモリ素子のうち、機能的に最も理想的な素子とは、ユーザーが任意に電気的な方法によって記憶状態を切り換えて容易にプログラミングすることができ、電源が除去されてもメモリ状態をそのまま維持することができる不揮発性メモリ素子である。 Of the semiconductor memory devices, the most functionally ideal device can be easily programmed by the user arbitrarily switching the storage state by an electrical method, and the memory state is maintained even when the power is removed. This is a non-volatile memory device that can be used.
現在、工程技術の側面で見た時、不揮発性メモリ素子は大きくフローティングゲート系列と、二種類以上の誘電膜が2重、3重に積層されたMIS(Metal-Insulator-Semiconductor)系列とに区分される。 Currently, when viewed from the aspect of process technology, nonvolatile memory devices are roughly divided into floating gate series and MIS (Metal-Insulator-Semiconductor) series in which two or more kinds of dielectric films are stacked in layers. Is done.
フローティングゲート系列の不揮発性メモリ素子は、ポテンシャル井戸を用いてメモリ特性を実現し、EEPROMとして最も広く応用されているETOX(EPROM Tunnel Oxide)構造が代表的である。 A floating gate series nonvolatile memory device typically has an ETOX (EPROM Tunnel Oxide) structure that realizes memory characteristics using a potential well and is most widely applied as an EEPROM.
一方、MIS系列の不揮発性メモリ素子は、誘電膜、バルク、誘電膜−誘電膜界面及び誘電膜−半導体界面に存在するトラップを用いてメモリ機能を行っている。
前記フローティングゲート系列の不揮発性メモリ素子の代表的な構造と、これを用いたプログラミング方法及び消去方法を図面に基づいて説明する。
On the other hand, a MIS series nonvolatile memory element performs a memory function using traps present at a dielectric film, a bulk, a dielectric film-dielectric film interface, and a dielectric film-semiconductor interface.
A typical structure of the floating gate series nonvolatile memory device, and a programming method and an erasing method using the same will be described with reference to the drawings.
図1は従来技術に係るフローティングゲート系列の不揮発性メモリ素子のうちETOX構造を有するメモリ素子の構造断面図である。
従来のフラッシュメモリ素子は、図1に示したように、p型半導体基板101上にトンネル酸化膜102、フローティングゲート103、誘電体膜104、コントロールゲート105が順次積層されており、積層された構造体の両側の半導体基板の表面内にはソース(S)領域とドレイン(D)領域が形成されている。
FIG. 1 is a cross-sectional view of a memory device having an ETOX structure among floating gate series nonvolatile memory devices according to the prior art.
As shown in FIG. 1, the conventional flash memory device has a stacked structure in which a
このような構造を有するフローティングゲート系列の不揮発性メモリ素子のプログラミング及び消去方法は次のような過程からなる。
プログラミング方法はフローティングゲートに形成されたポテンシャル井戸に電子を注入させてしきい値電圧を増加させる方法を用い、一方、消去方法はホールをポテンシャル井戸に注入して電子とホールとを再結合させる方法でしきい値電圧を下げる方法を用いている。
A programming and erasing method of a floating gate series nonvolatile memory device having such a structure includes the following processes.
The programming method uses the method of injecting electrons into the potential well formed in the floating gate to increase the threshold voltage, while the erasing method is the method of injecting holes into the potential well to recombine electrons and holes. The method of lowering the threshold voltage is used.
ここで、電子及びホールの注入は通常ホット電子注入とホットホール注入を用いる。消去時、ホットホール注入方法の代りにF-N(Fowler-Nordheim)トンネリングを使用する場合もあるが、消去速度がかなり遅いという短所があり上記のようなホットホール注入方法が主に採用されている。 Here, hot electron injection and hot hole injection are usually used for injection of electrons and holes. At the time of erasing, FN (Fowler-Nordheim) tunneling may be used instead of the hot hole injection method, but there is a disadvantage that the erasing speed is considerably slow, and the above hot hole injection method is mainly adopted. Yes.
しかしながら、上記のような従来のプログラミング及び消去方法においては次のような問題点があった。 However, the conventional programming and erasing methods as described above have the following problems.
即ち、プログラミング及び消去時にホット電子注入及びホットホール注入方法を用いると、ホット電子及びホットホールによってトンネル酸化膜と基板の間の界面又はトンネル酸化膜の内部又はトンネル酸化膜とフローティングゲートの間の界面にトラップサイトが発生することである。このようなトラップサイトによってしきい値電圧が一定に維持されない。又、前記フローティングゲートに格納されている電子又はホールがトラップサイトを通して抜け出るという問題点が発生する。 That is, when a hot electron injection and hot hole injection method is used during programming and erasing, the interface between the tunnel oxide film and the substrate or the inside of the tunnel oxide film or the interface between the tunnel oxide film and the floating gate is caused by the hot electrons and hot holes. The trap site is generated. Such a trap site does not keep the threshold voltage constant. In addition, there is a problem that electrons or holes stored in the floating gate escape through the trap site.
本発明は上記の問題点を解決するために案出したもので、フローティングゲートの構造を変えてプログラミング特性と消去特性を安定させることのできるフラッシュメモリ素子、そしてこれを用いたプログラミング及び消去方法を提供することにその目的がある。 The present invention has been devised to solve the above-described problems. A flash memory device capable of stabilizing programming characteristics and erasing characteristics by changing the structure of a floating gate, and a programming and erasing method using the same. The purpose is to provide.
上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第1導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されるフローティングゲート(ここで、前記フローティングゲートは少なくとも第1、第2フローティングゲートを具備し、前記第1、第2フローティングゲートはエネルギーバンドギャップ(Eg)が互いに異なる)と、前記フローティングゲート上に形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成されることを特徴とする。 In order to achieve the above object, a flash memory device according to the present invention includes a first conductive semiconductor substrate having a field region and an active region, a tunnel oxide film formed on the active region, and the tunnel oxide film. A floating gate formed thereon (wherein the floating gate includes at least first and second floating gates, and the first and second floating gates have different energy band gaps (Eg)), and the floating gate A dielectric film formed on the gate; a control gate formed on the dielectric film; and a second conductivity type source / drain region formed in an active region of the semiconductor substrate on both sides of the floating gate. It is characterized by comprising.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第1導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に互いに接して並列に形成された第1フローティングゲート及び第2フローティングゲートと、前記第1フローティングゲート上に形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記第1フローティングゲート両側の前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成されることを特徴とする。 In order to achieve the above object, a flash memory device according to the present invention includes a first conductive type semiconductor substrate having a field region and an active region, a tunnel oxide film formed on the active region, and the tunnel. A first floating gate and a second floating gate formed in parallel with each other on the oxide film; a dielectric film formed on the first floating gate; a control gate formed on the dielectric film; And a second conductivity type source / drain region formed in an active region of the semiconductor substrate on both sides of the first floating gate.
前記第1フローティングゲート及びコントロールゲートは第2導電型不純物イオンが注入されたポリシリコンで形成されることを特徴とする。 The first floating gate and the control gate may be made of polysilicon implanted with second conductivity type impurity ions.
前記第2フローティングゲートはエネルギーバンドギャップが前記半導体基板より大きく、前記誘電体膜より小さな物質で形成されることを特徴とする。 The second floating gate may be formed of a material having an energy band gap larger than that of the semiconductor substrate and smaller than that of the dielectric film.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、第1導電型半導体基板上に互いに接して並列に形成された第1フローティングゲート及び第2フローティングゲートと、前記第1フローティングゲート上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域とを具備し、前記第2フローティングゲートはエネルギーバンドギャップが前記第1フローティングゲートより高い物質で形成され、第2導電型不純物が注入されたフラッシュメモリ素子のプログラム方法において、前記コントロールゲートに正(+)の電圧を、前記第2フローティングゲートに接地又は負(−)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域及び半導体基板をフローティングさせ、前記第2フローティングゲートで電子が発生して前記電子が前記第1フローティングゲートに移動して格納されるようにすることを特徴とする。 According to another aspect of the present invention, there is provided a method for programming a flash memory device, wherein a first floating gate and a second floating gate formed in parallel with each other on a first conductivity type semiconductor substrate, A control gate formed on one floating gate; and a second conductivity type source / drain region formed on the semiconductor substrate on both sides of the first floating gate, wherein the second floating gate has an energy band gap. In a method of programming a flash memory device formed of a material higher than that of the first floating gate and implanted with a second conductivity type impurity, a positive (+) voltage is applied to the control gate and a ground or negative voltage is applied to the second floating gate. At the same time as applying the voltage (−), The drain / drain region and the semiconductor substrate are floated, and electrons are generated in the second floating gate, and the electrons are moved to the first floating gate and stored therein.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子の消去方法は、第1導電型半導体基板上に互いに接して並列に形成された第1フローティングゲート及び第2フローティングゲートと、前記第1フローティングゲート上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域を具備し、前記第2フローティングゲートはエネルギーバンドギャップ が前記第1フローティングゲートより高い物質で形成され第2導電型不純物が注入され、前記第1フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、前記第1フローティングゲートにホールを注入させ、第1フローティングゲートに格納されていた電子と前記注入されたホールとの結合を誘導するか、F−Nトンネリング方法を用いて第1フローティングゲートに格納された電子を前記半導体基板に放電させて消去することを特徴とする。 According to another aspect of the present invention, there is provided a method for erasing a flash memory device, wherein a first floating gate and a second floating gate formed in parallel with each other on a first conductivity type semiconductor substrate, A control gate formed on one floating gate; and a second conductivity type source / drain region formed on the semiconductor substrate on both sides of the first floating gate, the second floating gate having an energy band gap In a method for erasing a flash memory device formed of a material higher than that of the first floating gate and implanted with a second conductivity type impurity, and electrons are stored in the first floating gate, holes are injected into the first floating gate, 1 The electrons stored in the floating gate and the above The semiconductor substrate is erased by inducing coupling with the injected holes or by discharging electrons stored in the first floating gate to the semiconductor substrate using an FN tunneling method.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第1導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に互いに接して並列に形成された第1フローティングゲート及び第2フローティングゲートと、前記第1フローティングゲート及び第2フローティングゲート上にかけて形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記第1、第2フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成されることを特徴とする。 In order to achieve the above object, a flash memory device according to the present invention includes a first conductive type semiconductor substrate having a field region and an active region, a tunnel oxide film formed on the active region, and the tunnel. A first floating gate and a second floating gate formed in parallel with each other on the oxide film, a dielectric film formed over the first floating gate and the second floating gate, and a dielectric film formed on the dielectric film. And a second conductivity type source / drain region formed in the active region of the semiconductor substrate on both sides of the first and second floating gates.
前記第1フローティングゲートの幅は前記ソース/ドレイン領域の空乏層の幅より小さいか同一であるように形成されることを特徴とする。 The width of the first floating gate is smaller than or equal to the width of the depletion layer of the source / drain region.
前記第2フローティングゲートはエネルギーバンドギャップが前記第1フローティングゲートより高く、前記誘電体膜より低い物質で形成されることを特徴とする。 The second floating gate may be formed of a material having an energy band gap higher than that of the first floating gate and lower than that of the dielectric film.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、半導体基板上にトンネル酸化膜を介して互いに並列に接して形成された第1フローティングゲート及び第2フローティングゲートと、前記第1、第2フローティングゲート上に形成されたコントロールゲートと、前記第1、第2フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域を具備し、前記第2フローティングゲートはエネルギーバンドギャップが前記第1フローティングゲートより高い物質で形成されたフラッシュメモリ素子のプログラミング方法において、前記コントロールゲート及び前記ドレイン領域に正(+)の電圧を印加し、前記半導体基板とソース領域を接地させ、前記ドレイン領域の空乏領域でホット電子を発生させ、前記ホット電子が前記トンネル酸化膜を経て第2フローティングゲートに注入され、前記第2フローティングゲートに注入された電子が第1フローティングゲートに移動できるようにすることを特徴とする。 According to another aspect of the present invention, there is provided a flash memory device programming method comprising: a first floating gate and a second floating gate formed on a semiconductor substrate in parallel with each other through a tunnel oxide film; A control gate formed on the first and second floating gates; a second conductivity type source / drain region formed on the semiconductor substrate on both sides of the first and second floating gates; In a method of programming a flash memory device, the floating gate is formed of a material having an energy band gap higher than that of the first floating gate, and a positive (+) voltage is applied to the control gate and the drain region to Ground the region and deplete the drain region Hot electrons are generated in the region, the hot electrons are injected into the second floating gate through the tunnel oxide film, and the electrons injected into the second floating gate can move to the first floating gate. And
又、上記目的を達成するための本発明に係るフラッシュメモリ素子の消去方法は、半導体基板上にトンネル酸化膜を介して互いに並列に接して形成された第1フローティングゲート及び第2フローティングゲートと、前記第1、第2フローティングゲート上に形成されたコントロールゲートと、前記第1、第2フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域を具備し、前記第2フローティングゲートはエネルギーバンドギャップが前記第1フローティングゲートよりは高い物質で形成され、前記第1フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、前記コントロールゲート及び前記ドレイン領域にそれぞれ負(−)の電圧と正(+)の電圧を印加し、前記半導体基板とソース領域を接地又はフローティングさせ、前記ドレイン領域の空乏領域でホールを発生させ、前記ホールが前記トンネル酸化膜を経て前記第2フローティングゲートに注入され、前記第2フローティングゲートに注入されたホールが前記第1フローティングゲートに移動するようにして前記第1フローティングゲートに格納された電子と結合させて消去することを特徴とする。 According to another aspect of the present invention, there is provided a flash memory device erasing method comprising: a first floating gate and a second floating gate formed on a semiconductor substrate in parallel with each other through a tunnel oxide film; A control gate formed on the first and second floating gates; a second conductivity type source / drain region formed on the semiconductor substrate on both sides of the first and second floating gates; The floating gate is formed of a material having an energy band gap higher than that of the first floating gate. In the flash memory device erasing method in which electrons are stored in the first floating gate, the control gate and the drain region are negative ( −) And a positive (+) voltage are applied, and the semiconductor substrate A plate and a source region are grounded or floated, a hole is generated in a depletion region of the drain region, the hole is injected into the second floating gate through the tunnel oxide film, and the hole is injected into the second floating gate. Is moved to the first floating gate to be erased by being combined with electrons stored in the first floating gate.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第1導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に互いに接して形成された第1フローティングゲート及び前記第1フローティングゲートの両側の第2、第3フローティングゲートと、前記第1フローティングゲート上に形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記第1フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成されることを特徴とする。 In order to achieve the above object, a flash memory device according to the present invention includes a first conductive type semiconductor substrate having a field region and an active region, a tunnel oxide film formed on the active region, and the tunnel. A first floating gate formed on and in contact with the oxide film; second and third floating gates on both sides of the first floating gate; a dielectric film formed on the first floating gate; and the dielectric The semiconductor device includes a control gate formed in the film and a second conductivity type source / drain region formed in an active region of the semiconductor substrate on both sides of the first floating gate.
前記第2、第3フローティングゲートは前記ソース/ドレイン領域の上側に形成されることを特徴とする。 The second and third floating gates are formed above the source / drain regions.
前記第2、第3フローティングゲートは、エネルギーバンドギャップが前記第1フローティングゲートより大きく、前記誘電体膜より小さな物質で形成されることを特徴とする。 The second and third floating gates may be formed of a material having an energy band gap larger than that of the first floating gate and smaller than that of the dielectric film.
前記第2フローティングゲートには第2導電型不純物イオンが注入され、前記第3フローティングゲートには第1導電型不純物イオンが注入されることを特徴とする。 A second conductivity type impurity ion is implanted into the second floating gate, and a first conductivity type impurity ion is implanted into the third floating gate.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、第1導電型半導体基板上に互いに接して並列に形成された第1フローティングゲート及び前記第1フローティングゲートの両側に形成された第2、第3フローティングゲートと、前記第1フローティングゲート上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域を具備し、前記第2、第3フローティングゲートのエネルギーバンドギャップが前記第1フローティングゲートより高い物質で形成され、前記第2フローティングゲートは第2導電型不純物イオンが注入され、前記第3フローティングゲートは第1導電型不純物イオンが注入されたフラッシュメモリ素子のプログラミング方法において、前記コントロールゲートに正(+)の電圧を、前記第2フローティングゲートに接地又は負(−)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域及び半導体基板をフローティングさせ、前記第2フローティングゲートで電子が発生して前記電子が前記第1フローティングゲートに移動して格納されるようにすることに他の特徴がある。 According to another aspect of the present invention, there is provided a method of programming a flash memory device, comprising: a first floating gate formed on a first conductive semiconductor substrate in parallel; Second and third floating gates formed, a control gate formed on the first floating gate, and a second conductivity type source / drain region formed on the semiconductor substrate on both sides of the first floating gate. And the second and third floating gates are formed of a material having an energy band gap higher than that of the first floating gate, the second floating gate is implanted with second conductivity type impurity ions, and the third floating gate is Flash memo implanted with first conductivity type impurity ions In the device programming method, a positive (+) voltage is applied to the control gate, and a ground or negative (−) voltage is applied to the second floating gate, and at the same time, the source / drain regions and the semiconductor substrate are floated, There is another feature in that electrons are generated in the second floating gate, and the electrons are moved to the first floating gate and stored.
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、第1導電型半導体基板上に互いに接して並列に形成された第1フローティングゲート及び前記第1フローティングゲートの両側に形成された第2、第3フローティングゲートと、前記第1フローティングゲート上に形成されたコントロールゲートと、前記第1フローティングゲートの両側の前記半導体基板に形成された第2導電型ソース/ドレイン領域を具備し、前記第2、第3フローティングゲートのエネルギーバンドギャップが前記第1フローティングゲートより高い物質で形成され、前記第2フローティングゲートには第2導電型不純物イオンが注入され、前記第3フローティングゲートには第1導電型不純物イオンが注入された状態で、前記第1フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、前記コントロールゲートに接地又は負(−)の電圧を、前記第3フローティングゲートに正(+)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域と前記半導体基板及び第2フローティングゲートをフローティングさせ、前記第3フローティングゲートでホールを発生させ、前記発生したホールが前記第1フローティングゲートに移動して前記電子と結合するようにして消去することを特徴とする。 According to another aspect of the present invention, there is provided a method of programming a flash memory device, comprising: a first floating gate formed on a first conductive semiconductor substrate in parallel; Second and third floating gates formed, a control gate formed on the first floating gate, and a second conductivity type source / drain region formed on the semiconductor substrate on both sides of the first floating gate. The second and third floating gates are formed of a material having an energy band gap higher than that of the first floating gate, and second conductivity type impurity ions are implanted into the second floating gate, and the third floating gate is provided. In the state in which the first conductivity type impurity ions are implanted, In the method of erasing a flash memory device in which electrons are stored in the first floating gate, a ground or negative (−) voltage is applied to the control gate, and a positive (+) voltage is applied to the third floating gate, respectively. The source / drain regions, the semiconductor substrate, and the second floating gate are floated, holes are generated in the third floating gate, and the generated holes are moved to the first floating gate to be coupled with the electrons. It is characterized by erasing.
本発明に係るフラッシュメモリ素子、これを用いたプログラミング及び消去方法においては次のような効果がある。 The flash memory device and the programming and erasing method using the same according to the present invention have the following effects.
フラッシュメモリ素子を構成するフローティングゲートを第1及び第2フローティングゲート又は第1、第2及び第3フローティングゲートで構成し、前記第2及び第3フローティングゲートの構成物質が前記第1フローティングゲートの構成物質よりエネルギーバンドギャップが高くなるように設定すると同時に、前記第2及び第3フローティングゲートに不純物イオンを予め注入させておいて、前記第2及び第3フローティングゲートに電圧を印加すれば電子又はホールが発生し、その発生した電子又はホールを、より安定したエネルギー準位を持つ前記第1フローティングゲートに移動させるようにすることで、従来のホット電子注入又はホットホール注入方法によるトンネル酸化膜の損傷を予め防止することができるようになる。 The floating gate constituting the flash memory device is constituted by the first and second floating gates or the first, second and third floating gates, and the constituent material of the second and third floating gates is the constitution of the first floating gate. At the same time as setting the energy band gap to be higher than that of the substance, impurity ions are previously implanted into the second and third floating gates, and a voltage is applied to the second and third floating gates to generate electrons or holes. And the generated electrons or holes are moved to the first floating gate having a more stable energy level, so that the tunnel oxide film is damaged by the conventional hot electron injection or hot hole injection method. Can be prevented in advance.
これによってトラップサイトによる電流漏洩などの問題を解決でき、プログラミング又は消去時に安定したしきい値電圧を維持することができる。 As a result, problems such as current leakage due to trap sites can be solved, and a stable threshold voltage can be maintained during programming or erasing.
以下、本発明に係るフラッシュメモリ素子そしてこれを用いたプログラミング及び消去方法を添付の図面に基づいてより詳細に説明する。 Hereinafter, a flash memory device and a programming and erasing method using the same according to the present invention will be described in detail with reference to the accompanying drawings.
図2は本発明の実施例1によるフラッシュメモリ素子の構造断面図である。
本発明の実施例1によるフラッシュメモリ素子は、図2に示したように、半導体基板201上にフィールド領域とアクティブ領域が形成され、フィールド領域に素子分離膜(図示せず)が形成される。
FIG. 2 is a structural cross-sectional view of a flash memory device according to Example 1 of the present invention.
In the flash memory device according to the first embodiment of the present invention, as shown in FIG. 2, a field region and an active region are formed on a
そして、半導体基板201のアクティブ領域上にトンネル酸化膜202、フローティングゲート203、誘電体膜204、コントロールゲート205が順次形成される。半導体基板201は、n型又はp型半導体基板が共に可能であるが、説明の便宜上、p型半導体基板を中心に説明する。又、図面に示してはいないが、前記コントロールゲート205を含む基板201の全面には保護膜が積層されている。
A
誘電体膜204は酸化膜−窒化膜−酸化膜の構造として形成することができ、フローティングゲート203及びコントロールゲート205は、n型の不純物イオンが注入されたポリシリコン材質で構成される。そして、フローティングゲート203は第1フローティングゲート203aと第2フローティングゲート203bとの組合せで構成されるが、第1フローティングゲート203aはコントロールゲート205に対応する幅で形成される。
The
半導体基板201の第1フローティングゲート203aとコントロールゲート205の両側にはn型不純物イオン注入によってソース領域(S)とドレイン領域(D)が形成される。また、第2フローティングゲート203bは第1フローティングゲート203aと接しており、ソース領域(S)又はドレイン領域(D)にオーバーラップするようにトンネル酸化膜202上に形成される。即ち、トンネル酸化膜202はソース(S)又はドレイン(D)領域に所定の長さだけ拡張された形状となっている。
A source region (S) and a drain region (D) are formed on both sides of the first floating
第2フローティングゲート203bの幅は特に限定しない。第2フローティングゲート203bにバイアス電圧を印加する程度の最小限の幅と、ソース又はドレイン領域に後続の工程を通して形成されるスペーサやシリサイドに影響を及ぼさない範囲内で自由に設定することができる。
The width of the second floating
第1フローティングゲート203aはポリシリコン材質からなり、第2フローティングゲート203bは、エネルギーバンドギャップが半導体基板201のシリコン(Eg-1.1eV)又は第1フローティングゲート203aより大きく、第1フローティングゲート203aと接する誘電体膜204の酸化膜(Eg-9.0eV)より小さな物質からなる。
The first floating
具体的には、第2フローティングゲート203bは、Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、 ZnS、 ZnSe、 ZnTe、 CdS、 CdSe、 CdTeなどの化合物半導体のうち何れか一つの物質、又は Al2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、 Pr2O3、 Nd2O3、 Pm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、 Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3などの酸化物のうち、何れか一つの物質で構成することができる。
Specifically, the second floating
第2フローティングゲート203bには基板201と反対導電型の不純物イオンがドーピングされている。すなわち、基板がp型である場合は第2フローティングゲートにはn型の不純物イオンが注入されており、基板がn型である場合には第2フローティングゲートにはp型の不純物イオンが注入されている。
The second floating
このように構成される本発明の第1実施例によるフラッシュメモリ素子を用いたプログラミング方法について説明する。 A programming method using the flash memory device according to the first embodiment of the present invention configured as described above will be described.
図3は図2のI-I’線に沿った保護膜/第2フローティングゲート/第1フローティングゲート/保護膜の間に形成されたエネルギーバンドと電子の移動を説明するための参考図である。
まず、データをプログラミングするために、コントロールゲート205(Vg)に正(+)の電圧を、第2フローティングゲート203b(Vf2)に接地又は負(−)の電圧をそれぞれ印加し、ソース領域(S)(Vs)及びドレイン領域(D)(Vd)と半導体基板201(Vsub)は全てフローティングさせる。コントロールゲート205と第2フローティングゲート203bに印加する電圧は、電子の直接注入(direct injection)が最も多く起きる条件とすることが好ましい。
FIG. 3 is a reference diagram for explaining the movement of electrons and the energy band formed between the protective film / second floating gate / first floating gate / protective film along the line II ′ in FIG. .
First, in order to program data, a positive (+) voltage is applied to the control gate 205 (Vg), a ground or negative (-) voltage is applied to the second floating
このような条件で電圧を印加すると、第2フローティングゲート203bはn型の不純物イオンがドーピングされた状態であるため、第2フローティングゲート203bに印加されたバイアス電圧によって電子が発生し、その発生した電子はより安定したエネルギー準位を持つ第1フローティングゲート203aの伝導帯域(Ec)に移動する。
When a voltage is applied under such conditions, the second floating
この時、コントロールゲート205に印加された電界が第1フローティングゲート203aを経由して第2フローティングゲート203bに広がることにより、第2フローティングゲート203bから注入された電子は第1フローティングゲート203aのポテンシャル井戸に格納される。
第2フローティングゲート230bで生成された電子が第1フローティングゲート203aに移動する過程を図3に基づいて説明すると次の通りである。
At this time, the electric field applied to the
A process in which electrons generated in the second floating gate 230b move to the first floating
まず、エネルギーバンドギャップとは、電荷が価電子帯(Ev)から伝導帯(Ec)に移動するのに要求されるエネルギーを表したもので、図3に示したように、第1フローティングゲート203a、第2フローティングゲート203b、保護膜の順序でエネルギーバンドギャップが高い。
First, the energy band gap represents the energy required for the charge to move from the valence band (Ev) to the conduction band (Ec), and as shown in FIG. 3, the first floating
第2フローティングゲート203bは、エネルギーバンドギャップがシリコン(Eg-1.1eV)より大きく、シリコン酸化膜より低い物質で構成され、ポリシリコン材質で形成される第1フローティングゲート203aと接して形成されているため、第2フローティングゲート203bの伝導帯に存在する電子はより安定した伝導帯の第1フローティングゲート203aの伝導帯に移動するようになる。
The second floating
一方、このような状態でコントロールゲート205から第1フローティングゲート203aを経て第2フローティングゲート203bに向かうように印加された電界によって第1フローティングゲート203aの伝導帯に移動された電子は安定的に第1フローティングゲート203aのポテンシャル井戸に格納され、しきい値電圧が増加する。
これによって本実施例1に係るフラッシュメモリ素子のプログラミング方法は完了する。
On the other hand, electrons transferred to the conduction band of the first floating
Thereby, the programming method of the flash memory device according to the first embodiment is completed.
上述したように、本発明の実施例1では、フローティングゲートを、エネルギーバンドギャップが互いに異なる二つの物質(第1フローティングゲート203aと第2フローティングゲート203b)の組合せで構成し、第2フローティングゲート203bをn型の不純物イオンが注入された半導体で構成し、第2フローティングゲート203bのエネルギーバンドギャップを前記第1フローティングゲート203aのエネルギーバンドギャップより高く設定したので、第2フローティングゲート203bに印加されたバイアス電圧によって第2フローティングゲート203bから電子が発生し、その発生した電子が自然に第1フローティングゲート203aへ移動する。このようにして第1フローティングゲート203aへ移動した電子は第1フローティングゲート203aに外部から電圧が印加されない限りそのまま保存され、印加されたしきい値電圧を安定的に維持することができる。
As described above, in the first embodiment of the present invention, the floating gate is composed of a combination of two materials (first floating
又、トンネル酸化膜を経てフローティングゲートに電子を注入させる従来技術の問題点である、トンネル酸化膜の界面及び内部に生成されるトラップサイトが本発明では全く発生しなくなる。 In addition, trap sites generated at the interface and inside of the tunnel oxide film, which is a problem of the prior art in which electrons are injected into the floating gate through the tunnel oxide film, do not occur at all in the present invention.
一方、消去方法は従来の消去方法と同様に、ホットホール注入方法を用いる。即ち、電子が格納された第1フローティングゲート203aのポテンシャル井戸にホールを注入させ、第1フローティングゲート203aに格納されている電子との結合を誘導して、しきい値電圧を減少させる。ホットホール注入方法以外にF-Nトンネリング方法を用いて、第1フローティングゲート203aに格納貯蔵されている電子を基板に放電させてしきい電圧を減少させることもできる。
On the other hand, the erasing method uses a hot hole injection method as in the conventional erasing method. That is, holes are injected into the potential well of the first floating
本発明の実施例2によるフラッシュメモリ素子について説明する。 A flash memory device according to Embodiment 2 of the present invention will be described.
図4は本発明の実施例2によるフラッシュメモリ素子の構造断面図である。
本発明の実施例2によるフラッシュメモリ素子は、図4に示したように、半導体基板201上にフィールド領域とアクティブ領域が形成され、フィールド領域に素子分離膜(図示せず)が形成される。ここで、半導体基板201はn型又はp型の半導体基板を共に用いることができるが、説明の便宜上、p型半導体基板を中心に説明する。
FIG. 4 is a structural cross-sectional view of a flash memory device according to Example 2 of the present invention.
In the flash memory device according to the second embodiment of the present invention, as shown in FIG. 4, a field region and an active region are formed on a
半導体基板201のアクティブ領域上にトンネル酸化膜202、フローティングゲート203、誘電体膜204、コントロールゲート205が順次形成される。半導体基板201のフローティングゲート203とコントロールゲート205の両側にはn型不純物イオン注入によってソース領域(S)とドレイン領域(D)が形成される。図面に示してはいないが、コントロールゲート205を含む基板201の全面に保護膜が積層されている。
A
誘電体膜204は酸化膜−窒化膜−酸化膜の構造で形成することができ、コントロールゲート205はn型の不純物イオンが注入されたポリシリコン材質で構成される。
フローティングゲート203は第1フローティングゲート203aと第2フローティングゲート203bとの組合せで構成されるが、第2フローティングゲート203bの幅(d1)はドレイン(D)領域から拡張された空乏層206の幅(d2)に対応するかそれ以下で構成し、好ましくは400〜600Å程度である。
The
The floating
又、第1フローティングゲート203aはポリシリコン材質からなり、第2フローティングゲート203bはエネルギーバンドギャップが半導体基板201のシリコン又は第1フローティングゲート203aより大きく、第1フローティングゲート203bと接する誘電体膜204の酸化膜より小さな物質からなる。具体的には、第2フローティングゲート203bは本発明の実施例1と同じ物質で形成される。
The first floating
このように構成される本発明の実施例2によるフラッシュメモリ素子を用いたプログラミング及び消去方法について説明する。
図5は図4のII−II’線上に沿った基板/トンネル酸化膜/第2フローティングゲート/誘電体膜/コントロールゲートの間に形成されたエネルギーバンド及び電子の移動を説明するための参考図で、図6は図4のII-II’線上に沿った保護膜/第2フローティングゲート/第1フローティングゲート/保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図である。
A programming and erasing method using the flash memory device according to the second embodiment of the present invention configured as above will be described.
FIG. 5 is a reference diagram for explaining the energy band and electron movement formed between the substrate / tunnel oxide film / second floating gate / dielectric film / control gate along the line II-II ′ of FIG. FIG. 6 is a reference diagram for explaining the energy band and electron movement formed between the protective film / second floating gate / first floating gate / protective film along the line II-II ′ of FIG. It is.
まず、データをプログラミングするために、コントロールゲート205とドレイン領域(D)にそれぞれ所定量の正(+)の電圧を印加し、ソース領域(S)(Vs)と半導体基板201(Vsub)は接地させる。コントロールゲート205とドレイン領域(D)に印加する電圧(Vg、Vd)はホット電子注入が最も多く起きる条件とすることが好ましい。
First, in order to program data, a predetermined amount of positive (+) voltage is applied to the
このようにバイアスを印加すると、ソース領域(S)の電子がトンネル酸化膜202の下部のチャンネル領域に移動する。その電子は水平方向に印加された電界によって加速されてドレイン領域(D)の近くでホット電子になり、コントロールゲート205に印加された正+)の電圧によって形成された垂直電界によってトンネル酸化膜202の方へ移動して、半導体基板201とトンネル酸化膜202の間のエネルギー障壁を越え、第2フローティングゲート203bの伝導帯(Ec)に注入される。
When the bias is applied in this way, electrons in the source region (S) move to the channel region below the
半導体基板201のチャンネル領域から第2フローティングゲート203bへの電子の移動を図5に基づいて説明すれば次の通りである。即ち、図5は半導体基板/トンネル酸化膜/第2フローティングゲート/誘電体膜/コントロールゲートの順で物質層が形成されており、それぞれの物質層に対するエネルギーバンドギャップを移動するのに要求されるエネルギーを表したものである。
The movement of electrons from the channel region of the
図5に示したように、導電体、半導体、絶縁体の順でエネルギーバンドギャップが高い。半導体基板201のチャンネル領域に存在する電子が第2フローティングゲート203bの伝導帯に移動するためには、トンネル酸化膜202のエネルギーバンドギャップを越えることのできるエネルギーが加えられなければならないが、このようなエネルギーはドレイン領域(D)に加えた電圧によって電子が加速されることによって得られる。
As shown in FIG. 5, the energy band gap is higher in the order of conductor, semiconductor, and insulator. In order for electrons existing in the channel region of the
このような過程を通して半導体基板201のチャンネル領域に存在する電子がトンネル酸化膜202を越えて第2フローティングゲート203bの伝導帯に移動することができる。
Through such a process, electrons existing in the channel region of the
一方、上述したように、第2フローティングゲート203bは、エネルギーバンドギャップがシリコンより大きくシリコン酸化膜より低い物質で構成され、ポリシリコン材質で形成された第1フローティングゲート203aと接して形成されているため、第2フローティングゲート203bの伝導帯に存在する電子はより安定した伝導帯の第1フローティングゲート203aの伝導帯へ移動する。
On the other hand, as described above, the second floating
第2フローティングゲート203bの電子が第1フローティングゲート203aに移動する過程は図6に示した通りである。即ち、保護膜/第2フローティングゲート/第1フローティングゲート/保護膜で構成される構造において、第2フローティングゲート203bの伝導帯に存在する電子はエネルギーバンドギャップが第2フローティングゲート203bより低い第1フローティングゲート203aの伝導帯に移動する。
The process in which the electrons of the second floating
最終的に、トンネル酸化膜202を介して第2フローティングゲート203bに注入された電子は全て第1フローティングゲート203aのポテンシャル井戸に移動する。これで本発明に係るフラッシュメモリ素子のプログラミング方法は完了する。
Finally, all the electrons injected into the second floating
上述したような本発明の実施例2によるフラッシュメモリ素子のプログラミング方法を整理すると、ソース領域(S)から移動した電子がドレイン領域(D)近くのチャンネル領域でホット電子となり、トンネル酸化膜202の電位障壁を越えてフローティングゲートに移動することは従来のプログラミング方法と同様であるが、本発明ではフローティングゲートをエネルギーバンドギャップが互いに異なる二つの物質(第1フローティングゲート203a、第2フローティングゲート203b)で構成し、第2フローティングゲート203bのエネルギーバンドギャップが第1フローティングゲート203aのエネルギーバンドギャップより高くなるように設定してあるので、第2フローティングゲート203bに注入された電子が自然に第1フローティングゲート203aに移動するようになる。
When the programming method of the flash memory device according to the second embodiment of the present invention as described above is arranged, electrons moved from the source region (S) become hot electrons in the channel region near the drain region (D), and the
これにより、従来の場合と同様に、チャンネル領域から電子が注入される第2フローティングゲート203bの下部のトンネル酸化膜202の界面及び内部にはトラップサイトが発生するが、第2フローティングゲート203bに注入された電子が全てエネルギーバンドギャップの低い第1フローティングゲート203aに移動し、トラップサイトを介して注入された電子が抜け出られなくなる。その理由は第1フローティングゲート203aに保存された電子が抜け出るためには、第1フローティングゲート203aよりエネルギーバンドギャップが高い第2フローティングゲート203bを経なければならないためである。
Thus, as in the conventional case, trap sites are generated at the interface and inside of the
即ち、第1フローティングゲート203aに外部から電圧が印加されない限り、第1フローティングゲート203aの電子はそのまま保存され、印加されたしきい値電圧を安定的に維持することができる。
In other words, unless a voltage is applied to the first floating
一方、消去の場合もプログラミングの場合と殆ど類似した過程をたどるが、それを具体的に説明すると次の通りである。 On the other hand, the process of erasing follows a process almost similar to the case of programming. This will be described in detail as follows.
図7は図4のII-II’線上に沿った半導体基板/トンネル酸化膜/第2フローティングゲート/誘電体膜/コントロールゲートの間に形成されたエネルギーバンド及びホールの移動を説明するための参考図で、図8は図4のII-II’線上に沿った保護膜/第2フローティングゲート/第1フローティングゲート/保護膜の間に形成されたエネルギーバンド及びホールの移動を説明するための参考図である。 FIG. 7 is a reference for explaining the movement of energy bands and holes formed between the semiconductor substrate / tunnel oxide film / second floating gate / dielectric film / control gate along the line II-II ′ of FIG. FIG. 8 is a reference for explaining the movement of the energy band and holes formed between the protective film / second floating gate / first floating gate / protective film along the line II-II ′ of FIG. FIG.
プログラミングされたデータを消去するために、コントロールゲート205(Vg)に負(−)の電圧を、ドレイン領域(D)(Vd)に正(+)の電圧をそれぞれ印加し、同時に前記ソース領域(S)(Vs)と半導体基板201(Vsub)は接地又はフローティングさせる。ここで、コントロールゲート205とドレイン領域(D)に印加される電圧はホットホール注入が最も多く起きる条件にすることが好ましい。
In order to erase the programmed data, a negative (−) voltage is applied to the control gate 205 (Vg), and a positive (+) voltage is applied to the drain regions (D) and (Vd). S) (Vs) and the semiconductor substrate 201 (Vsub) are grounded or floated. Here, it is preferable that the voltage applied to the
このように電圧を印加すると、ドレイン領域(D)の空乏領域206で発生したホールが、図7に示したように、トンネル酸化膜202を経て第2フローティングゲート203bの価電子帯に注入される。第2フローティングゲート203bの価電子帯に注入されたホールは、図8に示したように、第2フローティングゲート203bより低いエネルギーバンドギャップを持つ第1フローティングゲート203aの価電子帯に移動する。
When the voltage is applied in this way, holes generated in the
第1フローティングゲート203aの価電子帯に移動したホールはプログラミング設定によって第1フローティングゲート203aの伝導帯に注入された電子と結合され、結果的にしきい値電圧を低下させる。これにより、第1フローティングゲート203aに格納された電子が除去され、フラッシュメモリ素子は消去状態を維持する。
The holes that have moved to the valence band of the first floating
消去方法もプログラミング方法と同様に、第2フローティングゲート203bを介してホールが注入され、注入されたホールはより安定したエネルギーレベルを持つ第1フローティングゲート203aに移動するので、第2フローティングゲート203bの下部のトンネル酸化膜202の界面及び内部に生成されたトラップサイトによる多くの副作用から解放される。
As in the programming method, holes are injected through the second floating
図9は本発明の実施例3によるフラッシュメモリ素子の構造断面図である。
本発明の実施例3によるフラッシュメモリ素子は、図9に示したように、素子分離膜(図示せず)によって区画されたp型半導体基板401のアクティブ領域上にトンネル酸化膜402、フローティングゲート403、誘電体膜404、コントロールゲート405が順次積層された構造を有している。
FIG. 9 is a structural cross-sectional view of a flash memory device according to Embodiment 3 of the present invention.
As shown in FIG. 9, the flash memory device according to the third embodiment of the present invention includes a tunnel oxide film 402 and a floating
フローティングゲート403は第1フローティングゲート403aが真ん中に位置し、その両側に第2フローティングゲート403bと第3フローティングゲート403cが構成される。第1フローティングゲート403aはコントロールゲート405に対応する幅を持って形成される。
The first floating
半導体基板401の第1フローティングゲート403aとコントロールゲート405の両側にはn型不純物イオン注入によってソース領域(S)及びドレイン領域(D)が形成される。従って、第2フローティングゲート403bと第2フローティングゲート403cは第1フローティングゲート403aと接し、ソース領域(S)又はドレイン領域(D)のトンネル酸化膜402上に形成されることになる。
A source region (S) and a drain region (D) are formed on both sides of the first floating
トンネル酸化膜402はソース領域(S)とドレイン領域(D)に所定の長さだけ延びだしている。図面に示してはいないが、コントロールゲート405を含む基板401の全面には保護膜が積層されている。
The tunnel oxide film 402 extends to the source region (S) and the drain region (D) by a predetermined length. Although not shown in the drawing, a protective film is laminated on the entire surface of the substrate 401 including the
誘電体膜404は酸化膜−窒化膜−酸化膜の構造で形成することができ、コントロールゲート405はn型の不純物イオンが注入されたポリシリコン材質で構成される。
第2、第3フローティングゲート403b、403cの幅は特に限定しない。ただし、バイアス電圧を印加するだけのの最小限の幅と、ソース又はドレイン領域に後続の工程を通じて形成されるスペーサやシリサイドに影響を及ぼさない範囲内で自由に設定することができる。
The
The widths of the second and third floating
第1フローティングゲート403aはポリシリコン材質からなり、第2フローティングゲート403bと第3フローティングゲート403cはエネルギーバンドギャップが半導体基板401のシリコン(Eg-1.1eV)又は第1フローティングゲート403aより大きく、第1フローティングゲート403aと接する誘電体膜404の酸化膜(Eg-9.0eV)より小さな物質からなる。
The first floating
具体的には、第2、第3フローティングゲートは403cは本発明の実施例1で説明したような物質で構成することができる。そして、第2フローティングゲート403b、第3フローティングゲート403cにはそれぞれ互いに異なる導電型の不純物イオンが注入されているが、例えば第2フローティングゲート403bにはn型の不純物イオンを、第3フローティングゲート403cにはp型の不純物イオンが注入されている。
Specifically, the second and third floating
このように構成される本発明の実施例3によるフラッシュメモリ素子を用いたプログラミング及び消去方法を説明すると次の通りである。 A programming and erasing method using the flash memory device according to the third embodiment of the present invention will be described as follows.
図10は図9のIII−III’線上に沿った保護膜/第2フローティングゲート/第1フローティングゲート/第3フローティングゲート/保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図で、図11は図9のIII−III’線上に沿った保護膜/第2フローティングゲート/第1フローティングゲート/第3フローティングゲート/保護膜の間に形成されたエネルギーバンド及びホールの移動を説明するための参考図である。 FIG. 10 is a diagram for explaining energy bands and electron movement formed between the protective film / second floating gate / first floating gate / third floating gate / protective film along the line III-III ′ of FIG. FIG. 11 is a diagram of energy bands and holes formed between the protective film / second floating gate / first floating gate / third floating gate / protective film along the line III-III ′ of FIG. It is a reference figure for explaining movement.
本発明の実施例3によるフラッシュメモリ素子を用いたプログラミング方法は、上述した本発明の実施例1のフラッシュメモリ素子のプログラミング方法とほとんど同一である。
まず、コントロールゲート405(Vg)に正(+)の電圧を、第2フローティングゲート403b(Vf2)に接地又は負(−)の電圧をそれぞれ印加し、同時にソース領域(S)(Vs)/ドレイン領域(D)(Vd)と半導体基板401(Vsub)及び第3フローティングゲート403c(Vf3)は全てフローティングさせる。
The programming method using the flash memory device according to the third embodiment of the present invention is almost the same as the programming method of the flash memory device according to the first embodiment of the present invention.
First, a positive (+) voltage is applied to the control gate 405 (Vg), and a ground or negative (-) voltage is applied to the second floating
このような条件で電圧を印加すると、第2フローティングゲート403bはn型の不純物イオンがドーピングされた状態であるため、第2フローティングゲート403bに印加されたバイアス電圧によって電子が発生し、その発生した電子は、図10に示したように、第2フローティングゲート403bより安定したエネルギー準位を持つ第1フローティングゲート403aの伝導帯(Ec)に移動する。
When a voltage is applied under such conditions, the second floating
この時、コントロールゲート405に印加された電界が第1フローティングゲート403aを経由して第2フローティングゲート403bに広がることにより、第2フローティングゲートから注入された電子は第1フローティングゲート403aのポテンシャル井戸に格納され、しきい値電圧を増加させる。
At this time, the electric field applied to the
一方、本発明の実施例3によるフラッシュメモリ素子を用いた消去方法は図11に示した通りである。まず、プログラミングされたデータを消去するために、コントロールゲート405に接地又は負(−)の電圧を、第3フローティングゲート403cに正(+)の電圧をそれぞれ印加し、同時にソース領域(S)/ドレイン領域(D)と半導体基板401及び第2フローティングゲート403bは全てフローティングさせる。コントロールゲート405と第3フローティングゲート403cに印加する電圧は直接注入が最も多く起きる条件とすることが好ましい。
Meanwhile, the erase method using the flash memory device according to the third embodiment of the present invention is as shown in FIG. First, in order to erase the programmed data, a ground or negative (−) voltage is applied to the
このように電圧を印加すると、第3フローティングゲート403cはp型の不純物イオンがドーピングされた状態であるため、第3フローティングゲート403cに印加された電圧によってホールが発生し、その発生したホールが、図11に示したように、第3フローティングゲート403cより安定したエネルギー準位を持つ第1フローティングゲート403aの価電子帯(Ev)に移動する。この時、コントロールゲート405に印加した電界が第1フローティングゲート403aを経由して第3フローティングゲート403cに広がることによって第3フローティングゲート403cから注入されたホールは第1フローティングゲート403aの価電子帯(Ev)に移動する。
When the voltage is applied in this manner, the third floating
そして、第1フローティングゲート403aの価電子帯(Ev)に移動したホールはプログラミング設定によって第1フローティングゲート403aの伝導帯(Ec)に注入された電子と結合され、結果的にしきい値電圧を下げる。これにより、第2フローティングゲート403bから第1フローティングゲートに移動した電子が除去され、フラッシュメモリ素子は消去状態を維持することができる。
Then, the holes that have moved to the valence band (Ev) of the first floating
201、401 半導体基板
202、402 トンネル酸化膜
203、203a、203b、403a、403b、403c フローティングゲート
204、404 誘電体膜
205、405 コントロールゲート
201, 401
Claims (27)
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に前記基板表面に沿って互いに接して並んで形成される第1フローティングゲートおよび第2フローティングゲートと、
前記第1フローティングゲート上に形成された誘電体膜と、
前記誘電体膜上に形成されたコントロールゲートと、
前記第1フローティングゲートの両側にある前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成され、
前記第2フローティングゲートは、エネルギーバンドギャップが第1フローティングゲートより大きく、前記誘電体膜よりも小さい物質で形成され、第2導電型不純物が注入されており、前記第2フローティングゲートに電圧印加手段が設けられており、かつ、第2フローティングゲートが前記ソース/ドレイン領域にオーバーラップするように前記トンネル酸化膜上に形成されている ことを特徴とするフラッシュメモリ素子。 A first conductivity type semiconductor substrate in which a field region and an active region are defined;
A tunnel oxide film formed on the active region;
A first floating gate and a second floating gate formed on and in contact with each other along the substrate surface on the tunnel oxide film;
A dielectric film formed on the first floating gate;
A control gate formed on the dielectric film ;
A second conductivity type source / drain region formed in an active region of the semiconductor substrate on both sides of the first floating gate;
The second floating gate is formed of a material having an energy band gap larger than that of the first floating gate and smaller than that of the dielectric film, and a second conductivity type impurity is implanted, and voltage applying means is applied to the second floating gate. And a second floating gate is formed on the tunnel oxide film so as to overlap the source / drain region.
前記コントロールゲートに正(+)の電圧を、前記第2フローティングゲートに接地又は陰(−)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域及び半導体基板をフローティングさせ、前記第2フローティングゲートで電子が発生して前記電子が前記第1フローティングゲートに移動して貯蔵されるようにすることを特徴とするフラッシュメモリ素子のプログラミング方法。 A first floating gate and a second floating gate formed on the first conductivity type semiconductor substrate in contact with each other along the surface of the substrate through a tunnel oxide film, and formed on the first floating gate. A dielectric film; a control gate formed on the dielectric film; and a second conductivity type source / drain region formed on a semiconductor substrate on both sides of the first floating gate. In the method of programming a flash memory device, the energy band gap is made of a material larger than the first floating gate and smaller than the dielectric film, and the second conductivity type impurity is implanted.
A positive (+) voltage is applied to the control gate, and a ground or negative (-) voltage is applied to the second floating gate. At the same time, the source / drain regions and the semiconductor substrate are floated, and the second floating gate A method of programming a flash memory device, comprising generating electrons and moving the electrons to the first floating gate for storage.
前記第1フローティングゲートにホールを注入させ、第1フローティングゲートに格納されている電子と、前記注入されたホールとの結合を誘導するか、F−Nトンネリング方法を用いて第1フローティングゲートに格納された電子を前記半導体基板に放電させて消去することを特徴とするフラッシュメモリ素子の消去方法。 A first floating gate and a second floating gate formed on the first conductivity type semiconductor substrate in contact with each other along the surface of the substrate through a tunnel oxide film, and formed on the first floating gate. A dielectric film; a control gate formed on the dielectric film; and a second conductivity type source / drain region formed on a semiconductor substrate on both sides of the first floating gate. The flash memory device is formed of a material having an energy band gap larger than that of the first floating gate and smaller than that of the dielectric film, implanted with a second conductivity type impurity, and storing electrons in the first floating gate. In the erasing method,
Holes are injected into the first floating gate to induce coupling between electrons stored in the first floating gate and the injected holes, or stored in the first floating gate using an FN tunneling method. A method of erasing a flash memory device, wherein the erased electrons are discharged to the semiconductor substrate for erasing.
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に前記基板表面に沿って互いに接して並んで形成された第1フローティングゲート及び第2フローティングゲートと、
前記第1フローティングゲート及び第2フローティングゲート上にかけて形成された誘電体膜と、
前記誘電体膜上に形成されたコントロールゲートと、
前記第1フローティングゲートの前記第2フローティングゲートとの接合面に対向する側に位置する、前記半導体基板のアクティブ領域に形成された第2導電型ソース領域と、
前記第2フローティングゲートの前記第1フローティングゲートとの接合面に対向する側に位置する、前記半導体基板のアクティブ領域に形成された第2導電型ドレイン領域と を含んで構成され、
前記第2フローティングゲートは、エネルギーバンドギャップが第1フローティングゲートより大きく前記誘電体膜よりも小さい物質で形成されている ことを特徴とするフラッシュメモリ素子。 A first conductivity type semiconductor substrate in which a field region and an active region are formed;
A tunnel oxide film formed on the active region;
A first floating gate and a second floating gate formed on and in contact with each other along the substrate surface on the tunnel oxide film;
A dielectric film formed over the first floating gate and the second floating gate;
A control gate formed on the dielectric film ;
A second conductivity type source region formed in an active region of the semiconductor substrate, located on a side of the first floating gate facing the junction surface with the second floating gate;
A second conductivity type drain region formed in an active region of the semiconductor substrate located on a side of the second floating gate facing the junction surface with the first floating gate;
The flash memory device, wherein the second floating gate is formed of a material having an energy band gap larger than that of the first floating gate and smaller than that of the dielectric film.
前記コントロールゲート及び前記ドレイン領域に正(+)の電圧を印加し、前記半導体基板とソース領域を接地させ、前記ドレイン領域の空乏領域でホット電子を発生させ、前記ホット電子が前記トンネル酸化膜を経て第2フローティングゲートに注入され、前記第2フローティングゲートに注入された電子が第1フローティングゲートに移動させることを特徴とするフラッシュメモリ素子のプログラミング方法。 A first floating gate and a second floating gate formed on and in contact with each other along the surface of the substrate through a tunnel oxide film; and a dielectric formed on the first and second floating gates. A body film, a control gate formed on the dielectric film, and a source and drain region of a second conductivity type formed on the semiconductor substrate on both sides of the first and second floating gates, In a method of programming a flash memory device, the second floating gate is formed of a material having an energy band gap larger than that of the first floating gate and smaller than that of the dielectric film.
A positive (+) voltage is applied to the control gate and the drain region, the semiconductor substrate and the source region are grounded, hot electrons are generated in the depletion region of the drain region, and the hot electrons pass through the tunnel oxide film. A method of programming a flash memory device, wherein the electrons are injected into the second floating gate and the electrons injected into the second floating gate are moved to the first floating gate.
前記コントロールゲート及び前記ドレイン領域にそれぞれ負(−)の電圧と正(+)の電圧を印加し、前記半導体基板と前記ソース領域を接地又はフローティングさせて、前記ドレイン領域の空乏領域でホールを発生させ、前記ホールを前記トンネル酸化膜を経て前記第2フローティングゲートに注入させ、前記第2フローティングゲートに注入されたホールを前記第1フローティングゲートに移動させて、前記第1フローティングゲートに格納された電子に結合させて消去することを特徴とするフラッシュメモリ素子の消去方法。 A first floating gate and a second floating gate formed on and in contact with each other along the surface of the substrate through a tunnel oxide film; and a dielectric formed on the first and second floating gates. A body film, a control gate formed on the dielectric film, and a source and drain region of a second conductivity type formed on the semiconductor substrate on both sides of the first and second floating gates, In the method of erasing a flash memory device, the second floating gate is formed of a material having an energy band gap larger than that of the first floating gate and smaller than the dielectric film, and electrons are stored in the first floating gate.
A negative (-) voltage and a positive (+) voltage are applied to the control gate and the drain region, respectively, and the semiconductor substrate and the source region are grounded or floated to generate holes in the depletion region of the drain region. The holes are injected into the second floating gate through the tunnel oxide film, and the holes injected into the second floating gate are moved to the first floating gate and stored in the first floating gate. A method of erasing a flash memory device, wherein the erasing is performed by combining with electrons.
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成された第1フローティングゲートと、
前記第1フローティングゲート上に形成された誘電体膜と、
前記第1フローティングゲートの両側に、前記基板表面に沿って互いに接して並ん形成された第2、第3フローティングゲートであって、前記第2、第3フローティングゲートは、エネルギーバンドギャップが前記第1フローティングゲートより大きく、前記誘電体膜より小さな物質で形成される、第2、第3フローティングゲートと、
前記誘電体膜上に形成されたコントロールゲートと、
前記第1フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第2導電型ソース/ドレイン領域とを含んで構成され、
前記第2フローティングゲートは、第2導電型不純物イオンが注入され、
前記第3フローティングゲートは、第1導電型不純物イオンが注入され、
前記第2、第3フローティングゲートはそれぞれに電圧印加手段が設けられており、前記ソース/ドレイン領域にオーバーラップするように前記トンネル酸化膜上形成される ことを特徴とするフラッシュメモリ素子。 A first conductivity type semiconductor substrate in which a field region and an active region are formed;
A tunnel oxide film formed on the active region;
A first floating gate formed on the tunnel oxide film;
A dielectric film formed on the first floating gate;
Second and third floating gates formed on both sides of the first floating gate so as to be in contact with each other along the substrate surface, wherein the second and third floating gates have an energy band gap of the first floating gate. Second and third floating gates formed of a material larger than the floating gate and smaller than the dielectric film;
A control gate formed on the dielectric film ;
A second conductivity type source / drain region formed in an active region of the semiconductor substrate on both sides of the first floating gate;
The second floating gate is implanted with second conductivity type impurity ions,
The third floating gate is implanted with first conductivity type impurity ions,
A voltage applying means is provided for each of the second and third floating gates, and the second and third floating gates are formed on the tunnel oxide film so as to overlap the source / drain regions.
前記コントロールゲートに正(+)の電圧を、前記第2フローティングゲートに接地又は負(−)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域及び半導体基板をフローティングさせ、前記第2フローティングゲートで電子が発生して前記電子が前記第1フローティングゲートに移動して格納されるようにすることを特徴とするフラッシュメモリ素子のプログラミング方法。 A first floating gate and second and third floating gates formed on both sides of the first floating gate and arranged in contact with each other along the surface of the substrate on a first conductive type semiconductor substrate with a tunnel oxide film therebetween A dielectric film formed on the first floating gate, a control gate formed on the dielectric film, and a second conductivity type source formed on the semiconductor substrate on both sides of the first floating gate. A drain region, and an energy band gap of the second and third floating gates is made of a material larger than that of the first floating gate and smaller than that of the dielectric film, and the second floating gate is made of a second conductivity type impurity ion. And the third floating gate is implanted with first conductivity type impurity ions. In the programming method of the flash memory device,
A positive (+) voltage is applied to the control gate, and a ground or negative (-) voltage is applied to the second floating gate. At the same time, the source / drain regions and the semiconductor substrate are floated, and the second floating gate A method of programming a flash memory device, comprising generating electrons and moving the electrons to the first floating gate for storage.
前記コントロールゲートに接地又は負(−)の電圧を、前記第3フローティングゲートに陽(+)の電圧をそれぞれ印加すると同時に、前記ソース/ドレイン領域と前記半導体基板及び第2フローティングゲートをフローティングさせ、前記第3フローティングゲートにホールを発生させ、前記発生したホールを前記第1フローティングゲートに移動させて前記電子と結合させるようにして消去することを特徴とするフラッシュメモリ素子の消去方法。 A first floating gate and second and third floating gates formed on both sides of the first floating gate and arranged in contact with each other along the surface of the substrate on a first conductive type semiconductor substrate with a tunnel oxide film therebetween A dielectric film formed on the first floating gate, a control gate formed on the dielectric film, and a second conductivity type source formed on the semiconductor substrate on both sides of the first floating gate. A drain region, wherein the second and third floating gates are formed of a material having an energy band gap larger than that of the first floating gate and smaller than that of the dielectric film, and second conductivity type impurity ions are formed in the second floating gate. And first conductivity type impurity ions are implanted into the third floating gate. In state, the erase method of a flash memory device which electrons in the first floating gate is stored,
Applying a ground or negative (-) voltage to the control gate and a positive (+) voltage to the third floating gate, respectively, and simultaneously floating the source / drain region, the semiconductor substrate and the second floating gate, A method of erasing a flash memory device, wherein holes are generated in the third floating gate, and the generated holes are moved to the first floating gate to be coupled with the electrons.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030101387A KR100604188B1 (en) | 2003-12-31 | 2003-12-31 | Flash memory device and method for its programming and erasing |
KR1020030101389A KR100575357B1 (en) | 2003-12-31 | 2003-12-31 | Flash memory device and method for its programming and erasing |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005197683A JP2005197683A (en) | 2005-07-21 |
JP4485932B2 true JP4485932B2 (en) | 2010-06-23 |
Family
ID=34703455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004369174A Expired - Fee Related JP4485932B2 (en) | 2003-12-31 | 2004-12-21 | Flash memory device and programming and erasing method using the same |
Country Status (3)
Country | Link |
---|---|
US (2) | US7538378B2 (en) |
JP (1) | JP4485932B2 (en) |
DE (1) | DE102004062969A1 (en) |
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---|---|---|---|---|
US5886368A (en) * | 1997-07-29 | 1999-03-23 | Micron Technology, Inc. | Transistor with silicon oxycarbide gate and methods of fabrication and use |
US6737320B2 (en) * | 2002-08-29 | 2004-05-18 | Micron Technology, Inc. | Double-doped polysilicon floating gate |
-
2004
- 2004-12-21 JP JP2004369174A patent/JP4485932B2/en not_active Expired - Fee Related
- 2004-12-28 US US11/022,889 patent/US7538378B2/en not_active Expired - Fee Related
- 2004-12-28 DE DE102004062969A patent/DE102004062969A1/en not_active Ceased
-
2009
- 2009-04-15 US US12/424,395 patent/US7804121B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
DE102004062969A1 (en) | 2005-09-08 |
US20050141281A1 (en) | 2005-06-30 |
US7538378B2 (en) | 2009-05-26 |
US20090206382A1 (en) | 2009-08-20 |
JP2005197683A (en) | 2005-07-21 |
US7804121B2 (en) | 2010-09-28 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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RD01 | Notification of change of attorney |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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