JP4484017B2

JP4484017B2 - Bidirectional thyristor

Info

Publication number: JP4484017B2
Application number: JP2003186861A
Authority: JP
Inventors: 竜也神村; 哲也高橋
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2010-06-16
Anticipated expiration: 2023-06-30
Also published as: JP2005026262A

Description

【０００１】
【発明の属する技術分野】
本発明は、比較的大きい転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが得られ、且つゲートトリガ電流Ｉ_GTが比較的小さい双方向サイリスタ即ちトライアックに関する。
【０００２】
【従来の技術】
【特許文献１】
特公昭６０−４３６７１号公報
前記特許文献１等で公知の典型的なトライアックは、例えば図１及び図２に示すように、第１，第２，第３及び第４のＮ形半導体領域Ｎ１，Ｎ２，Ｎ３，Ｎ４と、第１及び第２のＰ形半導体領域Ｐ１，Ｐ２とを有する半導体基板１と、第１及び第２の主電極Ｔ１，Ｔ２と、ゲート電極Ｇと、絶縁層４とから成る。第１の主電極Ｔ１及びゲート電極Ｇは半導体基板１の一方の主表面２に配置され、第２の主電極Ｔ２は他方の主表面３に配置されている。第２のＮ形半導体領域Ｎ2には複数の貫通孔５が設けられ、ここを介して第１のＰ形半導体領域Ｐ1が第１の主電極Ｔ1に接続されている。この双方向サイリスタは、Ｎ２，Ｐ１，Ｎ１，Ｐ２から成る第１のサイリスタ部分と、Ｐ１，Ｎ１，Ｐ２，Ｎ３から成る第２のサイリスタ部分との並置した構成になっており、次の４つのモードでターンオンする。
（１）第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを正電位にしてターンオンさせる第１のモード。
（２）第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が正電位の時にゲート電極Ｇを負電位にしてターンオンさせる第２のモード。
（３）第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを負電位にしてターンオンさせる第３のモード。
（４）第１の主電極Ｔ１を基準にして第２の主電極Ｔ２が負電位の時にゲート電極Ｇを正電位にしてターンオンさせる第４のモード。
【０００３】
【発明が解決しょうとする課題】
トライアックは、２つの逆阻止サイリスタ即ちＳＣＲを逆方向並列に接続したものと同様に動作するので、一般に交流制御用素子として使用される。従って、トライアックが交流回路に使用されている時には、トライアックにおける第１の方向の電流が流れる第1のサイリスタ部分と第２の方向の電流が流れる第２のサイリスタ部分とが交互に導通する。ところで、半導体基板１の内のキャリアのライフタイムにより、第１のサイリスタ部分がオフ状態になってもキャリアが半導体基板１内にしばらく残存する。また、電流と電圧との間に位相差を有している交流回路にトライアックが使用されている時には、第１のサイリスタ部分を流れる第１の方向の電流が零になった時に第１のサイリスタ部分に対して逆方向電圧が印加されることがある。この場合、第１のサイリスタ部分がオフ時に逆方向電圧が印加されると、蓄積キャリアがトリガ電流となってトライアックを誤動作させることがある。この誤動作はターンオフ時の逆方向電圧の立ち上りが速いほど発生し易い。誤動作に対する耐量の評価に、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが使用されている。この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは、誤動作によってトライアックが導通状態になる電圧上昇率の臨界植を示している。誤動作防止のためには、この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは大きいことが望ましい。
【０００４】
転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを大きくするために、半導体基板１に重金属を拡散してキャリアの寿命(ライフタイム)を短くする方法、又は残存キャリアの影響を弱めるために第１及び第２のサイリスタ部分の間隔を大きくする方法等が考えられる。しかし、前者の方法は高温動作時に漏れ電流が増大したり、オン抵抗が増大する等の問題を有する。また、後者の方法は、半導体基板のサイズ(チップサイズ)が増大するため、コストアップを招来する。また、半導体拡散領域の構造変更によって感度を低下させることによって転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを増加させることも考えられるが、ゲ−トトリガ電流Ｉ_GTが増加するため望ましくない。
【０００５】
そこで、本発明の目的は、ゲ−トトリガ電流が比較的小さく且つ転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが比較的大きい双方向サイリスタを提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明を実施形態を示す図面の参照符号を伴って説明する。但し、特許請求の範囲及びここでの参照符号は、本発明の理解を助けるためのものであって、本発明を限定するものではない。本発明は、半導体基板（１）と、前記半導体基板（１）の一方の表面（２）上に設けられた第１の主電極（Ｔ１）及びゲート電極（Ｇ）と、前記半導体基板（１）の他方の表面（３）に設けられた第２の主電極（Ｔ２）とを備え、前記半導体基板（１）が、第１の導電形の第１の半導体領域（Ｎ１）と、前記第１の半導体領域（Ｎ１）の一方の表面側に隣接配置され且つ前記半導体基板（１）の前記一方の表面（２）に露出する部分を有している第１の導電形と反対の第２の導電形の第２の半導体領域（Ｐ１）と、前記第１の半導体領域（Ｎ１）の他方の表面側に隣接配置され且つ前記半導体基板（１）の前記他方の表面（３）に露出する部分を有している第２の導電形の第３の半導体領域（Ｐ２）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の表面（１２）に露出する部分を有している第１の導電形の第４の半導体領域（Ｎ２）と、前記第３の半導体領域（Ｐ２）に隣接配置され且つ前記半導体基板（１）の前記他方の表面（３）に露出する部分を有している第１の導電形の第５の半導体領域（Ｎ３）と、前記第２の半導体領域（Ｐ１）に隣接配置され且つ前記半導体基板（１）の前記一方の表面（２）に露出する部分を有している第１の導電形の第６の半導体領域（Ｎ４）とを有し、前記第１の主電極（Ｔ１）が前記第２の半導体領域（Ｐ１）と前記第４の半導体領域（Ｎ２）との両方に接続され、前記第２の主電極（Ｔ２）が前記第３の半導体領域（Ｐ２）と前記第５の半導体領域（Ｎ３）との両方に接続され、前記ゲート電極（Ｇ）が前記第２の半導体領域（Ｐ１）と前記第６の半導体領域（Ｎ４）との両方に接続されている双方向サイリスタにおいて、前記半導体基板（１）の前記一方の表面（２）に対して垂直な方向から見て前記第６の半導体領域（Ｎ４）と前記第１の主電極（Ｔ１）との間に、前記第４の半導体領域（Ｎ２）に対して分離されているゲートトリガ電流抑制部分が配置されており、前記ゲートトリガ電流抑制部分は、前記半導体基板（１）の前記一方の表面（２）に対して垂直な方向から見て、前記第１の主電極（Ｔ１）の前記第５の半導体領域（Ｎ３）に重なる部分（Ｔ１ｂ）と前記第６の半導体領域（Ｎ４）との間に配置され、前記第４の半導体領域（Ｎ２）と前記第６の半導体領域（Ｎ４）との間に配置されていないことを特徴とする双方向サイリスタに係わるものである。
【０００７】
前記抑制部分は、第１導電形の半導体領域又は絶縁物質であることが望ましい。
抑制部分を第１導電形の半導体領域で構成する時には第１の半導体領域の一部を半導体基板１の一方の表面（２）まで延在させた構成にすることが望ましい。しかし、この抑制部分の半導体領域を第１の半導体領域（Ｎ1）に対して非連結状態に構成することができる。この場合には第２の半導体領域（Ｐ1）の中に抑制部分（１０）の半導体領域を島状に配置する。抑制部分を絶縁物質で構成する場合には、半導体基板（１）に孔を形成して空気による絶縁領域を設けるか又はシリコン酸化物等の絶縁部分を設ける。
【０００８】
【発明の効果】
本発明に従ってゲ−トトリガ電流の抑制部分を設けると、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの低下による誤動作の発生を伴わないで、ゲ−トトリガ電流の無効成分を低減させてトリガ感度を向上させることができる。
【０００９】
【発明の実施の形態】
次に、図３〜図８を参照して本発明の実施形態及び実施例を説明する。
【００１０】
【実施例１】
図３〜図７に示す本発明の実施例１に従うトライアックは、図１及び図２に示す従来のトライアックにゲ−トトリガ電流の抑制部分１０を追加し、この他は図１及び図２と同様に構成したものである。従って、図３〜図７に示す実施例１のトライアックは、図１及び図２のトライアックと同様に、第１、第２、第３及び第４のＮ形半導体領域Ｎ1，Ｎ2，Ｎ3，Ｎ4と、第１及び第２のＰ形半導体領域Ｐ1，Ｐ2とを有する半導体基板１と、第１及び第２の主電極Ｔ1，Ｔ2と、ゲ−ト電極Ｇと、絶縁層４とを備え、更に、本発明に従うゲ−トトリガ電流抑制成分１０を備えている。
【００１１】
第１の導電形の第１の半導体領域としての第１のＮ形半導体領域Ｎ1は、基板１の厚み方向の中央部分に配置されている。第２導電形の第２の半導体領域としての第１のＰ形半導体領域Ｐ1は、基板１の一方の表面２と第１のＮ形半導体領域Ｎ1との間に配置され、且つ第１のＮ形半導体領域Ｎ1に隣接し且つその一部が一方の表面２に露出している。第２導電形の第３の半導体領域としての第２のＰ形半導体領域Ｐ2は、第１のＮ形半導体領域Ｎ1と基板１の他方の表面３との間に配置され且つ第１のＮ形半導体領域Ｎ1に隣接し且つその一部が他方の表面３に露出している。第１導電形の第４の半導体領域としての第２のＮ形半導体領域Ｎ2は、第１のＰ形半導体領域Ｐ1と一方の表面２との間に配置され且つ第１のＰ形半導体領域Ｐ1に隣接し且つ一方の表面２に露出している。この第２のＮ形半導体領域Ｎ2は第１のＰ形半導体領域Ｐ1の中に例えばＮ形不純物の拡散によって島状に形成される。第１導電形の第５の半導体領域としての第３のＮ形半導体領域Ｎ3は、第２のＰ形半導体領域Ｐ2と他方の表面３との間に配置され且つ第２のＰ形半導体領域Ｐ2に隣接し且つ他方の表面３に露出している。この第３のＮ形半導体領域Ｎ3は第２のＰ形半導体領域Ｐ2の中に例えばＮ形不純物の拡散によって島状に形成される。第１導電形の第６の半導体領域としての第４のＮ形半導体領域Ｎ４は、第２のＮ形半導体領域Ｎ2と同様に第１のＰ形半導体領域Ｐ1と一方の表面２との間に配置され且つ第１のＰ形半導体領域Ｐ1に隣接し且つ一方の表面２に露出している。この第４のＮ形半導体領域Ｎ４は第１のＰ形半導体領域Ｐ1の中に例えばＮ形不純物の拡散によって島状に形成される。本発明に従うゲ−トトリガ電流抑制部分１０はＮ形の半導体領域から成り、第１のＮ形半導体領域Ｎ1と基板１の一方の表面２との間に配置されている。この実施例のゲ−トトリガ電流抑制部分１０は、第１のＮ形半導体領域Ｎ1に隣接し且つ一方の表面２に露出しているＮ形半導体領域から成り、第２のＮ形半導体領域Ｎ2からは第１のＰ形半導体領域Ｐ1によって分離されている。
【００１２】
図３及び図６から明らかなように平面的に見て第２及び第３のＮ形半導体領域Ｎ2、Ｎ3は互いに重ならないように配置されている。これにより、第２のＮ形半導体領域Ｎ2と第１のＰ形半導体領域Ｐ1と第１のＮ形半導体領域Ｎ1と第２のＰ形半導体領域Ｐ2とによって第１の極性を有する第１のサイリスタ部分が構成され、第３のＮ形半導体領域Ｎ3と第２のＰ形半導体領域Ｐ2と第１のＮ形半導体領域Ｎ1と第１のＰ形半導体領域Ｐ1とによって第２の極性を有する第２のサイリスタ部分が構成されている。
【００１３】
ゲ−ト電極Ｇが接続されている第４のＮ形半導体領域Ｎ4は、図３から明らかなように平面的に見て第２のＮ形半導体領域Ｎ2から離間し、第３のＮ形半導体領域Ｎ3に重なるように配置されている。この実施例では平面形状が四角形の基板１の一方の表面２の１つの角の近くに第４のＮ形半導体領域Ｎ4が配置されている。
【００１４】
第２のＮ形半導体領域Ｎ2の平面形状は台形である。第３のＮ形半導体領域Ｎ3の平面形状は、第２のＮ形半導体領域Ｎ2と同様な台形部分に四角形部分を加えた形状である。
【００１５】
ゲ−トトリガ電流抑制部分１０は長方形の平面形状を有し、第１の主電極Ｔ1とゲ−ト電極Ｇとの間に配置されている。
【００１６】
金属から成る第１の主電極Ｔ1は基板１の一方の表面２において第１のＰ形半導体領域Ｐ1と第２のＮ型半導体領域Ｎ2との両方に接続されている。即ち、第１の主電極Ｔ1は第１のサイリスタ部分の第２のＮ形半導体領域Ｎ2 と第１のＰ形半導体領域Ｐ1とに接続された第１の部分Ｔ1ａと、第２のサイリスタ部分の第３のＮ形半導体領域Ｎ3に対向する第１のＰ形半導体領域Ｐ1に接続された第２の部分Ｔ1ｂとを有する。第１の部分Ｔ1ａにおいては、第１の主電極Ｔ1が第２のＮ型半導体領域Ｎ2に接続されていると共に、第２のＮ型半導体領域Ｎ2 の貫通孔５を介して基板１の一方の表面２に露出している第１のＰ形半導体領域Ｐ1にも接続されている。本発明に従う抑制部分１０はゲ−ト電極Ｇと第１の主電極Ｔ1の第２の部分Ｔ1ｂとの間に配置されている。金属から成る第２の主電極Ｔ2は基板１の他方の表面３において第２のＰ形半導体領域Ｐ2と第３のＮ形半導体領域Ｎ3との両方に接続されている。金属から成るゲ−ト電極Ｇは基板１の一方の表面２において第４のＮ形半導体領域Ｎ4と第１のＰ形半導体領域Ｐ1との両方に接続されている。なお、ゲ−ト電極Ｇの第１のＰ形半導体領域Ｐ1に対する接続は、第４のＮ形半導体領域Ｎ4のゲ−トトリガ電流抑制部分１０に対向している辺とは反対側の辺に隣接する部分で行われている。
【００１７】
図３〜図７のトライアックの前述した第１〜第４のモ−ドのサイリスタ動作は図１及び図２の従来のトライアック及び前記特許文献１等で公知のトライアックと同一であり且つ周知であるので、この詳しい説明を省略する。また、以下の動作説明において、各半導体領域及び電極を図面の参照符号のみで示すこともある。
【００１８】
Ｎ2、Ｐ1、Ｎ1、Ｐ2から成る第１のサイリスタ部分及びＰ1、Ｎ1、Ｐ2、Ｎ3から成る第２のサイリスタ部分は、逆阻止３端子サイリスタ（ＳＣＲ）と同様な原理でオン・オフ動作する。本実施例の基本的トリガ動作は従来のトライアックと同一であり、ゲ−トトリガ電流Ｉ_GTの無効電流成分を低減する点において従来のトライアックと相違している。即ち、本実施例ではゲ−トトリガ電流抑制部分１０が設けられているので、ここを通ってゲ−トトリガ電流が流れることが阻止され、ゲ−トトリガに寄与しない無効電流成分が低減する。
【００１９】
例えば、図１及び図２に示す従来のトライアックにおいて、第１の主電極Ｔ1を基準にして正の方向の電圧をゲ−ト電極Ｇに印加すると、ゲ−ト電極Ｇが第１のＰ形半導体領域Ｐ1に接触している部分から第１のサイリスタ部分の第２のＮ形半導体領域Ｎ2の下及び中を通って第１の主電極Ｔ1の第１の部分Ｔ1ａに向って流れるトリガ有効電流成分Ｉａと、ゲ−ト電極Ｇが第１のＰ形半導体領域Ｐ1に接触している部分から平面的に見て第２のＮ形半導体領域Ｎ2が設けられていない部分に配置された第１の主電極Ｔ1の第２の部分Ｔ1ｂに向って流れるトリガ無効電流成分Ｉｂが生じる。これに対して、図３〜図７の本実施例のトライアックでは、無効電流成分Ｉｂが流れる通路に抑制成分１０が設けられているので、無効電流成分Ｉｂが小さくなる。
【００２０】
前述した第１〜第４のモ−ドにおけるゲ−トトリガ電流Ｉ_GTの有効成分は次の通りである。
（１）第１のモ−ドにおいては、Ｇ−Ｐ1−Ｔ１の経路でＮ2の中及び下を通って流れる電流が有効成分である。この第１のモ−ドの場合には、Ｔ１、Ｎ２、Ｐ１、Ｎ１、Ｐ２、Ｔ２から成る第１のサイリスタ部分がタ−ンオンする。
（２）第２のモ−ドにおいては、Ｔ1−Ｐ1−Ｇの経路でＮ4の中及び下を通って流れる電流が有効成分となる。これにより、Ｎ4Ｐ1接合が順バイアス状態に移行し、Ｎ4からＰ1に電子が注入される。この結果、Ｔ１、Ｎ2、Ｐ1、Ｎ1、Ｐ2、Ｔ2から成る第１のサイリスタ部分がタ−ンオンする。
（３）第３のモ−ドにおいては、第２のモ−ドと同様に、Ｔ1−Ｐ1−Ｇの経路でＮ4の中及び下を通って流れる電流が有効成分となる。この第３のモ−ドの場合には、まず、Ｎ4 P1接合が順バイアス状態に移行し、Ｎ4からＰ1に電子が注入される。この結果、T1 、P1 、N1 、P2 、N3、 T2から成る第２のサイリスタ部分がタ−ンオンする。
（４）第４のモ−ドにおいては、第１のモ−ドと同様にＧ −P1− T１の経路でＮ2の中及び下を通って流れる電流が有効成分である。この第４のモ−ドの場合には、Ｔ１、Ｐ1、Ｎ1、Ｐ2、Ｎ3、Ｔ2の第２のサイリスタ部分がオンになる。
【００２１】
第１のモ−ドでトリガする場合において、ゲ−ト電極Ｇから第１の主電極Ｔ1の第２の部分Ｔ1ｂに流れる電流は無効成分となる。本実施例では、抑制部分１０において上記無効成分が低減されている。この無効成分を減少させるために図１で破線で示す第２の半導体領域Ｎ2の延長部分Ｎ2ａを設けることが考えられる。このような延長部分Ｎ2ａをゲ−ト電極Ｇと第１の主電極Ｔ1の第２の部分Ｔ1ｂとの間に配置すると、第１のＰ形半導体領域Ｐ1におけるゲ−トトリガ電流の通路が狭められ、無効成分が低減する。しかし、第２のＮ形半導体領域Ｎ2が動作した時にこの延長部分Ｎ2ａからもキャリアの注入が起こり、印加電圧の極性反転時に異常トリガが生じ易くなり、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが悪化する。これに対して、本実施例の抑制成分１０は第２のＮ形半導体領域Ｎ2と分離され且つ第１の主電極Ｔ1に接続されていないので，抑制部分１０からのキャリアの注入が発生せず、これによる誤動作が発生せず且つ転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃの悪化も生じない。また、Ｎ4からＰ1に注入される電子の広がりが抑制部分１０によって制限され、第３のモ−ド等において、トリガを良好に行うことができる。
【００２２】
次に、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃについて考える。転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃは、単一半導体基板１内に形成された第１及び第２のサイリスタ部分を交互に動作させた時の残存キャリアによる異常トリガ動作が発生する電圧上昇率の臨界値を示す。この転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃを向上させるためには、ゲ−トトリガ電流Ｉ_GTを、平面的に見て第１及び第２のサイリスタ部分の境界部分から離間した領域に集中的に流すことが望ましい。本実施例のトライアックによれば、抑制部分１０によるゲ−トトリガ電流Ｉ_GTの電流経路の制限により、第４のＮ形半導体領域Ｎ4のキャリア注入開始点及び第３のＮ形半導体領域Ｎ３の動作開始点を第１及び第２サイリスタ部分の境界から比較的遠ざけることができる。この結果、転流時臨界電圧上昇率（ｄｖ／ｄｔ）ｃが向上している。
【００２３】
上述から明らかなように本実施例は次の効果を有する。
（１）抑制部分１０は、ここからのキャリアの注入を行わず且つ第３のＮ形半導体領域Ｎ3の上方部分に対するキャリアの注入を抑制するので、トライアックの誤動作が防止される。
（２）第１及び第２のサイリスタ部分の間隔を小さく保って転流時臨海電圧上昇率（ｄｖ／ｄｔ）ｃを大きくしても、無効成分が低減しているため、ゲ−トトリガ電流Ｉ_GTを比較的小さくすることができ、感度を比較的高くすることができる。
（３）抑制部分１０の働きにより、第４のモ−ドにおいて比較的大きくなる第１の主電極Ｔ1からゲ−ト電極Ｇに流れるゲ−トトリガ電流Ｉ_GTを適切な値に調整することができる。
【００２４】
【実施例２】
図８に示す実施例２のトライアックは、変形された抑制部分１０ａを設け、この他は図３〜図７と同一に形成したものである。図８の変形された抑制部分１０ａは、例えばシリコン酸化物等の絶縁物質から成り、図３〜図６の抑制部分１０と同じ位置に配置されている。この変形された抑制部分１０ａは、図３〜図６の抑制部分１０と同様にゲ−トトリガ電流の無効成分を制限し且つキャリアを注入しない。従って、実施例２によっても実施例１と同様な効果が得られる。
【００２５】
なお、抑制部分１０、１０ａの深さは、第１のＰ形半導体領域Ｐ1よりも浅くともよい。また、図８における絶縁物質から成る抑制部分１０ａを基板１に形成した孔に置き換えることができる。
【００２６】
【変形例】
本発明は上述の実施例に限定されるものでなく、例えば次の変形が可能なものである。
（１）抑制部分１０，１０ａを複数の部分に分割することができる。
（２）第２のＮ形半導体領域Ｎ2に開孔５を形成しないで、第１のサイリスタ部分においても第１の主電極Ｔ1を第１のＰ形半導体領域Ｐ1に接続することができる。この場合には、第１のサイリスタ部分における第１のＰ形半導体領域Ｐ1のゲ−ト電極Ｇからできるだけ離れた部分に第１の主端子Ｔ1を接続する。
（３）各半導体領域Ｎ1、Ｎ2、Ｎ3、Ｎ4、Ｐ1、Ｐ2のパタ−ンを変形することができる。また基板１の側面全体をＰ型半導体とすることができる。
【図面の簡単な説明】
【図１】従来のトライアックを示す平面図である。
【図２】図１のＡ−Ａ線断面図である。
【図３】本発明に従う実施例１のトライアックを示す平面図である。
【図４】実施例１のトライアックの図３、図６及び図７のＡ´−Ａ´線に相当する部分を示す断面図である。
【図５】図３のＢ−Ｂ線を示す断面図である。
【図６】図３の半導体基板１の一方の表面を示す平面図である。
【図７】図４のＣ−Ｃ線を示す断面図である。
【図８】本発明に従う実施例２のトライアックを図４と同様に示す断面図である。
【符号の説明】
１半導体基板
Ｔ1 第１の主電極
Ｔ2 第２の主電極
Ｇゲ−ト電極
Ｎ1 第１のＮ形半導体領域（第１の半導体領域）
Ｐ1 第１のＰ形半導体領域（第２の半導体領域）
Ｐ2 第２のＰ形半導体領域（第３の半導体領域）
Ｎ2 第２のＮ形半導体領域（第４の半導体領域）
Ｎ3 第３のＮ形半導体領域（第５の半導体領域）
Ｎ4 第４のＮ形半導体領域（第６の半導体領域）
１０，１０ａゲ−トトリガ電流抑制部分[0001]
BACKGROUND OF THE INVENTION
The present invention is relatively large when the commutation threshold voltage rise rate (dv / dt) c are obtained, and the gate trigger current I _GT is about relatively small bidirectional thyristor i.e. triacs.
[0002]
[Prior art]
[Patent Document 1]
A typical triac known in Japanese Patent Publication No. 60-43671 is disclosed in, for example, the first, second, third and fourth N-type semiconductor regions N1, as shown in FIGS. N2, N3, N4, semiconductor substrate 1 having first and second P-type semiconductor regions P1, P2, first and second main electrodes T1, T2, gate electrode G, insulating layer 4 Consists of. The first main electrode T1 and the gate electrode G are disposed on one main surface 2 of the semiconductor substrate 1, and the second main electrode T2 is disposed on the other main surface 3. A plurality of through holes 5 are provided in the second N-type semiconductor region N2, through which the first P-type semiconductor region P1 is connected to the first main electrode T1. This bidirectional thyristor has a configuration in which a first thyristor portion composed of N2, P1, N1, and P2 and a second thyristor portion composed of P1, N1, P2, and N3 are juxtaposed. Turn on in mode.
(1) A first mode in which the gate electrode G is turned on with a positive potential when the second main electrode T2 is at a positive potential with reference to the first main electrode T1.
(2) A second mode in which the gate electrode G is turned to a negative potential when the second main electrode T2 is at a positive potential with the first main electrode T1 as a reference.
(3) A third mode in which the gate electrode G is turned to a negative potential when the second main electrode T2 is a negative potential with the first main electrode T1 as a reference.
(4) A fourth mode in which the gate electrode G is turned on with a positive potential when the second main electrode T2 has a negative potential with respect to the first main electrode T1.
[0003]
[Problems to be solved by the invention]
Since the triac operates in the same manner as two reverse blocking thyristors or SCRs connected in parallel in the reverse direction, it is generally used as an AC control element. Therefore, when the triac is used in an AC circuit, the first thyristor portion in which the current in the first direction flows in the triac and the second thyristor portion in which the current in the second direction flow are alternately conducted. By the way, due to the lifetime of the carrier in the semiconductor substrate 1, even if the first thyristor portion is turned off, the carrier remains in the semiconductor substrate 1 for a while. Further, when a triac is used in an AC circuit having a phase difference between current and voltage, the first thyristor is used when the current in the first direction flowing through the first thyristor portion becomes zero. A reverse voltage may be applied to the portion. In this case, if a reverse voltage is applied when the first thyristor portion is off, the stored carrier may become a trigger current and cause the triac to malfunction. This malfunction is more likely to occur as the reverse voltage rises faster at turn-off. The critical voltage increase rate (dv / dt) c at the time of commutation is used for evaluation of the tolerance for malfunction. The commutation critical voltage increase rate (dv / dt) c indicates the critical voltage increase rate at which the triac becomes conductive due to malfunction. In order to prevent malfunction, it is desirable that the critical voltage increase rate (dv / dt) c during commutation is large.
[0004]
In order to increase the critical voltage increase rate (dv / dt) c at the time of commutation, a method of shortening the lifetime of carriers by diffusing heavy metals into the semiconductor substrate 1 or a method for reducing the influence of residual carriers A method of increasing the interval between the first and second thyristor portions is conceivable. However, the former method has problems such as increased leakage current and increased on-resistance during high temperature operation. In addition, the latter method increases the size of the semiconductor substrate (chip size), leading to an increase in cost. Moreover, it is conceivable to increase the time of the commutation threshold voltage rise rate (dv / dt) c by reducing the sensitivity by the structure change of the semiconductor diffusion regions, gate - Totoriga current I _GT is undesirable to increase.
[0005]
Therefore, an object of the present invention is to provide a bidirectional thyristor having a relatively small gate trigger current and a relatively large commutation critical voltage increase rate (dv / dt) c.
[0006]
[Means for Solving the Problems]
To solve the above problems and achieve the above object, the present invention will be described with reference numerals in the drawings showing the embodiments. It should be noted, however, that the claims and the reference signs used herein are intended to assist the understanding of the present invention and are not intended to limit the present invention. The present invention relates to a semiconductor substrate (1), a first main electrode (T1) and a gate electrode (G) provided on one surface (2) of the semiconductor substrate (1), and the semiconductor substrate (1). ) On the other surface (3), and the semiconductor substrate (1) includes a first semiconductor region (N1) of a first conductivity type, and the second main electrode (T2). The second opposite to the first conductivity type having a portion that is disposed adjacent to one surface side of one semiconductor region (N1) and exposed to the one surface (2) of the semiconductor substrate (1). The second semiconductor region (P1) of the conductivity type and the other surface side of the first semiconductor region (N1) are disposed adjacent to each other and exposed to the other surface (3) of the semiconductor substrate (1). A third semiconductor region (P2) of the second conductivity type having a portion and adjacent to the second semiconductor region (P1) A fourth semiconductor region (N2) of the first conductivity type having a portion placed and exposed on the one surface (12) of the semiconductor substrate (1), and the third semiconductor region (P2) ) And a fifth semiconductor region (N3) of the first conductivity type having a portion exposed to the other surface (3) of the semiconductor substrate (1), and the second semiconductor A sixth semiconductor region (N4) of the first conductivity type that is disposed adjacent to the region (P1) and has a portion exposed to the one surface (2) of the semiconductor substrate (1). The first main electrode (T1) is connected to both the second semiconductor region (P1) and the fourth semiconductor region (N2), and the second main electrode (T2) is connected to the third semiconductor region (P2). Connected to both the semiconductor region (P2) and the fifth semiconductor region (N3), and the gate electrode ( In the bidirectional thyristor connected to both the second semiconductor region (P1) and the sixth semiconductor region (N4) with respect to the one surface (2) of the semiconductor substrate (1). Gate trigger current separated from the fourth semiconductor region (N2) between the sixth semiconductor region (N4) and the first main electrode (T1) when viewed in a vertical direction. A suppression portion is disposed , and the gate trigger current suppression portion is formed on the first main electrode (T1) when viewed from a direction perpendicular to the one surface (2) of the semiconductor substrate (1). The fourth semiconductor region (N2) and the sixth semiconductor region (N4) are disposed between the portion (T1b) overlapping the fifth semiconductor region (N3) and the sixth semiconductor region (N4). ) Characterized by not being placed between It relates to thyristors.
[0007]
The suppression portion may be a first conductivity type semiconductor region or an insulating material.
When the suppression portion is configured by the semiconductor region of the first conductivity type, it is desirable that a part of the first semiconductor region extends to one surface (2) of the semiconductor substrate 1. However, the semiconductor region of the suppression portion can be configured in a non-connected state with respect to the first semiconductor region (N1). In this case, the semiconductor region of the suppression portion (10) is arranged in an island shape in the second semiconductor region (P1). When the restraining portion is made of an insulating material, a hole is formed in the semiconductor substrate (1) to provide an insulating region by air, or an insulating portion such as silicon oxide is provided.
[0008]
【The invention's effect】
When the gate trigger current suppression portion is provided according to the present invention, the trigger component is reduced by reducing the ineffective component of the gate trigger current without causing malfunction due to a decrease in the commutation critical voltage increase rate (dv / dt) c. Sensitivity can be improved.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments and examples of the present invention will be described with reference to FIGS.
[0010]
[Example 1]
The triac according to the first embodiment of the present invention shown in FIGS. 3 to 7 is similar to FIGS. 1 and 2 except that a gate trigger current suppression portion 10 is added to the conventional triac shown in FIGS. It is configured. Accordingly, the triac of the first embodiment shown in FIGS. 3 to 7 is similar to the triac of FIGS. 1 and 2 in that the first, second, third and fourth N-type semiconductor regions N1, N2, N3, N4. A semiconductor substrate 1 having first and second P-type semiconductor regions P1, P2, a first and second main electrodes T1, T2, a gate electrode G, and an insulating layer 4. Furthermore, a gate trigger current suppression component 10 according to the present invention is provided.
[0011]
The first N-type semiconductor region N1 as the first semiconductor region of the first conductivity type is disposed in the central portion of the substrate 1 in the thickness direction. The first P-type semiconductor region P1 as the second semiconductor region of the second conductivity type is disposed between one surface 2 of the substrate 1 and the first N-type semiconductor region N1, and the first N-type semiconductor region P1. Adjacent to the shape semiconductor region N1 and a part thereof is exposed on one surface 2. The second P-type semiconductor region P2 as the second semiconductor region of the second conductivity type is disposed between the first N-type semiconductor region N1 and the other surface 3 of the substrate 1 and is the first N-type semiconductor region. Adjacent to the semiconductor region N 1 and a part thereof is exposed on the other surface 3. The second N-type semiconductor region N2 as the fourth semiconductor region of the first conductivity type is disposed between the first P-type semiconductor region P1 and the one surface 2 and is the first P-type semiconductor region P1. And exposed on one surface 2. The second N-type semiconductor region N2 is formed in an island shape in the first P-type semiconductor region P1, for example, by diffusion of N-type impurities. The third N-type semiconductor region N3 as the fifth semiconductor region of the first conductivity type is disposed between the second P-type semiconductor region P2 and the other surface 3, and the second P-type semiconductor region P2. And exposed on the other surface 3. The third N-type semiconductor region N3 is formed in an island shape in the second P-type semiconductor region P2 by diffusion of N-type impurities, for example. The fourth N-type semiconductor region N4 as the sixth semiconductor region of the first conductivity type is between the first P-type semiconductor region P1 and one surface 2 in the same manner as the second N-type semiconductor region N2. Arranged and exposed to the first surface 2 adjacent to the first P-type semiconductor region P1. The fourth N-type semiconductor region N4 is formed in an island shape in the first P-type semiconductor region P1, for example, by diffusion of N-type impurities. The gate trigger current suppressing portion 10 according to the present invention is composed of an N-type semiconductor region, and is disposed between the first N-type semiconductor region N1 and one surface 2 of the substrate 1. The gate trigger current suppressing portion 10 of this embodiment is composed of an N-type semiconductor region that is adjacent to the first N-type semiconductor region N1 and exposed on one surface 2, and from the second N-type semiconductor region N2. Are separated by a first P-type semiconductor region P1.
[0012]
As is apparent from FIGS. 3 and 6, the second and third N-type semiconductor regions N2 and N3 are arranged so as not to overlap each other in plan view. Accordingly, the first thyristor having the first polarity is constituted by the second N-type semiconductor region N2, the first P-type semiconductor region P1, the first N-type semiconductor region N1, and the second P-type semiconductor region P2. And a second N-type semiconductor region N3, a second P-type semiconductor region P2, a first N-type semiconductor region N1, and a first P-type semiconductor region P1 have a second polarity. The thyristor portion is configured.
[0013]
The fourth N-type semiconductor region N4 to which the gate electrode G is connected is separated from the second N-type semiconductor region N2 in plan view as is apparent from FIG. They are arranged so as to overlap the region N3. In this embodiment, a fourth N-type semiconductor region N4 is disposed near one corner of one surface 2 of the substrate 1 having a square planar shape.
[0014]
The planar shape of the second N-type semiconductor region N2 is a trapezoid. The planar shape of the third N-type semiconductor region N3 is a shape obtained by adding a square portion to the trapezoidal portion similar to the second N-type semiconductor region N2.
[0015]
The gate trigger current suppression portion 10 has a rectangular planar shape and is disposed between the first main electrode T1 and the gate electrode G.
[0016]
The first main electrode T1 made of metal is connected to both the first P-type semiconductor region P1 and the second N-type semiconductor region N2 on one surface 2 of the substrate 1. That is, the first main electrode T1 includes the first portion T1a connected to the second N-type semiconductor region N2 and the first P-type semiconductor region P1 of the first thyristor portion, and the second thyristor portion. And a second portion T1b connected to the first P-type semiconductor region P1 facing the third N-type semiconductor region N3. In the first portion T1a, the first main electrode T1 is connected to the second N-type semiconductor region N2, and one of the substrates 1 is interposed through the through hole 5 of the second N-type semiconductor region N2. The first P-type semiconductor region P1 exposed on the surface 2 is also connected. The suppression part 10 according to the invention is arranged between the gate electrode G and the second part T1b of the first main electrode T1. The second main electrode T2 made of metal is connected to both the second P-type semiconductor region P2 and the third N-type semiconductor region N3 on the other surface 3 of the substrate 1. A gate electrode G made of metal is connected to both the fourth N-type semiconductor region N4 and the first P-type semiconductor region P1 on one surface 2 of the substrate 1. The connection of the gate electrode G to the first P-type semiconductor region P1 is adjacent to the side opposite to the side facing the gate trigger current suppression portion 10 of the fourth N-type semiconductor region N4. It is done in the part to be.
[0017]
The thyristor operation of the first to fourth modes of the triac shown in FIGS. 3 to 7 is the same as that of the conventional triac shown in FIGS. Therefore, this detailed explanation is omitted. In the following description of the operation, each semiconductor region and electrode may be indicated only by reference numerals in the drawings.
[0018]
The first thyristor portion composed of N2, P1, N1, and P2 and the second thyristor portion composed of P1, N1, P2, and N3 operate on and off on the same principle as that of the reverse blocking three-terminal thyristor (SCR). The basic trigger operation of this embodiment is the same as the conventional triac gate - is different from the conventional triac in terms of reducing the reactive current component of Totoriga current I _GT. In other words, since the gate trigger current suppressing portion 10 is provided in this embodiment, the gate trigger current is prevented from flowing therethrough, and the reactive current component that does not contribute to the gate trigger is reduced.
[0019]
For example, in the conventional triac shown in FIGS. 1 and 2, when a voltage in the positive direction is applied to the gate electrode G with respect to the first main electrode T1, the gate electrode G becomes the first P-type. A trigger effective current that flows from the portion in contact with the semiconductor region P1 to the first portion T1a of the first main electrode T1 through and under the second N-type semiconductor region N2 of the first thyristor portion. The component Ia and the gate electrode G are disposed in a portion where the second N-type semiconductor region N2 is not provided as viewed in plan from the portion in contact with the first P-type semiconductor region P1. The trigger reactive current component Ib flowing toward the second portion T1b of the main electrode T1 is generated. On the other hand, in the triac of the present embodiment shown in FIGS. 3 to 7, since the suppression component 10 is provided in the path through which the reactive current component Ib flows, the reactive current component Ib becomes small.
[0020]
First to fourth mode described above - gate in de - active ingredient of Totoriga current I _GT is as follows.
(1) In the first mode, the current flowing through and under N2 along the GP1-T1 path is the active ingredient. In the case of this first mode, the first thyristor portion comprising T1, N2, P1, N1, P2, and T2 is turned on.
(2) In the second mode, the current flowing through and under N4 along the route T1-P1-G becomes the active component. As a result, the N4P1 junction shifts to the forward bias state, and electrons are injected from N4 to P1. As a result, the first thyristor portion composed of T1, N2, P1, N1, P2, and T2 is turned on.
(3) In the third mode, as in the second mode, the current flowing through and under N4 along the route T1-P1-G becomes the active component. In the third mode, first, the N4 P1 junction is shifted to the forward bias state, and electrons are injected from N4 to P1. As a result, the second thyristor portion composed of T1, P1, N1, P2, N3, and T2 is turned on.
(4) In the fourth mode, as in the first mode, the current flowing through and under N2 along the route G-P1-T1 is the active component. In the case of the fourth mode, the second thyristor portions of T1, P1, N1, P2, N3, and T2 are turned on.
[0021]
When triggering in the first mode, the current flowing from the gate electrode G to the second portion T1b of the first main electrode T1 becomes an ineffective component. In this embodiment, the ineffective component is reduced in the suppression portion 10. In order to reduce this ineffective component, it is conceivable to provide an extended portion N2a of the second semiconductor region N2 indicated by a broken line in FIG. When such an extended portion N2a is disposed between the gate electrode G and the second portion T1b of the first main electrode T1, the gate trigger current path in the first P-type semiconductor region P1 is narrowed. Ineffective components are reduced. However, when the second N-type semiconductor region N2 is operated, carriers are also injected from the extended portion N2a, so that an abnormal trigger is easily generated when the polarity of the applied voltage is reversed, and the critical voltage increase rate at the time of commutation (dv / dt). ) C gets worse. On the other hand, since the suppression component 10 of this embodiment is separated from the second N-type semiconductor region N2 and is not connected to the first main electrode T1, carrier injection from the suppression portion 10 does not occur. As a result, no malfunction occurs, and the critical voltage increase rate (dv / dt) c during commutation does not deteriorate. Further, the spread of electrons injected from N4 to P1 is limited by the suppression portion 10, and the trigger can be performed satisfactorily in the third mode or the like.
[0022]
Next, let us consider the commutation critical voltage increase rate (dv / dt) c. The commutation critical voltage increase rate (dv / dt) c causes an abnormal trigger operation due to residual carriers when the first and second thyristor portions formed in the single semiconductor substrate 1 are alternately operated. Indicates the critical value of voltage rise rate. In order to improve the rate of increase in the critical voltage (dv / dt) c at the time of commutation, the gate trigger current I _GT is set in a region separated from the boundary portion between the first and second thyristor portions in plan view. It is desirable to flow intensively. According to the triac of the present embodiment, gate by suppressing portion 10 - by limiting the Totoriga current I _GT of the current path, the operation of the fourth N-type carrier injection start point and the third semiconductor region N4 of N-type semiconductor region N3 The starting point can be relatively far from the boundary of the first and second thyristor parts. As a result, the critical voltage increase rate (dv / dt) c during commutation is improved.
[0023]
As is apparent from the above, this embodiment has the following effects.
(1) Since the suppression portion 10 does not inject carriers from here and suppresses carrier injection into the upper portion of the third N-type semiconductor region N3, malfunction of the triac is prevented.
(2) Even though the interval between the first and second thyristor portions is kept small and the coastal voltage rise rate (dv / dt) c at the time of commutation is increased, the reactive component is reduced, so the gate trigger current I _GT can be made relatively small, and sensitivity can be made relatively high.
(3) by the action of suppressing portion 10, the fourth mode - to adjust the Totoriga current I _GT to a suitable value - relatively larger first main electrode T1 tying the de - gate flowing through the gate electrode G it can.
[0024]
[Example 2]
The triac of the second embodiment shown in FIG. 8 is provided with a deformed restraining portion 10a, and the other portions are formed in the same manner as in FIGS. The deformed suppression portion 10a in FIG. 8 is made of an insulating material such as silicon oxide, and is disposed at the same position as the suppression portion 10 in FIGS. The modified suppression portion 10a limits the reactive component of the gate trigger current and does not inject carriers, like the suppression portion 10 of FIGS. Therefore, the same effects as those of the first embodiment can be obtained by the second embodiment.
[0025]
Note that the depths of the suppression portions 10 and 10a may be shallower than the first P-type semiconductor region P1. Further, the suppression portion 10a made of an insulating material in FIG. 8 can be replaced with a hole formed in the substrate 1.
[0026]
[Modification]
The present invention is not limited to the above-described embodiments, and for example, the following modifications are possible.
(1) The suppression portions 10 and 10a can be divided into a plurality of portions.
(2) Without forming the opening 5 in the second N-type semiconductor region N2, the first main electrode T1 can be connected to the first P-type semiconductor region P1 also in the first thyristor portion. In this case, the first main terminal T1 is connected to a portion of the first P-type semiconductor region P1 in the first thyristor portion as far as possible from the gate electrode G.
(3) The pattern of each semiconductor region N1, N2, N3, N4, P1, and P2 can be modified. Further, the entire side surface of the substrate 1 can be a P-type semiconductor.
[Brief description of the drawings]
FIG. 1 is a plan view showing a conventional triac.
FIG. 2 is a cross-sectional view taken along line AA in FIG.
FIG. 3 is a plan view showing the triac of the first embodiment according to the present invention.
4 is a cross-sectional view showing a portion corresponding to the line A′-A ′ of FIGS. 3, 6, and 7 of the triac of Embodiment 1. FIG.
5 is a cross-sectional view taken along line BB of FIG.
6 is a plan view showing one surface of the semiconductor substrate 1 of FIG. 3; FIG.
7 is a cross-sectional view taken along the line CC of FIG.
FIG. 8 is a cross-sectional view similar to FIG. 4 showing a triac according to a second embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate T1 1st main electrode T2 2nd main electrode G Gate electrode N1 1st N-type semiconductor region (1st semiconductor region)
P1 First P-type semiconductor region (second semiconductor region)
P2 Second P-type semiconductor region (third semiconductor region)
N2 Second N-type semiconductor region (fourth semiconductor region)
N3 Third N-type semiconductor region (fifth semiconductor region)
N4 Fourth N-type semiconductor region (sixth semiconductor region)
10, 10a Gate trigger current suppression part

Claims

A semiconductor substrate (1), a first main electrode (T1) and a gate electrode (G) provided on one surface (2) of the semiconductor substrate (1), and the other of the semiconductor substrate (1) A second main electrode (T2) provided on the surface (3),
The semiconductor substrate (1) is disposed adjacent to one surface side of the first semiconductor region (N1) of the first conductivity type and the first semiconductor region (N1) and of the semiconductor substrate (1). A second semiconductor region (P1) of the second conductivity type opposite to the first conductivity type having a portion exposed on the one surface (2), and the first semiconductor region (N1). A third semiconductor region (P2) of the second conductivity type having a portion disposed adjacent to the other surface side and exposed to the other surface (3) of the semiconductor substrate (1); A fourth semiconductor region (N2) of the first conductivity type that is adjacent to two semiconductor regions (P1) and has a portion exposed to the one surface (12) of the semiconductor substrate (1); The other surface of the semiconductor substrate (1) that is disposed adjacent to the third semiconductor region (P2) 3) a fifth semiconductor region (N3) of the first conductivity type having a portion exposed to 3) and the one of the semiconductor substrates (1) disposed adjacent to the second semiconductor region (P1). A sixth semiconductor region (N4) of the first conductivity type having a portion exposed on the surface (2) of
The first main electrode (T1) is connected to both the second semiconductor region (P1) and the fourth semiconductor region (N2);
The second main electrode (T2) is connected to both the third semiconductor region (P2) and the fifth semiconductor region (N3);
The gate electrode (G) is connected to both the second semiconductor region (P1) and the sixth semiconductor region (N4);
A portion where the first main electrode (T1) overlaps the fourth semiconductor region (N2) and the fifth region when viewed from a direction perpendicular to the one surface (2) of the semiconductor substrate (1). In the bidirectional thyristor having a portion overlapping the semiconductor region (N3) of
As seen from the direction perpendicular to the one surface (2) of the semiconductor substrate (1), between the sixth semiconductor region (N4) and the first main electrode (T1), the fourth gate trigger current suppressing portion that is separated from the semiconductor region (N2) is arranged,
The gate trigger current suppression portion is the fifth semiconductor region (N3) of the first main electrode (T1) when viewed from a direction perpendicular to the one surface (2) of the semiconductor substrate (1). ) And the sixth semiconductor region (N4), and is disposed between the fourth semiconductor region (N2) and the sixth semiconductor region (N4). Bidirectional thyristor characterized by not having.

2. The bidirectional thyristor according to claim 1, wherein the gate trigger current suppression portion comprises a semiconductor region of a first conductivity type connected to the first semiconductor region.

2. The bidirectional thyristor according to claim 1, wherein the gate trigger current suppression portion is made of an insulating material.