JP4482815B2 - Rlsシストリックアレー回路およびこれを用いたアンテナ装置 - Google Patents
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Description
菊間信良、「アレーアンテナによる適応信号処理」、科学技術出版、1999年 T. Asai, T. Matsumoto, "A Systolic Array RLS Processor", IEICE Trans. Commun, vol.E84-B, No.5, pp.1356-1361, MAY 2001. 高木直史、「算術演算回路のアルゴリズム--1.加算回路のアルゴリズム」、情報処理、Vol.37、No.1、pp80-85、1996年1月 高木直史、「算術演算回路のアルゴリズム--2.乗算回路のアルゴリズム」、情報処理、Vol.37、No.2、pp174-180,1996年2月 高木直史、「算術演算回路のアルゴリズム--3.除算回路のアルゴリズム」、情報処理、Vol.37、No.3、pp280-286,1996年2月
M(M+1)/2
となることから、素子数Mの2乗のオーダーで増加することとなり、特に内部セルが回路全体に占める割合が大きくなる。従って、シストリックアレーの実装においては、素子数が多くなった場合、非常に大規模な回路が必要になることに注意しなければならない。並列計算によって処理が高速化される反面、必要とされる回路規模も大きくなることから装置コストが増大するとともに回路の寸法や消費電力も大きくなり、RLSシストリックアレーの適用領域も大きく制約をうけることになる。
図4は本発明の第1の実施形態で見直しの対象となる部分を説明する図であり、再帰的最小2乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に適用されるRLSシストリックアレー回路の内部セルを構成する回路(特に乗算回路)を如何にして削減するかを説明するものである。図4の回路構成は図3に示したものを前提としており、fpadd、fpsub、fpmulはそれぞれ加算回路、減算回路、乗算回路を表している。
図7は本発明の第2の実施形態で見直しの対象となる部分を説明する図であり、第1の実施形態で得られた内部セルの構造をもとにして、再帰的最小2乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に適用されるRLSシストリックアレー回路の内部セルを構成する回路(特に乗算回路)を更に削減する方法を説明するものである。図7の回路構成は図5に示したものを前提としており、fpadd、fpsub、fpmulはそれぞれ加算回路、減算回路、乗算回路を表している。
102 乗算回路
103 減算回路
104 減算回路
105 乗算回路
106 乗算回路
107 加算回路
108 減算回路
109 乗算回路
110 乗算回路
111 減算回路
112 加算回路
113 乗算回路
114 乗算回路
115 加算回路
116 加算回路
201 セレクタ回路
202 セレクタ回路
203 セレクタ回路
204 セレクタ回路
205 セレクタ回路
206 セレクタ回路
207 NOTゲート
208 セレクタ回路
209 NOTゲート
210 セレクタ回路
211 レジスタ
212 レジスタ
213 レジスタ
214 レジスタ
301 セレクタ回路
302 セレクタ回路
303 セレクタ回路
304 NOTゲート
305 セレクタ回路
Claims (4)
- 再帰的最小2乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に用いられ、複素数演算を行う内部セルを規則正しく接続することで並列パイプライン処理を行うシストリックアルゴリズムを用いて構成されたRLSシストリックアレー回路であって、
上記内部セルは、
当該内部セルの機能を複数の加算回路、減算回路および乗算回路で構成した場合の原回路ブロックを略同一の構成部分に分割した一の回路ブロックと、
当該回路ブロックの入力および出力の信号の接続先を選択するセレクタ回路とを備えたことを特徴とするRLSシストリックアレー回路。 - 請求項1に記載のRLSシストリックアレー回路において、
2入力1出力のセレクタ回路を複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が2回ずつ使われることを特徴とするRLSシストリックアレー回路。 - 請求項1に記載のRLSシストリックアレー回路において、
2入力1出力のセレクタ回路と4入力1出力のセレクタ回路とを複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が4回ずつ使われることを特徴とするRLSシストリックアレー回路。 - 請求項1乃至3のいずれか一項に記載のRLSシストリックアレー回路を用いて構成されることを特徴とするアンテナ装置。
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