JP2007013695A - Rlsシストリックアレー回路およびこれを用いたアンテナ装置 - Google Patents
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- 238000012545 processing Methods 0.000 claims abstract description 30
- 230000003044 adaptive effect Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 12
- 210000004027 cell Anatomy 0.000 description 32
- 238000010586 diagram Methods 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 9
- 238000004891 communication Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 210000003888 boundary cell Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000002945 steepest descent method Methods 0.000 description 1
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Abstract
【解決手段】 再帰的最小2乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に用いられ、比較的に単純な構造の回路を規則正しく接続することで並列パイプライン処理を行うシストリックアルゴリズムを用いて構成されたRLSシストリックアレー回路であって、乗算回路を含む共通に使用される回路ブロックと、複数の段階に分割した演算処理に対応する信号を上記回路ブロックに選択的に供給するセレクタ回路とを備える。
【選択図】 図5
Description
菊間信良、「アレーアンテナによる適応信号処理」、科学技術出版、1999年 T. Asai, T. Matsumoto, "A Systolic Array RLS Processor", IEICE Trans. Commun, vol.E84-B, No.5, pp.1356-1361, MAY 2001. 高木直史、「算術演算回路のアルゴリズム--1.加算回路のアルゴリズム」、情報処理、Vol.37、No.1、pp80-85、1996年1月 高木直史、「算術演算回路のアルゴリズム--2.乗算回路のアルゴリズム」、情報処理、Vol.37、No.2、pp174-180,1996年2月 高木直史、「算術演算回路のアルゴリズム--3.除算回路のアルゴリズム」、情報処理、Vol.37、No.3、pp280-286,1996年2月
M(M+1)/2
となることから、素子数Mの2乗のオーダーで増加することとなり、特に内部セルが回路全体に占める割合が大きくなる。従って、シストリックアレーの実装においては、素子数が多くなった場合、非常に大規模な回路が必要になることに注意しなければならない。並列計算によって処理が高速化される反面、必要とされる回路規模も大きくなることから装置コストが増大するとともに回路の寸法や消費電力も大きくなり、RLSシストリックアレーの適用領域も大きく制約をうけることになる。
図4は本発明の第1の実施形態で見直しの対象となる部分を説明する図であり、再帰的最小2乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に適用されるRLSシストリックアレー回路の内部セルを構成する回路(特に乗算回路)を如何にして削減するかを説明するものである。図4の回路構成は図3に示したものを前提としており、fpadd、fpsub、fpmulはそれぞれ加算回路、減算回路、乗算回路を表している。
図7は本発明の第2の実施形態で見直しの対象となる部分を説明する図であり、第1の実施形態で得られた内部セルの構造をもとにして、再帰的最小2乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に適用されるRLSシストリックアレー回路の内部セルを構成する回路(特に乗算回路)を更に削減する方法を説明するものである。図7の回路構成は図5に示したものを前提としており、fpadd、fpsub、fpmulはそれぞれ加算回路、減算回路、乗算回路を表している。
102 乗算回路
103 減算回路
104 減算回路
105 乗算回路
106 乗算回路
107 加算回路
108 減算回路
109 乗算回路
110 乗算回路
111 減算回路
112 加算回路
113 乗算回路
114 乗算回路
115 加算回路
116 加算回路
201 セレクタ回路
202 セレクタ回路
203 セレクタ回路
204 セレクタ回路
205 セレクタ回路
206 セレクタ回路
207 NOTゲート
208 セレクタ回路
209 NOTゲート
210 セレクタ回路
211 レジスタ
212 レジスタ
213 レジスタ
214 レジスタ
301 セレクタ回路
302 セレクタ回路
303 セレクタ回路
304 NOTゲート
305 セレクタ回路
Claims (4)
- 再帰的最小2乗法を用いてアレーの最適ウェイトを計算するアダプティブアレーアンテナ装置に用いられ、比較的に単純な構造の回路を規則正しく接続することで並列パイプライン処理を行うシストリックアルゴリズムを用いて構成されたRLSシストリックアレー回路であって、
乗算回路を含む共通に使用される回路ブロックと、
複数の段階に分割した演算処理に対応する信号を上記回路ブロックに選択的に供給するセレクタ回路とを備えたことを特徴とするRLSシストリックアレー回路。 - 請求項1に記載のRLSシストリックアレー回路において、
2入力1出力のセレクタ回路を複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が2回ずつ使われることを特徴とするRLSシストリックアレー回路。 - 請求項1に記載のRLSシストリックアレー回路において、
2入力1出力のセレクタ回路と4入力1出力のセレクタ回路とを複数個用いることによって、入力データが更新される度に上記回路ブロックの全ての乗算回路が4回ずつ使われることを特徴とするRLSシストリックアレー回路。 - 請求項1乃至3のいずれか一項に記載のRLSシストリックアレー回路を用いて構成されることを特徴とするアンテナ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005192816A JP4482815B2 (ja) | 2005-06-30 | 2005-06-30 | Rlsシストリックアレー回路およびこれを用いたアンテナ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005192816A JP4482815B2 (ja) | 2005-06-30 | 2005-06-30 | Rlsシストリックアレー回路およびこれを用いたアンテナ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007013695A true JP2007013695A (ja) | 2007-01-18 |
JP4482815B2 JP4482815B2 (ja) | 2010-06-16 |
Family
ID=37751556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005192816A Active JP4482815B2 (ja) | 2005-06-30 | 2005-06-30 | Rlsシストリックアレー回路およびこれを用いたアンテナ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4482815B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009075421A1 (en) * | 2007-12-12 | 2009-06-18 | Electronics And Telecommunication Research Institute | Apparatus and method for estimating high-integration, high-speed and pipelined recursive least squares |
JP2009246547A (ja) * | 2008-03-28 | 2009-10-22 | Toshiba Corp | アレイアンテナ |
-
2005
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---|---|---|---|---|
WO2009075421A1 (en) * | 2007-12-12 | 2009-06-18 | Electronics And Telecommunication Research Institute | Apparatus and method for estimating high-integration, high-speed and pipelined recursive least squares |
KR100922856B1 (ko) | 2007-12-12 | 2009-10-22 | 한국전자통신연구원 | 고집적 고속 파이프라인 rls 추정 장치 및 방법 |
JP2009246547A (ja) * | 2008-03-28 | 2009-10-22 | Toshiba Corp | アレイアンテナ |
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