JP4475425B2 - Multilayer ceramic capacitor - Google Patents
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Description
本発明は、積層セラミックコンデンサ及びその製造方法に関する。 The present invention relates to a multilayer ceramic capacitor and a method for manufacturing the same.
積層セラミックコンデンサは、小型化、大容量化の要求が非常に強い。この要求を満たすためには、積層セラミックコンデンサの機能上、1層あたりの誘電体層、及び、各内部電極層を極力薄くし、積層数を増大させることによって対応しなければならない。例えば、最近の積層セラミックコンデンサには、誘電体層及び内部電極の厚みが2〜10μm以下で、積層数が数百層にも及ぶものも知られている。 Multilayer ceramic capacitors are extremely demanded for miniaturization and large capacity. In order to satisfy this requirement, the dielectric ceramic layer and each internal electrode layer must be made as thin as possible in order to increase the number of laminated layers for the function of the multilayer ceramic capacitor. For example, recent multilayer ceramic capacitors are also known in which the dielectric layers and internal electrodes have a thickness of 2 to 10 μm or less and the number of stacked layers reaches several hundreds.
しかし、誘電体層が薄くなると、内部電極の表面に現れる微小な凹凸が誘電体層に及ぼす影響も無視できなくなる。即ち、内部電極の表面は、その電極形成方法の如何を問わず、微小な凹凸を持つ凹凸面となる。誘電体層の厚みが大であれば、このような凹凸があっても、殆ど無視できようが、一層当たりの誘電体層が、上述したような極薄層となっている条件下では、内部電極の表面の凸部が、既に薄くなった誘電体層を、更に薄くする方向に働く。このため、内部電極の表面性が、絶縁破壊電圧Vbをより低下させる方向に働き、誘電体層に僅かな欠陥が存在するだけで、そのまま、内部電極間短絡の原因となりかねない。 However, when the dielectric layer becomes thinner, the influence of minute irregularities appearing on the surface of the internal electrode on the dielectric layer cannot be ignored. That is, the surface of the internal electrode becomes an uneven surface having minute unevenness regardless of the electrode forming method. If the thickness of the dielectric layer is large, even if there are such irregularities, it can be almost ignored. Under the condition that the dielectric layer per layer is an extremely thin layer as described above, The convex portions on the surface of the electrode work in the direction of further thinning the already thinned dielectric layer. For this reason, the surface property of the internal electrode works in a direction to further lower the dielectric breakdown voltage Vb, and there is a slight defect in the dielectric layer, which may cause a short circuit between the internal electrodes.
誘電体層の厚みを増大させれば、絶縁破壊電圧Vbを上げることができるが、単純に、厚み増大を図ることは、取得容量の低下、全体厚みの増大になり、小型化、大容量化に応えることができない。 Increasing the thickness of the dielectric layer can increase the breakdown voltage Vb, but simply increasing the thickness decreases the acquired capacity and increases the overall thickness, thereby reducing the size and increasing the capacity. Can not respond to.
積層セラミックコンデンサに関する先行技術文献としては、例えば、特許文献1〜3が知られているが、取得容量の低下、及び、全体厚みの増大を回避しつつ、絶縁破壊電圧Vbを上げることまでは開示していない。
本発明の課題は、内部電極の表面性に起因する絶縁破壊電圧の低下、電極間短絡の発生、及び、取得容量の低下を回避し得る構造を持つ積層セラミックコンデンサ及びその製造方法を提供することである。 An object of the present invention is to provide a multilayer ceramic capacitor having a structure capable of avoiding a decrease in dielectric breakdown voltage due to surface properties of internal electrodes, occurrence of a short circuit between electrodes, and a decrease in acquisition capacity, and a method for manufacturing the same. It is.
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、1つの内部電極に隣接する上下2層の誘電体層のうち、第1の誘電体層と前記内部電極との間の第1の接触面は、前記第1の誘電体層の表面性を反映した実質的に平坦な表面性を持ち、前記第2の誘電体層と前記内部電極との間の第2の接触面は、前記内部電極の凹凸の表面性を反映した表面性を持っている。そして、前記第1の接触面を基準にして、前記第1の誘電体層の最小の厚みをt1とし、前記内部電極の前記凹凸に起因する最小の厚みをt31としたとき、前記第2の誘電体層の厚みtは、(t31+t2)で与えられ、前記厚みt1、t2は、
1.015*t1≦t2≦1.17*t1
を満たす。
In order to solve the above-described problem, a multilayer ceramic capacitor according to the present invention includes a first dielectric layer between a first dielectric layer and the internal electrode among two upper and lower dielectric layers adjacent to one internal electrode. The contact surface has a substantially flat surface property reflecting the surface property of the first dielectric layer, and the second contact surface between the second dielectric layer and the internal electrode is: It has a surface property reflecting the surface property of the unevenness of the internal electrode. Then, with reference to the first contact surface, when the minimum thickness of the first dielectric layer is t1, and the minimum thickness due to the unevenness of the internal electrode is t31, the second thickness The thickness t of the dielectric layer is given by (t31 + t2), and the thicknesses t1 and t2 are
1.015 * t1 ≦ t2 ≦ 1.17 * t1
Meet.
上述したように、本発明に係る積層セラミックコンデンサにおいては、1つの内部電極に隣接する上下2層の誘電体層のうち、第1の誘電体層と内部電極との間の第1の接触面は、第1の誘電体層の表面性を反映した実質的に平坦な表面性を持っているから、第1の接触面が凹凸の少ない実質的に平坦な基準面となり、その上に内部電極が形成されることになる。 As described above, in the multilayer ceramic capacitor according to the present invention, of the two upper and lower dielectric layers adjacent to one internal electrode, the first contact surface between the first dielectric layer and the internal electrode. Has a substantially flat surface property reflecting the surface property of the first dielectric layer, so that the first contact surface becomes a substantially flat reference surface with little unevenness, and an internal electrode is formed thereon. Will be formed.
第2の誘電体層と内部電極との間の第2の接触面は、内部電極の凹凸の表面性を反映した表面性を持っている。したがって、第2の誘電体層の厚みtは、第2の接触面における内部電極の凹凸の表面性に従って、変動し、凸部で薄くなる。積層セラミックコンデンサでは、第2の誘電体層の上にも、当然に内部電極が存在することになるので、第2の誘電体層の厚み変動は、第2の誘電体層を間に挟んで対向する内部電極間の距離を変動させる。 The second contact surface between the second dielectric layer and the internal electrode has a surface property that reflects the uneven surface property of the internal electrode. Therefore, the thickness t of the second dielectric layer varies according to the surface property of the unevenness of the internal electrode on the second contact surface, and becomes thin at the protrusion. In the multilayer ceramic capacitor, an internal electrode naturally exists also on the second dielectric layer. Therefore, the thickness variation of the second dielectric layer is sandwiched between the second dielectric layers. The distance between the opposing internal electrodes is varied.
第2の誘電体層の厚みtが大きければ、このような凹凸があっても、殆ど無視できようが、一層当たりの誘電体層が極薄層となっている条件下では、内部電極の表面の凹凸が誘電体層に及ぼす影響が無視できなくなり、凸部の部分で、内部電極間の絶縁破壊電圧Vbを低下させ、誘電体層に僅かな欠陥が存在するだけで、そのまま、内部電極間短絡の原因となりかねない。この点は、先に述べたとおりである。 If the thickness t of the second dielectric layer is large, even if there are such irregularities, the surface of the internal electrode can be ignored under the condition that the dielectric layer per layer is an extremely thin layer. The influence of the unevenness on the dielectric layer cannot be ignored, and the dielectric breakdown voltage Vb between the internal electrodes is lowered at the convex part, and there is a slight defect in the dielectric layer. It may cause a short circuit. This point is as described above.
そこで、本発明では、前記第1の接触面を基準にして、前記第1の誘電体層の最小の厚みをt1とし、前記内部電極の前記凹凸に起因する最小の厚みをt31としたとき、前記第2の誘電体層の厚みtは、(t31+t2)で与えられ、前記厚みt1、t2が、
1.015*t1≦t2≦1.17*t1
を満たすようにする。
Therefore, in the present invention, when the minimum thickness of the first dielectric layer is defined as t1 and the minimum thickness due to the unevenness of the internal electrode is defined as t31 based on the first contact surface, The thickness t of the second dielectric layer is given by (t31 + t2), and the thicknesses t1 and t2 are
1.015 * t1 ≦ t2 ≦ 1.17 * t1
To satisfy.
厚みt2を1.015*t1≦t2の範囲に設定すると、印刷などの手段によって形成される内部電極の表面の凹凸に関わらず、要求される絶縁破壊電圧Vbを満たしえることが確認された。 It was confirmed that when the thickness t2 is set in the range of 1.015 * t1 ≦ t2, the required breakdown voltage Vb can be satisfied regardless of the unevenness of the surface of the internal electrode formed by printing or the like.
絶縁破壊電圧Vbを高くするという観点からは、厚みt2は大きい方がよい。しかし、コンデンサの性質上、厚みt2を厚くすると、全体厚みが厚くなるとともに、取得される静電容量が低下し、小型化、大容量化の要請に反する結果になる。そこで、本発明では、厚みt2の上限として、t2≦1.17*t1を満たすようにした。この条件によれば、必要な絶縁破壊電圧Vbを確保した上で、静電容量の低下を抑えることができる。 From the viewpoint of increasing the dielectric breakdown voltage Vb, the thickness t2 is preferably large. However, due to the nature of the capacitor, when the thickness t2 is increased, the overall thickness is increased and the acquired capacitance is reduced, which is contrary to the demand for downsizing and increasing the capacity. Therefore, in the present invention, t2 ≦ 1.17 * t1 is satisfied as the upper limit of the thickness t2. According to this condition, it is possible to suppress a decrease in capacitance while ensuring the necessary dielectric breakdown voltage Vb.
厚みt2は、特に、好ましくは、
1.03*t1≦t2≦1.1*t1
を満たすようにする。
The thickness t2 is particularly preferably
1.03 * t1 ≦ t2 ≦ 1.1 * t1
To satisfy.
上述した条件を満たすための1つの要素として、内部電極の表面の凹凸量を考慮することができる。即ち、内部電極が、第2の接触面において、谷と山との間の凹凸量Δt2の現れる表面性を有している場合、厚みt2が、厚みt1に対して、凹凸量Δt2を加算した値以上となるように設定する。内部電極の表面の凹凸量Δt2は、内部電極の形成方法によって異なるが、その形成方法毎にどの程度の値になるかは、経験的に知られているので、その経験値に基づいて、厚みt2を設定することができる。これにより、内部電極の表面で見た凹凸量Δt2にも関わらず、内部電極間の誘電体層厚を、必要な絶縁破壊電圧Vbを確保し得る値に保つことができるようになる。 As one element for satisfying the above-described conditions, the unevenness on the surface of the internal electrode can be considered. That is, when the internal electrode has a surface property in which the unevenness Δt2 between the valley and the mountain appears on the second contact surface, the thickness t2 is obtained by adding the unevenness Δt2 to the thickness t1. Set to be greater than or equal to the value. The unevenness amount Δt2 on the surface of the internal electrode varies depending on the formation method of the internal electrode, but what value is obtained for each formation method is empirically known. t2 can be set. This makes it possible to maintain the dielectric layer thickness between the internal electrodes at a value that can ensure the required dielectric breakdown voltage Vb, regardless of the unevenness amount Δt2 seen on the surface of the internal electrodes.
上述した技術思想の発展形として、厚みt2を、厚みt1に対して、凹凸量Δt2の2倍の厚み2*Δt2を加算した値以下に設定することも有効である。この場合は、厚みt2を一定(=t1+Δt2)にしたとすると、厚みt1を、Δt2だけ薄くすることになるので、取得される静電容量が大きくなる。
As a development of the above technical idea, it is also effective to set the thickness t2 to be equal to or less than the value obtained by adding the
本発明は、更に、上述した積層セラミックコンデンサの製造方法を開示する。この製造方法では、まず、可撓性支持体上に第1の誘電体塗膜層を形成した後、前記第1の誘電体塗膜層の上に内部電極を形成する。次に、前記第1の誘電体塗膜層及び前記内部電極の上に、これらを被覆する第2の誘電体塗膜層を形成する。前記第2の誘電体塗膜層は、前記第1の誘電体塗膜層の表面を基準にして、前記内部電極の最小の厚みをt31とし、前記第1の誘電体塗膜層の最小の厚みをt1としたとき、前記第2の誘電体塗膜層の厚みtが、(t31+t2)で与えられ、前記厚みt1、t2が、
1.015*t1≦t2≦1.17*t1
を満たすように形成する。前記第2の誘電体塗膜層は、好ましくは、
1.03*t1≦t2≦1.1*t1
を満たすように形成する。
The present invention further discloses a method for manufacturing the above-described multilayer ceramic capacitor. In this manufacturing method, first, a first dielectric coating layer is formed on a flexible support, and then an internal electrode is formed on the first dielectric coating layer. Next, a second dielectric coating layer is formed on the first dielectric coating layer and the internal electrodes. The second dielectric coating layer has a minimum thickness of the internal electrode t31 based on the surface of the first dielectric coating layer, and the minimum thickness of the first dielectric coating layer. When the thickness is t1, the thickness t of the second dielectric coating layer is given by (t31 + t2), and the thicknesses t1 and t2 are
1.015 * t1 ≦ t2 ≦ 1.17 * t1
Form to satisfy. The second dielectric coating layer is preferably,
1.03 * t1 ≦ t2 ≦ 1.1 * t1
Form to satisfy.
上述した製造方法によれば、本発明に係る積層セラミックコンデンサが得られることは明らかである。 It is obvious that the multilayer ceramic capacitor according to the present invention can be obtained by the manufacturing method described above.
実際には、上記工程は、供給ロール及び巻き取りロール間で走行する可撓性支持体の上で、第1の誘電体塗料層の塗布・乾燥工程、内部電極の形成・乾燥工程及び第2の誘電体塗膜層の塗布・乾燥工程を実行し、更に、第2の誘電体塗膜層の上に第2の内部電極を積層した長尺帯状の積層体を、一旦、巻き取りロールに巻き取る。そして、巻き取りロールを供給ロールとして、第1の誘電体塗膜層、内部電極、第2の誘電体塗膜層、及び、第2の内部電極を積層した可撓性支持体を引き出し、可撓性支持体から、第1の誘電体塗膜層、内部電極、第2の誘電体塗膜層、及び、第2の内部電極の積層体を、数千個のコンデンサ要素を含み得る大判面積で切り取り、かつ、剥離して、シート積層体を取り出す。そして、このシート積層体の多数枚を順次に重ね、熱圧着する。この後、コンデンサ要素毎に切断分離し、焼成工程、端部電極付与工程等を経て、積層セラミックコンデンサの完成品が得られる。もっとも、上述した工程は連続する必要はなく、適宜、独立する工程とすることができる。 In practice, the above steps are performed on the flexible support that runs between the supply roll and the take-up roll, the first dielectric coating layer coating / drying step, the internal electrode forming / drying step, and the second step. The coating / drying step of the dielectric coating layer is performed, and a long strip-shaped laminate in which the second internal electrode is laminated on the second dielectric coating layer is once applied to the winding roll. Wind up. Then, using the take-up roll as a supply roll, a flexible support body in which the first dielectric coating layer, the internal electrode, the second dielectric coating layer, and the second internal electrode are laminated is drawn out, From a flexible support, the first dielectric coating layer, the internal electrode, the second dielectric coating layer, and the laminate of the second internal electrode can include thousands of capacitor elements. And then peeling off and taking out the sheet laminate. And many sheets of this sheet | seat laminated body are piled up one by one, and thermocompression bonding is carried out. Thereafter, each capacitor element is cut and separated, and a finished product of a multilayer ceramic capacitor is obtained through a firing process, an end electrode application process, and the like. But the process mentioned above does not need to continue and can be made into an independent process suitably.
本発明の他の特徴及びそれによる作用効果は、添付図面を参照し、実施例によって更に詳しく説明する。 Other features of the present invention and the operational effects thereof will be described in more detail by way of examples with reference to the accompanying drawings.
1.積層セラミックコンデンサ
図1は本発明に係る積層セラミックコンデンサの断面図、図2は図1の2−2線拡大断面図である。まず、図1を参照すると、本発明に係る積層セラミックコンデンサは、誘電体基体1の内部に、誘電体層を介して対向する複数の第1及び第2の内部電極21、22を埋設した構造となっている。第1の内部電極21は、その一端が、誘電体基体1の一端面に付与された端子電極31に電気的、機械的に接続され、第2の内部電極22は、端子電極31とは反対側の端面に付与された端子電極32に電気的、機械的に接続されている。
1. 1 is a sectional view of a multilayer ceramic capacitor according to the present invention, and FIG. 2 is an enlarged sectional view taken along line 2-2 of FIG. First, referring to FIG. 1, a multilayer ceramic capacitor according to the present invention has a structure in which a plurality of first and second
次に、図1の一部拡大断面図である図2を参照すると、第1の内部電極21に隣接する上下2層の第1及び第2の誘電体層101、102のうち、第1の誘電体層101と第1の内部電極21との間の第1の接触面S1は、第1の誘電体層101の表面性を反映した実質的に平坦な表面性を持っている。従って、第1の接触面S1が凹凸の少ない実質的に平坦な基準面となり、その上に第1の内部電極21が形成されることになる。
Next, referring to FIG. 2, which is a partially enlarged sectional view of FIG. 1, the first of the upper and lower two layers of the first and second
他方、第2の誘電体層102と第1の内部電極21との間の第2の接触面S2は、第1の内部電極21の表面に現れる凹凸を反映した表面性を持っている。したがって、第2の誘電体層102の厚みは、第2の接触面S2における第1の内部電極21の凹凸表面性に従って、変動し、凸部で薄くなる。積層セラミックコンデンサでは、第2の誘電体層102の上に、第2の内部電極22が存在することになるので、第2の誘電体層102の厚み変動は、第2の誘電体層102を間に挟んで対向する第1の内部電極21と第2の内部電極22との間の距離を変動させる。
On the other hand, the second contact surface S <b> 2 between the
実質的に平坦な第1の接触面S1を基準にして、第1の内部電極21の最大の厚みをt32とし、最小の厚みをt31とした場合、第2の誘電体層102は、第1の内部電極21と第2の内部電極22との間において、最大の厚みt32と、最小の厚みt31との差Δt2で変動する。そして、第2に誘電体層102は、第1の内部電極21が最大の厚みt32となる部分で、最小の厚みt1となり、第1の内部電極21が最小の厚みt31となる部分で、最大の厚みt2となる。第2に誘電体層102の全体の厚みtは、第1の接触面S1を基準にして、(t31+t2)で与えられる。なお、図2において、第1及び第2の内部電極21、22の表面に現れる凹凸は概念的なものとして、誇張して図示してあり、それが実際を表わすというものではない。また、この例では、第2の誘電体層102の最小の厚みと、第1の誘電体層101の最小の厚みとが、厚みt1として一致しているので、厚みt1と称した場合、両者を指し示すことがある。
When the maximum thickness of the first
第2の誘電体層102の厚みtが大きければ、第1の内部電極21の表面に上述した凹凸があっても、殆ど無視できようが、第2の誘電体層102は、例えば、2〜3μmの極薄の層となっている。このような条件下では、第1の内部電極21の表面で見た凹凸が、第2の誘電体層102に及ぼす影響が無視できなくなり、凸部の部分、つまり、第1の内部電極21が最大の厚みt32となり、第2の誘電体層102が最小の厚みt1となる部分で、第1の内部電極21と、第2の内部電極22との間で見た絶縁破壊電圧Vbを低下させる。このため、第2の誘電体層102に僅かな欠陥が存在するだけで、そのまま、第1の内部電極21と、第2の内部電極22との間で、電気的短絡(ショート)を生じる原因となりかねない。
If the thickness t of the
そこで、本発明では、厚みt1、t2は、
1.015*t1≦t2≦1.17*t1
を満たすようにした。上記式は、換言すれば、厚みt1を基準にしたときの厚みt2の増加率、
{(t2−t1)/t1}×100(%)
が、1.5〜17(%)の範囲にあることを意味する。
Therefore, in the present invention, the thicknesses t1 and t2 are:
1.015 * t1 ≦ t2 ≦ 1.17 * t1
It was made to satisfy. In other words, the above formula is the rate of increase in thickness t2 with respect to thickness t1,
{(T2-t1) / t1} × 100 (%)
Is in the range of 1.5-17 (%).
第2の誘電体層102の厚みt2を、1.015*t1≦t2の範囲に設定すると、印刷などの手段によって形成される第1の内部電極21の表面に、凹凸が存在するにも関わらず、要求される絶縁破壊電圧Vbを満たし得ることが確認された。
When the thickness t2 of the
絶縁破壊電圧Vbを高くするという観点からは、厚みt2は大きい方がよいが、コンデンサの性質上、厚みt2を厚くすると、全体厚みが厚くなるとともに、取得される静電容量が低下し、小型化、大容量化の要請に反する結果になる。そこで、本発明では、厚みt2の上限として、t2≦1.17*t1を満たすようにした。この条件によれば、必要な絶縁破壊電圧Vbを確保した上で、静電容量の低下を抑えることができる。 From the viewpoint of increasing the dielectric breakdown voltage Vb, the thickness t2 is preferably large. However, due to the nature of the capacitor, when the thickness t2 is increased, the overall thickness increases and the acquired capacitance decreases, resulting in a small size. This is contrary to the demand for higher capacity and larger capacity. Therefore, in the present invention, t2 ≦ 1.17 * t1 is satisfied as the upper limit of the thickness t2. According to this condition, it is possible to suppress a decrease in capacitance while ensuring the necessary dielectric breakdown voltage Vb.
厚みt2は、特に、好ましくは、
1.03*t1≦t2≦1.1*t1
を満たすようにする。上記式について、厚みt1を基準にしたときの厚みt2の増加率として表現すると、増加率が3〜10(%)の範囲となる。
The thickness t2 is particularly preferably
1.03 * t1 ≦ t2 ≦ 1.1 * t1
To satisfy. When the above formula is expressed as an increase rate of the thickness t2 when the thickness t1 is used as a reference, the increase rate is in the range of 3 to 10 (%).
次に、実験データを参照して本発明に係る積層セラミックコンデンサの効果を説明する。実験に当たっては、内部電極21、22の厚みを1.2μm、第1の誘電体層101の厚みt1を2μmとし、第2の誘電体層102の厚みt2を変えた積層セラミックコンデンサのサンプル1〜11を準備した。サンプル1〜11において、内部電極21、22の総数は320層である。サンプル1〜11について、ショート率、絶縁破壊電圧Vb及び容量低下率の測定データを、表1に示す。
Next, the effect of the multilayer ceramic capacitor according to the present invention will be described with reference to experimental data. In the experiment,
表1を参照すると、厚みt2について、その増加率が1.5(%)よりも小さいサンプル1〜3では、絶縁破壊電圧Vbが80(V)未満である。この種の積層セラミックコンデンサで要求される絶縁破壊電圧Vbの工業的水準が80(V)以上であることを考慮すると、サンプル1〜3はこの水準を満たすことができない。また、サンプル1〜3の場合、ショート率も20(%)以上であり、ショート率の工業的要求水準である20(%)以下を満たすのに極めて厳しい状況にある。
Referring to Table 1, the
次に、厚みt2について、その増加率が17(%)を超えるサンプル10、11では、163(V)の絶縁破壊電圧Vbを示すが、サンプル1を基準にした容量低下率が、−20.4(%)、−28.1(%)となり、工業的要求水準である−20(%)〜20(%)の枠からはみ出している。
Next, with respect to the thickness t2, the samples 10 and 11 whose increase rate exceeds 17 (%) show a dielectric breakdown voltage Vb of 163 (V), but the capacity decrease rate based on the
これに対して、第2の誘電体層102の厚みt2について、その増加率が1.5(%)〜17(%)の範囲内にあるサンプル4〜9は、絶縁破壊電圧Vbが83(V)〜158(V)の範囲にあり、ショート率も18(%)〜9(%)の範囲内に収まっており、工業的要求水準を満たしている。また、容量低下率も−1.4(%)〜−15.0(%)の範囲内にあり、工業的要求水準である−20(%)〜20(%)の枠内にある。
On the other hand, with respect to the thickness t2 of the
特に、厚みt2の増加率が3(%)〜10(%)の範囲内にあるサンプル5〜7は、絶縁破壊電圧Vbが92(V)〜125(V)の範囲にあり、ショート率も18(%)〜12(%)の範囲内に収まっており、また、容量低下率も−3.2(%)〜−9.0(%)の範囲内にあり、工業的要求水準である−20(%)〜20(%)の枠内にある。 In particular, samples 5 to 7 in which the increase rate of the thickness t2 is in the range of 3 (%) to 10 (%), the breakdown voltage Vb is in the range of 92 (V) to 125 (V), and the short-circuit rate is also It is within the range of 18 (%) to 12 (%), and the capacity reduction rate is also within the range of -3.2 (%) to -9.0 (%), which is an industrial requirement level. It is within the range of −20 (%) to 20 (%).
上述した条件を満たすための1つの要素として、第1の内部電極21の表面に現れる凹凸量を考慮することができる。即ち、第1の内部電極21が、谷と山との間の凹凸量Δt2の現れる表面性を有している場合、厚みt2が、厚みt1に対して、凹凸量Δt2を加算した値以上となるように設定する。一例を挙げると、厚みt1が3μmで、凹凸量Δt2が0.3μmのとき、厚みt2が、
t2=t1+Δt2=3.3μm
となるように設定するのである。
As one element for satisfying the above-described conditions, the amount of unevenness appearing on the surface of the first
t2 = t1 + Δt2 = 3.3 μm
It is set so that
第1の内部電極21の表面の凹凸量Δt2は、第1の内部電極21の形成方法によって異なるが、その形成方法毎にどの程度の値になるかは、経験的に知られているので、その経験値に基づいて、第2の誘電体層102の厚みt2を設定することができる。これにより、第1の内部電極21の表面で見た凹凸量Δt2にも関わらず、第1の内部電極21と第2の内部電極22と間に存在する第2の誘電体層102の層厚を、必要な絶縁破壊電圧Vbを確保し得る値に保つことができるようになる。
The amount of unevenness Δt2 on the surface of the first
上述した技術思想の発展形として、第2の誘電体層102の厚みt2をΔt2だけ厚くした分、第1の誘電体層101の厚みを、Δt2だけ薄くすることにより、第2の誘電体層102が厚くなることによる静電容量の低下を補うことができる。図3はその概念を示す図で、第2の誘電体層102の厚みt2を、厚みt1に対して凹凸量Δt2の分だけ加算した厚みとする一方、第1の誘電体層101を、厚みt1からΔt2だけ減じた厚みt10となるように、薄くすることにより、第2の誘電体層102が厚くなることによる静電容量の低下を補うことができる。
As a development of the above-described technical idea, the second dielectric layer is formed by reducing the thickness of the
一例を挙げると、凹凸量Δt2を0.1μmとし、厚みt2を2.2μmとした場合、厚みt10は、
2.2−2*Δt2=2.0(μm)
となる。
For example, when the unevenness amount Δt2 is 0.1 μm and the thickness t2 is 2.2 μm, the thickness t10 is:
2.2-2 * Δt2 = 2.0 (μm)
It becomes.
したがって、第2の誘電体層102が厚くなっても、第1の誘電体層101が薄くなるので、取得される静電容量の低下を回避することができる。
Therefore, even if the
2.積層セラミックコンデンサの製造方法
次に、上述した積層セラミックコンデンサの製造方法について説明する。図4は本発明に係る製造方法に含まれる主要な工程を、概略的に示す図、図5〜図8は図4に含まる各工程における状態を拡大して示す図である。図はマルチ工法を示し、供給ロール31と巻き取りロール32との間で、可撓性支持体30を矢印Fで示す方向に走行させ、その走行の途中において、誘電体塗布工程、乾燥工程、内部電極印刷工程などが繰り返される。図4では、説明の都合上、連続する工程として示してあるが、適宜、各工程を分離独立させることができる。
2. Next, a method for manufacturing the above-described multilayer ceramic capacitor will be described. FIG. 4 is a diagram schematically showing main steps included in the manufacturing method according to the present invention, and FIGS. 5 to 8 are diagrams illustrating enlarged states in the respective steps included in FIG. The figure shows a multi-processing method, in which a
まず、誘電体塗布工程では、ドクターブレード、ノズルなどの第1の塗布装置33を用いて、可撓性支持体30の上に第1の誘電体塗膜層101を形成する(図4、図5参照)。第1の誘電体塗膜層101の厚みt1は、その全長にわたって一定の厚みになる。また、その表面は平坦度の極めて高い面となる。第1の誘電体塗膜層101は、第1の乾燥装置34による乾燥作用を受けた後、第1の印刷工程に送り込まれる。
First, in the dielectric coating process, the first
第1の印刷工程では、例えば、第1のスクリーン印刷機35により、第1の誘電体塗膜層101の上に、第1の内部電極21のパターンが印刷される(図4、図6参照)。第1の内部電極21のパターンには数千個のコンデンサ要素が含まれる。
In the first printing step, for example, the first
第1の内部電極21の形成される第1の誘電体塗膜層101は、平坦度の高い表面性を有するから、第1の内部電極21と第1の誘電体塗膜層101との間の接触面S1は、第1の誘電体塗膜層101の表面性を反映した高度の平坦度を持つ平面となる。他方、第1の内部電極21は、例えば、スクリーン印刷などによって形成されるものであり、図6に示すように、その表面は、印刷方式に依存した凹凸量Δt2を持つ。第1の内部電極21の厚みは、凹凸量Δt2を見込むと、最大の厚みt32、最小の厚みt31となる。
Since the first
次に、第1の内部電極21のパターンを、第2の乾燥装置36によって乾燥させた後、
第2の塗布装置37によって、第1の誘電体塗膜層101及び第1の内部電極21のパターンを被覆するように、第2の誘電体塗膜層102を形成する(図4、図7参照)。第2の誘電体塗膜層102は、第1の内部電極21の表面性を考慮し、最大の厚みt32の位置においても、第1の誘電体塗膜層101の厚みt1が得られるようにする。従って、第2の誘電体塗膜層102の厚みtは、第1の内部電極21の最大の厚みt32、及び、最小の厚みt31を用いて、
t=(t32+t1)=(t31+t2)
と表現することができる。本発明では、厚みt2が、厚みt1に対して、
1.015*t1≦t2≦1.17*t1
を満たすように形成する。厚みt2を、1.015*t1≦t2の範囲に設定すると、印刷などの手段によって形成される第1の内部電極21の表面の凹凸に関わらず、要求される絶縁破壊電圧Vbを満たしえる。また、厚みt2が、t2≦1.17*t1を満たすようにすると、必要な絶縁破壊電圧Vbを確保した上で、静電容量の低下を抑えることができる。厚みt2は、特に、好ましくは、1.03*t1≦t2≦1.1*t1の範囲である。
Next, after the pattern of the first
The second
t = (t32 + t1) = (t31 + t2)
It can be expressed as In the present invention, the thickness t2 is relative to the thickness t1.
1.015 * t1 ≦ t2 ≦ 1.17 * t1
Form to satisfy. When the thickness t2 is set in the range of 1.015 * t1 ≦ t2, the required dielectric breakdown voltage Vb can be satisfied regardless of the unevenness of the surface of the first
第1の内部電極21の表面に現れる凹凸量Δt2を考慮した場合は、第2の誘電体塗膜層102は、厚みt2が、第1の誘電体塗膜層101の厚みt1に対して、凹凸量Δt2を加算した値以上となるように塗布する。一例を挙げると、第1の誘電体塗膜層101の厚みt1が3μmで、凹凸量Δt2が0.3μmのとき、第2の誘電体塗膜層102は、厚みt2が、
t2=t1+Δt2=3.3μm
となるように設定するのである。
When the unevenness amount Δt2 appearing on the surface of the first
t2 = t1 + Δt2 = 3.3 μm
It is set so that
凹凸量Δt2を考慮することは、上述したように、第1の誘電体塗膜層101、第1の内部電極21、第2の誘電体塗膜層102及び第2の内部電極22を連続して形成するマルチ工法を採用し、その中で、第1及び第2の内部電極21、22を印刷によって形成する場合に特に有効である。
Considering the unevenness amount Δt2, the first
次に、第2の誘電体塗膜層102は、第3の乾燥装置36による乾燥作用を受けた後、第2の印刷工程に送り込まれる。第2の印刷工程では、例えば、第2のスクリーン印刷機39により、第2の内部電極22のパターンが印刷される(図4、図7参照)。第2の内部電極22のパターンは、第1の内部電極21のパターンと重なるように印刷される。
Next, the second
次に、第4の乾燥機40により、第2の内部電極22を乾燥させた後、巻き取りロール32によって巻き取られる。
Next, after the second
この後、巻き取りロール32を供給ロールとして、第1の誘電体塗膜層101、第1の内部電極21、第2の誘電体塗膜層102、及び、第2の内部電極22を積層した可撓性支持体30を引き出し、可撓性支持体30から、第1の誘電体塗膜層101、第1の内部電極21、第2の誘電体塗膜層102、及び、第2の内部電極22の積層体を、数千個のコンデンサ要素を含み得る大判面積で切り取り、図10に示すように、可撓性支持体30から剥離して、シート積層体を取り出す。そして、図11に示すように、支持台5の上で、シート積層体の多数枚を順次に重ね、熱圧着する。この後、コンデンサ要素毎に切断分離し、焼成工程、端部電極付与工程等を経て、積層セラミックコンデンサの完成品が得られる。
Thereafter, the first
図5〜図8に示した技術思想の発展形として、第2の誘電体層102の厚みt2をΔt2だけ厚くした分、第1の誘電体層101の厚みを、Δt2だけ薄くすることにより、第2の誘電体層102が厚くなることによる静電容量の低下を補う手法を採用することができる。図11〜図13はその製造工程の一部を概念的に示す図である。
As a development of the technical idea shown in FIGS. 5 to 8, by reducing the thickness of the
まず、図11に示すように、可撓性支持体30の一面上に、第1の誘電体塗膜層101を、厚みt1からΔt2だけ減じた厚みt10となるように、薄く塗布する。
First, as shown in FIG. 11, the first
次に、図12に図示するように、最大の厚みt32、最小の厚みt31を有する第1の内部電極21を印刷した後、図13に示すように、第2の誘電体塗膜層102を塗布する。この工程において、第2の誘電体塗膜層102の厚みt2を、厚みt1に対して凹凸量Δt2の分だけ加算した厚みとする。
Next, as shown in FIG. 12, after printing the first
ここで、第1の誘電体塗膜層101を、厚みt1からΔt2だけ減じた厚みt10となるように、薄く塗布してあるので、第2の誘電体塗膜層102が厚くなることによる静電容量の低下を補うことができる。したがって、静電容量の低下を回避することができる。
Here, since the first
この後、図8〜図11に示した工程を実行し、コンデンサ要素毎に切断分離し、焼成工程、端部電極付与工程等を経て、積層セラミックコンデンサの完成品が得られる。 Thereafter, the steps shown in FIGS. 8 to 11 are executed, and each capacitor element is cut and separated, and a finished product of a multilayer ceramic capacitor is obtained through a firing step, an end electrode applying step, and the like.
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。 Although the contents of the present invention have been specifically described above with reference to the preferred embodiments, it is obvious that those skilled in the art can take various modifications based on the basic technical idea and teachings of the present invention. It is.
21 第1の内部電極
22 第2の内部電極
101 第1の誘電体層
102 第2の誘電体層
S1 第1の接触面
S2 第2の接触面
21 First internal electrode
22 Second internal electrode
101 first dielectric layer
102 second dielectric layer
S1 First contact surface
S2 Second contact surface
Claims (4)
可撓性支持体上に第1の誘電体塗膜層を形成した後、前記第1の誘電体塗膜層の上に内部電極を印刷し、
次に、前記可撓性支持体の上で、前記第1の誘電体塗膜層及び前記内部電極の上に、これらを被覆する第2の誘電体塗膜層を塗布する工程を含み、
前記第1の誘電体塗膜層と前記内部電極との間の接触面は、前記第1の誘電体塗膜層の表面性を反映した平坦な表面性を持っており、
前記内部電極は、前記第2の誘電体塗膜層と接触する表面が、谷と山との現れる表面性を有しており、
前記接触面を基準にした前記第2の誘電体塗膜層の厚みは、3μm以下であり、
前記内部電極の前記谷の底部から前記第2の誘電体塗膜層の表面までの厚みをt2とし、
前記第1の誘電体塗膜層の最小の厚みをt1としたとき、
前記第2の誘電体塗膜層は、前記厚みt2が、
1.015*t1≦t2≦1.17*t1
を満たすように塗布される。 A method of manufacturing a multilayer ceramic capacitor in which a plurality of internal electrodes are embedded inside a dielectric substrate,
After forming the first dielectric coating layer on the flexible support, printing internal electrodes on the first dielectric coating layer,
Next, the method includes a step of applying a second dielectric coating layer covering the first dielectric coating layer and the internal electrode on the flexible support,
The contact surface between the first dielectric coating layer and the internal electrode has a flat surface property reflecting the surface property of the first dielectric coating layer,
The internal electrode has a surface property where the surface in contact with the second dielectric coating layer appears as valleys and peaks,
The thickness of the second dielectric coating layer based on the contact surface is 3 μm or less,
The thickness from the bottom of the valley of the internal electrode to the surface of the second dielectric coating layer is t2,
When the minimum thickness of the first dielectric coating layer is t1,
The second dielectric coating layer has a thickness t2 of
1.015 * t1 ≦ t2 ≦ 1.17 * t1
It is applied to satisfy.
1.03*t1≦t2≦1.1*t1
を満たすように塗布される。 The method of claim 1, wherein the second dielectric coating layer is
1.03 * t1 ≦ t2 ≦ 1.1 * t1
It is applied to satisfy.
前記内部電極は、前記第2の誘電体塗膜層と接触する表面が、谷と山との間の凹凸量Δt2の現れる表面性を有しており、
前記第2の誘電体塗膜層は、前記厚みt2が、前記厚みt1に対して、前記凹凸量Δt2を加算した値以上となるように塗布される。 The method according to claim 1 or 2, wherein
The internal electrode has a surface property where the surface contacting with the second dielectric coating layer has an unevenness amount Δt2 between a valley and a mountain,
The second dielectric coating layer is applied such that the thickness t2 is equal to or greater than the sum of the unevenness Δt2 with respect to the thickness t1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006083272A JP4475425B2 (en) | 2006-03-24 | 2006-03-24 | Multilayer ceramic capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006083272A JP4475425B2 (en) | 2006-03-24 | 2006-03-24 | Multilayer ceramic capacitor |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007258566A JP2007258566A (en) | 2007-10-04 |
JP4475425B2 true JP4475425B2 (en) | 2010-06-09 |
Family
ID=38632486
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006083272A Active JP4475425B2 (en) | 2006-03-24 | 2006-03-24 | Multilayer ceramic capacitor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4475425B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5450696B2 (en) | 2012-03-07 | 2014-03-26 | 太陽誘電株式会社 | Multilayer ceramic capacitor |
TWI460753B (en) * | 2012-05-24 | 2014-11-11 | Murata Manufacturing Co | Laminated ceramic electronic parts |
JP2014057098A (en) * | 2013-11-22 | 2014-03-27 | Taiyo Yuden Co Ltd | Multilayer ceramic capacitor |
KR20180027269A (en) * | 2016-09-06 | 2018-03-14 | 삼성전기주식회사 | Thin film capacitor |
-
2006
- 2006-03-24 JP JP2006083272A patent/JP4475425B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2007258566A (en) | 2007-10-04 |
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RD04 | Notification of resignation of power of attorney |
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|
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R150 | Certificate of patent or registration of utility model |
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