JP4471408B2

JP4471408B2 - CMOS semiconductor device

Info

Publication number: JP4471408B2
Application number: JP24229698A
Authority: JP
Inventors: 俊祐八柳
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-08-27
Filing date: 1998-08-27
Publication date: 2010-06-02
Anticipated expiration: 2018-08-27
Also published as: JP2000077538A

Description

【０００１】
【発明の属する技術分野】
本発明はシリコンよりなるゲート電極を有する電解効果トランジスタ（Field Effect Transistor、以下FET）に関し、さらに詳しく言えば、ゲート電極を共有したｐチャネルMOS(Metal Oxide Semiconductor)FETとｎチャネルMOSFETとを有するいわゆるCMOS半導体装置のゲート電極下のオフリーク電流の低減と微細化に関するものである。
【０００２】
【従来の技術】
図１０に従来の典型的なCMOS半導体装置を示す。このようなCMOS半導体装置は、様々な論理回路や、SRAMなどに用いられている。半導体基板５１の一部上（図では右半分）にｎウェルが、他の一部上（同左半分）にｐウェルが形成されている。ｎウェル、ｐウェルのそれぞれの一部上に活性領域５２が形成されている。活性領域５２上にはゲート絶縁膜５３を隔ててゲート電極５４が形成され、ｎチャネルトランジスタｎch-Trとｐチャネルトランジスタｐch-Trを形成している。ゲート電極５４には、1E20cm^-3前後のｎ型の不純物が添加され、導電性となっている。活性領域５２のゲート電極５４が形成されていない領域には、ウェルと逆導電型の不純物、即ちｎウェルにはボロンなどのｐ型の不純物、ｐウェルにはリンなどのｎ型の不純物が添加されたソース、ドレイン領域５５が形成されている。
【０００３】
ゲート電極５４が接地されているとき、ゲート電極下のチャネル領域５６は完全に空乏化し、非導通であって、ソース、ドレイン領域５５間に電圧を印加しても電流は流れない。ゲート電極５４に電圧を印加することによって、チャネル領域５６が導通となるので、このときソース、ドレイン間に電圧を印加すると、チャネル領域５６にチャネル電流が流れる。ｐチャネルトランジスタとｎチャネルトランジスタでは、ゲート電極５４に正負どちらの電圧を印加すると導通となるかが異なり、CMOSはこのことを利用した半導体装置である。ゲート電極下のチャネル領域が導通となるゲート電圧のしきい値をオン電圧と呼ぶ。
【０００４】
ｎ型の不純物が添加されたポリシリコン（以下N⁺ポリと表記）と、ｐ型の不純物が添加された基板とをゲート絶縁膜を介して接触させると、仕事関数の差から、電子はN⁺ポリに移動しようとする。このため、N⁺ポリをゲート電極としたｐチャネルトランジスタは、ゲート電圧が0Vであっても、あたかも弱い正電圧を印加した様な状態となり、トランジスタをオンさせるために、これを相殺する電圧を印加した上でさらに電圧を印加せねばならず、オン電圧の上昇になっていた。また、ｐチャネルトランジスタとｎチャネルトランジスタのオン電圧の絶対値が異なってしまうなどの不具合が生じてきた。
【０００５】
そこで、ｐチャネルトランジスタのオン電圧を低電圧化するために、チャネル領域５６には、埋め込みチャネル５７と呼ばれる領域を形成することがある。埋め込みチャネルは、ソース、ドレイン領域と同じ導電型の不純物を添加した領域であり、ここへの不純物の添加量を増やすことによってオン電圧を下げることができる。図３にオン電圧の埋め込みチャネル量との依存性を実線で示す。これによると、例えば、5.0×10¹²cm^-2のドープ量であればオン電圧は0.3Vに低減できることがわかる。
【０００６】
一方で、図１１に示すように、ゲート電極５４に添加する不純物をｎチャネルトランジスタとｐチャネルトランジスタとで別々にすることが提案されている。即ち、ｎチャネルトランジスタの上部に位置するゲート電極５４ａには、従来通りN⁺ポリを用い、ｐチャネルトランジスタの上部に位置するゲート電極５４ｂには、P型の不純物が添加されたポリシリコン（P⁺ポリ）を用いるというものである。このように構成することで、ゲート電極５４とその直下のチャネル領域５６との導電型が同じになるので、ゲート電極とチャネル領域の仕事関数の差はなく、オン電圧を所定の値とすることができる。
【０００７】
【発明が解決しようとする課題】
ゲート電圧が0Vのとき、理想的にはチャネル電流は0Aであるが、実際のMOSFETにおいては、ゲート電圧が0Vであっても微少な電流が流れる。このような電流をオフリーク電流と呼ぶ。
【０００８】
埋め込みチャネル５７は、チャネル領域５８にソース、ドレイン領域５５と同じ導電型の不純物をドープするので、注入量が増加すると、オフリーク電流が増加する。オフリーク電流は、pA（ピコアンペア）の程度であるが、近年オン電圧の低電圧化や、素子の微細化に伴い、論理回路の誤動作や、記憶素子の読み出しのエラーを引き起こし、無視できなくなってきている。また、オフリーク電流は、不要な電流が流れることから、このような素子を組み込んだ携帯機器の電池を浪費させ、可動時間を短縮し、問題となっている。
【０００９】
また、CMOSのｐチャネルトランジスタのゲート電極５４ｂのP⁺ポリを形成するために、ポリシリコン膜にボロンを注入すると、ボロンはシリコン内での拡散係数が大きいため、ゲート電極５４を突き抜け、半導体基板５１まで到達してしまう。ボロンが半導体基板５１に注入されると、埋め込みチャネル５７の濃度が増大し、ソース、ドレイン領域５５間の耐圧が低下し、オフリーク電流が増大するという問題が生じる。また、ゲート電極５４ｂに残留するボロンの濃度も変動するため、ｐチャネルトランジスタのオン電圧のばらつきが生じる。さらに、ボロンが横方向に拡散することによって、ｎチャネルトランジスタのゲート電極５４ａまで拡散すると、ｎチャネルトランジスタのオン電圧にもばらつきが生じる。
【００１０】
また、リーク電流を低減させるため、埋め込みチャネルの濃度を薄くする必要があり、結果的にｐチャネルトランジスタのオン電圧を十分に低下させることができず、ｐチャネルトランジスタのオン電圧は、ゲート電極に印加する電圧との差が小さく、ｐチャネルトランジスタのチャネル電流は、ｎチャネルトランジスタに比較して小さくなる。そこで、図１１に示すように、ｐチャネルトランジスタのゲート幅GW_pをｎチャネルトランジスタのゲート幅GW_nに比較して大きくとることによって、ｎチャネルトランジスタと同程度の電流値を確保している。これは素子の面積の増大につながっていた。
【００１１】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ノンドープのポリシリコンをｐチャネルトランジスタのゲート電極として用いることによって、所望するオン電圧に調整するための埋め込みチャネルの濃度を低下させ、かつ埋め込みチャネルの深さを浅くすることによって、オフリーク電流を低減するCMOS半導体装置である。
【００１２】
MOSFETは一般的に、ゲート電極５４を配線として用いる。このため、ゲート電極５４の電気抵抗は、素子動作に大きく影響し、ゲート電極５４の抵抗を下げることに多くの努力がなされてきた。従来のゲート電極５４は、ポリシリコンに不純物がドープされ、電気抵抗を下げている。また、ゲート電極５４には、タングステンシリサイドなどを用いたポリサイド構造が採用され、ゲート電極５４の電気抵抗をさらに下げることに成功している。ここで、本出願人は、ポリサイド構造を採用したゲート電極５４の電気抵抗を決定している要因は主にタングステンシリサイドであって、ポリシリコンにドープされた不純物の量にはあまり依存しないことを見出した。即ち、ポリサイド構造のゲート電極５４を採用すれば、ゲート電極のポリシリコンに不純物をドープする必要は必ずしもない、と言える。
【００１３】
【発明の実施の形態】
以下に本発明の実施形態について説明する。図１は本発明のCMOSである。半導体基板１の一部上（図では右半分）にｎウェルが、他の一部上（同左半分）にｐウェルが形成されている。ｎウェル、ｐウェルのそれぞれの一部上に活性領域２が形成されている。活性領域２上にはゲート絶縁膜３を隔ててゲート電極４が形成され、ｎチャネルトランジスタｎch-Trとｐチャネルトランジスタｐch-Trを形成している。ゲート電極４は、ポリシリコンとタングステンシリサイドの多層構造であるポリサイド構造である。ｎチャネルトランジスタｎch-Tr上部のゲート電極４ａのポリシリコンは、1E20cm^-3前後のｎ型の不純物が添加されたＮ⁺ポリであり、導電性となっている。ｐチャネルトランジスタｐch-Tr上部のゲート電極４ｂのポリシリコンは、不純物が添加されていないノンドープポリシリコンである。活性領域２のゲート電極４が形成されていない領域には、ウェルと逆導電型の不純物、即ちｎウェルにはボロンなどのｐ型の不純物、ｐウェルにはリンなどのｎ型の不純物が添加されたソース、ドレイン領域５が形成されている。ゲート電極４下のチャネル領域６には、埋め込みチャネル領域７が形成されている。
【００１４】
以下に、ｐチャネルトランジスタについて述べる。
【００１５】
図２に本実施形態のMOSFETと、従来のMOSFETの、オフリーク電流のゲート長GL依存性を示す。ゲート長GLとは、ゲート電極４下部のソース、ドレイン領域６の間隔、換言すればチャネル領域６のソース、ドレイン領域方向の長さである。本実施形態、従来共にポリシリコン膜の厚さは1010Åである。○は従来のMOSFET、△及び▲は、本発明のMOSFETである。それぞれのオン電圧は、○が0.61V、△が0.67V、▲が0.49Vである。オン電圧は、埋め込みチャネルの濃度を変化させることによって調節することができる。ゲート長が短くなるに従って、オフリーク電流が増加する現象は、一般に短チャネル効果と呼ばれる現象である。まず○と▲を比較して、本発明のMOSFETは、オン電圧が約0.1V低いにも関わらず、ほぼ同じオフリーク電流値である。次に、○と△を比較して、本発明のMOSFETは、オン電圧が約0.06V高いだけで、オフリーク電流値は二桁近く小さい。このように、本発明のMOSFETは、同じオン電圧であれば、オフリーク電流を従来よりも小さく抑えることができる。次に、図３にオフリーク電流のオン電圧依存性を示す。本発明、従来共に、オン電圧を低く設定するとオフリーク電流が増えるが、本発明のMOSFETは、従来のMOSFETよりも一桁小さいオフリーク電流値である。
【００１６】
次に、図４にオン電圧の埋め込みチャネル８濃度依存性を示す。埋め込みチャネル８の濃度の上昇と共にオン電圧が低下することは、従来のMOSFET、本発明のMOSFET共に同様である。ただし、例えばオン電圧を0.35Vとする場合の埋め込みチャネル８の濃度は3.0×10¹²cm^-2であり、これは、従来のMOSFETで必要な濃度の60%程度である。本発明のMOSFETは、従来よりも少ない不純物の注入で従来のMOSFETと同等のオン電圧に設定することができる。
【００１７】
本発明のMOSFETのオフリーク電流が従来より小さいことは、埋め込みチャネルの濃度が低くなっていると共に埋め込みチャネルの形成されている深さが浅くなっていることが要因であると考えられる。埋め込みチャネルとソース、ドレイン領域は、同じ導電型の不純物を添加された領域であるので、基本的に導通であり、埋め込みチャネルの濃度が低いので電気抵抗が比較的高いにすぎない。従って、埋め込みチャネルの濃度が上昇すると、オフリーク電流が増大する。また、濃度が増加すると、それに付随して埋め込みチャネルの形成される深さも深くなり、埋め込みチャネル領域の電気抵抗を低下させるのである。従って、埋め込みチャネルの濃度が上昇するとオフリーク電流が増加する。本発明のMOSFETは、従来のMOSFETよりも低い埋め込みチャネル濃度で同じオン電圧にすることができるので、従来のMOSFETと同じオン電圧であれば、オフリーク電流を1/10以下に抑えることができる。
【００１８】
次に、ノンドープポリシリコン膜３の厚さについて述べる。ノンドープポリシリコン膜３の厚さは、本実施例においては、1010Å、285Å、247Åとして作成した。以下、ポリシリコン膜３の厚さが1010Åのものをサンプル１、285Åのものをサンプル２、247Åのものをサンプル３と記す。
【００１９】
図５はサンプル１乃至サンプル３及び比較対象としてドープドポリシリコン膜５３の厚さを1010Åとした従来のMOSFET（以下従来サンプルと記す）のチャネル電流のゲート電圧依存性である。本実施形態のチャネル電流は、従来サンプルのチャネル電流に比較して、サンプル１〜３ともに若干小さいものの、実用上問題となる程度ではない。サンプル１に比較して、サンプル２、３のチャネル電流値が大きく、チャネル電流値からは、サンプル２及びサンプル３がよいといえる。
【００２０】
図６は、オン電圧を0.65V程度とした時の従来及び本実施形態のMOSFETの特性であり、１段目はサンプル１、２段目はサンプル２、３段目はサンプル３、４段目は従来サンプルの特性をそれぞれ示している。オフリーク電流は従来のMOSFETが6.40pAであるのに比較して、各条件において0.05pA〜0.09pAと、二桁程度小さく、オフリーク電流が十分に抑制されていることが分かる。βはゲート電圧に対するチャネル電流値の傾きであり、FETの駆動能力を示す値である。βはサンプル２、３は従来とほぼ同等の値を示しているが、サンプル１は若干低い。これは、ノンドープシリコン膜の内部が空乏化するため、膜厚が厚いほど、空乏化領域が厚くなるためである。
【００２１】
次に、図７に、オン電圧のゲート長依存を示す。横軸が実効チャネル長、縦軸がゲート長2μｍで規格化したオン電圧である。実効チャネル長とは、ソース、ドレイン領域の不純物が拡散した結果のチャネル長である。●及び○が従来のMOSFET、▲及び△が本発明のMOSFETである。本発明のMOSFETは従来と比較して0.05μｍ程度シフトしている。ゲート長が短くなるとオン電圧が低下する現象が短チャネル効果であるが、本発明のMOSFETは、短チャネル効果の発生が0.05μｍ改善されていると言うことができる。換言すれば、従来のMOSFETよりも微細化が可能である。
【００２２】
また、図８は、サンプル１、２、３のゲート長に対するオン電圧の低下の比較である。膜厚の薄いサンプル２、３の方がサンプル１に比較してオン電圧の低下が少ない。これは、ポリシリコン層３を形成する際に、厚い方がより堆積に時間を要し、その間高い温度に保たれるため、埋め込みチャネルの不純物が拡散し、より埋め込みチャネルが深くなっているためである。
【００２３】
次に図９にゲート耐圧を示す。これは、ゲート電極に電圧を印加した時のゲート電極からのリーク電流である。サンプル１、２、３共にほぼ同様の値を示している。Vg<8Vにおいて従来サンプルよりリーク電流が大きいが、電流値として実用上問題とはならない。また、ノンドープポリシリコンの膜厚が193Åの測定結果も併せて示す。これを見ると、Vg=1Vで1nA程度のリーク電流が流れており、使用できるものではない。また、この膜厚においては、CV特性も得られない。従って、ノンドープポリシリコン膜３の膜厚は少なくとも193Åを越える必要がある。
【００２４】
以上のデータから、ノンドープポリシリコンの膜厚は、1010Å以下で、薄い方が駆動能力や、短チャネル効果抑制の観点からよく、逆に、193Åよりも厚くなければゲート電極としての役割を果たさないので、ノンドープポリシリコンの膜厚は、193Å〜1010Åが適切であるといえる。
【００２５】
以上に述べたようにｐチャネルトランジスタのゲート電極を適切な厚さのノンドープポリシリコンとすることによって、リーク電流を低減することができ、また、オン電圧を低下させることができる。
【００２６】
オン電圧を低下させると、ゲート電極に印加する電圧とオン電圧との差が大きくなるので、ｐチャネルトランジスタの電流量を十分に確保することができる。従来のCMOSは、ｐチャネルトランジスタの電流量を確保するためにｐチャネルトランジスタだけゲート幅GW_pを大きくしていたが、これは不要となり、ゲート幅GWを縮小し、ｎチャネルトランジスタと同じ幅とすることができる。また、ｐチャネルトランジスタの電流量が確保されるので、ゲート電極に印加する電圧も下げることができるので、電源電圧も下げることができる。
【００２７】
次に、ｎチャネルトランジスタについて述べる。ゲート電極をノンドープポリシリコンにすることは、もちろんｎチャネルトランジスタでも実施可能である。しかし、ｎチャネルトランジスタの場合、ノンドープにすると基板との仕事関数の差が減少し、短チャネル効果が顕著に現れるので、効果的ではない。従って、ゲート電極をノンドープとすることはｐチャネルトランジスタのみに適用して、ｎチャネルトランジスタのゲート電極はＮ⁺ポリとした。
【００２８】
ところで、CMOSにおいて、ｐチャネルトランジスタのゲート電極のみをノンドープとするには、ｐチャネルトランジスタとｎチャネルトランジスタの間で、ノンドープの領域と、Ｎ⁺の領域とを区切る必要がある。しかしながら、Ｎ⁺の領域に注入したリンもしくはヒ素は装置の製造過程の熱処理工程などで、ノンドープの領域に拡散する可能性がある。そこで、ノンドープの領域とＮ⁺の領域との境界は、ｐチャネルトランジスタとｎチャネルトランジスタの真ん中ではなく、ｎチャネルトランジスタ側にずらして設けるとよい。
【００２９】
また、本明細書における「ノンドープ」とは、積極的な不純物の添加を行っていないという意味であり、例えば他の拡散層などから微量の不純物が拡散して、結果的に微量の不純物がポリシリコン膜に添加されても、もしくは形成時に予期せぬ不純物が混入する等しても、「ノンドープ」の範疇であるとする。
【００３０】
また、一般的にアモルファスシリコンはポリシリコンに比較して不純物の拡散が小さいので、ノンドープポリシリコン膜は、ノンドープアモルファスシリコン膜でもよい。従って、請求項に記載したシリコン膜とは、ポリシリコン膜、アモルファスシリコン膜などを含むものとする。
【００３１】
また、ポリサイド構造の例としてタングステンシリサイドを挙げたが、これ以外にも、モリブデンや、チタンなど、様々な金属でポリサイド構造とすることができる。さらに、ポリサイド構造以外にも、ゲート電極のシリコン層をノンドープとした上でゲート電極の電気抵抗を十分に低減できれば、それでよい。
【００３２】
その他、請求項に記載した思想を逸脱しない範囲で本発明はさまざまに応用可能である。
【００３３】
【発明の効果】
以上に説明したように、本発明のCMOS半導体装置は、ｐチャネルトランジスタのゲート電極をノンドープシリコン膜としたので、オフリーク電流を抑制しつつオン電圧を低減することができる。
【００３４】
また、オン電圧が低減されるので、所定の電源電圧を印加した際のチャネル電流が大きくなり、従来、チャネル電流を確保するために大きくしていたチャネル幅を縮小でき、素子を微細化できる。
【００３５】
また、オン電圧が低減されるので、電源電圧も低減することができ、従って、これを組み込んだ携帯機器の可動時間が延長され、また、電源電圧が低くすむことから、携帯機器の電池の個数を減らすことができ、携帯機器を小型化することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の半導体装置の図である。
【図２】オフリーク電流のゲート長依存性を示す図である。
【図３】オン電圧の埋め込みチャネルの不純物濃度依存性を示す図である。
【図４】チャネル電流のゲート電圧依存性を示す図である。
【図５】オフリーク電流のオン電圧依存性を示す図である。
【図６】本発明の実施形態の半導体装置の特性を示す表である。
【図７】オン電圧の実効チャネル長依存性を示す図である。
【図８】オン電圧のゲート長依存性を示す図である。
【図９】ゲートリーク電流のゲート電圧依存性を示す図である。
【図１０】従来の半導体装置の図である。
【図１１】従来の半導体装置の図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a field effect transistor (hereinafter referred to as FET) having a gate electrode made of silicon, and more specifically, a so-called having a p-channel MOS (Metal Oxide Semiconductor) FET and an n-channel MOSFET sharing a gate electrode. The present invention relates to reduction and miniaturization of off-leakage current under a gate electrode of a CMOS semiconductor device.
[0002]
[Prior art]
FIG. 10 shows a conventional typical CMOS semiconductor device. Such CMOS semiconductor devices are used in various logic circuits, SRAMs, and the like. An n-well is formed on a part of the semiconductor substrate 51 (right half in the figure), and a p-well is formed on the other part (same left half). An active region 52 is formed on a part of each of the n well and the p well. A gate electrode 54 is formed on the active region 52 with a gate insulating film 53 therebetween, and an n-channel transistor nch-Tr and a p-channel transistor pch-Tr are formed. An n-type impurity of about 1E20 cm ⁻³ is added to the gate electrode 54 to make it conductive. In the region where the gate electrode 54 of the active region 52 is not formed, an impurity having a conductivity type opposite to that of the well, that is, a p-type impurity such as boron is added to the n well, and an n-type impurity such as phosphorus is added to the p well. Source / drain regions 55 are formed.
[0003]
When the gate electrode 54 is grounded, the channel region 56 under the gate electrode is completely depleted and non-conductive, and no current flows even when a voltage is applied between the source and drain regions 55. By applying a voltage to the gate electrode 54, the channel region 56 becomes conductive. When a voltage is applied between the source and drain at this time, a channel current flows through the channel region 56. The p-channel transistor and the n-channel transistor differ depending on whether positive or negative voltage is applied to the gate electrode 54, and the CMOS is a semiconductor device utilizing this. The threshold value of the gate voltage at which the channel region under the gate electrode becomes conductive is referred to as on-voltage.
[0004]
When polysilicon doped with n-type impurities (hereinafter referred to as N ⁺ poly) and a substrate doped with p-type impurities are brought into contact with each other through a gate insulating film, electrons are N from the difference in work function. ⁺ Try to move to poly. For this reason, even if the gate voltage is 0V, the p-channel transistor using N ⁺ poly as the gate electrode is in a state as if a weak positive voltage is applied. In order to turn on the transistor, a voltage that cancels this is used. The voltage had to be further applied after being applied, and the on-voltage was increased. In addition, defects such as the absolute values of the on-voltages of the p-channel transistor and the n-channel transistor have arisen.
[0005]
Therefore, in order to reduce the on-voltage of the p-channel transistor, a region called a buried channel 57 may be formed in the channel region 56. The buried channel is a region to which an impurity having the same conductivity type as that of the source and drain regions is added, and the ON voltage can be lowered by increasing the amount of the impurity added thereto. FIG. 3 shows the dependence of the ON voltage on the amount of buried channel with a solid line. According to this, for example, when the doping amount is 5.0 × 10 ¹² cm ⁻² , the on-voltage can be reduced to 0.3V.
[0006]
On the other hand, as shown in FIG. 11, it has been proposed that the impurity added to the gate electrode 54 is separated between the n-channel transistor and the p-channel transistor. That is, N ⁺ poly is used for the gate electrode 54a located above the n-channel transistor as usual, and polysilicon (P) doped with P-type impurities is used for the gate electrode 54b located above the p-channel transistor. ⁺ Poly) is used. With this configuration, the conductivity type of the gate electrode 54 and the channel region 56 immediately below it is the same, so there is no difference in work function between the gate electrode and the channel region, and the on-voltage is set to a predetermined value. Can do.
[0007]
[Problems to be solved by the invention]
When the gate voltage is 0V, the channel current is ideally 0A, but in an actual MOSFET, a minute current flows even if the gate voltage is 0V. Such a current is called an off-leakage current.
[0008]
In the buried channel 57, the channel region 58 is doped with an impurity having the same conductivity type as that of the source and drain regions 55, so that the off-leak current increases as the implantation amount increases. Off-leakage current is on the order of pA (picoamperes), but with the recent decrease in on-voltage and device miniaturization, logic circuit malfunctions and memory element read errors have become impossible to ignore. Yes. Moreover, since an unnecessary current flows, off-leakage current is a problem that wastes a battery of a portable device in which such an element is incorporated, shortens a movable time, and is problematic.
[0009]
Further, when boron is implanted into the polysilicon film in order to form P ⁺ poly for the gate electrode 54b of the CMOS p-channel transistor, boron has a large diffusion coefficient in the silicon, so that the silicon penetrates the gate electrode 54 and the semiconductor substrate. It reaches 51. When boron is injected into the semiconductor substrate 51, the concentration of the buried channel 57 increases, the withstand voltage between the source and drain regions 55 decreases, and the off-leak current increases. Further, since the concentration of boron remaining in the gate electrode 54b varies, the on-voltage of the p-channel transistor varies. Further, when boron diffuses in the lateral direction and diffuses to the gate electrode 54a of the n-channel transistor, the on-voltage of the n-channel transistor also varies.
[0010]
Further, in order to reduce the leakage current, it is necessary to reduce the concentration of the buried channel. As a result, the on-voltage of the p-channel transistor cannot be sufficiently lowered, and the on-voltage of the p-channel transistor is applied to the gate electrode. The difference from the applied voltage is small, and the channel current of the p-channel transistor is smaller than that of the n-channel transistor. Therefore, as shown in FIG. 11, by setting the gate width GW _p of the p-channel transistor larger than the gate width GW _n of the n-channel transistor, a current value comparable to that of the n-channel transistor is secured. This led to an increase in the area of the element.
[0011]
[Means for Solving the Problems]
The present invention has been made in view of such a problem, and by using non-doped polysilicon as a gate electrode of a p-channel transistor, the concentration of the buried channel for adjusting to a desired on-voltage is reduced, and the depth of the buried channel is reduced. This is a CMOS semiconductor device in which off-leakage current is reduced by making it shallow.
[0012]
A MOSFET generally uses a gate electrode 54 as a wiring. For this reason, the electrical resistance of the gate electrode 54 has a great influence on the device operation, and many efforts have been made to reduce the resistance of the gate electrode 54. In the conventional gate electrode 54, polysilicon is doped with impurities to lower the electrical resistance. Further, the gate electrode 54 employs a polycide structure using tungsten silicide or the like, and has succeeded in further reducing the electric resistance of the gate electrode 54. Here, the applicant of the present invention is that the factor that determines the electrical resistance of the gate electrode 54 adopting the polycide structure is mainly tungsten silicide, and does not depend much on the amount of impurities doped in the polysilicon. I found it. That is, if the gate electrode 54 having a polycide structure is employed, it can be said that it is not always necessary to dope impurities into the polysilicon of the gate electrode.
[0013]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below. FIG. 1 is a CMOS of the present invention. An n-well is formed on a part of the semiconductor substrate 1 (right half in the figure), and a p-well is formed on another part (the left half). An active region 2 is formed on a part of each of the n well and the p well. A gate electrode 4 is formed on the active region 2 with a gate insulating film 3 interposed therebetween to form an n-channel transistor nch-Tr and a p-channel transistor pch-Tr. The gate electrode 4 has a polycide structure that is a multilayer structure of polysilicon and tungsten silicide. The polysilicon of the gate electrode 4a above the n-channel transistor nch-Tr is N ⁺ poly doped with n-type impurities of around 1E20 cm ⁻³ and is conductive. The polysilicon of the gate electrode 4b above the p-channel transistor pch-Tr is non-doped polysilicon to which no impurity is added. In the region of the active region 2 where the gate electrode 4 is not formed, an impurity having a conductivity type opposite to that of the well, that is, an n-type impurity such as boron is added to the n-well and an n-type impurity such as phosphorus is added to the p-well. Source / drain regions 5 are formed. A buried channel region 7 is formed in the channel region 6 below the gate electrode 4.
[0014]
Hereinafter, a p-channel transistor will be described.
[0015]
FIG. 2 shows the gate length GL dependence of the off-leakage current of the MOSFET of this embodiment and the conventional MOSFET. The gate length GL is the distance between the source and drain regions 6 below the gate electrode 4, in other words, the length of the channel region 6 in the direction of the source and drain regions. In this embodiment and the prior art, the thickness of the polysilicon film is 1010 mm. ○ is a conventional MOSFET, and Δ and ▲ are MOSFETs of the present invention. Each ON voltage is 0.61V for ◯, 0.67V for △, and 0.49V for ▲. The on-voltage can be adjusted by changing the concentration of the buried channel. The phenomenon in which the off-leakage current increases as the gate length becomes shorter is a phenomenon generally called the short channel effect. First, comparing ◯ and ▲, the MOSFET of the present invention has substantially the same off-leakage current value even though the on-voltage is about 0.1 V lower. Next, comparing ◯ and Δ, the MOSFET of the present invention has a high on-state voltage of only about 0.06 V, and the off-leakage current value is almost two orders of magnitude smaller. As described above, the MOSFET of the present invention can suppress the off-leakage current to be smaller than that in the conventional case when the on-voltage is the same. Next, FIG. 3 shows the on-voltage dependence of the off-leakage current. In both the present invention and the prior art, when the on-voltage is set low, the off-leakage current increases. However, the MOSFET of the present invention has an off-leakage current value that is an order of magnitude smaller than that of the conventional MOSFET.
[0016]
Next, FIG. 4 shows the dependence of the ON voltage on the buried channel 8 concentration. It is the same for both the conventional MOSFET and the MOSFET of the present invention that the on-voltage decreases as the concentration of the buried channel 8 increases. However, the concentration of the buried channel 8 when the ON voltage is 0.35 V, for example, is 3.0 × 10 ¹² cm ⁻² , which is about 60% of the concentration required for the conventional MOSFET. The MOSFET of the present invention can be set to an ON voltage equivalent to that of a conventional MOSFET with less impurity implantation than the conventional one.
[0017]
The fact that the off-leakage current of the MOSFET of the present invention is smaller than the conventional one is considered to be due to the fact that the buried channel concentration is low and the depth at which the buried channel is formed is shallow. Since the buried channel and the source and drain regions are regions doped with impurities of the same conductivity type, they are basically conductive, and the electrical resistance is only relatively high because the concentration of the buried channel is low. Therefore, as the buried channel concentration increases, the off-leakage current increases. Further, as the concentration increases, the depth at which the buried channel is formed increases accordingly, and the electrical resistance of the buried channel region decreases. Therefore, the off-leak current increases as the buried channel concentration increases. Since the MOSFET of the present invention can have the same on-voltage with a buried channel concentration lower than that of the conventional MOSFET, the off-leakage current can be suppressed to 1/10 or less if the on-voltage is the same as that of the conventional MOSFET.
[0018]
Next, the thickness of the non-doped polysilicon film 3 will be described. In this embodiment, the non-doped polysilicon film 3 is formed with a thickness of 1010 mm, 285 mm, and 247 mm. Hereinafter, the polysilicon film 3 having a thickness of 1010 mm is referred to as sample 1, the 285 mm thickness as sample 2, and the 247 mm thickness as sample 3.
[0019]
FIG. 5 shows the gate voltage dependence of the channel current of a conventional MOSFET (hereinafter referred to as a conventional sample) in which the thickness of the doped polysilicon film 53 is 1010 mm as a comparison object. Although the channel current of this embodiment is slightly smaller in all of samples 1 to 3 than the channel current of the conventional sample, it is not a practical problem. Compared with sample 1, samples 2 and 3 have larger channel current values, and from the channel current values, it can be said that samples 2 and 3 are better.
[0020]
FIG. 6 shows the characteristics of the conventional MOSFET and this embodiment when the on-state voltage is about 0.65 V. The first stage is sample 1, the second stage is sample 2, the third stage is sample 3, and the fourth stage. Shows the characteristics of the conventional sample. The off-leakage current is 0.05 pA to 0.09 pA, which is about two orders of magnitude smaller than that of the conventional MOSFET of 6.40 pA, indicating that the off-leakage current is sufficiently suppressed. β is the slope of the channel current value with respect to the gate voltage, and is a value indicating the drive capability of the FET. Samples 2 and 3 show almost the same values as before, but sample 1 is slightly lower. This is because the inside of the non-doped silicon film is depleted, so that the thicker the film thickness, the thicker the depleted region.
[0021]
Next, FIG. 7 shows the dependence of the on voltage on the gate length. The horizontal axis represents the effective channel length, and the vertical axis represents the on-voltage normalized with a gate length of 2 μm. The effective channel length is a channel length resulting from diffusion of impurities in the source and drain regions. ● and ○ are conventional MOSFETs, and ▲ and Δ are MOSFETs of the present invention. The MOSFET of the present invention is shifted by about 0.05 μm compared to the conventional MOSFET. The phenomenon that the on-voltage decreases when the gate length is short is the short channel effect, but it can be said that the occurrence of the short channel effect is improved by 0.05 μm in the MOSFET of the present invention. In other words, it can be made finer than a conventional MOSFET.
[0022]
FIG. 8 is a comparison of the decrease in on-voltage with respect to the gate length of samples 1, 2, and 3. The samples 2 and 3 having a smaller film thickness have less decrease in on-voltage than the sample 1. This is because when the polysilicon layer 3 is formed, the thicker one takes more time for deposition, and the temperature is kept high during that time, so that the impurity in the buried channel diffuses and the buried channel becomes deeper. It is.
[0023]
Next, FIG. 9 shows the gate breakdown voltage. This is a leakage current from the gate electrode when a voltage is applied to the gate electrode. Samples 1, 2, and 3 show almost the same value. Although the leakage current is larger than that of the conventional sample at Vg <8V, the current value is not a problem in practice. In addition, the measurement result when the film thickness of non-doped polysilicon is 193 mm is also shown. Looking at this, a leakage current of about 1 nA flows when Vg = 1V, and it cannot be used. Also, CV characteristics cannot be obtained at this film thickness. Therefore, the film thickness of the non-doped polysilicon film 3 needs to exceed at least 193 mm .
[0024]
From the above data, the film thickness of non-doped polysilicon is 1010 mm or less, and the thinner one is better from the viewpoint of driving ability and short channel effect suppression. Conversely, if it is not thicker than 193 mm, it will not serve as a gate electrode Therefore, it can be said that an appropriate film thickness of the non-doped polysilicon is 193 to 1010 mm.
[0025]
As described above, when the gate electrode of the p-channel transistor is made of non-doped polysilicon having an appropriate thickness, the leakage current can be reduced and the on-voltage can be lowered.
[0026]
When the on-voltage is lowered, the difference between the voltage applied to the gate electrode and the on-voltage increases, so that a sufficient amount of current can be secured for the p-channel transistor. Conventional CMOS, which had been increased by the gate width GW _p p-channel transistor in order to ensure the current amount of p-channel transistor, which is unnecessary, reducing the gate width GW, and the same width as the n-channel transistor can do. In addition, since the current amount of the p-channel transistor is ensured, the voltage applied to the gate electrode can be lowered, so that the power supply voltage can also be lowered.
[0027]
Next, an n-channel transistor will be described. The gate electrode can be made of non-doped polysilicon as well as an n-channel transistor. However, in the case of an n-channel transistor, when it is not doped, the difference in work function with the substrate is reduced, and the short channel effect appears prominently, which is not effective. Therefore, non-doping of the gate electrode is applied only to the p-channel transistor, and the gate electrode of the n-channel transistor is N ⁺ poly.
[0028]
By the way, in the CMOS, in order to make only the gate electrode of the p-channel transistor non-doped, it is necessary to divide the non-doped region and the N ⁺ region between the p-channel transistor and the n-channel transistor. However, phosphorus or arsenic implanted into the N ⁺ region may diffuse into the non-doped region, for example, during a heat treatment step in the device manufacturing process. Therefore, the boundary between the non-doped region and the N ⁺ region is preferably not provided in the middle of the p-channel transistor and the n-channel transistor but shifted to the n-channel transistor side.
[0029]
In addition, “non-doped” in this specification means that no positive impurity is added. For example, a small amount of impurities are diffused from other diffusion layers and the like, and as a result, a small amount of impurities are poly-doped. Even if it is added to the silicon film or an unexpected impurity is mixed at the time of formation, it is assumed to be in the category of “non-doping”.
[0030]
Further, since amorphous silicon generally has a smaller impurity diffusion than polysilicon, the non-doped polysilicon film may be a non-doped amorphous silicon film. Accordingly, the silicon film recited in the claims includes a polysilicon film, an amorphous silicon film, and the like.
[0031]
In addition, although tungsten silicide has been described as an example of the polycide structure, other than this, a polycide structure can be formed using various metals such as molybdenum and titanium. In addition to the polycide structure, it is sufficient if the gate electrode silicon layer is non-doped and the electrical resistance of the gate electrode can be sufficiently reduced.
[0032]
In addition, the present invention can be applied in various ways without departing from the spirit described in the claims.
[0033]
【The invention's effect】
As described above, the CMOS semiconductor device of the present invention can reduce the on-voltage while suppressing the off-leak current because the gate electrode of the p-channel transistor is a non-doped silicon film.
[0034]
Further, since the on-voltage is reduced, the channel current when a predetermined power supply voltage is applied is increased, and the channel width that has been increased in order to secure the channel current can be reduced, and the device can be miniaturized.
[0035]
In addition, since the on-voltage is reduced, the power supply voltage can also be reduced. Therefore, the movable time of the portable device incorporating the same is extended, and the power supply voltage can be lowered. Can be reduced, and the portable device can be reduced in size.
[Brief description of the drawings]
FIG. 1 is a diagram of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a diagram showing the gate length dependence of off-leakage current.
FIG. 3 is a diagram showing the dependency of on-voltage on the impurity concentration of a buried channel.
FIG. 4 is a diagram showing the gate voltage dependence of channel current.
FIG. 5 is a graph showing on-voltage dependence of off-leakage current.
FIG. 6 is a table showing characteristics of the semiconductor device according to the embodiment of the present invention.
FIG. 7 is a diagram showing the effective channel length dependence of on-voltage.
FIG. 8 is a diagram showing the gate length dependence of on-voltage.
FIG. 9 is a diagram showing the gate voltage dependence of the gate leakage current.
FIG. 10 is a diagram of a conventional semiconductor device.
FIG. 11 is a diagram of a conventional semiconductor device.

Claims

In a CMOS semiconductor device having a p-channel MOS transistor and an n-channel MOS transistor,
The gate electrode is a polycide structure of a silicon film and a refractory metal,
In the p-channel MOS transistor, the silicon film is non-doped silicon,
In the n-channel MOS transistor, the silicon film, Ri silicon der the n-type impurity is added,
A CMOS semiconductor device, wherein a boundary between the non-doped region and the n-type region of the gate electrode is shifted to the n-channel MOS transistor side.

2. The CMOS semiconductor device according to claim 1, wherein the silicon film has a thickness of 247 mm or more.

3. The CMOS semiconductor device according to claim 1, wherein the thickness of the silicon film is 1010 mm or less.