JP4456914B2 - 画像処理装置 - Google Patents

Description

本発明は、画像のサイズを縮小処理する画像処理装置に関するものである。

従来、画像処理装置において、画像のサイズを縮小処理する場合、例えば主走査方向（横方向またはライン方向）の数画素毎に１画素分の画素データをサンプリングし、副走査方向（縦方向またはカラム方向）の数画素毎に１画素分の画素データをサンプリングして使用する、単純な読み飛ばしの方法などが用いられている。

ところが、画素データの読み飛ばしによって画像のサイズを縮小処理すると、静止画では許容できる画像を得ることができる場合が多いが、動画では、ちらつきの目立つ画像（映像）になる。このため、動画の画像サイズを縮小処理した場合に、ちらつきのない画質の良い画像を得るために、画素データの読み飛ばしではなく、例えば平均化などのフィルタ処理を行うことが多い。

例えば、縮小倍率が縦横各１／４の縮小処理を行う場合、図８に示すように、４ライン×４カラムのブロック毎に、１６画素の画素データ□の平均値■を算出するフィルタ処理を行う。フィルタ処理はブロック単位で行うため、前ラインの画素値を記憶しておくためのラインメモリが必要となり、４×４のフィルタ処理では、３ライン分のラインメモリが必要になる。一般的に、ｍ×ｍのフィルタ処理では、（ｍ−１）ライン分のラインメモリが必要になる。

このように、画質の良い縮小画像を得るために、特に動画の画像サイズの縮小処理を行う場合、その縮小倍率に応じた大容量のラインメモリが必要になるという問題があった。

ここで、画像処理装置で用いられるラインメモリを削減するための従来技術としては、例えば特許文献１，２がある。

特許文献１は、従来、複数のランダムアクセス型の半導体メモリ（ＲＡＭ）からなるラインバッファを使用していたところを、１つのＲＡＭにおいて、そのメモリ部を複数のメモリサブブロックに分割し、これら複数のメモリサブブロックでロウデコード部、データ入力回路、およびコントロール回路などを共用することで、ラインバッファの面積を削減するものである。

特許文献２は、従来、スキャナ部で入力した画像に対して、ローパスフィルタＬＰＦ、レンジ補正、ハイパスフィルタＨＰＦの順に処理を行っているために、３×３のフィルタ処理を行うためには、スキャナ部で入力した画像を保持しＬＰＦに供給する２ライン分のラインバッファと、レンジ補正の結果を保持しＨＰＦに供給する２ライン分のラインバッファが必要であったところを、ＬＰＦおよびレンジ補正とＨＰＦとを並列に処理して加算することで、２ライン分のラインバッファを削減するものである。

しかし、特許文献１は、デコード部などの回路を共用することでラインバッファの面積を削減するものであって、必要とするラインメモリの容量そのものを削減するものではない。また、特許文献２は、処理の順序を工夫することで必要とするラインバッファの容量を削減するものではあるが、ｍ×ｍのフィルタを用いる場合には、上記と同様に（ｍ−１）個のラインバッファが必要であり、これ以上にラインバッファを削減することはできない。

特開平９−１２０６７６号公報 特開平９−２６１４８１号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、縮小倍率に関わらず、画像の縮小処理を行う場合に必要なラインメモリを大幅に削減することにより、簡単な構造で回路の規模を縮減し、コストを削減することができる画像処理装置を提供することにある。

上記目的を達成するために、本発明は、画像をｍライン×ｎカラムの複数のブロックに分割し、前記画像のサイズを縦１／ｍ、横１／ｎに縮小処理する画像処理装置であって、
前記画像の１ラインに含まれる画素数分のデータを記憶する記憶回路と、
各々の前記ブロックの１ライン目から（ｍ−１）ライン目の画素データが入力される毎に、前記入力される画素データを各々のカラム毎に縦方向に累積加算して得られる第１の加算データを前記記憶回路に記憶する第１加算回路と、
各々の前記ブロックのｍライン目の画素データが入力される毎に、前記入力される画素データと前記記憶回路から読み出される同一カラムの第１の加算データとを加算して保持し、該保持データを横方向に累積加算し、第２の加算データとして保持する第２加算回路と、
前記第２加算回路に保持されている第２の加算データを１／（ｍ×ｎ）に除算する除算回路とを備えていることを特徴とする画像処理装置を提供するものである。

また、本発明は、画像をｍライン×ｎカラムの複数のブロックに分割し、前記画像のサイズを縦１／ｍ、横１／ｎに縮小処理する画像処理装置であって、
前記画像の１ラインに含まれる前記ブロックの個数分のデータを記憶する記憶回路と、
各々の前記ブロックの１ライン目から（ｍ−１）ライン目の画素データが入力される毎に、前記入力される画素データを横方向および縦方向に累積加算して得られる第１の加算データを前記記憶回路に記憶する第１加算回路と、
各々の前記ブロックのｍライン目の画素データが入力される毎に、前記記憶回路から読み出される同一ブロックの第１の加算データに加えて、前記入力される画素データを横方向に累積加算し、第２の加算データとして保持する第２加算回路と、
前記第２加算回路に保持されている第２の加算データを１／（ｍ×ｎ）に除算する除算回路とを備えていることを特徴とする画像処理装置を提供する。

ここで、前記第１加算回路は、複数の画素データを加算した後に、加算して得られた画素データを下位ビット側に所定ビットシフトして除算する除算手段と、
前記除算して得られた画素データを含む複数の画素データを加算する時に、前記除算して得られた画素データを上位ビット側に所定ビットシフトして、前記除算する前の画素データのビット数と同一のビット数となるように乗算する乗算手段とを備えるのが好ましい。更に、前記所定ビットは、加算する前の画素データのビット数と同じかそれ以下となるように設定するのが好ましい。

また、前記ｍおよびｎは２の累乗の同一値であり、前記除算回路は、前記第２加算データとして保持されている画素データを下位ビット側に所定ビットシフトすることで１／（ｍ×ｎ）に除算するのが好ましい。

本発明の画像処理装置によれば、縮小倍率に関わらず、画像の１ラインに含まれる画素数分、もしくは画像の１ラインに含まれるブロック数分のデータを記憶するラインメモリのみで、画像サイズの縮小処理を行うことができる。また、さらにはラインメモリの各画素データを記憶するために必要なビット長を画素データのビット長以下に抑えることもでき、さらにラインメモリの容量を削減することも可能である。従って、本発明の画像処理装置を用いることによって、低コストの実現と消費電力の削減に役立つという効果がある。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の画像処理装置を詳細に説明する。

図１は、本発明の画像処理装置の構成を表す第１の実施形態のブロック図である。同図に示す画像処理装置１０は、１画素分ずつ順次入力される画素データ（８ビット精度を例とする）によって構成される画像を４ライン×４カラム単位の複数のブロックに分割し、各々のブロック毎に画素データを平均化して画像のサイズを縮小処理するもので、第１加算回路１２と、ラインメモリ１４と、第２加算回路１６とを備えている。

ここで、第１加算回路１２には、入力画素データＰＩＸ、ラインメモリ１４の出力データＲＡＭ、およびライン制御信号ＬＳＹＮＣが入力されている。ラインメモリ１４には、第１加算回路１２の出力データＲＡＭ＿ＲＷが入力されている。第２加算回路１６には、入力画素データＰＩＸ、ラインメモリ１４の出力データＲＡＭ、およびカラム制御信号ＰＩＸＣＮが入力され、第２加算回路１６からは、出力画素データＯｕｔｐｕｔが出力されている。

なお、制御信号ＬＳＹＮＣ，ＰＩＸＣＮは、各々のブロックにおいて、入力画素データＰＩＸが、どのラインのどのカラムの画素データであるかを表す信号である。本実施形態の場合、ライン制御信号ＬＳＹＮＣは、各々のブロックにおいて、画像のラインが変化する毎に１〜４の順に繰り返し変化する。また、カラム制御信号ＰＩＸＣＮは、各々のブロックにおいて、入力画素データＰＩＸが入力される毎に、１〜４の順に繰り返し変化する。

画像処理装置１０において、ラインメモリ１４は、画像の１ラインに含まれる画素数分のデータを記憶する記憶回路である。

続いて、第１加算回路１２は、各々のブロックにおいて、１ライン目から３ライン目の画素データＰＩＸが入力される毎に、ＰＩＸを各々のカラム毎に縦方向に累積加算して得られる第１の加算データをラインメモリ１４に記憶するもので、図２に示すように、加算器１８と、セレクタ（ＳＥＬ）２０とを備えている。

ここで、加算器１８には、ＰＩＸ［７：０］およびラインメモリ１４の出力データＲＡＭ［９：０］が入力されている。また、セレクタ２０には、ＰＩＸ［７：０］、加算器１８の出力データＡＤＤＡ［９：０］、およびライン制御信号ＬＳＹＮＣが入力され、セレクタ２０からは、ラインメモリ１４に記憶される出力データＲＡＭ＿ＲＷ［９：０］が出力されている。

第１加算回路１２では、ライン制御信号ＬＳＹＮＣが１ライン目であることを表す場合（ＬＳＹＮＣ１）には、出力データＲＡＭ＿ＲＷ［９：０］として、セレクタ２０から入力画素データＰＩＸ［７：０］が選択的に出力され、ラインメモリ１４の各々対応するカラムのデータを記憶するメモリアドレスに記憶される。

下記表１に示すように、各々のブロックの入力画素データＰＩＸ［７：０］を１〜１６で表すと、下記表２に示すように、例えば入力画素データＰＩＸ［７：０］として、１ライン目の１カラム目のデータ［１］が入力されると、この１ライン目の１カラム目のデータ［１］は、ラインメモリ１４の１ライン上の該カラム位置に対応するメモリアドレスに記憶される。

なお、入力画素データＰＩＸ［７：０］として、１ライン目の２カラム目〜４カラム目のデータ［２］〜［４］が入力される時も、同様にラインメモリ１４の各々対応するメモリアドレスにそれぞれ記憶される。

また、ライン制御信号ＬＳＹＮＣが２ライン目および３ライン目であることを表す場合（ＬＳＹＮＣ２，ＬＳＹＮＣ３）、出力データＲＡＭ＿ＲＷ［９：０］として、セレクタ２０から加算器１８の出力データＡＤＤＡ［９：０］、すなわち各々のカラムの入力画素データＰＩＸ［７：０］とラインメモリ１４の同一カラムのデータを記憶するメモリアドレスから読み出される出力データＲＡＭ［９：０］との加算データが選択的に出力され、再度各々のカラム毎に、ラインメモリ１４の同一のメモリアドレスに記憶される。

表２に示すように、入力画素データＰＩＸ［７：０］として、例えば２ライン目の１カラム目のデータ［５］が入力されると、ラインメモリ１４から読み出される１ライン目の１カラム目のデータ（１）と前述の２ライン目の１カラム目のデータ［５］とが加算され、その加算データ（１）＋［５］が再度ラインメモリ１４の同一メモリアドレスに記憶される。

また、入力画素データＰＩＸ［７：０］として、３ライン目の１カラム目のデータ［９］が入力されると、ラインメモリ１４から読み出される１および２ライン目の１カラム目の加算データ（１＋５）と前述の３ライン目の１カラム目のデータ［９］とが加算され、その加算データ（１＋５）＋［９］が再度ラインメモリ１４の同一メモリアドレスに記憶される。

なお、入力画素データＰＩＸ［７：０］として、２ライン目の２カラム目〜４カラム目のデータ［６］〜［８］、および３ライン目の２カラム目〜４カラム目のデータ［１０］〜［１２］が入力される時も同様である。

すなわち、第１加算回路１２からは、出力データＲＡＭ＿ＲＷとして、最終的に、１ライン目から３ライン目の画素データを各々のブロックの各々のカラム毎に縦方向に累積加算して得られる加算データが出力され、各々のカラム毎にラインメモリ１４に記憶される。

なお、ライン制御信号ＬＳＹＮＣが４ライン目であることを表す時（ＬＳＹＮＣ４）には、第１加算回路１２は動作しない。

続いて、第２加算回路１６は、各々のブロックにおいて、４ライン目の画素データＰＩＸが入力される毎に、ＰＩＸとラインメモリ１４から出力データＲＡＭとして読み出される同一カラムの第１の加算データとを加算して保持し、これら保持した加算データを横方向に累積加算し、第２の加算データとして保持するもので、図３に示すように、加算器２２，２４と、セレクタ（ＳＥＬ）２６と、レジスタ（ＲＥＧ）２８とを備えている。

加算器２２には、入力画素データＰＩＸ［７：０］およびラインメモリ１４の出力データＲＡＭ［９：０］が入力され、加算器２４には、加算器２２の出力データＡＤＤＢ［９：０］およびレジスタ２８の出力データＯｕｔｐｕｔ［１１：０］が入力されている。また、セレクタ２６には、加算器２２の出力データＡＤＤＢ［９：０］、加算器２４の出力データＡＤＤＣ［１１：０］、およびカラム制御信号ＰＩＸＣＮが入力されている。レジスタ２８にはセレクタ２６の出力データが入力され、レジスタ２８からは、Ｏｕｔｐｕｔ［１１：４］が出力されている。ここで、Ｏｕｔｐｕｔ［１１：４］はＯｕｔｐｕｔ［１１：０］の上位側８ビットであり、累積加算された１６個の画素データの総和を１６で割った値になっている。

第２加算回路１６では、制御信号ＬＳＹＮＣ，ＰＩＸＣＮが４ライン目の１カラム目であることを表す時（ＬＳＹＮＣ４，ＰＩＸＣＮ１）には、セレクタ２６から加算器２２の出力データＡＤＤＢ［９：０］、すなわち４ライン目の１カラム目の入力画素データ［７：０］とラインメモリ１４の対応するメモリアドレスから読み出される出力データＲＡＭ［９：０］との加算データが選択的に出力され、レジスタ２８に保持される。

下記表３に示すように、入力画素データＰＩＸ［７：０］として、４ライン目の１カラム目のデータ［１３］が入力されると、ラインメモリ１４から読み出される加算データ（１＋５＋９）と前述の４ライン目の１カラム目のデータ［１３］とが加算され、その加算データ（１＋５＋９）＋［１３］がレジスタ２８に記憶される。

また、カラム制御信号ＰＩＸＣＮが２カラム目〜４カラム目であることを表す場合（ＰＩＸＣＮ２〜ＰＩＸＣＮ４）、セレクタ２６からは加算器２２の出力データＡＤＤＢ［９：０］と１つ前のカラムの時に保持されているレジスタ２８の出力データＯｕｔｐｕｔ［１１：０］との加算データＡＤＤＣ［１１：０］が出力され、レジスタ２８に再度保持される。

同じく表３に示すように、入力画素データＰＩＸとして、４ライン目の２カラム目のデータ［１４］が入力されると、４ライン目の１カラム目の時に保持されているレジスタ２８の出力データ｛１＋５＋９＋１３｝、ラインメモリ１４の対応するブロックの２カラム目のデータを記憶するメモリアドレスから読み出される１〜３ライン目の２カラム目の加算データ（２＋６＋１０）、および前述の４ライン目の２カラム目のデータ［１４］とが加算され、その加算データ｛１＋５＋９＋１３｝＋（１＋５＋９）＋［１３］がレジスタ２８に再度保持される。

なお、入力画素データＰＩＸとして、４ライン目の３および４カラム目のデータ［１５］および［１６］が入力される時も同様である。

すなわち、第２加算回路１６からは、出力データＯｕｔｐｕｔ［１１：０］として、最終的に、各々のブロックに含まれる４ライン×４カラムの１６画素の画素データを累積加算して得られる加算データが出力される。そして、図示していない除算回路によって、出力データＯｕｔｐｕｔ［１１：０］を４ビット下位側にシフトすることによって、加算データが１／１６に除算され、平均化された出力画素データＯｕｔｐｕｔ［１１：４］が出力される。

本実施形態の画像処理装置１０では、画像の１ラインに含まれる画素数分のデータを記憶するラインメモリ１４のみで、画像のサイズを縦横各１／４に縮小する縮小処理を行うことができる。

次に、本発明の画像処理装置の第２の実施形態について説明する。

図４は、本発明の画像処理装置の構成を表す第２の実施形態のブロック図である。同図に示す画像処理装置３０は、画像処理装置１０と同様に、１画素分ずつ順次入力される画素データによって構成される画像を４ライン×４カラムの複数のブロックに分割し、各々のブロック毎に画素データを平均化して画像のサイズを縮小処理するものであるが、さらにラインメモリの容量を削減可能なものである。

画像処理装置３０は、図４に示すように、第１加算回路３２と、ラインメモリ３４と、第２加算回路３６とを備えている。以下、画像処理装置１０との相違点を重点的に説明する。

ラインメモリ３４は、画像の１ラインに含まれるブロックの個数分のデータを記憶するものである。すなわち、ラインメモリ３４は、図１に示すラインメモリ１４と比べて１／４の容量でよい。

続いて、第１加算回路３２は、各々のブロックにおいて、１ライン目から３ライン目の各々のカラムの画素データＰＩＸが入力される毎に、入力画素データＰＩＸを横方向および縦方向に累積加算して得られる第１の加算データをラインメモリ３４に記憶するもので、図５に示すように、加算器３８と、セレクタ４０とを備えている。

図５に示す第１加算回路３２と図２に示す第１加算回路１２との相違点は、入力画素データＰＩＸを横方向にも累積加算するために、カラム制御信号ＰＩＸＣＮがセレクタ４０に入力されている点である。

第１加算回路３２では、制御信号ＬＳＹＮＣ，ＰＩＸＣＮが１ライン目の１カラム目であることを表す場合（ＬＳＹＮＣ１，ＰＩＸＣＮ１）には、出力データＲＡＭ＿ＲＷ［１１：０］として、セレクタ４０から１ライン目の１カラム目の入力画素データＰＩＸ［７：０］が選択的に出力され、ラインメモリ１４の該ブロックのデータを記憶するメモリアドレスに記憶される。

同様に、表１に示すように、各々のブロックの入力画素データＰＩＸを１〜１６で表すとすると、下記表４に示すように、入力画素データＰＩＸとして、１ライン目の１カラム目のデータ［１］が入力されると、このデータ［１］は、ラインメモリ１４の該ブロックのデータを記憶するメモリアドレスに記憶される。

また、制御信号ＬＳＹＮＣ，ＰＩＸＣＮが１ライン目の２カラム目〜３ライン目の４カラム目であることを表す場合（ＬＳＹＮＣ１，ＰＩＸＣＮ２〜ＬＳＹＮＣ３，ＰＩＸＣＮ４）、出力データＲＡＭ＿ＲＷ［１１：０］として、セレクタ４０から加算器３８の出力データＡＤＤＡ［１１：０］、すなわちＰＩＸ［７：０］とラインメモリ１４から読み出される出力データＲＡＭ［１１：０］との加算データが選択的に出力され、再度ラインメモリ１４の同一メモリアドレスに記憶される。

表４に示すように、入力画素データとして、１ライン目の２カラム目のデータ［２］が入力されると、ラインメモリ３４から読み出される１ライン目の１カラム目のデータ（１）と前述の１ライン目の２カラム目のデータ［２］とが加算され、その加算データ（１）＋［２］が再度ラインメモリ３４の同じメモリアドレスに記憶される。

なお、入力画素データとして、１ライン目の３カラム目〜３ライン目の４カラム目のデータ［３］〜［１２］が入力される時も同様である。

すなわち、第１加算回路３２からは、出力データＲＡＭ＿ＲＷとして、最終的に、１ライン目から３ライン目の画素データを横方向および縦方向に累積加算して得られる加算データが出力され、ラインメモリ３４に記憶される。

なお、ライン制御信号ＬＳＹＮＣが４ライン目であることを表す時（ＬＳＹＮＣ４）には、第１加算回路３２は動作しない。

続いて、第２加算回路３６は、各々のブロックにおいて、４ライン目の画素データＰＩＸが入力される毎に、ラインメモリ３４から読み出される同一ブロックの加算データに加えて、入力画素データＰＩＸを横方向に累積加算し、その加算データとして保持するもので、図６に示すように、加算器４２，４４と、セレクタ４６と、レジスタ４８とを備えている。

図６に示す第２加算回路３６と図３に示す第２加算回路１６との相違点は、加算器４４に、加算器４２の出力データＡＤＤＢ［９：０］が入力されるのではなく、入力画素データＰＩＸ［７：０］が入力されている点である。

第２加算回路３６では、制御信号ＬＳＹＮＣ，ＰＩＸＣＮが４ライン目の１カラム目であることを表す時（ＬＳＹＮＣ４，ＰＩＸＣＮ１）には、セレクタ４６から加算器４２の出力データＡＤＤＢ［１１：０］、すなわち４ライン目の１カラム目の入力画素データとラインメモリ３４から読み出される出力データＲＡＭ［１１：０］との加算データが選択的に出力され、レジスタ４８に保持される。

下記表５に示すように、入力画素データＰＩＸとして、４ライン目の１カラム目のデータ［１３］が入力されると、ラインメモリ３４の該ブロックに対応するメモリアドレスから読み出される加算データ（１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２）と前述の４ライン目の１カラム目のデータ［１３］とが加算され、その加算データ（１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２）＋［１３］がレジスタ４８に保持される。

また、カラム制御信号ＰＩＸＣＮが２カラム目〜４カラム目であることを表す場合（ＰＩＸＣＮ２〜ＰＩＸＣＮ４）、セレクタ４６から加算器４４の出力データＡＤＤＣ［１１：０］、すなわち入力画素データＰＩＸ［７：０］と１つ前のカラムの時に保持されているレジスタ４８の出力データＯｕｔｐｕｔ［１１：０］との加算データが出力され、レジスタ４８に再度保持される。

同じく表５に示すように、入力画素データＰＩＸとして、４ライン目の２カラム目のデータ［１４］が入力されると、４ライン目の１カラム目の時に保持されているレジスタ４８の出力データ｛１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２＋１３｝と前述の４ライン目の２カラム目のデータ［１４］とが加算され、その加算データ｛１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２＋１３｝＋［１４］がレジスタ４８に再度保持される。

なお、入力画素データＰＩＸとして、４ライン目の３および４カラム目のデータ［１５］および［１６］が入力される時も同様である。

すなわち、第２加算回路３６からは、出力データＯｕｔｐｕｔ［１１：０］として、最終的に、各々のブロックに含まれる４ライン×４カラムの１６画素の画素データを累積加算して得られる加算データが出力される。そして、図示していない除算回路によって、出力データＯｕｔｐｕｔ［１１：０］を４ビット下位側にシフトすることによって、加算データが１／１６に除算され、平均化された出力画素データＯｕｔｐｕｔ［１１：４］が出力される。

本実施形態の画像処理装置３０では、画像の１ラインに含まれるブロック数分のデータを記憶するラインメモリ３４のみで、画像のサイズを縦横各１／４に縮小する縮小処理を行うことができる。

なお、図３に示す第２加算回路１６との対比を容易にするために、図６に示す第２加算回路３６を例に挙げて説明したが、実際には図７に示す第２加算回路を使用することができる。

図７に示す第２加算回路は、セレクタ４６に加算器４２，４４の出力データＡＤＤＢ［１１：０］，ＡＤＤＣ［１１：０］を入力する代わりに、ＲＡＭ［１１：０］およびＯｕｔｐｕｔ［１１：０］を入力し、レジスタ４８にセレクタ４６の出力データとＰＩＸ［７：０］とを加算する加算器４２（４４）の出力データを入力する構成のものである。図７に示す例では、図６に示す第２加算回路３６と比べて加算器を１つ削減することができる。

図７に示す第２加算回路では、制御信号ＬＳＹＮＣ，ＰＩＸＣＮが４ライン目の１カラム目であることを表す時（ＬＳＹＮＣ４，ＰＩＸＣＮ１）には、セレクタ４６からは、ラインメモリ３４から読み出される出力データＲＡＭ［１１：０］が選択的に出力される。そして、加算器４２（４４）の出力データ、すなわちセレクタ４６の出力データと４ライン目の１カラム目の入力画素データＰＩＸ［７：０］との加算データがレジスタ４８に保持される。

表５に示すように、入力画素データＰＩＸとして、４ライン目の１カラム目のデータ［１３］が入力されると、セレクタ４６からは、ラインメモリ３４の該ブロックに対応するメモリアドレスから読み出される加算データ（１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２）が出力される。そして、加算器４２（４４）の出力データ、すなわちセレクタ４６の出力データと前述の４ライン目の１カラム目のデータ［１３］とが加算され、その加算データ（１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２）＋［１３］がレジスタ４８に保持される。

また、カラム制御信号ＰＩＸＣＮが２カラム目〜４カラム目であることを表す場合（ＰＩＸＣＮ２〜ＰＩＸＣＮ４）、セレクタ４６からは、１つ前のカラムの時に保持されているレジスタ４８の出力データＯｕｔｐｕｔ［１１：０］が出力される。そして、加算器４２（４４）の出力データ、すなわちセレクタ４６の出力データと２カラム目〜４カラム目の入力画素データＰＩＸ［７：０］との加算データがレジスタ４８に再度保持される。

同じく表５に示すように、入力画素データＰＩＸとして、４ライン目の２カラム目のデータ［１４］が入力されると、４ライン目の１カラム目の時に保持されているレジスタ４８の出力データ｛１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２＋１３｝と前述の４ライン目の２カラム目のデータ［１４］とが加算され、その加算データ｛１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２＋１３｝＋［１４］がレジスタ４８に再度保持される。

入力画素データＰＩＸとして、４ライン目の３および４カラム目のデータ［１５］および［１６］が入力される時も同様である。また、これ以後の動作は、図６に示す第２加算回路３６の場合と同じである。

なお、上記各実施形態は、４×４のブロック毎に縮小倍率が縦横各１／４の縮小処理を行う例であるが、縮小倍率、すなわちブロックのサイズに関わらず、ｍライン（ｍは、１以上の整数）×ｎカラム（ｎは１以上の整数）の任意のサイズのブロック毎に縮小処理を行う場合であっても、１ラインに含まれる画素数分もしくはブロック数分のデータを記憶するラインメモリのみで同様にして縮小処理を行うことができる。

また、加算データを除算する除算回路は、上記各実施形態のように、ブロックのライン数およびカラム数が２の累乗の同一値である場合には、加算データを所定ビット下位側にシフトすることによって、すなわち配線のみによって除算を実現することができる。しかし、ブロックのライン数およびカラム数が同一の２の累乗ではない場合には、別途除算回路を設ける必要がある。この場合の除算回路の構成は何ら限定されず、従来公知の除算回路を用いることができる。

また、上記各実施形態では、入力画素データＰＩＸとして８ビットの画素データを使用する場合を示しているが、これも限定されず、任意のビット長の画素データを使用することができる。また、ラインメモリは、入力画素データのビット数以上のビット数を持つ加算データを記憶することができるラインメモリを使用する必要がある。例えば、上記各実施形態では、９ビット又は１１ビットの加算データを記憶するラインメモリを使用している。

加算データのビット長の増大を抑えるために、第１加算回路において、加算器の後に除算手段を設け、複数の画素データを加算した後に、加算して得られた画素データＡＤＤＡを下位ビット側に所定ビットシフトして、加算する前の画素データＰＩＸのビット数と同じか又はそれ以下のビット数となるように２^x（Ｘは０以上の整数）で除算し、さらに加算器の前に乗算手段を設け、除算して得られた画素データＲＡＭを含む複数の画素データを加算する時に、除算して得られた画素データＲＡＭを上位ビット側に所定ビットシフトして、除算する前の画素データＰＩＸのビット数と同一のビット数となるように前述の２^xで乗算するのが好ましい。

これにより、加算データの精度は多少落ちるが、例えば８ビットの画素データを記憶するラインメモリを使用することができ、さらにラインメモリの容量を削減することができる。

本発明は、基本的に以上のようなものである。
以上、本発明の画像処理装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の画像処理装置の構成を表す第１の実施形態のブロック図である。 図１に示す画像処理装置の第１加算回路の構成を表すブロック図である。 図１に示す画像処理装置の第２加算回路の構成を表すブロック図である。 本発明の画像処理装置の構成を表す第２の実施形態のブロック図である。 図４に示す画像処理装置の第１加算回路の構成を表すブロック図である。 図４に示す画像処理装置の第２加算回路の構成を表すブロック図である。 図４に示す画像処理装置の第２加算回路の別の構成を表すブロック図である。 ４ライン×４カラムのブロック毎に画像サイズの縮小処理を行う場合の概念図である。

符号の説明

１０，３０ 画像処理装置
１２，３２ 第１加算回路
１４，３４ ラインメモリ
１６，３６ 第２加算回路
１８，２２，２４，３８，４２，４４ 加算器
２０，２６，４０，４６ セレクタ
２８，４８ レジスタ

Claims (4)

1. 画像をｍライン×ｎカラムの複数のブロックに分割し、前記画像のサイズを縦１／ｍ、横１／ｎに縮小処理する画像処理装置であって、
   前記画像の１ラインに含まれる画素数分のデータを記憶する記憶回路と、
   各々の前記ブロックの１ライン目から（ｍ−１）ライン目の画素データが入力される毎に、前記入力される画素データを各々のカラム毎に縦方向に累積加算して得られる第１の加算データを前記記憶回路に記憶する第１加算回路と、
   各々の前記ブロックのｍライン目の画素データが入力される毎に、前記入力される画素データと前記記憶回路から読み出される同一カラムの第１の加算データとを加算して保持し、該保持データを横方向に累積加算し、第２の加算データとして保持する第２加算回路と、
   前記第２加算回路に保持されている第２の加算データを１／（ｍ×ｎ）に除算する除算回路とを備えていることを特徴とする画像処理装置。
2. 画像をｍライン×ｎカラムの複数のブロックに分割し、前記画像のサイズを縦１／ｍ、横１／ｎに縮小処理する画像処理装置であって、
   前記画像の１ラインに含まれる前記ブロックの個数分のデータを記憶する記憶回路と、
   各々の前記ブロックの１ライン目から（ｍ−１）ライン目の画素データが入力される毎に、前記入力される画素データを横方向および縦方向に累積加算して得られる第１の加算データを前記記憶回路に記憶する第１加算回路と、
   各々の前記ブロックのｍライン目の画素データが入力される毎に、前記記憶回路から読み出される同一ブロックの第１の加算データに加えて、前記入力される画素データを横方向に累積加算し、第２の加算データとして保持する第２加算回路と、
   前記第２加算回路に保持されている第２の加算データを１／（ｍ×ｎ）に除算する除算回路とを備えていることを特徴とする画像処理装置。
3. 前記第１加算回路は、複数の画素データを加算した後に、加算して得られた画素データを下位ビット側に所定ビットシフトして除算する除算手段と、
   前記除算して得られた画素データを含む複数の画素データを加算する時に、前記除算して得られた画素データを上位ビット側に所定ビットシフトして、前記除算する前の画素データのビット数と同一のビット数となるように乗算する乗算手段とを備える請求項１または２に記載の画像処理装置。
4. 前記ｍおよびｎは２の累乗の同一値であり、前記除算回路は、前記第２加算データとして保持されている画素データを下位ビット側に所定ビットシフトすることで１／（ｍ×ｎ）に除算することを特徴とする請求項１〜３のいずれかに記載の画像処理装置。

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