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Description

【０００１】
【発明の属する技術分野】
本発明は液晶表示装置およびその駆動方法に係り、特にアクティブ・マトリクス型と称される液晶表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】
アクティブ・マトリクス型の液晶表示装置は、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、そのｘ方向に延在しｙ方向に並設される複数のゲート信号線とｙ方向に延在しｘ方向に並設される複数のドレイン信号線とで囲まれる各領域を画素領域とし、これら各画素領域の集合体を液晶表示部としている。
【０００３】
各画素領域には、ゲート信号線からの走査信号によって駆動するスイッチング素子と、このスイッチング素子を介してドレイン信号線からの映像信号が供給される画素電極とが少なくとも形成されて画素を構成している。
【０００４】
前記画素電極は前記一方の基板側にあるいは他方の基板側に形成された対向電極との間に電界を生じせしめ、この電界によって液晶の光透過率を制御するようになっている。
【０００５】
各ゲート信号線はそれらに順次走査信号を供給することによって、該走査信号線が供給されたゲート信号線に沿って並列される画素群の各画素が選択され、この選択されたタイミングに合わせて、各ドレイン信号線に供給される映像信号が前記各画素の画素電極に供給されるようになる。
【０００６】
そして、このように構成された液晶表示装置は、それに動画を映像させる際にその画像を鮮明化させるため、画面の全域を複数のフレームにわたって黒表示させることが試みられている。
【０００７】
【発明が解決しようとする課題】
しかし、たとえば、画面の全域をゲート信号線に沿った方向で複数に分割し、これら分割されたそれぞれの領域に各フレームの切り替え毎に順次黒表示した場合に、各領域の境目に相当する部分に、該ゲート信号線に沿った比較的明るく表示される横縞が目視されることが見出された。
【０００８】
本発明は、このような事情に基づいてなされたもので、その目的は、画面上に表示される横縞の発生を防止した液晶表示装置およびその駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１０】
手段１．
本発明による液晶表示装置は、たとえば、各画素は液晶に電圧を印加する一対の電極を備えてなり、
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えたものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とが交互に繰り返され、
前記走査駆動回路は、前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、
前記第１の工程により各画素にはその第１方向および第２方向のいずれに隣接される他の画素に対して一方の電極に対する他方の電極の極性を異ならしめて表示信号が印加され、
前記第２の工程により出力される表示信号は、それが供給される各画素の一方の電極に対する他方の電極の極性は、該表示信号の出力後に前記第１の工程により出力される１回目の表示信号が供給される各画素に対して第２方向側で互いに異ならしめていることを特徴とするものである。
【００１１】
手段２．
本発明による液晶表示装置は、たとえば、各画素は液晶に電圧を印加する一対の電極を備えてなり、
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えたものであって、
映像データがその水平走査周期ごとにその１ラインずつ入力され、
前記データ駆動回路は、前記映像データの１ライン毎にこれに対応する表示信号を順次生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とが交互に繰り返され、
前記走査駆動回路は、前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とが交互に繰り返され、
前記第１の工程により各画素にはその第１方向および第２方向のいずれに隣接される他の画素に対して一方の電極に対する他方の電極の極性を異ならしめて表示信号が印加され、
前記第２の工程により出力される表示信号は、その出力がフレーム毎の表示にて異なる時間をずらしてなされるとともに、それが供給される各画素の一方の電極に対する他方の電極の極性は、該表示信号の出力後に前記第１の工程により出力される１回目の表示信号が供給される各画素に対して第２方向側で互いに異ならしめていることを特徴とするものである。
【００１２】
手段３．
本発明による液晶表示装置は、たとえば、手段１、２のうちいずれかの構成を前提とし、前記第１の工程における前記表示信号の１回の出力に呼応して前記第１選択工程で選択される前記画素行の行数：Ｙは１であり、該第１の工程での表示信号の出力回数：Ｎは４以上であり、前記第２の工程における前記表示信号の１回の出力に呼応して前記第２選択工程で選択される前記画素行の行数：Ｚは４以上であり、且つ該第２の工程での表示信号の出力回数：Ｎは１であることを特徴とするものである。
【００１３】
手段４．
本発明による液晶表示装置の駆動方法は、たとえば、各画素は液晶に電圧を印加する一対の電極を備えてなり、
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えた液晶表示装置に映像データをその水平走査周期ごとにその１ラインずつ入力し、
前記データ駆動回路により、
前記映像データの１ライン毎にこれに対応する表示信号を順次生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とを交互に繰り返し、
前記走査駆動回路により、
前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とを交互に繰り返し、
前記第１の工程により各画素にはその第１方向および第２方向のいずれに隣接される他の画素に対して一方の電極に対する他方の電極の極性を異ならしめて表示信号が印加され、
前記第２の工程により出力される表示信号は、それが供給される各画素の一方の電極に対する他方の電極の極性は、該表示信号の出力後に前記第１の工程により出力される１回目の表示信号が供給される各画素に対して第２方向側で互いに異ならしめていることを特徴とするするものである。
【００１４】
手段５．
本発明による液晶表示装置の駆動方法は、たとえば、各画素は液晶に電圧を印加する一対の電極を備えてなり、
第１方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第１方向に交差する第２方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも１行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えた液晶表示装置に映像データをその水平走査周期ごとにその１ラインずつ入力し、
前記データ駆動回路により、
前記映像データの１ライン毎にこれに対応する表示信号を順次生成し且つ該表示信号を画素アレイにＮ回（Ｎは２以上の自然数）出力する第１の工程と、
前記画素の輝度を前記第１工程における該画素のそれ以下にする表示信号を生成し且つ該表示信号を画素アレイにＭ回（ＭはＮより小さい自然数）出力する第２の工程とを交互に繰り返し、
前記走査駆動回路により、
前記第１の工程において前記複数の画素行をＹ行（ＹはＮ／Ｍより小さい自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第１選択工程と、
前記第２の工程において前記複数の画素行の前記第１選択工程で選択された（Ｙ×Ｎ）行以外をＺ行（ＺはＮ／Ｍ以上の自然数）毎に前記画素アレイの一端から他端に向けて前記第２方向沿いに順次選択する第２選択工程とを交互に繰り返し、
前記第１の工程により各画素にはその第１方向および第２方向のいずれに隣接される他の画素に対して一方の電極に対する他方の電極の極性を異ならしめて表示信号が印加され、
前記第２の工程により出力される表示信号は、その出力がフレーム毎の表示にて異なる時間をずらしてなされるとともに、それが供給される各画素の一方の電極に対する他方の電極の極性は、該表示信号の出力後に前記第１の工程により出力される１回目の表示信号が供給される各画素に対して第２方向側で互いに異ならしめていることを特徴とするするものである。
【００１５】
手段６．
本発明による液晶表示装置の駆動方法は、たとえば、手段４、５のうちいずれかの構成を前提として、前記第１の工程における前記表示信号の１回の出力に呼応して前記第１選択工程で選択される前記画素行の行数：Ｙは１であり、該第１の工程での表示信号の出力回数：Ｎは４以上であり、前記第２の工程における前記表示信号の１回の出力に呼応して前記第２選択工程で選択される前記画素行の行数：Ｚは４以上であり、且つ該第２の工程での表示信号の出力回数：Ｎは１であることを特徴とするものである。
【００１６】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【００１７】
【発明の実施の形態】
以下、本発明による液晶表示装置の実施例を図面を用いて説明をする。
【００１８】
《第１の実施例》
本発明による表示装置及びその駆動方法の第１の実施例を図１乃至図７を参照して説明する。本実施例では、アクティブ・マトリクス型の液晶表示パネル（Active Matrix-type Liquid Crystal Display Panel）を画素アレイ（Pixels-Array）に用いた表示装置（液晶表示装置）を引き合いに出すが、その基本的な構造や駆動方法はエレクトロルミネセンス・アレイ（Electroluminescence Array）や発光ダイオード・アレイ（Light Emitting Diode Array）を画素アレイとして用いた表示装置にも適用され得る。
【００１９】
図１は、本発明による表示装置の画素アレイへの表示信号出力（データ・ドライバ出力電圧）とその各々に呼応した画素アレイ内の走査信号線Ｇ１の選択タイミングを示すタイミング・チャートである。図２は、表示装置に備えられた表示制御回路（タイミング・コントローラ）への映像データの入力（入力データ）とこれからの映像データの出力（ドライバ・データ）のタイミングを示すタイミング・チャートである。図３は、本発明による表示装置の本実施例における概要を示す構成図（ブロック図）であり、これに示された画素アレイ101とその周辺の詳細の一例は図９に示される。先述の図１及び図２のタイミング・チャートは、図３に示された表示装置（液晶表示装置）の構成に基づいて描かれている。図４は、本実施例における表示装置の画素アレイへの表示信号出力（データ・ドライバ出力電圧）とその各々に呼応した走査信号線選択タイミング別の例を示すタイミング・チャートであり、表示信号の出力期間にシフトレジスタ型走査ドライバ（Shift-register type Scanning Driver）から出力される走査信号線で走査信号線の４本を選択し、これらの走査信号線の夫々に対応する画素行に表示信号を供給する。図５は、表示制御回路104（図３参照）に備えられたライン・メモリ回路（Line-Memory Circuit）105に含まれる４つのライン・メモリ毎に４ライン分の映像データを１ラインずつ書込み（Write）し、且つ夫々のライン・メモリから読み出して（Read−Out）、データ・ドライバ（映像信号駆動回路）に転送するタイミングを示すタイミング・チャートである。図６は、本発明による表示装置の駆動方法に係り、その画素アレイでの本実施例による映像データ及びブランキング・データの表示タイミングを示し、これに則り本実施例における表示装置（液晶表示装置）を駆動したときの画素の輝度応答（画素に対応する液晶層の光透過率の変動）を図７に示す。
【００２０】
はじめに、図３を参照して本実施例における表示装置100の概要を説明する。この表示装置100は、画素アレイ101としてＷＸＧＡクラスの解像度を有する液晶表示パネル（以下、液晶パネルと記す）を備える。ＷＸＧＡクラスの解像度を有する画素アレイ101は、液晶パネルに限らず、その画面内に水平方向に１２８０ドットの画素を並べてなる画素行が垂直方向に７６８ライン並設されていることに特徴づけられる。本実施例における表示装置の画素アレイ101は、既に図９を参照して説明されたそれと概ね同じであるが、その解像度ゆえ、画素アレイ101の面内には７６８ラインのゲート線10と１２８０ラインのデータ線12とが夫々並設される。また、画素アレイ101には、その各々が前者のいずれか一つで伝送される走査信号で選択されて後者のいずれか一つから表示信号を受ける９８３０４０個の画素PIXが二次元的に配置され、これらにより画像が生成される。画素アレイがカラー画像を表示する場合は、各画素はカラー表示に用いられる原色の数に応じて水平方向に分割される。例えば、光の三原色（赤，緑，青）に応じたカラー・フィルタを備える液晶パネルでは、上述のデータ線12の数は３８４０ラインに増やされ、その表示画面に含まれる画素PIXの総数も上述の値の３倍となる。
【００２１】
本実施例で画素アレイ101として用いられる前記液晶パネルを更に詳細に説明すれば、これに含まれる画素PIXの各々はスイッチング素子SWとして薄膜トランジスタ（Thin Film Transistor，TFTと略される）を備える。また、各画素はこれに供給される表示信号が増大するほど高い輝度を示す所謂ノーマリ黒表示モード（Normally Black-displaying Mode）で動作する。本実施例の液晶パネルのみならず、上述のエレクトロルミネセンス・アレイや発光ダイオード・アレイの画素もノーマリ黒表示モードで動作する。ノーマリ黒表示モードで動作する液晶パネルにおいては、図９の画素PIXに設けられた画素電極PXにデータ線12からスイッチング素子SWを通して印加される階調電圧と、液晶層LCを挟んで画素電極PXと対向する対向電極CTに印加される対向電圧（基準電圧、コモン電圧ともよばれる）との電位差が大きくなるほど、この液晶層LCの光透過率が上昇し、画素PIXの輝度を高める。換言すれば、この液晶パネルの表示信号である階調電圧は、その値が対向電圧の値から離れるほど、表示信号を増大させる。
【００２２】
図３に示された画素アレイ（ＴＦＴ型の液晶パネル）101には、図９に示される画素アレイ101と同様に、これに設けられたデータ線（信号線）12に表示データに応じた表示信号（階調電圧，Gray Scale Voltage，or Tone Voltage）を与えるデータ・ドライバ（表示信号駆動回路）102と、これに設けられたゲート線（走査線）10に走査信号（電圧信号）を与える走査ドライバ（走査信号駆動回路）103-1，103-2，103-3とが夫々設けられる。本実施例では、走査ドライバを画素アレイ101の所謂垂直方向沿いに３つに分割したが、その個数はこれに限定されず、またこれらの機能を集約させた一つの走査ドライバに置き換えてもよい。
【００２３】
表示制御回路（タイミング・コントローラ，Timing Controller）104は、データ・ドライバ102に上述の表示データ（ドライバ・データ，Driver Data）106及びこれに応じた表示信号出力を制御するタイミング信号（データ・ドライバ制御信号，Data Driver Control Signal）107を、走査ドライバ103-1，103-2，103-3の夫々に走査クロック信号（Scanning Clock Signal）112及び走査開始信号（Scanning Start Signal）113を夫々転送する。表示制御回路104は、走査ドライバ103-1，103-2，103-3に、その夫々に応じた走査状態選択信号（Scan−Condition Selecting Signal）114-1，114-2，114-3をも転送するが、その機能については後述する。走査状態選択信号は、その機能からして表示動作選択信号（Display−Operation Selecting Signal）とも記される。
【００２４】
表示制御回路104は、テレビジョン受像機、パーソナル・コンピュータ、ＤＶＤプレーヤ等、表示装置100の外部の映像信号源からこれに入力される映像データ（映像信号）120及び映像制御信号121を受ける。表示制御回路104の内部又はその周辺には映像データ120を一時的に格納するメモリ回路が設けられるが、本実施例ではライン・メモリ回路105が表示制御回路104に内蔵される。映像制御信号121は、映像データの伝送状態を制御する垂直同期信号（Vertical Synchronizing Signal）ＶＳＹＮＣ，水平同期信号（Vertical Synchronizing Signal）ＨＳＹＮＣ，ドット・クロック信号（Dot Clock Signal）ＤＯＴＣＬＫ，及びディスプレイ・タイミング信号（Display Timing Signal）ＤＴＭＧを含む。表示装置100に１画面の映像を生成させる映像データは、垂直同期信号ＶＳＹＮＣに呼応して（同期して）表示制御回路104に入力される。換言すれば、映像データは垂直同期信号ＶＳＹＮＣにより規定される周期（垂直走査期間、フレーム期間とも呼ばれる）毎に上記映像信号源から表示装置100（表示制御回路104）に逐次入力され、このフレーム期間毎に１画面の映像が入れ代わり立ち代わり画素アレイ101に表示される。１フレーム期間における映像データは、これに含まれる複数のライン・データ（Line Data）を上述の水平同期信号ＨＳＹＮＣで規定される周期（水平走査期間とも呼ばれる）で分けて表示装置に順次入力される。換言すれば、フレーム期間毎に表示装置に入力される映像データの各々は複数のライン・データを含み、これにより生成される１画面の映像はライン・データ毎に拠る水平方向の映像を水平走査期間毎に垂直方向に順次並べて生成される。１画面の水平方向に並ぶ画素の各々に対応したデータは、上記ライン・データの各々を上記ドット・クロック信号で規定される周期で識別される。
【００２５】
映像データ120及び映像制御信号121は陰極線管（Cathode Ray Tube）を用いた表示装置にも入力されるため、その電子線を水平走査期間毎及びフレーム期間毎に走査終了位置から走査開始位置に掃引する時間を要する。この時間は映像情報の伝送においてデッド・タイム（Dead Time）となるため、これに対応する映像情報の伝送に寄与しない帰線期間（Retracing Period）と呼ばれる領域が映像データ120にも設けられる。映像データ120において、この帰線期間に対応する領域は、上述のディスプレイ・タイミング信号ＤＴＭＧにより映像情報の伝送に寄与する他の領域と識別される。
【００２６】
一方、本実施例にて記されるアクティブ・マトリクス型の表示装置100は、そのデータ・ドライバ102で１ラインの映像データ（上述のライン・データ）分の表示信号を生成し、これらを走査ドライバ103によるゲート線10の選択に呼応させて画素アレイ101に並設された複数のデータ線（信号線）12へ一斉に出力する。このため、理論的には帰線期間を挟むことなく水平走査期間から次の水平走査期間へライン・データの画素行への入力が続けられ、フレーム期間から次のフレーム期間へ映像データの画素アレイへの入力も続けられる。このため、本実施例の表示装置100では、表示制御回路104によるメモリ回路（ライン・メモリ）105からの１ライン分の映像データ（ライン・データ）毎の読み出しを、上述の水平走査期間（１ライン分の映像データのメモリ回路105への格納に宛がわれる）に含まれる帰線期間を縮めて生成された周期に則り行う。この周期は、後述する画素アレイ101への表示信号の出力間隔にも反映されるため、以降、画素アレイ動作の水平期間又は単に水平期間と記す。表示制御回路104は、この水平期間を規定する水平クロックＣＬ１を生成し、上述のデータ・ドライバ制御信号107の一つとしてデータ・ドライバ102に転送する。本実施例では、１ライン分の映像データをメモリ回路105に格納する時間（上述の水平走査期間）に対して、これをメモリ回路105から読み出す時間（上述の水平期間）を縮めることで、１フレーム期間毎に画素アレイ101にブランキング信号を入力する時間を捻出する。
【００２７】
図２は、表示制御回路104によるメモリ回路105への映像データ入力（格納）とこれからの出力（読み出し）の一例を示すタイミング・チャートである。垂直同期信号ＶＳＹＮＣのパルス間隔で規定されるフレーム期間毎に表示装置に入力される映像データは、入力データの波形に示される如く、これに含まれる複数のライン・データ（１ラインの映像データ）L1，L2，L3，…毎に帰線期間を夫々含めて、水平同期信号ＨＳＹＮＣに呼応して（同期して）表示制御回路104によりメモリ回路105に順次入力される。表示制御回路104は、上述の水平クロックＣＬ１又はこれに類似するタイミング信号に則りメモリ回路105に格納されたライン・データL1，L2，L3，…を出力データの波形に示される如く、順次読み出す。このとき、メモリ回路105から出力されるライン・データL1，L2，L3，…の夫々を時間軸沿いに隔てる帰線期間は、メモリ回路105に入力されるライン・データL1，L2，L3，…の夫々を隔てるそれより、時間軸沿いに縮められる。このため、Ｎ回（Ｎは２以上の自然数）のライン・データのメモリ回路105への入力に要する期間とこれらのライン・データのメモリ回路105からの出力に要する期間（Ｎ回のライン・データ出力期間）との間には、メモリ回路105からライン・データをＭ回（ＭはＮより小さい自然数）出力し得る時間が生じる。本実施例では、このＭライン分の映像データをメモリ回路105から出力せしめる言わば余剰時間で画素アレイ101に別の表示動作を行わせる。
【００２８】
なお、映像データ（図２では、これに含まれるライン・データ）は、データ・ドライバ102に転送される前に一旦メモリ回路105に格納されるため、その格納される期間に応じた遅延時間をおいて表示制御回路104により読み出される。メモリ回路105としてフレーム・メモリを用いた場合、この遅延時間は１フレーム期間に相当する。映像データが３０Ｈｚの周波数で表示装置に入力されるとき、その１フレーム期間は約３３ｍｓ（ミリ秒）であるため、表示装置のユーザは映像データの表示装置への入力時刻に対するその画像の表示時刻の遅れを知覚し得ない。しかしながら、上述のメモリ回路105として、フレーム・メモリに代えて複数のライン・メモリを表示装置100に設けることにより、この遅延時間を縮め且つ表示制御回路104又はその周辺の回路構造を簡素にし又はその寸法の増大を抑えることができる。
【００２９】
メモリ回路105として、複数のライン・データを格納するライン・メモリを用いた表示装置100の駆動方法の一例を図５を参照して説明する。この一例による表示装置100の駆動では、表示制御回路104へのＮライン分の映像データ入力期間とこれからのＮライン分の映像データ出力期間（Ｎラインの映像データに夫々応じた表示信号をデータ・ドライバ102から逐次出力する期間）との間に生じる上記余剰時間にて、既に画素アレイに保持された表示信号（一つ前のフレーム期間に画素アレイに入力された映像データ）をマスクする表示信号（以下、これをブランキング信号と記す）をＭ回書込む。この表示装置100の駆動方法では、データ・ドライバ102によりＮラインの映像データの各々から表示信号を逐次生成し且つこれを水平クロックＣＬ１に呼応させて順次（合計Ｎ回）画素アレイ101に出力する第１の工程と、上述のブランキング信号を水平クロックＣＬ１に呼応させて画素アレイ101にＭ回出力する第２の工程とが繰り返される。この表示装置の駆動方法の更なる説明は図１を参照して後述されるが、図５においては上記Ｎの値を４とし、Ｍの値を１とする。
【００３０】
図５に示すように、メモリ回路105はデータの書込みと読み出しとを互いに独立して行える４つのライン・メモリ１〜４を備え、水平同期信号ＨＳＹＮＣに同期して表示装置100に順次入力される１ライン毎の映像データ120はこれらのライン・メモリ１〜４の一つに順繰りに格納される。換言すれば、メモリ回路105は４ライン分のメモリ容量を有する。例えば、メモリ回路105による４ライン分の映像データ120の取得期間（Acquisition Period）Ｔinでは、４ライン分の映像データW1，W2，W3，W4がライン・メモリ１からライン・メモリ４に順次入力される。この映像データの取得期間Ｔinは、映像制御信号121に含まれる水平同期信号ＨＳＹＮＣのパルス間隔で規定される水平走査期間の４倍に相当する時間に亘る。しかしながら、この映像データの取得期間Ｔinがライン・メモリ４への映像データの格納により終了する前に、この期間にライン・メモリ１、ライン・メモリ２、及びライン・メモリ３に格納された映像データは表示制御回路104により映像データR1，R2，R3として順次読み出される。これにより、４ライン分の映像データW1，W2，W3，W4の取得期間Ｔinが終了するや否や、次の４ライン分の映像データW5，W6，W7，W8のライン・メモリ１〜４への格納が開始できる。
【００３１】
上述の説明では、映像データの１ライン毎に付された参照符号をライン・メモリへの入力時とこれからの出力時にて、例えば前者のW1に対して後者のR1というように変えている。これは、１ライン毎の映像データが上述の帰線期間を含み、これがライン・メモリ１〜４のいずれかから上記水平同期信号ＨＳＹＮＣより周波数の高い水平クロックＣＬ１に呼応して（同期して）読み出されるとき、これに含まれる帰線期間が縮められることを反映する。従って、例えばライン・メモリ１に入力される１ライン分の映像データ（以下、ライン・データ）W1の時間軸に沿う長さに比べて、これがライン・メモリ１から出力されるときのライン・データR1の時間軸に沿う長さは図５に示される如く短い。ライン・データのライン・メモリへの入力からこれよりの出力に到る期間にて、このライン・データに含まれる映像情報（例えば、画面の水平方向沿いに１ラインの映像を生成する）を加工しなくとも、その時間軸沿いの長さは上述の如く圧縮される。従って、ライン・メモリ１〜４からの４ラインの映像データR1，R2，R3，R4の出力の終了時刻とライン・メモリ１〜４からの４ラインの映像データR5，R6，R7，R8の出力の開始時刻との間には上述の余剰時間Ｔexが生じる。
【００３２】
ライン・メモリ１〜４から読み出された４ラインの映像データR1，R2，R3，R4は、ドライバ・データ106としてデータ・ドライバ102に転送され、夫々に応じた表示信号L1，L2，L3，L4が生成される（次に読み出される４ラインの映像データR5，R6，R7，R8についても同様に表示信号L5，L6，L7，L8が生成される）。これらの表示信号は、図５の表示信号出力のアイ・ダイヤグラム（Eye Diagram）に示される順序で、上述の水平クロックＣＬ１に呼応して画素アレイ101に夫々出力される。従って、メモリ回路105に少なくとも上記Ｎラインの容量を有するライン・メモリ（又はその集合体）を含ませることにより、或るフレーム期間に表示装置に入力される映像データの１ラインを、このフレーム期間内で画素アレイに入力することが可能となり、表示装置の映像データ入力に対する応答速度も高まる。
【００３３】
一方、図５から明らかなように、上述の余剰時間Ｔexはライン・メモリから１ラインの映像データを上述の水平クロックＣＬ１に呼応して出力させる時間に相当する。本実施例では、この余剰時間Ｔexを利用して画素アレイに別の表示信号を１回出力する。本実施例による別の表示信号は、これが供給される画素の輝度をその供給前の輝度以下に落とす所謂ブランキング信号Ｂである。例えば、１フレーム期間前に比較的高い階調（モノクロ画像表示の場合、白又はこれに近い明るい灰色）で表示された画素の輝度は、ブランキング信号Ｂによりこれより低くなる。一方、１フレーム期間前に比較的低い階調（モノクロ画像表示の場合、黒又はこれに近いCharcoal Grayのような暗い灰色）で表示された画素の輝度は、ブランキング信号Ｂの入力後も殆ど変らない。このブランキング信号Ｂは、フレーム期間毎に画素アレイに生成された画像を一旦暗い画像（ブランキング画像）に置き換える。このような画素アレイの表示動作により、ホールド型の表示装置においても、フレーム期間毎にこれに入力される映像データに応じた画像表示をインパルス型表示装置におけるそれのように行える。
【００３４】
先述のＮラインの映像データを画素アレイに順次出力する第１の工程とブランキング信号Ｂを画素アレイにＭ回出力する第２の工程とを繰り返す表示装置の駆動方法をホールド型の表示装置に適用することにより、このホールド型表示装置による画像表示をインパルス型の表示装置のように行うことができる。この表示装置の駆動方法は、図５を参照して説明した少なくともＮライン分の容量を備えたライン・メモリをメモリ回路105として備えた表示装置のみならず、例えば、このメモリ回路105をフレーム・メモリに置き換えた表示装置にも適用できる。
【００３５】
このような表示装置の駆動方法について、更に図１を参照して説明する。上述した第１及び第２の工程による表示装置の動作は、図３の表示装置100におけるデータ・ドライバ102による表示信号の出力を規定するが、これに呼応する走査ドライバ103による走査信号の出力（画素行の選択）は次のように記される。以下の説明にて、ゲート線（走査信号線）10に印加され且つこのゲート線に対応する画素行（ゲート線沿いに並ぶ複数の画素PIX）を選択する「走査信号」は、図１に示すゲート線G1，G2，G3，…の夫々に印加される走査信号がHigh状態となる走査信号のパルス（ゲート・パルス）を指す。図９に示されるような画素アレイにおいては、画素PIXに設けられたスイッチング素子SWは、これに接続されたゲート線10を通してゲート・パルスを受けることにより、データ線12から供給される表示信号をこの画素PIXに入力させる。
【００３６】
上述の第１の工程に対応する期間では、Ｎラインの映像データに対応する表示信号の出力毎に、ゲート線のＹラインにこれに対応する画素行を選択する走査信号が印加される。従って、走査ドライバ103から走査信号がＮ回出力される。このような走査信号の印加は、上記表示信号の出力毎にゲート線のＹライン置きに画素アレイ101の一端（例えば、図３における上端）からその他端（例えば、図３における下端）に向けて順次行われる。このため、第１の工程では（Ｙ×Ｎ）ラインのゲート線に相当する画素行が選択され、その各々に映像データから生成された表示信号が供給される。図１は、Ｎの値を４とし、Ｙの値を１としたときの表示信号の出力タイミング（データ・ドライバ出力電圧のアイ・ダイヤグラム参照）とこれに呼応するゲート線（走査線）の夫々に印加される走査信号の波形を示し、この第１工程の期間は、データ・ドライバ出力電圧１〜４，５〜８，９〜１２，…，５１３〜５１６，…の各々に対応する。データ・ドライバ出力電圧１〜４に対してG1からG4のゲート線に走査信号が順次印加され、次のデータ・ドライバ出力電圧５〜８に対してG5からG8のゲート線に走査信号が順次印加され、更なる時間経過の後のデータ・ドライバ出力電圧５１３〜５１６に対してG513からG516のゲート線に走査信号が順次印加される。即ち、走査ドライバ103から走査信号出力は、画素アレイ101におけるゲート線10のアドレス番号（G1，G2，G3，…，G257，G258，G259，…，G513，G514，G515，…）が増える方向に向けて順次行われる。
【００３７】
一方、上述の第２の工程に対応する期間では、ブランキング信号として上述した表示信号のＭ回の出力毎に、ゲート線のＺラインにこれに対応する画素行を選択する走査信号が印加される。従って、走査ドライバ103から走査信号がＭ回出力される。走査ドライバ103からの走査信号の１回の出力に対し、この走査信号が印加されるゲート線（走査線）の組み合わせは特に限定されないが、第１の工程で画素行に供給された表示信号をこれに長く保持させることや、データ・ドライバ102に掛かる負荷を軽減することを鑑みれば、表示信号の出力毎に走査信号をゲート線のＺライン置きに順次印加するとよい。第２工程におけるゲート線への走査信号の印加は、第１工程のそれと同様に画素アレイ101の一端からその他端に向けて順次行われる。このため、第２の工程では（Ｚ×Ｍ）ラインのゲート線に相当する画素行が選択され、その各々にブランキング信号が供給される。図１は、Ｍの値を１とし、Ｚの値を４としたときの上記第１の工程の夫々に続く第２の工程の各々におけるブランキング信号Ｂの出力タイミングとこれに呼応するゲート線（走査線）の夫々に印加される走査信号の波形を示す。G1からG4のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では１回のブランキング信号Ｂ出力に対してG257からG260に到る４本のゲート線に走査信号が、G5からG8のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してG261からG264に到る４本のゲート線に走査信号が、G513からG516のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してG1からG4に到る４本のゲート線に走査信号が、夫々印加される。
【００３８】
上述のように第１の工程では４本のゲート線の各々に走査信号を順次印加し、第２の工程では４本のゲート線に一斉に走査信号を印加するため、例えばデータ・ドライバ102からの表示信号出力に呼応して、走査ドライバ103の動作を夫々の工程に合わせる必要がある。先述したように本実施例で用いられる画素アレイはＷＸＧＡクラスの解像度を有し、７６８ラインのゲート線がこれに並設される。一方、第１の工程で順次選択される４本のゲート線群（例えば、G1からG4）とこれに続く第２の工程で選択される４本のゲート線群（例えばG257からG260）とは、画素アレイ101におけるゲート線10のアドレス番号が増える方向に沿い２５２本のゲート線にて離間される。従って、画素アレイに並設された７６８ラインのゲート線をその垂直方向（又は、データ線の延伸方向）に沿い、２５６ライン毎に３つの群に分割し、夫々の群毎に走査ドライバ103からの走査信号の出力動作を独立して制御する。このため、図３に示す表示装置では、画素アレイ101沿いに３つの走査ドライバ103-１，103-2，103-3を配置し、夫々からの走査信号の出力動作を走査状態選択信号114-1，114-2，114-3で制御する。例えば、第１の工程でゲート線G1〜G4を、これに続く第２の工程でゲート線G257〜G260を夫々選択する場合、走査状態選択信号114-1は走査ドライバ103-１に、走査クロックＣＬ３の連続する４パルスに対するゲート線を１ラインずつ順次選択する走査信号出力と、これに続く走査クロックＣＬ３の１パルスに対する走査信号の出力休止とを繰り返す走査状態を指示する。一方、走査状態選択信号114-2は走査ドライバ103-2に、走査クロックＣＬ３の連続する４パルスに対する走査信号の出力休止と、これに続く走査クロックＣＬ３の１パルスに対する４ラインのゲート線への走査信号出力とを繰り返す走査状態を指示する。また、走査状態選択信号114-3は走査ドライバ103-3に入力される走査クロックＣＬ３を無効にし、これによるに走査信号出力を休止させる。夫々の走査ドライバ103-１，103-2，103-3には、走査状態選択信号114-1，114-2，114-3による上述の２つの指示に対応する２つの制御信号伝達網が備えられる。
【００３９】
一方、図１に示される走査開始信号ＦＬＭの波形は、時刻ｔ１とｔ２とで夫々立ち上がる２つのパルスを含む。上記第１の工程による一連のゲート線選択動作は時刻ｔ１に生じる走査開始信号ＦＬＭのパルス（Pulse 1と記す、以下、第１パルス）に呼応して、上記第２の工程による一連のゲート線選択動作は時刻ｔ２に生じる走査開始信号ＦＬＭのパルス（Pulse 2と記す、以下、第２パルス）に呼応して、夫々開始される。走査開始信号ＦＬＭの第１パルスは、１フレーム期間の映像データの表示装置への入力開始（上記垂直同期信号ＶＳＹＮＣのパルスで規定される）にも呼応する。従って、走査開始信号ＦＬＭの第１パルス及び第２パルスは、フレーム期間毎に繰り返して生じる。さらに、走査開始信号ＦＬＭの第１パルスとこれに続く第２パルスの間隔と、この第２パルスとこれに続く（例えば、次のフレーム期間の）第１パルス）との間隔とを調整することにより、１フレーム期間にて画素アレイに映像データに基づく表示信号を保持する時間を調整できる。換言すれば、走査開始信号ＦＬＭに生じる第１パルスと第２パルスとを含めたパルス間隔は、２つの異なる値（時間幅）を交互に取りえる。一方、この走査開始信号ＦＬＭは、表示制御回路（タイミング・コントローラ）104で発生される。以上のことから、上記走査状態選択信号114-1，114-2，114-3は表示制御回路104において走査開始信号ＦＬＭを参照して生成できる。
【００４０】
図１に示される映像データを１ライン毎に画素アレイへ４回書込む毎にブランキング信号を画素アレイへ１回書込む動作は、図５を参照して説明したように４ライン分の映像データを表示装置に入力する時間内に完結する。また、これに呼応して、走査信号を画素アレイへ５回出力する。このため、画素アレイの動作に要する水平期間は映像制御信号121の水平走査期間の４／５となる。このようにして、１フレーム期間に表示装置に入力される映像データ（これに基づく表示信号）とブランキング信号との画素アレイ内の全画素への入力は、この１フレーム期間にて完結する。
【００４１】
図１に示したブランキング信号は、表示制御回路104又はその周辺回路で擬似的な映像データ（以下、ブランキング・データ）を生成し、これをデータ・ドライバ102に転送して、データ・ドライバ102内で生成させても、予めデータ・ドライバ102にブランキング信号を生成させる回路を設け、表示制御回路104から転送される水平クロックＣＬ１の特定のパルスに応じてブランキング信号を画素アレイ101に出力させてもよい。前者の場合、表示制御回路104又はその周辺にフレーム・メモリを設け、これに格納されるフレーム期間毎の映像データからブランキング信号を強めるべき画素（この映像データにより高い輝度で表示される画素）を表示制御回路104により特定させ、画素に応じて暗さの異なるブランキング信号をデータ・ドライバ102に生成させるブランキング・データを生成させてもよい。後者の場合は、データ・ドライバ102にて水平クロックＣＬ１のパルス数をカウントさせ、そのカウント数に応じて画素を黒又はこれに近い暗い色（例えば、Charcoal Grayのような色）に表示させる表示信号を出力させる。液晶表示装置の一部は、画素の輝度を決める複数の階調電圧を表示制御回路（タイミング・コンバータ）104にて生成する。このような液晶表示装置においては、複数の階調電圧をデータ・ドライバ102にて転送し、データ・ドライバ102により映像データに応じた階調電圧を選択させ且つ画素アレイに出力させるが、同様にして、データ・ドライバ102による水平クロックＣＬ１のパルスに応じた階調電圧の選択でブランキング信号を発生させてもよい。
【００４２】
図１に示された本発明による画素アレイへの表示信号の出力方法（Outputting Manner）及びこれに呼応する夫々のゲート線（走査線）への走査信号の出力方法は、入力される走査状態選択信号114に応じて複数のゲート線に同時に走査信号を出力する機能を有する走査ドライバ103を備えた表示装置を駆動するに好適である。一方、走査ドライバ103-１，103-2，103-3の夫々に上述の如く複数の走査線へ同時に走査信号を出力させることなく、走査クロックＣＬ３のパルス毎にゲート線（走査線）の１ライン毎に走査信号を順次出力させても本実施例による画像表示動作を行うことができる。このような走査ドライバ103の動作により、４ラインの映像データを１ラインずつ画素行の１つに順次入力する（映像データが４回出力される上記第１工程）毎にブランキング・データを別の画素行の４つに入力する（ブランキング・データが１回出力される上記第１工程）ことを繰り返す本実施例の画像表示動作は、図４に示される表示信号と走査信号との夫々の出力波形で説明される。
【００４３】
図４を参照して説明される表示装置の駆動方法は、図１と同様に図３に示された表示装置が参照される。走査ドライバ103-１，103-2，103-3の各々は、走査信号を出力する端子を２５６個備える。換言すれば、各走査ドライバ103は最大２５６ラインのゲート線に走査信号を出力できる。一方、画素アレイ101（例えば、液晶表示パネル）には７６８ラインのゲート線10とその夫々に対応する画素行が設けられる。このため、３つの走査ドライバ103-1，103-2，103-3は画素アレイ101の垂直方向（これに設けられたデータ線12の延伸方向）に沿う一辺に順次並ぶ。走査ドライバ103-1はゲート線群G1〜G256に、走査ドライバ103-2はゲート線群G257〜G512に、走査ドライバ103-3はゲート線群G513〜G768に走査信号を夫々出力し、表示装置100の全画面（画素アレイ101の全域）における画像表示を制御する。図１を参照して説明された駆動方法が適用される表示装置と図４を参照して以下に説明される駆動方法が適用される表示装置とは、以上の走査ドライバ配置を有することで共通する。また、走査開始信号ＦＬＭの波形が映像データを画素アレイに入力する一連の走査信号出力を開始させる第１パルスとブランキング・データを画素アレイに入力する一連の走査信号出力を開始させる第２パルスとフレーム期間毎に含むことで、図１を参照して説明された表示装置の駆動方法と図４を参照して説明されるそれとは共通する。さらに、走査ドライバ103が上記走査開始信号ＦＬＭの第１パルス及び第２パルスの夫々を走査クロックＣＬ３で取り込み、その後、走査クロックＣＬ３に呼応して走査信号を出力すべき端子（又は端子群）を映像データ又はブランキング・データの画素アレイへの取り込み（Acquisition）に応じて順次シフトすることでも、図１の信号波形に拠る表示装置の駆動方法と図４の信号波形に拠るそれとは共通する。
【００４４】
しかし、図４を参照して説明される本実施例の表示装置の駆動方法では、走査状態選択信号114-1，114-2，114-3の役割が図１を参照して説明されたそれらと相違する。図４には、走査状態選択信号114-1，114-2，114-3の夫々の波形がDISP1，DISP2，DISP3として示される。走査状態選択信号114は、まず、その各々が制御する領域（例えば、DISP2の場合、ゲート線群G257〜G512に対応する画素群）に適用される動作条件に応じて、この領域における走査信号の出力動作を決める。図４において、データ・ドライバ出力電圧が４ラインの映像データに応じた表示信号L513〜L516の出力を示す期間（表示信号L513〜L516が出力される上記第１工程）では、これらの表示信号が入力される画素行に対応したゲート線G513〜G516に走査ドライバ103-3から走査信号が印加される。このため、走査ドライバ103-3に転送される走査状態選択信号114-3は、走査クロックＣＬ３に呼応して（１回のゲート・パルス出力毎に）ゲート線G513〜G516の１ライン毎に順次走査信号を出力する所謂１ライン毎のゲート線選択を行う。これによりゲート線G513に対応する画素行に表示信号L513が、次いでゲート線G514に対応する画素行に表示信号L514が、さらにゲート線G515に対応する画素行に表示信号L515が、最後にゲート線G516に対応する画素行に表示信号L516が夫々１水平期間（水平クロックＣＬ１のパルス間隔で規定される）に亘り供給される。
【００４５】
一方、この表示信号L513〜L516が水平期間毎に（水平クロックＣＬ１のパルスに呼応して）順次出力される第１工程に続く上記第２工程では、この第１工程に対応する４水平期間に続く１水平期間にブランキング信号Ｂが出力される。本実施例では、表示信号L516出力と表示信号L517出力との間に出力されるブランキング信号Ｂをゲート線群G5〜G8に対応する画素行の夫々に供給する。このため、走査ドライバ103-1は、このブランキング信号Ｂの出力期間にゲート線G5〜G8の４ライン全てに走査信号を印加する所謂４ライン同時のゲート線選択を行わねばならない。しかしながら、図４に拠る画素アレイの表示動作では、上述の如く、走査ドライバ103は走査クロックＣＬ３に呼応して（その１回のパルスに対して）１本のゲート線のみへの走査信号印加を開始するが、複数のゲート線には走査信号印加開始しない。換言すれば、走査ドライバ103は複数のゲート線の走査信号パルスを同時に立ち上げない。
【００４６】
このため、走査ドライバ103-1に転送される走査状態選択信号114-1は、走査信号を印加すべきゲート線のＺラインの少なくとも（Ｚ−１）ラインにブランキング信号Ｂの出力前に走査信号を印加し、且つ走査信号の印加時間（走査信号のパルス幅）を水平期間の少なくともＮ倍の期間に延ばすように走査ドライバ103-1を制御する。この変数Ｚ，Ｎは、上述の映像データを画素アレイに書き込む第１工程及びブランキング・データを画素アレイに書き込む第２工程の説明で記した第２工程におけるゲート線の選択数：Ｚ、及び第１工程における表示信号の出力回数：Ｎである。例えば、ゲート線G5には表示信号L514の出力開始時刻から、ゲート線G6には表示信号L515の出力開始時刻から、ゲート線G7には表示信号L516の出力開始時刻から、ゲート線G8には表示信号L516の出力終了時刻（これに続くブランキング信号Ｂ出力開始時刻）から水平期間の５倍の期間に亘って走査信号が夫々印加される。換言すれば、走査ドライバ103によるゲート線群G5〜G8のゲート・パルスの夫々の立ち上がり時刻は、走査クロックＣＬ３に呼応させて１水平期間毎に順次ずらされるも、夫々のゲート・パルスの夫々の立ち下がり時刻を立ち上がり時刻のＮ水平期間以降に遅らせることで、上記ブランキング信号出力期間にゲート線群G5〜G8のゲート・パルスの全てを立ち上がった（図４ではHighの）状態にする。このようにゲート・パルスの出力を制御する上で、走査ドライバ103にシフトレジスタ動作機能を含ませることが望ましい。なお、対応する画素行にブランキング信号が供給されるゲート線G1〜G12のゲート・パルスに示されたハッチング領域については後述する。
【００４７】
これに対し、この期間（表示信号L513〜L516が出力される上記第１工程）及びこれに続く第２工程の間に、走査ドライバ103-2から走査信号を受けるゲート線群G257〜G512の夫々に対応する画素行には表示信号が供給されない。このため、走査ドライバ103-2に転送される走査状態選択信号114-2は、この第１工程及び第２工程に亘る期間にて走査クロックＣＬ３を走査ドライバ103-2に対して無効（Ineffective for the Scanning Driver 103-2）にする。このような走査状態選択信号114による走査クロックＣＬ３の無効化は、これが転送される走査ドライバ103から走査信号が出力される領域内の画素群に表示信号やブランキング信号を供給する場合においても所定のタイミングで適用してもよい。図４には、走査ドライバ103-1での走査信号出力に応じた走査クロックＣＬ３の波形が示される。この走査クロックＣＬ３のパルスは、表示信号やブランキング信号の出力間隔を規定する水平クロックＣＬ１のパルスに呼応して生じるものの、表示信号L513，L517，…の出力開始時刻にはパルスが生じない。このように表示制御回路104から走査ドライバ103に転送される走査クロックＣＬ３を特定の時刻にて無効にする動作を、走査状態選択信号114で行うことができる。走査ドライバ103に対する走査クロックＣＬ３の部分的な無効化は、これに応じた信号処理経路を走査ドライバ103に組み込み、この信号処理経路の動作を走査ドライバ103に転送される走査状態選択信号114で開始させてもよい。なお、図４には示されないが、映像データの画素アレイへの書込みを制御する走査ドライバ103-3もブランキング信号Ｂの出力開始時刻にて走査クロックＣＬ３に対して不感となる。これにより、ブランキング信号Ｂの出力による第２工程に続く第１工程で映像データに拠る表示信号が供給される画素行に走査ドライバ103-3がブランキング信号を誤って供給することが防げる。
【００４８】
次に、走査状態選択信号114は、夫々が制御する領域にて順次生成される走査信号のパルス（ゲート・パルス）を、これがゲート線に出力される段階で無効にする。この機能は、図４による表示装置の駆動方法にて、ブランキング信号を画素アレイに供給する走査ドライバ103内での信号処理に、これに転送された走査状態選択信号114を関与させる。図４に示される３つの波形DISP1，DISP2，DISP3は、走査ドライバ103-1，103-2，103-3の夫々の内部における信号処理に関与する走査状態選択信号114-1，114-2，114-3を示し、これがLow-levelにあるときゲート・パルスの出力を有効にする。また、走査状態選択信号114-1の波形DISP1は、上述の第１工程による画素アレイへの表示信号出力期間中にてHigh-levelとなり、この期間内に走査ドライバ103-1で生じるゲート・パルスの出力を無効にする。
【００４９】
例えば、表示信号L513〜L516が画素アレイに供給される４水平期間にてゲート線G1〜G7に夫々応じた走査信号に生じるゲート・パルスは、この期間にHigh-levelとなる走査状態選択信号DISP1により、夫々の出力をハッチングされたように無効にされる。これにより、或る期間にてブランキング信号を供給すべき画素行に映像データに拠る表示信号が誤って供給されることを防ぎ、これらの画素行によるブランキング表示（これらの画素行に表示されていた映像の消去）を確実に行い、また、映像データに拠る表示信号自体の強度の損失を防ぐ。また、表示信号L513〜L516を出力する４水平期間と表示信号L517〜L520を出力する次の４水平期間との間のブランキング信号Ｂを出力する１水平期間にて、走査状態選択信号DISP1はLow-levelとなる。これにより、この期間にゲート線G5〜G8に夫々応じた走査信号に生じるゲート・パルスは、一斉に画素アレイに出力され、この４ラインのゲート線に応じた画素行を同時に選択して、その各々にブランキング信号Ｂを供給する。
【００５０】
以上のように、図４による表示装置の表示動作では、走査状態選択信号114により、これが転送される走査ドライバ103の動作状態（上記第１工程及び上記第２工程のいずれかによる動作状態、又は、これらのいずれにも拠らない非動作状態）のみならず、その動作状態に応じて走査ドライバ103で生成されたゲート・パルスの出力の有効性も決められる。なお、これらの走査状態選択信号114による走査ドライバ103（これからの走査信号出力）の一連の制御は、画素アレイへの映像データに拠る表示信号書込み及びブランキング信号書込みのいずれに対しても走査開始信号ＦＬＭに呼応してゲート線G1に対する走査信号出力から開始される。図４には、走査開始信号ＦＬＭの上記第２パルスに呼応して、走査状態選択信号DISP1により順次シフトする走査ドライバ103によるゲート線のライン選択動作（４ライン同時選択動作）を主に示す。図４には示されないものの、これによる表示装置の動作にて、走査ドライバ103によるゲート線の１ライン毎選択動作も走査開始信号ＦＬＭの第１パルスに呼応させて順次シフトする。このため、図４における表示装置の動作でもフレーム期間毎に走査開始信号ＦＬＭで２種類の画素アレイの走査を１度ずつ開始させる必要があり、走査開始信号ＦＬＭの波形には第１パルスとこれに続く第２パルスとが現われる。
【００５１】
以上に述べた図１及び図４による表示装置の駆動方法のいずれにおいても、画素アレイ101の一辺沿いに並ぶ走査ドライバ103及びこれに送られる走査状態選択信号114の数は図３や図９を参照して説明した画素アレイ101の構造を変えることなく変更可能であり、３つの走査ドライバ103に分担させた夫々の機能を一つの走査ドライバ103にまとめてもよい（例えば、走査ドライバ103内部を上記３つの走査ドライバ103-1，103-2，103-3の夫々に応じた回路セクションに分ける）。
【００５２】
図６は、本実施例の表示装置による画像表示タイミングを連続する３つのフレーム期間に亘り示すタイミング・チャートである。各フレーム期間の冒頭にて、１番目の走査線（上記ゲート線G1に相当）からの画素アレイへの映像データ書込みが走査開始信号ＦＬＭの第１パルスにより開始され、この時刻から時間：Δｔ１が経過した後、この１番目の走査線からの画素アレイへのブランキング・データ書込みが走査開始信号ＦＬＭの第２パルスにより開始される。さらに、走査開始信号ＦＬＭの第２パルスの発生時刻から時間：Δｔ２が経過した後、次のフレーム期間に表示装置に入力される映像データの画素アレイへの書込みが走査開始信号ＦＬＭの第１パルスにより開始される。なお、本実施例においては、図６に示された時間：Δｔ１’は時間：Δｔ１と同じであり、時間：Δｔ２’は時間：Δｔ２と同じである。画素アレイへの映像データ書込みの進行とブランキング・データ書込みのそれとは、双方が１水平期間にて選択するゲート線のライン数（前者１ライン、後者４ライン）が相違するも、時間経過に対して略同様に進行する。このため、画素アレイにおける走査線の位置に依らず、その夫々に対応する画素行が映像データに拠る表示信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ１に亘る）とこの画素行がブランキング信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ２に亘る）とは画素アレイの垂直方向に亘り概ね一様となる。換言すれば、画素アレイにおける画素行間（垂直方向沿い）の表示輝度のばらつきが抑えられる。本実施例では、図６に示すように画素アレイにおける映像データの表示期間とブランキング・データの表示期間とに、１フレーム期間の６７％と３３％とを夫々割り当て、これに応じた走査開始信号ＦＬＭのタイミング調整した（上記時間Δｔ１とΔｔ２とを調整した）が、この走査開始信号ＦＬＭのタイミングの変更により、映像データの表示期間とブランキング・データの表示期間とは適宜変更され得る。
【００５３】
このような、図６に拠る画像表示タイミングで表示装置を動作させたときの、画素行の輝度応答の一例を図７に示す。この輝度応答は、図３の画素アレイ101としてＷＸＧＡクラスの解像度を有し且つノーマリ黒表示モードで動作する液晶表示パネルを用い、映像データとして画素行を白く表示する表示オンデータを、ブランキング・データとして画素行を黒く表示する表示オフデータを夫々書き込む。従って、図７の輝度応答は、この液晶表示パネルの画素行に対応する液晶層の光透過率の変動を示す。図７に示すように画素行（これに含まれる各画素）は１フレーム期間にて、まず映像データに応じた輝度に応答し、その後、黒輝度に応答する。液晶層の光透過率はこれに印加される電界の変動に対して比較的緩く応答するも、その値は図７から明らかなようにフレーム期間毎に映像データに対応する電界及びブランキング・データに対応する電界のいずれにも十分に応答する。従って、フレーム期間に画面（画素行）に生成された映像データによる画像は、この画像がフレーム期間内に画面（画素行）から十分に消去されて、インパルス型の表示装置と同様な状態で表示される。このような映像データによる画像のインパルス型の応答により、これに生じる動画ぼやけを低減することが可能となる。このような効果は、画素アレイの解像度を変更しても、図２に示すドライバ・データの水平期間における帰線期間の割合を変更しても同様に得られる。
【００５４】
以上に述べた本実施例では、上述の第１工程で映像データの１ライン毎に生成される表示信号を画素アレイに４回順次出力し且つその夫々をゲート線の１ラインに相当する画素行に順次供給し、これに続く第２工程でブランキング信号を画素アレイに１回順次出力し且つこれをゲート線の４ラインに相当する画素行に供給した。しかし、第１工程における表示信号の出力回数：Ｎ（この値は、画素アレイに書き込まれるライン・データの数にも相当する）は４に限られず、第２工程におけるブランキング信号の出力回数：Ｍは１に限られない。また、第１工程にて１回の表示信号出力に対して走査信号（選択パルス）が印加されるゲート線のライン数：Ｙは１に限られず、第２工程にて１回のブランキング信号出力に対して走査信号が印加されるゲート線のライン数：Ｚは４に限られない。これらの因子Ｎ，Ｍは、Ｍ＜Ｎなる条件を満たす自然数であり且つＮは２以上である条件を満たすことが要請される。また、因子ＹはＮ／Ｍより小さい自然数であること、因子ＺはＮ／Ｍ以上の自然数であることが夫々要請される。また、Ｎ回の表示信号出力とＭ回のブランキング信号出力とを行う１周期をＮラインの映像データが表示装置に入力される期間内に完結させる。換言すれば、画素アレイの動作における水平期間の（Ｎ＋Ｍ）倍の値を、映像データの表示装置への入力における水平走査期間のＮ倍の値以下にする。前者の水平期間は水平クロックＣＬ１のパルス間隔で、後者の水平走査期間は映像制御信号の一つである水平同期信号ＨＳＹＮＣのパルス間隔で夫々規定される。
【００５５】
このような画素アレイの動作条件によれば、Ｎラインの映像データが表示装置に入力される期間Ｔinにデータ・ドライバ102から（Ｎ＋Ｍ）回の信号出力、即ち上述の第１工程及びこれに続く第２工程からなる１周期の画素アレイ動作を行う。このため、この１周期にて表示信号出力及びブランキング信号出力の各々に割り当てられる時間（以下、Ｔinvention）は、期間ＴinにＮラインの映像データに応じた表示信号を順次出力するときの１回の信号出力に要する時間（以下、Ｔprior）の（Ｎ／（Ｎ＋Ｍ））倍に減少する。しかしながら、上述のように因子ＭはＮより小さい自然数であるため、本発明による上記１周期での各信号を出力期間Ｔinventionは上記Ｔpriorの１／２以上の長さを確保できる。即ち、画素アレイへの映像データへの書込みの観点では、上述の特開2001-166280号公報に記載された技法に対する上述のSID 01 Digest，pages 994-997に記載された技法の利点が得られる。
【００５６】
さらに、本発明では、上記期間Ｔinventionにて画素にブランキング信号を供給することにより、この画素の輝度を素早く低下させる。このため、SID 01 Digest，pages 994-997に記載された技法に比べて、本発明に依れば１フレーム期間における各画素行の映像表示期間とブランキング表示期間とが明瞭に分かれ、動画ぼやけも効率的に低減される。また、本発明ではブランキング信号の画素への供給を（Ｎ＋Ｍ）回毎に間欠的に行うものの、１回のブランキング信号出力に対してＺラインのゲート線に対応する画素行にこれを供給することにより、画素行間に生じる映像表示期間とブランキング表示期間との比率のばらつきを抑える。さらに、ブランキング信号出力毎に対して走査信号をゲート線のＺライン置きに順次印加すれば、データ・ドライバ102からのブランキング信号の１回の出力に対する負荷も、このブランキング信号が供給される画素行数の制限により軽減される。
【００５７】
従って、本発明による表示装置の駆動は、図１乃至７を参照して説明した上述のＮを４、Ｍを１、Ｙを１、及びＺを４にした例に限られず、上述の条件を満たす限りにおいて、ホールド型の表示装置の駆動全般に汎く適用し得る。例えば、インタレース方式で映像データをフレーム期間毎に奇数ライン又は偶数ラインのいずれか一方を表示装置に入力する場合、奇数ライン又は偶数ラインの映像データを１ライン毎に走査信号をゲート線の２ライン毎に順次印加し、これらに対応する画素行に表示信号を供給してもよい（この場合、少なくとも上記因子Ｙは２となる）。また、本発明による表示装置の駆動では、その水平クロックＣＬ１の周波数を水平同期信号ＨＳＹＮＣのそれの（（Ｎ＋Ｍ）／Ｎ）倍（上述の図１や図４の例では１.２５倍）にしたが、水平クロックＣＬ１の周波数をこれ以上に高め、そのパルス間隔を詰めて画素アレイの動作マージンを確保してもよい。この場合、表示制御回路104やその周辺にパルス発振回路を設け、これにより発生される映像制御信号に含まれるドット・クロックＤＯＴＣＬＫより周波数の高い基準信号を参照して水平クロックＣＬ１の周波数を高めてもよい。
【００５８】
以上のべた夫々の因子は、Ｎを４以上の自然数にするとよく、また、因子Ｍを１にするとよい。また、因子ＹをＭと同じ値にするとよく、因子ＺをＮと同じ値にするとよい。
【００５９】
≪第２の実施例≫
本実施例においても、上述の第１の実施例と同様に図３の表示装置に図２のタイミングで入力された映像データを、図１又は図４に示す波形で表示信号及び走査信号をデータ・ドライバ102から出力し且つ図６に示す表示タイミングに則り表示するが、図１や図４に示す映像データに拠る表示信号の出力に対するブランキング信号の出力タイミングを図８に示す如く、フレーム期間毎に変える。
【００６０】
画素アレイとして液晶表示パネルを用いる表示装置において、図８に示す本実施例のブランキング信号の出力タイミングは、このブランキング信号が供給された液晶表示パネルのデータ線に生じる信号の波形鈍りの影響を分散する効果を奏し、これにより画像の表示品質を高める。図８には、水平クロックＣＬ１のパルスの夫々に対応する期間Th1，Th2，Th3，…が横方向に順次並び、これらの期間のいずれかでデータ・ドライバ102から出力される映像データの１ライン毎の表示信号m，m+1，m+2，m+3，…及びブランキング信号Ｂを含むアイ・ダイヤグラムが連続するフレーム期間n，n+1，n+2，n+3，…毎に縦方向に順次並ぶ。ここで示す表示信号m，m+1，m+2，m+3は特定のラインの映像データに限定させず、例えば図１の表示信号L1，L2，L3，L4にも、表示信号L511，L512，L513，L514にも対応し得る。
【００６１】
第１の実施例にて述べた要領で画素アレイに映像データを４回書込むごとにブランキング・データを１回書込む場合、図８に示す画素アレイへのブランキング・データの印加を上記期間Th1，Th2，Th3，Th4，Th5，Th6，…における４期間置きに並ぶ期間のいずれかの群（例えば、期間Th1，Th6，Th12，…の群）から別の群（例えば、期間Th2，Th7，Th13，…の群）へフレーム毎に順次変化させる。例えば、フレーム期間ｎではｍ番目のライン・データを画素アレイに入力する（これに拠る表示信号をｍ番目の画素行に印加する）前にブランキング・データを画素アレイに入力し（ゲート線の所定の４ラインに相当する画素行に印加し）、フレーム期間ｎ＋１ではｍ番目のライン・データの画素アレイへの入力後且つ（ｍ＋１）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。（ｍ＋１）番目のライン・データの画素アレイへの入力は、ｍ番目のライン・データのそれに倣い、（ｍ＋１）番目のライン・データに拠る表示信号を（ｍ＋１）番目の画素行に印加する。以降の各ライン・データの画素アレイへの入力も、このライン・データに拠る表示信号をこれと同じアドレス（順番）を持つ画素行に印加する。
【００６２】
フレーム期間ｎ＋２では、（ｍ＋１）番目のライン・データの画素アレイへの入力後且つ（ｍ＋２）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。続くフレーム期間ｎ＋３では、（ｍ＋２）番目のライン・データの画素アレイへの入力後且つ（ｍ＋３）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。以下、このようなライン・データとブランキング・データとの画素アレイへの入力を、ブランキング・データのそれのタイミングを1水平期間毎にずらしながら繰り返し、フレーム期間ｎ＋４にてフレーム期間ｎによるライン・データとブランキング・データとの画素アレイへの入力パターンに戻る。これら一連の動作の繰り返しで、ブランキング信号のみならずライン・データに拠る表示信号が画素アレイのデータ線の夫々に出力されたときの、データ線の延伸方向沿いに生じるこれらの信号波形の鈍りの影響を一様に分散して、画素アレイに表示される画像の品質を高める。
【００６３】
一方、本実施例でも、第１の実施例と同様に図６に拠る画像表示タイミングで表示装置を動作させることができるが、上述のように画素アレイへのブランキング信号の印加タイミングがフレーム期間毎にシフトされるため、ブランキング信号による画素アレイの走査を開始させる走査開始信号ＦＬＭの第２パルスの発生時刻もフレーム期間に応じて変位する。このような走査開始信号ＦＬＭの第２パルス発生タイミングの変動に応じて、図６のフレーム期間１に示される時間：Δｔ１がこれに続くフレーム期間２にて時間：Δｔ１より短い（又は長い）時間：Δｔ１’となり、フレーム期間１に示される時間：Δｔ２がこれに続くフレーム期間２にて時間：Δｔ２より長い（又は短い）時間：Δｔ２’となる。図８に示される一対のフレーム期間ｎとｎ＋１や別の一対のフレーム期間ｎ＋３とｎ＋４に見られるライン・データｍに拠る表示信号での画素アレイの走査開始時刻の「ずれ」を考慮すれば、本実施例において、走査開始信号ＦＬＭのパルス間隔に応じた２つの時間間隔：Δｔ１，Δｔ２の少なくとも一方がフレーム期間に応じて変動する。
【００６４】
以上のように、フレーム期間毎にブランキング信号の出力期間を時間軸方向沿いにシフトさせる本実施例による表示装置の駆動方法に則り、図６に示す画像表示タイミングに倣う表示動作を行う場合、その走査開始信号の設定に若干の変更を要するが、これに依り得られる効果は図７に示した第１の実施例におけるそれと何ら遜色がない。従って、本実施例においても映像データに応じた画像をインパルス型の表示装置におけるそれと略同様にしてホールド型の表示装置に表示できる。また、ホールド型の画素アレイより、動画像をその輝度は損なうことなく且つこれに生じる動画ぼやけを低減して表示することも可能となる。本実施例においても、１フレーム期間における映像データの表示期間とブランキング・データの表示期間との比率を、走査開始信号ＦＬＭのタイミングの調整（例えば、上述のパルス間隔：Δｔ１，Δｔ２の配分）により適宜変更できる。また、本実施例による駆動方法の表示装置への適用範囲も、第１の実施例のそれと同様に、画素アレイ（例えば、液晶表示パネル）の解像度により制限されない。さらに、本実施例による表示装置は第１の実施例によるそれと同様に、水平クロックＣＬ１に規定される水平期間に含まれる帰線期間の比率を適宜変更することで、上記第１工程における表示信号の出力回数：Ｎや第２工程にて選択されるゲート線のライン数：Ｚを増やせ又は減らせる。
【００６５】
《第３の実施例》
図１０は、本発明による液晶表示装置の他の実施例を示す図で、図８と対応した図となっている。
【００６６】
すなわち、図１０も図８と同様に、図１又は図４に示す波形で表示信号及び走査信号をデータ・ドライバ102から出力し且つ図６に示す表示タイミングに則り表示するが、図１や図４に示す映像データに拠る表示信号の出力に対するブランキング信号の出力タイミングをフレーム期間毎に変える。
【００６７】
この場合、順次出力されるＮ回分の表示信号に含まれるブランキング信号Ｂは時間軸と直交する方向に並列されることなく出力タイミングをずらしている。換言すれば、図８に示したように、水平クロックＣＬ１のパルスの夫々に対応する期間Th1，Th2，Th3，…において、ｎフレームのブランキング信号が期間Th1に宛がわれ、（n＋1）フレームのブランキング信号が期間Th3に宛がわれ、（n＋2）フレームのブランキング信号が期間Th4に宛がわれ、さらに（n＋3）フレームのブランキング信号が期間Th5に宛がわれるようになっている。
【００６８】
すなわち、前記期間Th1，Th2，Th3，…のうちそのいずれにおいても、前記順次出力されるＮ回分の表示信号に含まれるブランキング信号Ｂは１個のみ存在するようになっている。さらに換言すれば、前記ブランキング信号Ｂは、その出力がフレーム毎の表示にて異なる時間をずらしてなされる。
【００６９】
そして、図８において示されなかった構成として、前記表示信号はいわゆる交流信号化されたものとなっている。すなわち、図１０において、ｎフレーム目の表示信号においてブランキング信号Ｂと次のブランキング信号Ｂとの間に出力されるmからm＋3の各ラインの映像データは、mラインにおいて−、m＋1ラインにおいて＋、m＋2ラインにおいて−、さらにm＋3ラインにおいて＋というように極性を変換させている。
【００７０】
ここで、mラインにおいて−とは、その−の極性を先頭にしてライン方向に各画素単位で順次＋、−、＋、−、……と極性が変化し、m＋1ラインにおいて＋とは、その＋の極性を先頭にしてライン方向に各画素単位で順次−、＋、−、＋、……と極性が変化し、m＋2ラインにおいて−とは、その−の極性を先頭にしてライン方向に各画素単位で順次＋、−、＋、−、……と極性が変化し、m＋3ラインにおいて＋とは、その＋の極性を先頭にしてライン方向に各画素単位で順次−、＋、−、＋、……と極性が変化することを意味する。
【００７１】
また、各画素において極性が＋であるということは画素電極PXに印加される電圧が対向電極CTに対して正極となることを意味し、極性が−であるということは画素電極PXに印加される電圧が対向電極CTに対して負極となることを意味する。
【００７２】
これにより、ある画素における極性が＋となる場合、その行方向に隣接する他の画素および列方向に隣接する他の画素における極性は−となり、ある画素における極性が−となる場合、その行方向に隣接する他の画素および列方向に隣接する他の画素における極性は＋となるいわゆるドット反転の交流化が実現する。
【００７３】
そして、このような極性の変化はブランキング信号Ｂにおいても同様となっている。しかし、あるブランキング信号Ｂの極性が該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性になっていることが重要となる。すなわち、図１０において、フレーム期間毎に出力タイミングをずらして配列されるブランキング信号Ｂの極性はたまたま＋となっているが、これら各ブランキング信号Ｂの次に出力される映像データの極性は−となっている。
【００７４】
図１１から図３３は、それぞれ液晶表示装置の駆動方法の他の実施例を示す図で、図１０に対応した図となっている。
【００７５】
これら各図は、そのいずれも、上述したように、ブランキング信号Ｂは時間軸と直交する方向に並列されることなく出力タイミングを時間的にずらし、いわゆるドット反転駆動を行なうとともに、ブランキング信号Ｂの極性を該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性とすることを満足させたものとなっている。
【００７６】
すなわち、図１１から図３３のそれぞれは、図１０の場合と比較して各フレームにおけるブランキング信号Ｂが他のフレームのブランキング信号Ｂに対する時間的ずれが異なり、これにともなって該ブランキング信号Ｂの極性も異なっている。
【００７７】
しかし、映像データの極性は全てドット反転駆動を行ない得るように割り振られ、これに基づいて各ブランキング信号Ｂの極性は該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性となっていることは同じである。
【００７８】
この第３の実施例に示した各液晶表示装置の駆動方法は、いわゆるドット反転駆動を行なう場合を前提として、ブランキング信号Ｂをフレーム期間毎に出力タイミングをずらすことによるさらなる表示品質の向上を図っている。より詳細に示せば、表示において背景よりも比較的明るいライン状の横縞が目視されるのを極力低減させることにある。
【００７９】
図３４は、いわゆるドット反転駆動を行ない、かつ表示信号にブランキング信号Ｂを含ませる場合に該ブランキング信号Ｂを各フレーム毎に同じタイミングで挿入させる場合の不都合を示した図である。
【００８０】
まず、図３４（ａ）は、表示信号が、１フレームにおいてブランキング信号Ｂの次にmラインの映像データ、（m＋1）ラインの映像データ、、（m＋2）ラインの映像データ、（m＋3）ラインの映像データ、そして次のブランキング信号Ｂ、（m＋4）ラインの映像データ……というように時間経過にともない出力されることを示している。そして、図示していないが、２フレーム以降においても、同様で、各部ランキング信号Ｂは時間軸と垂直方向に並列されるようになっている。換言すれば、各フレームの切り替えにおいて、前記ブランキング信号Ｂはフレーム毎に同じ時間的タイミングで出力させるようにしている。
【００８１】
この場合において、各映像データは各ライン毎、およびライン上の各画素毎に極性が変わるようになっている。たとえば、図３４においてmラインの映像データの極性が−と記されているが、この−の極性はmライン上の最初の画素の極性を示したものである。
【００８２】
また、この場合、各ブランキング信号Ｂの極性は該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性としている。
【００８３】
また、図３４（ｂ）は、図３４（ａ）に示した表示信号を液晶表示パネルに供給した場合の該液晶表示パネルの各画素に印加される電圧の極性を平面的に示した図となっている。
【００８４】
図３４（ａ）に示すmラインの映像データ、（m＋1）ラインの映像データ、（m＋2）ラインの映像データ、（m＋3）ラインの映像データは、それぞれ、図３４（ｂ）のmライン（行目）、（m＋1）ライン（行目）、（m＋2）ライン（行目）、（m＋3）ライン（行目）に書き込まれる。この場合、mライン（行目）の各画素には、図３４（ａ）のmラインの映像データの部分に示した−の極性を先頭に図中右側へ順次＋、−、＋、−、……というように極性が定められる。同様に、（m＋1）ライン（行目）の各画素には、図３４（ａ）の（m＋1）ラインの映像データの部分に示した＋の極性を先頭に図中右側へ順次−、＋、−、＋、……というように極性が定められる。
【００８５】
そして、前記各映像データの次に出力されるブランキング信号Ｂは、図３４（ｂ）の（m＋α）ライン（行目）、（m＋α＋1）ライン（行目）、（m＋α＋2）ライン（行目）、（m＋α＋3）ライン（行目）に同時に書き込まれる。
【００８６】
この図３４（ｂ）から明らかになるように、ブランキング信号Ｂが供給される各画素の極性（たとえば図中ｍ＋αないしｍ＋α＋３行の各画素の極性）は、該ブランキング信号Ｂの出力後に1ライン目の表示信号が供給される各画素（たとえば図中ｍ＋４行の各画素の極性）に対して映像線の方向（走査線と直交する方向）で互いに異ならしめるようになっている。
【００８７】
このようにした場合の液晶表示パネルの表示面には、図３４（ｃ）に示すように、ブランキング信号Ｂの供給の後のライン、たとえばmライン（行目）、（m＋4）ライン（行目）に、その背景よりも比較的明るいライン状の横縞が表示されることになる。そして、この横縞の表示はその後のフレームにおいても位置的に変化しないことから目視されることになる。このことから、この第３の実施例では、図１０から図３３の各態様で示される如く、順次出力されるＮ回分の表示信号に含まれるブランキング信号Ｂは時間軸と直交する方向に並列されることなく出力タイミングを異なる時間でずらようにしている。図３５は、順次出力されるＮ回分の表示信号に含まれるブランキング信号Ｂを時間軸と直交する方向に並列されることなく出力タイミングをずらした場合の各フレームにおける前記ライン状の横縞の位置を示した図である。
【００８８】
図３５は、nフレーム目の表示において前記ライン状の横縞がmラインに表示され、（n＋1）フレーム目の表示において前記ライン状の横縞が（m＋2）ラインに表示され、（n＋2）フレーム目の表示において前記ライン状の横縞が（m＋1）ラインに表示され、（n＋3）フレーム目の表示において前記ライン状の横縞が（m＋3）ラインに表示されていることを示している。このようにした場合、前記ライン状の横縞はフレームの切り替わりにおいて同じライン上に停滞することなく、他のラインに移動することから、目視されにくく、目立たないものとして表示されることになる。
【００８９】
次に、このような駆動において、各ブランキング信号Ｂの極性を該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性としている理由について説明する。
【００９０】
図３６（ａ）、（ｂ）は、各ブランキング信号Ｂの極性を該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性とした場合のnフレーム目と次の（n＋1）フレーム目における各映像データとブランキング信号Ｂの波形図を示したものである。図３６（ａ）に示すブランキング信号Ｂはその極性が＋となっており、図３６（ｂ）に示すブランキング信号Ｂはその極性が−となっている。
【００９１】
該波形図は、対向電極CTに印加される対向電圧（基準電圧、コモン電圧）に対する画素電極PXに印加される電圧に対応するものであり、画素に印加する電圧が＋の極性の場合には基準電圧に対して画素電極PXに印加される電圧は正極となり、−の極性の場合には基準電圧に対して画素電極PXに印加される電圧は負極となる。
【００９２】
そして、図３６（ａ）の場合、ブランキング信号Ｂの次に出力される映像データの極性は−となっており、この−は該ブランキング信号Ｂの極性＋から変化するものであるが、該ブランキング信号Ｂの前に出力された映像データの極性が＋となっていることから、＋の極性をもつブランキング信号Ｂの前記基準電圧に移行する間、および該基準電圧に対する−の極性をもつ前記映像データの電圧に移行する間の波形変化が急峻とならず、該ブランキング信号Ｂの次に出力される映像データの白表示される積分値は比較的大きいものとして表示されるようになる。このことは、図３６（ａ）において、＋の極性をもつ映像データから−の極性をもつ映像データへ移行する際の電圧（絶対値）よりも、＋の極性をもつブランキング信号Ｂから−の極性をもつ映像データへ移行する際の電圧（絶対値）の方が大きくなり、その差分を図中電位差として示している。
【００９３】
同様に、図３６（ｂ）の場合、ブランキング信号Ｂの次に出力される映像データの極性は＋となっており、この＋は該ブランキング信号Ｂの極性−から変化するものであるが、該ブランキング信号Ｂの前に出力された映像データの極性が−となっていることから、−の極性をもつブランキング信号Ｂの前記基準電圧に移行する間、および該基準電圧に対する＋の極性をもつ前記映像データの電圧に移行する間の波形変化が急峻とならず、該ブランキング信号Ｂの次に出力される映像データの白表示される積分値は比較的大きいものとして表示されるようになる。このことは、図３６（ｂ）において、−の極性をもつ映像データから＋の極性をもつ映像データへ移行する際の電圧（絶対値）よりも、−の極性をもつブランキング信号Ｂから＋の極性をもつ映像データへ移行する際の電圧（絶対値）の方が大きくなり、その差分を図中電位差として示している。
【００９４】
しかし、上述した電位差の大きさは、各ブランキング信号Ｂの極性を該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性としていることを理由して最小とすることができるようになっている。
【００９５】
すなわち、図３７（ａ）、（ｂ）は、それぞれ前記図３６（ａ）、（ｂ）に対応する図で、各ブランキング信号Ｂの極性を該ブランキング信号Ｂの次に出力される映像データの極性に対して同じ極性としているものである。
【００９６】
この場合、図３７（ａ）に示すように、ブランキング信号Ｂの次に出力される映像データの極性は−となっており、この−は該ブランキング信号Ｂの極性−から変化するものであるが、該ブランキング信号Ｂの前に出力された映像データの極性が＋となっていることから、−の極性をもつブランキング信号Ｂの前記基準電圧に移行する間、および該基準電圧に対する−の極性をもつ前記映像データの電圧に移行する間の波形変化が一旦マイナスにまで至りさらに該ブランキング信号Ｂの次に出力される映像データによってマイナス極性の絶対値を大きくしていくことになる。このため、白表示される積分値はより大きいものとして表示されるようになる。このことは、図３７（ａ）において、＋の極性をもつ映像データから−の極性をもつ映像データへ移行する際の電圧（絶対値）よりも、−の極性をもつブランキング信号Ｂから−の極性をもつ映像データへ移行する際の電圧（絶対値）の方が大きくなり、その差分を図中電位差として示している。この場合の電位差は図３６（ａ）に示した電位差よりも大きな値をとる。
【００９７】
同様に、図３７（ｂ）の場合、ブランキング信号Ｂの次に出力される映像データの極性は＋となっており、この＋は該ブランキング信号Ｂの極性＋から変化するものであるが、該ブランキング信号Ｂの前に出力された映像データの極性が＋となっていることから、−の極性をもつブランキング信号Ｂの前記基準電圧に移行する間、および該基準電圧に対して＋の極性をもつ前記映像データの電圧に移行する間の波形変化が一旦プラスにまで至りさらに該ブランキング信号Ｂの次に出力される映像データによってプラス極性の絶対値を大きくしていくことになる。このため、白表示される積分値は比較的大きいものとして表示されるようになる。
このことは、図３７（ｂ）において、＋の極性をもつ映像データから−の極性をもつ映像データへ移行する際の電圧（絶対値）よりも、＋の極性をもつブランキング信号Ｂから＋の極性をもつ映像データへ移行する際の電圧（絶対値）の方が大きくなり、その差分を図中電位差として示している。この場合の電位差は図３６（ｂ）に示した電位差よりも大きな値をとる。
【００９８】
図３８（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれ図１２の場合の駆動態様を一例として、そのnフレーム目、（n＋1）フレーム目、（n＋2）フレーム目、（n＋3）フレーム目における映像データとブランキング信号Ｂの波形図を示したものである。
【００９９】
各図から明らかになるように、図３８（ａ）は図３６（ａ）の場合に相当し、図３８（ｂ）は図３６（ｂ）の場合に相当し、図３８（ｃ）は図３６（ｂ）の場合に相当し、図３８（ｄ）は図３６（ａ）の場合に相当する。
【０１００】
したがって、ブランキング信号Ｂの次に供給される一ライン分の映像データは他のラインの映像データよりも輝度が高いが、その程度を最小限に抑えることができる。
【０１０１】
また、ブランキング信号Ｂの次に供給される一ライン分の映像データは、該ブランキング信号Ｂと同様に各フレームの切り替わりにおいて同じライン上に停滞することなく、他のラインに移動することから、目視されにくく、目立たないものとして表示されることになる
第３の実施例において示した実施例は、第１の実施例に示した変形例にもそのまま適用できるもので、たとえば、第１工程における表示信号の出力回数：Ｍは４に限られず、第２工程におけるブランキング信号の出力回数：Ｍは１に限られない。
【０１０２】
【発明の効果】
以上説明したことから明らかなように、本発明による液晶表示装置およびその駆動方法によれば、画面上に表示される横縞の発生を防止することができる。
【図面の簡単な説明】
【図１】本発明による液晶表示装置の駆動方法の第１実施例として説明される表示信号の出力タイミングとこれに呼応する走査線の駆動波形を示す図。
【図２】本発明による液晶表示装置の駆動方法の第１実施例として説明される表示制御回路（タイミング・コントローラ）への映像データの入力波形（入力データ）とこれからの出力波形（ドライバ・データ）とのタイミングを示す図。
【図３】本発明による液晶表示装置の概要を示す構成図。
【図４】本発明による液晶表示装置の駆動方法の第１実施例として説明される表示信号の出力期間に走査線の４ラインを同時に選択する駆動波形を示す図。
【図５】本発明による液晶表示装置に備えられた複数個（例えば、４個）のライン・メモリの夫々への映像データの書込み（Write）とこれからの読出し（Read Out）との夫々のタイミングを示す図。
【図６】本発明による液晶表示装置の駆動方法の第１実施例におけるフレーム期間毎（連続する３つのフレーム期間の各々）の画素表示タイミングを示す図。
【図７】本発明による液晶表示装置を図６に示す画素表示タイミングに則り駆動したときの、表示信号への輝度応答（画素に対応する液晶層の光透過率変動）を示す図。
【図８】本発明による液晶表示装置の駆動方法の第２実施例として説明されるゲート線Ｇ１、Ｇ２、Ｇ３、……に対応する画素行の夫々へ供給される表示信号（映像データによるｍ、ｍ＋１、ｍ＋２、……とブランキング・データによるＢ）の連続する複数のフレーム期間ｍ、ｍ＋１、ｍ＋２、……に亘る変化を示す図。
【図９】アクティブ・マトリクス型の表示装置に備えられる画素アレイの一例の概略図。
【図１０】本発明による液晶表示装置の駆動方法の第３実施例として説明される図でドット反転駆動におけるゲート線Ｇ１、Ｇ２、Ｇ３、……に対応する画素行の夫々へ供給される表示信号（映像データによるｍ、ｍ＋１、ｍ＋２、……とブランキング・データによるＢ）の連続する複数のフレーム期間ｍ、ｍ＋１、ｍ＋２、……に亘る変化を示す図。
【図１１】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１２】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１３】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１４】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１５】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１６】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１７】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１８】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図１９】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２０】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２１】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２２】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２３】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２４】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２５】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２６】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２７】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２８】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図２９】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図３０】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図３１】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図３２】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図３３】図１０に示す駆動方法の他の態様を示す図で、図１０に対応した図。
【図３４】第３実施例に対してブランキング信号をフレームの切り替え毎に時間的ずれを生じさせることなく出力させた場合の不都合を示す説明図。
【図３５】第３実施例の表示信号（映像データによるｍ、ｍ＋１、ｍ＋２、……とブランキング・データによるＢ）の各フレームの画素の書き込み状態を示す図。
【図３６】各ブランキング信号Ｂの極性を該ブランキング信号Ｂの次に出力される映像データの極性に対して逆の極性としている場合の映像データの波形を示す図。
【図３７】各ブランキング信号Ｂの極性を該ブランキング信号Ｂの次に出力される映像データの極性に対して同じ極性としている場合の映像データの波形を示す図。
【図３８】図１２の駆動における映像データとブランキング・データの波形を示す図。
【符号の説明】
１００……表示装置（液晶表示装置）、１０１……画素アレイ（ＴＦＴ型液晶表示パネル）、１０２……データ・ドライバ、１０３……走査ドライバ、１０４……表示制御回路（タイミング・コントローラ）、１０５……ライン・メモリ回路、１２０……映像データ、１２１……映像制御信号群（垂直同期信号、水平同期信号、ドット・クロック等）、１０６……ドライバ・データ、１０７……データ・ドライバ制御信号群、ＣＬ３……走査ラインクロック。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device and a driving method thereof, and more particularly to a liquid crystal display device called an active matrix type and a driving method thereof.
[0002]
[Prior art]
An active matrix type liquid crystal display device includes a plurality of gate signals that extend in the x direction and are arranged in parallel in the y direction on the liquid crystal side surface of one of the substrates opposed to each other through the liquid crystal. Each region surrounded by a line and a plurality of drain signal lines extending in the y direction and arranged in parallel in the x direction is a pixel region, and an aggregate of these pixel regions is a liquid crystal display unit.
[0003]
Each pixel region is formed with at least a switching element driven by a scanning signal from a gate signal line and a pixel electrode to which a video signal from a drain signal line is supplied via the switching element to constitute a pixel. Yes.
[0004]
The pixel electrode generates an electric field between the pixel electrode and the counter electrode formed on the other substrate side, and the light transmittance of the liquid crystal is controlled by the electric field.
[0005]
Each gate signal line sequentially supplies a scanning signal to each gate signal line, so that each pixel of the pixel group arranged in parallel along the gate signal line to which the scanning signal line is supplied is selected, and in accordance with the selected timing. The video signal supplied to each drain signal line is supplied to the pixel electrode of each pixel.
[0006]
In the liquid crystal display device configured as described above, an attempt is made to display the entire area of the screen in black over a plurality of frames in order to sharpen the image when a moving image is displayed on the liquid crystal display device.
[0007]
[Problems to be solved by the invention]
However, for example, when the entire area of the screen is divided into a plurality of areas along the gate signal lines, and each of the divided areas is displayed in black every time each frame is switched, the portion corresponding to the boundary of each area In addition, it was found that horizontal stripes displayed relatively bright along the gate signal line can be visually observed.
[0008]
The present invention has been made based on such circumstances, and an object of the present invention is to provide a liquid crystal display device that prevents occurrence of horizontal stripes displayed on a screen and a driving method thereof.
[0009]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0010]
Means 1.
In the liquid crystal display device according to the present invention, for example, each pixel includes a pair of electrodes for applying a voltage to the liquid crystal,
A pixel array in which a plurality of pixel rows each including a plurality of pixels arranged along the first direction are arranged in parallel along a second direction intersecting the first direction, and each of the plurality of pixel rows is selected by a scanning signal A scan driving circuit; a data driving circuit for supplying a display signal to each of the pixels included in at least one row selected by the scanning signal of the plurality of pixel rows; and display control for controlling a display operation of the pixel array With a circuit,
Video data is input line by line for each horizontal scanning period,
The data driving circuit sequentially generates a display signal corresponding to each line of the video data and outputs the display signal to the pixel array N times (N is a natural number of 2 or more);
Alternating with a second step of generating a display signal for reducing the luminance of the pixel below that of the pixel in the first step and outputting the display signal to the pixel array M times (M is a natural number smaller than N) Repeated,
In the first step, the scan driving circuit sequentially shifts the plurality of pixel rows in the second direction from one end to the other end of the pixel array every Y rows (Y is a natural number smaller than N / M). A first selection step to select;
Other than (Y × N) rows selected in the first selection step of the plurality of pixel rows in the second step, every other Z row (Z is a natural number of N / M or more) from one end of the pixel array. The second selection step of sequentially selecting along the second direction toward the end is repeated alternately.
The display signal is applied to each pixel by changing the polarity of the other electrode with respect to one electrode with respect to the other pixels adjacent in either the first direction or the second direction by the first step.
The display signal output by the second step has the polarity of the other electrode with respect to one electrode of each pixel to which the display signal is supplied is the first time output by the first step after the display signal is output. Each pixel to which a display signal is supplied is different from each other on the second direction side.
[0011]
Mean 2.
In the liquid crystal display device according to the present invention, for example, each pixel includes a pair of electrodes for applying a voltage to the liquid crystal,
A pixel array in which a plurality of pixel rows each including a plurality of pixels arranged along the first direction are arranged in parallel along a second direction intersecting the first direction, and each of the plurality of pixel rows is selected by a scanning signal A scan driving circuit; a data driving circuit for supplying a display signal to each of the pixels included in at least one row selected by the scanning signal of the plurality of pixel rows; and display control for controlling a display operation of the pixel array With a circuit,
Video data is input line by line for each horizontal scanning period,
The data driving circuit sequentially generates a display signal corresponding to each line of the video data and outputs the display signal to the pixel array N times (N is a natural number of 2 or more);
Alternating with a second step of generating a display signal for reducing the luminance of the pixel below that of the pixel in the first step and outputting the display signal to the pixel array M times (M is a natural number smaller than N) Repeated,
In the first step, the scan driving circuit sequentially shifts the plurality of pixel rows in the second direction from one end to the other end of the pixel array every Y rows (Y is a natural number smaller than N / M). A first selection step to select;
Other than (Y × N) rows selected in the first selection step of the plurality of pixel rows in the second step, every other Z row (Z is a natural number of N / M or more) from one end of the pixel array. The second selection step of sequentially selecting along the second direction toward the end is repeated alternately.
The display signal is applied to each pixel by changing the polarity of the other electrode with respect to one electrode with respect to the other pixels adjacent in either the first direction or the second direction by the first step.
The display signal output by the second step is made by shifting the output at different times in the display for each frame, and the polarity of the other electrode with respect to one electrode of each pixel to which it is supplied is Each pixel supplied with the first display signal output in the first step after the display signal is output is made different from each other on the second direction side.
[0012]
Means 3.
The liquid crystal display device according to the present invention is selected in the first selection step in response to one output of the display signal in the first step, for example, on the premise of one of the means 1 and 2. The number of pixel rows: Y is 1, the number of display signal outputs in the first step: N is 4 or more, and responds to one output of the display signal in the second step. The number of pixel rows selected in the second selection step: Z is 4 or more, and the number of display signal outputs in the second step: N is 1. It is.
[0013]
Means 4.
In the driving method of the liquid crystal display device according to the present invention, for example, each pixel includes a pair of electrodes for applying a voltage to the liquid crystal,
A pixel array in which a plurality of pixel rows each including a plurality of pixels arranged along the first direction are arranged in parallel along a second direction intersecting the first direction, and each of the plurality of pixel rows is selected by a scanning signal A scan driving circuit; a data driving circuit for supplying a display signal to each of the pixels included in at least one row selected by the scanning signal of the plurality of pixel rows; and display control for controlling a display operation of the pixel array Video data is input to a liquid crystal display device having a circuit for each horizontal scanning period, one line at a time,
By the data driving circuit,
A first step of sequentially generating a display signal corresponding to each line of the video data and outputting the display signal to the pixel array N times (N is a natural number of 2 or more);
Alternating with a second step of generating a display signal for making the luminance of the pixel lower than that of the pixel in the first step and outputting the display signal to the pixel array M times (M is a natural number smaller than N) repetition,
By the scanning drive circuit,
In the first step, the plurality of pixel rows are sequentially selected along the second direction from one end to the other end of the pixel array every Y rows (Y is a natural number smaller than N / M). When,
Other than (Y × N) rows selected in the first selection step of the plurality of pixel rows in the second step, every other Z row (Z is a natural number of N / M or more) from one end of the pixel array. Alternately repeating the second selection step of sequentially selecting along the second direction toward the end,
The display signal is applied to each pixel by changing the polarity of the other electrode with respect to one electrode with respect to the other pixels adjacent in either the first direction or the second direction by the first step.
The display signal output by the second step has the polarity of the other electrode with respect to one electrode of each pixel to which the display signal is supplied is the first time output by the first step after the display signal is output. Each pixel to which a display signal is supplied is different from each other on the second direction side.
[0014]
Means 5.
In the driving method of the liquid crystal display device according to the present invention, for example, each pixel includes a pair of electrodes for applying a voltage to the liquid crystal,
A pixel array in which a plurality of pixel rows each including a plurality of pixels arranged along the first direction are arranged in parallel along a second direction intersecting the first direction, and each of the plurality of pixel rows is selected by a scanning signal A scan driving circuit; a data driving circuit for supplying a display signal to each of the pixels included in at least one row selected by the scanning signal of the plurality of pixel rows; and display control for controlling a display operation of the pixel array Video data is input to a liquid crystal display device having a circuit for each horizontal scanning period, one line at a time,
By the data driving circuit,
A first step of sequentially generating a display signal corresponding to each line of the video data and outputting the display signal to the pixel array N times (N is a natural number of 2 or more);
Alternating with a second step of generating a display signal for making the luminance of the pixel lower than that of the pixel in the first step and outputting the display signal to the pixel array M times (M is a natural number smaller than N) repetition,
By the scanning drive circuit,
In the first step, the plurality of pixel rows are sequentially selected along the second direction from one end to the other end of the pixel array every Y rows (Y is a natural number smaller than N / M). When,
Other than (Y × N) rows selected in the first selection step of the plurality of pixel rows in the second step, every other Z row (Z is a natural number of N / M or more) from one end of the pixel array. Alternately repeating the second selection step of sequentially selecting along the second direction toward the end,
The display signal is applied to each pixel by changing the polarity of the other electrode with respect to one electrode with respect to the other pixels adjacent in either the first direction or the second direction by the first step.
The display signal output by the second step is made by shifting the output at different times in the display for each frame, and the polarity of the other electrode with respect to one electrode of each pixel to which it is supplied is Each pixel supplied with the first display signal output in the first step after the display signal is output is different from each other on the second direction side.
[0015]
Means 6.
The driving method of the liquid crystal display device according to the present invention is based on, for example, any one of the means 4 and 5, and the first selection step in response to one output of the display signal in the first step. The number of pixel rows selected in step Y is 1, the number of display signal outputs in the first step: N is 4 or more, and the number of display signals in the second step is one time. The number of pixel rows selected in the second selection step in response to the output: Z is 4 or more, and the number of display signal outputs in the second step: N is 1. It is what.
[0016]
In addition, this invention is not limited to the above structure, A various change is possible in the range which does not deviate from the technical idea of this invention.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of a liquid crystal display device according to the present invention will be described with reference to the drawings.
[0018]
<< First Example >>
A first embodiment of a display device and a driving method thereof according to the present invention will be described with reference to FIGS. In this example, an active matrix type liquid crystal display panel (Active Matrix-type Liquid Crystal Display Panel) is used as a reference for a display device (liquid crystal display device) used as a pixel array (Pixels-Array). Such a structure and driving method can also be applied to a display device using an electroluminescence array or a light emitting diode array as a pixel array.
[0019]
FIG. 1 is a timing chart showing the display signal output (data driver output voltage) to the pixel array of the display device according to the present invention and the selection timing of the scanning signal line G1 in the pixel array corresponding to each. FIG. 2 is a timing chart showing video data input (input data) and video data output (driver data) timing to a display control circuit (timing controller) provided in the display device. FIG. 3 is a configuration diagram (block diagram) showing an outline of the display device according to the present embodiment in this embodiment. FIG. 9 shows an example of the details of the pixel array 101 and its periphery shown in FIG. The timing charts of FIGS. 1 and 2 described above are drawn based on the configuration of the display device (liquid crystal display device) shown in FIG. FIG. 4 is a timing chart showing an example of display signal output (data driver output voltage) to the pixel array of the display device according to the present embodiment and scanning signal line selection timing corresponding to each output. In the output period, four scanning signal lines are selected from the scanning signal lines output from the shift-register type scanning driver, and display signals are supplied to the pixel rows corresponding to these scanning signal lines. Supply. FIG. 5 shows that video data for four lines is written line by line for each of the four line memories included in the line memory circuit (Line-Memory Circuit) 105 provided in the display control circuit 104 (see FIG. 3). 6 is a timing chart showing the timing of reading out (Read-Out) from each line memory and transferring it to a data driver (video signal driving circuit). FIG. 6 relates to a display device driving method according to the present invention, and shows display timings of video data and blanking data according to the present embodiment in the pixel array, and accordingly the display device (liquid crystal display device) according to the present embodiment is shown. FIG. 7 shows the luminance response of the pixel when the) is driven (change in the light transmittance of the liquid crystal layer corresponding to the pixel).
[0020]
First, an overview of the display device 100 according to the present embodiment will be described with reference to FIG. The display device 100 includes a liquid crystal display panel (hereinafter referred to as a liquid crystal panel) having WXGA class resolution as the pixel array 101. The pixel array 101 having the resolution of the WXGA class is not limited to a liquid crystal panel, and is characterized in that 768 lines of pixel rows in which pixels of 1280 dots are arranged in the horizontal direction are arranged in parallel in the screen. The pixel array 101 of the display device in this embodiment is substantially the same as that already described with reference to FIG. 9, but because of its resolution, 768 gate lines 10 and 1280 lines are in the plane of the pixel array 101. The data lines 12 are arranged in parallel. In the pixel array 101, 983,040 pixels PIX, each of which is selected by a scanning signal transmitted by any one of the former and receives a display signal from any one of the latter, are two-dimensionally arranged. Thus, an image is generated. When the pixel array displays a color image, each pixel is divided in the horizontal direction according to the number of primary colors used for color display. For example, in a liquid crystal panel having color filters corresponding to the three primary colors of light (red, green, and blue), the number of data lines 12 is increased to 3840 lines, and the total number of pixels PIX included in the display screen is also described above. 3 times the value of.
[0021]
The liquid crystal panel used as the pixel array 101 in this embodiment will be described in more detail. Each pixel PIX included in the liquid crystal panel includes a thin film transistor (abbreviated as “Thin Film Transistor” or “TFT”) as a switching element SW. Each pixel operates in a so-called normally black-displaying mode in which the luminance increases as the display signal supplied thereto increases. In addition to the liquid crystal panel of this embodiment, the above-described electroluminescence array and light emitting diode array pixels also operate in the normally black display mode. In the liquid crystal panel operating in the normally black display mode, the pixel electrode PX sandwiched between the gradation voltage applied to the pixel electrode PX provided in the pixel PIX of FIG. 9 from the data line 12 through the switching element SW and the liquid crystal layer LC. The higher the potential difference from the counter voltage (also referred to as a reference voltage or common voltage) applied to the counter electrode CT that is opposed to, the higher the light transmittance of the liquid crystal layer LC, and the luminance of the pixel PIX. In other words, the gradation voltage, which is the display signal of the liquid crystal panel, increases the display signal as the value becomes farther from the counter voltage value.
[0022]
In the pixel array (TFT type liquid crystal panel) 101 shown in FIG. 3, the data line (signal line) 12 provided on the pixel array 101 is displayed in accordance with the display data, similarly to the pixel array 101 shown in FIG. Data driver (display signal drive circuit) 102 for providing a signal (gray scale voltage, gray scale voltage, or tone voltage) and scanning for applying a scanning signal (voltage signal) to a gate line (scanning line) 10 provided on the data driver (display signal driving circuit) 102 Drivers (scanning signal drive circuits) 103-1, 103-2, and 103-3 are provided, respectively. In this embodiment, the scan driver is divided into three along the so-called vertical direction of the pixel array 101. However, the number of the scan drivers is not limited to this, and may be replaced with one scan driver in which these functions are integrated. .
[0023]
A display control circuit (timing controller) 104 is a timing signal (data driver control) for controlling the display data (driver data) 106 and the display signal output corresponding to the display data (driver data) 106 to the data driver 102. A signal (Data Driver Control Signal) 107 is transferred to each of the scanning drivers 103-1, 103-2, and 103-3 as a scanning clock signal 112 and a scanning start signal 113, respectively. The display control circuit 104 also provides the scan drivers 103-1, 103-2, and 103-3 with scan-condition selecting signals (Scan-Condition Selecting Signals) 114-1, 114-2, and 114-3, respectively. The function will be described later. The scanning state selection signal is also referred to as a display-operation selecting signal because of its function.
[0024]
The display control circuit 104 receives video data (video signal) 120 and a video control signal 121 input thereto from a video signal source external to the display device 100 such as a television receiver, personal computer, DVD player or the like. A memory circuit for temporarily storing the video data 120 is provided in or around the display control circuit 104. In this embodiment, the line memory circuit 105 is built in the display control circuit 104. The video control signal 121 includes a vertical synchronization signal VSYNC, a horizontal synchronization signal HSYNC, a dot clock signal DOTCLK, and a display timing signal that control the transmission state of the video data. (Display Timing Signal) Includes DTMG. Video data that causes the display device 100 to generate one screen image is input to the display control circuit 104 in response to (in synchronization with) the vertical synchronization signal VSYNC. In other words, the video data is sequentially input from the video signal source to the display device 100 (display control circuit 104) every cycle defined by the vertical synchronization signal VSYNC (also referred to as a vertical scanning period or a frame period). One screen image is replaced and displayed on the pixel array 101 every time. Video data in one frame period is sequentially input to a display device by dividing a plurality of line data (Line Data) included in the frame data into periods (also referred to as horizontal scanning periods) defined by the horizontal synchronization signal HSYNC. . In other words, each piece of video data input to the display device for each frame period includes a plurality of line data, and the generated one-screen video is scanned horizontally in the horizontal direction according to each line data. It is generated by sequentially arranging in the vertical direction for each period. Data corresponding to each pixel arranged in the horizontal direction of one screen is identified with a period defined by the dot clock signal for each of the line data.
[0025]
Since the video data 120 and the video control signal 121 are also input to a display device using a cathode ray tube, the electron beam is swept from the scanning end position to the scanning start position every horizontal scanning period and every frame period. It takes time to do. Since this time becomes a dead time in transmission of video information, an area called a retrace period that does not contribute to transmission of video information corresponding to this time is also provided in the video data 120. In the video data 120, an area corresponding to this blanking period is identified from other areas contributing to transmission of video information by the display timing signal DTMG.
[0026]
On the other hand, the active matrix type display device 100 described in the present embodiment generates display signals for one line of video data (the above-mentioned line data) by the data driver 102, and these are generated as scanning drivers. In response to the selection of the gate line 10 by 103, the data is simultaneously output to a plurality of data lines (signal lines) 12 arranged in parallel in the pixel array 101. Therefore, theoretically, the input of the line data to the pixel row is continued from the horizontal scanning period to the next horizontal scanning period without interposing the blanking period, and the pixel array of the video data from the frame period to the next frame period. The input to continues. For this reason, in the display device 100 of this embodiment, the display control circuit 104 reads out one line of video data (line data) from the memory circuit (line memory) 105 for the horizontal scanning period (1). This is performed in accordance with the cycle generated by shortening the blanking period included in the video data for the line). Since this cycle is also reflected in the output interval of the display signal to the pixel array 101, which will be described later, hereinafter, it will be referred to as a horizontal period or simply a horizontal period of the pixel array operation. The display control circuit 104 generates a horizontal clock CL1 that defines this horizontal period, and transfers it to the data driver 102 as one of the data driver control signals 107 described above. In this embodiment, the time for reading video data from the memory circuit 105 (the above horizontal period) is shortened with respect to the time for storing video data for one line in the memory circuit 105 (the above horizontal scanning period). A time for inputting a blanking signal to the pixel array 101 is calculated every frame period.
[0027]
FIG. 2 is a timing chart showing an example of video data input (storage) to the memory circuit 105 by the display control circuit 104 and output (readout) from this. As shown in the waveform of the input data, the video data input to the display device every frame period defined by the pulse interval of the vertical synchronization signal VSYNC includes a plurality of line data (one line video data). .. Including the retrace period for each of L1, L2, L3,..., And sequentially input to the memory circuit 105 by the display control circuit 104 in response to (synchronously with) the horizontal synchronization signal HSYNC. The display control circuit 104 sequentially reads the line data L1, L2, L3,... Stored in the memory circuit 105 in accordance with the horizontal clock CL1 or a timing signal similar thereto as shown in the waveform of the output data. At this time, the line data L1, L2, L3,... Input to the memory circuit 105 during the blanking period separating the line data L1, L2, L3,. It is shortened along the time axis than that separating each of the. Therefore, a period required to input N times (N is a natural number of 2 or more) line data to the memory circuit 105 and a period required to output these line data from the memory circuit 105 (N line data). In the output period, there is a time during which the line data can be output from the memory circuit 105 M times (M is a natural number smaller than N). In this embodiment, the video data for the M lines is output from the memory circuit 105, so that the pixel array 101 performs another display operation in a surplus time.
[0028]
Since the video data (in FIG. 2, the line data included therein) is temporarily stored in the memory circuit 105 before being transferred to the data driver 102, a delay time corresponding to the storage period is provided. Then, the data is read by the display control circuit 104. When a frame memory is used as the memory circuit 105, this delay time corresponds to one frame period. When the video data is input to the display device at a frequency of 30 Hz, the one frame period is about 33 ms (milliseconds), so the user of the display device can display the image with respect to the input time of the video data to the display device. I can't perceive the delay. However, by providing the display device 100 with a plurality of line memories in place of the frame memory as the memory circuit 105 described above, the delay time can be reduced and the display control circuit 104 or its peripheral circuit structure can be simplified or An increase in dimensions can be suppressed.
[0029]
An example of a method for driving the display device 100 using a line memory storing a plurality of line data as the memory circuit 105 will be described with reference to FIG. In the driving of the display device 100 according to this example, the video data input period for the N lines to the display control circuit 104 and the video data output period for the next N lines (display signals corresponding to the video data of the N lines are displayed as data. Display signal that masks the display signal already stored in the pixel array (video data input to the pixel array in the previous frame period) during the surplus time that occurs during the period of time that is output sequentially from the driver 102) (Hereinafter, referred to as a blanking signal) is written M times. In the driving method of the display device 100, a display signal is sequentially generated from each of N lines of video data by the data driver 102, and is sequentially output to the pixel array 101 in response to the horizontal clock CL1 (N times in total). The first step and the second step of outputting the above blanking signal to the pixel array 101 M times in response to the horizontal clock CL1 are repeated. Further explanation of the driving method of this display device will be described later with reference to FIG. 1. In FIG. 5, the value of N is 4 and the value of M is 1.
[0030]
As shown in FIG. 5, the memory circuit 105 includes four line memories 1 to 4 that can write and read data independently of each other, and are sequentially input to the display device 100 in synchronization with the horizontal synchronization signal HSYNC. The video data 120 for each line is sequentially stored in one of these line memories 1 to 4. In other words, the memory circuit 105 has a memory capacity for four lines. For example, in the acquisition period Tin of four lines of video data 120 by the memory circuit 105, four lines of video data W1, W2, W3, and W4 are sequentially input from the line memory 1 to the line memory 4. The This video data acquisition period Tin covers a time corresponding to four times the horizontal scanning period defined by the pulse interval of the horizontal synchronization signal HSYNC included in the video control signal 121. However, the video data stored in the line memory 1, the line memory 2, and the line memory 3 during this period before the video data acquisition period Tin ends by storing the video data in the line memory 4. Are sequentially read out by the display control circuit 104 as video data R1, R2, and R3. As a result, as soon as the acquisition period Tin of the video data W1, W2, W3, and W4 for four lines ends, the video data W5, W6, W7, and W8 for the next four lines to the line memories 1 to 4 are stored. Storage can begin.
[0031]
In the above description, the reference code attached to each line of the video data is changed from, for example, the former W1 to the latter R1 at the time of input to the line memory and at the time of output from the line memory. This is because the video data for each line includes the above-described blanking period, and this is in response to (in synchronization with) the horizontal clock CL1 having a frequency higher than the horizontal synchronization signal HSYNC from any of the line memories 1 to 4. When read out, this reflects that the blanking period included therein is shortened. Therefore, for example, compared to the length along the time axis of one line of video data (hereinafter referred to as line data) W1 input to the line memory 1, the line data when this is output from the line memory 1 The length along the time axis of R1 is short as shown in FIG. Processes video information contained in this line data (for example, generates one line of video along the horizontal direction of the screen) during the period from the input of line data to the line memory to the output of the line data. Even if not, the length along the time axis is compressed as described above. Therefore, the output end time of the four lines of video data R1, R2, R3, R4 from the line memories 1 to 4 and the output of the four lines of video data R5, R6, R7, R8 from the line memories 1 to 4 are output. The surplus time Tex described above occurs between the start time and the start time.
[0032]
The four lines of video data R1, R2, R3, R4 read from the line memories 1 to 4 are transferred to the data driver 102 as driver data 106, and display signals L1, L2, L3, L4 is generated (display signals L5, L6, L7, and L8 are generated in the same manner for the four lines of video data R5, R6, R7, and R8 to be read next). These display signals are respectively output to the pixel array 101 in response to the horizontal clock CL1 in the order shown in the eye diagram of the display signal output of FIG. Accordingly, by including at least the line memory (or an aggregate thereof) having the capacity of N lines in the memory circuit 105, one line of video data input to the display device in a certain frame period can be transferred to this frame period. It is possible to input to the pixel array within the display, and the response speed of the display device to the video data input is also increased.
[0033]
On the other hand, as is apparent from FIG. 5, the above-described surplus time Tex corresponds to a time for outputting one line of video data from the line memory in response to the above-described horizontal clock CL1. In this embodiment, another display signal is output to the pixel array once using this surplus time Tex. Another display signal according to the present embodiment is a so-called blanking signal B that lowers the luminance of the pixel to which it is supplied below the luminance before the supply. For example, the brightness of a pixel displayed with a relatively high gradation (white in the case of monochrome image display or light gray close to this) before one frame period is lowered by the blanking signal B. On the other hand, the luminance of pixels displayed in a relatively low gradation (black or dark gray such as Charcoal Gray close to this in the case of monochrome image display) before one frame period is almost the same after the blanking signal B is input. It does n’t change. The blanking signal B temporarily replaces the image generated in the pixel array every frame period with a dark image (blanking image). By such a display operation of the pixel array, even in the hold type display device, an image display corresponding to the video data inputted to each frame period can be performed as in the impulse type display device.
[0034]
A hold-type display device has a driving method for a display device that repeats the first step of sequentially outputting the N-line video data to the pixel array and the second step of outputting the blanking signal B to the pixel array M times. By applying, image display by this hold type display device can be performed like an impulse type display device. The display device driving method is not limited to the display device having the line memory having the capacity of at least N lines described with reference to FIG. 5 as the memory circuit 105. The present invention can also be applied to a display device replaced with a memory.
[0035]
A method of driving such a display device will be further described with reference to FIG. The operation of the display device according to the first and second steps described above defines the output of the display signal by the data driver 102 in the display device 100 of FIG. 3, but the output of the scan signal by the scan driver 103 corresponding thereto ( The selection of the pixel row is described as follows. In the following description, a “scanning signal” applied to the gate line (scanning signal line) 10 and selecting a pixel row corresponding to the gate line (a plurality of pixels PIX arranged along the gate line) is shown in FIG. A scanning signal pulse (gate pulse) in which the scanning signal applied to each of the gate lines G1, G2, G3,. In the pixel array as shown in FIG. 9, the switching element SW provided in the pixel PIX receives a gate pulse through the gate line 10 connected to the switching element SW, so that the display signal supplied from the data line 12 is received. This pixel PIX is input.
[0036]
In the period corresponding to the first step described above, every time a display signal corresponding to video data of N lines is output, a scanning signal for selecting a corresponding pixel row is applied to the Y line of the gate line. Accordingly, the scanning signal is output N times from the scanning driver 103. The scanning signal is applied from one end (for example, the upper end in FIG. 3) of the pixel array 101 to the other end (for example, the lower end in FIG. 3) every Y lines of the gate lines every time the display signal is output. It is done sequentially. Therefore, in the first step, pixel rows corresponding to (Y × N) gate lines are selected, and a display signal generated from the video data is supplied to each of the pixel rows. FIG. 1 shows the display signal output timing (refer to the eye diagram of the data driver output voltage) when the value of N is 4 and the value of Y is 1, and the corresponding gate lines (scanning lines). The period of the first step corresponds to each of the data driver output voltages 1 to 4, 5 to 8, 9 to 12,..., 513 to 516,. Scan signals are sequentially applied to the G1 to G4 gate lines for the data driver output voltages 1 to 4, and scan signals are sequentially applied to the G5 to G8 gate lines for the next data driver output voltages 5 to 8. The scanning signals are sequentially applied to the gate lines from G513 to G516 with respect to the data driver output voltages 513 to 516 after a further time has elapsed. That is, the scanning signal output from the scanning driver 103 increases the address numbers (G1, G2, G3,..., G257, G258, G259,..., G513, G514, G515,...) Of the gate array 10 in the pixel array 101. It is performed sequentially.
[0037]
On the other hand, in the period corresponding to the second step, a scanning signal for selecting the corresponding pixel row is applied to the Z line of the gate line for every M outputs of the display signal described above as a blanking signal. The Accordingly, the scanning signal is output M times from the scanning driver 103. The combination of gate lines (scanning lines) to which the scanning signal is applied for one output of the scanning signal from the scanning driver 103 is not particularly limited, but the display signal supplied to the pixel row in the first process is not limited. In view of maintaining this for a long time and reducing the load applied to the data driver 102, the scanning signal may be sequentially applied every Z line of the gate line for every output of the display signal. The application of the scanning signal to the gate line in the second process is sequentially performed from one end of the pixel array 101 to the other end in the same manner as in the first process. Therefore, in the second step, pixel rows corresponding to (Z × M) line gate lines are selected, and a blanking signal is supplied to each of them. FIG. 1 shows the output timing of the blanking signal B in each of the second steps following the first step when the value of M is 1 and the value of Z is 4, and the gate line corresponding thereto. The waveform of the scanning signal applied to each (scanning line) is shown. In the second step following the first step in which scanning signals are sequentially applied to the gate lines G1 to G4, the scanning signals are applied to the four gate lines from G257 to G260 for one blanking signal B output. However, in the second step following the first step in which scanning signals are sequentially applied to the gate lines G5 to G8, four gate lines from G261 to G264 are output for one blanking signal B output. In the second step following the first step in which scanning signals are sequentially applied to the gate lines G513 to G516, four lines from G1 to G4 are output for one blanking signal B output. A scanning signal is applied to each of the gate lines.
[0038]
As described above, the scan signal is sequentially applied to each of the four gate lines in the first step, and the scan signal is simultaneously applied to the four gate lines in the second step. In response to the display signal output, it is necessary to adjust the operation of the scan driver 103 to each process. As described above, the pixel array used in this embodiment has a resolution of the WXGA class, and 768 gate lines are arranged in parallel therewith. On the other hand, the four gate line groups (for example, G1 to G4) sequentially selected in the first process and the four gate line groups (for example, G257 to G260) selected in the second process following the first process are In the pixel array 101, the gate lines 10 are separated by 252 gate lines along the direction in which the address numbers increase. Therefore, the 768 gate lines arranged in parallel in the pixel array are divided into three groups every 256 lines along the vertical direction (or the extending direction of the data lines). The scanning signal output operation is controlled independently. For this reason, in the display device shown in FIG. 3, three scanning drivers 103-1, 103-2, 103-3 are arranged along the pixel array 101, and the scanning signal output operation from each of them is performed as the scanning state selection signal 114-. Control by 1, 114-2, 114-3. For example, when the gate lines G1 to G4 are selected in the first process and the gate lines G257 to G260 are selected in the second process, the scanning state selection signal 114-1 sends the scanning clock to the scanning driver 103-1. A scanning state in which a scanning signal output for sequentially selecting gate lines for four consecutive pulses of CL3 one line at a time and an output pause of the scanning signal for one pulse of the scanning clock CL3 is designated is designated. On the other hand, the scanning state selection signal 114-2 causes the scanning driver 103-2 to stop outputting the scanning signal with respect to four consecutive pulses of the scanning clock CL3, and then to the four gate lines with respect to one pulse of the scanning clock CL3. A scanning state in which scanning signal output is repeated is designated. Further, the scanning state selection signal 114-3 invalidates the scanning clock CL3 input to the scanning driver 103-3, and thereby stops the scanning signal output. Each of the scanning drivers 103-1, 103-2, 103-3 includes two control signal transmission networks corresponding to the above-described two instructions by the scanning state selection signals 114-1, 114-2, 114-3. It is done.
[0039]
On the other hand, the waveform of the scanning start signal FLM shown in FIG. 1 includes two pulses that rise at times t1 and t2, respectively. A series of gate line selection operations in the first step is performed in response to a pulse of the scanning start signal FLM generated at time t1 (hereinafter referred to as Pulse 1; hereinafter referred to as a first pulse). The selection operation is started in response to a pulse of the scanning start signal FLM that occurs at time t2 (hereinafter referred to as Pulse 2; hereinafter referred to as a second pulse). The first pulse of the scanning start signal FLM also corresponds to the start of input of video data for one frame period to the display device (specified by the pulse of the vertical synchronization signal VSYNC). Accordingly, the first pulse and the second pulse of the scanning start signal FLM are repeatedly generated every frame period. Further, adjusting the interval between the first pulse of the scanning start signal FLM and the second pulse that follows the first pulse, and the interval between the second pulse and the following (for example, the first pulse in the next frame period). Thus, the time for holding the display signal based on the video data in the pixel array in one frame period can be adjusted. In other words, the pulse interval including the first pulse and the second pulse generated in the scanning start signal FLM can take two different values (time widths) alternately. On the other hand, the scanning start signal FLM is generated by a display control circuit (timing controller) 104. From the above, the scanning state selection signals 114-1, 114-2, 114-3 can be generated in the display control circuit 104 with reference to the scanning start signal FLM.
[0040]
The operation of writing the blanking signal once in the pixel array every time the video data shown in FIG. 1 is written into the pixel array four times for each line, as described with reference to FIG. Complete in time to enter data into the display. In response to this, the scanning signal is output to the pixel array five times. Therefore, the horizontal period required for the operation of the pixel array is 4/5 of the horizontal scanning period of the video control signal 121. In this manner, the input of the video data (display signal based on this) input to the display device in one frame period and the blanking signal to all the pixels in the pixel array is completed in this one frame period.
[0041]
The blanking signal shown in FIG. 1 generates pseudo video data (hereinafter referred to as blanking data) in the display control circuit 104 or its peripheral circuit, and transfers this to the data driver 102 to provide a data driver. Even if it is generated in 102, a circuit for generating a blanking signal in advance in the data driver 102 is provided, and the blanking signal is supplied to the pixel array 101 in accordance with a specific pulse of the horizontal clock CL1 transferred from the display control circuit 104. It may be output. In the former case, a frame memory is provided in the display control circuit 104 or the periphery thereof, and a pixel for which a blanking signal is to be strengthened from the video data for each frame period stored therein (pixel displayed with high luminance by this video data) May be specified by the display control circuit 104, and blanking data may be generated that causes the data driver 102 to generate a blanking signal having different darkness depending on the pixel. In the latter case, the data driver 102 counts the number of pulses of the horizontal clock CL1, and in accordance with the counted number, the pixel is displayed in black or a dark color close thereto (for example, a color such as Charcoal Gray). Output a signal. In some liquid crystal display devices, a display control circuit (timing converter) 104 generates a plurality of gradation voltages that determine the luminance of a pixel. In such a liquid crystal display device, a plurality of gradation voltages are transferred by the data driver 102, and the gradation voltage corresponding to the video data is selected by the data driver 102 and output to the pixel array. Thus, the blanking signal may be generated by selecting the gradation voltage according to the pulse of the horizontal clock CL1 by the data driver 102.
[0042]
The display signal output method (Outputting Manner) to the pixel array according to the present invention shown in FIG. 1 and the scanning signal output method to each gate line (scan line) corresponding to the method are as follows. This is suitable for driving a display device including a scanning driver 103 having a function of simultaneously outputting scanning signals to a plurality of gate lines in accordance with the signal 114. On the other hand, each of the scanning drivers 103-1, 103-2, and 103-3 does not simultaneously output scanning signals to a plurality of scanning lines as described above, and one gate line (scanning line) is output for each pulse of the scanning clock CL3. Even if scanning signals are sequentially output for each line, the image display operation according to this embodiment can be performed. With this operation of the scan driver 103, 4 lines of video data are sequentially input to one of the pixel rows line by line (the first step in which the video data is output four times), and the blanking data is separated. The image display operation of this embodiment, which repeats the input to the four pixel rows (the first step in which the blanking data is output once), is performed in the display signal and the scanning signal shown in FIG. The output waveform is described below.
[0043]
The display device driving method described with reference to FIG. 4 refers to the display device shown in FIG. 3 as in FIG. Each of the scanning drivers 103-1, 103-2, and 103-3 includes 256 terminals that output scanning signals. In other words, each scanning driver 103 can output a scanning signal to a maximum of 256 gate lines. On the other hand, the pixel array 101 (for example, a liquid crystal display panel) is provided with 768 gate lines 10 and corresponding pixel rows. For this reason, the three scanning drivers 103-1, 103-2, and 103-3 are sequentially arranged on one side along the vertical direction of the pixel array 101 (the extending direction of the data line 12 provided thereon). The scanning driver 103-1 outputs scanning signals to the gate line groups G1 to G256, the scanning driver 103-2 outputs to the gate line groups G257 to G512, and the scanning driver 103-3 outputs the scanning signals to the gate line groups G513 to G768, respectively. The image display on 100 full screens (the entire area of the pixel array 101) is controlled. The display device to which the driving method described with reference to FIG. 1 is applied and the display device to which the driving method described below with reference to FIG. 4 are applied share the above scan driver arrangement. To do. The waveform of the scanning start signal FLM is a first pulse for starting a series of scanning signal outputs for inputting video data to the pixel array, and a second pulse for starting a series of scanning signal outputs for inputting blanking data to the pixel array. 1 for each frame period, the driving method of the display device described with reference to FIG. 1 and that described with reference to FIG. 4 are common. Further, the scanning driver 103 takes in each of the first pulse and the second pulse of the scanning start signal FLM with the scanning clock CL3, and then outputs a terminal (or terminal group) to which the scanning signal is output in response to the scanning clock CL3. The display device driving method based on the signal waveform of FIG. 1 and the signal waveform of FIG. 4 are common even if the video data or blanking data is sequentially shifted in accordance with the acquisition to the pixel array.
[0044]
However, in the driving method of the display device of the present embodiment described with reference to FIG. 4, the roles of the scanning state selection signals 114-1, 114-2, 114-3 are those described with reference to FIG. And different. FIG. 4 shows the waveforms of the scanning state selection signals 114-1, 114-2, and 114-3 as DISP1, DISP2, and DISP3. First, the scanning state selection signal 114 is determined based on the operating condition applied to the region controlled by each of the scanning state selection signals (for example, in the case of DISP2, the pixel group corresponding to the gate line group G257 to G512). Determine the output behavior. In FIG. 4, during the period in which the data driver output voltage indicates the output of the display signals L513 to L516 corresponding to the four lines of video data (the first step in which the display signals L513 to L516 are output), these display signals are displayed. A scanning signal is applied from the scanning driver 103-3 to the gate lines G513 to G516 corresponding to the input pixel row. For this reason, the scanning state selection signal 114-3 transferred to the scanning driver 103-3 is sequentially applied to each of the gate lines G513 to G516 in response to the scanning clock CL3 (for each gate pulse output). A so-called gate line selection is performed for each line outputting a scanning signal. As a result, the display signal L513 is displayed on the pixel row corresponding to the gate line G513, the display signal L514 is displayed on the pixel row corresponding to the gate line G514, the display signal L515 is displayed on the pixel row corresponding to the gate line G515, and finally the gate line. The display signal L516 is supplied to the pixel row corresponding to G516 for one horizontal period (defined by the pulse interval of the horizontal clock CL1).
[0045]
On the other hand, in the second step subsequent to the first step in which the display signals L513 to L516 are sequentially output every horizontal period (in response to the pulse of the horizontal clock CL1), the four horizontal periods corresponding to the first step are displayed. The blanking signal B is output in the subsequent one horizontal period. In this embodiment, the blanking signal B output between the display signal L516 output and the display signal L517 output is supplied to each of the pixel rows corresponding to the gate line groups G5 to G8. For this reason, the scanning driver 103-1 must perform so-called four-line simultaneous gate line selection in which the scanning signal is applied to all four lines of the gate lines G5 to G8 during the output period of the blanking signal B. However, in the display operation of the pixel array according to FIG. 4, as described above, the scan driver 103 applies the scan signal to only one gate line in response to the scan clock CL3 (for one pulse). The scanning signal application is not started to the plurality of gate lines. In other words, the scan driver 103 does not simultaneously raise scan signal pulses for a plurality of gate lines.
[0046]
For this reason, the scanning state selection signal 114-1 transferred to the scanning driver 103-1 is scanned before the blanking signal B is output to at least the (Z-1) line of the Z line of the gate line to which the scanning signal is applied. The scan driver 103-1 is controlled so that the signal is applied and the application time of the scan signal (pulse width of the scan signal) is extended to at least N times the horizontal period. These variables Z and N are the number of gate lines selected in the first step of writing the above-mentioned video data to the pixel array and the second step of writing blanking data to the pixel array as described in the second step: Z, and Number of display signal outputs in the first step: N. For example, from the output start time of the display signal L514 to the gate line G5, from the output start time of the display signal L515 to the gate line G6, from the output start time of the display signal L516 to the gate line G7, and to the gate line G8 The scanning signals are respectively applied over a period five times the horizontal period from the output end time of the signal L516 (subsequent blanking signal B output start time). In other words, the rise times of the gate pulses of the gate line groups G5 to G8 by the scan driver 103 are sequentially shifted every horizontal period in response to the scan clock CL3. By delaying the falling time after the N horizontal period of the rising time, all the gate pulses of the gate line groups G5 to G8 are raised (high in FIG. 4) during the blanking signal output period. Thus, in controlling the output of the gate pulse, it is desirable that the scan driver 103 includes a shift register operation function. The hatching area indicated by the gate pulse of the gate lines G1 to G12 to which the blanking signal is supplied to the corresponding pixel row will be described later.
[0047]
On the other hand, each of the gate line groups G257 to G512 that receive the scanning signal from the scanning driver 103-2 during this period (the first process in which the display signals L513 to L516 are output) and the subsequent second process. A display signal is not supplied to the pixel row corresponding to. For this reason, the scanning state selection signal 114-2 transferred to the scanning driver 103-2 disables the scanning clock CL3 with respect to the scanning driver 103-2 during the period of the first step and the second step. the Scanning Driver 103-2). Such invalidation of the scanning clock CL3 by the scanning state selection signal 114 is predetermined even when a display signal or a blanking signal is supplied to a pixel group in a region where the scanning signal is output from the scanning driver 103 to which the scanning clock CL3 is transferred. You may apply at the timing. FIG. 4 shows the waveform of the scan clock CL3 corresponding to the scan signal output from the scan driver 103-1. The pulse of the scanning clock CL3 is generated in response to the pulse of the horizontal clock CL1 that defines the output interval of the display signal and the blanking signal, but no pulse is generated at the output start time of the display signals L513, L517,. In this way, an operation of invalidating the scanning clock CL3 transferred from the display control circuit 104 to the scanning driver 103 at a specific time can be performed by the scanning state selection signal 114. Partial invalidation of the scan clock CL3 for the scan driver 103 starts by incorporating a signal processing path corresponding to the scan driver 103 into the scan driver 103, and starts the operation of this signal processing path with the scan state selection signal 114 transferred to the scan driver 103. You may let them. Although not shown in FIG. 4, the scan driver 103-3 that controls the writing of the video data to the pixel array is also insensitive to the scan clock CL3 at the output start time of the blanking signal B. Accordingly, it is possible to prevent the scanning driver 103-3 from erroneously supplying the blanking signal to the pixel row to which the display signal based on the video data is supplied in the first process following the second process by the output of the blanking signal B.
[0048]
Next, the scanning state selection signal 114 invalidates the pulse (gate pulse) of the scanning signal sequentially generated in the region controlled by each of the scanning state selection signals 114 when it is output to the gate line. This function involves the scanning state selection signal 114 transferred to the signal processing in the scanning driver 103 that supplies the blanking signal to the pixel array in the driving method of the display device according to FIG. The three waveforms DISP1, DISP2, and DISP3 shown in FIG. 4 are scanning state selection signals 114-1, 114-2, 114-2, 103-2, and 103-3 that are involved in signal processing inside the scanning drivers 103-1, 103-2, and 103-3, respectively. Shows 114-3 and enables gate pulse output when it is at low-level. Further, the waveform DISP1 of the scanning state selection signal 114-1 becomes High-level during the display signal output period to the pixel array in the first step described above, and the gate pulse generated by the scanning driver 103-1 within this period. Disable output of.
[0049]
For example, the gate pulse generated in the scanning signal corresponding to each of the gate lines G1 to G7 in the four horizontal periods when the display signals L513 to L516 are supplied to the pixel array is the scanning state selection signal DISP1 that becomes High-level in this period. Thus, each output is invalidated as if hatched. This prevents a display signal based on video data from being erroneously supplied to a pixel row to which a blanking signal should be supplied in a certain period, and blanking display by these pixel rows (displayed in these pixel rows). Erasure of the displayed video), and the loss of the intensity of the display signal itself due to the video data is prevented. Further, in one horizontal period in which the blanking signal B is output between the four horizontal periods in which the display signals L513 to L516 are output and the next four horizontal periods in which the display signals L517 to L520 are output, the scanning state selection signal DISP1 is Low-level. As a result, the gate pulses generated in the scanning signals corresponding to the gate lines G5 to G8 during this period are simultaneously output to the pixel array, and the pixel rows corresponding to the four lines of gate lines are selected at the same time. A blanking signal B is supplied to each.
[0050]
As described above, in the display operation of the display device according to FIG. 4, the operation state of the scan driver 103 to which this is transferred by the scan state selection signal 114 (the operation state according to one of the first step and the second step, or In addition, the effectiveness of the output of the gate pulse generated by the scan driver 103 is determined according to the operation state. Note that a series of control of the scan driver 103 (future scan signal output) by these scan state selection signals 114 starts scanning for both display signal writing and blanking signal writing based on video data to the pixel array. In response to the signal FLM, the scanning signal output to the gate line G1 is started. FIG. 4 mainly shows a gate line line selection operation (four-line simultaneous selection operation) by the scan driver 103 that sequentially shifts by the scanning state selection signal DISP1 in response to the second pulse of the scanning start signal FLM. Although not shown in FIG. 4, in the operation of the display device according to this, the selection operation for each gate line by the scan driver 103 is also sequentially shifted in response to the first pulse of the scan start signal FLM. For this reason, even in the operation of the display device in FIG. 4, it is necessary to start scanning of the two types of pixel arrays once for each frame period using the scan start signal FLM. The waveform of the scan start signal FLM includes the first pulse and this. And a second pulse appears.
[0051]
1 and 4 described above, the number of scanning drivers 103 arranged along one side of the pixel array 101 and the number of scanning state selection signals 114 sent thereto are the same as those shown in FIGS. The pixel array 101 can be changed without changing the structure of the pixel array 101 described with reference, and the functions assigned to the three scan drivers 103 may be combined into one scan driver 103 (for example, the inside of the scan driver 103 may be integrated). The circuit sections are divided according to the three scanning drivers 103-1, 103-2, and 103-3).
[0052]
FIG. 6 is a timing chart showing the image display timing by the display device of this embodiment over three consecutive frame periods. At the beginning of each frame period, video data writing from the first scanning line (corresponding to the gate line G1) to the pixel array is started by the first pulse of the scanning start signal FLM. After the elapse, blanking data writing from the first scanning line to the pixel array is started by the second pulse of the scanning start signal FLM. Further, after time: Δt2 has elapsed from the time of generation of the second pulse of the scanning start signal FLM, the writing of the video data input to the display device to the display device in the next frame period is the first pulse of the scanning start signal FLM. Is started. In this embodiment, the time: Δt1 ′ shown in FIG. 6 is the same as the time: Δt1, and the time: Δt2 ′ is the same as the time: Δt2. The progress of video data writing to the pixel array and that of blanking data writing are different in the number of gate lines (the former one line and the latter four lines) selected in one horizontal period, but over time. The process proceeds in a similar manner. For this reason, regardless of the position of the scanning line in the pixel array, the pixel row corresponding to each of the pixels holds a display signal based on video data (including the time for receiving this), and the time period is approximately Δt1. The period during which the pixel row holds the blanking signal (approximately the above time including the time for receiving the blanking signal: Δt2) is substantially uniform in the vertical direction of the pixel array. In other words, variation in display luminance between pixel rows (along the vertical direction) in the pixel array can be suppressed. In this embodiment, as shown in FIG. 6, 67% and 33% of one frame period are assigned to the display period of video data and the display period of blanking data in the pixel array, respectively, and scanning starts accordingly. Although the timing of the signal FLM is adjusted (the time Δt1 and Δt2 are adjusted), the display period of the video data and the display period of the blanking data can be appropriately changed by changing the timing of the scanning start signal FLM.
[0053]
An example of the luminance response of the pixel row when the display device is operated at such an image display timing according to FIG. 6 is shown in FIG. This luminance response is obtained by using a liquid crystal display panel having a WXGA class resolution and operating in a normally black display mode as the pixel array 101 in FIG. Display off data for displaying pixel rows in black is written as data. Therefore, the luminance response of FIG. 7 shows the fluctuation of the light transmittance of the liquid crystal layer corresponding to the pixel row of the liquid crystal display panel. As shown in FIG. 7, the pixel row (each pixel included therein) responds to the luminance according to the video data first in one frame period, and then responds to the black luminance. Although the light transmittance of the liquid crystal layer responds relatively loosely to the fluctuation of the electric field applied thereto, the value thereof is the electric field and blanking data corresponding to the video data for each frame period as is apparent from FIG. Fully responds to any of the electric fields corresponding to. Therefore, the image based on the video data generated on the screen (pixel row) in the frame period is displayed in the same state as the impulse-type display device after the image is sufficiently erased from the screen (pixel row) in the frame period. Is done. Due to such an impulse response of an image based on video data, it is possible to reduce motion blur caused by the response. Such an effect can be obtained even when the resolution of the pixel array is changed or the ratio of the blanking period in the horizontal period of the driver data shown in FIG. 2 is changed.
[0054]
In the present embodiment described above, the display signal generated for each line of the video data in the first step described above is sequentially output to the pixel array four times, and each of them is a pixel row corresponding to one line of the gate line. In a second step following this, a blanking signal is sequentially output once to the pixel array and supplied to pixel rows corresponding to four lines of gate lines. However, the number of display signal outputs in the first step: N (this value also corresponds to the number of line data written in the pixel array) is not limited to four, and the number of blanking signal outputs in the second step: M is not limited to 1. In addition, the number of gate lines to which a scanning signal (selection pulse) is applied for one display signal output in the first step: Y is not limited to 1, and one blanking signal in the second step. The number of gate lines Z to which the scanning signal is applied to the output: Z is not limited to four. It is required that these factors N and M are natural numbers that satisfy the condition of M <N and that N is 2 or more. The factor Y is required to be a natural number smaller than N / M, and the factor Z is required to be a natural number equal to or greater than N / M. In addition, one cycle of outputting N display signals and outputting M blanking signals is completed within a period in which video data of N lines is input to the display device. In other words, the value (N + M) times the horizontal period in the operation of the pixel array is set to be equal to or less than the value N times the horizontal scanning period when the video data is input to the display device. The former horizontal period is defined by the pulse interval of the horizontal clock CL1, and the latter horizontal scanning period is defined by the pulse interval of the horizontal synchronization signal HSYNC which is one of the video control signals.
[0055]
According to the operation conditions of such a pixel array, (N + M) times of signal output from the data driver 102 during the period Tin during which video data of N lines is input to the display device, that is, the first step described above and the subsequent steps. A one-cycle pixel array operation consisting of the second step is performed. Therefore, the time allocated to each of the display signal output and the blanking signal output in this one cycle (hereinafter, Tinvention) is one time when the display signal corresponding to the video data of N lines is sequentially output in the period Tin. (N / (N + M)) times the time required for signal output (hereinafter referred to as Tprior). However, as described above, since the factor M is a natural number smaller than N, the output period Tinvention of each signal in the one period according to the present invention can ensure a length of 1/2 or more of the Tprior. That is, from the viewpoint of writing video data to the pixel array, advantages of the technique described in the above-mentioned SID 01 Digest, pages 994-997 over the technique described in the above-mentioned JP-A-2001-166280 can be obtained. .
[0056]
Further, in the present invention, the blanking signal is supplied to the pixel in the period Tinvention, so that the luminance of the pixel is quickly reduced. Therefore, compared to the technique described in SID 01 Digest, pages 994-997, according to the present invention, the video display period and the blanking display period of each pixel row in one frame period are clearly separated, and the motion blur Is also efficiently reduced. In the present invention, the blanking signal is intermittently supplied to the pixels every (N + M) times. However, this is supplied to the pixel row corresponding to the Z-line gate line for one blanking signal output. This suppresses variation in the ratio between the video display period and the blanking display period that occurs between pixel rows. Furthermore, if a scanning signal is sequentially applied to every Z line of the gate line for every blanking signal output, this blanking signal is also supplied to the load for one output of the blanking signal from the data driver 102. This is reduced by limiting the number of pixel rows.
[0057]
Therefore, the driving of the display device according to the present invention is not limited to the above-described example in which N is 4, M is 1, Y is 1 and Z is 4 described with reference to FIGS. As long as it is satisfied, the present invention can be generally applied to driving of a hold-type display device in general. For example, when video data is input to the display device in odd-numbered lines or even-numbered lines for each frame period in an interlaced manner, the video signal of odd-numbered lines or even-numbered lines is scanned by 2 gate lines. The display signal may be supplied to the pixel rows corresponding to these lines sequentially (in this case, at least the factor Y is 2). In the driving of the display device according to the present invention, the frequency of the horizontal clock CL1 is set to ((N + M) / N) times that of the horizontal synchronization signal HSYNC (1.25 times in the examples of FIGS. 1 and 4 described above). However, the frequency of the horizontal clock CL1 may be further increased, and the operation interval of the pixel array may be ensured by reducing the pulse interval. In this case, a pulse oscillation circuit is provided around the display control circuit 104 and its periphery, and the frequency of the horizontal clock CL1 is increased with reference to a reference signal having a frequency higher than the dot clock DOTCLK included in the video control signal generated thereby. Also good.
[0058]
For each of the above factors, N should be a natural number of 4 or more, and the factor M should be 1. Also, the factor Y may be the same value as M, and the factor Z may be the same value as N.
[0059]
<< Second embodiment >>
Also in this embodiment, as in the first embodiment described above, the video data input to the display device of FIG. 3 at the timing of FIG. A signal output from the driver 102 and displayed according to the display timing shown in FIG. 6, but the output timing of the blanking signal with respect to the output of the display signal based on the video data shown in FIGS. 1 and 4 is a frame period as shown in FIG. Change every time.
[0060]
In the display device using the liquid crystal display panel as the pixel array, the output timing of the blanking signal of the present embodiment shown in FIG. 8 is affected by the waveform dullness generated in the data line of the liquid crystal display panel to which the blanking signal is supplied. Is produced, thereby improving the display quality of the image. In FIG. 8, periods Th1, Th2, Th3,... Corresponding to each of the pulses of the horizontal clock CL1 are sequentially arranged in the horizontal direction, and one line of video data output from the data driver 102 in any of these periods. Each display signal m, m + 1, m + 2, m + 3,... And frame period n, n + 1, n + 2, n + 3,. In the vertical direction. The display signals m, m + 1, m + 2, and m + 3 shown here are not limited to video data of specific lines. For example, the display signals L511, L2, L3, and L4 in FIG. L512, L513, L514 can also be supported.
[0061]
When blanking data is written once every time video data is written into the pixel array in the manner described in the first embodiment, the blanking data is applied to the pixel array shown in FIG. From one group of periods arranged every four periods in the periods Th1, Th2, Th3, Th4, Th5, Th6,... (For example, the group of periods Th1, Th6, Th12,...) To another group (for example, the period Th2, (Th7, Th13,...) Are sequentially changed for each frame. For example, in the frame period n, blanking data is input to the pixel array before the mth line data is input to the pixel array (a display signal based on this is applied to the mth pixel row). Applied to a pixel row corresponding to predetermined four lines), and after the input of the mth line data to the pixel array and before the input of the (m + 1) th line data to the pixel array in the frame period n + 1, Blanking data is input to the pixel array. The input of the (m + 1) th line data to the pixel array follows the mth line data and applies a display signal based on the (m + 1) th line data to the (m + 1) th pixel row. In the subsequent input of each line data to the pixel array, a display signal based on the line data is applied to a pixel row having the same address (order).
[0062]
In the frame period n + 2, the blanking data is input to the pixel array after the (m + 1) th line data is input to the pixel array and before the (m + 2) th line data is input to the pixel array. Do. In the subsequent frame period n + 3, the blanking data is input to the pixel array after the (m + 2) th line data is input to the pixel array and before the (m + 3) th line data is input to the pixel array. I do. Hereinafter, the input of the line data and blanking data to the pixel array is repeated while shifting the timing of the blanking data every horizontal period, and the line according to the frame period n in the frame period n + 4. Return to the input pattern to the pixel array of data and blanking data. By repeating these series of operations, not only the blanking signal but also the display signal based on the line data is output to each of the data lines of the pixel array. Is uniformly distributed to improve the quality of the image displayed on the pixel array.
[0063]
On the other hand, in this embodiment, the display device can be operated at the image display timing according to FIG. 6 as in the first embodiment. However, as described above, the application timing of the blanking signal to the pixel array is the frame period. Since the shift is performed every time, the generation time of the second pulse of the scanning start signal FLM for starting scanning of the pixel array by the blanking signal is also displaced according to the frame period. According to such a change in the second pulse generation timing of the scanning start signal FLM, the time: Δt1 shown in the frame period 1 in FIG. 6 is shorter (or longer) than the time: Δt1 in the subsequent frame period 2. : Δt1 ′, and the time: Δt2 shown in the frame period 1 becomes the time: Δt2 ′ longer (or shorter) than the time: Δt2 in the subsequent frame period 2. Considering the “shift” of the scanning start time of the pixel array in the display signal based on the line data m found in a pair of frame periods n and n + 1 shown in FIG. 8 or another pair of frame periods n + 3 and n + 4, In the present embodiment, at least one of two time intervals: Δt1 and Δt2 corresponding to the pulse interval of the scanning start signal FLM varies depending on the frame period.
[0064]
As described above, when performing a display operation according to the image display timing shown in FIG. 6 according to the driving method of the display device according to the present embodiment that shifts the output period of the blanking signal along the time axis direction for each frame period. The setting of the scanning start signal requires a slight change, but the effect obtained by this change is no different from that in the first embodiment shown in FIG. Therefore, also in this embodiment, an image corresponding to the video data can be displayed on the hold type display device in substantially the same manner as that in the impulse type display device. In addition, the hold-type pixel array can display a moving image without reducing the luminance of the moving image and reducing moving image blur. Also in this embodiment, the ratio of the video data display period and the blanking data display period in one frame period is adjusted by adjusting the timing of the scanning start signal FLM (for example, the above-described pulse intervals: distribution of Δt1 and Δt2). Can be changed as appropriate. Further, the application range of the driving method according to the present embodiment to the display device is not limited by the resolution of the pixel array (for example, a liquid crystal display panel) as in the first embodiment. Further, the display device according to the present embodiment, similarly to that according to the first embodiment, appropriately changes the ratio of the blanking period included in the horizontal period defined by the horizontal clock CL1, thereby enabling the display signal in the first step. The number of outputs: N and the number of gate lines selected in the second step: Z can be increased or decreased.
[0065]
<< Third embodiment >>
FIG. 10 is a diagram showing another embodiment of the liquid crystal display device according to the present invention and corresponds to FIG.
[0066]
That is, FIG. 10 also outputs display signals and scanning signals from the data driver 102 with the waveforms shown in FIG. 1 or FIG. 4 and displays them according to the display timing shown in FIG. The output timing of the blanking signal with respect to the output of the display signal based on the video data shown in 4 is changed for each frame period.
[0067]
In this case, the blanking signal B included in the N display signals sequentially output is shifted in output timing without being paralleled in the direction orthogonal to the time axis. In other words, as shown in FIG. 8, in the periods Th1, Th2, Th3,... Corresponding to the pulses of the horizontal clock CL1, n frames of blanking signals are addressed to the period Th1, and (n + 1) frames. The blanking signal is addressed to the period Th3, the blanking signal of (n + 2) frames is addressed to the period Th4, and the blanking signal of (n + 3) frames is further addressed to the period Th5.
[0068]
That is, in any one of the periods Th1, Th2, Th3,..., There is only one blanking signal B included in the N display signals that are sequentially output. In other words, the blanking signal B is output at different times in the display of each frame.
[0069]
As a configuration not shown in FIG. 8, the display signal is a so-called AC signal. That is, in FIG. 10, the video data of each line from m to m + 3 output between the blanking signal B and the next blanking signal B in the display signal of the nth frame is − on the m line and on the m + 1 line. The polarity is changed so that the + and m + 2 lines are-, and the m + 3 line is +.
[0070]
Here, in the m line, − means that the polarity of the − is changed to +, −, +, −,... Sequentially in the line direction with the polarity of the − as the head, and in the m + 1 line, + means that The polarity changes sequentially in units of pixels in the line direction starting with the polarity of +, and in the m + 2 line,-means that each polarity in the line direction starts with the polarity of-. The polarity changes sequentially in units of pixels, such as +, −, +, −,..., + In the m + 3 line, “−”, +, −, + , ... means that the polarity changes.
[0071]
In addition, a positive polarity in each pixel means that the voltage applied to the pixel electrode PX is positive with respect to the counter electrode CT, and a negative polarity means that the voltage is applied to the pixel electrode PX. This means that the voltage to be negative with respect to the counter electrode CT.
[0072]
Thereby, when the polarity in a certain pixel is +, the polarity in other pixels adjacent in the row direction and in the other pixels adjacent in the column direction is −, and when the polarity in a certain pixel is −, the row direction Thus, the so-called dot inversion alternating current in which the polarity of the other pixels adjacent to each other and the other pixels adjacent in the column direction is + is realized.
[0073]
Such a change in polarity is the same in the blanking signal B. However, it is important that the polarity of a blanking signal B is opposite to the polarity of video data output next to the blanking signal B. That is, in FIG. 10, the polarity of the blanking signal B arranged with the output timing shifted every frame period happens to be +, but the polarity of the video data output next to each blanking signal B is -
[0074]
FIG. 11 to FIG. 33 are diagrams showing other embodiments of the method of driving the liquid crystal display device, and correspond to FIG.
[0075]
In each of these figures, as described above, the blanking signal B is not paralleled in the direction orthogonal to the time axis, and the output timing is shifted in time, so-called dot inversion drive is performed, and the blanking signal This satisfies that the polarity of B is opposite to that of the video data output next to the blanking signal B.
[0076]
That is, in each of FIGS. 11 to 33, the blanking signal B in each frame differs from the blanking signal B in the other frames in time compared to the case of FIG. The polarity of B is also different.
[0077]
However, the polarities of the video data are all assigned so that dot inversion driving can be performed, and based on this, the polarity of each blanking signal B is opposite to the polarity of the video data output next to the blanking signal B. The polarity is the same.
[0078]
The driving method of each liquid crystal display device shown in the third embodiment further improves the display quality by shifting the output timing of the blanking signal B for each frame period on the premise that so-called dot inversion driving is performed. I am trying. More specifically, it is intended to reduce as much as possible the viewing of horizontal stripes that are relatively brighter than the background in the display.
[0079]
FIG. 34 is a diagram showing inconveniences when the so-called dot inversion driving is performed and the blanking signal B is inserted into each frame at the same timing when the blanking signal B is included in the display signal.
[0080]
First, FIG. 34 (a) shows that the display signal is m line video data, (m + 1) line video data, (m + 2) line video data, (m + 3) line after blanking signal B in one frame. , And the next blanking signal B, (m + 4) line video data,... Although not shown, the same is true for the second and subsequent frames, and the respective ranking signals B are arranged in parallel with the time axis. In other words, in the switching of each frame, the blanking signal B is output at the same time timing for each frame.
[0081]
In this case, the polarity of each video data is changed for each line and for each pixel on the line. For example, in FIG. 34, the polarity of the video data of the m line is described as “−”, and this − polarity indicates the polarity of the first pixel on the m line.
[0082]
In this case, the polarity of each blanking signal B is opposite to the polarity of the video data output next to the blanking signal B.
[0083]
FIG. 34 (b) is a plan view showing the polarity of the voltage applied to each pixel of the liquid crystal display panel when the display signal shown in FIG. 34 (a) is supplied to the liquid crystal display panel. It has become.
[0084]
The video data of m line, the video data of (m + 1) line, the video data of (m + 2) line, and the video data of (m + 3) line shown in FIG. Eye), (m + 1) line (line), (m + 2) line (line), (m + 3) line (line). In this case, each pixel in the m-line (row) has +,-, +,-, and-in the order of-polarity shown in the video data portion of the m line in FIG. The polarity is determined as follows. Similarly, in each pixel of the (m + 1) line (row), the + polarity shown in the video data portion of the (m + 1) line in FIG. Polarity is defined as-, +, ....
[0085]
The blanking signal B output next to each video data is the (m + α) line (line), (m + α + 1) line (line), and (m + α + 2) line (line) of FIG. 34 (b). , (M + α + 3) lines (line) are written simultaneously.
[0086]
34B, the polarity of each pixel to which the blanking signal B is supplied (for example, the polarity of each pixel in the m + α to m + α + 3 rows in the figure) is 1 after the output of the blanking signal B. Each pixel to which a display signal for the line is supplied (for example, the polarity of each pixel in m + 4 rows in the figure) is different from each other in the direction of the video line (direction perpendicular to the scanning line).
[0087]
On the display surface of the liquid crystal display panel in this case, as shown in FIG. 34 (c), lines after supply of the blanking signal B, for example, m line (line), (m + 4) line (line) In the eye), a line-shaped horizontal stripe relatively brighter than the background is displayed. The display of the horizontal stripes is visually observed since it does not change in position in the subsequent frames. Therefore, in the third embodiment, as shown in each aspect of FIGS. 10 to 33, the blanking signal B included in the N display signals sequentially output is parallel in the direction orthogonal to the time axis. The output timing is shifted at different times without being done. FIG. 35 shows the position of the line-shaped horizontal stripes in each frame when the output timing is shifted without paralleling the blanking signal B included in the N display signals sequentially output in the direction orthogonal to the time axis. FIG.
[0088]
In FIG. 35, in the display of the nth frame, the line-shaped horizontal stripe is displayed on the m-th line, in the display of the (n + 1) -th frame, the line-shaped horizontal stripe is displayed on the (m + 2) -line, and in the (n + 2) -th frame In the display, the line-shaped horizontal stripe is displayed on the (m + 1) line, and in the display of the (n + 3) th frame, the line-shaped horizontal stripe is displayed on the (m + 3) line. In this case, the line-shaped horizontal stripe does not stay on the same line during frame switching and moves to another line, so that it is difficult to see and is displayed as inconspicuous.
[0089]
Next, the reason why the polarity of each blanking signal B is opposite to the polarity of video data output next to the blanking signal B in such driving will be described.
[0090]
36 (a) and 36 (b) show the nth frame and the next when the polarity of each blanking signal B is opposite to the polarity of the video data output next to the blanking signal B. The waveform diagram of each video data and blanking signal B in the (n + 1) th frame is shown. The polarity of the blanking signal B shown in FIG. 36A is +, and the polarity of the blanking signal B shown in FIG. 36B is-.
[0091]
The waveform diagram corresponds to the voltage applied to the pixel electrode PX with respect to the counter voltage (reference voltage, common voltage) applied to the counter electrode CT, and when the voltage applied to the pixel has a positive polarity. The voltage applied to the pixel electrode PX with respect to the reference voltage is positive, and in the case of a negative polarity, the voltage applied to the pixel electrode PX with respect to the reference voltage is negative.
[0092]
In the case of FIG. 36 (a), the polarity of the video data output next to the blanking signal B is-, and this-changes from the polarity + of the blanking signal B. Since the polarity of the video data output before the blanking signal B is +, the polarity of the blanking signal B having the polarity of + is shifted to the reference voltage, and is negative with respect to the reference voltage. The waveform change during the transition to the voltage of the video data having a value does not become steep, and the integrated value of the video data output next to the blanking signal B is displayed as a relatively large value. become. This is because, in FIG. 36 (a), from the voltage (absolute value) when shifting from video data having a positive polarity to video data having a negative polarity, from a blanking signal B having a positive polarity. The voltage (absolute value) at the time of shifting to video data having a polarity becomes larger, and the difference is shown as a potential difference in the figure.
[0093]
Similarly, in the case of FIG. 36B, the polarity of the video data output next to the blanking signal B is +, and this + changes from the polarity-of the blanking signal B. Since the polarity of the video data output before the blanking signal B is-, during the transition to the reference voltage of the blanking signal B having a negative polarity, and + The waveform change during the transition to the voltage of the video data having polarity does not become steep, and the integral value displayed in white of the video data output next to the blanking signal B is displayed as being relatively large. It becomes like this. This is because, in FIG. 36 (b), the voltage from the blanking signal B having the minus polarity to the + is larger than the voltage (absolute value) when the video data having the minus polarity is shifted to the video data having the plus polarity. The voltage (absolute value) at the time of shifting to video data having a polarity becomes larger, and the difference is shown as a potential difference in the figure.
[0094]
However, the magnitude of the potential difference described above should be minimized because the polarity of each blanking signal B is opposite to the polarity of the video data output next to the blanking signal B. Can be done.
[0095]
37 (a) and 37 (b) are diagrams corresponding to FIGS. 36 (a) and 36 (b), respectively, in which the polarity of each blanking signal B is output next to the blanking signal B. The polarity is the same as the data polarity.
[0096]
In this case, as shown in FIG. 37A, the polarity of the video data output next to the blanking signal B is −, and this − changes from the polarity of the blanking signal B. However, since the polarity of the video data output before the blanking signal B is +, during the transition to the reference voltage of the blanking signal B having a negative polarity, and with respect to the reference voltage The waveform change during the transition to the voltage of the video data having the negative polarity once reaches a negative value, and the absolute value of the negative polarity is increased by the video data output next to the blanking signal B. Become. For this reason, the integral value displayed in white is displayed as a larger value. This is because, in FIG. 37 (a), from the voltage (absolute value) when shifting from video data having a positive polarity to video data having a negative polarity, from a blanking signal B having a negative polarity. The voltage (absolute value) at the time of shifting to video data having the polarity of becomes larger, and the difference is shown as a potential difference in the figure. In this case, the potential difference is larger than the potential difference shown in FIG.
[0097]
Similarly, in the case of FIG. 37B, the polarity of the video data output next to the blanking signal B is +, and this + changes from the polarity + of the blanking signal B. Since the polarity of the video data output before the blanking signal B is +, during the transition to the reference voltage of the blanking signal B having a negative polarity, and with respect to the reference voltage The waveform change during the transition to the voltage of the video data having the positive polarity once reaches a positive value, and the absolute value of the positive polarity is increased by the video data output next to the blanking signal B. Become. For this reason, the integral value displayed in white is displayed as a relatively large value.
This is because, in FIG. 37 (b), from the voltage (absolute value) when shifting from video data having + polarity to video data having − polarity, + The voltage (absolute value) at the time of shifting to video data having a polarity becomes larger, and the difference is shown as a potential difference in the figure. In this case, the potential difference is larger than the potential difference shown in FIG.
[0098]
38 (a), (b), (c), and (d), taking the driving mode in the case of FIG. 12 as an example, the nth frame, the (n + 1) th frame, the (n + 2) th frame, (n + 3), respectively. ) A waveform diagram of video data and blanking signal B in the frame.
[0099]
As is clear from each figure, FIG. 38 (a) corresponds to the case of FIG. 36 (a), FIG. 38 (b) corresponds to the case of FIG. 36 (b), and FIG. This corresponds to the case of 36 (b), and FIG. 38 (d) corresponds to the case of FIG. 36 (a).
[0100]
Therefore, although the video data for one line supplied next to the blanking signal B has a higher luminance than the video data of the other lines, the degree can be minimized.
[0101]
In addition, since the video data for one line supplied next to the blanking signal B moves to another line without stagnation on the same line at the switching of each frame similarly to the blanking signal B. , Will be displayed as inconspicuous, difficult to see
The embodiment shown in the third embodiment can be applied to the modification shown in the first embodiment as it is. For example, the number of output of the display signal in the first step: M is not limited to 4, The number of blanking signal outputs in the two steps: M is not limited to 1.
[0102]
【The invention's effect】
As is apparent from the above description, according to the liquid crystal display device and the driving method thereof according to the present invention, it is possible to prevent the occurrence of horizontal stripes displayed on the screen.
[Brief description of the drawings]
FIG. 1 is a diagram showing output timing of a display signal and a driving waveform of a scanning line corresponding to the output timing described as a first embodiment of a driving method of a liquid crystal display device according to the present invention;
FIG. 2 shows an input waveform (input data) of video data to a display control circuit (timing controller) described as a first embodiment of a driving method of a liquid crystal display device according to the present invention and an output waveform (driver data) FIG.
FIG. 3 is a configuration diagram showing an outline of a liquid crystal display device according to the present invention.
FIG. 4 is a diagram showing a driving waveform for simultaneously selecting four scanning lines during a display signal output period described as a first embodiment of the driving method of the liquid crystal display device according to the present invention;
FIG. 5 shows timings of writing (Read) and reading (Read Out) of video data to each of a plurality of (for example, four) line memories provided in the liquid crystal display device according to the present invention. FIG.
FIG. 6 is a diagram showing pixel display timing for each frame period (each of three consecutive frame periods) in the first embodiment of the liquid crystal display device driving method according to the present invention.
7 is a diagram showing a luminance response to a display signal (light transmittance variation of a liquid crystal layer corresponding to a pixel) when the liquid crystal display device according to the present invention is driven in accordance with the pixel display timing shown in FIG. 6;
FIG. 8 shows display signals (m based on video data) supplied to each of pixel rows corresponding to gate lines G1, G2, G3,... Described as a second embodiment of the driving method of the liquid crystal display device according to the invention; , M + 1, m + 2,..., And B) based on blanking data, showing changes over a plurality of consecutive frame periods m, m + 1, m + 2,.
FIG. 9 is a schematic diagram illustrating an example of a pixel array provided in an active matrix display device.
FIG. 10 is a diagram described as a third embodiment of the driving method of the liquid crystal display device according to the present invention, and a display supplied to each of the pixel rows corresponding to the gate lines G1, G2, G3,. The figure which shows the change over several frame periods m, m + 1, m + 2, ... which a signal (m by the video data, m + 1, m + 2, ... and B by blanking data) continues.
11 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
12 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
13 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
14 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
15 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
16 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
17 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
18 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
19 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
20 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
21 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
22 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
23 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
24 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
25 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
26 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
27 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
28 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
29 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
30 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
31 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
32 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
33 is a diagram showing another aspect of the driving method shown in FIG. 10, corresponding to FIG.
FIG. 34 is an explanatory diagram showing inconveniences when a blanking signal is output without causing a time lag for each frame switching in the third embodiment.
FIG. 35 is a diagram showing a writing state of pixels in each frame of a display signal (m, m + 1, m + 2,... According to video data and B according to blanking data) according to the third embodiment.
FIG. 36 is a diagram showing a waveform of video data when the polarity of each blanking signal B is opposite to the polarity of video data output next to the blanking signal B;
FIG. 37 is a diagram showing the waveform of video data when the polarity of each blanking signal B is the same as the polarity of video data output next to the blanking signal B.
38 is a diagram showing waveforms of video data and blanking data in the drive of FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100 ... Display apparatus (liquid crystal display device) 101 ... Pixel array (TFT type liquid crystal display panel), 102 ... Data driver, 103 ... Scan driver, 104 ... Display control circuit (timing controller), 105 ... Line memory circuit, 120 ... Video data, 121 ... Video control signal group (vertical sync signal, horizontal sync signal, dot clock, etc.), 106 ... Driver data, 107 ... Data driver control signal Group, CL3... Scanning line clock.

Claims (6)

複数の走査信号線と、
前記複数の走査信号線に接続された複数の画素とを有し、
前記複数の走査信号線を選択することで、前記複数の画素のうち、前記選択された走査信号線に対応する画素に対して映像信号、あるいは、ブランキング信号が供給されるノーマル黒表示モードで動作する表示装置であって、
前記複数の走査信号線のうち、隣接するｍ本（ｍは２以上の自然数）よりなる第１の走査信号線群の各走査信号線を順次選択することで、前記第１の走査信号線群に対応する複数の画素に対して映像信号が供給される第１の期間と、
前記複数の走査信号線のうち、前記第１の走査信号線群から離間した、隣接するｎ本（ｎは２以上の自然数）よりなる第２の走査信号線群の走査信号線を一括して選択することで、前記第２の走査信号線群に対応する複数の画素に対してブランキング信号が供給される、前記第１の期間とは異なる第２の期間とを有し、
第１のフレーム期間においては、前記ｍ本の走査信号線のうちの第１の走査信号線が選択された後で、前記ｍ本の走査信号線のうちの前記第１の走査信号線に隣接する第２の走査信号線が選択される前の第１のタイミングで、前記第２の走査信号線群の走査信号線が一括して選択され、
第１のフレーム期間に続く第２のフレーム期間においては、前記第２の走査信号線群の走査信号線が、前記第１のタイミングとは異なる第２のタイミングで一括して選択されることを特徴とする表示装置。A plurality of scanning signal lines;
Have a plurality of pixels connected to the plurality of scanning signal lines,
By selecting the plurality of scanning signal lines, a normal black display mode in which a video signal or a blanking signal is supplied to a pixel corresponding to the selected scanning signal line among the plurality of pixels. A working display device,
The first scanning signal line group is selected by sequentially selecting each scanning signal line of the first scanning signal line group including m adjacent (m is a natural number of 2 or more) among the plurality of scanning signal lines. A first period in which video signals are supplied to a plurality of pixels corresponding to
Among the plurality of scanning signal lines, scanning signal lines of a second scanning signal line group consisting of n adjacent (n is a natural number of 2 or more) spaced apart from the first scanning signal line group are collectively displayed. By selecting, a blanking signal is supplied to a plurality of pixels corresponding to the second scanning signal line group, and has a second period different from the first period ,
In the first frame period, after the first scanning signal line is selected from among the m scanning signal lines, it is adjacent to the first scanning signal line among the m scanning signal lines. Scanning signal lines of the second scanning signal line group are collectively selected at a first timing before the second scanning signal lines are selected.
In the second frame period following the first frame period, the scanning signal lines of the second scanning signal line group are selected at a time at a second timing different from the first timing. Characteristic display device. 前記ｍ本と前記ｎ本とは、同じ本数であることを特徴とする請求項１に記載の表示装置。The display device according to claim 1, wherein the m pieces and the n pieces are the same number . 前記ｍ本と前記ｎ本とは、４本であることを特徴とする請求項２に記載の表示装置。The display device according to claim 2, wherein the m pieces and the n pieces are four pieces . 前記第１の走査信号線群と前記第２の走査信号線群との間に存在する走査信号線の数が変更可能であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。 4. The number of scanning signal lines existing between the first scanning signal line group and the second scanning signal line group can be changed. the display device according to. 同一の映像線により映像信号、あるいは、ブランキング信号が供給される画素において、前記第１のフレーム期間に前記第１のタイミングで一括して選択される前記第２の走査信号線群の走査信号線に対応する複数の画素における極性が、前記第１のタイミングの後で選択される前記第２の走査信号線に対応する画素の極性と逆になっていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。 In a pixel to which a video signal or a blanking signal is supplied by the same video line, a scanning signal of the second scanning signal line group selected at a time at the first timing in the first frame period The polarity of a plurality of pixels corresponding to a line is opposite to the polarity of a pixel corresponding to the second scanning signal line selected after the first timing. The display device according to claim 4 . 前記第２のフレーム期間に前記第２のタイミングで一括して選択される前記第２の走査信号線群の走査信号線に対応する複数の画素における極性が、前記第２のタイミングの次のタイミングで選択される走査信号線に対応する画素の極性と逆になっていることを特徴とする請求項５に記載の表示装置。 The polarity in the plurality of pixels corresponding to the scanning signal lines of the second scanning signal line group selected at the same time in the second frame period at the second timing is a timing next to the second timing. The display device according to claim 5, wherein the polarity of the pixel corresponding to the scanning signal line selected by the step is reversed .
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