JP2004212749A - Display device and method for driving the same - Google Patents

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JP2004212749A
JP2004212749A JP2003000760A JP2003000760A JP2004212749A JP 2004212749 A JP2004212749 A JP 2004212749A JP 2003000760 A JP2003000760 A JP 2003000760A JP 2003000760 A JP2003000760 A JP 2003000760A JP 2004212749 A JP2004212749 A JP 2004212749A
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JP
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pixel
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Pending
Application number
JP2003000760A
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Japanese (ja)
Inventor
Kazuyoshi Kawabe
Nobuyuki Koganezawa
Hiroyuki Nitta
信之 小金沢
和佳 川辺
博幸 新田
Original Assignee
Hitachi Displays Ltd
Hitachi Ltd
株式会社 日立ディスプレイズ
株式会社日立製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device and a method for driving the same, which, while minimizing the change in the structure around a pixel array of a liquid crystal display device that is typical of a hold display device, suppress the image blur of a moving image displayed thereon, and which are suitable for sufficiently maintaining the display brightness thereof. <P>SOLUTION: Each time when serially writing picture data inputted to the display device per one line on the pixel array of the display device, one by one N times (where N is a natural number equal to or greater than 2), in response to a horizontal synchronizing signal, the display device repeats the operation for serially writing blanking data for reducing the brightness of the pixel array M times (where M is a natural number smaller than N). The writing of the data on the pixel array (N+M) times, to which a horizontal scan period of time for the picture data of N lines is assigned, is performed, by making the horizontal retrace period of time in the writing of data on the pixel array be shorter than that included in the horizontal scan period of time of the picture data. In the operation for writing the data on the pixel array (N+M) times, the pixel row on which the picture data of N times are written and the pixel row on which the blanking data of M times are written are spaced apart each other in the pixel array, by adjusting the timing of a scan start signal for starting the selection operation of each pixel row. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【0001】 [0001]
【発明の属する技術分野】 BACKGROUND OF THE INVENTION
本発明は、スイッチング素子(Switching Element)を夫々有する複数の画素を備えた液晶表示装置並びにエレクトロルミネセンス型(Electro Luminescence−type)表示装置、及び発光ダイオード(Light Emitting Diode)のような発光素子を夫々有する複数の画素を備えた表示装置に代表される所謂アクティブ・マトリクス型の表示装置(Active Matrix−type Display Device)に係り、特にホールド型の表示装置(Hold−type Display Device)における表示画像のブランキング処理(Blanking Process)に関する。 The present invention relates to a liquid crystal display device and an electroluminescence type comprising a plurality of pixels, each of which has a switching element (Switching Element) (Electro Luminescence-type) display device, and a light emitting element such as light emitting diodes (Light Emitting Diode) display of a so-called active matrix type represented by a display device having a plurality of pixels, each of which has a display image in relates to (active matrix-type display device), in particular a hold-type display device (hold-type display device) blanking process relating to (blanking process).
【0002】 [0002]
【従来の技術】 BACKGROUND OF THE INVENTION
従来の技術として、特許文献1においては、液晶表示装置(ホールド型発光を用いた表示装置の一例)で動画像を再生する際に、画素をインパルス的に発光させる陰極線管に比べて物体の輪郭が不明瞭になる所謂ぼやけ現象(Blurring Phenomenon)が論じられている。 As a conventional art, in Patent Document 1, when reproducing the moving image in the liquid crystal display device (an example of a display device using the hold type light emission), the contour of the object as compared to cathode ray tubes for impulse light emission pixels It is called blur phenomenon where obscured (blurring phenomenon) is discussed. 特許文献1は、このぼやけ現象を解決するために、一つの液晶表示パネルの画素アレイ(Pixels Array,二次元的に並ぶ複数の画素群)を画面(画像表示領域)の上下に二分割し、その分割された画素アレイのそれぞれにデータ線駆動回路を設けた液晶表示装置を開示する。 Patent Document 1, in order to solve this blurring phenomenon, one liquid crystal display panel of the pixel array divided into two parts above and below the (Pixels Array, two-dimensionally arranged plurality of pixel groups) screen (image display area), It discloses a liquid crystal display device provided with the data line driving circuit to each of the divided pixel array. この液晶表示装置は、上下の画素アレイの各々のゲート線を1本ずつ、上下併せて2本を選択しながら夫々の画素アレイに設けたデータ線駆動回路から映像信号を供給する所謂デュアルスキャン動作(Dual Scanning Operation)を行う。 The liquid crystal display device, one by one each of the gate lines above and below the pixel array, a so-called dual scan operation supplies a video signal from the data line driving circuit provided in the pixel array of each while selecting two vertical together perform (Dual Scanning Operation). このデュアルスキャン動作を1フレーム期間内に行いながら、上下位相をずらして一方に表示画像に相当する信号(所謂映像信号)を、他方にブランキング画像(Blanking Image,例えば黒画像)の信号を夫々のデータ線駆動回路から画素アレイに入力する。 While the dual scanning operation in one frame period, a signal corresponding to the display image on one by shifting the upper and lower phases (so-called video signal), each signal of the blanking image to the other (Blanking Image, for example, black image) s is input to the pixel array from the data line driving circuit. 従って、1フレーム期間において上下いずれの画素アレイにも、映像表示を行う期間とブランキング表示を行う期間とが与えられ、画面全体において映像がホールドされる期間が短縮される。 Therefore, also the upper and lower both of the pixel array in one frame period, given a period for the period and the blanking display for performing image display, a period in which the image is held in the entire screen is reduced. これにより、液晶表示装置においても、ブラウン管並みの動画表示性能が得られる。 Accordingly, in the liquid crystal display device, moving image display performance comparable cathode ray tube is obtained.
【0003】 [0003]
従来の技術として、特許文献1には、一つの液晶表示パネルを上下2つの画素アレイに分割し、その分割された画素アレイのそれぞれにデータ線駆動回路を設け、上下の画素アレイの各々に1本ずつ、上下併せて計2本のゲート線を選択し、上下2分割した表示領域をそれぞれの駆動回路でデュアルスキャンしながら、1フレーム期間内に上下位相をずらしてブランキング画像(黒画像)を挿入する(interpolate)ことが開示されている。 As a conventional technique, Patent Document 1, by dividing one liquid crystal display panel of the upper and lower of the pixel array, provided the data line driving circuit to each of the divided pixel array, each of the upper and lower of the pixel array 1 by this, select a total of two gate lines along the vertical, while dual scan vertically bisected display area at each of the drive circuits, one frame period blanking image (black image) by shifting the upper and lower phases in the It discloses the an insert (the interpolate). つまり、1フレーム期間が映像表示期間とブランキング期間の状態を取ることとなり、映像ホールド期間を短縮することができる。 In other words, it is possible to one frame period becomes to take a state of the image display period and the blanking period, to shorten the image holding period. そのため液晶ディスプレイで、ブラウン管のようにインパルス型発光の動画表示性能を得ることができる。 Therefore a liquid crystal display, it is possible to obtain a moving picture display performance of an impulse-type light emission as CRT.
【0004】 [0004]
一方、液晶表示装置で表示される動画像のぼやけ現象を抑える別の技術が、特許文献2に開示される。 Meanwhile, another technique for suppressing the blur phenomenon of the moving image displayed by the liquid crystal display device is disclosed in Patent Document 2. この文献には、夫々のゲート線に対応した画素群に上記映像信号を供給するためのゲート線の選択期間を分割し、その前半で選択されたゲート線に対応する画素群には映像信号を、その後半で選択された別のゲート線に対応する別の画素群にはこれらを黒表示する電圧信号を夫々供給する液晶表示装置の駆動方法が記載される。 This document, a video signal to the pixel group by dividing the selection period of the gate line corresponding to the selected gate line in the first half for supplying the video signal to the pixel group corresponding to the gate lines of the respective the driving method of another of these respectively supplying the liquid crystal display device a voltage signal black display in the pixel group corresponding to a different gate line selected by the second half is described.
【0005】 [0005]
特許文献2に開示される液晶表示装置の駆動方法においては、それぞれの画素行に映像データの1ライン分の表示信号を供給するために、これに対応するゲート線を選択していた時間のうち、その後半の時間を別のゲート線の選択に割り当てて、この別のゲート線に対応する画素行にこれを黒く表示する表示信号を供給する。 In the method for driving a liquid crystal display device disclosed in Patent Document 2, in order to supply a display signal for one line of image data for each pixel row, of the time you have selected gate lines corresponding thereto and it supplies a display signal to assign the second half of the time to select another gate line is displayed in black so the pixel row corresponding to the different gate lines. この時間内に選択されて1ライン分の映像データが書き込まれるゲート線と、これに続く時間内に選択されて黒データ(画素を黒く表示する表示信号に対応)が書き込まれるゲート線とは、画素アレイにて離間するように選択される。 A gate line image data of one line is selected in this time is written, and this is selected in a subsequent time gate lines black data (corresponding to the display signal for displaying black pixels) is written, It is selected so as to be separated in the pixel array. これにより、フレーム期間毎に画素アレイへの映像データ書き込みによる映像生成とその消去とを完結することで、この映像はインパルス型の表示装置のように画面に生成され、その動画ぼやけも低減される。 Thus, by completing the image generation and its erasure by video data writing to the pixel array for each frame period, the image is generated on the screen as the impulse-type display device, it is also reduced blur the video .
【0006】 [0006]
上述した特許文献1に記載された液晶表示装置と、特許文献2に記載されたそれとを比較すると、前者は2つのゲート線を同時に選択して一方に対応する画素行に1ライン分の映像データに対応する表示信号を、他方に対応する画素行にこれを黒く表示する表示信号を夫々供給することができる。 A liquid crystal display device described in Patent Document 1 described above, when comparing to that described in Patent Document 2, the former one line of image data to a pixel row corresponding to one and the same time select the two gate lines display signal corresponding to a display signal for displaying black of this pixel row corresponding to the other can be respectively supplied. これにより夫々の画素行をなす画素の各々に表示信号を供給する時間が確保される。 Thus the time for supplying a display signal to each pixel constituting the pixel row each is ensured. しかし、1フレーム期間にて画素行が映像データに対応する表示信号を保持する期間はその半分に制限されるため、特に画素の輝度が表示信号の供給からこれに応じた値に到るまでの遅延時間を要する場合は、この画素が十分な輝度に到る前にこれを黒く表示する次の表示信号を受ける。 However, one frame pixel row during the period is up to the value for the period for holding the display signal is limited to a half, the luminance of the pixels is particularly according to the supply of the display signal corresponding to the video data If it takes a delay time, it receives the next display signal the pixel is displayed in black so before reaching the sufficient luminance. これを解決するには、表示信号の強度を高めねばならず、ゆえにデータ・ドライバ102の出力を上げざるを得ない。 The solution is not must increase the strength of the display signals, thus inevitably increasing the output of the data driver 102. また、上述のように特許文献1に記載された液晶表示装置は、その画素アレイを2つの領域に分割するため、各領域にデータ線駆動回路を設けざるを得ない。 The liquid crystal display device described in Patent Document 1 as described above, to divide the pixel array into two areas, inevitably provided data line driving circuit to the respective regions. 従って、液晶表示パネル及びその周辺回路も自ずと複雑な構造となり、また寸法も大きくなる。 Thus, the liquid crystal display panel and its peripheral circuits also becomes naturally complicated structure and size is also increased.
【0007】 [0007]
一方、特許文献2に記載された液晶表示装置は、その液晶表示パネル及びその周辺回路の構造や寸法からして特許文献1に記載されたそれより実用的である。 On the other hand, the liquid crystal display device described in Patent Document 2 is practical than that described in Patent Document 1 and the structure and size of the liquid crystal display panel and its peripheral circuits. しかし、図10のタイミング・チャートからも明らかなように、1ライン分の映像データを画素行に書き込むためのゲート線の選択期間の一部が別の画素行への黒データ書き込みのための別のゲート線選択に宛がわれるため、夫々の画素行に表示信号を供給する時間が短くなる。 However, as is apparent from the timing chart of FIG. 10, another for part of the selection period of the gate line for writing the image data of one line to the pixel row of the black data writing to another pixel row because addressed to divide the gate line selection, the time for supplying a display signal to the pixel rows each is shortened. 非特許文献1には、特許文献2の液晶表示装置を改良する技術が記載されている。 Non-Patent Document 1, a technique for improving the liquid crystal display device of Patent Document 2 is described. 第1の画素行群を選択する時間における第2の画素行群を選択する時間の比率を低く抑え、画素行への映像データ書き込み時間を確保する。 Suppressing the ratio of the time of selecting the second pixel row group at time of selecting the first pixel row group, to ensure the image data writing time to the pixel rows. 一方、画素行への黒データ書き込みは、複数回の画素行への映像データ書き込みに応じて繰り返して、第2の画素行群への1回の書き込み時間の不足を補う。 On the other hand, the black data writing to pixel row repeats depending on the image data writing to multiple pixel rows, compensate for the lack of one write time to the second pixel row group.
【0008】 [0008]
このようにして、ゲート線への黒データ書き込み時間をその合計にて確保するも、その1回毎の時間の不足は画素の輝度応答の遅れを補償するに不十分であった。 In this way, also to ensure the black data writing time to the gate line at its total lack of time for each one that was insufficient to compensate for the delay in the luminance response of the pixel. 1回のゲート線への黒データ書き込みで十分な表示信号を受けた画素に比べて、この表示信号を複数回に分割して受けた画素は、その輝度応答も緩くなる。 Compared to the pixels receiving the sufficient display signal in black writing data to one of the gate lines, the pixels received by dividing the display signal a plurality of times, the loose also their luminance response. このため、消去すべき映像データの表示信号が黒データ書き込み開始後も画素に残留し、1フレーム期間に完了すべき映像データによる画像の画面からの消去が却って中途半端になる可能性も否めない。 Therefore, even remaining pixels after the display signal is a black data write start of the video data to be erased, erasing from the image by the image data to be completed in one frame period screen does not deny the possibility to become rather halfway .
【0009】 [0009]
【特許文献1】 [Patent Document 1]
特開平11−109921号公報【特許文献2】 JP 11-109921 [Patent Document 2]
特開2001−166280号公報【非特許文献1】 JP 2001-166280 Publication Non Patent Document 1]
SID 01 Digest(The 2001 International Symposium of the Societyfor Information Display),pages 994−997 SID 01 Digest (The 2001 International Symposium of the Societyfor Information Display), pages 994-997
【0010】 [0010]
【発明が解決しようとする課題】 [Problems that the Invention is to Solve
本発明は、液晶表示装置に代表されるホールド型表示装置の画素アレイ周辺の構造変更を最小限に抑えながら、これに表示される動画像の動画ぼやけを抑え、またその表示輝度を十分に維持するに好適な表示装置及びその駆動方法を提供する。 The invention, while minimizing the structural modification of the peripheral pixel array hold type display device represented by a liquid crystal display device, suppressing blurring moving images of the moving picture displayed on this, also fully maintain its display luminance provide a suitable display device and a driving method to.
【0011】 [0011]
【課題を解決するための手段】 In order to solve the problems]
本発明による表示装置の一例は、(1)スイッチング素子(例えば、薄膜トランジスタのような電界効果型素子)を夫々備えた複数の画素が第1の方向(例えば、表示画面の水平方向)沿いに複数の画素行を該第1の方向に交差する第2の方向沿い(例えば、表示画面の垂直方向)に複数の画素列を夫々なして配置された画素アレイ、(2)前記画素アレイの前記第1の方向沿いに延び且つ前記第2の方向沿いに並設され且つその各々にはこれに対応する前記画素行に備えられた前記スイッチング素子の群へ第1信号(例えば、ゲート・パルス)を伝送する複数の第1信号線(例えば、走査信号線)、(3)前記第2の方向に沿う前記画素アレイの一端から他端に向けて前記複数の第1信号線の夫々へ前記第1信号を順次出力して第1信号線 An example of a display device according to the present invention, (1) a switching element (e.g., a field effect device such as a thin film transistor) a plurality respectively a plurality of pixels each provided with a first direction (e.g., horizontal direction of the display screen) along along a second direction intersecting the pixel row in the first direction (e.g., vertical direction of the display screen) to position the plurality of pixel columns form each pixel array, (2) the of the pixel array the 1 is arranged and along the second direction extending along a direction and the first signal to the group of the switching elements provided in the pixel row corresponding to the each of the (e.g., gate pulse) a plurality of first signal lines for transmitting (e.g., scanning signal lines), (3) the first from one end of the pixel array along the second direction to the people each of said plurality of first signal lines toward the other the first signal line sequentially outputs the signal 夫々に対応する前記画素行を選択する第1駆動回路(例えば、走査駆動回路)、(4)前記画素アレイの前記第2の方向沿いに延び且つ前記第1の方向沿いに並設され且つその各々にはこれに対応する前記画素列に備えられた前記画素の前記第1信号にて選択される前記画素行に属する少なくとも一つに第2信号を供給する複数の第2信号線(例えば、映像信号線やデータ信号線)、(5)前記第2信号線の夫々に前記第2信号を出力する第2駆動回路(例えば、データ駆動回路)、及び(6)前記第1駆動回路に前記第1信号出力を制御する第1制御信号を送り且つ前記第2駆動回路に前記第2信号の出力間隔を制御する第2制御信号と映像データとを送る表示制御回路(例えば、タイミング・コントローラ)を備える。 The first driving circuit for selecting the pixel row corresponding to each (e.g., the scan driver circuit), (4) the being the second parallel in extending and along the first direction along the direction of the pixel array and its each said belongs to the pixel row selected by said first signal of the pixel provided in the pixel column in at least one plurality of second signal lines for supplying a second signal corresponding thereto (for example, video signal lines and data signal lines), (5) the second driving circuit for outputting the second signal to each of the second signal lines (e.g., data drive circuit), and (6) the said first driving circuit the second control signal and a display control circuit for sending the video data for controlling the output interval of the second signal to the first control signal feed and the second driving circuit for controlling the first signal output (e.g., the timing controller) equipped with a.
【0012】 [0012]
上述の第1駆動回路は、第1信号を複数の第1信号線のYライン毎にN回出力する第1走査工程と、この第1信号を複数の第1信号線の第1走査工程で第1信号を受けた(Y×N)ライン以外(換言すれば、第1走査工程で選択されない第1信号線の一群)のZライン毎にM回出力する第2走査工程とを交互に繰り返す(Y,N,Z,Mは、M<N,及び,Y<N/M≦Z,なる関係を夫々満たす自然数)。 The first driving circuit described above, a first scanning step of outputting N times the first signal for each Y line of the plurality of first signal lines, the first signal at a first scanning step of the plurality of first signal lines (in other words, a group of first signal lines which are not selected by the first scanning step) receiving the first signal other than (Y × N) lines are alternately repeated and a second scanning step of outputting M times for each Z line (Y, N, Z, M is, M <N, and, Y <N / M ≦ Z, natural numbers satisfying respectively the relationship:).
【0013】 [0013]
上述の第2駆動回路は、表示制御回路から映像データをその水平走査周期毎に1ラインずつ受け、前記第1走査工程での映像データの1ライン毎に生成される第2信号のN回の出力と、前記第2走査工程での画素アレイをマスクする第2信号のM回の出力とを交互に繰り返す。 The second driving circuit described above, receives from the display control circuit, one line of image data to the horizontal scan each period, the second signal of N times generated for each line of video data in the first scanning step and output, are alternately repeated and M times the output of the second signal to mask the pixel array in the second scanning step.
【0014】 [0014]
上述の映像データは、テレビジョン受信機、パーソナルコンピュータ、DVDプレーヤ(Digital Versatile Disc Player)等の表示装置の外部にある映像信号源から表示装置に入力される供給される。 Video data described above, the television receiver, a personal computer, is supplied as input from the video signal source to the display device that is external to the DVD player (Digital Versatile Disc Player) display device or the like. また、映像データはその水平走査周波数毎に1ラインのデータ(ラインデータや水平データとも呼ぶ)を複数回に亘り表示装置に入力することで1画面の画像情報を表示装置に与える。 The video data is supplied to the display device one screen image information by inputting to the display device over a plurality of times one line of data (also referred to as line data and horizontal data) for respective horizontal scan frequency. 映像データは、この1画面分の画像情報毎に表示装置に入力され、これに要する期間をフレーム期間と呼ぶ。 Video data is input to the display device for each image information for one screen is referred to as a frame period time required for this.
【0015】 [0015]
これに対して、前記第2駆動回路からの表示信号の1回の出力に対して、前記画素行を選択し、これに表示信号を入力する時間は水平周期や水平期間と呼ばれる。 In contrast, with respect to one output of the display signal from the second driving circuit, to select the pixel row, the time to enter this on the display signal is referred to as a horizontal period and the horizontal period. 換言すれば、この水平期間は第2駆動回路からの第2信号の出力間隔にも対応する。 In other words, the horizontal period corresponding to the output interval of the second signal from the second driving circuit. この水平期間に含まれる帰線期間を1ラインの映像データを表示装置に入力する期間(水平走査期間)に含まれる水平帰線期間より短くすることで、1ライン毎の映像データの表示装置への入力間隔より、これに応じた表示信号の画素アレイへの出力間隔は短くなる。 By shortening the horizontal retrace period included in the period (horizontal scanning period) for inputting the flyback period included in the horizontal period in the display device image data of one line, the display of the video data for each line than the input interval, the output interval of the pixel array of the display signal is shortened in response thereto. このため、表示制御回路に少なくともN個のライン・メモリを設け、1ライン毎に表示装置に順次入力される映像データをN個のライン・メモリの一つ毎に順次格納し、且つその夫々から順次読み出すことで、Nライン分の映像データを表示装置に入力するに要する時間とこれを第2駆動回路に順次(N回に亘り)転送するに要する時間との差を前記第2走査工程での画素アレイへの第2信号出力に活かせる。 Therefore, providing at least N line memories to the display control circuit sequentially stores image data sequentially input to the display device for each line for each one of the N line memories, and from the respective by sequentially reading (over N times) sequentially this time required for inputting video data of N lines on the display device in the second driving circuit the difference between the time required for transferring by the second scanning step Ikaseru of the second signal output of the pixel array. 第2走査工程にて画素アレイをマスクする第2信号は、これが入力された画素の輝度をその入力前のそれ以下にするため、ブランキング信号(Blanking Signal)とも呼ばれる。 Second signal to mask the pixel array in the second scanning step, this in order to lower its pre input luminance of a pixel is input, also referred to as blanking signal (Blanking Signal). ブランキング信号は、相対的に階調が低いデータ(例えば、黒データ)を表示できる信号である。 Blanking signal is relatively gradation low data (e.g., black data) is a signal that can be displayed.
【0016】 [0016]
本発明による表示装置の他の一例は、(1)第1方向(例えば、表示画面の水平方向)とこれに交差する第2方向(例えば、表示画面の垂直方向)に沿い2次元的に配置された複数の画素を有する画素アレイと、(2)前記画素アレイに前記第2方向沿いに並設され且つ前記複数の画素の前記第1方向沿いに並ぶ夫々の群からなる複数の画素行の夫々を選択する走査信号を伝送する複数の第1信号線(例えば、走査信号線)と、(3)前記画素アレイに前記第1方向沿いに並設され且つ前記走査信号で選択された前記画素行に含まれる画素の夫々の輝度を決める表示信号を供給する複数の第2信号線(例えば、映像信号線)と、(4)前記複数の第1信号線の夫々に走査信号を出力する第1駆動回路(例えば、走査信号駆動回路)と、(5) Another example of a display device according to the present invention, (1) a first direction (e.g., horizontal direction of the display screen) and a second direction intersecting thereto (e.g., a vertical direction of the display screen) two-dimensionally arranged along the a pixel array having a plurality of pixels, (2) of said plurality of pixel rows comprising a group each arranged in the first direction along said juxtaposed along the second direction in the pixel array and the plurality of pixels a plurality of first signal lines for transmitting scanning signals for selecting the respective (e.g., scanning signal lines) and, (3) the juxtaposed along the first direction in the pixel array and the scanning signal the pixel selected in a plurality of second signal lines for supplying display signals to determine the pixel intensity of each of which contained a row (e.g., the video signal lines) and, second output (4) scanning signal to each of said plurality of first signal lines first drive circuit (e.g., scanning signal drive circuit) and, (5) 記複数の第2信号線の夫々に表示信号を出力する第2駆動回路(例えば、データ駆動回路)と、(6)フレーム期間毎に映像データがその水平同期信号(例えば、上述の水平走査期間を規定)に呼応して1ラインずつ入力され且つ前記第1駆動回路による前記走査信号出力を制御する第1クロック信号とこの第1クロック信号による前記画素行の選択工程の開始を指示する走査開始信号とをこの第1駆動回路へ送信し且つ前記第2駆動回路に第2クロック信号を前記映像データとともにこの第2駆動回路へ送信する表示制御回路(例えば、タイミング・コントローラ)とを備える。 Second driving circuit for outputting a display signal to the serial each of the plurality of second signal lines s (e.g., the data driving circuit) and, (6) image data for each frame period the horizontal synchronizing signal (e.g., a horizontal scanning period of the above provisions) first clock signal for controlling the scanning signal output by response to the input line by line and the first driving circuit to the scanning start for instructing the start of the first clock signal by the pixel row selection step display control circuit for transmitting signals and a second clock signal with the video data to the first send to the driving circuit and the second driving circuit to the second driving circuit (e.g., the timing controller) and a.
【0017】 [0017]
この表示装置において、前記第2駆動回路は、前記フレーム期間毎に前記第2クロック信号に呼応して、前記映像データの1ライン分から生成される映像表示信号のN回(Nは2以上の自然数)の出力と前記画素アレイに表示された画像をマスクするブランキング信号のM回(MはM<Nを満たす自然数)の出力とを交互に繰り返す。 In this display device, the second drive circuit, in response to the second clock signal for each said frame period, N times (N is a natural number of 2 or more of the video display signal generated from one line of the video data M times (M blanking signal to mask the image displayed on the pixel array and output) are repeated alternately and the output of the natural numbers) that satisfies M <N.
【0018】 [0018]
また、この表示装置において、前記第1駆動回路は、前記フレーム期間毎の前記走査信号出力により、前記N回の映像表示信号の出力毎に前記第1信号線を前記画素アレイの一端(例えば、画面の上端)から他端(例えば、画面の下端)に向けてYライン(Y<N/M)ずつ順次選択する工程と、これに続く前記M回のブランキング信号出力毎に該N回の映像表示信号出力に対して選択されたY×N本以外の第1信号線を画素アレイの一端から他端に向けてZラインずつ(Z≧N/M)選択する工程とを交互に繰り返す。 Further, in this display device, the first driving circuit, by the scanning signal output of each of the frame periods, the one end of the N times the image display signal of the pixel array the first signal line to each output (e.g., from the screen upper end of) the other end (e.g., Y line toward the lower end) of the screen (Y <N / M) comprising the steps of sequentially selected one by the M times of the blanking signal output every of the N times subsequent thereto repeating the step of selecting one by Z line (Z ≧ N / M) toward a first signal line other than Y × N present selected for image display signal output from one end to the other end of the pixel array alternately. 夫々の工程で選択されるY×N本の第1信号線群とZ×M本の第1信号線群とは、画素アレイ内にてそのいずれにも属さない別の第1信号線を挟んで離間されてもよい。 The Y × first signal line group of the N and Z × M first signal line group of the selected at each step, interposing another first signal line which does not belong to any of them in the pixel array in may be separated from each other. また、これらの信号線群が隣接する場合は、前記画素アレイの一端側からY×N本の第1信号線群及びZ×M本の第1信号線群をこの順に並ばせることにより、Y×N本の第1信号線群に対応する画素における映像表示信号の保持時間が長くなる。 Also, when these signal lines are adjacent, by line up a first signal line group from one end of the first signal line group and Z × M present in Y × N present in the pixel array in this order, Y × holding time of the video display signals in the pixels corresponding to the first signal line group of the N increases. 即ち、この画素がY×N本の第1信号線群のいずれかにより選択される(映像表示信号を受ける)時刻からZ×M本の第1信号線群のいずれかにより選択される(ブランキング信号を受ける)時刻迄の期間が長くなるからである。 That is, the pixel is selected by one of the first selected by one of the signal line group (receiving a video display signal) first signal line group Z × M present from the time of Y × N present (Bed receive a ranking signal) period of until the time is because longer.
【0019】 [0019]
上述の走査開始信号は、フレーム期間毎に第1信号線をYライン毎に順次選択する工程を画素アレイの一端から開始させる第1時刻とこの第1信号線をZライン毎に順次選択する工程を該画素アレイの一端から開始させる第2時刻とを夫々決める。 Scanning start signal described above, the step of sequentially selecting the first time and the first signal line to initiate the process of the first signal line sequentially selected for each Y line in each frame period from one end of the pixel array for each Z line respectively determining a second time to start from one end of the pixel array. 或るフレーム期間における第1時刻とこれに続く第2時刻との間隔を、この第2時刻とこれに続く次の第1時刻(次のフレーム期間のYライン毎の第1信号線の選択が開始される時刻)との間隔より長くすることで、1フレーム期間における画素アレイが映像表示信号を保持する時間(換言すれば、画面における映像表示期間)の比率が上がる(表示輝度が上がる)。 The interval between the first time and the subsequent second time in a certain frame period, the selection of the second time and the subsequent next first time (first signal line of each Y line of the next frame period by longer than the interval between the time) is started, if the time (i.e. the pixel array holds the video display signal in one frame period, increases (increases the display luminance ratio of the image display period) on the screen).
【0020】 [0020]
また、フレーム期間の連続した少なくとも一対にて、夫々のフレーム期間における走査開始信号の第1時刻とこれに続く第2時刻との間隔(ブランキング信号を画素アレイに供給するタイミング)を互いに異ならせてもよい。 Further, at least one pair consecutive frame periods, so different from each other a distance between the first time and the second time subsequent scan start signal in the frame period of each (the timing for supplying a blanking signal to the pixel array) it may be. 走査開始信号の波形が第1時刻に対応する第1パルスと第2時刻に対応する第2パルスとを含むとき、フレーム期間の連続した少なくとも一対にて、夫々のフレーム期間における第1パルスと第2パルスとの間隔を互いに異ならせてもよい。 When the waveform of the scan start signal and a second pulse corresponding to a first pulse and a second time corresponding to the first time, at least a pair consecutive frame periods, the first pulse in the frame period of the respective first interval between two pulses may be allowed different from each other.
【0021】 [0021]
さらに、本発明による(a)第1方向沿いに並ぶ複数の画素を夫々含む複数の画素行が第1方向に交差する第2方向沿いに並設される画素アレイ、(b)この複数の画素行の夫々を走査信号にて選択する走査駆動回路、(c)この複数の画素行の走査信号にて選択された少なくとも1行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び(d)この画素アレイの表示動作を制御する表示制御回路を備えた表示装置の駆動方法の概要は以下のとおりである。 Furthermore, the pixel array (a) a plurality of pixel rows including each a plurality of pixels arranged along the first direction according to the invention is arranged along a second direction crossing the first direction, (b) the plurality of pixels scan driving circuit for selecting each row in the scanning signal, (c) the data driving circuit for supplying each display signal of the pixel included in at least one row selected by the scanning signals of the plurality of pixel rows, and (d) Summary of the driving method of a display apparatus with a display control circuit for controlling the display operation of the pixel array are as follows.
(1)この表示装置に映像データをその水平走査周期毎に1ラインずつ入力する。 (1) for inputting one line of image data to the horizontal scan each cycle on the display device.
(2)このデータ駆動回路により(2A)前記映像データの1ライン毎にこれに対応する表示信号を順次生成し且つこの表示信号を画素アレイにN回(Nは2以上の自然数)出力する第1の工程と、(2B)前記画素の輝度を前記第1工程における画素のそれ以下(換言すれば、この2B工程による表示信号を受ける前の輝度以下)にする表示信号を生成し且つこの表示信号を画素アレイにM回(MはNより小さい自然数)出力する第2の工程とを交互に繰り返す。 (2) the output by the data driving circuit (2A) said sequentially generates a display signal corresponding thereto for each line of video data and N times the display signal to the pixel array (N is a natural number of 2 or more) a first step, (2B) (in other words, the luminance following prior to receiving a display signal according to the step 2B) less pixels in the first step the brightness of the pixels produced and the display of the display signal that M times the signal to the pixel array (M is a natural number smaller than N) are alternately repeated and a second step of outputting.
(3)この走査駆動回路により、(3A)前記第1の工程において前記複数の画素行をY行(YはN/Mより小さい自然数)毎に前記画素アレイの一端から他端に向けて前記第2方向沿いに順次選択する第1選択工程と、(3B)前記第2の工程において前記複数の画素行の前記第1選択工程で選択された(Y×N)行以外をZ行(ZはN/M以上の自然数)毎に前記画素アレイの一端から他端に向けて前記第2方向沿いに順次選択する第2選択工程とを交互に繰り返す。 (3) The scan driving circuit, said from one end to the other end of the pixel array for each (3A) wherein said plurality of pixel rows Y line in the first step (Y is N / M is less than a natural number) a first selection step of sequentially selecting along the second direction, (3B) wherein the plurality of pixel rows in the second step is selected in the first selection step (Y × N) Z rows other than the row (Z repeats alternately a second selection step of sequentially selecting along the second direction from one end to the other end of the pixel array for each natural number greater than N / M).
【0022】 [0022]
上述の工程(2A)と工程(3A)、及び工程(2B)と工程(3B)は夫々ほぼ並行して行われる。 Above process (2A) and the step (3A), and step (2B) and the step (3B) it is performed in substantially parallel respectively.
【0023】 [0023]
以上に記した本発明の作用並びに効果、及びその望ましき実施形態の詳細に関しては、後述の説明で明らかになろう。 Operation and effects of the present invention noted above, and for details of their Nozomashiki embodiments will become apparent in the following description.
【0024】 [0024]
【発明の実施の形態】 DETAILED DESCRIPTION OF THE INVENTION
アクティブ・マトリクス方式(Active Matrix Scheme)の液晶表示装置では、図9に示す如く、二次元的又は行列(Matrix)状に配置された複数の画素PIXの各々に画素電極PXとこれに映像信号を供給するスイッチング素子SW(例えば、薄膜トランジスタ)が設けられる。 In the liquid crystal display device of active matrix type (Active Matrix Scheme), as shown in FIG. 9, each pixel electrode PX and this video signal of a plurality of pixels PIX arranged in a two-dimensional or matrix (Matrix) form and supplies the switching elements SW (e.g., thin film transistors) are provided. このように複数の画素PIXが配置された素子は、画素アレイ(Pixels Array)101とも呼ばれ、液晶表示装置における画素アレイは液晶表示パネルとも呼ばれる。 The element in which a plurality of pixels PIX are arranged in this manner, also called a pixel array (Pixels Array) 101, a pixel array in the liquid crystal display device is also called a liquid crystal display panel. この画素アレイにおいて、複数の画素PIXは画像を表示する所謂画面(Screen)をなす。 In the pixel array, a plurality of pixels PIX constitutes a so-called screen (Screen) for displaying an image.
【0025】 [0025]
図9に示された画素アレイ101には、横方向に延びる複数のゲート線10(GateLines、走査信号線とも呼ばれる)と縦方向(このゲート線10と交差する方向)に延びる複数のデータ線12(Data Lines、映像信号線とも呼ばれる)とがそれぞれ並設(juxtapose)される。 The pixel array 101 shown in FIG. 9, a plurality of gate lines 10 extending in the transverse direction (GateLines, also referred to as the scanning signal line) and a vertical direction the plurality of data lines extending in a direction (direction crossing the gate lines 10) 12 (Data lines, also called video signal lines) are respectively arranged (Juxtapose). 図9に示される如く、G1,G2,…Gj,Gj+1,…Gnなる番地で識別される夫々のゲート線10沿いには複数の画素PIXが横方向に並ぶ所謂画素行(Pixel Row)が、D1R,D1G,D1B,…DmBなる番地で識別される夫々のデータ線12沿いには複数の画素PIXが縦方向に並ぶ所謂画素列(Pixel Column)が形成される。 As shown in FIG. 9, G1, G2, ... Gj, Gj + 1, ... Gn becomes so-called a pixel row in which a plurality of pixels PIX are arranged in the horizontal direction along the gate line 10 each identified by an address (Pixel Row) is, D1R, D1G, D1B, ... DmB become so-called pixel rows in which a plurality of pixels PIX are arranged in the vertical direction along each of the data lines 12 identified by the address (pixel column) is formed. ゲート線10は、走査ドライバ103(Scanning Driver,走査駆動回路とも呼ばれる)からその各々に対応する画素行(図9の場合、各ゲート線の下側)をなす画素PIXに夫々設けられたスイッチング素子SWに電圧信号を印加し、夫々の画素PIXに設けられた画素電極PXとデータ線12の一つとの電気的な接続を開閉する。 The gate line 10, the scan driver 103 pixel rows corresponding to each of the (Scanning Driver, also called a scan driver circuit) (in the case of FIG. 9, the lower side of each gate line) respectively provided with switching elements in the pixel PIX which forms the a voltage signal is applied to the SW, to open and close the electrical connection between one of the pixel electrodes PX and the data line 12 provided in the pixel PIX of each. 特定の画素行に設けられたスイッチング素子SWの群を、これに対応するゲート線10から電圧信号を印加して制御する動作は、「ラインの選択(Selecting Line(s))」又は「走査(Scanning)」とも呼ばれる。 The group of switching elements SW provided to a particular pixel row, the operation of controlling applied to a voltage signal from the gate line 10 corresponding to this, "the selection of lines (Selecting Line (s))" or "scanning ( also referred to as a Scanning) ". 走査ドライバ103からゲート線10に印加される上記電圧信号は走査信号とも呼ばれ、例えばその信号波形に生じるパルスでスイッチング素子SWの導通状態を制御する。 The voltage signals applied from the scanning driver 103 to the gate line 10 is also called a scan signal to control the conducting state of the switching device SW in pulses occurring for example in the signal waveform. また、スイッチング素子SWの種類に応じ、この走査信号は電流信号として走査信号線(ゲート線10に相当)に供給される。 Also, depending on the type of switching elements SW, scanning signals are supplied to the scanning signal line (corresponding to the gate line 10) as a current signal.
【0026】 [0026]
一方、データ線12の夫々には、データ・ドライバ102(Data Driver,映像信号駆動回路とも呼ばれる)から階調電圧(Gray Scale Voltage,又はTone Voltage)とよばれる表示信号(液晶表示装置の場合、電圧信号)が印加され、その各々に対応する画素列(図9の場合、各データ線の右側)をなす画素PIXの上記走査信号で選択された夫々の画素電極PXに上記階調電圧を印加する。 On the other hand, the husband of the data lines 12 s, the data driver 102 gradation voltages from (Data Driver, also referred to as a video signal drive circuit) (Gray Scale Voltage, or Tone Voltage) and the display signal called (in the case of the liquid crystal display device, voltage signal) is applied, applied when the pixel column (Figure 9 corresponding to each of the above gradation voltage to the scanning signal pixel electrodes PX husband selected people in the pixel PIX which forms the right side) of each data line to.
【0027】 [0027]
このような液晶表示装置をテレビジョン装置に組み込んだ場合、インタレース方式で受信される映像データ(映像信号)の1フィールド期間又はプログレッシブ方式で受信される映像データの1フレーム期間に対して、上記走査信号はゲート線10のG1からGnに順次印加され、1フィールド期間又は1フレーム期間に受信される映像データから生成された階調電圧が夫々の画素行を構成する画素の一群に順次印加される。 When incorporating such a liquid crystal display device to a television device, for one frame period of the video data received by one field period or progressive scan video data received by the interlace system (video signal), the scan signals are sequentially applied to Gn from G1 of the gate line 10, one field period or one gray scale voltage generated from the image data received in a frame period is sequentially applied to a group of pixels constituting the pixel rows each that. 画素の各々には、上述の画素電極PXと基準電圧(Reference Voltage)又はコモン電圧(Common Voltage)が信号線11を通して印加される対向電極CTとで液晶層LCを挟む言わば容量素子が形成され、画素電極PXと対向電極CTとの間に生じる電界で液晶層LCの光透過率を制御する。 In each pixel, so to speak capacitive element sandwiching a liquid crystal layer LC is formed between the counter electrode CT pixel electrode PX and the reference voltage of the above (Reference Voltage) or the common voltage (Common Voltage) is applied through the signal line 11, controlling the light transmittance of the liquid crystal layer LC in an electric field generated between the pixel electrode PX and the counter electrode CT. 上述の如く、映像データのフィールド期間毎又はフレーム期間毎にゲート線G1乃至Gnを順次選択する動作を1回行う場合、例えば或るフィールド期間に或る画素の画素電極PXに印加された階調電圧は、この或るフィールド期間に続く次のフィールド期間で別の階調電圧を受けるまで、この画素電極PXに理論的には保持される。 As described above, when performing once the operation for sequentially selecting gate lines G1 to Gn for every field period or every frame period of the video data, for example, it applied to the pixel electrode PX of one pixel in a certain field period tone voltage until it receives another gradation voltage in the next field period subsequent to the one field period, theoretically held in the pixel electrode PX. 従って、この画素電極PXと上記対向電極CTとに挟まれる液晶層LCの光透過率(換言すれば、この画素電極PXを有する画素の明るさ)は、1フィールド期間毎に所定の状態に保たれる。 Therefore, (in other words, the brightness of the pixel having the pixel electrode PX) light transmittance of the liquid crystal layer LC sandwiched between the pixel electrode PX and the counter electrode CT, coercive in a predetermined state for every one field period dripping. このようにフィールド期間毎又はフレーム期間毎に画素の明るさを保持しながら画像を表示する液晶表示装置は、ホールド型表示装置(Hold−type Display Device)とも呼ばれ、映像信号を受けた瞬間に画素毎に設けられた蛍光体を電子線照射により発光させる陰極線管(Cathode−ray Tube)のような所謂インパルス型表示装置(Impulse−type Display Device)と区別される。 The liquid crystal display device for displaying an image while maintaining the brightness of the pixels in each field period or every frame period as is also referred to as a hold type display device (Hold-type Display Device), at the moment of receiving the video signal a phosphor provided on each pixel is distinguished from the so-called impulse-type display device such as a cathode ray tube (Cathode-ray Tube) to emit light by electron beam irradiation (impulse-type display device).
【0028】 [0028]
テレビジョン受像機やコンピュータ等から送信される映像データは、インパルス型表示装置に対応したフォーマットを有する。 Image data transmitted from the television receiver or a computer or the like has a format corresponding to the impulse-type display device. 上述した液晶表示装置の駆動方法とテレビジョン放送とを比較すると、テレビジョン放送の水平走査周波数の逆数に相当する時間でゲート線10毎に走査信号が印加され、その垂直周波数の逆数に相当する時間で全ゲート線G1乃至Gnへの走査信号印加が完了される。 Comparing the driving method and the television broadcasting of the liquid crystal display device described above, the scanning signal to each gate line 10 is applied at a time corresponding to the reciprocal of the horizontal scanning frequency of a television broadcast, which corresponds to the reciprocal of the vertical frequency scanning signal is applied to all gate lines G1 to Gn is completed in time. インパルス型表示装置は水平同期パルスに呼応して水平走査期間毎に画面の横方向に並ぶ画素を順次インパルス的に発光させるが、ホールド型表示装置では上述のように水平走査期間毎に画素行を選択して、この画素行に含まれる複数の画素に一斉に電圧信号を供給し且つ水平走査期間の終了後はこれらの画素に電圧信号を保持させる。 Impulse-type display device is to sequentially impulse light emission pixels arranged in the horizontal direction of the screen in every horizontal scanning period in response to the horizontal sync pulse, the pixel rows in each horizontal scanning period as described above in the hold-type display device select, after completion of simultaneously supplying a voltage signal and a horizontal scanning period into a plurality of pixels included in the pixel row to hold the voltage signal to the pixel.
【0029】 [0029]
図9を参照して液晶表示装置を例にホールド型表示装置の動作を説明したが、この液晶層LCをエレクトロルミネセンス材料に置き換えたエレクトロルミネセンス型(EL型)の表示素子や、液晶層LCを画素電極PX及び対向電極CTで挟んだ容量素子を発光ダイオードに置き換えた発光ダイオード・アレイ型の表示装置も、その動作原理(発光材料へのキャリア(Carrier)注入量の制御で画像を表示する)は相違すれど、ホールド型表示装置として動作する。 Having described the operation of the hold-type display device as an example the liquid crystal display device with reference to FIG. 9, and display elements of the liquid crystal layer LC electroluminescence type is replaced with electroluminescent material (EL type), liquid crystal layer a display device of the light emitting diode array obtained by replacing the capacitive elements sandwiched by the pixel electrode PX and the counter electrode CT in the light emitting diode LC, displays an image under the control of its operating principle (carrier in the light-emitting material (carrier) injection volume to) is etc. them different, it operates as a hold-type display device. 発光材料(発光領域)へのキャリア注入で画像を生成する表示装置においては、上記表示信号は電流信号として画素アレイ内の各画素に供給される。 In the display device for generating an image in carrier injection into the light emitting material (light emitting region), the display signal is supplied to each pixel in the pixel array as a current signal.
【0030】 [0030]
以下、本発明の具体的な実施形態をこれに関連する図面を参照して説明する。 It will be described below with reference to the accompanying drawings relating to particular embodiments of the present invention thereto. 以下の説明にて参照する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。 In the drawings referred in the following description, parts having identical functions are given same symbols and their repeated explanation is omitted.
≪第1の実施例≫ «First embodiment»
本発明による表示装置及びその駆動方法の第1の実施例を図1乃至図7を参照して説明する。 A first embodiment of a display device and a driving method thereof according to the present invention with reference to FIGS explained. 本実施例では、アクティブ・マトリクス型の液晶表示パネル(Active Matrix−type Liquid Crystal Display Panel)を画素アレイ(Pixels−Array)に用いた表示装置(液晶表示装置)を引き合いに出すが、その基本的な構造や駆動方法はエレクトロルミネセンス・アレイ(Electroluminescence Array)や発光ダイオード・アレイ(Light Emitting Diode Array)を画素アレイとして用いた表示装置にも適用され得る。 In this embodiment, the out display device using an active matrix type liquid crystal display panel (Active Matrix-type Liquid Crystal Display Panel) to the pixel array (Pixels-Array) (liquid crystal display device) cited, the basic structure and driving method can be applied to a display device using electroluminescence array (electroluminescence array) or a light emitting diode array (Light emitting diode array) as the pixel array.
【0031】 [0031]
図1は、本発明による表示装置の画素アレイへの表示信号出力(データ・ドライバ出力電圧)とその各々に呼応した画素アレイ内の走査信号線G1の選択タイミングを示すタイミング・チャートである。 Figure 1 is a timing chart showing the selection timing of the scanning signal line G1 in the pixel array in concert with their respective display signal output to the pixel array of the display device (data driver output voltage) according to the invention. 図2は、表示装置に備えられた表示制御回路(タイミング・コントローラ)への映像データの入力(入力データ)とこれからの映像データの出力(ドライバ・データ)のタイミングを示すタイミング・チャートである。 Figure 2 is a timing chart showing the timing of output of future video data and the input (input data) of the video data into a provided display control circuit in the display device (timing controller) (driver data). 図3は、本発明による表示装置の本実施例における概要を示す構成図(ブロック図)であり、これに示された画素アレイ101とその周辺の詳細の一例は図9に示される。 Figure 3 is a block diagram showing an outline of this embodiment of the display device according to the present invention (block diagram), an example of the details of and around the pixel array 101 shown in which is shown in FIG. 先述の図1及び図2のタイミング・チャートは、図3に示された表示装置(液晶表示装置)の構成に基づいて描かれている。 Timing charts of Figures 1 and 2 of the foregoing is depicted based on the configuration of the display device shown in FIG. 3 (a liquid crystal display device). 図4は、本実施例における表示装置の画素アレイへの表示信号出力(データ・ドライバ出力電圧)とその各々に呼応した走査信号線選択タイミングの別の例を示すタイミング・チャートであり、表示信号の出力期間にシフトレジスタ型走査ドライバ(Shift−register type Scanning Driver)から出力される走査信号線で走査信号線の4本を選択し、これらの走査信号線の夫々に対応する画素行に表示信号を供給する。 Figure 4 is a timing chart showing another example of the scanning signal line selection timing response display signal output to the pixel array of the display device (data driver output voltage) to each in this embodiment, the display signal output period to the shift register scanning driver selects the four scanning signal lines a scanning signal line that is output from the (shift-register type scanning driver), display signals to the pixel row corresponding to each of the scanning signal lines and supplies. 図5は、表示制御回路104(図3参照)に備えられたライン・メモリ回路(Line−Memory Circuit)105に含まれる4つのライン・メモリ毎に4ライン分の映像データを1ラインずつ書込み(Write)し、且つ夫々のライン・メモリから読み出して(Read−Out)、データ・ドライバ(映像信号駆動回路)に転送するタイミングを示すタイミング・チャートである。 5, the display control circuit 104 a provided line memory circuit (see FIG. 3) (Line-Memory Circuit) writing each of four 1-line image data for four lines for each line memory contained in the 105 ( Write) to and reads from the line memory of the respective (a read-Out), a timing chart showing the timing of transfer to the data driver (video signal drive circuit). 図6は、本発明による表示装置の駆動方法に係り、その画素アレイでの本実施例による映像データ及びブランクキング・データの表示タイミングを示し、これに則り本実施例における表示装置(液晶表示装置)を駆動したときの画素の輝度応答(画素に対応する液晶層の光透過率の変動)を図7に示す。 Figure 6 relates to a method for driving the display device according to the present invention, shows the display timing of the video data and the blank King data according to the present embodiment in the pixel array, a display device (liquid crystal display device in this embodiment in accordance with this ) pixel luminance response when driving the the (variation of the light transmittance of the liquid crystal layer corresponding to the pixel) shown in FIG. 尚、ラインメモリは、複数ライン分(2ライン分、3ライン分、4ライン分等)のデータを格納するものでもよい。 The line memory, plural lines (two lines, three lines, four lines, etc.) may be adapted to store data. ブランキングデータとは、相対的に階調の低いデータ(例えば、黒データ)である。 The blanking data, a relatively low gray level data (e.g., black data).
【0032】 [0032]
はじめに、図3を参照して本実施例における表示装置100の概要を説明する。 First, with reference to FIG. 3 illustrating an outline of a display device 100 of this embodiment. この表示装置100は、画素アレイ101としてWXGAクラスの解像度を有する液晶表示パネル(以下、液晶パネルと記す)を備える。 The display device 100 includes a liquid crystal display panel (hereinafter, LCD panel hereinafter) having a resolution of WXGA class as the pixel array 101 comprises a. WXGAクラスの解像度を有する画素アレイ101は、液晶パネルに限らず、その画面内に水平方向に1280ドットの画素を並べてなる画素行が垂直方向に768ライン並設されていることに特徴づけられる。 Pixel array 101 having a resolution of WXGA class is not limited to the liquid crystal panel, characterized in that the pixel rows formed by arranging pixels of 1280 dots in the horizontal direction on the screen is 768 lines arranged in the vertical direction. 本実施例における表示装置の画素アレイ101は、既に図9を参照して説明されたそれと概ね同じであるが、その解像度ゆえ、画素アレイ101の面内には768ラインのゲート線10と1280ラインのデータ線12とが夫々並設される。 Pixel array 101 of the display device in this embodiment is generally to that described already referring to Fig. 9 the same, the resolution because, the gate line 10 of the 768 lines in the plane of the pixel array 101 1280 Line is the data line 12 Togaotto s juxtaposed in. また、画素アレイ101には、その各々が前者のいずれか一つで伝送される走査信号で選択されて後者のいずれか一つから表示信号を受ける983,040個の画素PIXが二次元的に配置され、これらにより画像が生成される。 Further, in the pixel array 101, each 983,040 pixels PIX is selected by the scanning signal for receiving a display signal from any one of the latter to be transmitted in any one of the former two-dimensionally are arranged, an image is generated thereby. 画素アレイがカラー画像を表示する場合は、各画素はカラー表示に用いられる原色の数に応じて水平方向に分割される。 If the pixel array to display a color image, each pixel is divided into a horizontal direction according to the number of primary colors used for color display. 例えば、光の三原色(赤,緑,青)に応じたカラー・フィルタを備える液晶パネルでは、上述のデータ線12の数は3840ラインに増やされ、その表示画面に含まれる画素PIXの総数も上述の値の3倍となる。 For example, three primary colors of light (red, green, and blue) in the liquid crystal panel comprising a color filter corresponding to the number of data lines 12 mentioned above is increased to 3840 lines, also the total number of pixels PIX included in the display screen above It is three times the value.
【0033】 [0033]
本実施例で画素アレイ101として用いられる前記液晶パネルを更に詳細に説明すれば、これに含まれる画素PIXの各々はスイッチング素子SWとして薄膜トランジスタ(Thin Film Transistor,TFTと略される)を備える。 In more detail the liquid crystal panel used as a pixel array 101 in the present embodiment, each of the pixels PIX included in this comprises a thin film transistor (Thin Film Transistor, abbreviated as TFT) as a switching element SW. また、各画素はこれに供給される表示信号が増大するほど高い輝度を示す所謂ノーマリ黒表示モード(Normally Black−displaying Mode)で動作する。 Furthermore, operating in each pixel so-called normally black display mode indicating high brightness as the display signal supplied thereto is increased (Normally Black-displaying Mode). 本実施例の液晶パネルのみならず、上述のエレクトロルミネセンス・アレイや発光ダイオード・アレイの画素もノーマリ黒表示モードで動作する。 Not only the liquid crystal panel of this embodiment, a pixel of an electroluminescent array or a light emitting diode array described above also operates in the normally black display mode. ノーマリ黒表示モードで動作する液晶パネルにおいては、図9の画素PIXに設けられた画素電極PXにデータ線12からスイッチング素子SWを通して印加される階調電圧と、液晶層LCを挟んで画素電極PXと対向する対向電極CTに印加される対向電圧(基準電圧、コモン電圧ともよばれる)との電位差が大きくなるほど、この液晶層LCの光透過率が上昇し、画素PIXの輝度を高める。 In the liquid crystal panel operates in the normally black display mode, the pixel electrode PX across a gradation voltage applied through the switching element SW from the data line 12 to the pixel electrode PX disposed on the pixel PIX of Fig. 9, the liquid crystal layer LC counter counter voltage applied to the counter electrode CT to be greater the potential difference (reference voltage, the common voltage also called), the light transmittance of the liquid crystal layer LC is increased, increasing the brightness of the pixel PIX. 換言すれば、この液晶パネルの表示信号である階調電圧は、その値が対向電圧の値から離れるほど、表示信号を増大させる。 In other words, the gradation voltage is a display signal of the liquid crystal panel, its value as the distance from the value of the counter voltage, increasing the display signal.
【0034】 [0034]
図3に示された画素アレイ(TFT型の液晶パネル)101には、図9に示される画素アレイ101と同様に、これに設けられたデータ線(信号線)12に表示データに応じた表示信号(階調電圧,Gray Scale Voltage,or Tone Voltage)を与えるデータ・ドライバ(表示信号駆動回路)102と、これに設けられたゲート線(走査線)10に走査信号(電圧信号)を与える走査ドライバ(走査信号駆動回路)103−1,103−2,103−3とが夫々設けられる。 The pixel array (TFT-type liquid crystal panel) 101 shown in FIG. 3, as with the pixel array 101 shown in FIG. 9, the display corresponding to the display data on the provided data lines (signal lines) 12 which signal (gradation voltage, Gray Scale voltage, or tone voltage) scan to provide a data driver (display signal drive circuit) 102 which gives, this provided the gate line scanning signals to (scanning lines) 10 (voltage signal) driver (scanning signal drive circuit) 103-1,103-2,103-3 Togaotto s provided. 本実施例では、走査ドライバを画素アレイ101の所謂垂直方向沿いに3つに分割したが、その個数はこれに限定されず、またこれらの機能を集約させた一つの走査ドライバに置き換えてもよい。 In this embodiment, the scan driver is divided into three along the so-called vertical direction of the pixel array 101, and the number is not limited thereto and may be replaced with one of the scan driver that has aggregated these functions .
【0035】 [0035]
表示制御回路(タイミング・コントローラ,Timing Controller)104は、データ・ドライバ102に上述の表示データ(ドライバ・データ,Driver Data)106及びこれに応じた表示信号出力を制御するタイミング信号(データ・ドライバ制御信号,Data Driver Control Signal)107を、走査ドライバ103−1,103−2,103−3の夫々に走査クロック信号(Scanning Clock Signal)112及び走査開始信号(Scanning Start Signal)113を夫々転送する。 Display control circuit (timing controller, Timing Controller) 104, the data driver 102 to the aforementioned display data (driver data, Driver Data) 106, and a timing signal (data driver control for controlling the display signal output in accordance with this signal, the Data driver Control signal) 107, a scanning clock signal (scanning clock signal) 112 and the scanning start signal to each of the scan driver 103-1,103-2,103-3 (scanning start signal) 113 to the respective transfer. 走査制御回路104は、走査ドライバ103−1,103−2,103−3に、その夫々に応じた走査状態選択信号(Scan−Condition Selecting Signal)114−1,114−2,114−3をも転送するが、その機能については後述する。 Scanning control circuit 104, the scan driver 103-1,103-2,103-3, also the respective scanning state selection signal corresponding to the (Scan-Condition Selecting Signal) 114-1,114-2,114-3 but transfers will be described later their functions. 走査状態選択信号は、その機能からして表示動作選択信号(Display−Operation Selecting Signal)とも記される。 Scanning state selection signal is also described as the display operation select signals from the function (Display-Operation Selecting Signal).
【0036】 [0036]
表示制御回路104は、テレビジョン受像機、パーソナル・コンピュータ、DVDプレーヤ等、表示装置100の外部の映像信号源からこれに入力される映像データ(映像信号)120及び映像制御信号121を受ける。 The display control circuit 104 receives a television receiver, a personal computer, DVD player, etc., the image data (video signal) 120 and a video control signal 121 inputted thereto from an external video signal source of the display device 100. 表示制御回路104の内部又はその周辺には映像データ120を一時的に格納するメモリ回路が設けられるが、本実施例ではライン・メモリ回路105が表示制御回路104に内蔵される。 Although in or around the display control circuit 104 the memory circuit is provided for storing image data 120 temporarily, in the present embodiment the line memory circuit 105 is incorporated in the display control circuit 104. 映像制御信号121は、映像データの伝送状態を制御する垂直同期信号(Vertical Synchronizing Signal)VSYNC,水平同期信号(Vertical Synchronizing Signal)HSYNC,ドット・クロック信号(Dot Clock Signal)DOTCLK,及びディスプレイ・タイミング信号(Display Timing Signal)DTMGを含む。 Video control signal 121, a vertical synchronizing signal for controlling the transmission state of the image data (Vertical Synchronizing Signal) VSYNC, a horizontal synchronizing signal (Vertical Synchronizing Signal) HSYNC, the dot clock signal (Dot Clock Signal) DOTCLK, and a display timing signal including the (Display Timing Signal) DTMG. 表示装置100に1画面の映像を生成させる映像データは、垂直同期信号VSYNCに呼応して(同期して)表示制御回路104に入力される。 Video data to generate an image of one screen on the display device 100, in response to the vertical synchronizing signal VSYNC (in synchronization with) input to the display control circuit 104. 換言すれば、映像データは垂直同期信号VSYNCにより規定される周期(垂直走査期間、フレーム期間とも呼ばれる)毎に上記映像信号源から表示装置100(表示制御回路104)に逐次入力され、このフレーム期間毎に1画面の映像が入れ代わり立ち代わり画素アレイ101に表示される。 In other words, image data is successively input to the period display device from the video signal source (vertical scanning period, also referred to as frame period) every 100 (display control circuit 104) defined by the vertical synchronizing signal VSYNC, the frame period one screen image is Irekawaritachikawari displayed on the pixel array 101 for each. 1フレーム期間における映像データは、これに含まれる複数のライン・データ(Line Data)を上述の水平同期信号HSYNCで規定される周期(水平走査期間とも呼ばれる)で分けて表示装置に順次入力される。 The video data in one frame period, are sequentially input to the display device by dividing a plurality of line data (Line Data) at a period defined by the above-described horizontal synchronization signal HSYNC (also referred to as a horizontal scanning period) contained therein . 換言すれば、フレーム期間毎に表示装置に入力される映像データの各々は複数のライン・データを含み、これにより生成される1画面の映像はライン・データ毎に拠る水平方向の映像を水平走査期間毎に垂直方向に順次並べて生成される。 In other words, each of the video data input to the display device every frame period includes a plurality of line data, which one screen of video generated by the horizontal scanning in the horizontal direction of the image due to each line data They are generated sequentially arranged in the vertical direction in each period. 1画面の水平方向に並ぶ画素の各々に対応したデータは、上記ライン・データの各々を上記ドット・クロック信号で規定される周期で識別される。 Data corresponding to each of the pixels arranged in the horizontal direction of one screen are identified each of the line data at a period defined by the dot clock signal.
【0037】 [0037]
映像データ120及び映像制御信号121は陰極線管(Cathode Ray Tube)を用いた表示装置にも入力されるため、その電子線を水平走査期間毎及びフレーム期間毎に走査終了位置から走査開始位置に掃引する時間を要する。 Since the video data 120 and the video control signal 121 is inputted to a display device using a cathode ray tube (Cathode Ray Tube), sweeping the scan start position from the scanning end position the electron beam for each horizontal scanning period and for each frame period take the time to. この時間は映像情報の伝送においてデッド・タイム(Dead Time)となるため、これに対応する映像情報の伝送に寄与しない帰線期間(Retracing Period)と呼ばれる領域が映像データ120にも設けられる。 Because this time is that a dead time (Dead Time) in the transmission of video information, area called retrace period that does not contribute to transmission of video information (Retracing Period) corresponding thereto are provided in the video data 120. 映像データ120において、この帰線期間に対応する領域は、上述のディスプレイ・タイミング信号DTMGにより映像情報の伝送に寄与する他の領域と識別される。 In video data 120, the region corresponding to the blanking period is distinguished from other areas that contribute to transmission of video information by the above-described display timing signal DTMG.
【0038】 [0038]
一方、本実施例にて記されるアクティブ・マトリクス型の表示装置100は、そのデータ・ドライバ102で1ラインの映像データ(上述のライン・データ)分の表示信号を生成し、これらを走査ドライバ103によるゲート線10の選択に呼応させて画素アレイ101に並設された複数のデータ線(信号線)12へ一斉に出力する。 On the other hand, the display device 100 of the active matrix type, denoted in this example, generates a display signal of the video data (the above-described line data) of one line in the data driver 102 min, these scan drivers 103 according to response to the selection of the gate line 10 and outputs simultaneously to the plurality of data lines (signal lines) 12 are arranged in parallel in the pixel array 101. このため、理論的には帰線期間を挟むことなく水平走査期間から次の水平走査期間へライン・データの画素行への入力が続けられ、フレーム期間から次のフレーム期間へ映像データの画素アレイへの入力も続けられる。 Therefore, theoretically the input from the horizontal scanning period without sandwiching the retrace period to the pixel row of the next line data to the horizontal scanning period is continued, the pixel array of image data from the frame period to the next frame period the input to be continued. このため、本実施例の表示装置100では、表示制御回路104によるメモリ回路(ライン・メモリ)105からの1ライン分の映像データ(ライン・データ)毎の読み出しを、上述の水平走査期間(1ライン分の映像データのメモリ回路105への格納に宛がわれる)に含まれる帰線期間を縮めて生成された周期に則り行う。 Therefore, in the display device 100 of this embodiment, 1 to read the each line of the video data (line data), the above-described horizontal scanning period from the memory circuit (line memory) 105 by the display control circuit 104 (1 performed in accordance with the period which is generated by shortening the blanking period included in addressed is cracked) to store in the memory circuit 105 of the video data lines. この周期は、後述する画素アレイ101への表示信号の出力間隔にも反映されるため、以降、画素アレイ動作の水平期間又は単に水平期間と記す。 This cycle, because also reflected in the output interval of the display signal to the pixel array 101 to be described later, hereinafter referred to as horizontal period or simply the horizontal period of the pixel array operation. 表示制御回路104は、この水平期間を規定する水平クロックCL1を生成し、上述のデータ・ドライバ制御信号107の一つとしてデータ・ドライバ102に転送する。 The display control circuit 104 generates the horizontal clock CL1 which defines the horizontal period, and transfers the data driver 102 as one data driver control signal 107 described above. 本実施例では、1ライン分の映像データをメモリ回路105に格納する時間(上述の水平走査期間)に対して、これをメモリ回路105から読み出す時間(上述の水平期間)を縮めることで、1フレーム期間毎に画素アレイ101にブランキング信号を入力する時間を捻出する。 In this embodiment, with respect to time to store the image data of one line in the memory circuit 105 (horizontal scanning period described above), which by reducing the time from the memory circuit 105 (horizontal period described above), 1 to subsidize the time of inputting a blanking signal to the pixel array 101 every frame period.
【0039】 [0039]
図2は、表示制御回路104によるメモリ回路105への映像データ入力(格納)とこれからの出力(読み出し)の一例を示すタイミング・チャートである。 Figure 2 is a timing chart showing an example of a video data input to the memory circuit 105 by the display control circuit 104 (stored) and future output (read). 垂直同期信号VSYNCのパルス間隔で規定されるフレーム期間毎に表示装置に入力される映像データは、入力データの波形に示される如く、これに含まれる複数のライン・データ(1ラインの映像データ)L1,L2,L3,…毎に帰線期間を夫々含めて、水平同期信号HSYNCに呼応して(同期して)表示制御回路104によりメモリ回路105に順次入力される。 Video data input to the display device every frame period defined by the pulse interval of the vertical synchronizing signal VSYNC is, as shown in the waveform of the input data, a plurality of line data contained therein (video data for one line) L1, L2, L3, a ... retrace period per each including, in response to the horizontal synchronizing signal HSYNC (in synchronization with) are sequentially inputted to the memory circuit 105 by the display control circuit 104. 表示制御回路104は、上述の水平クロックCL1又はこれに類似するタイミング信号に則りメモリ回路105に格納されたライン・データL1,L2,L3,…を出力データの波形に示される如く、順次読み出す。 The display control circuit 104, the horizontal clock CL1 or its stored in the memory circuit 105 in accordance to the similar timing signals the line data L1 of the above, L2, L3, as shown ... in the waveform of the output data, sequentially reads. このとき、メモリ回路105から出力されるライン・データL1,L2,L3,…の夫々を時間軸沿いに隔てる帰線期間は、メモリ回路105に入力されるライン・データL1,L2,L3,…の夫々を隔てるそれより、時間軸沿いに縮められる。 At this time, the line data L1 outputted from the memory circuit 105, L2, L3, retrace period separating ... respectively to time along the axis of the line data input to the memory circuit 105 L1, L2, L3, ... separating the respective it than, it is shortened along the time axis. このため、N回(Nは2以上の自然数)のライン・データのメモリ回路105への入力に要する期間とこれらのライン・データのメモリ回路105からの出力に要する期間(N回のライン・データ出力期間)との間には、メモリ回路105からライン・データをM回(MはNより小さい自然数)出力し得る時間が生じる。 Therefore, N times (N is a natural number of 2 or more) period required for the input to the memory circuit 105 of the line data of the period required for output from the memory circuit 105 of the line data (N times the line data between the output period), M times the line data from the memory circuit 105 (M is a natural number smaller than N) times may output results. 本実施例では、このMライン分の映像データをメモリ回路105から出力せしめる言わば余剰時間で画素アレイ101に別の表示動作を行わせる。 In this embodiment, the image data of M lines to perform another display operation in the pixel array 101 in so to speak the time range allowed to output from the memory circuit 105.
【0040】 [0040]
なお、映像データ(図2では、これに含まれるライン・データ)は、データ・ドライバ102に転送される前に一旦メモリ回路105に格納されるため、その格納される期間に応じた遅延時間をおいて表示制御回路104により読み出される。 Incidentally, (in FIG. 2, line data contained therein) video data, because they are temporarily stored in the memory circuit 105 before being transferred to the data driver 102, a delay time corresponding to a period which is the stored It is read out by Oite display control circuit 104. メモリ回路105としてフレーム・メモリを用いた場合、この遅延時間は1フレーム期間に相当する。 When using the frame memory as a memory circuit 105, the delay time corresponding to one frame period. 映像データが30Hzの周波数で表示装置に入力されるとき、その1フレーム期間は約33ms(ミリ秒)であるため、表示装置のユーザは映像データの表示装置への入力時刻に対するその画像の表示時刻の遅れを知覚し得ない。 When the image data is input to the display device at a 30Hz frequency, for one frame period is approximately 33 ms (milliseconds), the display time of the image a user of the display device with respect to the input time to the display device of the video data not perceive the delay. しかしながら、上述のメモリ回路105として、フレーム・メモリに代えて複数のライン・メモリを表示装置100に設けることにより、この遅延時間を縮め且つ表示制御回路104又はその周辺の回路構造を簡素にし又はその寸法の増大を抑えることができる。 However, as the memory circuit 105 described above, by providing a plurality of line memories on a display device 100 in place of the frame memory, the circuit structure of and the display control circuit 104 or around shorten the delay time by simplifying or it is possible to suppress an increase in size.
【0041】 [0041]
メモリ回路105として、複数のライン・データを格納するライン・メモリを用いた表示装置100の駆動方法の一例を図5を参照して説明する。 As the memory circuit 105 will be described with an example of a driving method of a display apparatus 100 using a line memory for storing a plurality of line data with reference to FIG. この一例による表示装置100の駆動では、表示制御回路104へのNライン分の映像データ入力期間とこれからのNライン分の映像データ出力期間(Nラインの映像データに夫々応じた表示信号をデータ・ドライバ102から逐次出力する期間)との間に生じる上記余剰時間にて、既に画素アレイに保持された表示信号(一つ前のフレーム期間に画素アレイに入力された映像データ)をマスクする表示信号(以下、これをブランキング信号と記す)をM回書込む。 In the driving of the display device 100 according to this example, the N lines image data input period and the display signals respectively corresponding with the video data coming N lines image data output period (N lines of data to the display control circuit 104, at the surplus time that occurs between the time period) that sequentially outputted from the driver 102, already displayed signal for masking the image data) input to the pixel array holding display signal (preceding frame period the pixel array (hereinafter, referred to as a blanking signal) writes M times manual. この表示装置100の駆動方法では、データ・ドライバ102によりNラインの映像データの各々から表示信号を逐次生成し且つこれを水平クロックCL1に呼応させて順次(合計N回)画素アレイ101に出力する第1の工程と、上述のブランキング信号を水平クロックCL1に呼応させて画素アレイ101にM回出力する第2の工程とが繰り返される。 In the driving method of the display device 100, and outputs the data driver 102 by sequentially sequentially generating and this display signals from each of the video data of N lines by response to a horizontal clock CL1 (total N times) pixel array 101 a first step, and a second step of outputting M times repeated in the pixel array 101 by response blanking signal described above to the horizontal clock CL1. この表示装置の駆動方法の更なる説明は図1を参照して後述されるが、図5においては上記Nの値を4とし、Mの値を1とする。 Although further description of the driving method of the display device will be described later with reference to FIG. 1, and 4 the value of the N in FIG. 5, and 1 values ​​of M.
【0042】 [0042]
図5に示すように、メモリ回路105はデータの書込みと読み出しとを互いに独立して行える4つのライン・メモリ1〜4を備え、水平同期信号HSYNCに同期して表示装置100に順次入力される1ライン毎の映像データ120はこれらのライン・メモリ1〜4の一つに順繰りに格納される。 As shown in FIG. 5, the memory circuit 105 comprises four line memories 1 to 4 performed independently writing and reading data to and from each other, are sequentially inputted to the display device 100 in synchronization with the horizontal synchronizing signal HSYNC video data 120 for each line is stored in sequence in one of these line memories 1-4. 換言すれば、メモリ回路105は4ライン分のメモリ容量を有する。 In other words, the memory circuit 105 has a memory capacity of four lines. 例えば、メモリ回路105による4ライン分の映像データ120の取得期間(Acquisition Period)Tinでは、4ライン分の映像データW1,W2,W3,W4がライン・メモリ1からライン・メモリ4に順次入力される。 For example, the acquisition period (Acquisition Period) Tin of the video data 120 for four lines by the memory circuit 105, 4 video data W1 of the line, W2, W3, W4 are sequentially inputted from the line memory 1 to line memory 4 that. この映像データの取得期間Tinは、映像制御信号121に含まれる水平同期信号HSYNCのパルス間隔で規定される水平走査期間の4倍に相当する時間に亘る。 Acquisition period of the video data Tin is over time corresponding to four times the horizontal scanning period defined by the pulse interval of the horizontal synchronizing signal HSYNC which is included in the video control signal 121. しかしながら、この映像データの取得期間Tinがライン・メモリ4への映像データの格納により終了する前に、この期間にライン・メモリ1、ライン・メモリ2、及びライン・メモリ3に格納された映像データは表示制御回路104により映像データR1,R2,R3として順次読み出される。 However, before the acquisition period Tin of the image data is completed by storing the video data in the line memory 4, the line memory 1 in this period, the image data stored line memory 2, and the line memory 3 It is sequentially read out as video data R1, R2, R3 by the display control circuit 104. これにより、4ライン分の映像データW1,W2,W3,W4の取得期間Tinが終了するや否や、次の4ライン分の映像データW5,W6,W7,W8のライン・メモリ1〜4への格納が開始できる。 Thus, four lines video data W1, W2, W3, W4 acquisition period Tin is As soon as the end of the, to the video data W5, W6, W7, W8 of the line memories 1 to 4 of the next four lines storage can be started.
【0043】 [0043]
上述の説明では、映像データの1ライン毎に付された参照符号をライン・メモリへの入力時とこれからの出力時にて、例えば前者のW1に対して後者のR1というように変えている。 In the above description, when the input of the reference numerals in each line of the video data to the line memory and at future output, for example, changing and so the latter R1 against the former W1. これは、1ライン毎の映像データが上述の帰線期間を含み、これがライン・メモリ1〜4のいずれかから上記水平同期信号HSYNCより周波数の高い水平クロックCL1に呼応して(同期して)読み出されるとき、これに含まれる帰線期間が縮められることを反映する。 This 1 includes video data for each line retrace period of the above, this is from one of the line memories 1 to 4 in response to a high horizontal clock CL1 frequency than the horizontal synchronizing signal HSYNC (in synchronization with) when read, to reflect that the retrace period included in this are shortened. 従って、例えばライン・メモリ1に入力される1ライン分の映像データ(以下、ライン・データ)W1の時間軸に沿う長さに比べて、これがライン・メモリ1から出力されるときのライン・データR1の時間軸に沿う長さは図5に示される如く短い。 Thus, for example, one line of image data to be input to the line memory 1 (hereinafter, line data) in comparison with the length along the time axis of W1, line data when it is output from the line memory 1 length along the time axis R1 is short as shown in FIG. ライン・データのライン・メモリへの入力からこれよりの出力に到る期間にて、このライン・データに含まれる映像情報(例えば、画面の水平方向沿いに1ラインの映像を生成する)を加工しなくとも、その時間軸沿いの長さは上述の如く圧縮される。 At leading period output from this from the input to the line memory the line data, processes the video information included in the line data (e.g., generates an image of one line along the horizontal direction of the screen) even without, the length along the time axis is compressed as described above. 従って、ライン・メモリ1〜4からの4ラインの映像データR1,R2,R3,R4の出力の終了時刻とライン・メモリ1〜4からの4ラインの映像データR5,R6,R7,R8の出力の開始時刻との間には上述の余剰時間Texが生じる。 Therefore, the image data R1 of four lines from the line memories 1 to 4, R2, R3, four lines of image data from the end time and the line memory 1 to 4 of the output of R4 R5, R6, R7, R8 output of above the surplus time Tex is generated between the start time.
【0044】 [0044]
ライン・メモリ1〜4から読み出された4ラインの映像データR1,R2,R3,R4は、ドライバ・データ106としてデータ・ドライバ102に転送され、夫々に応じた表示信号L1,L2,L3,L4が生成される(次に読み出される4ラインの映像データR5,R6,R7,R8についても同様に表示信号L5,L6,L7,L8が生成される)。 Image data R1 of 4 lines read from the line memory 1 to 4, R2, R3, R4 are transferred as a driver data 106 to the data driver 102, display signals corresponding to each L1, L2, L3, L4 is generated (next 4 video data line R5 to be read, R6, R7, R8 similarly displayed signal also L5, L6, L7, L8 are generated). これらの表示信号は、図5の表示信号出力のアイ・ダイヤグラム(Eye Diagram)に示される順序で、上述の水平クロックCL1に呼応して画素アレイ101に夫々出力される。 These display signals are in the order shown in the display signal output eye diagram of FIG. 5 (Eye Diagram), are respectively output to the pixel array 101 in response to the horizontal clock CL1 described above. 従って、メモリ回路105に少なくとも上記Nラインの容量を有するライン・メモリ(又はその集合体)を含ませることにより、或るフレーム期間に表示装置に入力される映像データの1ラインを、このフレーム期間内で画素アレイに入力することが可能となり、表示装置の映像データ入力に対する応答速度も高まる。 Therefore, by including a line memory having a capacity of at least the N-line (or set thereof) to the memory circuit 105, one line of image data to be input to the display device in one frame period, the frame period it is possible to input to the pixel array at an internal, also increases the response speed for the video data input of the display device.
【0045】 [0045]
一方、図5から明らかなように、上述の余剰時間Texはライン・メモリから1ラインの映像データを上述の水平クロックCL1に呼応して出力させる時間に相当する。 On the other hand, as is clear from FIG. 5, the excess time Tex described above corresponds to the time to output in response to image data of one line from the line memory to the horizontal clock CL1 described above. 本実施例では、この余剰時間Texを利用して画素アレイに別の表示信号を1回出力する。 In this embodiment, it outputs one another display signals to the pixel array using this surplus time Tex. 本実施例による別の表示信号は、これが供給される画素の輝度をその供給前の輝度以下に落とす所謂ブランキング信号Bである。 Another display signal according to the present embodiment, this is a so-called blanking signal B dropping below luminance before its supply the brightness of pixels supplied. 例えば、1フレーム期間前に比較的高い階調(モノクロ画像表示の場合、白又はこれに近い明るい灰色)で表示された画素の輝度は、ブランキング信号Bによりこれより低くなる。 For example, (in the case of monochrome image display, light gray close white or to) a relatively high gradation before one frame period brightness of the pixels displayed in the lower than this blanking signal B. 一方、1フレーム期間前に比較的低い階調(モノクロ画像表示の場合、黒又はこれに近いCharcoal Grayのような暗い灰色)で表示された画素の輝度は、ブランキング信号Bの入力後も殆ど変らない。 Meanwhile, one frame (in the case of monochrome image display, dark gray, such as black or this close Charcoal Gray) period relatively low gradation before the luminance of the pixels displayed in, even after the input of the blanking signal B almost unchanged. このブランキング信号Bは、フレーム期間毎に画素アレイに生成された画像を一旦暗い画像(ブランキング画像)に置き換える。 The blanking signal B is replaced once a dark image the image produced on the pixel array for each frame period (blanking image). このような画素アレイの表示動作により、ホールド型の表示装置においても、フレーム期間毎にこれに入力される映像データに応じた画像表示をインパルス型表示装置におけるそれのように行える。 The display operation of the pixel array, even in the hold type display device, can perform image display corresponding to the video data inputted thereto for each frame period as that in the impulse-type display device.
【0046】 [0046]
先述のNラインの映像データを画素アレイに順次出力する第1の工程とブランキング信号Bを画素アレイにM回出力する第2の工程とを繰り返す表示装置の駆動方法をホールド型の表示装置に適用することにより、このホールド型表示装置による画像表示をインパルス型の表示装置のように行うことができる。 On the display device of the hold-type driving method of the display device repeating the second step of outputting M times the video data of the first step and the blanking signal B to be sequentially output to the pixel array in the pixel array of the foregoing N lines by applying to, it is possible to perform image display by the hold-type display device as the impulse-type display device. この表示装置の駆動方法は、図5を参照して説明した少なくともNライン分の容量を備えたライン・メモリをメモリ回路105として備えた表示装置のみならず、例えば、このメモリ回路105をフレーム・メモリに置き換えた表示装置にも適用できる。 The driving method of a display device, not a line memory having a capacity of at least N lines described with reference to FIG. 5 display only provided as a memory circuit 105, for example, the frame of the memory circuit 105 can also be applied to a display device is replaced with a memory.
【0047】 [0047]
このような表示装置の駆動方法について、更に図1を参照して説明する。 Method for driving such a display device will be described with further reference to FIG. 上述した第1及び第2の工程による表示装置の動作は、図3の表示装置100におけるデータ・ドライバ102による表示信号の出力を規定するが、これに呼応する走査ドライバ103による走査信号の出力(画素行の選択)は次のように記される。 The operation of the display device according to the first and second steps described above, defines the output of the display signal by the data driver 102 in the display device 100 of FIG. 3, the output of the scanning signal by the scanning driver 103 which in response thereto ( selection of pixel rows) is denoted as follows. 以下の説明にて、ゲート線(走査信号線)10に印加され且つこのゲート線に対応する画素行(ゲート線沿いに並ぶ複数の画素PIX)を選択する「走査信号」は、図1に示すゲート線G1,G2,G3,…の夫々に印加される走査信号がHigh状態となる走査信号のパルス(ゲート・パルス)を指す。 In the following description, it is applied to the gate lines (scanning signal lines) 10 and selects a pixel row corresponding to this gate line (plurality of pixels arranged along the gate line PIX) "scanning signal" shown in FIG. 1 refers to the gate lines G1, G2, G3, of ... scan signal scan signal becomes High state applied to each of the pulse (gate pulse). 図9に示されるような画素アレイにおいては、画素PIXに設けられたスイッチング素子SWは、これに接続されたゲート線10を通してゲート・パルスを受けることにより、データ線12から供給される表示信号をこの画素PIXに入力させる。 In the pixel array as shown in FIG. 9, the switching elements SW provided in the pixel PIX, by receiving gate pulses through gates lines 10 connected thereto, a display signal supplied from the data line 12 is input to the pixel PIX.
【0048】 [0048]
上述の第1の工程に対応する期間では、Nラインの映像データに対応する表示信号の出力毎に、ゲート線のYラインにこれに対応する画素行を選択する走査信号が印加される。 In the period corresponding to the first step described above, each output of the display signal corresponding to the image data of N lines, the scanning signal for selecting a pixel row corresponding to the Y line of the gate lines is applied. 従って、走査ドライバ103から走査信号がN回出力される。 Therefore, the scanning signal from the scanning driver 103 is outputted N times. このような走査信号の印加は、上記表示信号の出力毎にゲート線のYライン置きに画素アレイ101の一端(例えば、図3における上端)からその他端(例えば、図3における下端)に向けて順次行われる。 Application of such a scanning signal, one end of the pixel array 101 every Y lines of the gate lines for each output of the display signal (e.g., an upper end in FIG. 3) other end (e.g., the lower end in FIG. 3) toward the It is performed sequentially. このため、第1の工程では(Y×N)ラインのゲート線に相当する画素行が選択され、その各々に映像データから生成された表示信号が供給される。 Therefore, in the first step (Y × N) pixel row corresponding to the gate line of the line is selected, the display signal generated from the video data to each of which is supplied. 図1は、Nの値を4とし、Yの値を1としたときの表示信号の出力タイミング(データ・ドライバ出力電圧のアイ・ダイヤグラム参照)とこれに呼応するゲート線(走査線)の夫々に印加される走査信号の波形を示し、この第1工程の期間は、データ・ドライバ出力電圧1〜4,5〜8,9〜12,…,513〜516,…の各々に対応する。 Figure 1 is a 4 values ​​of N, the output timing of the display signal when the 1 value of Y (see eye diagram of the data driver output voltage) to the gate lines in response to the (scanning lines) respectively shows the waveform of the scanning signal to be applied to the period of the first step, the data driver output voltage 1~4,5~8,9~12, ..., 513 to 516, corresponding to ... each. データ・ドライバ出力電圧1〜4に対してG1からG4のゲート線に走査信号が順次印加され、次のデータ・ドライバ出力電圧5〜8に対してG5からG8のゲート線に走査信号が順次印加され、更なる時間経過の後のデータ・ドライバ出力電圧513〜516に対してG513からG516のゲート線に走査信号が順次印加される。 Data driver output scanning signals to gate lines G4 from G1 is the voltage 1-4 are sequentially applied, the applied scan signals from the G5 for the next data driver output voltage 5-8 to a gate line of G8 are sequentially by the scanning signal from G513 in the gate line G516 to the data driver output voltage 513 to 516 after a further lapse of time are sequentially applied. 即ち、走査ドライバ103から走査信号出力は、画素アレイ101におけるゲート線10のアドレス番号(G1,G2,G3,…,G257,G258,G259,…,G513,G514,G515,…)が増える方向に向けて順次行われる。 That is, the scanning signals output from the scan driver 103, the address number of the gate lines 10 in the pixel array 101 (G1, G2, G3, ..., G257, G258, G259, ..., G513, G514, G515, ...) in the direction of increase sequentially performed toward.
【0049】 [0049]
一方、上述の第2の工程に対応する期間では、ブランキング信号として上述した表示信号のM回の出力毎に、ゲート線のZラインにこれに対応する画素行を選択する走査信号が印加される。 On the other hand, in the period corresponding to the second step described above, the M times of each output of the display signal described above as blanking signal, a scanning signal for selecting a pixel row corresponding to the Z line of the gate lines is applied that. 従って、走査ドライバ103から走査信号がM回出力される。 Therefore, the scanning signal from the scanning driver 103 is output M times. 走査ドライバ103からの走査信号の1回の出力に対し、この走査信号が印加されるゲート線(走査線)の組み合わせは特に限定されないが、第1の工程で画素行に供給された表示信号をこれに長く保持させることや、データ・ドライバ102に掛かる負荷を軽減することを鑑みれば、表示信号の出力毎に走査信号をゲート線のZライン置きに順次印加するとよい。 In response to a single output of the scanning signal from the scanning driver 103, combinations of gate lines the scanning signal is applied (scanning lines) is not particularly limited, a display signal supplied to a pixel row in the first step or be retained longer to, in view of the possible to reduce the load on the data driver 102, it may sequentially applied to every other Z line of the gate line scanning signal to each output of the display signal. 第2工程におけるゲート線への走査信号の印加は、第1工程のそれと同様に画素アレイ101の一端からその他端に向けて順次行われる。 Application of the scan signal to the gate lines in the second step is sequentially performed toward the same Likewise other end from one end of the pixel array 101 of the first step. このため、第2の工程では(Z×M)ラインのゲート線に相当する画素行が選択され、その各々にブランキング信号が供給される。 Therefore, in the second step is selected pixel row corresponding to the gate lines (Z × M) lines, blanking signal is supplied to each of them. 図1は、Mの値を1とし、Zの値を4としたときの上記第1の工程の夫々に続く第2の工程の各々におけるブランキング信号Bの出力タイミングとこれに呼応するゲート線(走査線)の夫々に印加される走査信号の波形を示す。 1, gate lines and 1 the value of M, and response to the output timing of the blanking signal B at each of the second step following the respective of said first step when the four values ​​of Z shows the waveform of the scanning signal applied to each of the (scanning line) s. G1からG4のゲート線に走査信号が順次印加される第1の工程に続く第2の工程では1回のブランキング信号B出力に対してG257からG260に到る4本のゲート線に走査信号が、G5からG8のゲート線に走査信号が順次印加される第1の工程に続く第2の工程では、1回のブランキング信号B出力に対してG261からG264に到る4本のゲート線に走査信号が、G513からG516のゲート線に走査信号が順次印加される第1の工程に続く第2の工程では、1回のブランキング信号B出力に対してG1からG4に到る4本のゲート線に走査信号が、夫々印加される。 The first is in the subsequent second step in the process once the blanking signal B scan signals to four gate lines extending from G257 to G260 for the output of the scanning signal to the gate line G4 from G1 is sequentially applied but, in the first second step that follows the step of scanning signals are sequentially applied from G5 to the gate line of G8, 4 gate lines extending from G261 to G264 relative blanking signal B output once scanning signal is in the first second step that follows the step of scanning signals are sequentially applied to the gate line G516 from G513, 4 present ranging from G1 relative to one blanking signal B output to G4 scanning signal to the gate lines are respectively applied.
【0050】 [0050]
上述のように第1の工程では4本のゲート線の各々に走査信号を順次印加し、第2の工程では4本のゲート線に一斉に走査信号を印加するため、例えばデータ・ドライバ102からの表示信号出力に呼応して、走査ドライバ103の動作を夫々の工程に合わせる必要がある。 A scanning signal to each of the four gate lines in the first step are sequentially applied as described above, since the second step of applying simultaneously to the scanning signal to the four gate lines, for example, from the data driver 102 in response to the display signal output, it is necessary to adjust the operation of the scan driver 103 to each of the steps. 先述したように本実施例で用いられる画素アレイはWXGAクラスの解像度を有し、768ラインのゲート線がこれに並設される。 Pixel array used in the present embodiment as described above has a resolution of WXGA class, the gate lines of the 768 lines are arranged in this. 一方、第1の工程で順次選択される4本のゲート線群(例えば、G1からG4)とこれに続く第2の工程で選択される4本のゲート線群(例えばG257からG260)とは、画素アレイ101におけるゲート線10のアドレス番号が増える方向に沿い252本のゲート線にて離間される。 On the other hand, four gate line groups are sequentially selected in the first step (e.g., G4 from G1) four gate line groups selected by the second step subsequent to the contrary (e.g. from G257 G260) is They are spaced at 252 gate lines along the direction in which the address number of the gate lines 10 is increased in the pixel array 101. 従って、画素アレイに並設された768ラインのゲート線をその垂直方向(又は、データ線の延伸方向)に沿い、256ライン毎に3つの群に分割し、夫々の群毎に走査ドライバ103からの走査信号の出力動作を独立して制御する。 Therefore, the gate lines 768 lines juxtaposed in the pixel array its vertical direction (or, the extending direction of the data line) along, divided into three groups for each 256 lines, the scan driver 103 for each respective group of independently controlling the output operation of the scan signal. このため、図3に示す表示装置では、画素アレイ101沿いに3つの走査ドライバ103−1,103−2,103−3を配置し、夫々からの走査信号の出力動作を走査状態選択信号114−1,114−2,114−3で制御する。 Therefore, in the display device shown in FIG. 3, Place three scan drivers 103-1,103-2,103-3 along the pixel array 101, the output operation scanning state selection signal of the scan signals from the respective 114- controlled by 1,114-2,114-3. 例えば、第1の工程でゲート線G1〜G4を、これに続く第2の工程でゲート線G257〜G260を夫々選択する場合、走査状態選択信号114−1は走査ドライバ103−1に、走査クロックCL3の連続する4パルスに対するゲート線を1ラインずつ順次選択する走査信号出力と、これに続く走査クロックCL3の1パルスに対する走査信号の出力休止とを繰り返す走査状態を指示する。 For example, the gate line G1~G4 in a first step, to each select gate line G257~G260 in a second step subsequent thereto, the scanning state selection signals 114-1 to the scan driver 103-1, scan clock a scanning signal output to sequentially select the gate lines one line for 4 successive pulses of the CL3, indicating a scanning state of repeating the output pause scanning signal for one pulse of the scan clock CL3 which follow. 一方、走査状態選択信号114−2は走査ドライバ103−2に、走査クロックCL3の連続する4パルスに対する走査信号の出力休止と、これに続く走査クロックCL3の1パルスに対する4ラインのゲート線への走査信号出力とを繰り返す走査状態を指示する。 On the other hand, the scanning state selection signals 114-2 to the scan driver 103-2, and outputs rest of the scanning signal to the four consecutive pulses of the scanning clock CL3, to the gate lines of the four lines to one pulse of the scan clock CL3 which follow indicating the scan state to repeat the scanning signal output. また、走査状態選択信号114−3は走査ドライバ103−3に入力される走査クロックCL3を無効にし、これによるに走査信号出力を休止させる。 The scanning state selection signals 114-3 disables the scan clock CL3 inputted to the scan driver 103-3, halting the scanning signal output by this. 夫々の走査ドライバ103−1,103−2,103−3には、走査状態選択信号114−1,114−2,114−3による上述の2つの指示に対応する2つの制御信号伝達網が備えられる。 The respective scan driver 103-1,103-2,103-3, two control signaling networks corresponding to the aforementioned two indicated by the scanning state selection signals 114-1, 114-2, 114-3 is provided It is.
【0051】 [0051]
一方、図1に示される走査開始信号FLMの波形は、時刻t1とt2とで夫々立ち上がる2つのパルスを含む。 On the other hand, the waveform of the scanning start signal FLM as shown in Figure 1 includes two pulses each rises at time t1 and t2. 上記第1の工程による一連のゲート線選択動作は時刻t1に生じる走査開始信号FLMのパルス(Pulse 1と記す、以下、第1パルス)に呼応して、上記第2の工程による一連のゲート線選択動作は時刻t2に生じる走査開始信号FLMのパルス(Pulse 2と記す、以下、第2パルス)に呼応して、夫々開始される。 A series of gate line selection operation by the first step (referred to as Pulse 1, below, the first pulse) the pulse of the scanning start signal FLM that occurs at time t1 in response to a series of gate line according to the second step selection operation (referred to as pulse 2, below, a second pulse) pulses of the scanning start signal FLM that occurs at time t2 in response to, are respectively initiated. 走査開始信号FLMの第1パルスは、1フレーム期間の映像データの表示装置への入力開始(上記垂直同期信号VSYNCのパルスで規定される)にも呼応する。 The first pulse of the scanning start signal FLM is also responsive to input start to display the video data of one frame period (as defined by a pulse of the vertical synchronizing signal VSYNC). 従って、走査開始信号FLMの第1パルス及び第2パルスは、フレーム期間毎に繰り返して生じる。 Therefore, the first pulse and the second pulse of the scanning start signal FLM occurs repeatedly for each frame period. さらに、走査開始信号FLMの第1パルスとこれに続く第2パルスの間隔と、この第2パルスとこれに続く(例えば、次のフレーム期間の)第1パルス)との間隔とを調整することにより、1フレーム期間にて画素アレイに映像データに基づく表示信号を保持する時間を調整できる。 Further, the interval between the first pulse and the second pulse followed by the scanning start signal FLM, and the subsequent second pulse (e.g., the next frame period) to adjust the spacing between the first pulse) allows adjusting the time for holding the display signals based on the video data in the pixel array in one frame period. 換言すれば、走査開始信号FLMに生じる第1パルスと第2パルスとを含めたパルス間隔は、2つの異なる値(時間幅)を交互に取りえる。 In other words, the pulse interval including a first pulse and a second pulse generated scan start signal FLM, may take two different values ​​(time width) alternately. 一方、この走査開始信号FLMは、表示制御回路(タイミング・コントローラ)104で発生される。 On the other hand, the scanning start signal FLM is generated by the display control circuit (timing controller) 104. 以上のことから、上記走査状態選択信号114−1,114−2,114−3は表示制御回路104において走査開始信号FLMを参照して生成できる。 From the above, the scanning state selection signals 114-1, 114-2, 114-3 may be generated with reference to the scanning start signal FLM in the display control circuit 104.
【0052】 [0052]
図1に示される映像データを1ライン毎に画素アレイへ4回書込む毎にブランキング信号を画素アレイへ1回書込む動作は、図5を参照して説明したように4ライン分の映像データを表示装置に入力する時間内に完結する。 Operation writes one document to the pixel array blanking signal video data for each writing four document into the pixel array for each line as shown in FIG. 1, the video of 4 lines as described with reference to FIG. 5 completed within the time for inputting data to the display device. また、これに呼応して、走査信号を画素アレイへ5回出力する。 Further, in response thereto, outputs 5 times a scanning signal to the pixel array. このため、画素アレイの動作に要する水平期間は映像制御信号121の水平走査期間の4/5となる。 Therefore, the horizontal period required for the operation of the pixel array is the 4/5 horizontal scanning period of the video control signal 121. このようにして、1フレーム期間に表示装置に入力される映像データ(これに基づく表示信号)とブランキング信号との画素アレイ内の全画素への入力は、この1フレーム期間にて完結する。 In this way, the input to all the pixels in the pixel array of the image data input to the display device in one frame period (display signal based on this) and blanking signal is completed in one frame period.
【0053】 [0053]
図1に示したブランキング信号は、表示制御回路104又はその周辺回路で擬似的な映像データ(以下、ブランキング・データ)を生成し、これをデータ・ドライバ102に転送して、データ・ドライバ102内で生成させても、予めデータ・ドライバ102にブランキング信号を生成させる回路を設け、表示制御回路104から転送される水平クロックCL1の特定のパルスに応じてブランキング信号を画素アレイ101に出力させてもよい。 Blanking signal shown in FIG. 1, the display control circuit 104 or pseudo image data (hereinafter, blanking data) in the peripheral circuit thereof to generate, and transfers it to the data driver 102, data driver also be generated in 102, in advance data driver 102 to the blanking signal provided circuit to generate the pixel array 101 the blanking signal in response to a particular pulse of the horizontal clock CL1 transferred from the display control circuit 104 it may be output. 前者の場合、表示制御回路104又はその周辺にフレーム・メモリを設け、これに格納されるフレーム期間毎の映像データからブランキング信号を強めるべき画素(この映像データにより高い輝度で表示される画素)を表示制御回路104により特定させ、画素に応じて暗さの異なるブランキング信号をデータ・ドライバ102に生成させるブランキング・データを生成させてもよい。 In the former case, the frame memory provided in the display control circuit 104 or around, the pixel should enhance the blanking signal from the video data for each frame period are stored in this (pixel to be displayed at a high luminance by the image data) is specified by the display control circuit 104, it may be generated a blanking data to generate different blanking signals darkness in accordance with the pixel data driver 102. 後者の場合は、データ・ドライバ102にて水平クロックCL1のパルス数をカウントさせ、そのカウント数に応じて画素を黒又はこれに近い暗い色(例えば、Charcoal Grayのような色)に表示させる表示信号を出力させる。 In the latter case, display by the data driver 102 to count the number of pulses of the horizontal clock CL1, dark color close black or to a pixel in accordance with the count number (e.g., color like Charcoal Gray) to be displayed on the to output a signal. 液晶表示装置の一部は、画素の輝度を決める複数の階調電圧を表示制御回路(タイミング・コンバータ)104にて生成する。 Some of the liquid crystal display device is produced in a plurality of gradation display control circuit voltage (timing converter) 104 which determines the brightness of the pixel. このような液晶表示装置においては、複数の階調電圧をデータ・ドライバ102にて転送し、データ・ドライバ102により映像データに応じた階調電圧を選択させ且つ画素アレイに出力させるが、同様にして、データ・ドライバ102による水平クロックCL1のパルスに応じた階調電圧の選択でブランキング信号を発生させてもよい。 In such a liquid crystal display device transfers the plurality of gray scale voltages by the data driver 102, the data driver 102 is to be output to and pixel array to select a gray voltage corresponding to the video data, in the same manner Te may generate a blanking signal at a selected gray scale voltage corresponding to the pulse of the horizontal clock CL1 by the data driver 102.
【0054】 [0054]
図1に示された本発明による画素アレイへの表示信号の出力方法(OutputtingManner)及びこれに呼応する夫々のゲート線(走査線)への走査信号の出力方法は、入力される走査状態選択信号114に応じて複数のゲート線に同時に走査信号を出力する機能を有する走査ドライバ103を備えた表示装置を駆動するに好適である。 Output method of a display signal to the pixel array according to the present invention shown in FIG. 1 (OutputtingManner) and the gate line of each of response to the output method of the scanning signal to the (scan line), the scanning state selection signal inputted 114 is suitable for driving a display device including a scan driver 103 has a function of outputting simultaneously scan signals to the plurality of gate lines according to. 一方、走査ドライバ103−1,103−2,103−3の夫々に上述の如く複数の走査線へ同時に走査信号を出力させることなく、走査クロックCL3のパルス毎にゲート線(走査線)の1ライン毎に走査信号を順次出力させても本実施例による画像表示動作を行うことができる。 On the other hand, without outputting a scanning signal simultaneously to a plurality of scanning lines as described above to each of the scan driver 103-1,103-2,103-3, the gate line for each pulse of the scan clock CL3 (scanning lines) 1 even when the scanning signals are sequentially output for each line can be performed image display operation according to the present embodiment. このような走査ドライバ103の動作により、4ラインの映像データを1ラインずつ画素行の1つに順次入力する(映像データが4回出力される上記第1工程)毎にブランキング・データを別の画素行の4つに入力する(ブランキング・データが1回出力される上記第1工程)ことを繰り返す本実施例の画像表示動作は、図4に示される表示信号と走査信号との夫々の出力波形で説明される。 The operation of the scan driver 103, another blanking data for each successively inputting video data of 4 lines to one pixel row by one line (the first step the video data is output 4 times) this embodiment repeats the input to four pixel rows (the first step of blanking data is output once) that the image display operation, each of the display signal and the scan signal shown in FIG. 4 s described in the output waveform.
【0055】 [0055]
図4を参照して説明される表示装置の駆動方法は、図1と同様に図3に示された表示装置が参照される。 The driving method thereof with reference to the display apparatus described with FIG. 4, the display device shown in FIG. 3 as in FIG. 1 is referred to. 走査ドライバ103−1,103−2,103−3の各々は、走査信号を出力する端子を256個備える。 Each of the scan driver 103-1,103-2,103-3 includes 256 a terminal for outputting the scan signal. 換言すれば、各走査ドライバ103は最大256ラインのゲート線に走査信号を出力できる。 In other words, each scan driver 103 may output a scan signal to the gate lines up to 256 lines. 一方、画素アレイ101(例えば、液晶表示パネル)には768ラインのゲート線10とその夫々に対応する画素行が設けられる。 On the other hand, the pixel array 101 (e.g., a liquid crystal display panel) pixel rows is provided corresponding to the gate line 10 of the 768 lines in its respective the. このため、3つの走査ドライバ103−1,103−2,103−3は画素アレイ101の垂直方向(これに設けられたデータ線12の延伸方向)に沿う一辺に順次並ぶ。 Accordingly, three of the scan driver 103-1,103-2,103-3 sequentially arranged in one side along the (extending direction of the data lines 12 provided to) a vertical direction of the pixel array 101. 走査ドライバ103−1はゲート線群G1〜G256に、走査ドライバ103−2はゲート線群G257〜G512に、走査ドライバ103−3はゲート線群G513〜G768に走査信号を夫々出力し、表示装置100の全画面(画素アレイ101の全域)における画像表示を制御する。 The scan driver 103-1 gate line group G1~G256, scan driver 103-2 to the gate line group G257~G512, scan driver 103-3 scanning signals respectively outputted to the gate line group G513~G768, the display device controlling the image display in the 100 full-screen (all pixel array 101). 図1を参照して説明された駆動方法が適用される表示装置と図4を参照して以下に説明される駆動方法が適用される表示装置とは、以上の走査ドライバ配置を有することで共通する。 The reference display driving method described the driving method is described below with reference to the display device and FIG. 4 to be applied is applied device 1, common to have an arrangement more scan drivers to. また、走査開始信号FLMの波形が映像データを画素アレイに入力する一連の走査信号出力を開始させる第1パルスとブランキング・データを画素アレイに入力する一連の走査信号出力を開始させる第2パルスとフレーム期間毎に含むことで、図1を参照して説明された表示装置の駆動方法と図4を参照して説明されるそれとは共通する。 The second pulse waveform of the scanning start signal FLM is to initiate a series of scan signal output to input the first pulse and the blanking data to initiate a series of scan signal output to the input video data to the pixel array in the pixel array and the inclusion in each frame period, common from that described with reference to the driving method and Fig. 4 of the display device described with reference to FIG. さらに、走査ドライバ103が上記走査開始信号FLMの第1パルス及び第2パルスの夫々を走査クロックCL3で取り込み、その後、走査クロックCL3に呼応して走査信号を出力すべき端子(又は端子群)を映像データ又はブランキング・データの画素アレイへの取り込み(Acquisition)に応じて順次シフトすることでも、図1の信号波形に拠る表示装置の駆動方法と図4の信号波形に拠るそれとは共通する。 Further, the scan driver 103 captures each of the first pulse and the second pulse of the scanning start signal FLM in the scanning clock CL3, then the terminal should output the scan signals in response to scan clock CL3 (or terminal group) also by sequentially shifted in accordance with the uptake (Acquisition) to the video data or blanking data of the pixel array, due common with it the driving method and the signal waveform of FIG. 4 of the display device due to the signal waveform of FIG.
【0056】 [0056]
しかし、図4を参照して説明される本実施例の表示装置の駆動方法では、走査状態選択信号114−1,114−2,114−3の役割が図1を参照して説明されたそれらと相違する。 However, in the driving method of the display device of the present embodiment described with reference to FIG. 4, their role in the scanning state selection signals 114-1, 114-2, 114-3 has been described with reference to FIG. 1 and different. 図4には、走査状態選択信号114−1,114−2,114−3の夫々の波形がDISP1,DISP2,DISP3として示される。 4 shows a waveform of each of the scanning state selection signals 114-1, 114-2, 114-3 are shown as DISP1, DISP2, DISP3. 走査状態選択信号114は、まず、その各々が制御する領域(例えば、DISP2の場合、ゲート線群G257〜G512に対応する画素群)に適用される動作条件に応じて、この領域における走査信号の出力動作を決める。 Scanning state selection signal 114 first regions, each of which controls (for example, in the case of DISP2, pixel group corresponding to the gate line group G257~G512) according to the operating conditions that apply to a scanning signal in this region determine the output operation. 図4において、データ・ドライバ出力電圧が4ラインの映像データに応じた表示信号L513〜L516の出力を示す期間(表示信号L513〜L516が出力される上記第1工程)では、これらの表示信号が入力される画素行に対応したゲート線G513〜G516に走査ドライバ103−3から走査信号が印加される。 4, in the period (the first step the display signal L513~L516 is output) indicating the output of the display signal L513~L516 the data driver output voltage corresponding to the video data of four lines, these display signals scanning signal from the scanning driver 103-3 is applied to the gate line G513~G516 corresponding to the pixel row to be inputted. このため、走査ドライバ103−3に転送される走査状態選択信号114−3は、走査クロックCL3に呼応して(1回のゲート・パルス出力毎に)ゲート線G513〜G516の1ライン毎に順次走査信号を出力する所謂1ライン毎のゲート線選択を行う。 Therefore, the scanning state selection signals 114-3 to be transferred to the scan driver 103-3 to (for a single gate pulse for each output) in response to the scanning clock CL3 sequentially each line of the gate lines G513~G516 performing gate line selection of so-called 1 each line for outputting a scan signal. これによりゲート線G513に対応する画素行に表示信号L513が、次いでゲート線G514に対応する画素行に表示信号L514が、さらにゲート線G515に対応する画素行に表示信号L515が、最後にゲート線G516に対応する画素行に表示信号L516が夫々1水平期間(水平クロックCL1のパルス間隔で規定される)に亘り供給される。 Thus the display signals L513 to the pixel row corresponding to the gate line G513, then the display signal L514 to the pixel row corresponding to the gate line G514 may further display signals L515 to the pixel row corresponding to the gate line G515, the end gate line display signals L516 to the pixel row corresponding to G516 are supplied over respective one horizontal period (defined by the pulse interval of the horizontal clock CL1).
【0057】 [0057]
一方、この表示信号L513〜L516が水平期間毎に(水平クロックCL1のパルスに呼応して)順次出力される第1工程に続く上記第2工程では、この第1工程に対応する4水平期間に続く1水平期間にブランキング信号Bが出力される。 On the other hand, in the display signal L513~L516 within each horizontal period (in response to pulses of the horizontal clock CL1) first follows the step the second step are sequentially output, the four horizontal period corresponding to the first step continued 1 horizontal period to the blanking signal B is outputted. 本実施例では、表示信号L516出力と表示信号L517出力との間に出力されるブランキング信号Bをゲート線群G5〜G8に対応する画素行の夫々に供給する。 In this embodiment, it supplied to each of the pixel row corresponding to the blanking signal B of the gate line group G5~G8 output between the display signal L517 output display signal L516 output. このため、走査ドライバ103−1は、このブランキング信号Bの出力期間にゲート線G5〜G8の4ライン全てに走査信号を印加する所謂4ライン同時のゲート線選択を行わねばならない。 Therefore, the scan driver 103-1, must be made a so-called fourth gate line selection lines simultaneously applying a scan signal to all four lines of the gate lines G5~G8 the output period of the blanking signal B. しかしながら、図4に拠る画素アレイの表示動作では、上述の如く、走査ドライバ103は走査クロックCL3に呼応して(その1回のパルスに対して)1本のゲート線のみへの走査信号印加を開始するが、複数のゲート線には走査信号印加開始しない。 However, in the display operation of the pixel array according to FIG. 4, as described above, a scanning signal application of the scan driver 103 in response to the scanning clock CL3 into only one gate line (Part one the pulse) start, but a plurality of gate lines do not start scanning signal application. 換言すれば、走査ドライバ103は複数のゲート線の走査信号パルスを同時に立ち上げない。 In other words, the scan driver 103 is not launched at the same time a scan signal pulses of a plurality of gate lines.
【0058】 [0058]
このため、走査ドライバ103−1に転送される走査状態選択信号114−1は、走査信号を印加すべきゲート線のZラインの少なくとも(Z−1)ラインにブランキング信号Bの出力前に走査信号を印加し、且つ走査信号の印加時間(走査信号のパルス幅)を水平期間の少なくともN倍の期間に延ばすように走査ドライバ103−1を制御する。 Therefore, the scanning state selection signals 114-1 to be transferred to the scan driver 103-1, the Z line of the gate lines to be applied to the scanning signal at least (Z-1) scan before the output of the blanking signal B to the line applying a signal, and controls the scan driver 103-1 to extend at least N times the period of the horizontal period (pulse width of the scanning signal) application time of the scanning signal. この変数Z,Nは、上述の映像データを画素アレイに書き込む第1工程及びブランキング・データを画素アレイに書き込む第2工程の説明で記した第2工程におけるゲート線の選択数:Z、及び第1工程における表示信号の出力回数:Nである。 The variable Z, N is the number of selected gate line in the second step noted in the description of the second step of writing the first step and blanking data is written to the above-described image data to the pixel array in the pixel array: Z, and the number of output times of the display signal in the first step: a N. 例えば、ゲート線G5には表示信号L514の出力開始時刻から、ゲート線G6には表示信号L515の出力開始時刻から、ゲート線G7には表示信号L516の出力開始時刻から、ゲート線G8には表示信号L516の出力終了時刻(これに続くブランキング信号B出力開始時刻)から水平期間の5倍の期間に亘って走査信号が夫々印加される。 For example, the display from the output start time of the display signal L514 to the gate line G5, the output start time of the display signal L515 to the gate lines G6, the output start time of the display signal L516 to the gate line G7, the gate line G8 scanning signals are respectively applied from the output end time of the signal L516 (blanking signal B output start time subsequent thereto) over five times the period of the horizontal period. 換言すれば、走査ドライバ103によるゲート線群G5〜G8のゲート・パルスの夫々の立ち上がり時刻は、走査クロックCL3に呼応させて1水平期間毎に順次ずらされるも、夫々のゲート・パルスの夫々の立ち下がり時刻を立ち上がり時刻のN水平期間以降に遅らせることで、上記ブランキング信号出力期間にゲート線群G5〜G8のゲート・パルスの全てを立ち上がった(図4ではHighの)状態にする。 In other words, the gate pulse rise time of each of the gate line group G5~G8 by the scanning driver 103 also sequentially shifted every horizontal period by response to the scanning clock CL3, each of the gate pulses each of the down time to delay after the N horizontal periods of rising time, to all upstanding (in FIG. 4 High) state of the gate pulse of the gate line group G5~G8 to the blanking signal output period. このようにゲート・パルスの出力を制御する上で、走査ドライバ103にシフトレジスタ動作機能を含ませることが望ましい。 On this way to control the output of the gate pulse, it is desirable to include the shift register operation function to the scan driver 103. なお、対応する画素行にブランキング信号が供給されるゲート線G1〜G12のゲート・パルスに示されたハッチング領域については後述する。 Incidentally, the blanking signal to a corresponding pixel row will be described later hatched region shown in gate pulse of the gate line G1~G12 supplied.
【0059】 [0059]
これに対し、この期間(表示信号L513〜L516が出力される上記第1工程)及びこれに続く第2工程の間に、走査ドライバ103−2から走査信号を受けるゲート線群G257〜G512の夫々に対応する画素行には表示信号が供給されない。 In contrast, during this period (the first step the display signal L513~L516 is output) and subsequent second step, each of the gate line group G257~G512 receiving a scanning signal from the scanning driver 103-2 s the display signal is not supplied to the pixel row corresponding to the. このため、走査ドライバ103−2に転送される走査状態選択信号114−2は、この第1工程及び第2工程に亘る期間にて走査クロックCL3を走査ドライバ103−2に対して無効(Ineffective for the Scanning Driver 103−2)にする。 Therefore, the scanning state selection signals 114-2 to be transferred to the scan driver 103-2 is invalid (Ineffective for the scanning driver 103-2 scanning clock CL3 during the period over the first and second steps to the Scanning Driver 103-2). このような走査状態選択信号114による走査クロックCL3の無効化は、これが転送される走査ドライバ103から走査信号が出力される領域内の画素群に表示信号やブランキング信号を供給する場合においても所定のタイミングで適用してもよい。 Disabling the scanning clock CL3 by such scanning state selection signal 114, a predetermined even if this is to supply a display signal and a blanking signal to the pixel group in the region where the scan signal is output from the scan driver 103 to be transferred it may be applied in the timing. 図4には、走査ドライバ103−1での走査信号出力に応じた走査クロックCL3の波形が示される。 4 shows a waveform of the scanning clock CL3 corresponding to the scanning signal output by the scan driver 103-1 is shown. この走査クロックCL3のパルスは、表示信号やブランキング信号の出力間隔を規定する水平クロックCL1のパルスに呼応して生じるものの、表示信号L513,L517,…の出力開始時刻にはパルスが生じない。 Pulses of the scanning clock CL3, although occurs in response to pulses of the horizontal clock CL1 which defines the output interval of the display signal and blanking signal, the pulse does not occur in the display signals L513, L517, ... output start time of the. このように表示制御回路104から走査ドライバ103に転送される走査クロックCL3を特定の時刻にて無効にする動作を、走査状態選択信号114で行うことができる。 The scanning clock CL3 transferred in this way from the display control circuit 104 to the scan driver 103 operates to disable at a particular time, it can be carried out in a scanning state selection signal 114. 走査ドライバ103に対する走査クロックCL3の部分的な無効化は、これに応じた信号処理経路を走査ドライバ103に組み込み、この信号処理経路の動作を走査ドライバ103に転送される走査状態選択信号114で開始させてもよい。 Partial disabling of the scanning clock CL3 for scanning driver 103 incorporates a signal processing path corresponding thereto to the scanning driver 103, starts the scanning state selection signal 114 to be transferred to the operation of the signal processing path in the scanning driver 103 it may be. なお、図4には示されないが、映像データの画素アレイへの書込みを制御する走査ドライバ103−3もブランキング信号Bの出力開始時刻にて走査クロックCL3に対して不感となる。 Although not shown in FIG. 4, the insensitive to the scanning clock CL3 at the output start time of the scan driver 103-3 may blanking signal B for controlling writing of the pixel array of image data. これにより、ブランキング信号Bの出力による第2工程に続く第1工程で映像データに拠る表示信号が供給される画素行に走査ドライバ103−3がブランキング信号を誤って供給することが防げる。 Accordingly, prevented that blanking signal scanning driver 103-3 to the pixel row to which the display signal due to the video data is supplied in the first step following the second step by the output of B is supplied incorrectly blanking signal.
【0060】 [0060]
次に、走査状態選択信号114は、夫々が制御する領域にて順次生成される走査信号のパルス(ゲート・パルス)を、これがゲート線に出力される段階で無効にする。 Next, the scanning state selection signal 114, a pulse (gate pulse) of the scan signals are sequentially generated in the region which controls the respective which are disabled in step output to the gate line. この機能は、図4による表示装置の駆動方法にて、ブランキング信号を画素アレイに供給する走査ドライバ103内での信号処理に、これに転送された走査状態選択信号114を関与させる。 This feature, in the driving method of the display device according to FIG. 4, blanking the ranking signal to the signal processing in the scanning driver 103 supplies the pixel array, to involve scanning state selection signal 114 transferred thereto. 図4に示される3つの波形DISP1,DISP2,DISP3は、走査ドライバ103−1,103−2,103−3の夫々の内部における信号処理に関与する走査状態選択信号114−1,114−2,114−3を示し、これがLow−levelにあるときゲート・パルスの出力を有効にする。 Three waveforms shown in FIG. 4 DISP1, DISP2, DISP3 is responsible for signal processing in the interior of each of the scan driver 103-1,103-2,103-3 scanning state selection signals 114-1 and 114-2, It indicates 114-3, which enable the output of the gate pulse when in the Low-level. また、走査状態選択信号114−1の波形DISP1は、上述の第1工程による画素アレイへの表示信号出力期間中にてHigh−levelとなり、この期間内に走査ドライバ103−1で生じるゲート・パルスの出力を無効にする。 The waveform DISP1 scanning state selection signals 114-1, High-level next C. in display signal output period of the pixel array according to the first step described above, the gate pulse generated by the scan driver 103-1 in this period to disable the output of.
【0061】 [0061]
例えば、表示信号L513〜L516が画素アレイに供給される4水平期間にてゲート線G1〜G7に夫々応じた走査信号に生じるゲート・パルスは、この期間にHigh−levelとなる走査状態選択信号DISP1により、夫々の出力をハッチングされたように無効にされる。 For example, the gate pulse generated in each scanning signal corresponding to the gate line G1~G7 at 4 horizontal periods in which the display signal L513~L516 is supplied to the pixel array, the scanning state selection signal becomes High-level during this period DISP1 Accordingly, the disable output of each as hatched. これにより、或る期間にてブランキング信号を供給すべき画素行に映像データに拠る表示信号が誤って供給されることを防ぎ、これらの画素行によるブランキング表示(これらの画素行に表示されていた映像の消去)を確実に行い、また、映像データに拠る表示信号自体の強度の損失を防ぐ。 This prevents the display signal due to the video data to a pixel row to be supplied to the blanking signal at a certain period is supplied by mistake, blanking the display by these pixel rows (appear on the pixel lines erasing) the image was certainly done, also prevent the loss of strength of the display signal itself due to the video data. また、表示信号L513〜L516を出力する4水平期間と表示信号L517〜L520を出力する次の4水平期間との間のブランキング信号Bを出力する1水平期間にて、走査状態選択信号DISP1はLow−levelとなる。 Further, in one horizontal period to output a blanking signal B between the next four horizontal periods for outputting a display signal L517~L520 four horizontal period to output the display signal L513~L516, scanning state selection signal DISP1 is the Low-level. これにより、この期間にゲート線G5〜G8に夫々応じた走査信号に生じるゲート・パルスは、一斉に画素アレイに出力され、この4ラインのゲート線に応じた画素行を同時に選択して、その各々にブランキング信号Bを供給する。 Thus, the gate pulse generated in each corresponding scan signals during this period gate line G5~G8 is simultaneously outputted to the pixel array, simultaneously selects a pixel row corresponding to the gate line of the four lines, the each supplying blanking signal B to.
【0062】 [0062]
以上のように、図4による表示装置の表示動作では、走査状態選択信号114により、これが転送される走査ドライバ103の動作状態(上記第1工程及び上記第2工程のいずれかによる動作状態、又は、これらのいずれにも拠らない非動作状態)のみならず、その動作状態に応じて走査ドライバ103で生成されたゲート・パルスの出力の有効性も決められる。 As described above, in the display operation of the display device according to FIG. 4, the scanning state selection signal 114, which is the operating state according to any one of the operating state (the first step and the second step of the scan driver 103 to be transferred, or these not any in depend not inactive state) but also, also determined the efficacy of the output of the gate pulse generated by the scan driver 103 in accordance with the operating state. なお、これらの走査状態選択信号114による走査ドライバ103(これからの走査信号出力)の一連の制御は、画素アレイへの映像データに拠る表示信号書込み及びブランキング信号書込みのいずれに対しても走査開始信号FLMに呼応してゲート線G1に対する走査信号出力から開始される。 A series of control scanning start for any of the display signal writing and blanking signal writing due to the video data to the pixel array of the scan driver 103 according to the scanning state selection signal 114 (coming scanning signal output) in response to the signal FLM is started from the scanning signal output to the gate line G1. 図4には、走査開始信号FLMの上記第2パルスに呼応して、走査状態選択信号DISP1により順次シフトする走査ドライバ103によるゲート線のライン選択動作(4ライン同時選択動作)を主に示す。 FIG. 4, in response to the second pulse of the scanning start signal FLM, mainly showing line selection operation of the gate line by the scanning driver 103 for sequentially shifting the scanning state selection signal DISP1 (4-line simultaneous selection operation). 図4には示されないものの、これによる表示装置の動作にて、走査ドライバ103によるゲート線の1ライン毎選択動作も走査開始信号FLMの第1パルスに呼応させて順次シフトする。 Although not shown in FIG. 4, in operation of the display device according to this, one line per selection operation of the gate line by the scanning driver 103 is responsive to the first pulse of the scanning start signal FLM to successively shift. このため、図4における表示装置の動作でもフレーム期間毎に走査開始信号FLMで2種類の画素アレイの走査を1度ずつ開始させる必要があり、走査開始信号FLMの波形には第1パルスとこれに続く第2パルスとが現われる。 Therefore, there scanning two types of pixel array must be initiated by one degree at a scanning start signal FLM for each frame period in the operation of the display device in FIG. 4, the waveform of the scanning start signal FLM which a first pulse and the second pulse following the appears.
【0063】 [0063]
以上に述べた図1及び図4による表示装置の駆動方法のいずれにおいても、画素アレイ101の一辺沿いに並ぶ走査ドライバ103及びこれに送られる走査状態選択信号114の数は図3や図9を参照して説明した画素アレイ101の構造を変えることなく変更可能であり、3つの走査ドライバ103に分担させた夫々の機能を一つの走査ドライバ103にまとめてもよい(例えば、走査ドライバ103内部を上記3つの走査ドライバ103−1,103−2,103−3の夫々に応じた回路セクションに分ける)。 In any of the driving method of the display device according to FIGS. 1 and 4 as described above, the number is 3 and 9 of the scanning state selection signal 114 that is sent to the scanning driver 103 and this line up along one side of the pixel array 101 it can be changed without changing the structure of the pixel array 101 described with reference, may be collectively three scan drivers 103 husband was shared people to function in one of the scanning driver 103 (e.g., an internal scan driver 103 divided into circuit sections corresponding to each of the three scan drivers 103-1,103-2,103-3).
【0064】 [0064]
図6は、本実施例の表示装置による画像表示タイミングを連続する3つのフレーム期間に亘り示すタイミング・チャートである。 Figure 6 is a timing chart showing over three successive frame periods of image display timing of the display device of the present embodiment. 各フレーム期間の冒頭にて、1番目の走査線(上記ゲート線G1に相当)からの画素アレイへの映像データ書込みが走査開始信号FLMの第1パルスにより開始され、この時刻から時間:Δt1が経過した後、この1番目の走査線からの画素アレイへのブランキング・データ書込みが走査開始信号FLMの第2パルスにより開始される。 At the beginning of each frame period, the first scan line image data writing to the pixel array (corresponding to the gate line G1) is started by the first pulse of the scanning start signal FLM, the time from time: .DELTA.t1 is after a lapse of, blanking data is written to the pixel array from the first scanning line is started by the second pulse of the scanning start signal FLM. さらに、走査開始信号FLMの第2パルスの発生時刻から時間:Δt2が経過した後、次のフレーム期間に表示装置に入力される映像データの画素アレイへの書込みが走査開始信号FLMの第1パルスにより開始される。 In addition, the time from the second pulse generation time of the scanning start signal FLM: .DELTA.t2 after a lapse, the first pulse of the write scan start signal FLM to the pixel array of the image data input to the display device the next frame period It is initiated by. なお、本実施例においては、図6に示された時間:Δt1'は時間:Δt1と同じであり、時間:Δt2'は時間:Δt2と同じである。 In the present embodiment, the indicated times in Figure 6: .DELTA.t1 'Time: the same as .DELTA.t1, Time: .DELTA.t2' time: the same as .DELTA.t2. 画素アレイへの映像データ書込みの進行とブランキング・データ書込みのとは、双方が1水平期間にて選択するゲート線のライン数(前者1ライン、後者4ライン)が相違するも、時間経過に対して略同様に進行する。 The as progress of the video data writing and blanking writing data to the pixel array, both the number of lines of the gate lines selected in one horizontal period (the former one line, the latter four lines) also differs, over time proceeds substantially the same as for. このため、画素アレイにおける走査線の位置に依らず、その夫々に対応する画素行が映像データに拠る表示信号を保持する期間(これを受ける時間を含めて概ね上記時間:Δt1に亘る)とこの画素行がブランキング信号を保持する期間(これを受ける時間を含めて概ね上記時間:Δt2に亘る)とは画素アレイの垂直方向に亘り概ね一様となる。 Therefore, regardless of the position of the scanning lines in the pixel array, that each pixel row corresponding to the period of holding the display signal due to the video data (generally the time including the time for receiving this: over .DELTA.t1) of Toko (roughly the time including the time for receiving this: over .DELTA.t2) period during which a pixel row holds the blanking signal becomes substantially uniform over the vertical direction of the pixel array and. 換言すれば、画素アレイにおける画素行の表示輝度のばらつきが抑えられる。 In other words, variation in the display luminance of the pixel rows in the pixel array is suppressed. 本実施例では、図6に示すように画素アレイにおける映像データの表示期間とブランキング・データの表示期間とに、1フレーム期間の67%と33%とを夫々割り当て、これに応じた走査開始信号FLMのタイミング調整した(上記時間Δt1とΔt2とを調整した)が、この走査開始信号FLMのタイミングの変更により、映像データの表示期間とブランキング・データの表示期間とは適宜変更され得るする。 In this embodiment, the display period of the display period and the blanking data of the image data in the pixel array as shown in FIG. 6, 67% and 33% and the respective allocation of one frame period, the scan start according to this and timing adjustment signal FLM is (was adjusted and the time Δt1 and .DELTA.t2), by changing the timing of the scanning start signal FLM, which may be modified as appropriate to the display period of the display period and the blanking data of the video data .
【0065】 [0065]
このような、図6に拠る画像表示タイミングで表示装置を動作させたときの、画素行の輝度応答の一例を図7に示す。 Such, when operating the display device in the image display timing according to Fig. 6, an example of luminance response of the pixel row shown in FIG. この輝度応答は、図3の画素アレイ101としてWXGAクラスの解像度を有し且つノーマリ黒表示モードで動作する液晶表示パネルを用い、映像データとして画素行を白く表示する表示オンデータを、ブランキング・データとして画素行を黒く表示する表示オフデータを夫々書き込む。 The luminance response is a liquid crystal display panel that operates and normally black display mode has a resolution of WXGA class as the pixel array 101 of FIG. 3, the display-on data to be displayed in white pixel row as the video data, the blanking writing each display off data for displaying black pixel row as data. 従って、図7の輝度応答は、この液晶表示パネルの画素行に対応する液晶層の光透過率の変動を示す。 Therefore, the luminance response of FIG. 7 shows the variation in the light transmittance of the liquid crystal layer corresponding to the pixel row of the liquid crystal display panel. 図7に示すように画素行(これに含まれる各画素)は1フレーム期間にて、まず映像データに応じた輝度に応答し、その後、黒輝度に応答する。 At the 1 frame period (each pixel contained therein) pixel row as shown in FIG. 7, first, in response to luminance corresponding to the video data, then, it responds to the black luminance. 液晶層の光透過率はこれに印加される電界の変動に対して比較的緩く応答するも、その値は図7から明らかなようにフレーム期間毎に映像データに対応する電界及びブランキング・データに対応する電界のいずれにも十分に応答する。 Also respond relatively loosely with respect to variations in the electric field light transmittance of the liquid crystal layer is applied thereto, the electric field and blanking data whose value corresponds to the video data for each frame period, as is apparent from FIG. 7 enough to respond to any of the corresponding electric field. 従って、フレーム期間に画面(画素行)に生成された映像データによる画像は、この画像がフレーム期間内に画面(画素行)から十分に消去されて、インパルス型の表示装置と同様な状態で表示される。 Therefore, the image by the image data generated on the screen (pixel row) in the frame period, the image is erased sufficiently from the screen (pixel row) in the frame period, the display in the same condition and an impulse type display device It is. このような映像データによる画像のインパルス型の応答により、これに生じる動画ぼやけを低減することが可能となる。 The response of such an impulse-type image based on the video data such, it is possible to reduce moving image blurring occurs in this. このような効果は、画素アレイの解像度を変更しても、図2に示すドライバ・データの水平期間における帰線期間の割合を変更しても同様に得られる。 Such effects, changing the resolution of the pixel array obtained also by changing the ratio of the blanking period in the horizontal period of the driver data shown in FIG.
【0066】 [0066]
以上に述べた本実施例では、上述の第1工程で映像データの1ライン毎に生成される表示信号を画素アレイに4回順次出力し且つその夫々をゲート線の1ラインに相当する画素行に順次供給し、これに続く第2工程でブランキング信号を画素アレイに1回順次出力し且つこれをゲート線の4ラインに相当する画素行に供給した。 In the present embodiment described above, pixel rows corresponding to one line of four sequential outputs and the respective gate lines in the pixel array display signal generated for each line of video data in the first step of the above sequentially supplied to and once sequentially outputted and this blanking signal in a subsequent second step in the pixel array which was supplied to the pixel row corresponding to the four lines of the gate lines. しかし、第1工程における表示信号の出力回数:N(この値は、画素アレイに書き込まれるライン・データの数にも相当する)は4に限られず、第2工程におけるブランキング信号の出力回数:Mは1に限られない。 However, the number of output times of the display signal in the first step: N (this value also corresponds to the number of line data to be written to the pixel array) is not limited to four, the number of outputs of the blanking signal in the second step: M is not limited to one. また、第1工程にて1回の表示信号出力に対して走査信号(選択パルス)が印加されるゲート線のライン数:Yは1に限られず、第2工程にて1回のブランキング信号出力に対して走査信号が印加されるゲート線のライン数:Zは4に限られない。 The scanning signal to one of the display signal output in the first step the number of lines of the gate lines (selection pulse) is applied: Y is not limited to 1, one of the blanking signal in the second step number of lines of the gate lines scanning signal is applied to the output: Z is not limited to four. これらの因子N,Mは、M<Nなる条件を満たす自然数であり且つNは2以上である条件を満たすことが要請される。 These factors N, M is, M <N becomes satisfying a natural number and N is requested to meet the conditions is two or more. また、因子YはN/Mより小さい自然数であること、因子ZはN/M以上の自然数であることが夫々要請される。 Also, factor Y it is N / M is less than a natural number, factor Z may be are respectively requested is a natural number greater than N / M. また、N回の表示信号出力とM回のブランキング信号出力とを行う1周期をNラインの映像データが表示装置に入力される期間内に完結させる。 Further, to complete one cycle of performing the blanking signal output N times of the display signal output and M times within a period video data of N lines is input to the display device. 換言すれば、画素アレイの動作における水平期間の(N+M)倍の値を、映像データの表示装置への入力における水平走査期間のN倍の値以下にする。 In other words, the value of (N + M) times the horizontal period in the operation of the pixel array, to less than N times the value of the horizontal scanning period at the input to the display device of image data. 前者の水平期間は水平クロックCL1のパルス間隔で、後者の水平走査期間は映像制御信号の一つである水平同期信号HSYNCのパルス間隔で夫々規定される。 Horizontal period of the former in the pulse interval of the horizontal clock CL1, the latter horizontal scanning period are respectively defined by the pulse interval of the horizontal synchronizing signal HSYNC which is one of the video control signal.
【0067】 [0067]
このような画素アレイの動作条件によれば、Nラインの映像データが表示装置に入力される期間Tinにデータ・ドライバ102から(N+M)回の信号出力、即ち上述の第1工程及びこれに続く第2工程からなる1周期の画素アレイ動作を行う。 According to the operating conditions of the pixel array, the period Tin video data of N lines is input to the display device from the data driver 102 (N + M) times of the signal output, i.e. the first step and subsequent above performing pixel array operation of one cycle of a second step. このため、この1周期にて表示信号出力及びブランキング信号出力の各々に割り当てられる時間(以下、Tinvention)は、期間TinにNラインの映像データに応じた表示信号を順次出力するときの1回の信号出力に要する時間(以下、Tprior)の(N/(N+M))倍に減少する。 Therefore, the time allocated to each of the display signal output and blanking signal output by the one period (hereinafter, Tinvention) is one when sequentially outputting the display signals corresponding to the image data of N lines in the period Tin the time required for the signal output (hereinafter, Tprior) of (N / (N + M)) decreases doubled. しかしながら、上述のように因子MはNより小さい自然数であるため、本発明による上記1周期での各信号を出力期間Tinventionは上記Tpriorの1/2以上の長さを確保できる。 However, factors M as described above for a natural number smaller than N, the output period Tinvention each signal in the one period according to the present invention can be secured more than half of the length of the Tprior. 即ち、画素アレイへの映像データへの書込みの観点では、上述の特許文献1に記載された技法に対する上述の非特許文献2に記載された技法の利点が得られる。 That is, in terms of writing to the video data to the pixel array, the advantages of the techniques described in Non-Patent Document 2 described above with respect to the techniques described in Patent Document 1 described above is obtained.
【0068】 [0068]
さらに、本発明では、上記期間Tinventionにて画素にブランキング信号を供給することにより、この画素の輝度を素早く低下させる。 Furthermore, in the present invention, by supplying a blanking signal to the pixel in the period Tinvention, quickly reducing the luminance of the pixel. このため、非特許文献1に記載された技法に比べて、本発明に依れば1フレーム期間における各画素行の映像表示期間とブランキング表示期間とが明瞭に分かれ、動画ぼやけも効率的に低減される。 Therefore, as compared with the technique described in Non-Patent Document 1, an image display period of each pixel row in one frame period according to the present invention and a blanking display period is known clearly, also efficiently moving image blurring It is reduced. また、本発明ではブランキング信号の画素への供給を(N+M)回毎に間欠的に行うものの、1回のブランキング信号出力に対してZラインのゲート線に対応する画素行にこれを供給することにより、画素行間に生じる映像表示期間とブランキング表示期間との比率のばらつきを抑える。 Although intermittently to supply to the pixels of the blanking signal every (N + M) times in this invention, supply it to one pixel row corresponding to the gate line of the Z line relative blanking signal output by, suppress variations in the ratio between the image display period and the blanking display period occurring pixel rows. さらに、ブランキング信号出力毎に対して走査信号をゲート線のZライン置きに順次印加すれば、データ・ドライバ102からのブランキング信号の1回の出力に対する負荷も、このブランキング信号が供給される画素行数の制限により軽減される。 Moreover, if applied sequentially every Z line of the gate line scanning signal to the blanking signal output each, load on one of the output of the blanking signal from the data driver 102, the blanking signal is supplied It is reduced by the pixel number of lines to that.
【0069】 [0069]
従って、本発明による表示装置の駆動は、図1乃至7を参照して説明した上述のNを4、Mを1、Yを1、及びZを4にした例に限られず、上述の条件を満たす限りにおいて、ホールド型の表示装置の駆動全般に汎く適用し得る。 Therefore, the driving of the display device according to the present invention is not limited to the examples 4 and above N described with reference to FIGS. 1 to 7, 1 M, Y 1, and Z 4, the above conditions as long as you meet may Hiroshiku applied to a drive general hold-type display device. 例えば、インタレース方式で映像データをフレーム期間毎に奇数ライン又は偶数ラインのいずれか一方を表示装置に入力する場合、奇数ライン又は偶数ラインの映像データを1ライン毎に走査信号をゲート線の2ライン毎に順次印加し、これらに対応する画素行に表示信号を供給してもよい(この場合、少なくとも上記因子Yは2となる)。 For example, 2 inter case of input to the display device either of the odd lines or even lines of video data for each frame period in a race type, the gate line scanning signal to each line of the image data of the odd lines or even lines sequentially applied to each line may be supplied to the display signal to the pixel row corresponding to these (in this case, the 2 least the factor Y is). また、本発明による表示装置の駆動では、その水平クロックCL1の周波数を水平同期信号HSYNCのそれの((N+M)/N)倍(上述の図1や図4の例では1.25倍)にとしたが、水平クロックCL1の周波数をこれ以上に高め、そのパルス間隔を詰めて画素アレイの動作マージンを確保してもよい。 Further, in the driving of a display device according to the present invention, the frequency of the horizontal clock CL1 of the horizontal synchronization signal HSYNC of it ((N + M) / N) times (1.25 times in the example of FIG. 1 and FIG. 4 described above) and the but increases the frequency of the horizontal clock CL1 to above, may ensure the operating margin of the pixel array stuffed with the pulse interval. この場合、表示制御回路104やその周辺にパルス発振回路を設け、これにより発生される映像制御信号に含まれるドット・クロックDOTCLKより周波数の高い基準信号を参照して水平クロックCL1の周波数を高めてもよい。 In this case, a pulse oscillation circuit provided in the periphery and the display control circuit 104, to increase the frequency of reference to the high reference signal frequency than the dot clock DOTCLK horizontal clock CL1 included therein the video control signals generated it may be.
【0070】 [0070]
以上のべた夫々の因子は、Nを4以上の自然数にするとよく、また、因子Mを1にするとよい。 Solid respective factors described above may when the natural number of 4 or more N, also may be a factor M to 1. また、因子YをMと同じ値にするとよく、因子ZをNと同じ値にするとよい。 Also, well when the factor Y to the same value as M, a factor Z may be the same value as N.
≪第2の実施例≫ «Second embodiment»
本実施例においても、上述の第1の実施例と同様に図3の表示装置に図2のタイミングで入力された映像データを、図1又は図4に示す波形で表示信号及び走査信号をデータ・ドライバ102から出力し且つ図6に示す表示タイミングに則り表示するが、図1や図4に示す映像データに拠る表示信号の出力に対するブランキング信号の出力タイミングを図8に示す如く、フレーム期間毎に変える。 In this embodiment, the video data input at the timing of Fig. 2 in the display device of FIG. 3 as in the first embodiment described above, the display signal and the scan signal waveform shown in FIG. 1 or 4 data driver 102 outputs and the displays in accordance with the display timing shown in FIG. 6, but as shown in FIG. 8 the output timing of the blanking signal to the output of the display signal due to the video data shown in FIG. 1 and FIG. 4, the frame period change for each.
【0071】 [0071]
画素アレイとして液晶表示パネルを用いる表示装置において、図8に示す本実施例のブランキング信号の出力タイミングは、このブランキング信号が供給された液晶表示パネルのデータ線に生じる信号の波形鈍りの影響を分散する効果を奏し、これにより画像の表示品質を高める。 In the display device using a liquid crystal display panel as the pixel array, the output timing of the blanking signal of the present embodiment shown in FIG. 8, the influence of the waveform blunting of the signal generated in the data lines of the liquid crystal display panel that the blanking signal is supplied It provides an advantage of dispersing, thereby enhancing the display quality of the image. 図8には、水平クロックCL1のパルスの夫々に対応する期間Th1,Th2,Th3,…が横方向に順次並び、これらの期間のいずれかでデータ・ドライバ102から出力される映像データの1ライン毎の表示信号m,m+1,m+2,m+3,…及びブランキング信号Bを含むアイ・ダイヤグラムが連続するフレーム期間n,n+1,n+2,n+3,…毎に縦方向に順次並ぶ。 Figure 8 is a period Th1, Th2, Th3 corresponding to each pulse of the horizontal clock CL1, sequentially aligned ... is laterally one line of image data output by either of these periods from the data driver 102 display signal m for each, m + 1, m + 2, m + 3, ... and blanking signal frame period n the eye diagram are consecutive containing B, n + 1, n + 2, n + 3, successively arranged in the vertical direction ... for each. ここで示す表示信号m,m+1,m+2,m+3は特定のラインの映像データに限定させず、例えば図1の表示信号L1,L2,L3,L4にも、表示信号L511,L512,L513,L514にも対応し得る。 Display signal m shown here, m + 1, m + 2, m + 3 is not limited to the video data for a particular line, for example, the display signal L1 in FIG. 1, L2, L3, L4 also, the display signal L511, L512, L513, L514 also it may correspond.
【0072】 [0072]
第1の実施例にて述べた要領で画素アレイに映像データを4回書込むごとにブランキング・データを1回書込む場合、図8に示す画素アレイへのブランキング・データの印加を上記期間Th1,Th2,Th3,Th4,Th5,Th6,…における4期間置きに並ぶ期間のいずれかの群(例えば、期間Th1,Th6,Th12,…の群)から別の群(例えば、期間Th2,Th7,Th13,…の群)へフレーム毎に順次変化させる。 If writing once incorporated blanking data each time the writing four document image data to the pixel array in the manner described in the first embodiment, the application of blanking data to the pixel array shown in FIG. 8 period Th1, Th2, Th3, Th4, Th5, Th6, or group of periods arranged in every four periods in ... (e.g., period Th1, Th6, Th12, ... groups of) another group from (for example, period Th2, Th7, Th13, ... sequentially changing on a frame-by-frame basis to the group) of. 例えば、フレーム期間nではm番目のライン・データを画素アレイに入力する(これに拠る表示信号をm番目の画素行に印加する)前にブランキング・データを画素アレイに入力し(ゲート線の所定の4ラインに相当する画素行に印加し)、フレーム期間n+1ではm番目のライン・データの画素アレイへの入力後且つ(m+1)番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。 For example, to enter the m-th line data in the frame period n on the pixel array (a display signal due to be applied to the m-th pixel row) enter the blanking data to the pixel array before (the gate line is applied to the pixel row corresponding to a predetermined four lines), the frame period n + 1 in and after the input to the m-th line data of the pixel array (m + 1) th input prior to the above to the pixel array of the line data It performs an input to the pixel array of blanking data. (m+1)番目のライン・データの画素アレイへの入力は、m番目のライン・データのそれに倣い、(m+1)番目のライン・データに拠る表示信号を(m+1)番目の画素行に印加する。 (M + 1) -th inputs to the pixel array of the line data, copying to that of m-th line data is applied to the (m + 1) th pixel row display signals due to the (m + 1) th line data. 以降の各ライン・データの画素アレイへの入力も、このライン・データに拠る表示信号をこれと同じアドレス(順番)を持つ画素行に印加する。 Further input to the pixel array of each line data also applies the display signal due to the line data to the pixel rows with the same address (order) therewith.
【0073】 [0073]
フレーム期間n+2では、(m+1)番目のライン・データの画素アレイへの入力後且つ(m+2)番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。 In the frame period n + 2, the input to the (m + 1) th line data input after and to the pixel array (m + 2) -th above blanking data of the pixel array prior to input to the pixel array of the line data do. 続くフレーム期間n+3では、(m+2)番目のライン・データの画素アレイへの入力後且つ(m+3)番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。 In the frame period n + 3 followed, (m + 2) th line data input after and to the pixel array (m + 3) th input of the front input to the pixel array of the line data to the pixel array of the above-mentioned blanking data I do. 以下、このようなライン・データとブランキング・データとの画素アレイへの入力を、ブランキング・データのそれのタイミングを1水平期間毎にずらしながら繰り返し、フレーム期間n+4にてフレーム期間nによるライン・データとブランキング・データとの画素アレイへの入力パターンに戻る。 Hereinafter, the input to the pixel array with such line data and blanking data, repeated while shifting it in the timing of blanking data in every horizontal period, the line according to the frame period n at frame period n + 4 data and returns to the input pattern of the pixel array of the blanking data. これら一連の動作の繰り返しで、ブランキング信号のみならずライン・データに拠る表示信号が画素アレイのデータ線の夫々に出力されたときの、データ線の延伸方向沿いに生じるこれらの信号波形の鈍りの影響を一様に分散して、画素アレイに表示される画像の品質を高める。 The repetition of these series of operations, dullness of the blanking signal display signal due to the line data not only when it is output to the people each of the data lines of the pixel array, these signal waveforms occurring along the extending direction of the data line impact uniformly dispersed, improve the quality of the image displayed on the pixel array.
【0074】 [0074]
一方、本実施例でも、第1の実施例と同様に図6に拠る画像表示タイミングで表示装置を動作させることができるが、上述のように画素アレイへのブランキング信号の印加タイミングがフレーム期間毎にシフトされるため、ブランキング信号による画素アレイの走査を開始させる走査開始信号FLMの第2パルスの発生時刻もフレーム期間に応じて変位する。 On the other hand, in this embodiment, it is possible to operate the display device in the image display timing due 6 as in the first embodiment, application timing is the frame period of the blanking signal to the pixel array as described above displaced according to be shifted, the occurrence time even frame period of the second pulse of the scanning start signal FLM to start scanning of the pixel array by a blanking signal for each. このような走査開始信号FLMの第2パルス発生タイミングの変動に応じて、図6のフレーム期間1に示される時間:Δt1がこれに続くフレーム期間2にて時間:Δt1より短い(又は長い)時間:Δt1'となり、フレーム期間1に示される時間:Δt2がこれに続くフレーム期間2にて時間:Δt2より長い(又は短い)時間:Δt2'となる。 Such in accordance with a variation of the second pulse generation timing of the scanning start signal FLM, the time shown in a frame period 1 of FIG. 6: .DELTA.t1 time at the frame period 2 which follow: shorter than .DELTA.t1 (or long) time : .DELTA.t1 ', and the time shown in the frame period 1: .DELTA.t2 time at the frame period 2 which follow: longer than .DELTA.t2 (or shorter) time: .DELTA.t2' becomes. 図8に示される一対のフレーム期間nとn+1や別の一対のフレーム期間n+3とn+4に見られるライン・データmに拠る表示信号での画素アレイの走査開始時刻の「ずれ」を考慮すれば、本実施例において、走査開始信号FLMのパルス間隔に応じた2つの時間間隔:Δt1,Δt2の少なくとも一方がフレーム期間に応じて変動する。 Considering "deviation" of the pair of frame periods n and n + 1 and another pair of frame periods n + 3 and n + 4 due to the line data m to be seen from the scanning start time of the pixel array in the display signal shown in FIG. 8, in this embodiment, two time intervals corresponding to the pulse interval of the scanning start signal FLM: .DELTA.t1, at least one of Δt2 varies according to the frame period.
【0075】 [0075]
以上のように、フレーム期間毎にブランキング信号の出力期間を時間軸方向沿いにシフトさせる本実施例による表示装置の駆動方法に則り、図6に示す画像表示タイミングに倣う表示動作を行う場合、その走査開始信号の設定に若干の変更を要するが、これに依り得られる効果は図7に示した第1の実施例におけるそれと何ら遜色がない。 As described above, in accordance with the driving method of the display device according to the present embodiment shifts the output period in the time axis direction along the blanking signal for every frame period, when performing a display operation to follow the image display timing shown in FIG. 6, it takes some changes to the configuration of the scanning start signal, it and any no means inferior to the first embodiment effects obtained depending on which shown in FIG. 従って、本実施例においても映像データに応じた画像をインパルス型の表示装置におけるそれと略同様にしてホールド型の表示装置に表示できる。 Thus, it can be displayed on the display device of the hold type in the substantially the same as that in the impulse type display device an image corresponding to the video data in the present embodiment. また、ホールド型の画素アレイより、動画像をその輝度は損なうことなく且つこれに生じる動画ぼやけを低減して表示することも可能となる。 Further, from the hold-type pixel array, the luminance video image it is possible to display by reducing the moving image blurring and occurs this without compromising. 本実施例においても、1フレーム期間における映像データの表示期間とブランキングデータの表示期間との比率を、走査開始信号FLMのタイミングの調整(例えば、上述のパルス間隔:Δt1,Δt2の配分)により適宜変更できる。 In this embodiment, the ratio between the display period and the display period of the blanking data in the video data in one frame period, adjustment of the timing of the scanning start signal FLM (eg, the above-described pulse interval: .DELTA.t1, distribution .DELTA.t2) by It can be appropriately changed. また、本実施例による駆動方法の表示装置への適用範囲も、第1の実施例のそれと同様に、画素アレイ(例えば、液晶表示パネル)の解像度により制限されない。 Moreover, the application range of the display device driving method according to the present embodiment also, similarly to that of the first embodiment is not limited by the resolution of the pixel array (e.g., a liquid crystal display panel). さらに、本実施例による表示装置は第1の実施例によるそれと同様に、水平クロックCL1に規定される水平期間に含まれる帰線期間の比率を適宜変更することで、上記第1工程における表示信号の出力回数:Nや第2工程にて選択されるゲート線のライン数:Zを増やせ又は減らせる。 Further, the display device according to this embodiment similar to the first embodiment, by changing the ratio of retrace period included in the horizontal period defined in a horizontal clock CL1 appropriate display signals in the first step the number of output times of: N and the number of lines of the gate lines selected in the second step: causing increasing or reduce the Z.
【0076】 [0076]
【発明の効果】 【Effect of the invention】
本発明による1フレーム期間分の映像データを画素アレイに入力する期間にブランキング・データを画素アレイに入力する期間を間欠的に挿入する方法では、1フレーム期間(又はこれに相当する期間内)内にて画素アレイによる映像表示とブランキング表示とが映像表示時の輝度を損なうことなく完結され、またフレーム期間にわたる一連の映像表示に生じる動画ぼやけ及びこれに因る画質劣化を低減できる。 In the method of inserting a period for inputting the blanking data to the pixel array to a period for inputting image data of one frame period according to the present invention in a pixel array intermittently, one frame period (or a period equivalent to) a video display and blanking the display by the pixel array at an internal is completed without damaging the brightness in the display image, also possible to reduce the moving image blur and the image quality deterioration due to occurring sequence of image display over a frame period. また、本発明を液晶表示装置に適用した場合、1フレーム期間内の映像表示期間とブランキング表示期間との割合を液晶応答速度等の特性に応じて最適化することで、画素アレイでの映像表示にてトレード・オフの関係にある動画ぼやけの低減と表示輝度の維持の効果を両立させることも可能となる。 Also, when the present invention is applied to a liquid crystal display device, by optimizing according to the ratio between the video display period and the blanking display period in one frame period to the characteristics of the liquid crystal response speed, image in the pixel array it is possible to achieve both the effect of maintaining the reduction and the display luminance of the moving image blurring is a trade-off on the display. または、本発明によれば、ラインメモリ(1フレーム分のライン数よりも少ないライン分のデータを保持するためのメモリ)を用いた表示装置に対して、ブランキングデータの挿入を実現できる。 Or, according to the present invention, the display device using a (memory to hold fewer lines of data than the number of one frame line) line memory can be realized the insertion of blanking data.
【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS
【図1】本発明による表示装置の駆動方法の第1実施例として説明される表示信号の出力タイミングとこれに呼応する走査線の駆動波形を示す図。 Shows the output timing and driving waveforms of scanning lines in response to the display signal is described as a first embodiment of the driving method of FIG. 1 display device according to the present invention.
【図2】本発明による表示装置の駆動方法の第1実施例として説明される表示制御回路(タイミング・コントローラ)への映像データの入力波形(入力データ)とこれからの出力波形(ドライバ・データ)とのタイミングを示す図。 Input waveform (input data) of the video data to the display control circuit (timing controller) which is described as a first embodiment of the driving method of Figure 2 display device according to the invention and Future of the output waveform (driver data) It shows a timing with.
【図3】本発明による表示装置(液晶表示装置)の概要を示す構成図。 Configuration diagram showing an outline of a display device (liquid crystal display device) according to the present invention; FIG.
【図4】本発明による表示装置の駆動方法の第1実施例として説明される表示信号の出力期間に走査線の4ラインを同時に選択する駆動波形を示す図。 It shows simultaneously driving waveform for selecting four lines of the first scan line in the output period of the display signal is described as an embodiment of the driving method of FIG. 4 the display device according to the present invention.
【図5】本発明による表示装置に備えられた複数個(例えば、4個)のライン・メモリの夫々への映像データの書込み(Write)とこれからの読み出し(Read Out)との夫々のタイミングを示す図。 [5] a plurality provided in the display device according to the present invention (e.g., four) the timing of each of the writing of the video data of the line memory to the respective and (Write) and Future read (a Read Out) of shows.
【図6】本発明による表示装置の駆動方法の第1実施例におけるフレーム期間毎(連続する3つのフレーム期間の各々)の画像表示タイミングを示す図。 It illustrates an image display timing of each frame period in the first embodiment of a driving method (each of the three successive frame periods) of the present invention; FIG display device according.
【図7】本発明による液晶表示装置(表示装置の一例)を図6に示す画像表示タイミングに則り駆動したときの、表示信号への画素の輝度応答(画素に対応する液晶層の光透過率変動)を示す図。 [7] The present invention of a liquid crystal display device when a (an example of a display device) driven in accordance with the image display timing shown in FIG. 6 by the light transmittance of the liquid crystal layer corresponding to the luminance response (pixels of the pixel of the display signal It shows the change).
【図8】本発明による表示装置の駆動方法の第2実施例として説明されるゲート線G1,G2,G3,…に対応する画素行の夫々へ供給される表示信号(映像データによるm,m+1,m+2,…とブランキング・データによるB)の連続する複数のフレーム期間m,m+1,m+2,…に亘る変化を示す図。 [8] The present invention according to the gate line is described as a second embodiment of a method of driving the display device G1, G2, G3, m by the display signals (image data supplied to each of the pixel rows corresponding to ..., m + 1 , m + 2, ... a successive plurality of frame periods m of the probe B according to ranking data), m + 1, m + 2, shows the change over to ....
【図9】アクティブ・マトリクス型の表示装置に備えられる画素アレイの一例の概略図。 [9] a schematic diagram of an example pixel array provided in the active matrix display device.
【符号の説明】 DESCRIPTION OF SYMBOLS
100…表示装置(液晶表示装置)、101…画素アレイ(TFT型液晶表示パネル)、102…データ・ドライバ、103…走査ドライバ、104…表示制御回路(タイミング・コントローラ)、105…ライン・メモリ回路、120…映像データ、121…映像制御信号群(垂直同期信号、水平同期信号、ドット・クロック等)、106…ドライバ・データ、107…データ・ドライバ制御信号群、CL3…走査ラインクロック。 100 ... display device (liquid crystal display device), 101 ... pixel array (TFT-type liquid crystal display panel), 102 ... data driver, 103 ... scan driver, 104 ... display control circuit (timing controller), 105 ... line memory circuit , 120 ... image data, 121 ... image control signal group (vertical synchronizing signal, horizontal synchronizing signal, a dot clock, etc.), 106 ... driver data, 107 ... data driver control signal group, CL3 ... scan line clock.

Claims (14)

  1. スイッチング素子を夫々備えた複数の画素が第1の方向沿いに複数の画素行を該第1の方向に交差する第2の方向沿いに複数の画素列を夫々なして配置された画素アレイ、 A plurality of pixels first second direction along the are arranged in each of the plurality of pixel columns pixel array intersecting a plurality of pixel rows along the direction to the first direction switching device comprising, respectively,
    前記画素アレイの前記第1の方向沿いに延び且つ前記第2の方向沿いに並設され、その各々はこれに対応する前記画素行に備えられた前記スイッチング素子の群へ第1信号を伝送する複数の第1信号線、 Wherein the said first juxtaposed to extend and the along a second direction along the direction of the pixel array, each of which transmits a first signal to the group of the switching elements provided in the pixel row corresponding to a plurality of first signal lines,
    前記第2の方向に沿う前記画素アレイの一端から他端に向けて前記複数の第1信号線の夫々へ前記第1信号を順次出力して該第1信号線の夫々に対応する前記画素行を選択する第1駆動回路、 The pixel row corresponding to each of the second direction along the first signal sequentially output from one end of the pixel array toward the other to each of said plurality of first signal lines first signal line the first driving circuit for selecting,
    前記画素アレイの前記第2の方向沿いに延び且つ前記第1の方向沿いに並設され、その各々はこれに対応する前記画素列に備えられた前記画素の前記第1信号にて選択される前記画素行に属する少なくとも一つに第2信号を供給する複数の第2信号線、 Is the second parallel in extending and said first along a direction along the direction of the pixel array is selected by said first signal for each of the pixels provided in the pixel row corresponding to the pixel rows belonging to at least one plurality of second signal lines for supplying a second signal,
    前記第2信号線の夫々に前記第2信号を出力する第2駆動回路、及び前記第1駆動回路に前記第1信号出力を制御する第1制御信号を送り且つ前記第2駆動回路に前記第2信号の出力間隔を制御する第2制御信号と映像データとを送る表示制御回路を備え、 Wherein the second driving circuit, and a first control signal feed and the second driving circuit for controlling the first signal output to the first driving circuit for outputting the second signal to each of said second signal line No. a display control circuit for sending a second control signal for controlling the output interval of the two signals and the video data,
    前記第1駆動回路は、前記第1信号を前記複数の第1信号線のYライン毎にN回出力する第1走査工程と、該第1信号を該複数の第1信号線の該第1走査工程で該第1信号を受けた(Y×N)ライン以外のZライン毎にM回出力する第2走査工程とを交互に繰り返し(Y,N,Z,Mは、M<N,及び,Y<N/M≦Z,なる関係を夫々満たす自然数)、 The first driving circuit includes a first scanning step of outputting N times said first signal for each Y line of the plurality of first signal lines, the first of the first signal line of the plurality of the first signal scanning step is receiving the first signal (Y × N) repeating the second scanning step of outputting M times for each Z lines other than line alternately (Y, N, Z, M is, M <N, and, , Y <N / M ≦ Z, natural numbers satisfying respectively the relationship:),
    前記第2駆動回路は、前記表示制御回路から映像データをその水平走査周期毎に1ラインずつ受け、前記第1走査工程での該映像データの1ライン毎に生成される第2信号のN回の出力と、前記第2走査工程での画素アレイをマスクする第2信号のM回の出力とを交互に繰り返す表示装置。 Said second driving circuit, the received from the display control circuit, one line of image data to the horizontal scan every period, a second signal of N times generated for each line of the video data in the first scanning step output and display device alternately repeating the output of the second signal of M times that masks the pixel array in the second scanning step.
  2. 前記第1走査工程における前記第1信号線の選択ライン数:Y及び前記第2走査工程における該第1信号の出力回数:Mは1であり、該第2走査工程における該第1信号線の選択ライン数:Z及び該第1走査工程における該第1信号の出力回数:Nは4以上である請求項1に記載の表示装置。 Select the number of lines of the first signal line in the first scanning step: Y and the number of outputs of the first signal in the second scanning step: M is 1, the first signal lines in the second scanning step the number of selected lines: the number of output times of the first signal in Z and the first scanning step: N a display device according to claim 1 is 4 or more.
  3. 前記第2走査工程にて出力される前記第2信号は、これが供給される画素行の輝度を供給前のそれ以下に低減するブランキング信号である請求項1に記載の表示装置。 Wherein the second signal output by the second scanning step, the display device according to claim 1 which is a blanking signal to reduce the less before supplying the luminance of pixel rows to be supplied.
  4. 前記第2駆動回路からの前記第2信号の出力間隔は前記映像データの水平走査周期より短い請求項1に記載の表示装置。 Wherein the output interval of the second signal from the second driving circuit display device according to a short claim 1 than the horizontal scanning period of the video data.
  5. 前記表示制御回路は少なくともN個のライン・メモリを備え、前記表示装置に順次入力される前記1ラインの映像データを該N個のライン・メモリの一つ毎に順次格納し、且つ該1ラインの映像データを前記第2駆動回路に順次転送する請求項1に記載の表示装置。 Wherein said display control circuit comprises at least N line memories, the image data of one line is sequentially input to the display device sequentially stored for each one of said N line memories, and the one line the display device according to claim 1 which sequentially transfers the image data to the second driving circuit.
  6. 第1方向とこれに交差する第2方向に沿い2次元的に配置された複数の画素を有する画素アレイと、 A pixel array having a plurality of pixels which are two-dimensionally arranged along a second direction crossing the to the first direction,
    前記画素アレイに前記第2方向沿いに並設され且つ前記複数の画素の前記第1方向沿いに並ぶ夫々の群からなる複数の画素行の夫々を選択する走査信号を伝送する複数の第1信号線と、 A plurality of first signal for transmitting a scanning signal for selecting each of the plurality of pixel rows comprising a group each arranged along the first direction of the second juxtaposed along a direction and the plurality of pixels in the pixel array Lines and,
    前記画素アレイに前記第1方向沿いに並設され且つ前記走査信号で選択された前記画素行に含まれる画素の夫々の輝度を決める表示信号を供給する複数の第2信号線と、 A second signal line of the plurality supplies a display signal for determining a pixel intensity of each of which are included in the pixel row selected by the juxtaposed along the first direction in the pixel array and the scanning signal,
    前記複数の第1信号線の夫々に走査信号を出力する第1駆動回路と、 A first driving circuit for outputting a scanning signal to each of said plurality of first signal lines,
    前記複数の第2信号線の夫々に表示信号を出力する第2駆動回路と、 A second driving circuit for outputting a display signal to each of the plurality of second signal lines,
    フレーム期間毎に映像データがその水平同期信号に呼応して1ラインずつ入力され且つ前記第1駆動回路による前記走査信号出力を制御する第1クロック信号と該第1クロック信号による前記画素行の選択工程の開始を指示する走査開始信号とを該第1駆動回路へ送信し且つ前記第2駆動回路に第2クロック信号を前記映像データとともに該第2駆動回路へ送信する表示制御回路とを備え、 Selection of the pixel row of the first clock signal and the first clock signal for controlling the scanning signal output video data for each frame period according to the horizontal is input synchronizing signal in each line in response and the first driving circuit and a scan start signal indicating the start of step with the image data of the second clock signal to send to the first driving circuit and the second driving circuit and a display control circuit to be transmitted to the second driving circuit,
    前記第2駆動回路は、前記フレーム期間毎に前記第2クロック信号に呼応して、前記映像データの1ライン分から生成される映像表示信号のN回(Nは2以上の自然数)の出力と前記画素アレイに表示された画像をマスクするブランキング信号のM回(MはM<Nを満たす自然数)の出力とを交互に繰り返し、 It said second driving circuit, in response to the second clock signal for each said frame period, wherein the video image display signal of N times to be generated from one line of data (N is a natural number of 2 or more) and the output of blanking signal M times that masks the image displayed on the pixel array (M is a natural number satisfying M <N) are alternately repeated and output,
    前記第1駆動回路は、前記フレーム期間毎の前記走査信号出力により、前記N回の映像表示信号の出力毎に前記第1信号線を前記画素アレイの一端から他端に向けてYライン(Y<N/M)ずつ順次選択する工程と、これに続く前記M回のブランキング信号出力毎に該N回の映像表示信号出力に対して選択されたY×N本以外の該第1信号線を該画素アレイの一端から他端に向けてZラインずつ(Z≧N/M)選択する工程とを交互に繰り返す表示装置。 The first driving circuit, by the scanning signal output of each of the frame periods, the N times of the first signal line for each output of the video display signal from one end to the other end of the pixel array Y line (Y <N / M) by a step of sequentially selecting, the subsequent the M times of the blanking signal output said N times the image display signal first signal lines other than Y × N present selected for output every one by Z line from one end to the other end of the pixel array (Z ≧ N / M) displaying repeats a step of alternately selecting device.
  7. 前記表示制御回路から前記第1駆動回路に送信される前記走査開始信号は、前記フレーム期間毎に前記第1信号線をYライン毎に順次選択する工程を前記画素アレイの一端から開始させる第1時刻と前記第1信号線をZライン毎に順次選択する工程を該画素アレイの一端から開始させる第2時刻とを夫々決める請求項6に記載の表示装置。 The scanning start signal is transmitted to the first driving circuit from the display control circuit, first to initiate the process for sequentially selecting the first signal line for each of the frame periods for each Y line from one end of the pixel array display device according time and said first signal line in claim 6 in which the second time respectively decide to initiate the step of sequentially selecting each Z line from one end of the pixel array.
  8. 前記走査開始信号の前記1フレーム期間における前記第1時刻とこれに続く前記第2時刻との間隔は、前記フレーム期間の連続した少なくとも一対にて互いに異なる請求項7に記載の表示装置。 The distance between the first time and the second time following this in one frame period of the scanning start signal, the display device according to different claims 7 to each other at least at a pair of successive of said frame period.
  9. 前記走査開始信号における前記第1時刻とこれに続く前記第2時刻との間隔は、該第2時刻とこれに続く次のフレーム期間の前記第1信号線のYラインの選択が開始される時刻との間隔より長い請求項7に記載の表示装置。 Distance between the first time and the second time subsequent in the scanning start signal, the time of selection of the Y lines of the second time and the subsequent first signal line of the next frame period is started the display device according to a long claim 7 than the distance between.
  10. 前記走査開始信号には前記フレーム期間毎に前記第1時刻に対応する第1パルスと前記第2時刻に対応する第2パルスとが発生される請求項7に記載の表示装置。 The display device according to claim 7 in which the second pulse corresponding to the second time and the first pulse corresponding to the first time for each of the frame period is generated on the scanning start signal.
  11. 前記走査開始信号の第1パルスと第2パルスとの間隔は前記フレーム期間の連続した少なくとも一対にて互いに異なる請求項7に記載の表示装置。 The display device according to different claims 7 to each other the distance between the first pulse and the second pulse of the scanning start signal is at least a pair of continuous of said frame period.
  12. 前記画素アレイは液晶表示パネルであり、前記ブランキング信号は該液晶表示パネルの液晶層の光透過率を最小にする電圧信号である請求項6に記載の表示装置。 The pixel array is a liquid crystal display panel, the blanking signal display apparatus according to claim 6, wherein the voltage signal to minimize the light transmittance of the liquid crystal layer of the liquid crystal display panel.
  13. 第1方向沿いに並ぶ複数の画素を夫々含む複数の画素行が該第1方向に交差する第2方向沿いに並設される画素アレイ、該複数の画素行の夫々を走査信号にて選択する走査駆動回路、該複数の画素行の該走査信号にて選択された少なくとも1行に含まれる該画素の各々に表示信号を供給するデータ駆動回路、及び該画素アレイの表示動作を制御する表示制御回路を備えた表示装置に映像データをその水平走査周期ごとにその1ラインずつ入力し、 Selecting a pixel array arranged in parallel along a second direction in which the plurality of pixel rows of the plurality of pixels including respective aligned along a first direction intersects the first direction, the each of the pixel rows of the plurality of at scan signal scan driving circuit, a data driving circuit for supplying each display signal of the pixel included in at least one row selected by the scanning signal of the pixel rows of the plurality of, and the display control for controlling the display operation of the pixel array type each one line of image data for each the horizontal scanning period on the display device provided with a circuit,
    前記データ駆動回路により前記映像データの1ライン毎にこれに対応する表示信号を順次生成し且つ該表示信号を画素アレイにN回(Nは2以上の自然数)出力する第1の工程と、 A first step of one line N times successively generating and pixel array the display signal a display signal corresponding to every (N is a natural number of 2 or more) output of the image data by the data driving circuit,
    前記画素の輝度を前記第1工程における該画素のそれ以下にする表示信号を生成し且つ該表示信号を画素アレイにM回(MはNより小さい自然数)出力する第2の工程とを交互に繰り返し、 Wherein the luminance of the pixels generates a display signal to less pixel in the first step and the display signal M times the pixel array (M is a natural number smaller than N) alternating with second step of outputting repetition,
    前記走査駆動回路により、 By the scanning driver circuit,
    前記第1の工程において前記複数の画素行をY行(YはN/Mより小さい自然数)毎に前記画素アレイの一端から他端に向けて前記第2方向沿いに順次選択する第1選択工程と、 First selection step of sequentially selecting along the second direction from one end to the other end of the pixel array the plurality of pixel rows in the first step the Y-row (Y is N / M is less than a natural number) for each When,
    前記第2の工程において前記複数の画素行の前記第1選択工程で選択された(Y×N)行以外をZ行(ZはN/M以上の自然数)毎に前記画素アレイの一端から他端に向けて前記第2方向沿いに順次選択する第2選択工程とを交互に繰り返す表示装置の駆動方法。 Other from one end of the pixel array for each of the selected by the first selection step of the plurality of pixel rows in the second step (Y × N) Z rows other than the row (Z is a natural number greater than N / M) the driving method of a display device to repeat a second selection step of sequentially selecting along the second direction towards the end alternately.
  14. 前記第1の工程における前記表示信号の1回の出力に呼応して前記第1選択工程で選択される前記画素行の行数:Yは1であり、該第1の工程での表示信号の出力回数:Nは4以上であり、前記第2の工程における前記表示信号の1回の出力に呼応して前記第2選択工程で選択される前記画素行の行数:Zは4以上であり、且つ該第2の工程での表示信号の出力回数:Nは1である請求項13に記載の表示装置の駆動方法。 Number of rows of the pixel row selected by one of the first selection step in response to the output of the display signal in the first step: Y is 1, the display signal in the first step output number: N is 4 or more, the number of rows of the pixel rows in response to a single output of the display signal in the second step is selected in the second selection step: Z is 4 or more and the output frequency of the display signal in the second step: N driving method of a display device according to claim 13 which is 1.
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