JP4440554B2 - Semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
この種の半導体装置として、従来から、半導体基板の一方の主面側から他方の主面側に貫通して設けられた貫通配線（導電性部材）を通して、半導体基板の一方の主面側に形成されたホトダイオードの出力を他方の主面側に導くものが知られている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２００１−３１８１５５号公報
【０００４】
【発明が解決しようとする課題】
ところで、上記貫通配線及び当該貫通配線を設けるための貫通孔の形成は、ホトダイオード及び当該ホトダイオードに電気的に接続される配線を形成する工程の後に行うのが一般的である。このように、貫通孔及び貫通配線を形成工程がホトダイオード及び配線を形成する工程の後であると、配線が溶融するといった問題を回避するため、低温プロセス（プラズマＣＶＤ、スパッタ等）を用いる必要がある。例えば、貫通孔を形成した後に、プラズマＣＶＤにより貫通孔を画成する内壁面上に絶縁膜を形成し、そして、プラズマＣＶＤやメッキにより貫通孔内に導電性材料（例えば、銅）を堆積させている。
【０００５】
しかしながら、プラズマＣＶＤ、スパッタ等により形成された絶縁膜は、非常にポーラスであり、また、貫通孔のアスペクト比（孔の深さ／孔径）が大きくなると膜厚が不均一（場合によっては、不着部分も生じる）となり、電気絶縁性に乏しい膜質となってしまう。
【０００６】
本発明は上述の点に鑑みてなされたもので、半導体基板と、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材との間の電気絶縁性を確実に保つことが可能な半導体装置及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る半導体装置は、一方の主面側にホトダイオードが形成された半導体基板を備えた半導体装置であって、半導体基板には、一方の主面側から他方の主面側に貫通する貫通孔が形成されており、貫通孔に設けられ、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材と、貫通孔を画成する半導体基板の壁面上に形成され、半導体基板と導電性部材との間に配置される熱酸化膜と、を有することを特徴としている。
【０００８】
本発明に係る半導体装置では、熱酸化膜が貫通孔を画成する半導体基板の壁面上に形成され、半導体基板と導電性部材との間に配置されている。この熱酸化膜は、非常に均一な厚みで形成できる点、膜が緻密である点、シリコン界面の状態を安定にする点、及び、後のホトダイオードプロセスにおける高温熱処理に耐えうる点において優れている。これにより、半導体基板と導電性部材との間の電気絶縁性を確実に保つことができる。
【０００９】
また、半導体基板には、当該半導体基板と同じ導電型の高濃度不純物領域が貫通孔を画成する壁面に沿って形成されていることが好ましい。ところで、貫通孔を形成する際に、貫通孔を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、貫通孔を画成する壁面に沿って形成された高濃度不純物領域により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【００１０】
また、半導体基板の他方の主面側には、当該半導体基板と同じ導電型の高濃度不純物領域が壁面に沿って形成された高濃度不純物領域に連続して形成されていることが好ましい。このように構成した場合、電界分布が安定した、高速応答可能な優れたＰＩＮ構造を実現することができる。また、基板電極を貫通配線を介さずに半導体基板の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【００１１】
また、半導体基板の一方の主面側には、当該半導体基板と同じ導電型の高濃度不純物領域が壁面に沿って形成された高濃度不純物領域に連続し、且つ、ホトダイオードを取り囲むように形成されていることが好ましい。このように構成した場合、ホトダイオードが電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、また、ホトダイオードの空乏層の広がり方を制御することができる。なお、複数のホトダイオードが形成されている場合には、ホトダイオード間のクロストークを低減することもできる。
【００１２】
また、熱酸化膜上に形成され、当該熱酸化膜と導電性部材との間に配置される窒化膜を更に有することが好ましい。窒化膜は、熱酸化膜よりも更に緻密な膜であり、半導体基板と導電性部材との間の電気絶縁性をより一層確実に保つことができる。
【００１３】
また、導電性部材の材料は、ポリシリコンであることが好ましい。なお、このポリシリコンには不純物がドープされて低抵抗化されていることが更に好ましい。また、熱酸化膜の材料は、ＳｉＯ2であることが好ましい。
【００１４】
また、半導体基板の一方の主面上に形成される電気絶縁膜と、電気絶縁膜上に形成され、ホトダイオードと導電性部材とを電気的に接続する電気配線と、を更に有することが好ましい。このように構成した場合、半導体基板におけるホトダイオードが形成された領域の表面が電気絶縁層あるいは電気配線の表面よりも窪んだ位置とされる。このため、半導体基板の一方の主面側から平コレットを接触させて半導体装置を実装する場合でも、ホトダイオードが形成された領域の表面や接合界面を傷付けることなく実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【００１５】
また、ホトダイオードはアレイ状に複数配置されており、貫通孔及び導電性部材は、隣接するホトダイオード間に配置されていることが好ましい。
【００１６】
一方、本発明に係る半導体装置の製造方法は、半導体基板を用意し、半導体基板に当該半導体基板の厚み未満の深さを有する孔を一方の主面側から形成する工程と、孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程と、熱酸化膜よりも孔の内側に導電性部材を配置する工程と、孔が貫通するように、半導体基板を他方の主面側から薄型化する工程と、導電性部材が配置された半導体基板の一方面側にホトダイオードを形成する工程と、導電性部材とホトダイオードとを電気的に接続する工程と、を備えることを特徴としている。
【００１７】
本発明に係る半導体装置の製造方法では、孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程及び熱酸化膜よりも孔の内側に導電性部材を配置する工程を、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行っている。このため、孔を画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好な熱酸化膜が形成されることとなる。この熱酸化膜は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、半導体基板と導電性部材との間の電気絶縁性を確実に保つことができる。
【００１８】
また、半導体基板に、孔を画成する壁面に沿って当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることが好ましい。ところで、孔を形成する際に、孔を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、孔を画成する壁面に沿って形成された高濃度不純物領域により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【００１９】
また、半導体基板は、他方の主面側に当該半導体基板と同じ導電型の高濃度不純物領域を有しており、上記孔を形成する工程において、孔を他方の主面側の高濃度不純物領域に達するように形成し、上記高濃度不純物領域を形成する工程において、壁面に沿って形成する高濃度不純物領域を他方の主面側の高濃度不純物領域に連続して形成することが好ましい。この場合、電界分布が安定した、高速応答可能な優れたＰＩＮ構造を実現することができる。また、基板電極を貫通配線を介さずに半導体基板の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【００２０】
また、導電性部材を配置する工程において、導電性部材の材料がポリシリコンであり、当該ポリシリコンを孔内に充填することが好ましい。この場合、ポリシリコンを孔内に充填する工程も、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行われることとなる。ポリシリコンは、ＬＰ−ＣＶＤやエピタキシャル成長などの高温プロセス（６００〜１２００℃程度）で形成することができる。このように高温で形成されたポリシリコンは、後のホトダイオード形成工程の高温熱処理やポリシリコンの露出面への熱酸化によるＳｉＯ2形成も可能となる。即ち、このようなポリシリコンによる貫通配線は、断線が生じることなく高温にも耐えうる高い信頼性を持つ電極部材として優れている。また、不純物をドープしながら孔内にポリシリコンを充填できるために、低抵抗な導電部材として機能するために高速な応答への対応も可能となる。
【００２１】
また、本発明に係る半導体装置の製造方法は、半導体基板を用意し、半導体基板に貫通孔を形成する工程と、貫通孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程と、熱酸化膜よりも貫通孔の内側に導電性部材を配置する工程と、導電性部材が配置された半導体基板の一方面側にホトダイオードを形成する工程と、導電性部材とホトダイオードとを電気的に接続する工程と、を備えることを特徴としている。
【００２２】
本発明に係る半導体装置の製造方法では、貫通孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程及び熱酸化膜よりも貫通孔の内側に導電性部材を配置する工程を、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行っている。このため、貫通孔を画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好な熱酸化膜が形成されることとなる。この熱酸化膜は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、半導体基板と導電性部材との間の電気絶縁性を確実に保つことができる。
【００２３】
また、半導体基板に、貫通孔を画成する壁面に沿って当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることが好ましい。ところで、貫通孔を形成する際に、貫通孔を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、貫通孔を画成する壁面に沿って形成された高濃度不純物領域により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【００２４】
また、半導体基板は、他方の主面側に当該半導体基板と同じ導電型の高濃度不純物領域を有しており、上記高濃度不純物領域を形成する工程において、半導体基板の壁面に沿って形成する高濃度不純物領域を他方の主面側の高濃度不純物領域に連続して形成することが好ましい。この場合、電界分布が安定した、高速応答可能な優れたＰＩＮ構造を実現することができる。また、基板電極を貫通配線を介さずに半導体基板の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【００２５】
また、導電性部材を配置する工程において、導電性部材の材料がポリシリコンであり、当該ポリシリコンを貫通孔内に充填することが好ましい。この場合、ポリシリコンを貫通孔内に充填する工程も、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行われることとなる。このため、ポリシリコンを貫通孔内に充填する工程においても、低温プロセスを用いる必要はなく、貫通孔内に密にポリシリコンを充填して、導電性部材とすることができる。この結果、導電性部材に断線が生じることなく、導電性部材の電気伝導性を高めることができる。
【００２６】
また、熱酸化膜上に窒化膜を形成する工程を更に備えることが好ましい。窒化膜は、熱酸化膜よりも更に緻密な膜であり、半導体基板と導電性部材との間の電気絶縁性をより一層確実に保つことができる。
【００２７】
また、熱酸化膜の材料は、ＳｉＯ2であることが好ましい。
【００２８】
また、半導体基板の一方の主面上に電気絶縁膜を形成する工程を更に備え、導電性部材とホトダイオードとを電気的に接続する工程において、電気絶縁膜にホトダイオード及び導電性部材に対応してそれぞれ開口を形成し、当該開口を通してホトダイオードと導電性部材とを電気的に接続する電気配線を電気絶縁膜上に形成することが好ましい。この場合、半導体基板におけるホトダイオードが形成された領域の表面が電気絶縁層あるいは電気配線の表面よりも窪んだ位置とされる。このため、半導体基板の一方の主面側から平コレットを接触させて半導体装置を実装する場合でも、ホトダイオードが形成された領域の表面や接合界面を傷付けることなく実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【００２９】
また、半導体基板の一方の主面側に、壁面に沿って形成された高濃度不純物領域に連続し、且つ、ホトダイオードが形成される領域を取り囲むように当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることが好ましい。この場合、ホトダイオードが電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、また、ホトダイオードの空乏層の広がり方を制御することができる。なお、複数のホトダイオードが形成されている場合には、ホトダイオード間のクロストークを低減することもできる。
【００３０】
【発明の実施の形態】
本発明の実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。なお、本実施形態においては、本発明をホトダイオードアレイに適用した例を示している。
【００３１】
（第１実施形態）
まず、図１〜図１４を参照して、本発明の第１実施形態について説明する。
【００３２】
図１は、第１実施形態に係るホトダイオードアレイの一部を拡大した平面図であり、図２はその断面図である。以下の説明において、光が入射する面を表面とし、その対向する面を裏面とする。
【００３３】
本第１実施形態のホトダイオードアレイ１は表面側に複数のｐｎ接合４が縦横に規則正しくアレイ状に配列されており、ｐｎ接合の一つ一つがホトダイオードアレイの１受光画素としての機能を有している。ホトダイオードアレイ１は２７０μｍの厚さ、不純物濃度１×１０12〜１０15/ｃｍ3のｎ型シリコン基板３を有し、５００μｍ×５００μｍの大きさ、基板の厚さ方向の深さ０．５〜１μｍ、１．５ｍｍ程度のピッチで不純物濃度１×１０13〜１０20/ｃｍ3の複数のｐ型不純物拡散層５が配置されている。ｎ型シリコン基板３と複数のｐ型不純物拡散層５との間で形成されるｐｎ接合４により、上記受光画素が構成されている。また、ｐ型不純物拡散層５同士の間には、ホトダイオード間を分離し、不要なキャリアをトラップすることによって暗電流を低減させるためのｎ+型不純物領域（分離層）７が配置されている。
【００３４】
隣接するｐｎ接合４同士の間には、貫通孔１２が設けられている。この貫通孔１２は、図３（ａ）〜（ｃ）にも示されるように、ｎ型シリコン基板３の表面側に形成された第１孔部１１（垂直孔部）と、裏面側に形成された第２孔部１３（錐形孔部）を含んでいる。図３（ａ）は貫通孔１２の形状の平面図、（ｂ）はそのIII-III断面図、（ｃ）は斜視図である。
【００３５】
第１孔部１１は、基板３の厚さ方向と略平行に直径１０μｍで基板３の表面側に空けられている。第１孔部１１は基板の厚さ方向と略平行かつ円柱状に形成され、分離層７を貫く位置に形成されている。また、孔の深さはｐ型不純物拡散層５の形成された深さ以上に達するように形成されている。このことによってｐｎ接合４から延びる空乏層の方向を第１孔部１１が制限することがなくなり、ｐ型不純物拡散層５を近接して設けることができるようになっている。
【００３６】
第２孔部１３は基板３の裏面側から四角錐形状に形成され、孔径は裏面側ほど大きく、表面側ほど小さくなっている。第２孔部１３は裏面側から基板３の結晶方位によるエッチング速度の違いを利用した異方性エッチングにより形成されているため、孔部壁面には（１１１）面が露出しており、壁面はホトダイオードアレイのアレイ方向に対しておよそ５４．７°の角を成している（図３（ｂ）の角度α≒５４．７°である）。第２孔部１３が四角錐状に形成されていることによって孔部内壁に導電体層（貫通電極）を設けやすくなっている。
【００３７】
第１孔部１１と第２孔部１３とは基板内部で連結されて一つの貫通孔１２を成している。基板表面及び裏面は貫通孔１２の壁面、ｐ型不純物拡散層５の表面側を含めシリコンの熱酸化膜９で覆われている。なおシリコン酸化膜に限らず必要なホトダイオードの波長感度に応じてＡＲコートを形成してもよい。ＡＲコートはＳｉＯ2、ＳｉＮ単層やこれらを含む絶縁体複合膜あるいは積層膜とすればよい。
【００３８】
貫通電極１７はアルミニウムで上記熱酸化膜９の上層に形成され、熱酸化膜９に空けられたコンタクトホール１５を通じてｐ型不純物拡散層５と接触している。さらに貫通孔１２の壁面を通じて裏面側に連なって形成されておりｐ型不純物拡散層５との電気的な接触を裏面側から取ることができるようになっている。このとき第１孔部１１が貫通電極１７の金属で埋まり、基板表面側と裏面側が空間的に分断されるような構成にしても、ｐ型不純物拡散層５と裏面側との電気的な接触が失われることはないため差し支えない（図４参照）。ここで、貫通電極１７の材料はアルミニウムに限られるものではなく、銅、ニッケル、金、タングステン、チタン、ポリシリコンなど、又はそれらを含む合金あるいは積層金属を用いてもよい。なお、上記熱酸化膜９のかわりにＣＶＤによる酸化膜を用いてもよい。また、上記熱酸化膜９と貫通電極１７の間にＣＶＤによる酸化膜や窒化膜を介在させてもよい。これによりシリコン基板と貫通電極１７の間で高い絶縁性を確保できる。
【００３９】
また、貫通孔１２内部において、貫通電極１７の上層に樹脂等の充填材料１０を充填することによって貫通孔１２を埋めてしまってもよい（図５参照）。こうすることにより基板表面側と裏面側が空間的に分断されるが、ｐ型不純物拡散層５と裏面側との電気的な接触は失われることもなく、ホトダイオードアレイ１の機械的強度を向上することができる。このとき貫通孔１２に充填する材料として、エポキシ、ポリイミド、アクリル、シリコーン、ウレタンなどを含む樹脂系絶縁材料またはこれらの絶縁材料に電気導電性フィラーを含む電気導電性樹脂を用いる。
【００４０】
同様に、貫通孔１２内部に導電性材料１０を充填することによって貫通孔１２を埋めてしまってもよい（図６参照）。充填した導電性材料はホトダイオードアレイ１の機械的強度を向上させるばかりでなく、図６に示すように第２孔部１３の裏面の縁を越えて盛り上げ、裏面の縁を越えた部分を半球状に形成することによってそのままバンプ電極として用いることができる。導電性材料１０は、半田や電気導電性フィラーを含む電気導電性樹脂などを用いればよい。
【００４１】
次に、上記ホトダイオードアレイの製造方法について説明する。以下、貫通孔１２の内部にポリイミド樹脂が充填されたホトダイオードアレイ（図５参照）について説明する。まず、結晶面（１００）のｎ型半導体基板３を用意する。基板表面に熱酸化を施して熱酸化膜９を形成し、次工程のｎ+熱拡散のマスクとして利用する。分離層７となる位置の熱酸化膜をホトエッチングプロセスにより開口させリンを熱拡散し、熱酸化する。このとき、裏面全域にもリンが拡散され、ｎ+型不純物濃度層１９が形成される（図７参照）。
【００４２】
次にｐｎ接合４を形成する領域の熱酸化膜を同様に開口させボロンを熱拡散し、熱酸化する。このｐｎ接合４の領域が受光画素に対応する部分となる。また、ｐ＋、ｎ＋層にコンタクトホール２１を設ける。裏面にプラズマＣＶＤあるいはＬＰ−ＣＶＤによりシリコン窒化膜(ＳｉＮ)２３を形成し、第２孔部１３を形成する部分のシリコン窒化膜２３をエッチングにより除去する。第２孔部１３を形成する部分は分離層７に対応する裏面側の位置となる（図８参照）。このとき、シリコン窒化膜２３の除去部分の形状及びサイズは第２孔部１３の四角錐頂点が後述するアルカリエッチングによって基板表面側まで達しないようにし、かつ四角錐頂点が表面側の分離層７に対応する位置となるように予め設計する。
【００４３】
そして、表面を保護しながらアルカリ（例えば水酸化カリウム溶液、TMAH、ヒドラジン、ＥＤＰなど）エッチングにより裏面側より異方性エッチングを施し、第２孔部１３を形成する。すなわち、基板の結晶面（１００）からエッチングを行い、（１１１）面を露出させる。第２孔部１３はエッチングにより四角錐（ピラミッド）状に形成され、四角錐形状の頂点までエッチングされたところで自動的にストップする（図９参照）。または、四角錐形状の頂点に達する前にエッチングをストップさせてもよい。次に、形成された四角錐の頂点に対応した部分に、表面側からドライエッチングを施し、第１孔部１１を形成することによって第２孔部１３の四角錐頂点と繋がるまでエッチングを行い、第１孔部１１と第２孔部１３とで形成される貫通孔１２を形成する。そして、貫通孔壁面からイオン注入もしくは拡散を行いｎ+層２５を形成することによって、貫通孔１２を取り囲んだｎ+層２５を形成する（図１０参照）。
【００４４】
このｎ＋層２５は分離層７及び裏面側のｎ＋型不純物濃度層１９とつながることになる。その後、側壁の絶縁を確保するために熱酸化によりＳｉＯ２膜２７を形成する。図示しないが、この熱酸化の際にはコンタクトホールの酸化を防ぐためにＬＰ−ＣＶＤによるＳｉＮ層を形成している。側壁の絶縁膜はこのＳｉＯ２膜２７の他にＳｉＮとの積層膜、ＣＶＤによるＳｉＯ２膜などでも良い。次に貫通電極１７を形成するために両面からアルミニウムをスパッタ装置によりデポジションしレジスト形成してエッチングにより所望のパターンを形成する。貫通電極１７の材料は、アルミニウムに限ったものではなく、また、電極の形成方法はスパッタ法に限ったものではない。例えば、ＣＶＤによるポリシリコンに電気抵抗を下げる拡散を施しても良い。この場合は、コンタクトホール部のみアルミニウムにして前記ポリシリコンと電気的に接続すればよい。
【００４５】
裏面側に感光性ポリイミド層２９を形成しバンプ電極３３を配置したい場所のみ開口する。そして、バンプ電極３３と電気的・物理的に接続が優れた金属で形成されたUnder Bump Metal（以下「ＵＢＭ」という）を介してバンプ電極３３を形成する。例えばバンプ電極３３を半田バンプとする場合、半田はアルミと濡れないために濡れ性金属を形成し仲介する必要がある。この場合のUBMは無電解メッキでNi-Auを形成したり、リフトオフ法でTi-Pt-AuやCr-Auを形成することで実現できる。前記、ポリイミド層のかわりにアクリル層やエポキシ層やそれらを含む複合素材の層とすることもできる。半田バンプは、半田ボール搭載法や印刷法で所定のUBM部分に半田を形成しリフロすることによって形成することができる。バンプ電極３３は半田バンプに限ったものではなく金バンプ、ニッケルバンプ、銅バンプ、導電性樹脂バンプなど金属を含む導電性バンプとしても良い（図１１参照）。
【００４６】
上記製造方法ではまずｎ型半導体基板を準備し熱拡散によりｎ+型不純物濃度層を形成したが、予め熱拡散またはエピタキシャル成長によってｎ+型不純物濃度層を設けたｎ型半導体基板を準備してもよい。こうすることにより図１２に示すようにホトダイオードアレイのｎ+型不純物濃度層の厚さを厚くすることができ、実質ｐ型不純物拡散層５とｎ+型不純物濃度層１９の間を狭くすることが可能となり、それにより抵抗成分が低減でき高速応答性を向上させることができる。また、実質ｐ型不純物拡散層５とｎ+型不純物濃度層１９の間を調節することで仕様に応じた分光感度カーブ特性を得ることが可能となる。
【００４７】
以下、上記ホトダイオードアレイ及びその製造方法の作用について説明する。上記ホトダイオードアレイは先にアルカリエッチングにより裏面側から第２孔部１３を形成し、その後第１孔部１１を形成することにより貫通孔１２を形成している。よって、アルカリエッチング工程の時点ではまだ、貫通孔が完成していないためアルカリエッチングによる表面側への侵食が起こらず、特に受光面への悪影響がないため歩留まり低下を防止することができる。
【００４８】
また、アルカリエッチング工程において第２孔部１３が四角錐形状の頂点までエッチングされたところでストップするため、別途エッチングストップ層等を設ける必要がなくなる。さらに、貫通孔１２の大部分（第２孔部１３）は結晶方位によるエッチング速度の違いを利用した異方性エッチングにより形成しているので壁面には凹凸が少なく、滑らかな貫通孔壁面を得ることができる。よって、貫通孔壁面のダメージによる不要キャリアの発生も少なくなり、暗電流を低減することができる。
【００４９】
図１３はホトダイオードアレイの貫通孔１２付近の断面の概略図である。第２孔部１３の壁面はホトダイオードアレイのアレイ方向に対して５４．７°の角をなしており、第１孔部１１の壁面は上記アレイ方向に対して略垂直である。アルカリエッチングのみを用い、貫通孔が第２孔部１３のみで形成されているとした場合には第２孔部とホトダイオードアレイ表面が直接繋がり、それらの面同士がなす角度は鋭角となるが（図１４参照）、上記ホトダイオードアレイでは図１３（ａ）に示すように２つの孔部を連結して貫通孔１２が形成されているため孔部の連結部分のなす角Ｂは９０°以上となる。さらに第２孔部１３とホトダイオード裏面とのなす角Ａも９０°以上であり、第１孔部１１とホトダイオード表面のなす角Ｃは略９０°となる。よって表面から貫通孔１２壁面、裏面へと連なる貫通電極１７は鋭角に曲げられている部分がなく、形成時のカバレッジ不良による導通不良の発生を抑制することができる。さらに、第１孔部１１作成時のドライエッチングの条件によって図１３（ｂ）に示すように第１孔部１１をテーパ状に形成し角Ｃを９０°以上にすることもできる。こうすることによりさらに導通不良を抑制することができる。
【００５０】
上記ホトダイオードでは第２孔部１３はアルカリエッチングにより形成しているので貫通孔１２の壁面へのイオン注入が可能となり、イオン注入により容易にｎ+層２５を形成することができる。形成されたｎ+層２５は各ホトダイオードを分離する分離層としての役割を果たすとともに不要キャリアをトラップし暗電流を低減させる役割を果たす。
【００５１】
上記ホトダイオードでは第１孔部１１は分離層７を貫くように形成される。よって第１孔部１１形成のドライエッチングの際に孔部内壁のダメージ等があったとしても、生じる不要キャリアは分離層７にトラップされることとなる。よって、上記ホトダイオードアレイは貫通電極を形成した場合のダメージに起因するリーク電流等を防止することができる。
【００５２】
また、本第１実施形態においては、熱酸化膜９が貫通孔１２を画成する基板３の壁面上に形成され、基板３と貫通電極１７との間に配置されている。この熱酸化膜９は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、基板３と貫通電極１７との間の電気絶縁性を確実に保つことができる。
【００５３】
（第２実施形態）
次に、図１５〜図１７に基づいて、本発明の第２実施形態について説明する。
【００５４】
図１５は、本第２実施形態に係るホトダイオードアレイの構成を示す模式図である。図１６は、本第２実施形態に係るホトダイオードアレイの平面図であり、図１７は、図１６におけるXVII−XVII線に沿った断面構成を説明するための図である。
【００５５】
図１５に示すように、本第２実施形態のホトダイオードアレイ１０１は、複数のｐｎ接合１０３が２次元的に縦横に規則正しく配列されており、ｐｎ接合の一つ一つがホトダイオードの光感応画素としての機能を有している。本実施形態において、ｐｎ接合１０３は、６４（８×８）個の２次元配置されている。
【００５６】
ホトダイオードアレイ１０１は、シリコン（Ｓｉ）からなるｎ型（第一導電型）の半導体基板１０５を備えている。ｎ型半導体基板１０５は、基板１０５の一方の主面（基板表面）側に位置するｎ型半導体領域１０５ａと、基板１０５の他方の主面（基板裏面）側からｎ型不純物を拡散してなるｎ型高濃度不純物領域１０５ｂとを有している。
【００５７】
ｎ型半導体基板１０５は、その厚みが１５０〜５００μｍ（好ましくは、４００μｍ程度）である。ｎ型半導体領域１０５ａの不純物濃度は、１×１０12〜１０15／ｃｍ3であり、ｎ型高濃度不純物領域１０５ｂの不純物濃度は、１×１０13〜１０20／ｃｍ3である。
【００５８】
ｎ型半導体基板１０５の一方の主面（表面）及び他方の主面（裏面）には、パッシベーション膜及び電気絶縁膜としての熱酸化膜１０７が形成されている。この熱酸化膜１０７の材料はＳｉＯ2であり、厚みは０．０５〜１μｍ（好ましくは０．１μｍ程度）である。
【００５９】
ｎ型半導体基板１０５にはその一方の主面側において、ｐ型（第２導電型）不純物拡散領域１０９が縦横の規則正しいアレイ状に２次元配列されている。この各ｐ型不純物拡散領域１０９とｎ型半導体領域１０５ａとの間で形成されるｐｎ接合１０３により、各ホトダイオードの光感応画素が構成されている。ｐ型不純物拡散領域１０９の不純物濃度は１×１０13〜１０20／ｃｍ3であり、深さが０．０５〜２０μｍ（好ましくは１μｍ程度）である。
【００６０】
隣接するｐ型不純物拡散領域１０９同士の間には、ホトダイオード間を電気的に分離するｎ型高濃度不純物領域（分離層）１１１が配置されている。このｎ型高濃度不純物領域１１１は、ｐ型不純物拡散領域１０９（ホトダイオード）を取り囲むように、基板１０５の一方の主面側からｎ型不純物を拡散して形成されている。このｎ型高濃度不純物領域１１１は、隣接するホトダイオードを電気的に分離する機能を有するものである。ｎ型高濃度不純物領域１１１を設けることにより、隣接するホトダイオードが電気的に確実に分離され、ホトダイオード同士のクロストークを低減することができ、また、ブレークダウン電圧（逆方向耐圧）を制御することもできる。ｎ型高濃度不純物領域１１１の不純物濃度は１×１０13〜１０20／ｃｍ3であり、厚みは０．５〜３０μｍ（好ましくは４μｍ程度）である。
【００６１】
ｎ型半導体基板１０５には、隣接するｐ型不純物拡散領域１０９（ホトダイオード）間に、一方の主面側から他方の主面側に貫通する貫通孔１０５ｃが形成されている。貫通孔１０５ｃは、ｐ型不純物拡散領域１０９それぞれに対応して設けられている。貫通孔１０５ｃの内径は、１０〜１００μｍ（好ましくは５０μｍ程度）である。
【００６２】
貫通孔１０５ｃを画成するｎ型半導体基板１０５の壁面上には、熱酸化膜１１３が形成されている。また、この熱酸化膜１１３は、熱酸化膜１０７と連続して形成されている。熱酸化膜１１３の材料はＳｉＯ2であり、厚みは０．０５〜３μｍ（好ましくは０．１μｍ程度）である。
【００６３】
また、貫通孔１０５ｃ内には、熱酸化膜１１３の内側に導電性部材としての貫通配線１１５が設けられている。貫通配線１１５の材料はリンを１×１０15〜１０20／ｃｍ3程度ドープして低抵抗化したポリシリコンであり、直径は１０〜１００μｍ（好ましくは５０μｍ程度）である。熱酸化膜１１３は、ｎ型半導体基板１０５と貫通配線１１５との間に配置されることとなる。
【００６４】
貫通配線１１５の一端側の部分（ｎ型半導体基板１０５の一方の主面側に位置する部分）は、熱酸化膜１０７に形成されたコンタクトホールを通して電極配線１１７の一端側の部分に電気的に接続されている。電極配線１１７は、熱酸化膜１０７上に形成されており、その他端側の部分が熱酸化膜１０７に形成されたコンタクトホールを通してｐ型不純物拡散領域１０９に電気的に接続されている。電極配線１１７の材料はアルミニウムであり、厚みは１μｍ程度である。
【００６５】
貫通配線１１５の他端側の部分（ｎ型半導体基板１０５の他方の主面側に位置する部分）は、熱酸化膜１０７に形成されたコンタクトホールを通して電極パッド１１９が電気的に接続されている。電極パッド１１９の材料はアルミニウムであり、厚みは０．０５〜５μｍ（好ましくは１μｍ程度）である。また、その各電極パッド１１９に、アンダーバンプメタル（以下、ＵＢＭと称する）１２１を介して半田のバンプ電極１２３が接続されている。
【００６６】
ＵＢＭ１２１は、半田との界面接合が強く、アルミニウムへの半田成分の拡散を防止できるものが好ましく、多層膜構造とされることが多い。この多層膜構造としては、無電解メッキによるニッケル（Ｎｉ）−金（Ａｕ）等がある。この構造は、アルミニウムが露出している領域にニッケルのメッキを厚く（３〜１５μｍ）形成し、その上に薄く（０．０５〜０．１μｍ）金をメッキするものである。金は、ニッケルの酸化を防ぐためのものである。他には、チタン（Ｔｉ）−白金（Ｐｔ）−金（Ａｕ）やクロム（Ｃｒ）−金（Ａｕ）をリフトオフにより形成した構造もある。
【００６７】
また、ｎ型半導体基板１０５には、貫通孔１０５ｃを画成する壁面に沿ってｎ型高濃度不純物領域１２５が形成されている。このｎ型高濃度不純物領域１２５は、ｎ型高濃度不純物領域１０５ｂ及びｎ型高濃度不純物領域１１１と連続して形成されている。ｎ型高濃度不純物領域１２５の不純物濃度は１×１０13〜１０20／ｃｍ3であり、深さは０．５〜３０μｍ（好ましくは４μｍ程度）である。
【００６８】
ｎ型高濃度不純物領域１１１は、図１６に示されるように、貫通孔１０５ｃが形成されるｐ型不純物拡散領域１０９（ホトダイオード）間の領域において連続して形成されている。
【００６９】
ｎ型高濃度不純物領域１１１の上方には、熱酸化膜１０７を介して基板電極配線１２７が形成されている。基板電極配線１２７の材料はアルミニウムであり、厚みは１μｍ程度である。基板電極配線１２７は、熱酸化膜１０７に形成されたコンタクトホール（図示せず）を通してｎ型高濃度不純物領域１１１と電気的に接続されている。基板電極配線１２７は、ｎ型半導体基板１０５に形成された貫通孔１０５ｄ内に絶縁層を介して配置された貫通配線１２９の一端側の部分（ｎ型半導体基板１０５の一方の主面側に位置する部分）に電気的に接続されている。貫通配線１２９の他端側の部分（ｎ型半導体基板１０５の他方の主面側に位置する部分）には、貫通配線１１５と同じく、熱酸化膜１０７に形成されたコンタクトホールを通して電極パッド（いずれも図示せず）が電気的に接続されている。また、その各電極パッドには、ＵＢＭを介して半田のバンプ電極（いずれも図示せず）が接続されている。
【００７０】
ホトダイオードアレイ１０１においては、電極配線１１７、貫通配線１１５、電極パッド１１９、ＵＢＭ１２１及びバンプ電極１２３により、ホトダイオードのアノードの電極取り出しが実現されている。また、基板電極配線１２７、貫通配線１２９、電極パッド、ＵＢＭ及びバンプ電極により、ホトダイオードのカソードの電極取り出しが実現されている。なお、カソードの電極取り出しは、ｎ型高濃度不純物領域１０５ｂに電気的に接続される電極パッドを設け、当該電極パッド、ＵＢＭ及びバンプ電極により実現することもできる。
【００７１】
そして、以上のように構成されたホトダイオードアレイ１０１は、一方の主面（表面）側から被検出光が入射すると、その被検出光がｐ型不純物拡散領域１０９に入射し、その入射光に応じたキャリアを各ホトダイオードが生成する。生成されたキャリアによる光電流は、ｐ型不純物拡散領域１０９に接続された電極配線１１７及び貫通配線１１５を介して、さらに他方の主面（裏面）側の電極パッド１１９とＵＢＭ１２１を介してバンプ電極１２３から取り出される。このバンプ電極１２３からの出力によって、入射光の検出が行われる。
【００７２】
続いて、図１８及び図１９を参照して、第２実施形態の変形例を説明する。
【００７３】
図１８は、本第２実施形態に係るホトダイオードアレイの変形例を示す平面図であり、図１９は、図１８におけるXIX−XIX線に沿った断面構成を説明するための図である。
【００７４】
変形例に係るホトダイオードアレイ１３１は、ｎ型高濃度不純物領域１１１の構造に関して上述したホトダイオードアレイ１０１と相違している。ホトダイオードアレイ１３１においては、ｎ型高濃度不純物領域１１１は、図１８に示されるように、貫通孔１０５ｃが形成されるｐ型不純物拡散領域１０９（ホトダイオード）間の領域において分離して形成されている。このように、ｎ型高濃度不純物領域１１１を貫通孔１０５ｃが形成されるｐ型不純物拡散領域１０９（ホトダイオード）間の領域において分離して形成することにより、逆方向耐圧、すなわちブレークダウン電圧を充分大きくすることができる。なお、貫通孔１０５ｃを画成する壁面に沿って形成されたｎ型高濃度不純物領域１２５は、ｎ型高濃度不純物領域１１１と連続していない。
【００７５】
以上のように、本第２実施形態及びその変形例においては、熱酸化膜１１３が貫通孔１０５ｃを画成するｎ型半導体基板１０５の壁面上に形成され、ｎ型半導体基板１０５と貫通配線１１５との間に配置されている。この熱酸化膜１１３は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性を確実に保つことができる。
【００７６】
また、本第２実施形態及びその変形例において、ｎ型半導体基板１０５には、ｎ型高濃度不純物領域１２５が貫通孔１０５ｃを画成する壁面に沿って形成されている。ところで、貫通孔１０５ｃを形成する際に、貫通孔１０５ｃを画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、ｎ型高濃度不純物領域１２５により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【００７７】
また、本第２実施形態及びその変形例において、ｎ型半導体基板１０５の他方の主面側には、ｎ型高濃度不純物領域１０５ｂがｎ型高濃度不純物領域１２５に連続して形成されている。これにより、電界分布が安定した、高速応答可能な優れたＰＩＮ構造を実現することができる。また、図示しないが、基板電極を貫通配線を介さずにｎ型半導体基板１０５の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【００７８】
また、本第２実施形態において、ｎ型半導体基板１０５の一方の主面側には、ｎ型高濃度不純物領域１１１がｎ型高濃度不純物領域１２５に連続し、且つ、ｐ型不純物拡散領域１０９を取り囲むように形成されている。これにより、ｐ型不純物拡散領域１０９（ホトダイオード）が電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、ホトダイオードの空乏層の広がり方を制御することができる。
【００７９】
また、本第２実施形態及びその変形例において、ｎ型半導体基板１０５の一方の主面上に形成される熱酸化膜１０７と、熱酸化膜１０７上に形成され、ｐ型不純物拡散領域１０９と貫通配線１１５とを電気的に接続する電極配線１１７と、を更に有している。これにより、ｐ型不純物拡散領域１０９が形成された領域の表面が熱酸化膜１０７あるいは電極配線１１７の表面よりも窪んだ位置とされる。このため、ｎ型半導体基板１０５の一方の主面側から平コレットを接触させてホトダイオードアレイ１０１，１３１を他の機器（基板）等に実装する場合でも、ｐ型不純物拡散領域１０９が形成された領域の表面やｐｎ接合界面を傷付けることなくホトダイオードアレイ１０１，１３１を実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【００８０】
次に、上述した構成のホトダイオードアレイ１０１の製造方法について、図２０〜図２２を参照して説明する。図２０（ａ）〜（ｄ）、図２１（ａ）〜（ｄ）及び図２２（ａ）〜（ｄ）は、第２実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【００８１】
本製造方法では、以下の工程（１）〜（１３）を順次実行する。
【００８２】
工程（１）
まず、厚さ１５０〜５００μｍ（好ましくは４００μｍ程度）のｎ型半導体基板１０５を用意する。ｎ型半導体基板１０５の他方の主面（裏面）側にｎ型高濃度不純物領域１０５ｂを熱拡散により形成し、ｎ型半導体領域１０５ａ、ｎ型高濃度不純物領域１０５ｂの２層構造の基板を作製する（図２０（ａ）参照）。なお、ｎ型半導体基板１０５の代わりに、ｎ+型半導体基板にエピタキシャル成長によりｎ型半導体領域を形成したＮ／Ｎ+エピウェハや、ｎ+型半導体基板とｎ型半導体基板とを直接貼り合わせた貼り合わせウェハ等を用いてもよい。
【００８３】
工程（２）
次に、ｎ型半導体基板１０５の一方の主面（表面）及び他方の主面に熱酸化（例えば、９００℃程度）を施しＳｉＯ2熱酸化膜１４０を形成する。そして、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１４０について、孔を形成する予定位置に存在するＳｉＯ2熱酸化膜１４０をパターニングする（図２０（ｂ）参照）。ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１４０は、後工程にて孔を形成するためのマスクとして利用する。
【００８４】
工程（３）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１４０をマスクとして、ＩＣＰ-ＲＩＥ（誘導結合プラズマ式反応性イオンエッチング）等の高密度プラズマエッチングにより、貫通していない孔１４１をｎ型半導体基板１０５の一方の主面側から形成する（図２０（ｃ）参照）。孔１４１の深さは、ｎ型半導体領域１０５ａの厚みよりも大きく、ｎ型半導体基板１０５の厚み未満に設定されており（１２０〜４５０μｍ（好ましくは３５０μｍ程度））、孔１４１はｎ型高濃度不純物領域１０５ｂに達している。なお、ＩＣＰ-ＲＩＥのほかに、ブラスト加工、超音波加工、ウェット化学エッチング等を用いることができる。
【００８５】
工程（４）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１４０をマスクとして、孔１４１を画成する壁面に沿ってｎ型半導体基板１０５内に不純物（例えば、リン等）を熱拡散させてｎ型高濃度不純物領域１２５を形成する。そして、ｎ型半導体基板１０５に熱酸化を施し（例えば、８５０〜１０５０℃）、孔１４１を画成する壁面上にＳｉＯ2熱酸化膜１１３を形成する（図２０（ｄ）参照）。ここでは、ｎ型高濃度不純物領域１２５は、ｎ型高濃度不純物領域１０５ｂに連続して形成されることとなる。
【００８６】
工程（５）
次に、ｎ型半導体基板１０５（ＳｉＯ2熱酸化膜１４０，１１３上）に不純物（例えば、リン等）をドープしながらポリシリコン１４３を堆積させる（図２１（ａ）参照）。これにより、孔１４１内に低抵抗化されたポリシリコン１４３が充填されることとなる。ポリシリコン１４３の堆積は、１２００℃程度でのエピタキシャル成長や、６００〜８００℃でのＬＰ−ＣＶＤ（減圧化学気相堆積法）により行うことができる。なお、エピタキシャル成長によりポリシリコン１４３を堆積する場合、ｎ型半導体基板１０５の他方の主面側にポリシリコン１４３が堆積することはない。
【００８７】
工程（６）
次に、孔１４１が貫通するように、ｎ型半導体基板１０５の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去し、ｎ型半導体基板１０５を他方の主面側から薄型化する。ｎ型半導体基板１０５の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。これにより、貫通孔１０５ｃ，１０５ｄが形成されると共に、貫通孔１０５ｃ，１０５ｄ内にポリシリコン１４３が残ることとなる。この貫通孔１０５ｃ，１０５ｄ内に残ったポリシリコン１４３が貫通配線１１５，１２９として機能し、貫通孔１０５ｃ，１０５ｄ内に貫通配線１１５，１２９が配置される。そして、ｎ型半導体基板１０５に熱酸化を施し（例えば、８５０〜１０５０℃）、ＳｉＯ2熱酸化膜１０７を形成する（図２１（ｂ）参照）。ポリシリコンは、その結晶性から表面に単結晶シリコンよりも多くのボンド（結合手）を有している。このため、ポリシリコンの熱酸化速度は、単結晶シリコンよりも早く、同時間酸化しても、ポリシリコンに対応する部分が単結晶シリコンに対応する部分よりも盛り上がることとなる。なお、ポリシリコン１４３には、不純物が固溶限界程度まで拡散されていることから、酸化速度が更に増すこととなる。なお、図２１（ｂ）には、貫通配線１１５に対応するポリシリコン１４３、貫通孔１０５ｃに対応する孔１４１のみを開示している。
【００８８】
工程（７）
次に、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７について、分離層を形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図２１（ｃ）参照）。ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７は、後工程にて分離層を形成するためのマスクとして利用する。
【００８９】
工程（８）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、ｎ型半導体基板１０５内に不純物（例えば、リン等）を熱拡散させて分離層、すなわちｎ型高濃度不純物領域１１１を形成する。そして、ｎ型半導体基板１０５に熱酸化を施して（例えば、８５０〜１０５０℃）、工程（７）におけるパターン化により形成されたＳｉＯ2熱酸化膜１０７の開口を閉塞する（図２１（ｄ）参照）。ｎ型高濃度不純物領域１１１は、ｎ型高濃度不純物領域１２５に連続して形成されることとなる。また、ポリシリコン１４３（貫通配線１１５）と、ｎ型高濃度不純物領域１０５ｂ，１１１，１２５とは、ＳｉＯ2熱酸化膜１１３で電気的に絶縁されることとなる。
【００９０】
工程（９）
次に、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７について、ホトダイオードを形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図２２（ａ）参照）。ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７は、後工程にてホトダイオード（ｐ型不純物拡散領域１０９）を形成するためのマスクとして利用する。
【００９１】
工程（１０）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、ｎ型半導体基板１０５のｎ型半導体領域１０５ａ内に不純物（例えば、ボロン）を熱拡散させてｐ型不純物拡散領域１０９を形成する。そして、ｎ型半導体基板１０５に熱酸化を施して（例えば、８５０〜１０５０℃）、工程（９）におけるパターン化により形成されたＳｉＯ2熱酸化膜１０７の開口を閉塞する（図２２（ｂ）参照）。また、このＳｉＯ2熱酸化膜１０７は、表面を保護すると共に入射光に対してＡＲコートとしても機能し所望の波長に対して高感度を実現する。
【００９２】
工程（１１）
次に、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７における貫通配線１１５，１２９、ｐ型不純物拡散領域１０９及びｎ型高濃度不純物領域１１１に対応する所望の位置に、コンタクトホールを形成する。そして、ｎ型半導体基板１０５の一方の主面側のＳｉＯ2熱酸化膜１０７上にアルミニウム金属膜を形成した上で、所定のホトマスクを用いてパターニングを行い、その金属膜の不要な部分を除去して、電極配線１１７、基板電極配線１２７をそれぞれ形成する（図２２（ｃ）参照）。図２２（ｃ）では、電極配線１１７のみを開示している。なお、必要に応じて前記プロセスの後に、主面全面にＳｉＮやＳｉＯ2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【００９３】
工程（１２）
次に、ｎ型半導体基板１０５の他方の主面に形成されたＳｉＯ2熱酸化膜１０７における貫通配線１１５，１２９に対応する所望の位置に、コンタクトホールを形成する。そして、ｎ型半導体基板１０５の他方の主面側のＳｉＯ2熱酸化膜１０７上にアルミニウム金属膜を形成した上で、所定のホトマスクを用いてパターニングを行い、その金属膜の不要な部分を除去して、電極パッド１１９を形成する（図２２（ｄ）参照）。図２２（ｄ）では、貫通配線１１５に対応する電極パッド１１９のみを開示している。
【００９４】
工程（１３）
その後、電極パッド１１９にバンプ電極１２３を設けるが、そのバンプ電極１２３として半田を用いる場合、半田はアルミニウムに対する濡れ性が悪いため、各電極パッド１１９とバンプ電極１２３とを仲介するためのＵＢＭ１２１を、各電極パッド１１９に形成し、そのＵＢＭ１２１に重ねてバンプ電極１２３を形成する（図１７参照）。ＵＢＭ１２１は、上述したように、無電解メッキでＮｉ−Ａｕを形成するが、リフトオフ法でＴｉ−Ｐｔ−ＡｕやＣｒ−Ａｕを形成することでも実現できる。図１７では、貫通配線１１５に対応する電極パッド１１９、ＵＢＭ１２１及びバンプ電極１２３のみを開示している。
【００９５】
なお、バンプ電極１２３は半田ボール搭載法や印刷法で所定のＵＢＭ１２１に半田を形成し、リフロすることによって得ることができる。また、バンプ電極１２３は半田に限られるものではなく、金バンプ、ニッケルバンプ、銅バンプでもよく、導電性フィラー等の金属を含む導電性樹脂バンプでもよい。
【００９６】
これらの工程（１）〜（１３）により、図１５〜図１７に示された構成のホトダイオードアレイ１０１が完成する。
【００９７】
以上、説明したように、上述の製造方法においては、孔１４１を画成するｎ型半導体基板１０５の壁面上にＳｉＯ2熱酸化膜１１３を形成する工程及びＳｉＯ2熱酸化膜１１３よりも孔の内側に貫通配線１１５を配置する工程を、ｐ型不純物拡散領域１０９（ホトダイオード）を形成する工程及び電極配線１１７を形成してｐ型不純物拡散領域１０９と貫通配線１１５とを電気的に接続する工程の前に行っている。このため、孔１４１を画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好なＳｉＯ2熱酸化膜１１３が形成されることとなる。このＳｉＯ2熱酸化膜１１３は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性を確実に保つことができる。
【００９８】
また、上述の製造方法において、ｎ型半導体基板１０５に、孔１４１を画成する壁面に沿ってｎ型高濃度不純物領域１２５を形成する工程を更に備えている。ところで、孔１４１を形成する際に、孔１４１を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、孔１４１、すなわち貫通孔１０５ｃを画成する壁面に沿って形成されたｎ型高濃度不純物領域１２５により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【００９９】
また、上述の製造方法において、ｎ型半導体基板１０５は、他方の主面側にｎ型高濃度不純物領域１０５ｂを有しており、孔１４１を形成する工程において、孔１４１をｎ型高濃度不純物領域１０５ｂに達するように形成し、ｎ型高濃度不純物領域１２５を形成する工程において、当該ｎ型高濃度不純物領域１２５をｎ型高濃度不純物領域１０５ｂに連続して形成している。この場合、電界分布が安定した、高速応答可能な優れたＰＩＮ構造を実現することができる。また、図示しないが、基板電極を貫通配線を介さずにｎ型半導体基板１０５の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【０１００】
また、上述の製造方法において、貫通配線１１５を配置する工程において、ポリシリコン１４３を孔１４１内に充填し、当該ポリシリコン１４３を貫通配線１１５としている。この場合、ポリシリコン１４３を孔１４１内に充填する工程も、ｐ型不純物拡散領域１０９（ホトダイオード）を形成する工程及び電極配線１１７等を形成する工程の前に行われることとなる。ポリシリコン１４３は、ＬＰ−ＣＶＤやエピタキシャル成長などの高温プロセス（６００〜１２００℃程度）で形成することができる。このように高温で形成されたポリシリコン１４３は、後のホトダイオード形成工程の高温熱処理やポリシリコン１４３の露出面への熱酸化によるＳｉＯ2形成も可能となる。即ち、このようなポリシリコン１４３による貫通配線１１５は、断線が生じることなく高温にも耐えうる高い信頼性を持つ電極部材として優れている。また、不純物をドープしながら孔１４１内にポリシリコン１４３を充填できるために、低抵抗な導電部材として機能するために高速な応答への対応も可能となる。
【０１０１】
また、上述の製造方法では、ｎ型半導体基板１０５の一方の主面上にＳｉＯ2熱酸化膜１０７を形成する工程を更に備え、電極配線１１７を形成してｐ型不純物拡散領域１０９と貫通配線１１５とを電気的に接続する工程において、ＳｉＯ2熱酸化膜１０７にｐ型不純物拡散領域１０９及び貫通配線１１５に対応してそれぞれ開口（コンタクトホール）を形成し、当該コンタクトホールを通してｐ型不純物拡散領域１０９と貫通配線１１５とを電気的に接続する電極配線１１７をＳｉＯ2熱酸化膜１０７上に形成している。この場合、ｐ型不純物拡散領域１０９が形成された領域の表面がＳｉＯ2熱酸化膜１０７あるいは貫通配線１１５の表面よりも窪んだ位置とされる。このため、ｎ型半導体基板１０５の一方の主面側から平コレットを接触させてホトダイオードアレイ１０１を他の機器（基板）等に実装する場合でも、ｐ型不純物拡散領域１０９が形成された領域の表面やｐｎ接合界面を傷付けることなくホトダイオードアレイ１０１を実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【０１０２】
また、上述の製造方法において、ｎ型半導体基板１０５の前記一方の主面側に、ｎ型高濃度不純物領域１２５に連続し、且つ、ｐ型不純物拡散領域１０９（ホトダイオード）が形成される領域を取り囲むようにｎ型高濃度不純物領域１１１を形成する工程を更に備えている。この場合、ｐ型不純物拡散領域１０９が電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、また、ホトダイオードの空乏層の広がり方を制御することができる。
【０１０３】
（第３実施形態）
次に、図２３〜図２５に基づいて、本発明の第３実施形態に係るホトダイオードアレイの製造方法ついて説明する。図２３（ａ）〜（ｄ）、図２４（ａ）〜（ｄ）及び図２５（ａ）及び（ｂ）は、第３実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【０１０４】
本製造方法では、以下の工程（１）〜（１３）を順次実行する。但し、工程（１）〜（３）については、上述の第２実施形態における工程（１）〜（３）と同じであり、説明を省略する。
【０１０５】
工程（４）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１４０をマスクとして、第２実施形態における工程（４）と同じく、ｎ型高濃度不純物領域１２５及びＳｉＯ2熱酸化膜１１３を形成する。そして、ＳｉＯ2熱酸化膜１４０，１１３上に、６００〜８００℃でのＬＰ−ＣＶＤにより、シリコン窒化（ＳｉＮ）膜１５１を形成する（図２３（ａ）参照）。
【０１０６】
工程（５）
次に、ｎ型半導体基板１０５（シリコン窒化（ＳｉＮ）膜１５１上）に不純物（例えば、リン等）をドープしがらポリシリコン１４３を堆積させる（図２３（ｂ）参照）。これにより、孔１４１内に不純物がドープされた低抵抗ポリシリコン１４３が充填されることとなる。ポリシリコン１４３の堆積は、第２実施形態における工程（５）と同じく、エピタキシャル成長や、ＬＰ−ＣＶＤにより行うことができる。
【０１０７】
工程（６）
次に、第２実施形態における工程（６）と同じく、孔１４１が貫通するように、ｎ型半導体基板１０５の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。また、ｎ型半導体基板１０５の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。そして、第２実施形態における工程（６）と同じく、ｎ型半導体基板１０５に熱酸化を施し、ＳｉＯ2熱酸化膜１０７を形成する（図２３（ｃ）参照）。
【０１０８】
工程（７）
次に、第２実施形態における工程（７）と同じく、分離層を形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図２３（ｄ）参照）。
【０１０９】
工程（８）
次に、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、ｎ型高濃度不純物領域１１１を形成する。そして、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図２４（ａ）参照）。ポリシリコン１４３（貫通配線１１５）と、ｎ型高濃度不純物領域１０５ｂ，１１１，１２５とは、ＳｉＯ2熱酸化膜１１３及びＳｉＮ膜１５１で電気的に絶縁されることとなる。
【０１１０】
工程（９）
次に、第２実施形態における工程（９）と同じく、ホトダイオードを形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図２４（ｂ）参照）。
【０１１１】
工程（１０）
次に、第２実施形態における工程（１０）と同じく、ｐ型不純物拡散領域１０９を形成する。そして、第２実施形態における工程（１０）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図２４（ｃ）参照）。また、このＳｉＯ2熱酸化膜１０７は、表面を保護すると共に入射光に対してＡＲコートとしても機能し所望の波長に対して高感度を実現する。
【０１１２】
工程（１１）
次に、第２実施形態における工程（１１）と同じく、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極配線１１７、基板電極配線１２７をそれぞれ形成する（図２４（ｄ）参照）。図２４（ｄ）では、電極配線１１７のみを開示している。
【０１１３】
工程（１２）
次に、第２実施形態における工程（１２）と同じく、ｎ型半導体基板１０５の他方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極パッド１１９を形成する（図２５（ａ）参照）。なお、必要に応じて前記プロセスの後に、主面全面にＳｉＮやＳｉＯ2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【０１１４】
工程（１３）
次に、第２実施形態における工程（１３）と同じく、電極パッド１１９にＵＢＭ１２１を形成し、そのＵＢＭ１２１に重ねてバンプ電極１２３を形成する（図２５（ｂ）参照）。
【０１１５】
これらの工程（１）〜（１３）により、図２５（ｂ）に示された構成のホトダイオードアレイ１６１が完成する。
【０１１６】
以上、説明したように、上述の製造方法においては、第２実施形態の製造方法と同じく、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性を確実に保つことができる。
【０１１７】
また、上述の製造方法においては、ＳｉＯ2熱酸化膜１０７上にＳｉＮ膜１５１を形成する工程を更に備えている。ＳｉＮ膜１５１は、ＳｉＯ2熱酸化膜１０７よりも更に緻密な膜であり、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性をより一層確実に保つことができる。
【０１１８】
（第４実施形態）
次に、図２６〜図２８に基づいて、本発明の第４実施形態に係るホトダイオードアレイの製造方法ついて説明する。図２６（ａ）〜（ｄ）、図２７（ａ）〜（ｄ）及び図２８（ａ）〜（ｄ）は、第４実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【０１１９】
本製造方法では、以下の工程（１）〜（１２）を順次実行する。
【０１２０】
工程（１）
まず、厚さ１５０〜５００μｍ（好ましくは４００μｍ程度）のｎ型半導体基板１０５を用意する。ｎ型半導体基板１０５は、ＣＺ法、ＦＺ法又はＭＣＺ法により生成されたバルクシリコンウェハを用いることができる。そして、第２実施形態における工程（２）と同じく、ｎ型半導体基板１０５の両主面にＳｉＯ2熱酸化膜１４０を形成し、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１４０をパターニングする（図２６（ａ）参照）。
【０１２１】
工程（２）
次に、第２実施形態における工程（３）と同じく、ＩＣＰ-ＲＩＥ等の高密度プラズマエッチングにより、孔１４１をｎ型半導体基板１０５の一方の主面側から形成する（図２６（ｂ）参照）。
【０１２２】
工程（３）
次に、第２実施形態における工程（４）と同じく、孔１４１を画成する壁面（底面も含む）に沿ってｎ型半導体基板１０５内にｎ型高濃度不純物領域１２５を形成し、孔１４１を画成する壁面上にＳｉＯ2熱酸化膜１１３を形成する（図２６（ｃ）参照）。
【０１２３】
工程（４）
次に、第２実施形態における工程（５）と同じく、ｎ型半導体基板１０５（ＳｉＯ2熱酸化膜１４０，１１３上）に不純物（例えば、リン等）をドープしながらポリシリコン１４３を堆積させる（図２６（ｄ）参照）。これにより、孔１４１内に不純物がドープされた低抵抗ポリシリコン１４３が充填されることとなる。ポリシリコン１４３の堆積は、第２実施形態における工程（５）と同じく、エピタキシャル成長や、ＬＰ−ＣＶＤにより行うことができる。
【０１２４】
工程（５）
次に、第２実施形態における工程（６）と同じく、孔１４１が貫通するように、ｎ型半導体基板１０５の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。また、ｎ型半導体基板１０５の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。そして、第２実施形態における工程（６）と同じく、ｎ型半導体基板１０５に熱酸化を施し、ＳｉＯ2熱酸化膜１０７を形成する（図２７（ａ）参照）。
【０１２５】
工程（６）
次に、第２実施形態における工程（７）と同じく、分離層を形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする。また、ｎ型半導体基板１０５の他方の主面側のＳｉＯ2熱酸化膜１０７も除去する（図２７（ｂ）参照）。
【０１２６】
工程（７）
次に、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、ｎ型高濃度不純物領域１１１を形成する。また、ｎ型半導体基板１０５の他方の主面側にｎ型高濃度不純物領域１７１を熱拡散により形成する。そして、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞すると共に、ｎ型半導体基板１０５の他方の主面側にＳｉＯ2熱酸化膜１０７を形成する（図２７（ｃ）参照）。ここでは、ｎ型高濃度不純物領域１７１は、ｎ型高濃度不純物領域１２５に連続して形成されることとなる。また、ポリシリコン１４３（貫通配線１１５）と、ｎ型高濃度不純物領域１１１，１２５，１７１とは、ＳｉＯ2熱酸化膜１１３で電気的に絶縁されることとなる。
【０１２７】
工程（８）
次に、第２実施形態における工程（９）と同じく、ホトダイオードを形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図２７（ｄ）参照）。
【０１２８】
工程（９）
次に、第２実施形態における工程（１０）と同じく、ｐ型不純物拡散領域１０９を形成する。そして、第２実施形態における工程（１０）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図２８（ａ）参照）。また、このＳｉＯ2熱酸化膜１０７は、表面を保護すると共に入射光に対してＡＲコートとしても機能し所望の波長に対して高感度を実現する。
【０１２９】
工程（１０）
次に、第２実施形態における工程（１１）と同じく、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極配線１１７、基板電極配線１２７をそれぞれ形成する（図２８（ｂ）参照）。図２８（ｂ）では、電極配線１１７のみを開示している。
【０１３０】
工程（１１）
次に、第２実施形態における工程（１２）と同じく、ｎ型半導体基板１０５の他方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極パッド１１９を形成する（図２８（ｃ）参照）。なお、必要に応じて前記プロセスの後に、主面全面にＳｉＮやＳｉＯ2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【０１３１】
工程（１２）
次に、第２実施形態における工程（１３）と同じく、電極パッド１１９にＵＢＭ１２１を形成し、そのＵＢＭ１２１に重ねてバンプ電極１２３を形成する（図２８（ｄ）参照）。
【０１３２】
これらの工程（１）〜（１２）により、図２８（ｄ）に示された構成のホトダイオードアレイ１８１が完成する。
【０１３３】
以上、説明したように、上述の製造方法においては、第２及び第３実施形態の製造方法と同じく、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性を確実に保つことができる。
【０１３４】
（第５実施形態）
次に、図２９〜図３１に基づいて、本発明の第５実施形態に係るホトダイオードアレイの製造方法ついて説明する。図２９（ａ）〜（ｄ）、図３０（ａ）〜（ｃ）及び図３１（ａ）〜（ｃ）は、第５実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【０１３５】
本製造方法では、以下の工程（１）〜（１２）を順次実行する。但し、工程（１）及び（２）については、上述の第４実施形態における工程（１）及び（２）と同じであり、説明を省略する。
【０１３６】
工程（３）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、第４実施形態における工程（３）と同じく、ｎ型高濃度不純物領域１２５及びＳｉＯ2熱酸化膜１１３を形成する。そして、ＳｉＯ2熱酸化膜１４０，１１３上に、６００〜８００℃でのＬＰ−ＣＶＤにより、シリコン窒化（ＳｉＮ）膜１５１を形成する（図２９（ａ）参照）。
【０１３７】
工程（４）
次に、第３実施形態における工程（５）と同じく、ｎ型半導体基板１０５（ＳｉＮ膜１５１上）に不純物（例えば、リン等）をドープしながらポリシリコン１４３を堆積させる（図２９（ｂ）参照）。これにより、孔１４１内に不純物がドープされた低抵抗ポリシリコン１４３が充填されることとなる。ポリシリコン１４３の堆積は、第２実施形態における工程（５）と同じく、エピタキシャル成長や、ＬＰ−ＣＶＤにより行うことができる。
【０１３８】
工程（５）
次に、第４実施形態における工程（５）と同じく、孔１４１が貫通するように、ｎ型半導体基板１０５の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。また、ｎ型半導体基板１０５の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。そして、第４実施形態における工程（５）と同じく、ｎ型半導体基板１０５に熱酸化を施し、ＳｉＯ2熱酸化膜１０７を形成する（図２９（ｃ）参照）。
【０１３９】
工程（６）
次に、第４実施形態における工程（６）と同じく、分離層を形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする。また、ｎ型半導体基板１０５の他方の主面側のＳｉＯ2熱酸化膜１０７も除去する（図２９（ｄ）参照）。
【０１４０】
工程（７）
次に、第４実施形態における工程（７）と同じく、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、ｎ型高濃度不純物領域１１１を形成する。また、ｎ型半導体基板１０５の他方の主面側にｎ型高濃度不純物領域１７１を熱拡散により形成する。そして、第４実施形態における工程（７）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞すると共に、ｎ型半導体基板１０５の他方の主面側にＳｉＯ2熱酸化膜１０７を形成する（図３０（ａ）参照）。ポリシリコン１４３（貫通配線１１５）と、ｎ型高濃度不純物領域１１１，１２５，１７１とは、ＳｉＯ2熱酸化膜１１３及びＳｉＮ膜１５１で電気的に絶縁されることとなる。
【０１４１】
工程（８）
次に、第４実施形態における工程（８）と同じく、ホトダイオードを形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図３０（ｂ）参照）。
【０１４２】
工程（９）
次に、第４実施形態における工程（９）と同じく、ｐ型不純物拡散領域１０９を形成する。そして、第４実施形態における工程（９）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図３０（ｃ）参照）。また、このＳｉＯ2熱酸化膜１０７は、表面を保護すると共に入射光に対してＡＲコートとしても機能し所望の波長に対して高感度を実現する。
【０１４３】
工程（１０）
次に、第４実施形態における工程（１０）と同じく、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極配線１１７、基板電極配線１２７をそれぞれ形成する（図３１（ａ）参照）。図３１（ａ）では、電極配線１１７のみを開示している。
【０１４４】
工程（１１）
次に、第４実施形態における工程（１１）と同じく、ｎ型半導体基板１０５の他方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極パッド１１９を形成する（図３１（ｂ）参照）。なお、必要に応じて前記プロセスの後に、主面全面にＳｉＮやＳｉＯ2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【０１４５】
工程（１２）
次に、第４実施形態における工程（１２）と同じく、電極パッド１１９にＵＢＭ１２１を形成し、そのＵＢＭ１２１に重ねてバンプ電極１２３を形成する（図３１（ｃ）参照）。
【０１４６】
これらの工程（１）〜（１２）により、図３１（ｃ）に示された構成のホトダイオードアレイ１９１が完成する。
【０１４７】
以上、説明したように、上述の製造方法においては、第２〜第４実施形態の製造方法と同じく、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性を確実に保つことができる。
【０１４８】
また、上述の製造方法においては、第３実施形態の製造方法と同じく、ＳｉＯ2熱酸化膜１０７上にＳｉＮ膜１５１を形成する工程を更に備えている。これにより、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性をより一層確実に保つことができる。
【０１４９】
（第６実施形態）
次に、図３２〜図３５に基づいて、本発明の第６実施形態に係るホトダイオードアレイの製造方法について説明する。図３２（ａ）〜（ｄ）、図３３（ａ）〜（ｄ）、図３４（ａ）〜（ｄ）及び図３５は、第６実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【０１５０】
本製造方法では、以下の工程（１）〜（１２）を順次実行する。
【０１５１】
工程（１）
まず、厚さ３００μｍ〜１ｍｍ（好ましくは４００μｍ程度。例えば、ｎ型半導体基板１０５の厚さ３００μｍ、シリコン単結晶層２０３の厚さ１００μｍ）のＳＯＩ（Silicon On Insulator）ウェハ２０１を用意する（図３２（ａ）参照）。ＳＯＩウェハ２０１は、シリコン単結晶層２０３、埋込みＳｉＯ2膜層２０５、ｎ型半導体基板１０５の積層構造である。なお、ｎ型半導体基板１０５はＳＯＩウェハ２０１の一方の主面（表面）側に位置し、シリコン単結晶層２０３はＳＯＩウェハ２０１の他方の主面（裏面）側に位置する。そして、第２実施形態における工程（２）と同じく、ｎ型半導体基板１０５（ＳＯＩウェハ２０１）の一方の主面にＳｉＯ2熱酸化膜１４０を形成し、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１４０をパターニングする（図３２（ｂ）参照）。
【０１５２】
工程（２）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１４０をマスクとして、ＩＣＰ-ＲＩＥ等の高密度プラズマエッチングにより、ｎ型半導体基板１０５を貫通する貫通孔１０５ｃ，１０５ｄを当該ｎ型半導体基板１０５の一方の主面側から形成する（図３２（ｃ）参照）。図３２（ｃ）では、貫通孔１０５ｃのみを開示している。なお、貫通孔のエッチングはシリコンとＳｉＯ2のエッチング選択比の違いから埋め込みＳｉＯ2膜層２０５で停止する。
【０１５３】
工程（３）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１４０をマスクとして、第２実施形態における工程（４）と同じく、ｎ型高濃度不純物領域１２５及びＳｉＯ2熱酸化膜１１３を形成する（図３２（ｄ）参照）。なお、ＳｉＯ2熱酸化膜１４０，１１３上に、６００〜８００℃でのＬＰ−ＣＶＤにより、シリコン窒化（ＳｉＮ）膜を形成してもよい。
【０１５４】
工程（４）
次に、第２実施形態における工程（５）と同じく、ｎ型半導体基板１０５（ＳｉＯ2熱酸化膜１４０，１１３上）に不純物（例えば、リン等）をドープしながらポリシリコン１４３を堆積させる（図３３（ａ）参照）。これにより、孔１４１内に不純物がドープされた低抵抗ポリシリコン１４３が充填されることとなる。ポリシリコン１４３の堆積は、第２実施形態における工程（５）と同じく、エピタキシャル成長や、ＬＰ−ＣＶＤにより行うことができる。
【０１５５】
工程（５）
次に、ｎ型半導体基板１０５の一方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン１４３等を除去する。また、ＳＯＩウェハ２０１の他方の主面側に堆積したポリシリコン１４３をエッチングにより除去する。このとき、シリコン単結晶層２０３も除去され、エッチングは埋込みＳｉＯ2膜層２０５で停止する。エッチングには、ＳＦ6ガスなどを用いたＲＩＥなどによるドライエッチングやアルカリエッチング溶液を用いることができる。なお、ポリシリコン１４３の充填をエピタキシャル成長で行った場合には他方の主面側にはポリシリコンが堆積されない。そして、第２実施形態における工程（６）と同じく、ｎ型半導体基板１０５に熱酸化を施し、ＳｉＯ2熱酸化膜１０７を形成する（図３３（ｂ）参照）。
【０１５６】
工程（６）
次に、第２実施形態における工程（７）と同じく、分離層を形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図３３（ｃ）参照）。
【０１５７】
工程（７）
次に、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、ｎ型高濃度不純物領域１１１を形成する。そして、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図３３（ｄ）参照）。ポリシリコン１４３（貫通配線１１５）と、ｎ型高濃度不純物領域１０５ｂ，１１１，１２５とは、ＳｉＯ2熱酸化膜１１３で電気的に絶縁されることとなる。
【０１５８】
工程（８）
次に、第２実施形態における工程（９）と同じく、ホトダイオードを形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図３４（ａ）参照）。
【０１５９】
工程（９）
次に、第２実施形態における工程（１０）と同じく、ｐ型不純物拡散領域１０９を形成する。そして、第２実施形態における工程（１０）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図３４（ｂ）参照）。また、このＳｉＯ2熱酸化膜１０７は、表面を保護すると共に入射光に対してＡＲコートとしても機能し所望の波長に対して高感度を実現する。
【０１６０】
工程（１０）
次に、第２実施形態における工程（１１）と同じく、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極配線１１７、基板電極配線１２７をそれぞれ形成する（図３４（ｃ）参照）。図３４（ｃ）では、電極配線１１７のみを開示している。
【０１６１】
工程（１１）
次に、第２実施形態における工程（１２）と同じく、ｎ型半導体基板１０５の他方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極パッド１１９を形成する（図３４（ｄ）参照）。なお、必要に応じて前記プロセスの後に、主面全面にＳｉＮやＳｉＯ2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【０１６２】
工程（１２）
次に、第２実施形態における工程（１３）と同じく、電極パッド１１９にＵＢＭ１２１を形成し、そのＵＢＭ１２１に重ねてバンプ電極１２３を形成する（図３５参照）。
【０１６３】
これらの工程（１）〜（１３）により、図３５に示された構成のホトダイオードアレイ２１１が完成する。
【０１６４】
以上、説明したように、上述の製造方法においては、貫通孔１０５ｃを画成するｎ型半導体基板１０５の壁面上にＳｉＯ2熱酸化膜１１３を形成する工程及びＳｉＯ2熱酸化膜１１３よりも貫通孔１０５ｃの内側に貫通配線１１５を配置する工程を、ｐ型不純物拡散領域１０９（ホトダイオード）を形成する工程及び電極配線１１７を形成してｐ型不純物拡散領域１０９と貫通配線１１５とを電気的に接続する工程の前に行っている。このため、貫通孔１０５ｃを画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好なＳｉＯ2熱酸化膜１１３が形成されることとなる。このＳｉＯ2熱酸化膜１１３は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性を確実に保つことができる。
【０１６５】
また、上述の製造方法において、ｎ型半導体基板１０５に、貫通孔１０５ｃを画成する壁面に沿ってｎ型高濃度不純物領域１２５を形成する工程を更に備えている。ところで、貫通孔１０５ｃを形成する際に、貫通孔１０５ｃを画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、貫通孔１０５ｃを画成する壁面に沿って形成されたｎ型高濃度不純物領域１２５により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【０１６６】
また、上述の製造方法において、貫通配線１１５を配置する工程において、ポリシリコン１４３を貫通孔１０５ｃ内に充填し、当該ポリシリコン１４３を貫通配線１１５としている。この場合、ポリシリコン１４３を貫通孔１０５ｃ内に充填する工程も、ｐ型不純物拡散領域１０９（ホトダイオード）を形成する工程及び電極配線１１７等を形成する工程の前に行われることとなる。ポリシリコン１４３は、ＬＰ−ＣＶＤやエピタキシャル成長などの高温プロセス（６００〜１２００℃程度）で形成することができる。このように高温で形成されたポリシリコン１４３は、後のホトダイオード形成工程の高温熱処理やポリシリコン１４３の露出面への熱酸化によるＳｉＯ2形成も可能となる。即ち、このようなポリシリコン１４３による貫通配線１１５は、断線が生じることなく高温にも耐えうる高い信頼性を持つ電極部材として優れている。また、不純物をドープしながら貫通孔１０５ｃ内にポリシリコン１４３を充填できるために、低抵抗な導電部材として機能するために高速な応答への対応も可能となる。
【０１６７】
（第７実施形態）
次に、図３６〜図３９に基づいて、本発明の第７実施形態に係るホトダイオードアレイの製造方法ついて説明する。図３６（ａ）〜（ｄ）、図３７（ａ）〜（ｃ）、図３８（ａ）〜（ｃ）及び図３９は、第７実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【０１６８】
本製造方法では、以下の工程（１）〜（１２）を順次実行する。但し、工程（１）及び（２）については、上述の第２実施形態における工程（１）及び（２）と同じであり、説明を省略する。
【０１６９】
工程（３）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１４０をマスクとして、ＩＣＰ-ＲＩＥにより、ｎ型半導体基板１０５を貫通する貫通孔１０５ｃ，１０５ｄを当該ｎ型半導体基板１０５の一方の主面側から形成する（図３６（ａ）参照）。図３６（ａ）では、貫通孔１０５ｃのみを開示している。
【０１７０】
工程（４）
次に、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、第２実施形態における工程（４）と同じく、ｎ型高濃度不純物領域１２５及びＳｉＯ2熱酸化膜１１３を形成する（図３６（ｂ）参照）。なお、ＳｉＯ2熱酸化膜１４０，１１３上に、６００〜８００℃でのＬＰ−ＣＶＤにより、シリコン窒化（ＳｉＮ）膜を形成してもよい。
【０１７１】
工程（５）
次に、第２実施形態における工程（５）と同じく、ｎ型半導体基板１０５（ＳｉＯ2熱酸化膜１４０，１１３上）に不純物（例えば、リン等）をドープしながらポリシリコン１４３を堆積させる（図３６（ｃ）参照）。これにより、孔１４１内に不純物がドープされた低抵抗ポリシリコン１４３が充填されることとなる。ポリシリコン１４３の堆積は、第２実施形態における工程（５）と同じく、エピタキシャル成長や、ＬＰ−ＣＶＤにより行うことができる。なお、図３６（ｃ）は、エピタキシャル成長によりポリシリコン１４３の堆積した例を示している。
【０１７２】
工程（６）
次に、ｎ型半導体基板１０５の一方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン１４３及びｎ型半導体基板１０５等を除去する。そして、第２実施形態における工程（６）と同じく、ｎ型半導体基板１０５に熱酸化を施し、ＳｉＯ2熱酸化膜１０７を形成する（図３６（ｄ）参照）。なお、ＬＰ−ＣＶＤによりポリシリコンを堆積した場合、ｎ型半導体基板１０５の他方の主面側に堆積したポリシリコンはエッチングにより除去する。このとき、エッチングはｎ型半導体基板１０５の他方の主面に形成されたＳｉＯ2熱酸化膜１０７で停止する。なお、エッチングには、ＳＦ6ガスなどを用いたＲＩＥなどによるドライエッチングやアルカリエッチング溶液を用いることができる。
【０１７３】
工程（７）
次に、第２実施形態における工程（７）と同じく、分離層を形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図３７（ａ）参照）。
【０１７４】
工程（８）
次に、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５の一方の主面にパターン化されたＳｉＯ2熱酸化膜１０７をマスクとして、ｎ型高濃度不純物領域１１１を形成する。そして、第２実施形態における工程（８）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図３７（ｂ）参照）。ポリシリコン１４３（貫通配線１１５）と、ｎ型高濃度不純物領域１０５ｂ，１１１，１２５とは、ＳｉＯ2熱酸化膜１１３で電気的に絶縁されることとなる。
【０１７５】
工程（９）
次に、第２実施形態における工程（９）と同じく、ホトダイオードを形成する予定位置に存在するＳｉＯ2熱酸化膜１０７をパターニングする（図３７（ｃ）参照）。
【０１７６】
工程（１０）
次に、第２実施形態における工程（１０）と同じく、ｐ型不純物拡散領域１０９を形成する。そして、第２実施形態における工程（１０）と同じく、ｎ型半導体基板１０５に熱酸化を施して、ＳｉＯ2熱酸化膜１０７の開口を閉塞する（図３８（ａ）参照）。また、このＳｉＯ2熱酸化膜１０７は、表面を保護すると共に入射光に対してＡＲコートとしても機能し所望の波長に対して高感度を実現する。
【０１７７】
工程（１１）
次に、第２実施形態における工程（１１）と同じく、ｎ型半導体基板１０５の一方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極配線１１７、基板電極配線１２７をそれぞれ形成する（図３８（ｂ）参照）。図３８（ｂ）では、電極配線１１７のみを開示している。
【０１７８】
工程（１２）
次に、第２実施形態における工程（１２）と同じく、ｎ型半導体基板１０５の他方の主面に形成されたＳｉＯ2熱酸化膜１０７にコンタクトホールを形成して、電極パッド１１９を形成する（図３８（ｃ）参照）。なお、必要に応じて前記プロセスの後に、主面全面にＳｉＮやＳｉＯ2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【０１７９】
工程（１３）
次に、第２実施形態における工程（１３）と同じく、電極パッド１１９にＵＢＭ１２１を形成し、そのＵＢＭ１２１に重ねてバンプ電極１２３を形成する（図３９参照）。
【０１８０】
これらの工程（１）〜（１３）により、図３９に示された構成のホトダイオードアレイ２２１が完成する。
【０１８１】
以上、説明したように、上述の製造方法においては、第６実施形態の製造方法と同じく、ｎ型半導体基板１０５と貫通配線１１５との間の電気絶縁性を確実に保つことができる。
【０１８２】
本発明は、前述した実施形態に限定されるものではない。例えば、本実施形態においては、本発明を複数のｐｎ接合が２次元的に縦横に規則正しく配列されたホトダイオードアレイに適用したが、これに限られることなく、ｐｎ接合が１次元的に配列されたホトダイオードアレイや、１つのｐｎ接合を有する素子にも本発明を適用することができる。
【０１８３】
【発明の効果】
以上、詳細に説明したように、本発明によれば、半導体基板と、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材との間の電気絶縁性を確保することが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係るホトダイオードアレイの平面図である。
【図２】第１実施形態に係るホトダイオードアレイの断面図である。
【図３】（ａ）は貫通孔の形状の平面図、（ｂ）はそのIII−III断面図、（ｃ）は斜視図である。
【図４】ホトダイオードアレイの断面図である。
【図５】ホトダイオードアレイの断面図である。
【図６】ホトダイオードアレイの断面図である。
【図７】ホトダイオードアレイの製造工程を説明する断面図である。
【図８】ホトダイオードアレイの製造工程を説明する断面図である。
【図９】ホトダイオードアレイの製造工程を説明する断面図である。
【図１０】ホトダイオードアレイの製造工程を説明する断面図である。
【図１１】ホトダイオードアレイの製造工程を説明する断面図である。
【図１２】ホトダイオードアレイの断面図である。
【図１３】ホトダイオードアレイの断面図である。
【図１４】ホトダイオードアレイの断面図である。
【図１５】第２実施形態に係るホトダイオードアレイの構成を示す模式図である。
【図１６】第２実施形態に係るホトダイオードアレイの平面図である。
【図１７】図１６におけるXVII−XVII線に沿った断面構成を説明するための図である。
【図１８】第２実施形態に係るホトダイオードアレイの変形例を示す平面図である。
【図１９】図１８におけるXIX−XIX線に沿った断面構成を説明するための図である。
【図２０】（ａ）〜（ｄ）は、第２実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２１】（ａ）〜（ｄ）は、第２実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２２】（ａ）〜（ｄ）は、第２実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２３】（ａ）〜（ｄ）は、第３実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２４】（ａ）〜（ｄ）は、第３実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２５】（ａ）及び（ｂ）は、第３実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２６】（ａ）〜（ｄ）は、第４実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２７】（ａ）〜（ｄ）は、第４実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２８】（ａ）〜（ｄ）は、第４実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図２９】（ａ）〜（ｄ）は、第５実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３０】（ａ）〜（ｃ）は、第５実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３１】（ａ）〜（ｃ）は、第５実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３２】（ａ）〜（ｄ）は、第６実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３３】（ａ）〜（ｄ）は、第６実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３４】（ａ）〜（ｄ）は、第６実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３５】第６実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３６】（ａ）〜（ｄ）は、第７実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３７】（ａ）〜（ｃ）は、第７実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３８】（ａ）〜（ｃ）は、第７実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図３９】第７実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【符号の説明】
１…ホトダイオードアレイ、３…ｎ型シリコン基板、４…ｐｎ接合、５…ｐ型不純物拡散層、７…分離層、９…熱酸化膜、１２…貫通孔、１７…貫通電極、１９…ｎ＋型不純物濃度層、２３…シリコン窒化膜、２５…ｎ＋層、２７…ＳｉＯ２膜、１０１…ホトダイオードアレイ、１０３…ｐｎ接合、１０５…ｎ型半導体基板、１０５ａ…ｎ型半導体領域、１０５ｂ…ｎ型高濃度不純物領域、１０５ｃ…貫通孔、１０７…熱酸化膜（ＳｉＯ２熱酸化膜）、１０９…ｐ型不純物拡散領域、１１１…ｎ型高濃度不純物領域、１１３…熱酸化膜（ＳｉＯ２熱酸化膜）、１１５…貫通配線、１１７…電極配線、１２５…ｎ型高濃度不純物領域、１３１，１６１，１８１，１９１，２１１，２２１…ホトダイオードアレイ、１４０…ＳｉＯ２熱酸化膜、１４１…孔、１４３…ポリシリコン、１５１…シリコン窒化膜、１７１…ｎ型高濃度不純物領域、２０１…ＳＯＩウェハ、２０３…シリコン単結晶層、２０５…埋込みＳｉＯ２膜層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, this type of semiconductor device is formed on one main surface side of a semiconductor substrate through a through wiring (conductive member) provided penetrating from one main surface side of the semiconductor substrate to the other main surface side. There is known one that guides the output of the photodiode to the other main surface side (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-318155 A
[0004]
[Problems to be solved by the invention]
Incidentally, the formation of the through wiring and the through hole for providing the through wiring is generally performed after the step of forming the photodiode and the wiring electrically connected to the photodiode. Thus, in order to avoid the problem that the wiring melts when the through hole and the through wiring are formed after the photodiode and the wiring, it is necessary to use a low temperature process (plasma CVD, sputtering, etc.). is there. For example, after forming the through hole, an insulating film is formed on the inner wall surface defining the through hole by plasma CVD, and a conductive material (for example, copper) is deposited in the through hole by plasma CVD or plating. ing.
[0005]
However, the insulating film formed by plasma CVD, sputtering, etc. is very porous, and when the aspect ratio of the through hole (hole depth / hole diameter) is increased, the film thickness is not uniform (in some cases, it is not attached). Part also occurs), and the film quality is poor in electrical insulation.
[0006]
The present invention has been made in view of the above points, and ensures electrical insulation between the semiconductor substrate and the conductive member that guides the output of the photodiode from one main surface side to the other main surface side of the semiconductor substrate. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof that can be maintained at a high level.
[0007]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device including a semiconductor substrate having a photodiode formed on one main surface side. The semiconductor substrate penetrates from one main surface side to the other main surface side. A hole is formed on the wall surface of the semiconductor substrate that is provided in the through hole and guides the output of the photodiode from one main surface side of the semiconductor substrate to the other main surface side, and the semiconductor substrate that defines the through hole. And a thermal oxide film disposed between the semiconductor substrate and the conductive member.
[0008]
In the semiconductor device according to the present invention, the thermal oxide film is formed on the wall surface of the semiconductor substrate that defines the through hole, and is disposed between the semiconductor substrate and the conductive member. This thermal oxide film is excellent in that it can be formed with a very uniform thickness, that the film is dense, that the state of the silicon interface is stable, and that it can withstand high-temperature heat treatment in the subsequent photodiode process. . Thereby, the electrical insulation between a semiconductor substrate and an electroconductive member can be maintained reliably.
[0009]
Moreover, it is preferable that a high concentration impurity region having the same conductivity type as that of the semiconductor substrate is formed on the semiconductor substrate along the wall surface defining the through hole. By the way, when forming a through-hole, the wall surface which defines a through-hole is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, it is possible to prevent unwanted carriers from being trapped and affecting the photodiode due to the high concentration impurity region formed along the wall surface defining the through hole.
[0010]
Further, on the other main surface side of the semiconductor substrate, a high concentration impurity region having the same conductivity type as the semiconductor substrate is preferably formed continuously with the high concentration impurity region formed along the wall surface. When configured in this manner, an excellent PIN structure with stable electric field distribution and capable of high-speed response can be realized. In addition, it is possible to directly take out the substrate electrode from the other main surface side of the semiconductor substrate without passing through the through-wiring, and it is possible to avoid damage by reducing the number of through-holes and to ignore the through-wiring resistance. Therefore, it becomes possible to cope with a higher speed response.
[0011]
Further, on one main surface side of the semiconductor substrate, a high-concentration impurity region having the same conductivity type as that of the semiconductor substrate is formed so as to be continuous with the high-concentration impurity region formed along the wall surface and surround the photodiode. It is preferable. When configured in this manner, the photodiodes are electrically separated, the generation of surface leakage current can be prevented, and the spread of the depletion layer of the photodiode can be controlled. When a plurality of photodiodes are formed, crosstalk between the photodiodes can be reduced.
[0012]
Moreover, it is preferable to further have a nitride film formed on the thermal oxide film and disposed between the thermal oxide film and the conductive member. The nitride film is a denser film than the thermal oxide film, and the electrical insulation between the semiconductor substrate and the conductive member can be more reliably maintained.
[0013]
The material of the conductive member is preferably polysilicon. It is more preferable that the polysilicon is doped with impurities to reduce the resistance. The material of the thermal oxide film is SiO 2 It is preferable that
[0014]
Moreover, it is preferable to further have an electrical insulating film formed on one main surface of the semiconductor substrate and an electrical wiring formed on the electrical insulating film and electrically connecting the photodiode and the conductive member. When configured in this manner, the surface of the region where the photodiode is formed in the semiconductor substrate is a position recessed from the surface of the electrical insulating layer or electrical wiring. For this reason, even when a semiconductor device is mounted by bringing a flat collet into contact from one main surface side of the semiconductor substrate, it can be mounted without damaging the surface of the region where the photodiode is formed or the bonding interface. As a result, it is possible to prevent deterioration of characteristics due to an increase in dark current or noise.
[0015]
In addition, it is preferable that a plurality of photodiodes are arranged in an array, and the through hole and the conductive member are arranged between adjacent photodiodes.
[0016]
On the other hand, the method for manufacturing a semiconductor device according to the present invention comprises a step of preparing a semiconductor substrate, forming a hole having a depth less than the thickness of the semiconductor substrate from one main surface side, and defining the hole. A step of forming a thermal oxide film on the wall surface of the semiconductor substrate, a step of disposing a conductive member inside the hole than the thermal oxide film, and the semiconductor substrate from the other main surface side so that the hole penetrates. It is characterized by comprising a step of thinning, a step of forming a photodiode on one side of the semiconductor substrate on which the conductive member is disposed, and a step of electrically connecting the conductive member and the photodiode.
[0017]
In the method for manufacturing a semiconductor device according to the present invention, the step of forming a thermal oxide film on the wall surface of the semiconductor substrate that defines the hole and the step of disposing the conductive member inside the hole from the thermal oxide film include This is performed before the step of forming and the step of electrically connecting the conductive member and the photodiode. For this reason, it is not necessary to use a low-temperature process in the step of forming the insulating layer on the wall surface defining the hole, and a good thermal oxide film is formed as the insulating layer. This thermal oxide film is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between a semiconductor substrate and an electroconductive member can be maintained reliably.
[0018]
Moreover, it is preferable that the semiconductor substrate further includes a step of forming a high-concentration impurity region having the same conductivity type as the semiconductor substrate along the wall surface defining the hole. By the way, when forming a hole, the wall surface which defines a hole is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, the high concentration impurity region formed along the wall surface defining the hole can prevent unnecessary carriers from being trapped and affecting the photodiode.
[0019]
Further, the semiconductor substrate has a high concentration impurity region of the same conductivity type as the semiconductor substrate on the other main surface side, and the hole is formed in the high concentration impurity region on the other main surface side in the step of forming the hole. In the step of forming the high concentration impurity region, the high concentration impurity region formed along the wall surface is preferably formed continuously with the high concentration impurity region on the other main surface side. In this case, an excellent PIN structure with stable electric field distribution and capable of high-speed response can be realized. In addition, it is possible to directly take out the substrate electrode from the other main surface side of the semiconductor substrate without passing through the through-wiring, and it is possible to avoid damage by reducing the number of through-holes and to ignore the through-wiring resistance. Therefore, it becomes possible to cope with a higher speed response.
[0020]
In the step of disposing the conductive member, it is preferable that the material of the conductive member is polysilicon and the polysilicon is filled in the hole. In this case, the step of filling the hole with polysilicon is also performed before the step of forming the photodiode and the step of electrically connecting the conductive member and the photodiode. Polysilicon can be formed by a high-temperature process (about 600 to 1200 ° C.) such as LP-CVD or epitaxial growth. Polysilicon formed at such a high temperature can be obtained by high-temperature heat treatment in a subsequent photodiode formation process or thermal oxidation of the exposed surface of the polysilicon. 2 Formation is also possible. That is, such a through wiring made of polysilicon is excellent as a highly reliable electrode member that can withstand high temperatures without disconnection. In addition, since the hole can be filled with polysilicon while doping impurities, it functions as a low-resistance conductive member, so that a high-speed response is possible.
[0021]
The method of manufacturing a semiconductor device according to the present invention includes a step of preparing a semiconductor substrate and forming a through hole in the semiconductor substrate, and a step of forming a thermal oxide film on a wall surface of the semiconductor substrate that defines the through hole. The step of disposing the conductive member inside the through hole rather than the thermal oxide film, the step of forming the photodiode on one side of the semiconductor substrate on which the conductive member is disposed, and the conductive member and the photodiode are electrically connected And a step of connecting to.
[0022]
In the method for manufacturing a semiconductor device according to the present invention, the step of forming a thermal oxide film on the wall surface of the semiconductor substrate that defines the through hole and the step of disposing the conductive member inside the through hole from the thermal oxide film, This is performed before the step of forming the photodiode and the step of electrically connecting the conductive member and the photodiode. For this reason, it is not necessary to use a low-temperature process in the step of forming the insulating layer on the wall surface defining the through hole, and a good thermal oxide film is formed as the insulating layer. This thermal oxide film is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between a semiconductor substrate and an electroconductive member can be maintained reliably.
[0023]
Further, it is preferable that the semiconductor substrate further includes a step of forming a high concentration impurity region having the same conductivity type as the semiconductor substrate along the wall surface defining the through hole. By the way, when forming a through-hole, the wall surface which defines a through-hole is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, it is possible to prevent unwanted carriers from being trapped and affecting the photodiode due to the high concentration impurity region formed along the wall surface defining the through hole.
[0024]
The semiconductor substrate has a high concentration impurity region of the same conductivity type as the semiconductor substrate on the other main surface side, and is formed along the wall surface of the semiconductor substrate in the step of forming the high concentration impurity region. It is preferable to form the high concentration impurity region continuously with the high concentration impurity region on the other main surface side. In this case, an excellent PIN structure with stable electric field distribution and capable of high-speed response can be realized. In addition, it is possible to directly take out the substrate electrode from the other main surface side of the semiconductor substrate without passing through the through-wiring, and it is possible to avoid damage by reducing the number of through-holes and to ignore the through-wiring resistance. Therefore, it becomes possible to cope with a higher speed response.
[0025]
In the step of disposing the conductive member, it is preferable that the material of the conductive member is polysilicon and the through hole is filled with the polysilicon. In this case, the step of filling the through hole with polysilicon is also performed before the step of forming the photodiode and the step of electrically connecting the conductive member and the photodiode. For this reason, it is not necessary to use a low-temperature process also in the step of filling polysilicon into the through hole, and the conductive material can be obtained by densely filling the through hole with polysilicon. As a result, the electrical conductivity of the conductive member can be increased without causing disconnection in the conductive member.
[0026]
It is preferable to further include a step of forming a nitride film on the thermal oxide film. The nitride film is a denser film than the thermal oxide film, and the electrical insulation between the semiconductor substrate and the conductive member can be more reliably maintained.
[0027]
The material of the thermal oxide film is SiO 2 It is preferable that
[0028]
Further, the method further includes a step of forming an electrical insulating film on one main surface of the semiconductor substrate, and in the step of electrically connecting the conductive member and the photodiode, the electrical insulating film corresponds to the photodiode and the conductive member. It is preferable to form openings on the electrical insulating film, each having an opening, and electrically connecting the photodiode and the conductive member through the opening. In this case, the surface of the region where the photodiode is formed in the semiconductor substrate is a position recessed from the surface of the electrical insulating layer or electrical wiring. For this reason, even when a semiconductor device is mounted by bringing a flat collet into contact from one main surface side of the semiconductor substrate, it can be mounted without damaging the surface of the region where the photodiode is formed or the bonding interface. As a result, it is possible to prevent deterioration of characteristics due to an increase in dark current or noise.
[0029]
Further, a high-concentration impurity having the same conductivity type as that of the semiconductor substrate so as to be continuous with the high-concentration impurity region formed along the wall surface on one main surface side of the semiconductor substrate and surround the region where the photodiode is formed. It is preferable to further include a step of forming a region. In this case, the photodiode is electrically isolated, so that the occurrence of surface leakage current can be prevented, and the spread of the depletion layer of the photodiode can be controlled. When a plurality of photodiodes are formed, crosstalk between the photodiodes can be reduced.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
A semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted. In the present embodiment, an example in which the present invention is applied to a photodiode array is shown.
[0031]
(First embodiment)
First, a first embodiment of the present invention will be described with reference to FIGS.
[0032]
FIG. 1 is an enlarged plan view of a part of the photodiode array according to the first embodiment, and FIG. 2 is a sectional view thereof. In the following description, the surface on which light is incident is defined as the front surface, and the opposite surface is defined as the back surface.
[0033]
In the photodiode array 1 of the first embodiment, a plurality of pn junctions 4 are regularly and vertically arranged in an array on the surface side, and each pn junction has a function as one light receiving pixel of the photodiode array. Yes. The photodiode array 1 has a thickness of 270 μm and an impurity concentration of 1 × 10 12 -10 15 / cm Three N-type silicon substrate 3, having a size of 500 μm × 500 μm, a depth of 0.5 to 1 μm in the thickness direction of the substrate, and an impurity concentration of 1 × 10 at a pitch of about 1.5 mm. 13 -10 20 / cm Three A plurality of p-type impurity diffusion layers 5 are arranged. The light receiving pixel is constituted by a pn junction 4 formed between the n-type silicon substrate 3 and the plurality of p-type impurity diffusion layers 5. In addition, n between the p-type impurity diffusion layers 5 is used to reduce dark current by separating photodiodes and trapping unnecessary carriers. + A type impurity region (separation layer) 7 is disposed.
[0034]
A through hole 12 is provided between adjacent pn junctions 4. As shown in FIGS. 3A to 3C, the through hole 12 is formed on the first hole portion 11 (vertical hole portion) formed on the front surface side of the n-type silicon substrate 3 and on the back surface side. The second hole portion 13 (conical hole portion) is included. 3A is a plan view of the shape of the through hole 12, FIG. 3B is a sectional view taken along line III-III, and FIG. 3C is a perspective view.
[0035]
The first hole portion 11 has a diameter of 10 μm and is formed on the surface side of the substrate 3 substantially in parallel with the thickness direction of the substrate 3. The first hole 11 is formed in a columnar shape substantially parallel to the thickness direction of the substrate, and is formed at a position penetrating the separation layer 7. Further, the depth of the hole is formed so as to reach more than the depth at which the p-type impurity diffusion layer 5 is formed. As a result, the direction of the depletion layer extending from the pn junction 4 is not limited by the first hole 11, and the p-type impurity diffusion layer 5 can be provided in the vicinity.
[0036]
The second hole 13 is formed in a quadrangular pyramid shape from the back side of the substrate 3, and the hole diameter is larger on the back side and smaller on the front side. Since the second hole portion 13 is formed by anisotropic etching utilizing the difference in etching speed depending on the crystal orientation of the substrate 3 from the back surface side, the (111) plane is exposed on the hole wall surface, An angle of about 54.7 ° is formed with respect to the array direction of the photodiode array (the angle α in FIG. 3B is approximately 54.7 °). Since the second hole 13 is formed in a quadrangular pyramid shape, it is easy to provide a conductor layer (through electrode) on the inner wall of the hole.
[0037]
The first hole portion 11 and the second hole portion 13 are connected inside the substrate to form one through hole 12. The front and back surfaces of the substrate are covered with a thermal oxide film 9 of silicon including the wall surface of the through hole 12 and the front surface side of the p-type impurity diffusion layer 5. Note that the AR coating may be formed according to the wavelength sensitivity of the photodiode, not limited to the silicon oxide film. AR coat is SiO 2 A SiN single layer, an insulator composite film containing these, or a laminated film may be used.
[0038]
The through electrode 17 is formed of aluminum on the thermal oxide film 9 and is in contact with the p-type impurity diffusion layer 5 through a contact hole 15 formed in the thermal oxide film 9. Furthermore, it is formed to be connected to the rear surface side through the wall surface of the through hole 12 so that electrical contact with the p-type impurity diffusion layer 5 can be taken from the rear surface side. At this time, even if the first hole portion 11 is filled with the metal of the through electrode 17 and the substrate surface side and the back surface side are spatially separated, the electrical contact between the p-type impurity diffusion layer 5 and the back surface side. Will not be lost (see FIG. 4). Here, the material of the through electrode 17 is not limited to aluminum, and copper, nickel, gold, tungsten, titanium, polysilicon, or an alloy or laminated metal containing them may be used. In place of the thermal oxide film 9, CVD is used. In An oxide film may be used. Further, an oxide film or a nitride film by CVD may be interposed between the thermal oxide film 9 and the through electrode 17. Thereby, high insulation can be secured between the silicon substrate and the through electrode 17.
[0039]
Further, the through hole 12 may be filled in the through hole 12 by filling the filling material 10 such as resin in the upper layer of the through electrode 17 (see FIG. 5). By doing so, the front surface side and the back surface side of the substrate are spatially separated, but the electrical contact between the p-type impurity diffusion layer 5 and the back surface side is not lost, and the mechanical strength of the photodiode array 1 is improved. be able to. At this time, a resin-based insulating material containing epoxy, polyimide, acrylic, silicone, urethane, or the like, or an electrically conductive resin containing an electrically conductive filler in these insulating materials is used as a material for filling the through holes 12.
[0040]
Similarly, the through hole 12 may be filled by filling the through hole 12 with the conductive material 10 (see FIG. 6). The filled conductive material not only improves the mechanical strength of the photodiode array 1 but also rises beyond the edge of the back surface of the second hole 13 as shown in FIG. 6, and the portion beyond the edge of the back surface is hemispherical. It can be used as a bump electrode as it is. As the conductive material 10, an electrically conductive resin containing solder or an electrically conductive filler may be used.
[0041]
Next, a method for manufacturing the photodiode array will be described. Hereinafter, a photodiode array (see FIG. 5) in which polyimide resin is filled in the through holes 12 will be described. First, an n-type semiconductor substrate 3 having a crystal plane (100) is prepared. Thermal oxidation is performed on the substrate surface to form a thermal oxide film 9, and n in the next step + Used as a thermal diffusion mask. A thermal oxide film at a position to become the separation layer 7 is opened by a photoetching process, and phosphorus is thermally diffused and thermally oxidized. At this time, phosphorus is diffused throughout the back surface, and n + A type impurity concentration layer 19 is formed (see FIG. 7).
[0042]
Next, the thermal oxide film in the region where the pn junction 4 is formed is similarly opened to thermally diffuse boron and thermally oxidize. The region of the pn junction 4 is a portion corresponding to the light receiving pixel. P + , N + Contact hole in the layer 21 Is provided. A silicon nitride film (SiN) 23 is formed on the back surface by plasma CVD or LP-CVD, and a portion of the silicon nitride film 23 where the second hole 13 is to be formed is removed by etching. A portion where the second hole portion 13 is formed is a position on the back surface side corresponding to the separation layer 7 (see FIG. 8). At this time, the shape and size of the removed portion of the silicon nitride film 23 are such that the quadrangular pyramid apex of the second hole 13 does not reach the substrate surface side by alkali etching described later, and the quadrangular pyramid apex is the separation layer 7 on the surface side. Design in advance so that the position corresponds to.
[0043]
Then, anisotropic etching is performed from the back side by alkali (for example, potassium hydroxide solution, TMAH, hydrazine, EDP, etc.) etching while protecting the surface to form the second hole 13. That is, etching is performed from the crystal plane (100) of the substrate to expose the (111) plane. The second hole 13 is formed into a quadrangular pyramid shape by etching, and automatically stops when the apex of the quadrangular pyramid is etched (see FIG. 9). Alternatively, the etching may be stopped before reaching the apex of the quadrangular pyramid shape. Next, dry etching is performed on the portion corresponding to the apex of the formed quadrangular pyramid from the surface side, and etching is performed until it is connected to the apex of the quadrangular pyramid of the second hole 13 by forming the first hole 11. A through hole 12 formed by the first hole portion 11 and the second hole portion 13 is formed. Then, ion implantation or diffusion is performed from the wall surface of the through hole. + N surrounding the through-hole 12 by forming the layer 25 + Layer 25 is formed (see FIG. 10).
[0044]
This n + Layer 25 is separation layer 7 and n on the back side. + It will be connected to the type impurity concentration layer 19. Thereafter, SiO 2 is thermally oxidized to ensure insulation of the sidewall. 2 A film 27 is formed. Illustrated Shi However, in this thermal oxidation, an SiN layer is formed by LP-CVD in order to prevent contact hole oxidation. The insulating film on the side wall is made of this SiO 2 In addition to the film 27, a laminated film with SiN, SiO by CVD 2 A film may be used. Next, in order to form the through electrode 17, aluminum is deposited from both sides by a sputtering apparatus, a resist is formed, and a desired pattern is formed by etching. The material of the through electrode 17 is not limited to aluminum, and the electrode formation method is not limited to the sputtering method. For example, diffusion by which electrical resistance is lowered may be applied to polysilicon by CVD. In this case, only the contact hole portion may be made of aluminum and electrically connected to the polysilicon.
[0045]
A photosensitive polyimide layer 29 is formed on the back surface side, and openings are made only where the bump electrodes 33 are to be disposed. Then, the bump electrode 33 is formed through an under bump metal (hereinafter referred to as “UBM”) made of a metal that is electrically and physically connected to the bump electrode 33. For example, when the bump electrode 33 is a solder bump, since the solder does not get wet with aluminum, it is necessary to form and mediate a wettable metal. UBM in this case can be realized by forming Ni-Au by electroless plating or Ti-Pt-Au or Cr-Au by lift-off method. Instead of the polyimide layer, an acrylic layer, an epoxy layer, or a composite material layer including them can be used. The solder bump can be formed by forming solder and reflowing in a predetermined UBM portion by a solder ball mounting method or a printing method. The bump electrodes 33 are not limited to solder bumps, and may be conductive bumps containing metal such as gold bumps, nickel bumps, copper bumps, conductive resin bumps (see FIG. 11).
[0046]
In the above manufacturing method, an n-type semiconductor substrate is first prepared, and n is formed by thermal diffusion. + A type impurity concentration layer is formed, but n is previously formed by thermal diffusion or epitaxial growth. + An n-type semiconductor substrate provided with a type impurity concentration layer may be prepared. In this way, as shown in FIG. + The thickness of the p-type impurity concentration layer can be increased, and the substantial p-type impurity diffusion layer 5 and n + It is possible to narrow the space between the type impurity concentration layers 19, thereby reducing the resistance component and improving the high-speed response. Further, the substantially p-type impurity diffusion layer 5 and n + By adjusting the space between the type impurity concentration layers 19, it is possible to obtain spectral sensitivity curve characteristics according to specifications.
[0047]
The operation of the photodiode array and the manufacturing method thereof will be described below. In the photodiode array, the second hole 13 is first formed from the back side by alkali etching, and then the first hole 11 is formed to form the through hole 12. Therefore, at the time of the alkali etching step, the through hole is not yet completed, so that the surface side is not eroded by the alkali etching, and the yield reduction can be prevented because there is no adverse effect on the light receiving surface.
[0048]
In addition, since the second hole 13 is stopped when it is etched to the apex of the quadrangular pyramid shape in the alkali etching step, it is not necessary to provide an additional etching stop layer or the like. Furthermore, most of the through holes 12 (second hole 13) are formed by anisotropic etching utilizing the difference in etching rate depending on the crystal orientation, so that the wall surface is less uneven and a smooth through hole wall surface is obtained. be able to. Therefore, generation of unnecessary carriers due to damage to the wall surface of the through hole is reduced, and dark current can be reduced.
[0049]
FIG. 13 is a schematic view of a cross section near the through hole 12 of the photodiode array. The wall surface of the second hole portion 13 forms an angle of 54.7 ° with respect to the array direction of the photodiode array, and the wall surface of the first hole portion 11 is substantially perpendicular to the array direction. When only alkali etching is used and the through hole is formed only by the second hole portion 13, the second hole portion and the surface of the photodiode array are directly connected, and the angle formed by these surfaces is an acute angle ( In the photodiode array, as shown in FIG. 13A, the two holes are connected to form the through hole 12, so that the angle B formed by the connecting part of the holes is 90 ° or more. . Furthermore, the angle A formed by the second hole 13 and the back surface of the photodiode is 90 ° or more, and the angle C formed by the first hole 11 and the surface of the photodiode is approximately 90 °. Therefore, the through electrode 17 connected from the front surface to the wall surface of the through hole 12 and the back surface has no portion bent at an acute angle, and the occurrence of poor conduction due to poor coverage at the time of formation can be suppressed. Furthermore, as shown in FIG. 13B, the first hole 11 can be formed in a tapered shape and the angle C can be 90 ° or more depending on the dry etching conditions when the first hole 11 is formed. By doing so, poor conduction can be further suppressed.
[0050]
In the above photodiode, the second hole 13 is formed by alkali etching, so that ion implantation into the wall surface of the through-hole 12 is possible, and n implantation can be easily performed by ion implantation. + Layer 25 can be formed. N formed + The layer 25 serves as a separation layer for separating the photodiodes, and serves to trap unnecessary carriers and reduce dark current.
[0051]
In the photodiode, the first hole 11 is formed so as to penetrate the separation layer 7. Therefore, even if the inner wall of the hole is damaged during the dry etching for forming the first hole 11, the generated unnecessary carriers are trapped in the separation layer 7. Therefore, the photodiode array can prevent a leakage current or the like due to damage when the through electrode is formed.
[0052]
In the first embodiment, the thermal oxide film 9 is formed on the wall surface of the substrate 3 that defines the through hole 12, and is disposed between the substrate 3 and the through electrode 17. The thermal oxide film 9 is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between the board | substrate 3 and the penetration electrode 17 can be maintained reliably.
[0053]
(Second Embodiment)
Next, a second embodiment of the present invention will be described based on FIGS.
[0054]
FIG. 15 is a schematic diagram showing the configuration of the photodiode array according to the second embodiment. FIG. 16 is a plan view of the photodiode array according to the second embodiment, and FIG. 17 is a view for explaining a cross-sectional configuration along the line XVII-XVII in FIG.
[0055]
As shown in FIG. 15, in the photodiode array 101 of the second embodiment, a plurality of pn junctions 103 are regularly arranged two-dimensionally vertically and horizontally, and each of the pn junctions is used as a photosensitive pixel of the photodiode. It has a function. In this embodiment, 64 (8 × 8) pn junctions 103 are two-dimensionally arranged.
[0056]
The photodiode array 101 includes an n-type (first conductivity type) semiconductor substrate 105 made of silicon (Si). The n-type semiconductor substrate 105 is formed by diffusing n-type impurities from an n-type semiconductor region 105a located on one main surface (substrate front surface) side of the substrate 105 and the other main surface (substrate back surface) side of the substrate 105. n-type high concentration impurity region 105b.
[0057]
The n-type semiconductor substrate 105 has a thickness of 150 to 500 μm (preferably about 400 μm). The impurity concentration of the n-type semiconductor region 105a is 1 × 10 12 -10 15 / Cm Three The impurity concentration of the n-type high concentration impurity region 105b is 1 × 10 13 -10 20 / Cm Three It is.
[0058]
A thermal oxide film 107 as a passivation film and an electrical insulating film is formed on one main surface (front surface) and the other main surface (back surface) of the n-type semiconductor substrate 105. The material of the thermal oxide film 107 is SiO. 2 And the thickness is 0.05 to 1 μm (preferably about 0.1 μm).
[0059]
On one main surface side of the n-type semiconductor substrate 105, p-type (second conductivity type) impurity diffusion regions 109 are two-dimensionally arranged in a regular and vertical array. Photosensitive pixels of each photodiode are constituted by the pn junction 103 formed between each p-type impurity diffusion region 109 and the n-type semiconductor region 105a. The impurity concentration of the p-type impurity diffusion region 109 is 1 × 10 13 -10 20 / Cm Three And the depth is 0.05 to 20 μm (preferably about 1 μm).
[0060]
Between adjacent p-type impurity diffusion regions 109, an n-type high-concentration impurity region (separation layer) 111 that electrically isolates photodiodes is disposed. The n-type high-concentration impurity region 111 is formed by diffusing n-type impurities from one main surface side of the substrate 105 so as to surround the p-type impurity diffusion region 109 (photodiode). This n-type high concentration impurity region 111 has a function of electrically separating adjacent photodiodes. By providing the n-type high-concentration impurity region 111, adjacent photodiodes can be electrically separated reliably, crosstalk between the photodiodes can be reduced, and the breakdown voltage (reverse breakdown voltage) is controlled. You can also. The impurity concentration of the n-type high concentration impurity region 111 is 1 × 10 13 -10 20 / Cm Three And the thickness is 0.5 to 30 μm (preferably about 4 μm).
[0061]
In the n-type semiconductor substrate 105, a through-hole 105c penetrating from one main surface side to the other main surface side is formed between adjacent p-type impurity diffusion regions 109 (photodiodes). The through hole 105 c is provided corresponding to each p-type impurity diffusion region 109. The inner diameter of the through hole 105c is 10 to 100 μm (preferably about 50 μm).
[0062]
A thermal oxide film 113 is formed on the wall surface of the n-type semiconductor substrate 105 that defines the through hole 105c. The thermal oxide film 113 is formed continuously with the thermal oxide film 107. The material of the thermal oxide film 113 is SiO 2 And the thickness is 0.05 to 3 μm (preferably about 0.1 μm).
[0063]
Further, a through wiring 115 as a conductive member is provided inside the thermal oxide film 113 in the through hole 105c. The material of the through wiring 115 is phosphorus 1 × 10 15 -10 20 / Cm Three The polysilicon is doped to a low degree and has a low resistance, and has a diameter of 10 to 100 μm (preferably about 50 μm). The thermal oxide film 113 is disposed between the n-type semiconductor substrate 105 and the through wiring 115.
[0064]
A portion on one end side of the through wiring 115 (portion located on one main surface side of the n-type semiconductor substrate 105) is electrically connected to a portion on one end side of the electrode wiring 117 through a contact hole formed in the thermal oxide film 107. It is connected. The electrode wiring 117 is formed on the thermal oxide film 107, and the other end portion is electrically connected to the p-type impurity diffusion region 109 through a contact hole formed in the thermal oxide film 107. The material of the electrode wiring 117 is aluminum, and the thickness is about 1 μm.
[0065]
The electrode pad 119 is electrically connected to a portion on the other end side of the through wiring 115 (a portion located on the other main surface side of the n-type semiconductor substrate 105) through a contact hole formed in the thermal oxide film 107. . The material of the electrode pad 119 is aluminum, and the thickness is 0.05 to 5 μm (preferably about 1 μm). A solder bump electrode 123 is connected to each electrode pad 119 via an under bump metal (hereinafter referred to as UBM) 121.
[0066]
The UBM 121 is preferably one that has strong interface bonding with solder and can prevent the diffusion of solder components into aluminum, and is often a multilayer film structure. As this multilayer film structure, there is nickel (Ni) -gold (Au) or the like by electroless plating. In this structure, a thick nickel plating (3 to 15 μm) is formed on a region where aluminum is exposed, and a thin gold plating (0.05 to 0.1 μm) is formed thereon. Gold is for preventing oxidation of nickel. In addition, there is a structure in which titanium (Ti) -platinum (Pt) -gold (Au) or chromium (Cr) -gold (Au) is formed by lift-off.
[0067]
In the n-type semiconductor substrate 105, an n-type high concentration impurity region 125 is formed along the wall surface defining the through hole 105c. The n-type high concentration impurity region 125 is formed continuously with the n-type high concentration impurity region 105 b and the n-type high concentration impurity region 111. The impurity concentration of the n-type high concentration impurity region 125 is 1 × 10 13 -10 20 / Cm Three And the depth is 0.5 to 30 μm (preferably about 4 μm).
[0068]
As shown in FIG. 16, the n-type high concentration impurity region 111 is continuously formed in a region between the p-type impurity diffusion regions 109 (photodiodes) in which the through holes 105c are formed.
[0069]
A substrate electrode wiring 127 is formed above the n-type high concentration impurity region 111 via a thermal oxide film 107. The substrate electrode wiring 127 is made of aluminum and has a thickness of about 1 μm. Substrate electrode wiring 127 is electrically connected to n-type high concentration impurity region 111 through a contact hole (not shown) formed in thermal oxide film 107. The substrate electrode wiring 127 is a portion on one end side of the through wiring 129 disposed in the through hole 105d formed in the n type semiconductor substrate 105 via an insulating layer (positioned on one main surface side of the n type semiconductor substrate 105). Are electrically connected). Similar to the through wiring 115, the electrode pad (whichever is located on the other end side portion of the through wiring 129 (the portion located on the other main surface side of the n-type semiconductor substrate 105) is formed through a contact hole formed in the thermal oxide film 107. (Not shown) are electrically connected. Also, solder bump electrodes (none of which are shown) are connected to the electrode pads via UBMs.
[0070]
In the photodiode array 101, extraction of the anode of the photodiode is realized by the electrode wiring 117, the through wiring 115, the electrode pad 119, the UBM 121, and the bump electrode 123. Further, the substrate electrode wiring 127, the through wiring 129, the electrode pad, the UBM, and the bump electrode realize the extraction of the cathode of the photodiode. The cathode electrode can be extracted by providing an electrode pad electrically connected to the n-type high concentration impurity region 105b and using the electrode pad, UBM, and bump electrode.
[0071]
In the photodiode array 101 configured as described above, when light to be detected enters from one main surface (front surface) side, the light to be detected enters the p-type impurity diffusion region 109 and corresponds to the incident light. Each photodiode generates a new carrier. The photocurrent generated by the carriers is bump electrode via the electrode pad 117 and the UBM 121 on the other main surface (back surface) side through the electrode wiring 117 and the through wiring 115 connected to the p-type impurity diffusion region 109. 123. Incident light is detected by the output from the bump electrode 123.
[0072]
Subsequently, a modification of the second embodiment will be described with reference to FIGS. 18 and 19.
[0073]
FIG. 18 is a plan view showing a modification of the photodiode array according to the second embodiment, and FIG. 19 is a diagram for explaining a cross-sectional configuration along the line XIX-XIX in FIG.
[0074]
The photodiode array 131 according to the modification is different from the photodiode array 101 described above with respect to the structure of the n-type high concentration impurity region 111. In the photodiode array 131, the n-type high-concentration impurity region 111 is formed separately in a region between the p-type impurity diffusion regions 109 (photodiodes) in which the through holes 105c are formed, as shown in FIG. . Thus, by forming the n-type high concentration impurity region 111 separately in the region between the p-type impurity diffusion regions 109 (photodiodes) where the through holes 105c are formed, the reverse breakdown voltage, that is, the breakdown voltage is sufficient. Can be bigger. Note that the n-type high concentration impurity region 125 formed along the wall surface defining the through-hole 105 c is not continuous with the n-type high concentration impurity region 111.
[0075]
As described above, in the second embodiment and the modification thereof, the thermal oxide film 113 is formed on the wall surface of the n-type semiconductor substrate 105 that defines the through-hole 105c, and the n-type semiconductor substrate 105 and the through-wiring 115 are formed. It is arranged between. This thermal oxide film 113 is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be reliably maintained.
[0076]
In the second embodiment and its modification, the n-type semiconductor substrate 105 is formed with an n-type high concentration impurity region 125 along the wall surface defining the through hole 105c. By the way, when forming the through-hole 105c, the wall surface which defines the through-hole 105c is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, the n-type high concentration impurity region 125 can prevent unnecessary carriers from being trapped and affecting the photodiode.
[0077]
In the second embodiment and its modification, an n-type high-concentration impurity region 105 b is formed continuously with the n-type high-concentration impurity region 125 on the other main surface side of the n-type semiconductor substrate 105. . As a result, an excellent PIN structure with a stable electric field distribution and capable of high-speed response can be realized. Although not shown, the substrate electrode can be directly taken out from the other main surface side of the n-type semiconductor substrate 105 without passing through the through wiring, and damage can be avoided by reducing the number of through holes formed. Further, since the through-wire resistance can be ignored, it is possible to cope with a higher speed response.
[0078]
In the second embodiment, on one main surface side of the n-type semiconductor substrate 105, the n-type high concentration impurity region 111 is continuous with the n-type high concentration impurity region 125, and the p-type impurity diffusion region 109 is provided. It is formed so as to surround. As a result, the p-type impurity diffusion region 109 (photodiode) is electrically isolated, generation of surface leakage current can be prevented, and the spread of the depletion layer of the photodiode can be controlled.
[0079]
In the second embodiment and its modification, the thermal oxide film 107 formed on one main surface of the n-type semiconductor substrate 105, the p-type impurity diffusion region 109 formed on the thermal oxide film 107, and It further has an electrode wiring 117 that electrically connects the through wiring 115. As a result, the surface of the region where the p-type impurity diffusion region 109 is formed is set to a position where it is recessed from the surface of the thermal oxide film 107 or the electrode wiring 117. Therefore, the p-type impurity diffusion region 109 is formed even when the photodiode arrays 101 and 131 are mounted on another device (substrate) by bringing a flat collet into contact with one main surface side of the n-type semiconductor substrate 105. The photodiode arrays 101 and 131 can be mounted without damaging the surface of the region or the pn junction interface. As a result, it is possible to prevent deterioration of characteristics due to an increase in dark current or noise.
[0080]
Next, a method for manufacturing the photodiode array 101 having the above-described configuration will be described with reference to FIGS. 20A to 20D, FIGS. 21A to 21D, and FIGS. 22A to 22D are explanatory views for explaining a manufacturing method of the photodiode array according to the second embodiment. Yes, a vertical cross-sectional configuration of the photodiode array is shown.
[0081]
In this manufacturing method, the following steps (1) to (13) are sequentially performed.
[0082]
Process (1)
First, an n-type semiconductor substrate 105 having a thickness of 150 to 500 μm (preferably about 400 μm) is prepared. An n-type high-concentration impurity region 105b is formed on the other main surface (back surface) side of the n-type semiconductor substrate 105 by thermal diffusion to produce a substrate having a two-layer structure of the n-type semiconductor region 105a and the n-type high-concentration impurity region 105b. (See FIG. 20A). In place of the n-type semiconductor substrate 105, n + N / N with an n-type semiconductor region formed by epitaxial growth on a type semiconductor substrate + Epi wafer and n + A bonded wafer obtained by directly bonding a n-type semiconductor substrate and a n-type semiconductor substrate may be used.
[0083]
Process (2)
Next, thermal oxidation (for example, about 900 ° C.) is performed on one main surface (front surface) and the other main surface of the n-type semiconductor substrate 105 to form SiO. 2 A thermal oxide film 140 is formed. Then, SiO formed on one main surface of the n-type semiconductor substrate 105 2 Regarding the thermal oxide film 140, SiO present at the position where holes are to be formed. 2 The thermal oxide film 140 is patterned (see FIG. 20B). SiO formed on one main surface of n-type semiconductor substrate 105 2 The thermal oxide film 140 is used as a mask for forming holes in a later process.
[0084]
Step (3)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using thermal oxide film 140 as a mask, non-penetrating hole 141 is formed from one main surface side of n-type semiconductor substrate 105 by high-density plasma etching such as ICP-RIE (inductively coupled plasma reactive ion etching). (See FIG. 20 (c)). The depth of the hole 141 is set to be larger than the thickness of the n-type semiconductor region 105a and less than the thickness of the n-type semiconductor substrate 105 (120 to 450 μm (preferably about 350 μm)), and the hole 141 has an n-type high concentration. The impurity region 105b is reached. In addition to ICP-RIE, blast processing, ultrasonic processing, wet chemical etching, or the like can be used.
[0085]
Process (4)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using the thermal oxide film 140 as a mask, an n-type high-concentration impurity region 125 is formed by thermally diffusing impurities (for example, phosphorus) in the n-type semiconductor substrate 105 along the wall surface defining the hole 141. Then, the n-type semiconductor substrate 105 is subjected to thermal oxidation (for example, 850 to 1050 ° C.), and SiO 2 is formed on the wall surface defining the hole 141. 2 A thermal oxide film 113 is formed (see FIG. 20D). Here, the n-type high concentration impurity region 125 is formed continuously with the n-type high concentration impurity region 105b.
[0086]
Step (5)
Next, the n-type semiconductor substrate 105 (SiO 2 Polysilicon 143 is deposited on the thermal oxide films 140 and 113 while doping impurities (for example, phosphorus or the like) (see FIG. 21A). Thereby, the hole 141 is filled with the polysilicon 143 whose resistance is reduced. The polysilicon 143 can be deposited by epitaxial growth at about 1200 ° C. or LP-CVD (low pressure chemical vapor deposition) at 600 to 800 ° C. Note that when the polysilicon 143 is deposited by epitaxial growth, the polysilicon 143 is not deposited on the other main surface side of the n-type semiconductor substrate 105.
[0087]
Step (6)
Next, the deposited polysilicon 143, the n-type semiconductor substrate 105, and the like are removed from the other main surface side of the n-type semiconductor substrate 105 by etching, mechanical chemical polishing, or the like so that the hole 141 penetrates, and the n-type semiconductor The substrate 105 is thinned from the other main surface side. Etching or mechanical chemical polishing is also performed from one main surface side of the n-type semiconductor substrate 105 to remove the deposited polysilicon 143, the n-type semiconductor substrate 105, and the like. As a result, the through holes 105c and 105d are formed, and the polysilicon 143 remains in the through holes 105c and 105d. The polysilicon 143 remaining in the through holes 105c and 105d functions as the through wirings 115 and 129, and the through wirings 115 and 129 are disposed in the through holes 105c and 105d. Then, the n-type semiconductor substrate 105 is subjected to thermal oxidation (for example, 850 to 1050 ° C.), and SiO 2 2 A thermal oxide film 107 is formed (see FIG. 21B). Polysilicon has more bonds (bonds) on its surface than single crystal silicon because of its crystallinity. For this reason, the thermal oxidation rate of polysilicon is faster than that of single crystal silicon, and the portion corresponding to polysilicon rises more than the portion corresponding to single crystal silicon even when oxidized for the same time. In addition, since the impurity is diffused in the polysilicon 143 to the solid solution limit, the oxidation rate is further increased. In FIG. 21B, only the polysilicon 143 corresponding to the through wiring 115 and the hole 141 corresponding to the through hole 105c are disclosed.
[0088]
Step (7)
Next, SiO formed on one main surface of the n-type semiconductor substrate 105 2 Regarding the thermal oxide film 107, SiO present at the position where the separation layer is to be formed 2 The thermal oxide film 107 is patterned (see FIG. 21C). SiO formed on one main surface of n-type semiconductor substrate 105 2 The thermal oxide film 107 is used as a mask for forming a separation layer in a later process.
[0089]
Step (8)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using the thermal oxide film 107 as a mask, an impurity (for example, phosphorus) is thermally diffused in the n-type semiconductor substrate 105 to form an isolation layer, that is, an n-type high-concentration impurity region 111. Then, the n-type semiconductor substrate 105 is subjected to thermal oxidation (for example, 850 to 1050 ° C.), and SiO formed by patterning in the step (7). 2 The opening of the thermal oxide film 107 is closed (see FIG. 21D). The n-type high concentration impurity region 111 is formed continuously with the n-type high concentration impurity region 125. Further, the polysilicon 143 (through wiring 115) and the n-type high concentration impurity regions 105b, 111, 125 are made of SiO 2 2 It is electrically insulated by the thermal oxide film 113.
[0090]
Step (9)
Next, SiO formed on one main surface of the n-type semiconductor substrate 105 2 Regarding the thermal oxide film 107, SiO present at a position where a photodiode is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 22A). SiO formed on one main surface of n-type semiconductor substrate 105 2 The thermal oxide film 107 is used as a mask for forming a photodiode (p-type impurity diffusion region 109) in a later process.
[0091]
Step (10)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using the thermal oxide film 107 as a mask, an impurity (for example, boron) is thermally diffused in the n-type semiconductor region 105a of the n-type semiconductor substrate 105 to form a p-type impurity diffusion region 109. Then, the n-type semiconductor substrate 105 is subjected to thermal oxidation (for example, 850 to 1050 ° C.), and SiO formed by patterning in the step (9). 2 The opening of the thermal oxide film 107 is closed (see FIG. 22B). This SiO 2 The thermal oxide film 107 protects the surface and also functions as an AR coat for incident light, realizing high sensitivity to a desired wavelength.
[0092]
Step (11)
Next, SiO formed on one main surface of the n-type semiconductor substrate 105 2 Contact holes are formed at desired positions corresponding to the through wirings 115 and 129, the p-type impurity diffusion region 109, and the n-type high concentration impurity region 111 in the thermal oxide film 107. Then, SiO on one main surface side of the n-type semiconductor substrate 105 2 After forming an aluminum metal film on the thermal oxide film 107, patterning is performed using a predetermined photomask, and unnecessary portions of the metal film are removed to form an electrode wiring 117 and a substrate electrode wiring 127, respectively ( (See FIG. 22 (c)). In FIG. 22C, only the electrode wiring 117 is disclosed. In addition, SiN or SiO is formed on the entire main surface after the process as necessary. 2 Alternatively, passivation made of polyimide or the like may be performed. Thereby, it becomes possible to protect the main surface after the next step.
[0093]
Step (12)
Next, SiO formed on the other main surface of the n-type semiconductor substrate 105 2 Contact holes are formed at desired positions corresponding to the through wirings 115 and 129 in the thermal oxide film 107. Then, the SiO 2 on the other main surface side of the n-type semiconductor substrate 105 2 After an aluminum metal film is formed on the thermal oxide film 107, patterning is performed using a predetermined photomask, and unnecessary portions of the metal film are removed to form electrode pads 119 (see FIG. 22D). ). In FIG. 22D, only the electrode pad 119 corresponding to the through wiring 115 is disclosed.
[0094]
Step (13)
Thereafter, a bump electrode 123 is provided on the electrode pad 119. When solder is used as the bump electrode 123, since the solder has poor wettability with respect to aluminum, the UBM 121 for mediating each electrode pad 119 and the bump electrode 123 is used. A bump electrode 123 is formed on each electrode pad 119 and overlaid on the UBM 121 (see FIG. 17). As described above, the UBM 121 forms Ni—Au by electroless plating, but can also be realized by forming Ti—Pt—Au or Cr—Au by a lift-off method. In FIG. 17, only the electrode pad 119, UBM 121, and bump electrode 123 corresponding to the through wiring 115 are disclosed.
[0095]
The bump electrode 123 can be obtained by forming solder on a predetermined UBM 121 by a solder ball mounting method or a printing method and performing reflow. The bump electrode 123 is not limited to solder, and may be a gold bump, a nickel bump, a copper bump, or a conductive resin bump containing a metal such as a conductive filler.
[0096]
Through these steps (1) to (13), the photodiode array 101 having the configuration shown in FIGS. 15 to 17 is completed.
[0097]
As described above, in the above manufacturing method, SiO 2 is formed on the wall surface of the n-type semiconductor substrate 105 that defines the hole 141. 2 Step of forming thermal oxide film 113 and SiO 2 The step of disposing the through wiring 115 inside the hole than the thermal oxide film 113, the step of forming the p-type impurity diffusion region 109 (photodiode) and the electrode wiring 117 are formed to form the p-type impurity diffusion region 109 and the through wiring 115 Before the step of electrically connecting the two. For this reason, it is not necessary to use a low-temperature process in the step of forming the insulating layer on the wall surface defining the hole 141, and a good SiO as the insulating layer 2 A thermal oxide film 113 is formed. This SiO 2 The thermal oxide film 113 is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be reliably maintained.
[0098]
In the above-described manufacturing method, the n-type high concentration impurity region is formed in the n-type semiconductor substrate 105 along the wall surface defining the hole 141. 125 The process of forming is further provided. By the way, when the hole 141 is formed, the wall surface defining the hole 141 is easily damaged mechanically. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, the n-type high concentration impurity region formed along the wall defining the hole 141, that is, the through hole 105c. 125 This prevents unnecessary carriers from being trapped and affecting the photodiode.
[0099]
Further, in the above-described manufacturing method, the n-type semiconductor substrate 105 has the n-type high concentration impurity region 105b on the other main surface side. In the step of forming the hole 141, the hole 141 is formed with the n-type high concentration impurity. N-type high concentration impurity region formed to reach region 105b 125 In the step of forming the n-type high concentration impurity region 125 Are continuously formed in the n-type high concentration impurity region 105b. In this case, an excellent PIN structure with stable electric field distribution and capable of high-speed response can be realized. Although not shown, the substrate electrode can be directly taken out from the other main surface side of the n-type semiconductor substrate 105 without passing through the through wiring, and damage can be avoided by reducing the number of through holes formed. Further, since the through-wire resistance can be ignored, it is possible to cope with a higher speed response.
[0100]
Further, in the above-described manufacturing method, in the step of arranging the through wiring 115, the polysilicon 143 is filled in the hole 141, and the polysilicon 143 is used as the through wiring 115. In this case, the step of filling the polysilicon 141 with the hole 141 is also performed before the step of forming the p-type impurity diffusion region 109 (photodiode) and the step of forming the electrode wiring 117 and the like. The polysilicon 143 can be formed by a high-temperature process (about 600 to 1200 ° C.) such as LP-CVD or epitaxial growth. The polysilicon 143 formed at a high temperature in this way is formed by the high-temperature heat treatment in the subsequent photodiode forming process or the SiO oxidization by the thermal oxidation to the exposed surface of the polysilicon 143. 2 Formation is also possible. That is, such a through wiring 115 made of polysilicon 143 is excellent as a highly reliable electrode member that can withstand high temperatures without disconnection. In addition, since the polysilicon layer 143 can be filled in the hole 141 while doping impurities, it functions as a low-resistance conductive member, so that a high-speed response can be achieved.
[0101]
Further, in the above manufacturing method, SiO 2 is formed on one main surface of n-type semiconductor substrate 105. 2 In the step of further forming a thermal oxide film 107, in the step of forming the electrode wiring 117 and electrically connecting the p-type impurity diffusion region 109 and the through wiring 115, SiO 2 2 Openings (contact holes) corresponding to the p-type impurity diffusion region 109 and the through wiring 115 are formed in the thermal oxide film 107, and the p-type impurity diffusion region 109 and the through wiring 115 are electrically connected through the contact hole. The electrode wiring 117 is made of SiO. 2 It is formed on the thermal oxide film 107. In this case, the surface of the region where the p-type impurity diffusion region 109 is formed is SiO. 2 The position is recessed from the surface of the thermal oxide film 107 or the through wiring 115. For this reason, even when the photodiode array 101 is mounted on another device (substrate) by bringing a flat collet into contact with one main surface side of the n-type semiconductor substrate 105, the region where the p-type impurity diffusion region 109 is formed. The photodiode array 101 can be mounted without damaging the surface or the pn junction interface. As a result, it is possible to prevent deterioration of characteristics due to an increase in dark current or noise.
[0102]
In the above manufacturing method, an n-type high concentration impurity region is formed on the one main surface side of the n-type semiconductor substrate 105. 125 And an n-type high concentration impurity region so as to surround a region where the p-type impurity diffusion region 109 (photodiode) is formed. 111 The process of forming is further provided. In this case, the p-type impurity diffusion region 109 is electrically isolated, the generation of surface leakage current can be prevented, and the spread of the depletion layer of the photodiode can be controlled.
[0103]
(Third embodiment)
Next, a method for manufacturing a photodiode array according to the third embodiment of the present invention will be described with reference to FIGS. 23 (a) to (d), FIGS. 24 (a) to (d), and FIGS. 25 (a) and 25 (b) are explanatory views for explaining a manufacturing method of the photodiode array according to the third embodiment. Yes, a vertical cross-sectional configuration of the photodiode array is shown.
[0104]
In this manufacturing method, the following steps (1) to (13) are sequentially performed. However, the steps (1) to (3) are the same as the steps (1) to (3) in the second embodiment described above, and a description thereof is omitted.
[0105]
Process (4)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using the thermal oxide film 140 as a mask, the n-type high-concentration impurity region 125 and SiO 2 are formed as in step (4) in the second embodiment. 2 A thermal oxide film 113 is formed. And SiO 2 A silicon nitride (SiN) film 151 is formed on the thermal oxide films 140 and 113 by LP-CVD at 600 to 800 ° C. (see FIG. 23A).
[0106]
Step (5)
Next, polysilicon 143 is deposited on the n-type semiconductor substrate 105 (on the silicon nitride (SiN) film 151) while doping impurities (for example, phosphorus or the like) (see FIG. 23B). As a result, the hole 141 is filled with the low resistance polysilicon 143 doped with impurities. The polysilicon 143 can be deposited by epitaxial growth or LP-CVD as in the step (5) in the second embodiment.
[0107]
Step (6)
Next, as in the step (6) in the second embodiment, the polysilicon 143 and n deposited by etching, mechanical chemical polishing, or the like from the other main surface side of the n-type semiconductor substrate 105 so that the hole 141 penetrates. The mold semiconductor substrate 105 and the like are removed. Further, the deposited polysilicon 143, the n-type semiconductor substrate 105, and the like are removed by etching or mechanical chemical polishing also from one main surface side of the n-type semiconductor substrate 105. Then, similar to the step (6) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation, and SiO 2 2 A thermal oxide film 107 is formed (see FIG. 23C).
[0108]
Step (7)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 23D).
[0109]
Step (8)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-type semiconductor substrate 105. 2 Using the thermal oxide film 107 as a mask, an n-type high concentration impurity region 111 is formed. Then, as in step (8) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 24A). The polysilicon 143 (through wiring 115) and the n-type high concentration impurity regions 105b, 111, 125 are made of SiO. 2 It is electrically insulated by the thermal oxide film 113 and the SiN film 151.
[0110]
Step (9)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 24B).
[0111]
Step (10)
Next, the p-type impurity diffusion region 109 is formed as in the step (10) in the second embodiment. Then, as in the step (10) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 24C). This SiO 2 The thermal oxide film 107 protects the surface and also functions as an AR coat for incident light, realizing high sensitivity to a desired wavelength.
[0112]
Step (11)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode wirings 117 and substrate electrode wirings 127 (see FIG. 24D). In FIG. 24D, only the electrode wiring 117 is disclosed.
[0113]
Step (12)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode pads 119 (see FIG. 25A). In addition, SiN or SiO is formed on the entire main surface after the process as necessary. 2 Alternatively, passivation made of polyimide or the like may be performed. Thereby, it becomes possible to protect the main surface after the next step.
[0114]
Step (13)
Next, as in the step (13) in the second embodiment, the UBM 121 is formed on the electrode pad 119, and the bump electrode 123 is formed on the UBM 121 (see FIG. 25B).
[0115]
Through these steps (1) to (13), the photodiode array 161 having the structure shown in FIG. 25B is completed.
[0116]
As described above, in the manufacturing method described above, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be reliably maintained as in the manufacturing method of the second embodiment.
[0117]
In the above manufacturing method, SiO 2 A step of forming a SiN film 151 on the thermal oxide film 107 is further provided. The SiN film 151 is made of SiO. 2 The film is denser than the thermal oxide film 107, and the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be more reliably maintained.
[0118]
(Fourth embodiment)
Next, based on FIGS. 26-28, the manufacturing method of the photodiode array based on 4th Embodiment of this invention is demonstrated. 26 (a) to (d), FIGS. 27 (a) to (d) and FIGS. 28 (a) to (d) are explanatory views for explaining the manufacturing method of the photodiode array according to the fourth embodiment. Yes, a vertical cross-sectional configuration of the photodiode array is shown.
[0119]
In this manufacturing method, the following steps (1) to (12) are sequentially performed.
[0120]
Process (1)
First, an n-type semiconductor substrate 105 having a thickness of 150 to 500 μm (preferably about 400 μm) is prepared. As the n-type semiconductor substrate 105, a bulk silicon wafer generated by the CZ method, the FZ method, or the MCZ method can be used. And, like the step (2) in the second embodiment, both main surfaces of the n-type semiconductor substrate 105 are made of SiO 2. 2 A thermal oxide film 140 is formed, and SiO formed on one main surface of the n-type semiconductor substrate 105 2 The thermal oxide film 140 is patterned (see FIG. 26A).
[0121]
Process (2)
Next, as in step (3) in the second embodiment, the hole 141 is formed from one main surface side of the n-type semiconductor substrate 105 by high-density plasma etching such as ICP-RIE (see FIG. 26B). ).
[0122]
Step (3)
Next, as in the step (4) in the second embodiment, an n-type high concentration impurity region 125 is formed in the n-type semiconductor substrate 105 along the wall surface (including the bottom surface) defining the hole 141, and the hole 141 is formed. SiO on the wall that defines 2 A thermal oxide film 113 is formed (see FIG. 26C).
[0123]
Process (4)
Next, as in step (5) in the second embodiment, the n-type semiconductor substrate 105 (SiO 2 2 Polysilicon 143 is deposited on the thermal oxide films 140 and 113 while doping impurities (for example, phosphorus or the like) (see FIG. 26D). As a result, the hole 141 is filled with the low resistance polysilicon 143 doped with impurities. The polysilicon 143 can be deposited by epitaxial growth or LP-CVD as in the step (5) in the second embodiment.
[0124]
Step (5)
Next, as in the step (6) in the second embodiment, the polysilicon 143 and n deposited by etching, mechanical chemical polishing, or the like from the other main surface side of the n-type semiconductor substrate 105 so that the hole 141 penetrates. The mold semiconductor substrate 105 and the like are removed. Further, the deposited polysilicon 143, the n-type semiconductor substrate 105, and the like are removed by etching or mechanical chemical polishing also from one main surface side of the n-type semiconductor substrate 105. Then, similar to the step (6) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation, and SiO 2 2 A thermal oxide film 107 is formed (see FIG. 27A).
[0125]
Step (6)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The thermal oxide film 107 is patterned. In addition, SiO on the other main surface side of the n-type semiconductor substrate 105 2 The thermal oxide film 107 is also removed (see FIG. 27B).
[0126]
Step (7)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-type semiconductor substrate 105. 2 Using the thermal oxide film 107 as a mask, an n-type high concentration impurity region 111 is formed. Further, an n-type high concentration impurity region 171 is formed on the other main surface side of the n-type semiconductor substrate 105 by thermal diffusion. Then, as in step (8) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed, and the other main surface side of the n-type semiconductor substrate 105 is made of SiO. 2 A thermal oxide film 107 is formed (see FIG. 27C). Here, the n-type high concentration impurity region 171 is formed continuously with the n-type high concentration impurity region 125. Further, the polysilicon 143 (through wiring 115) and the n-type high concentration impurity regions 111, 125, 171 are made of SiO 2 2 It is electrically insulated by the thermal oxide film 113.
[0127]
Step (8)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 27D).
[0128]
Step (9)
Next, the p-type impurity diffusion region 109 is formed as in the step (10) in the second embodiment. Then, as in the step (10) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 28A). This SiO 2 The thermal oxide film 107 protects the surface and also functions as an AR coat for incident light, realizing high sensitivity to a desired wavelength.
[0129]
Step (10)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode wirings 117 and substrate electrode wirings 127 (see FIG. 28B). In FIG. 28B, only the electrode wiring 117 is disclosed.
[0130]
Step (11)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode pads 119 (see FIG. 28C). In addition, SiN or SiO is formed on the entire main surface after the process as necessary. 2 Alternatively, passivation made of polyimide or the like may be performed. Thereby, it becomes possible to protect the main surface after the next step.
[0131]
Step (12)
Next, as in the step (13) in the second embodiment, the UBM 121 is formed on the electrode pad 119, and the bump electrode 123 is formed on the UBM 121 (see FIG. 28D).
[0132]
Through these steps (1) to (12), the photodiode array 181 having the configuration shown in FIG. 28D is completed.
[0133]
As described above, in the manufacturing method described above, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be reliably maintained as in the manufacturing methods of the second and third embodiments. .
[0134]
(Fifth embodiment)
Next, based on FIGS. 29-31, the manufacturing method of the photodiode array which concerns on 5th Embodiment of this invention is demonstrated. 29 (a) to (d), FIGS. 30 (a) to (c) and FIGS. 31 (a) to (c) are explanatory diagrams for explaining the manufacturing method of the photodiode array according to the fifth embodiment. Yes, a vertical cross-sectional configuration of the photodiode array is shown.
[0135]
In this manufacturing method, the following steps (1) to (12) are sequentially performed. However, steps (1) and (2) are the same as steps (1) and (2) in the fourth embodiment described above, and a description thereof is omitted.
[0136]
Step (3)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using the thermal oxide film 107 as a mask, the n-type high-concentration impurity region 125 and SiO 2 are formed in the same manner as in step (3) in the fourth embodiment. 2 A thermal oxide film 113 is formed. And SiO 2 A silicon nitride (SiN) film 151 is formed on the thermal oxide films 140 and 113 by LP-CVD at 600 to 800 ° C. (see FIG. 29A).
[0137]
Process (4)
Next, as in step (5) in the third embodiment, polysilicon 143 is deposited on the n-type semiconductor substrate 105 (on the SiN film 151) while doping impurities (for example, phosphorus or the like) (FIG. 29B). reference). As a result, the hole 141 is filled with the low resistance polysilicon 143 doped with impurities. The polysilicon 143 can be deposited by epitaxial growth or LP-CVD as in the step (5) in the second embodiment.
[0138]
Step (5)
Next, as in the step (5) in the fourth embodiment, the deposited polysilicon 143 and n by etching, mechanical chemical polishing, or the like from the other main surface side of the n-type semiconductor substrate 105 so that the hole 141 penetrates. The mold semiconductor substrate 105 and the like are removed. Further, the deposited polysilicon 143, the n-type semiconductor substrate 105, and the like are removed by etching or mechanical chemical polishing also from one main surface side of the n-type semiconductor substrate 105. Then, similar to the step (5) in the fourth embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation, and SiO 2 2 A thermal oxide film 107 is formed (see FIG. 29C).
[0139]
Step (6)
Next, as in step (6) in the fourth embodiment, SiO present at the position where the separation layer is to be formed. 2 The thermal oxide film 107 is patterned. In addition, SiO on the other main surface side of the n-type semiconductor substrate 105 2 The thermal oxide film 107 is also removed (see FIG. 29D).
[0140]
Step (7)
Next, similarly to the step (7) in the fourth embodiment, the SiO 2 patterned on one main surface of the n-type semiconductor substrate 105 is patterned. 2 Using the thermal oxide film 107 as a mask, an n-type high concentration impurity region 111 is formed. Further, an n-type high concentration impurity region 171 is formed on the other main surface side of the n-type semiconductor substrate 105 by thermal diffusion. Then, similar to the step (7) in the fourth embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed, and the other main surface side of the n-type semiconductor substrate 105 is made of SiO. 2 A thermal oxide film 107 is formed (see FIG. 30A). The polysilicon 143 (through wiring 115) and the n-type high concentration impurity regions 111, 125, and 171 are made of SiO. 2 It is electrically insulated by the thermal oxide film 113 and the SiN film 151.
[0141]
Step (8)
Next, as in step (8) in the fourth embodiment, SiO present at the position where the photodiode is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 30B).
[0142]
Step (9)
Next, as in the step (9) in the fourth embodiment, the p-type impurity diffusion region 109 is formed. Then, similar to the step (9) in the fourth embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to obtain SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 30C). This SiO 2 The thermal oxide film 107 protects the surface and also functions as an AR coat for incident light, realizing high sensitivity to a desired wavelength.
[0143]
Step (10)
Next, as in the step (10) in the fourth embodiment, SiO formed on one main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode wirings 117 and substrate electrode wirings 127 (see FIG. 31A). FIG. 31A discloses only the electrode wiring 117.
[0144]
Step (11)
Next, as in the step (11) in the fourth embodiment, SiO formed on the other main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode pads 119 (see FIG. 31B). In addition, SiN or SiO is formed on the entire main surface after the process as necessary. 2 Alternatively, passivation made of polyimide or the like may be performed. Thereby, it becomes possible to protect the main surface after the next step.
[0145]
Step (12)
Next, as in the step (12) in the fourth embodiment, the UBM 121 is formed on the electrode pad 119, and the bump electrode 123 is formed on the UBM 121 (see FIG. 31C).
[0146]
By these steps (1) to (12), the photodiode array 191 having the configuration shown in FIG. 31C is completed.
[0147]
As described above, in the manufacturing method described above, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be reliably maintained as in the manufacturing methods of the second to fourth embodiments. .
[0148]
In the manufacturing method described above, as in the manufacturing method of the third embodiment, SiO 2 A step of forming a SiN film 151 on the thermal oxide film 107 is further provided. Thereby, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be more reliably maintained.
[0149]
(Sixth embodiment)
Next, based on FIGS. 32 to 35, a method for manufacturing a photodiode array according to the sixth embodiment of the present invention is described. In explain about. FIGS. 32 (a) to (d), FIGS. 33 (a) to (d), FIGS. 34 (a) to (d) and FIG. 35 are views for explaining a method of manufacturing a photodiode array according to the sixth embodiment. It is explanatory drawing and has shown the longitudinal cross-section structure of the photodiode array.
[0150]
In this manufacturing method, the following steps (1) to (12) are sequentially performed.
[0151]
Process (1)
First, an SOI (Silicon On Insulator) wafer 201 having a thickness of 300 μm to 1 mm (preferably about 400 μm. For example, the thickness of the n-type semiconductor substrate 105 is 300 μm and the thickness of the silicon single crystal layer 203 is 100 μm) is prepared (FIG. 32). (See (a)). The SOI wafer 201 includes a silicon single crystal layer 203, a buried SiO 2 2 This is a stacked structure of a film layer 205 and an n-type semiconductor substrate 105. The n-type semiconductor substrate 105 is located on one main surface (front surface) side of the SOI wafer 201, and the silicon single crystal layer 203 is located on the other main surface (back surface) side of the SOI wafer 201. Then, as in the step (2) in the second embodiment, one main surface of the n-type semiconductor substrate 105 (SOI wafer 201) is formed with SiO. 2 A thermal oxide film 140 is formed, and SiO formed on one main surface of the n-type semiconductor substrate 105 2 The thermal oxide film 140 is patterned (see FIG. 32B).
[0152]
Process (2)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Through holes 105c and 105d penetrating the n-type semiconductor substrate 105 are formed from one main surface side of the n-type semiconductor substrate 105 by high-density plasma etching such as ICP-RIE using the thermal oxide film 140 as a mask (FIG. 32 (c)). In FIG. 32C, only the through hole 105c is disclosed. In addition, etching of the through hole is performed with silicon and SiO. 2 Embedded SiO due to the difference in etching selectivity 2 Stops at the film layer 205.
[0153]
Step (3)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using the thermal oxide film 140 as a mask, the n-type high-concentration impurity region 125 and SiO 2 are formed as in step (4) in the second embodiment. 2 A thermal oxide film 113 is formed (see FIG. 32D). In addition, SiO 2 A silicon nitride (SiN) film may be formed on the thermal oxide films 140 and 113 by LP-CVD at 600 to 800 ° C.
[0154]
Process (4)
Next, as in step (5) in the second embodiment, the n-type semiconductor substrate 105 (SiO 2 2 Polysilicon 143 is deposited on the thermal oxide films 140 and 113 while doping impurities (for example, phosphorus or the like) (see FIG. 33A). As a result, the hole 141 is filled with the low resistance polysilicon 143 doped with impurities. The polysilicon 143 can be deposited by epitaxial growth or LP-CVD as in the step (5) in the second embodiment.
[0155]
Step (5)
Next, the deposited polysilicon 143 and the like are removed from one main surface side of the n-type semiconductor substrate 105 by etching, mechanical chemical polishing, or the like. Further, the polysilicon 143 deposited on the other main surface side of the SOI wafer 201 is removed by etching. At this time, the silicon single crystal layer 203 is also removed, and etching is performed using embedded SiO. 2 Stops at the film layer 205. For etching, SF 6 Dry etching by RIE using a gas or the like or an alkaline etching solution can be used. When the polysilicon 143 is filled by epitaxial growth, no polysilicon is deposited on the other main surface side. Then, similar to the step (6) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation, and SiO 2 2 A thermal oxide film 107 is formed (see FIG. 33B).
[0156]
Step (6)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 33C).
[0157]
Step (7)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-type semiconductor substrate 105. 2 Using the thermal oxide film 107 as a mask, an n-type high concentration impurity region 111 is formed. Then, as in step (8) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 33D). The polysilicon 143 (through wiring 115) and the n-type high concentration impurity regions 105b, 111, 125 are made of SiO. 2 It is electrically insulated by the thermal oxide film 113.
[0158]
Step (8)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 34A).
[0159]
Step (9)
Next, the p-type impurity diffusion region 109 is formed as in the step (10) in the second embodiment. Then, as in the step (10) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 34B). This SiO 2 The thermal oxide film 107 protects the surface and also functions as an AR coat for incident light, realizing high sensitivity to a desired wavelength.
[0160]
Step (10)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode wirings 117 and substrate electrode wirings 127 (see FIG. 34C). In FIG. 34C, only the electrode wiring 117 is disclosed.
[0161]
Step (11)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode pads 119 (see FIG. 34D). In addition, SiN or SiO is formed on the entire main surface after the process as necessary. 2 Alternatively, passivation made of polyimide or the like may be performed. Thereby, it becomes possible to protect the main surface after the next step.
[0162]
Step (12)
Next, as in the step (13) in the second embodiment, the UBM 121 is formed on the electrode pad 119, and the bump electrode 123 is formed on the UBM 121 (see FIG. 35).
[0163]
Through these steps (1) to (13), the photodiode array 211 having the configuration shown in FIG. 35 is completed.
[0164]
As described above, in the manufacturing method described above, SiO 2 is formed on the wall surface of the n-type semiconductor substrate 105 that defines the through hole 105c. 2 Step of forming thermal oxide film 113 and SiO 2 The step of disposing the through wiring 115 inside the through hole 105c relative to the thermal oxide film 113, the step of forming the p-type impurity diffusion region 109 (photodiode), and the electrode wiring 117 are formed to penetrate the p-type impurity diffusion region 109. This is performed before the step of electrically connecting the wiring 115. For this reason, it is not necessary to use a low-temperature process in the step of forming the insulating layer on the wall surface defining the through-hole 105c, and a good SiO as the insulating layer 2 A thermal oxide film 113 is formed. This SiO 2 The thermal oxide film 113 is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be reliably maintained.
[0165]
In the above manufacturing method, the n-type high concentration impurity region is formed in the n-type semiconductor substrate 105 along the wall surface defining the through hole 105c. 125 The process of forming is further provided. By the way, when forming the through-hole 105c, the wall surface which defines the through-hole 105c is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, the n-type high concentration impurity region formed along the wall surface defining the through hole 105c 125 This prevents unnecessary carriers from being trapped and affecting the photodiode.
[0166]
Further, in the above-described manufacturing method, in the step of arranging the through wiring 115, the polysilicon 143 is filled in the through hole 105c, and the polysilicon 143 is used as the through wiring 115. In this case, the step of filling the polysilicon 143 into the through hole 105c is also performed before the step of forming the p-type impurity diffusion region 109 (photodiode) and the step of forming the electrode wiring 117 and the like. The polysilicon 143 can be formed by a high-temperature process (about 600 to 1200 ° C.) such as LP-CVD or epitaxial growth. The polysilicon 143 formed at a high temperature in this way is formed by the high-temperature heat treatment in the subsequent photodiode forming process or the SiO oxidization by the thermal oxidation to the exposed surface of the polysilicon 143. 2 Formation is also possible. That is, such a through wiring 115 made of polysilicon 143 is excellent as a highly reliable electrode member that can withstand high temperatures without disconnection. Further, since the polysilicon 143 can be filled in the through-hole 105c while doping impurities, it functions as a low-resistance conductive member, so that a high-speed response can be achieved.
[0167]
(Seventh embodiment)
Next, a method for manufacturing a photodiode array according to the seventh embodiment of the present invention will be described with reference to FIGS. 36 (a) to (d), FIGS. 37 (a) to (c), FIGS. 38 (a) to (c) and FIG. 39 are views for explaining a method of manufacturing the photodiode array according to the seventh embodiment. It is explanatory drawing and has shown the longitudinal cross-section structure of the photodiode array.
[0168]
In this manufacturing method, the following steps (1) to (12) are sequentially performed. However, the steps (1) and (2) are the same as the steps (1) and (2) in the above-described second embodiment, and a description thereof will be omitted.
[0169]
Step (3)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Through holes 105c and 105d penetrating the n-type semiconductor substrate 105 are formed from one main surface side of the n-type semiconductor substrate 105 by ICP-RIE using the thermal oxide film 140 as a mask (see FIG. 36A). . FIG. 36A discloses only the through hole 105c.
[0170]
Process (4)
Next, patterned SiO on one main surface of the n-type semiconductor substrate 105 2 Using the thermal oxide film 107 as a mask, the n-type high-concentration impurity region 125 and SiO 2 are formed as in step (4) in the second embodiment. 2 A thermal oxide film 113 is formed (see FIG. 36B). In addition, SiO 2 A silicon nitride (SiN) film may be formed on the thermal oxide films 140 and 113 by LP-CVD at 600 to 800 ° C.
[0171]
Step (5)
Next, as in step (5) in the second embodiment, the n-type semiconductor substrate 105 (SiO 2 2 Polysilicon 143 is deposited on the thermal oxide films 140 and 113 while doping impurities (for example, phosphorus or the like) (see FIG. 36C). As a result, the hole 141 is filled with the low resistance polysilicon 143 doped with impurities. The polysilicon 143 can be deposited by epitaxial growth or LP-CVD as in the step (5) in the second embodiment. FIG. 36C shows an example in which polysilicon 143 is deposited by epitaxial growth.
[0172]
Step (6)
Next, the deposited polysilicon 143, n-type semiconductor substrate 105, and the like are removed from one main surface side of the n-type semiconductor substrate 105 by etching, mechanical chemical polishing, or the like. Then, similar to the step (6) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation, and SiO 2 2 A thermal oxide film 107 is formed (see FIG. 36D). When polysilicon is deposited by LP-CVD, the polysilicon deposited on the other main surface side of the n-type semiconductor substrate 105 is removed by etching. At this time, the etching is performed on the SiO 2 formed on the other main surface of the n-type semiconductor substrate 105. 2 Stops at the thermal oxide film 107. For etching, SF 6 Dry etching by RIE using a gas or the like or an alkaline etching solution can be used.
[0173]
Step (7)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 37A).
[0174]
Step (8)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-type semiconductor substrate 105. 2 Using the thermal oxide film 107 as a mask, an n-type high concentration impurity region 111 is formed. Then, as in step (8) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 37B). The polysilicon 143 (through wiring 115) and the n-type high concentration impurity regions 105b, 111, 125 are made of SiO. 2 It is electrically insulated by the thermal oxide film 113.
[0175]
Step (9)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The thermal oxide film 107 is patterned (see FIG. 37C).
[0176]
Step (10)
Next, the p-type impurity diffusion region 109 is formed as in the step (10) in the second embodiment. Then, as in the step (10) in the second embodiment, the n-type semiconductor substrate 105 is subjected to thermal oxidation to form SiO. 2 The opening of the thermal oxide film 107 is closed (see FIG. 38A). This SiO 2 The thermal oxide film 107 protects the surface and also functions as an AR coat for incident light, realizing high sensitivity to a desired wavelength.
[0177]
Step (11)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode wirings 117 and substrate electrode wirings 127 (see FIG. 38B). FIG. 38B discloses only the electrode wiring 117.
[0178]
Step (12)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-type semiconductor substrate 105. 2 Contact holes are formed in the thermal oxide film 107 to form electrode pads 119 (see FIG. 38C). In addition, SiN or SiO is formed on the entire main surface after the process as necessary. 2 Alternatively, passivation made of polyimide or the like may be performed. Thereby, it becomes possible to protect the main surface after the next step.
[0179]
Step (13)
Next, as in the step (13) in the second embodiment, the UBM 121 is formed on the electrode pad 119, and the bump electrode 123 is formed on the UBM 121 (see FIG. 39).
[0180]
Through these steps (1) to (13), the photodiode array 221 having the configuration shown in FIG. 39 is completed.
[0181]
As described above, in the manufacturing method described above, the electrical insulation between the n-type semiconductor substrate 105 and the through wiring 115 can be reliably maintained as in the manufacturing method of the sixth embodiment.
[0182]
The present invention is not limited to the embodiment described above. For example, in the present embodiment, the present invention is applied to a photodiode array in which a plurality of pn junctions are regularly arranged two-dimensionally vertically and horizontally. However, the present invention is not limited to this, and the pn junctions are arranged one-dimensionally. The present invention can also be applied to a photodiode array or an element having one pn junction.
[0183]
【The invention's effect】
As described above in detail, according to the present invention, electrical insulation between the semiconductor substrate and the conductive member that guides the output of the photodiode from one main surface side to the other main surface side of the semiconductor substrate is achieved. A semiconductor device that can be secured and a manufacturing method thereof can be provided.
[Brief description of the drawings]
FIG. 1 is a plan view of a photodiode array according to a first embodiment.
FIG. 2 is a cross-sectional view of the photodiode array according to the first embodiment.
3A is a plan view of the shape of a through hole, FIG. 3B is a sectional view taken along line III-III, and FIG. 3C is a perspective view.
FIG. 4 is a cross-sectional view of a photodiode array.
FIG. 5 is a cross-sectional view of a photodiode array.
FIG. 6 is a cross-sectional view of a photodiode array.
FIG. 7 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 8 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 9 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 10 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 11 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 12 is a cross-sectional view of a photodiode array.
FIG. 13 is a cross-sectional view of a photodiode array.
FIG. 14 is a cross-sectional view of a photodiode array.
FIG. 15 is a schematic diagram showing a configuration of a photodiode array according to a second embodiment.
FIG. 16 is a plan view of a photodiode array according to a second embodiment.
17 is a view for explaining a cross-sectional configuration along the line XVII-XVII in FIG. 16;
FIG. 18 is a plan view showing a modification of the photodiode array according to the second embodiment.
19 is a view for explaining a cross-sectional configuration along the line XIX-XIX in FIG. 18;
20A to 20D are explanatory views for explaining a manufacturing method of the photodiode array according to the second embodiment.
FIGS. 21A to 21D are explanatory views for explaining the manufacturing method of the photodiode array according to the second embodiment;
FIGS. 22A to 22D are explanatory views for explaining the manufacturing method of the photodiode array according to the second embodiment; FIGS.
FIGS. 23A to 23D are explanatory views for explaining the manufacturing method of the photodiode array according to the third embodiment.
FIGS. 24A to 24D are explanatory views for explaining a manufacturing method of the photodiode array according to the third embodiment; FIGS.
FIGS. 25A and 25B are explanatory views for explaining a manufacturing method of the photodiode array according to the third embodiment. FIGS.
FIGS. 26A to 26D are explanatory views for explaining the manufacturing method of the photodiode array according to the fourth embodiment. FIGS.
FIGS. 27A to 27D are explanatory views for explaining the manufacturing method of the photodiode array according to the fourth embodiment; FIGS.
FIGS. 28A to 28D are explanatory views for explaining a manufacturing method of the photodiode array according to the fourth embodiment; FIGS.
FIGS. 29A to 29D are explanatory views for explaining a manufacturing method of the photodiode array according to the fifth embodiment; FIGS.
FIGS. 30A to 30C are explanatory views for explaining a manufacturing method of the photodiode array according to the fifth embodiment; FIGS.
FIGS. 31A to 31C are explanatory views for explaining a manufacturing method of the photodiode array according to the fifth embodiment; FIGS.
FIGS. 32A to 32D are explanatory views for explaining the manufacturing method of the photodiode array according to the sixth embodiment; FIGS.
33A to 33D are explanatory views for explaining a manufacturing method of the photodiode array according to the sixth embodiment.
34A to 34D are explanatory views for explaining the manufacturing method of the photodiode array according to the sixth embodiment.
FIG. 35 is an explanatory diagram for explaining the manufacturing method of the photodiode array according to the sixth embodiment.
FIGS. 36A to 36D are explanatory views for explaining the manufacturing method of the photodiode array according to the seventh embodiment; FIGS.
FIGS. 37A to 37C are explanatory views for explaining a manufacturing method of the photodiode array according to the seventh embodiment; FIGS.
FIGS. 38A to 38C are explanatory views for explaining the manufacturing method of the photodiode array according to the seventh embodiment; FIGS.
FIG. 39 is an explanatory diagram for explaining the manufacturing method of the photodiode array according to the seventh embodiment.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Photodiode array, 3 ... n-type silicon substrate, 4 ... pn junction, 5 ... p-type impurity diffusion layer, 7 ... Separation layer, 9 ... Thermal oxide film, 12 ... Through-hole, 17 ... Through-electrode, 19 ... n + Type impurity concentration layer, 23... Silicon nitride film, 25. + Layer, 27 ... SiO 2 Film 101... Photodiode array 103 103 pn junction 105 n-type semiconductor substrate 105 a n-type semiconductor region 105 b n-type high-concentration impurity region 105 c through-hole 107 107 thermal oxide film (SiO 2) 2 Thermal oxide film), 109 ... p-type impurity diffusion region, 111 ... n-type high concentration impurity region, 113 ... thermal oxide film (SiO 2 Thermal oxide film), 115 ... through wiring, 117 ... electrode wiring, 125 ... n-type high concentration impurity region, 131,161,181,191, 211 221 ... photodiode array 140 ... SiO 2 Thermal oxide film, 141 ... hole, 143 ... polysilicon, 151 ... silicon nitride film, 171 ... n-type high concentration impurity region, 201 ... SOI wafer, 203 ... silicon single crystal layer, 205 ... embedded SiO 2 Membrane layer.

Claims (8)

一方の主面側にホトダイオードが形成された半導体基板を備えた半導体装置であって、
前記半導体基板には、前記一方の主面側から他方の主面側に貫通する貫通孔が形成されており、
前記貫通孔に設けられ、前記ホトダイオードの出力を前記半導体基板の前記一方の主面側から前記他方の主面側に導く導電性部材と、
前記貫通孔を画成する前記半導体基板の壁面上に形成され、前記半導体基板と前記導電性部材との間に配置される熱酸化膜と、を有し、
前記半導体基板には、当該半導体基板と同じ導電型の高濃度不純物領域が前記貫通孔を画成する前記壁面に沿って形成されていることを特徴とする半導体装置。A semiconductor device comprising a semiconductor substrate having a photodiode formed on one main surface side,
In the semiconductor substrate, a through hole penetrating from the one main surface side to the other main surface side is formed,
A conductive member that is provided in the through hole and guides the output of the photodiode from the one main surface side of the semiconductor substrate to the other main surface side;
A thermal oxide film formed on a wall surface of the semiconductor substrate that defines the through hole, and disposed between the semiconductor substrate and the conductive member;
A semiconductor device, wherein a high concentration impurity region having the same conductivity type as the semiconductor substrate is formed along the wall surface defining the through hole in the semiconductor substrate . 前記半導体基板の前記他方の主面側には、当該半導体基板と同じ導電型の高濃度不純物領域が前記壁面に沿って形成された前記高濃度不純物領域に連続して形成されていることを特徴とする請求項１に記載の半導体装置。A high-concentration impurity region having the same conductivity type as the semiconductor substrate is formed on the other main surface side of the semiconductor substrate continuously with the high-concentration impurity region formed along the wall surface. The semiconductor device according to claim 1 . 前記半導体基板の前記一方の主面側には、当該半導体基板と同じ導電型の高濃度不純物領域が前記壁面に沿って形成された前記高濃度不純物領域に連続し、且つ、前記ホトダイオードを取り囲むように形成されていることを特徴とする請求項１に記載の半導体装置。A high-concentration impurity region having the same conductivity type as that of the semiconductor substrate is continuous with the high-concentration impurity region formed along the wall surface and surrounds the photodiode on the one main surface side of the semiconductor substrate. The semiconductor device according to claim 1 , wherein the semiconductor device is formed. 前記熱酸化膜上に形成され、当該熱酸化膜と前記導電性部材との間に配置される窒化膜を更に有することを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, further comprising a nitride film formed on the thermal oxide film and disposed between the thermal oxide film and the conductive member. 前記導電性部材の材料は、ポリシリコンであることを特徴とする請求項１に記載の半導体装置。  The semiconductor device according to claim 1, wherein a material of the conductive member is polysilicon. 前記熱酸化膜の材料は、ＳｉＯ2であることを特徴とする請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein a material of the thermal oxide film is SiO 2 . 前記半導体基板の前記一方の主面上に形成される電気絶縁膜と、
前記電気絶縁膜上に形成され、前記ホトダイオードと前記導電性部材とを電気的に接続する電気配線と、を更に有することを特徴とする請求項１に記載の半導体装置。An electrical insulating film formed on the one main surface of the semiconductor substrate;
The semiconductor device according to claim 1, further comprising: an electrical wiring formed on the electrical insulating film and electrically connecting the photodiode and the conductive member. 前記ホトダイオードはアレイ状に複数配置されており、
前記貫通孔及び前記導電性部材は、隣接するホトダイオード間に配置されていることを特徴とする請求項１に記載の半導体装置。A plurality of the photodiodes are arranged in an array,
The semiconductor device according to claim 1, wherein the through hole and the conductive member are disposed between adjacent photodiodes.
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