JP4440554B2 - Semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
この種の半導体装置として、従来から、半導体基板の一方の主面側から他方の主面側に貫通して設けられた貫通配線(導電性部材)を通して、半導体基板の一方の主面側に形成されたホトダイオードの出力を他方の主面側に導くものが知られている(例えば、特許文献1参照。)。
【0003】
【特許文献1】
特開2001−318155号公報
【0004】
【発明が解決しようとする課題】
ところで、上記貫通配線及び当該貫通配線を設けるための貫通孔の形成は、ホトダイオード及び当該ホトダイオードに電気的に接続される配線を形成する工程の後に行うのが一般的である。このように、貫通孔及び貫通配線を形成工程がホトダイオード及び配線を形成する工程の後であると、配線が溶融するといった問題を回避するため、低温プロセス(プラズマCVD、スパッタ等)を用いる必要がある。例えば、貫通孔を形成した後に、プラズマCVDにより貫通孔を画成する内壁面上に絶縁膜を形成し、そして、プラズマCVDやメッキにより貫通孔内に導電性材料(例えば、銅)を堆積させている。
【0005】
しかしながら、プラズマCVD、スパッタ等により形成された絶縁膜は、非常にポーラスであり、また、貫通孔のアスペクト比(孔の深さ/孔径)が大きくなると膜厚が不均一(場合によっては、不着部分も生じる)となり、電気絶縁性に乏しい膜質となってしまう。
【0006】
本発明は上述の点に鑑みてなされたもので、半導体基板と、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材との間の電気絶縁性を確実に保つことが可能な半導体装置及びその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明に係る半導体装置は、一方の主面側にホトダイオードが形成された半導体基板を備えた半導体装置であって、半導体基板には、一方の主面側から他方の主面側に貫通する貫通孔が形成されており、貫通孔に設けられ、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材と、貫通孔を画成する半導体基板の壁面上に形成され、半導体基板と導電性部材との間に配置される熱酸化膜と、を有することを特徴としている。
【0008】
本発明に係る半導体装置では、熱酸化膜が貫通孔を画成する半導体基板の壁面上に形成され、半導体基板と導電性部材との間に配置されている。この熱酸化膜は、非常に均一な厚みで形成できる点、膜が緻密である点、シリコン界面の状態を安定にする点、及び、後のホトダイオードプロセスにおける高温熱処理に耐えうる点において優れている。これにより、半導体基板と導電性部材との間の電気絶縁性を確実に保つことができる。
【0009】
また、半導体基板には、当該半導体基板と同じ導電型の高濃度不純物領域が貫通孔を画成する壁面に沿って形成されていることが好ましい。ところで、貫通孔を形成する際に、貫通孔を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、貫通孔を画成する壁面に沿って形成された高濃度不純物領域により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【0010】
また、半導体基板の他方の主面側には、当該半導体基板と同じ導電型の高濃度不純物領域が壁面に沿って形成された高濃度不純物領域に連続して形成されていることが好ましい。このように構成した場合、電界分布が安定した、高速応答可能な優れたPIN構造を実現することができる。また、基板電極を貫通配線を介さずに半導体基板の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【0011】
また、半導体基板の一方の主面側には、当該半導体基板と同じ導電型の高濃度不純物領域が壁面に沿って形成された高濃度不純物領域に連続し、且つ、ホトダイオードを取り囲むように形成されていることが好ましい。このように構成した場合、ホトダイオードが電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、また、ホトダイオードの空乏層の広がり方を制御することができる。なお、複数のホトダイオードが形成されている場合には、ホトダイオード間のクロストークを低減することもできる。
【0012】
また、熱酸化膜上に形成され、当該熱酸化膜と導電性部材との間に配置される窒化膜を更に有することが好ましい。窒化膜は、熱酸化膜よりも更に緻密な膜であり、半導体基板と導電性部材との間の電気絶縁性をより一層確実に保つことができる。
【0013】
また、導電性部材の材料は、ポリシリコンであることが好ましい。なお、このポリシリコンには不純物がドープされて低抵抗化されていることが更に好ましい。また、熱酸化膜の材料は、SiO2であることが好ましい。
【0014】
また、半導体基板の一方の主面上に形成される電気絶縁膜と、電気絶縁膜上に形成され、ホトダイオードと導電性部材とを電気的に接続する電気配線と、を更に有することが好ましい。このように構成した場合、半導体基板におけるホトダイオードが形成された領域の表面が電気絶縁層あるいは電気配線の表面よりも窪んだ位置とされる。このため、半導体基板の一方の主面側から平コレットを接触させて半導体装置を実装する場合でも、ホトダイオードが形成された領域の表面や接合界面を傷付けることなく実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【0015】
また、ホトダイオードはアレイ状に複数配置されており、貫通孔及び導電性部材は、隣接するホトダイオード間に配置されていることが好ましい。
【0016】
一方、本発明に係る半導体装置の製造方法は、半導体基板を用意し、半導体基板に当該半導体基板の厚み未満の深さを有する孔を一方の主面側から形成する工程と、孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程と、熱酸化膜よりも孔の内側に導電性部材を配置する工程と、孔が貫通するように、半導体基板を他方の主面側から薄型化する工程と、導電性部材が配置された半導体基板の一方面側にホトダイオードを形成する工程と、導電性部材とホトダイオードとを電気的に接続する工程と、を備えることを特徴としている。
【0017】
本発明に係る半導体装置の製造方法では、孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程及び熱酸化膜よりも孔の内側に導電性部材を配置する工程を、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行っている。このため、孔を画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好な熱酸化膜が形成されることとなる。この熱酸化膜は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、半導体基板と導電性部材との間の電気絶縁性を確実に保つことができる。
【0018】
また、半導体基板に、孔を画成する壁面に沿って当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることが好ましい。ところで、孔を形成する際に、孔を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、孔を画成する壁面に沿って形成された高濃度不純物領域により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【0019】
また、半導体基板は、他方の主面側に当該半導体基板と同じ導電型の高濃度不純物領域を有しており、上記孔を形成する工程において、孔を他方の主面側の高濃度不純物領域に達するように形成し、上記高濃度不純物領域を形成する工程において、壁面に沿って形成する高濃度不純物領域を他方の主面側の高濃度不純物領域に連続して形成することが好ましい。この場合、電界分布が安定した、高速応答可能な優れたPIN構造を実現することができる。また、基板電極を貫通配線を介さずに半導体基板の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【0020】
また、導電性部材を配置する工程において、導電性部材の材料がポリシリコンであり、当該ポリシリコンを孔内に充填することが好ましい。この場合、ポリシリコンを孔内に充填する工程も、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行われることとなる。ポリシリコンは、LP−CVDやエピタキシャル成長などの高温プロセス(600〜1200℃程度)で形成することができる。このように高温で形成されたポリシリコンは、後のホトダイオード形成工程の高温熱処理やポリシリコンの露出面への熱酸化によるSiO2形成も可能となる。即ち、このようなポリシリコンによる貫通配線は、断線が生じることなく高温にも耐えうる高い信頼性を持つ電極部材として優れている。また、不純物をドープしながら孔内にポリシリコンを充填できるために、低抵抗な導電部材として機能するために高速な応答への対応も可能となる。
【0021】
また、本発明に係る半導体装置の製造方法は、半導体基板を用意し、半導体基板に貫通孔を形成する工程と、貫通孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程と、熱酸化膜よりも貫通孔の内側に導電性部材を配置する工程と、導電性部材が配置された半導体基板の一方面側にホトダイオードを形成する工程と、導電性部材とホトダイオードとを電気的に接続する工程と、を備えることを特徴としている。
【0022】
本発明に係る半導体装置の製造方法では、貫通孔を画成する半導体基板の壁面上に熱酸化膜を形成する工程及び熱酸化膜よりも貫通孔の内側に導電性部材を配置する工程を、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行っている。このため、貫通孔を画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好な熱酸化膜が形成されることとなる。この熱酸化膜は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、半導体基板と導電性部材との間の電気絶縁性を確実に保つことができる。
【0023】
また、半導体基板に、貫通孔を画成する壁面に沿って当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることが好ましい。ところで、貫通孔を形成する際に、貫通孔を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、貫通孔を画成する壁面に沿って形成された高濃度不純物領域により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【0024】
また、半導体基板は、他方の主面側に当該半導体基板と同じ導電型の高濃度不純物領域を有しており、上記高濃度不純物領域を形成する工程において、半導体基板の壁面に沿って形成する高濃度不純物領域を他方の主面側の高濃度不純物領域に連続して形成することが好ましい。この場合、電界分布が安定した、高速応答可能な優れたPIN構造を実現することができる。また、基板電極を貫通配線を介さずに半導体基板の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【0025】
また、導電性部材を配置する工程において、導電性部材の材料がポリシリコンであり、当該ポリシリコンを貫通孔内に充填することが好ましい。この場合、ポリシリコンを貫通孔内に充填する工程も、ホトダイオードを形成する工程及び導電性部材とホトダイオードとを電気的に接続する工程の前に行われることとなる。このため、ポリシリコンを貫通孔内に充填する工程においても、低温プロセスを用いる必要はなく、貫通孔内に密にポリシリコンを充填して、導電性部材とすることができる。この結果、導電性部材に断線が生じることなく、導電性部材の電気伝導性を高めることができる。
【0026】
また、熱酸化膜上に窒化膜を形成する工程を更に備えることが好ましい。窒化膜は、熱酸化膜よりも更に緻密な膜であり、半導体基板と導電性部材との間の電気絶縁性をより一層確実に保つことができる。
【0027】
また、熱酸化膜の材料は、SiO2であることが好ましい。
【0028】
また、半導体基板の一方の主面上に電気絶縁膜を形成する工程を更に備え、導電性部材とホトダイオードとを電気的に接続する工程において、電気絶縁膜にホトダイオード及び導電性部材に対応してそれぞれ開口を形成し、当該開口を通してホトダイオードと導電性部材とを電気的に接続する電気配線を電気絶縁膜上に形成することが好ましい。この場合、半導体基板におけるホトダイオードが形成された領域の表面が電気絶縁層あるいは電気配線の表面よりも窪んだ位置とされる。このため、半導体基板の一方の主面側から平コレットを接触させて半導体装置を実装する場合でも、ホトダイオードが形成された領域の表面や接合界面を傷付けることなく実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【0029】
また、半導体基板の一方の主面側に、壁面に沿って形成された高濃度不純物領域に連続し、且つ、ホトダイオードが形成される領域を取り囲むように当該半導体基板と同じ導電型の高濃度不純物領域を形成する工程を更に備えることが好ましい。この場合、ホトダイオードが電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、また、ホトダイオードの空乏層の広がり方を制御することができる。なお、複数のホトダイオードが形成されている場合には、ホトダイオード間のクロストークを低減することもできる。
【0030】
【発明の実施の形態】
本発明の実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。なお、本実施形態においては、本発明をホトダイオードアレイに適用した例を示している。
【0031】
(第1実施形態)
まず、図1〜図14を参照して、本発明の第1実施形態について説明する。
【0032】
図1は、第1実施形態に係るホトダイオードアレイの一部を拡大した平面図であり、図2はその断面図である。以下の説明において、光が入射する面を表面とし、その対向する面を裏面とする。
【0033】
本第1実施形態のホトダイオードアレイ1は表面側に複数のpn接合4が縦横に規則正しくアレイ状に配列されており、pn接合の一つ一つがホトダイオードアレイの1受光画素としての機能を有している。ホトダイオードアレイ1は270μmの厚さ、不純物濃度1×1012〜1015/cm3のn型シリコン基板3を有し、500μm×500μmの大きさ、基板の厚さ方向の深さ0.5〜1μm、1.5mm程度のピッチで不純物濃度1×1013〜1020/cm3の複数のp型不純物拡散層5が配置されている。n型シリコン基板3と複数のp型不純物拡散層5との間で形成されるpn接合4により、上記受光画素が構成されている。また、p型不純物拡散層5同士の間には、ホトダイオード間を分離し、不要なキャリアをトラップすることによって暗電流を低減させるためのn+型不純物領域(分離層)7が配置されている。
【0034】
隣接するpn接合4同士の間には、貫通孔12が設けられている。この貫通孔12は、図3(a)〜(c)にも示されるように、n型シリコン基板3の表面側に形成された第1孔部11(垂直孔部)と、裏面側に形成された第2孔部13(錐形孔部)を含んでいる。図3(a)は貫通孔12の形状の平面図、(b)はそのIII-III断面図、(c)は斜視図である。
【0035】
第1孔部11は、基板3の厚さ方向と略平行に直径10μmで基板3の表面側に空けられている。第1孔部11は基板の厚さ方向と略平行かつ円柱状に形成され、分離層7を貫く位置に形成されている。また、孔の深さはp型不純物拡散層5の形成された深さ以上に達するように形成されている。このことによってpn接合4から延びる空乏層の方向を第1孔部11が制限することがなくなり、p型不純物拡散層5を近接して設けることができるようになっている。
【0036】
第2孔部13は基板3の裏面側から四角錐形状に形成され、孔径は裏面側ほど大きく、表面側ほど小さくなっている。第2孔部13は裏面側から基板3の結晶方位によるエッチング速度の違いを利用した異方性エッチングにより形成されているため、孔部壁面には(111)面が露出しており、壁面はホトダイオードアレイのアレイ方向に対しておよそ54.7°の角を成している(図3(b)の角度α≒54.7°である)。第2孔部13が四角錐状に形成されていることによって孔部内壁に導電体層(貫通電極)を設けやすくなっている。
【0037】
第1孔部11と第2孔部13とは基板内部で連結されて一つの貫通孔12を成している。基板表面及び裏面は貫通孔12の壁面、p型不純物拡散層5の表面側を含めシリコンの熱酸化膜9で覆われている。なおシリコン酸化膜に限らず必要なホトダイオードの波長感度に応じてARコートを形成してもよい。ARコートはSiO2、SiN単層やこれらを含む絶縁体複合膜あるいは積層膜とすればよい。
【0038】
貫通電極17はアルミニウムで上記熱酸化膜9の上層に形成され、熱酸化膜9に空けられたコンタクトホール15を通じてp型不純物拡散層5と接触している。さらに貫通孔12の壁面を通じて裏面側に連なって形成されておりp型不純物拡散層5との電気的な接触を裏面側から取ることができるようになっている。このとき第1孔部11が貫通電極17の金属で埋まり、基板表面側と裏面側が空間的に分断されるような構成にしても、p型不純物拡散層5と裏面側との電気的な接触が失われることはないため差し支えない(図4参照)。ここで、貫通電極17の材料はアルミニウムに限られるものではなく、銅、ニッケル、金、タングステン、チタン、ポリシリコンなど、又はそれらを含む合金あるいは積層金属を用いてもよい。なお、上記熱酸化膜9のかわりにCVDによる酸化膜を用いてもよい。また、上記熱酸化膜9と貫通電極17の間にCVDによる酸化膜や窒化膜を介在させてもよい。これによりシリコン基板と貫通電極17の間で高い絶縁性を確保できる。
【0039】
また、貫通孔12内部において、貫通電極17の上層に樹脂等の充填材料10を充填することによって貫通孔12を埋めてしまってもよい(図5参照)。こうすることにより基板表面側と裏面側が空間的に分断されるが、p型不純物拡散層5と裏面側との電気的な接触は失われることもなく、ホトダイオードアレイ1の機械的強度を向上することができる。このとき貫通孔12に充填する材料として、エポキシ、ポリイミド、アクリル、シリコーン、ウレタンなどを含む樹脂系絶縁材料またはこれらの絶縁材料に電気導電性フィラーを含む電気導電性樹脂を用いる。
【0040】
同様に、貫通孔12内部に導電性材料10を充填することによって貫通孔12を埋めてしまってもよい(図6参照)。充填した導電性材料はホトダイオードアレイ1の機械的強度を向上させるばかりでなく、図6に示すように第2孔部13の裏面の縁を越えて盛り上げ、裏面の縁を越えた部分を半球状に形成することによってそのままバンプ電極として用いることができる。導電性材料10は、半田や電気導電性フィラーを含む電気導電性樹脂などを用いればよい。
【0041】
次に、上記ホトダイオードアレイの製造方法について説明する。以下、貫通孔12の内部にポリイミド樹脂が充填されたホトダイオードアレイ(図5参照)について説明する。まず、結晶面(100)のn型半導体基板3を用意する。基板表面に熱酸化を施して熱酸化膜9を形成し、次工程のn+熱拡散のマスクとして利用する。分離層7となる位置の熱酸化膜をホトエッチングプロセスにより開口させリンを熱拡散し、熱酸化する。このとき、裏面全域にもリンが拡散され、n+型不純物濃度層19が形成される(図7参照)。
【0042】
次にpn接合4を形成する領域の熱酸化膜を同様に開口させボロンを熱拡散し、熱酸化する。このpn接合4の領域が受光画素に対応する部分となる。また、p+、n+層にコンタクトホール21を設ける。裏面にプラズマCVDあるいはLP−CVDによりシリコン窒化膜(SiN)23を形成し、第2孔部13を形成する部分のシリコン窒化膜23をエッチングにより除去する。第2孔部13を形成する部分は分離層7に対応する裏面側の位置となる(図8参照)。このとき、シリコン窒化膜23の除去部分の形状及びサイズは第2孔部13の四角錐頂点が後述するアルカリエッチングによって基板表面側まで達しないようにし、かつ四角錐頂点が表面側の分離層7に対応する位置となるように予め設計する。
【0043】
そして、表面を保護しながらアルカリ(例えば水酸化カリウム溶液、TMAH、ヒドラジン、EDPなど)エッチングにより裏面側より異方性エッチングを施し、第2孔部13を形成する。すなわち、基板の結晶面(100)からエッチングを行い、(111)面を露出させる。第2孔部13はエッチングにより四角錐(ピラミッド)状に形成され、四角錐形状の頂点までエッチングされたところで自動的にストップする(図9参照)。または、四角錐形状の頂点に達する前にエッチングをストップさせてもよい。次に、形成された四角錐の頂点に対応した部分に、表面側からドライエッチングを施し、第1孔部11を形成することによって第2孔部13の四角錐頂点と繋がるまでエッチングを行い、第1孔部11と第2孔部13とで形成される貫通孔12を形成する。そして、貫通孔壁面からイオン注入もしくは拡散を行いn+層25を形成することによって、貫通孔12を取り囲んだn+層25を形成する(図10参照)。
【0044】
このn+層25は分離層7及び裏面側のn+型不純物濃度層19とつながることになる。その後、側壁の絶縁を確保するために熱酸化によりSiO2膜27を形成する。図示しないが、この熱酸化の際にはコンタクトホールの酸化を防ぐためにLP−CVDによるSiN層を形成している。側壁の絶縁膜はこのSiO2膜27の他にSiNとの積層膜、CVDによるSiO2膜などでも良い。次に貫通電極17を形成するために両面からアルミニウムをスパッタ装置によりデポジションしレジスト形成してエッチングにより所望のパターンを形成する。貫通電極17の材料は、アルミニウムに限ったものではなく、また、電極の形成方法はスパッタ法に限ったものではない。例えば、CVDによるポリシリコンに電気抵抗を下げる拡散を施しても良い。この場合は、コンタクトホール部のみアルミニウムにして前記ポリシリコンと電気的に接続すればよい。
【0045】
裏面側に感光性ポリイミド層29を形成しバンプ電極33を配置したい場所のみ開口する。そして、バンプ電極33と電気的・物理的に接続が優れた金属で形成されたUnder Bump Metal(以下「UBM」という)を介してバンプ電極33を形成する。例えばバンプ電極33を半田バンプとする場合、半田はアルミと濡れないために濡れ性金属を形成し仲介する必要がある。この場合のUBMは無電解メッキでNi-Auを形成したり、リフトオフ法でTi-Pt-AuやCr-Auを形成することで実現できる。前記、ポリイミド層のかわりにアクリル層やエポキシ層やそれらを含む複合素材の層とすることもできる。半田バンプは、半田ボール搭載法や印刷法で所定のUBM部分に半田を形成しリフロすることによって形成することができる。バンプ電極33は半田バンプに限ったものではなく金バンプ、ニッケルバンプ、銅バンプ、導電性樹脂バンプなど金属を含む導電性バンプとしても良い(図11参照)。
【0046】
上記製造方法ではまずn型半導体基板を準備し熱拡散によりn+型不純物濃度層を形成したが、予め熱拡散またはエピタキシャル成長によってn+型不純物濃度層を設けたn型半導体基板を準備してもよい。こうすることにより図12に示すようにホトダイオードアレイのn+型不純物濃度層の厚さを厚くすることができ、実質p型不純物拡散層5とn+型不純物濃度層19の間を狭くすることが可能となり、それにより抵抗成分が低減でき高速応答性を向上させることができる。また、実質p型不純物拡散層5とn+型不純物濃度層19の間を調節することで仕様に応じた分光感度カーブ特性を得ることが可能となる。
【0047】
以下、上記ホトダイオードアレイ及びその製造方法の作用について説明する。上記ホトダイオードアレイは先にアルカリエッチングにより裏面側から第2孔部13を形成し、その後第1孔部11を形成することにより貫通孔12を形成している。よって、アルカリエッチング工程の時点ではまだ、貫通孔が完成していないためアルカリエッチングによる表面側への侵食が起こらず、特に受光面への悪影響がないため歩留まり低下を防止することができる。
【0048】
また、アルカリエッチング工程において第2孔部13が四角錐形状の頂点までエッチングされたところでストップするため、別途エッチングストップ層等を設ける必要がなくなる。さらに、貫通孔12の大部分(第2孔部13)は結晶方位によるエッチング速度の違いを利用した異方性エッチングにより形成しているので壁面には凹凸が少なく、滑らかな貫通孔壁面を得ることができる。よって、貫通孔壁面のダメージによる不要キャリアの発生も少なくなり、暗電流を低減することができる。
【0049】
図13はホトダイオードアレイの貫通孔12付近の断面の概略図である。第2孔部13の壁面はホトダイオードアレイのアレイ方向に対して54.7°の角をなしており、第1孔部11の壁面は上記アレイ方向に対して略垂直である。アルカリエッチングのみを用い、貫通孔が第2孔部13のみで形成されているとした場合には第2孔部とホトダイオードアレイ表面が直接繋がり、それらの面同士がなす角度は鋭角となるが(図14参照)、上記ホトダイオードアレイでは図13(a)に示すように2つの孔部を連結して貫通孔12が形成されているため孔部の連結部分のなす角Bは90°以上となる。さらに第2孔部13とホトダイオード裏面とのなす角Aも90°以上であり、第1孔部11とホトダイオード表面のなす角Cは略90°となる。よって表面から貫通孔12壁面、裏面へと連なる貫通電極17は鋭角に曲げられている部分がなく、形成時のカバレッジ不良による導通不良の発生を抑制することができる。さらに、第1孔部11作成時のドライエッチングの条件によって図13(b)に示すように第1孔部11をテーパ状に形成し角Cを90°以上にすることもできる。こうすることによりさらに導通不良を抑制することができる。
【0050】
上記ホトダイオードでは第2孔部13はアルカリエッチングにより形成しているので貫通孔12の壁面へのイオン注入が可能となり、イオン注入により容易にn+層25を形成することができる。形成されたn+層25は各ホトダイオードを分離する分離層としての役割を果たすとともに不要キャリアをトラップし暗電流を低減させる役割を果たす。
【0051】
上記ホトダイオードでは第1孔部11は分離層7を貫くように形成される。よって第1孔部11形成のドライエッチングの際に孔部内壁のダメージ等があったとしても、生じる不要キャリアは分離層7にトラップされることとなる。よって、上記ホトダイオードアレイは貫通電極を形成した場合のダメージに起因するリーク電流等を防止することができる。
【0052】
また、本第1実施形態においては、熱酸化膜9が貫通孔12を画成する基板3の壁面上に形成され、基板3と貫通電極17との間に配置されている。この熱酸化膜9は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、基板3と貫通電極17との間の電気絶縁性を確実に保つことができる。
【0053】
(第2実施形態)
次に、図15〜図17に基づいて、本発明の第2実施形態について説明する。
【0054】
図15は、本第2実施形態に係るホトダイオードアレイの構成を示す模式図である。図16は、本第2実施形態に係るホトダイオードアレイの平面図であり、図17は、図16におけるXVII−XVII線に沿った断面構成を説明するための図である。
【0055】
図15に示すように、本第2実施形態のホトダイオードアレイ101は、複数のpn接合103が2次元的に縦横に規則正しく配列されており、pn接合の一つ一つがホトダイオードの光感応画素としての機能を有している。本実施形態において、pn接合103は、64(8×8)個の2次元配置されている。
【0056】
ホトダイオードアレイ101は、シリコン(Si)からなるn型(第一導電型)の半導体基板105を備えている。n型半導体基板105は、基板105の一方の主面(基板表面)側に位置するn型半導体領域105aと、基板105の他方の主面(基板裏面)側からn型不純物を拡散してなるn型高濃度不純物領域105bとを有している。
【0057】
n型半導体基板105は、その厚みが150〜500μm(好ましくは、400μm程度)である。n型半導体領域105aの不純物濃度は、1×1012〜1015/cm3であり、n型高濃度不純物領域105bの不純物濃度は、1×1013〜1020/cm3である。
【0058】
n型半導体基板105の一方の主面(表面)及び他方の主面(裏面)には、パッシベーション膜及び電気絶縁膜としての熱酸化膜107が形成されている。この熱酸化膜107の材料はSiO2であり、厚みは0.05〜1μm(好ましくは0.1μm程度)である。
【0059】
n型半導体基板105にはその一方の主面側において、p型(第2導電型)不純物拡散領域109が縦横の規則正しいアレイ状に2次元配列されている。この各p型不純物拡散領域109とn型半導体領域105aとの間で形成されるpn接合103により、各ホトダイオードの光感応画素が構成されている。p型不純物拡散領域109の不純物濃度は1×1013〜1020/cm3であり、深さが0.05〜20μm(好ましくは1μm程度)である。
【0060】
隣接するp型不純物拡散領域109同士の間には、ホトダイオード間を電気的に分離するn型高濃度不純物領域(分離層)111が配置されている。このn型高濃度不純物領域111は、p型不純物拡散領域109(ホトダイオード)を取り囲むように、基板105の一方の主面側からn型不純物を拡散して形成されている。このn型高濃度不純物領域111は、隣接するホトダイオードを電気的に分離する機能を有するものである。n型高濃度不純物領域111を設けることにより、隣接するホトダイオードが電気的に確実に分離され、ホトダイオード同士のクロストークを低減することができ、また、ブレークダウン電圧(逆方向耐圧)を制御することもできる。n型高濃度不純物領域111の不純物濃度は1×1013〜1020/cm3であり、厚みは0.5〜30μm(好ましくは4μm程度)である。
【0061】
n型半導体基板105には、隣接するp型不純物拡散領域109(ホトダイオード)間に、一方の主面側から他方の主面側に貫通する貫通孔105cが形成されている。貫通孔105cは、p型不純物拡散領域109それぞれに対応して設けられている。貫通孔105cの内径は、10〜100μm(好ましくは50μm程度)である。
【0062】
貫通孔105cを画成するn型半導体基板105の壁面上には、熱酸化膜113が形成されている。また、この熱酸化膜113は、熱酸化膜107と連続して形成されている。熱酸化膜113の材料はSiO2であり、厚みは0.05〜3μm(好ましくは0.1μm程度)である。
【0063】
また、貫通孔105c内には、熱酸化膜113の内側に導電性部材としての貫通配線115が設けられている。貫通配線115の材料はリンを1×1015〜1020/cm3程度ドープして低抵抗化したポリシリコンであり、直径は10〜100μm(好ましくは50μm程度)である。熱酸化膜113は、n型半導体基板105と貫通配線115との間に配置されることとなる。
【0064】
貫通配線115の一端側の部分(n型半導体基板105の一方の主面側に位置する部分)は、熱酸化膜107に形成されたコンタクトホールを通して電極配線117の一端側の部分に電気的に接続されている。電極配線117は、熱酸化膜107上に形成されており、その他端側の部分が熱酸化膜107に形成されたコンタクトホールを通してp型不純物拡散領域109に電気的に接続されている。電極配線117の材料はアルミニウムであり、厚みは1μm程度である。
【0065】
貫通配線115の他端側の部分(n型半導体基板105の他方の主面側に位置する部分)は、熱酸化膜107に形成されたコンタクトホールを通して電極パッド119が電気的に接続されている。電極パッド119の材料はアルミニウムであり、厚みは0.05〜5μm(好ましくは1μm程度)である。また、その各電極パッド119に、アンダーバンプメタル(以下、UBMと称する)121を介して半田のバンプ電極123が接続されている。
【0066】
UBM121は、半田との界面接合が強く、アルミニウムへの半田成分の拡散を防止できるものが好ましく、多層膜構造とされることが多い。この多層膜構造としては、無電解メッキによるニッケル(Ni)−金(Au)等がある。この構造は、アルミニウムが露出している領域にニッケルのメッキを厚く(3〜15μm)形成し、その上に薄く(0.05〜0.1μm)金をメッキするものである。金は、ニッケルの酸化を防ぐためのものである。他には、チタン(Ti)−白金(Pt)−金(Au)やクロム(Cr)−金(Au)をリフトオフにより形成した構造もある。
【0067】
また、n型半導体基板105には、貫通孔105cを画成する壁面に沿ってn型高濃度不純物領域125が形成されている。このn型高濃度不純物領域125は、n型高濃度不純物領域105b及びn型高濃度不純物領域111と連続して形成されている。n型高濃度不純物領域125の不純物濃度は1×1013〜1020/cm3であり、深さは0.5〜30μm(好ましくは4μm程度)である。
【0068】
n型高濃度不純物領域111は、図16に示されるように、貫通孔105cが形成されるp型不純物拡散領域109(ホトダイオード)間の領域において連続して形成されている。
【0069】
n型高濃度不純物領域111の上方には、熱酸化膜107を介して基板電極配線127が形成されている。基板電極配線127の材料はアルミニウムであり、厚みは1μm程度である。基板電極配線127は、熱酸化膜107に形成されたコンタクトホール(図示せず)を通してn型高濃度不純物領域111と電気的に接続されている。基板電極配線127は、n型半導体基板105に形成された貫通孔105d内に絶縁層を介して配置された貫通配線129の一端側の部分(n型半導体基板105の一方の主面側に位置する部分)に電気的に接続されている。貫通配線129の他端側の部分(n型半導体基板105の他方の主面側に位置する部分)には、貫通配線115と同じく、熱酸化膜107に形成されたコンタクトホールを通して電極パッド(いずれも図示せず)が電気的に接続されている。また、その各電極パッドには、UBMを介して半田のバンプ電極(いずれも図示せず)が接続されている。
【0070】
ホトダイオードアレイ101においては、電極配線117、貫通配線115、電極パッド119、UBM121及びバンプ電極123により、ホトダイオードのアノードの電極取り出しが実現されている。また、基板電極配線127、貫通配線129、電極パッド、UBM及びバンプ電極により、ホトダイオードのカソードの電極取り出しが実現されている。なお、カソードの電極取り出しは、n型高濃度不純物領域105bに電気的に接続される電極パッドを設け、当該電極パッド、UBM及びバンプ電極により実現することもできる。
【0071】
そして、以上のように構成されたホトダイオードアレイ101は、一方の主面(表面)側から被検出光が入射すると、その被検出光がp型不純物拡散領域109に入射し、その入射光に応じたキャリアを各ホトダイオードが生成する。生成されたキャリアによる光電流は、p型不純物拡散領域109に接続された電極配線117及び貫通配線115を介して、さらに他方の主面(裏面)側の電極パッド119とUBM121を介してバンプ電極123から取り出される。このバンプ電極123からの出力によって、入射光の検出が行われる。
【0072】
続いて、図18及び図19を参照して、第2実施形態の変形例を説明する。
【0073】
図18は、本第2実施形態に係るホトダイオードアレイの変形例を示す平面図であり、図19は、図18におけるXIX−XIX線に沿った断面構成を説明するための図である。
【0074】
変形例に係るホトダイオードアレイ131は、n型高濃度不純物領域111の構造に関して上述したホトダイオードアレイ101と相違している。ホトダイオードアレイ131においては、n型高濃度不純物領域111は、図18に示されるように、貫通孔105cが形成されるp型不純物拡散領域109(ホトダイオード)間の領域において分離して形成されている。このように、n型高濃度不純物領域111を貫通孔105cが形成されるp型不純物拡散領域109(ホトダイオード)間の領域において分離して形成することにより、逆方向耐圧、すなわちブレークダウン電圧を充分大きくすることができる。なお、貫通孔105cを画成する壁面に沿って形成されたn型高濃度不純物領域125は、n型高濃度不純物領域111と連続していない。
【0075】
以上のように、本第2実施形態及びその変形例においては、熱酸化膜113が貫通孔105cを画成するn型半導体基板105の壁面上に形成され、n型半導体基板105と貫通配線115との間に配置されている。この熱酸化膜113は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、n型半導体基板105と貫通配線115との間の電気絶縁性を確実に保つことができる。
【0076】
また、本第2実施形態及びその変形例において、n型半導体基板105には、n型高濃度不純物領域125が貫通孔105cを画成する壁面に沿って形成されている。ところで、貫通孔105cを形成する際に、貫通孔105cを画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、n型高濃度不純物領域125により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【0077】
また、本第2実施形態及びその変形例において、n型半導体基板105の他方の主面側には、n型高濃度不純物領域105bがn型高濃度不純物領域125に連続して形成されている。これにより、電界分布が安定した、高速応答可能な優れたPIN構造を実現することができる。また、図示しないが、基板電極を貫通配線を介さずにn型半導体基板105の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【0078】
また、本第2実施形態において、n型半導体基板105の一方の主面側には、n型高濃度不純物領域111がn型高濃度不純物領域125に連続し、且つ、p型不純物拡散領域109を取り囲むように形成されている。これにより、p型不純物拡散領域109(ホトダイオード)が電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、ホトダイオードの空乏層の広がり方を制御することができる。
【0079】
また、本第2実施形態及びその変形例において、n型半導体基板105の一方の主面上に形成される熱酸化膜107と、熱酸化膜107上に形成され、p型不純物拡散領域109と貫通配線115とを電気的に接続する電極配線117と、を更に有している。これにより、p型不純物拡散領域109が形成された領域の表面が熱酸化膜107あるいは電極配線117の表面よりも窪んだ位置とされる。このため、n型半導体基板105の一方の主面側から平コレットを接触させてホトダイオードアレイ101,131を他の機器(基板)等に実装する場合でも、p型不純物拡散領域109が形成された領域の表面やpn接合界面を傷付けることなくホトダイオードアレイ101,131を実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【0080】
次に、上述した構成のホトダイオードアレイ101の製造方法について、図20〜図22を参照して説明する。図20(a)〜(d)、図21(a)〜(d)及び図22(a)〜(d)は、第2実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【0081】
本製造方法では、以下の工程(1)〜(13)を順次実行する。
【0082】
工程(1)
まず、厚さ150〜500μm(好ましくは400μm程度)のn型半導体基板105を用意する。n型半導体基板105の他方の主面(裏面)側にn型高濃度不純物領域105bを熱拡散により形成し、n型半導体領域105a、n型高濃度不純物領域105bの2層構造の基板を作製する(図20(a)参照)。なお、n型半導体基板105の代わりに、n+型半導体基板にエピタキシャル成長によりn型半導体領域を形成したN/N+エピウェハや、n+型半導体基板とn型半導体基板とを直接貼り合わせた貼り合わせウェハ等を用いてもよい。
【0083】
工程(2)
次に、n型半導体基板105の一方の主面(表面)及び他方の主面に熱酸化(例えば、900℃程度)を施しSiO2熱酸化膜140を形成する。そして、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140について、孔を形成する予定位置に存在するSiO2熱酸化膜140をパターニングする(図20(b)参照)。n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140は、後工程にて孔を形成するためのマスクとして利用する。
【0084】
工程(3)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、ICP-RIE(誘導結合プラズマ式反応性イオンエッチング)等の高密度プラズマエッチングにより、貫通していない孔141をn型半導体基板105の一方の主面側から形成する(図20(c)参照)。孔141の深さは、n型半導体領域105aの厚みよりも大きく、n型半導体基板105の厚み未満に設定されており(120〜450μm(好ましくは350μm程度))、孔141はn型高濃度不純物領域105bに達している。なお、ICP-RIEのほかに、ブラスト加工、超音波加工、ウェット化学エッチング等を用いることができる。
【0085】
工程(4)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、孔141を画成する壁面に沿ってn型半導体基板105内に不純物(例えば、リン等)を熱拡散させてn型高濃度不純物領域125を形成する。そして、n型半導体基板105に熱酸化を施し(例えば、850〜1050℃)、孔141を画成する壁面上にSiO2熱酸化膜113を形成する(図20(d)参照)。ここでは、n型高濃度不純物領域125は、n型高濃度不純物領域105bに連続して形成されることとなる。
【0086】
工程(5)
次に、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図21(a)参照)。これにより、孔141内に低抵抗化されたポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、1200℃程度でのエピタキシャル成長や、600〜800℃でのLP−CVD(減圧化学気相堆積法)により行うことができる。なお、エピタキシャル成長によりポリシリコン143を堆積する場合、n型半導体基板105の他方の主面側にポリシリコン143が堆積することはない。
【0087】
工程(6)
次に、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去し、n型半導体基板105を他方の主面側から薄型化する。n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。これにより、貫通孔105c,105dが形成されると共に、貫通孔105c,105d内にポリシリコン143が残ることとなる。この貫通孔105c,105d内に残ったポリシリコン143が貫通配線115,129として機能し、貫通孔105c,105d内に貫通配線115,129が配置される。そして、n型半導体基板105に熱酸化を施し(例えば、850〜1050℃)、SiO2熱酸化膜107を形成する(図21(b)参照)。ポリシリコンは、その結晶性から表面に単結晶シリコンよりも多くのボンド(結合手)を有している。このため、ポリシリコンの熱酸化速度は、単結晶シリコンよりも早く、同時間酸化しても、ポリシリコンに対応する部分が単結晶シリコンに対応する部分よりも盛り上がることとなる。なお、ポリシリコン143には、不純物が固溶限界程度まで拡散されていることから、酸化速度が更に増すこととなる。なお、図21(b)には、貫通配線115に対応するポリシリコン143、貫通孔105cに対応する孔141のみを開示している。
【0088】
工程(7)
次に、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107について、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図21(c)参照)。n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107は、後工程にて分離層を形成するためのマスクとして利用する。
【0089】
工程(8)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型半導体基板105内に不純物(例えば、リン等)を熱拡散させて分離層、すなわちn型高濃度不純物領域111を形成する。そして、n型半導体基板105に熱酸化を施して(例えば、850〜1050℃)、工程(7)におけるパターン化により形成されたSiO2熱酸化膜107の開口を閉塞する(図21(d)参照)。n型高濃度不純物領域111は、n型高濃度不純物領域125に連続して形成されることとなる。また、ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
【0090】
工程(9)
次に、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107について、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図22(a)参照)。n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107は、後工程にてホトダイオード(p型不純物拡散領域109)を形成するためのマスクとして利用する。
【0091】
工程(10)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型半導体基板105のn型半導体領域105a内に不純物(例えば、ボロン)を熱拡散させてp型不純物拡散領域109を形成する。そして、n型半導体基板105に熱酸化を施して(例えば、850〜1050℃)、工程(9)におけるパターン化により形成されたSiO2熱酸化膜107の開口を閉塞する(図22(b)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
【0092】
工程(11)
次に、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107における貫通配線115,129、p型不純物拡散領域109及びn型高濃度不純物領域111に対応する所望の位置に、コンタクトホールを形成する。そして、n型半導体基板105の一方の主面側のSiO2熱酸化膜107上にアルミニウム金属膜を形成した上で、所定のホトマスクを用いてパターニングを行い、その金属膜の不要な部分を除去して、電極配線117、基板電極配線127をそれぞれ形成する(図22(c)参照)。図22(c)では、電極配線117のみを開示している。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【0093】
工程(12)
次に、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107における貫通配線115,129に対応する所望の位置に、コンタクトホールを形成する。そして、n型半導体基板105の他方の主面側のSiO2熱酸化膜107上にアルミニウム金属膜を形成した上で、所定のホトマスクを用いてパターニングを行い、その金属膜の不要な部分を除去して、電極パッド119を形成する(図22(d)参照)。図22(d)では、貫通配線115に対応する電極パッド119のみを開示している。
【0094】
工程(13)
その後、電極パッド119にバンプ電極123を設けるが、そのバンプ電極123として半田を用いる場合、半田はアルミニウムに対する濡れ性が悪いため、各電極パッド119とバンプ電極123とを仲介するためのUBM121を、各電極パッド119に形成し、そのUBM121に重ねてバンプ電極123を形成する(図17参照)。UBM121は、上述したように、無電解メッキでNi−Auを形成するが、リフトオフ法でTi−Pt−AuやCr−Auを形成することでも実現できる。図17では、貫通配線115に対応する電極パッド119、UBM121及びバンプ電極123のみを開示している。
【0095】
なお、バンプ電極123は半田ボール搭載法や印刷法で所定のUBM121に半田を形成し、リフロすることによって得ることができる。また、バンプ電極123は半田に限られるものではなく、金バンプ、ニッケルバンプ、銅バンプでもよく、導電性フィラー等の金属を含む導電性樹脂バンプでもよい。
【0096】
これらの工程(1)〜(13)により、図15〜図17に示された構成のホトダイオードアレイ101が完成する。
【0097】
以上、説明したように、上述の製造方法においては、孔141を画成するn型半導体基板105の壁面上にSiO2熱酸化膜113を形成する工程及びSiO2熱酸化膜113よりも孔の内側に貫通配線115を配置する工程を、p型不純物拡散領域109(ホトダイオード)を形成する工程及び電極配線117を形成してp型不純物拡散領域109と貫通配線115とを電気的に接続する工程の前に行っている。このため、孔141を画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好なSiO2熱酸化膜113が形成されることとなる。このSiO2熱酸化膜113は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、n型半導体基板105と貫通配線115との間の電気絶縁性を確実に保つことができる。
【0098】
また、上述の製造方法において、n型半導体基板105に、孔141を画成する壁面に沿ってn型高濃度不純物領域125を形成する工程を更に備えている。ところで、孔141を形成する際に、孔141を画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、孔141、すなわち貫通孔105cを画成する壁面に沿って形成されたn型高濃度不純物領域125により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【0099】
また、上述の製造方法において、n型半導体基板105は、他方の主面側にn型高濃度不純物領域105bを有しており、孔141を形成する工程において、孔141をn型高濃度不純物領域105bに達するように形成し、n型高濃度不純物領域125を形成する工程において、当該n型高濃度不純物領域125をn型高濃度不純物領域105bに連続して形成している。この場合、電界分布が安定した、高速応答可能な優れたPIN構造を実現することができる。また、図示しないが、基板電極を貫通配線を介さずにn型半導体基板105の他方の主面側から直接取り出すことも可能となり、貫通孔形成数の減少によりダメージを回避することもできるうえに、貫通配線抵抗を無視できることから更に高速応答に対応可能となる。
【0100】
また、上述の製造方法において、貫通配線115を配置する工程において、ポリシリコン143を孔141内に充填し、当該ポリシリコン143を貫通配線115としている。この場合、ポリシリコン143を孔141内に充填する工程も、p型不純物拡散領域109(ホトダイオード)を形成する工程及び電極配線117等を形成する工程の前に行われることとなる。ポリシリコン143は、LP−CVDやエピタキシャル成長などの高温プロセス(600〜1200℃程度)で形成することができる。このように高温で形成されたポリシリコン143は、後のホトダイオード形成工程の高温熱処理やポリシリコン143の露出面への熱酸化によるSiO2形成も可能となる。即ち、このようなポリシリコン143による貫通配線115は、断線が生じることなく高温にも耐えうる高い信頼性を持つ電極部材として優れている。また、不純物をドープしながら孔141内にポリシリコン143を充填できるために、低抵抗な導電部材として機能するために高速な応答への対応も可能となる。
【0101】
また、上述の製造方法では、n型半導体基板105の一方の主面上にSiO2熱酸化膜107を形成する工程を更に備え、電極配線117を形成してp型不純物拡散領域109と貫通配線115とを電気的に接続する工程において、SiO2熱酸化膜107にp型不純物拡散領域109及び貫通配線115に対応してそれぞれ開口(コンタクトホール)を形成し、当該コンタクトホールを通してp型不純物拡散領域109と貫通配線115とを電気的に接続する電極配線117をSiO2熱酸化膜107上に形成している。この場合、p型不純物拡散領域109が形成された領域の表面がSiO2熱酸化膜107あるいは貫通配線115の表面よりも窪んだ位置とされる。このため、n型半導体基板105の一方の主面側から平コレットを接触させてホトダイオードアレイ101を他の機器(基板)等に実装する場合でも、p型不純物拡散領域109が形成された領域の表面やpn接合界面を傷付けることなくホトダイオードアレイ101を実装することができる。この結果、暗電流やノイズの増加等による特性劣化を防止することができる。
【0102】
また、上述の製造方法において、n型半導体基板105の前記一方の主面側に、n型高濃度不純物領域125に連続し、且つ、p型不純物拡散領域109(ホトダイオード)が形成される領域を取り囲むようにn型高濃度不純物領域111を形成する工程を更に備えている。この場合、p型不純物拡散領域109が電気的に分離されることとなり、表面リーク電流の発生を阻止することができ、また、ホトダイオードの空乏層の広がり方を制御することができる。
【0103】
(第3実施形態)
次に、図23〜図25に基づいて、本発明の第3実施形態に係るホトダイオードアレイの製造方法ついて説明する。図23(a)〜(d)、図24(a)〜(d)及び図25(a)及び(b)は、第3実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【0104】
本製造方法では、以下の工程(1)〜(13)を順次実行する。但し、工程(1)〜(3)については、上述の第2実施形態における工程(1)〜(3)と同じであり、説明を省略する。
【0105】
工程(4)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、第2実施形態における工程(4)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する。そして、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜151を形成する(図23(a)参照)。
【0106】
工程(5)
次に、n型半導体基板105(シリコン窒化(SiN)膜151上)に不純物(例えば、リン等)をドープしがらポリシリコン143を堆積させる(図23(b)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
【0107】
工程(6)
次に、第2実施形態における工程(6)と同じく、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。また、n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図23(c)参照)。
【0108】
工程(7)
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図23(d)参照)。
【0109】
工程(8)
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図24(a)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113及びSiN膜151で電気的に絶縁されることとなる。
【0110】
工程(9)
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図24(b)参照)。
【0111】
工程(10)
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図24(c)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
【0112】
工程(11)
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図24(d)参照)。図24(d)では、電極配線117のみを開示している。
【0113】
工程(12)
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図25(a)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【0114】
工程(13)
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図25(b)参照)。
【0115】
これらの工程(1)〜(13)により、図25(b)に示された構成のホトダイオードアレイ161が完成する。
【0116】
以上、説明したように、上述の製造方法においては、第2実施形態の製造方法と同じく、n型半導体基板105と貫通配線115との間の電気絶縁性を確実に保つことができる。
【0117】
また、上述の製造方法においては、SiO2熱酸化膜107上にSiN膜151を形成する工程を更に備えている。SiN膜151は、SiO2熱酸化膜107よりも更に緻密な膜であり、n型半導体基板105と貫通配線115との間の電気絶縁性をより一層確実に保つことができる。
【0118】
(第4実施形態)
次に、図26〜図28に基づいて、本発明の第4実施形態に係るホトダイオードアレイの製造方法ついて説明する。図26(a)〜(d)、図27(a)〜(d)及び図28(a)〜(d)は、第4実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【0119】
本製造方法では、以下の工程(1)〜(12)を順次実行する。
【0120】
工程(1)
まず、厚さ150〜500μm(好ましくは400μm程度)のn型半導体基板105を用意する。n型半導体基板105は、CZ法、FZ法又はMCZ法により生成されたバルクシリコンウェハを用いることができる。そして、第2実施形態における工程(2)と同じく、n型半導体基板105の両主面にSiO2熱酸化膜140を形成し、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140をパターニングする(図26(a)参照)。
【0121】
工程(2)
次に、第2実施形態における工程(3)と同じく、ICP-RIE等の高密度プラズマエッチングにより、孔141をn型半導体基板105の一方の主面側から形成する(図26(b)参照)。
【0122】
工程(3)
次に、第2実施形態における工程(4)と同じく、孔141を画成する壁面(底面も含む)に沿ってn型半導体基板105内にn型高濃度不純物領域125を形成し、孔141を画成する壁面上にSiO2熱酸化膜113を形成する(図26(c)参照)。
【0123】
工程(4)
次に、第2実施形態における工程(5)と同じく、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図26(d)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
【0124】
工程(5)
次に、第2実施形態における工程(6)と同じく、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。また、n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図27(a)参照)。
【0125】
工程(6)
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする。また、n型半導体基板105の他方の主面側のSiO2熱酸化膜107も除去する(図27(b)参照)。
【0126】
工程(7)
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。また、n型半導体基板105の他方の主面側にn型高濃度不純物領域171を熱拡散により形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞すると共に、n型半導体基板105の他方の主面側にSiO2熱酸化膜107を形成する(図27(c)参照)。ここでは、n型高濃度不純物領域171は、n型高濃度不純物領域125に連続して形成されることとなる。また、ポリシリコン143(貫通配線115)と、n型高濃度不純物領域111,125,171とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
【0127】
工程(8)
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図27(d)参照)。
【0128】
工程(9)
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図28(a)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
【0129】
工程(10)
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図28(b)参照)。図28(b)では、電極配線117のみを開示している。
【0130】
工程(11)
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図28(c)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【0131】
工程(12)
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図28(d)参照)。
【0132】
これらの工程(1)〜(12)により、図28(d)に示された構成のホトダイオードアレイ181が完成する。
【0133】
以上、説明したように、上述の製造方法においては、第2及び第3実施形態の製造方法と同じく、n型半導体基板105と貫通配線115との間の電気絶縁性を確実に保つことができる。
【0134】
(第5実施形態)
次に、図29〜図31に基づいて、本発明の第5実施形態に係るホトダイオードアレイの製造方法ついて説明する。図29(a)〜(d)、図30(a)〜(c)及び図31(a)〜(c)は、第5実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【0135】
本製造方法では、以下の工程(1)〜(12)を順次実行する。但し、工程(1)及び(2)については、上述の第4実施形態における工程(1)及び(2)と同じであり、説明を省略する。
【0136】
工程(3)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、第4実施形態における工程(3)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する。そして、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜151を形成する(図29(a)参照)。
【0137】
工程(4)
次に、第3実施形態における工程(5)と同じく、n型半導体基板105(SiN膜151上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図29(b)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
【0138】
工程(5)
次に、第4実施形態における工程(5)と同じく、孔141が貫通するように、n型半導体基板105の他方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。また、n型半導体基板105の一方の主面側からもエッチングや機械化学研磨して、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第4実施形態における工程(5)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図29(c)参照)。
【0139】
工程(6)
次に、第4実施形態における工程(6)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする。また、n型半導体基板105の他方の主面側のSiO2熱酸化膜107も除去する(図29(d)参照)。
【0140】
工程(7)
次に、第4実施形態における工程(7)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。また、n型半導体基板105の他方の主面側にn型高濃度不純物領域171を熱拡散により形成する。そして、第4実施形態における工程(7)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞すると共に、n型半導体基板105の他方の主面側にSiO2熱酸化膜107を形成する(図30(a)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域111,125,171とは、SiO2熱酸化膜113及びSiN膜151で電気的に絶縁されることとなる。
【0141】
工程(8)
次に、第4実施形態における工程(8)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図30(b)参照)。
【0142】
工程(9)
次に、第4実施形態における工程(9)と同じく、p型不純物拡散領域109を形成する。そして、第4実施形態における工程(9)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図30(c)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
【0143】
工程(10)
次に、第4実施形態における工程(10)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図31(a)参照)。図31(a)では、電極配線117のみを開示している。
【0144】
工程(11)
次に、第4実施形態における工程(11)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図31(b)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【0145】
工程(12)
次に、第4実施形態における工程(12)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図31(c)参照)。
【0146】
これらの工程(1)〜(12)により、図31(c)に示された構成のホトダイオードアレイ191が完成する。
【0147】
以上、説明したように、上述の製造方法においては、第2〜第4実施形態の製造方法と同じく、n型半導体基板105と貫通配線115との間の電気絶縁性を確実に保つことができる。
【0148】
また、上述の製造方法においては、第3実施形態の製造方法と同じく、SiO2熱酸化膜107上にSiN膜151を形成する工程を更に備えている。これにより、n型半導体基板105と貫通配線115との間の電気絶縁性をより一層確実に保つことができる。
【0149】
(第6実施形態)
次に、図32〜図35に基づいて、本発明の第6実施形態に係るホトダイオードアレイの製造方法について説明する。図32(a)〜(d)、図33(a)〜(d)、図34(a)〜(d)及び図35は、第6実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【0150】
本製造方法では、以下の工程(1)〜(12)を順次実行する。
【0151】
工程(1)
まず、厚さ300μm〜1mm(好ましくは400μm程度。例えば、n型半導体基板105の厚さ300μm、シリコン単結晶層203の厚さ100μm)のSOI(Silicon On Insulator)ウェハ201を用意する(図32(a)参照)。SOIウェハ201は、シリコン単結晶層203、埋込みSiO2膜層205、n型半導体基板105の積層構造である。なお、n型半導体基板105はSOIウェハ201の一方の主面(表面)側に位置し、シリコン単結晶層203はSOIウェハ201の他方の主面(裏面)側に位置する。そして、第2実施形態における工程(2)と同じく、n型半導体基板105(SOIウェハ201)の一方の主面にSiO2熱酸化膜140を形成し、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜140をパターニングする(図32(b)参照)。
【0152】
工程(2)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、ICP-RIE等の高密度プラズマエッチングにより、n型半導体基板105を貫通する貫通孔105c,105dを当該n型半導体基板105の一方の主面側から形成する(図32(c)参照)。図32(c)では、貫通孔105cのみを開示している。なお、貫通孔のエッチングはシリコンとSiO2のエッチング選択比の違いから埋め込みSiO2膜層205で停止する。
【0153】
工程(3)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、第2実施形態における工程(4)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する(図32(d)参照)。なお、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜を形成してもよい。
【0154】
工程(4)
次に、第2実施形態における工程(5)と同じく、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図33(a)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。
【0155】
工程(5)
次に、n型半導体基板105の一方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143等を除去する。また、SOIウェハ201の他方の主面側に堆積したポリシリコン143をエッチングにより除去する。このとき、シリコン単結晶層203も除去され、エッチングは埋込みSiO2膜層205で停止する。エッチングには、SF6ガスなどを用いたRIEなどによるドライエッチングやアルカリエッチング溶液を用いることができる。なお、ポリシリコン143の充填をエピタキシャル成長で行った場合には他方の主面側にはポリシリコンが堆積されない。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図33(b)参照)。
【0156】
工程(6)
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図33(c)参照)。
【0157】
工程(7)
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図33(d)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
【0158】
工程(8)
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図34(a)参照)。
【0159】
工程(9)
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図34(b)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
【0160】
工程(10)
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図34(c)参照)。図34(c)では、電極配線117のみを開示している。
【0161】
工程(11)
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図34(d)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【0162】
工程(12)
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図35参照)。
【0163】
これらの工程(1)〜(13)により、図35に示された構成のホトダイオードアレイ211が完成する。
【0164】
以上、説明したように、上述の製造方法においては、貫通孔105cを画成するn型半導体基板105の壁面上にSiO2熱酸化膜113を形成する工程及びSiO2熱酸化膜113よりも貫通孔105cの内側に貫通配線115を配置する工程を、p型不純物拡散領域109(ホトダイオード)を形成する工程及び電極配線117を形成してp型不純物拡散領域109と貫通配線115とを電気的に接続する工程の前に行っている。このため、貫通孔105cを画成する壁面上に絶縁層を形成する工程において、低温プロセスを用いる必要はなく、絶縁層として良好なSiO2熱酸化膜113が形成されることとなる。このSiO2熱酸化膜113は、非常に均一な厚みで形成できる点、膜が緻密である点、及び、シリコン界面の状態を安定にする点において優れている。これにより、n型半導体基板105と貫通配線115との間の電気絶縁性を確実に保つことができる。
【0165】
また、上述の製造方法において、n型半導体基板105に、貫通孔105cを画成する壁面に沿ってn型高濃度不純物領域125を形成する工程を更に備えている。ところで、貫通孔105cを形成する際に、貫通孔105cを画成する壁面は機械的ダメージを受け易い。この機械的ダメージを受けた部分は、不要なキャリアの発生源になり易く、機械的ダメージは暗電流やノイズ等の発生原因となる。しかしながら、貫通孔105cを画成する壁面に沿って形成されたn型高濃度不純物領域125により、不必要に生じたキャリアがトラップされ、ホトダイオードに影響を及ぼすのを防ぐことができる。
【0166】
また、上述の製造方法において、貫通配線115を配置する工程において、ポリシリコン143を貫通孔105c内に充填し、当該ポリシリコン143を貫通配線115としている。この場合、ポリシリコン143を貫通孔105c内に充填する工程も、p型不純物拡散領域109(ホトダイオード)を形成する工程及び電極配線117等を形成する工程の前に行われることとなる。ポリシリコン143は、LP−CVDやエピタキシャル成長などの高温プロセス(600〜1200℃程度)で形成することができる。このように高温で形成されたポリシリコン143は、後のホトダイオード形成工程の高温熱処理やポリシリコン143の露出面への熱酸化によるSiO2形成も可能となる。即ち、このようなポリシリコン143による貫通配線115は、断線が生じることなく高温にも耐えうる高い信頼性を持つ電極部材として優れている。また、不純物をドープしながら貫通孔105c内にポリシリコン143を充填できるために、低抵抗な導電部材として機能するために高速な応答への対応も可能となる。
【0167】
(第7実施形態)
次に、図36〜図39に基づいて、本発明の第7実施形態に係るホトダイオードアレイの製造方法ついて説明する。図36(a)〜(d)、図37(a)〜(c)、図38(a)〜(c)及び図39は、第7実施形態に係るホトダイオードアレイの製造方法を説明するための説明図であり、ホトダイオードアレイの縦断面構成を示している。
【0168】
本製造方法では、以下の工程(1)〜(12)を順次実行する。但し、工程(1)及び(2)については、上述の第2実施形態における工程(1)及び(2)と同じであり、説明を省略する。
【0169】
工程(3)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜140をマスクとして、ICP-RIEにより、n型半導体基板105を貫通する貫通孔105c,105dを当該n型半導体基板105の一方の主面側から形成する(図36(a)参照)。図36(a)では、貫通孔105cのみを開示している。
【0170】
工程(4)
次に、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、第2実施形態における工程(4)と同じく、n型高濃度不純物領域125及びSiO2熱酸化膜113を形成する(図36(b)参照)。なお、SiO2熱酸化膜140,113上に、600〜800℃でのLP−CVDにより、シリコン窒化(SiN)膜を形成してもよい。
【0171】
工程(5)
次に、第2実施形態における工程(5)と同じく、n型半導体基板105(SiO2熱酸化膜140,113上)に不純物(例えば、リン等)をドープしながらポリシリコン143を堆積させる(図36(c)参照)。これにより、孔141内に不純物がドープされた低抵抗ポリシリコン143が充填されることとなる。ポリシリコン143の堆積は、第2実施形態における工程(5)と同じく、エピタキシャル成長や、LP−CVDにより行うことができる。なお、図36(c)は、エピタキシャル成長によりポリシリコン143の堆積した例を示している。
【0172】
工程(6)
次に、n型半導体基板105の一方の主面側からエッチングや機械化学研磨等により、堆積したポリシリコン143及びn型半導体基板105等を除去する。そして、第2実施形態における工程(6)と同じく、n型半導体基板105に熱酸化を施し、SiO2熱酸化膜107を形成する(図36(d)参照)。なお、LP−CVDによりポリシリコンを堆積した場合、n型半導体基板105の他方の主面側に堆積したポリシリコンはエッチングにより除去する。このとき、エッチングはn型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107で停止する。なお、エッチングには、SF6ガスなどを用いたRIEなどによるドライエッチングやアルカリエッチング溶液を用いることができる。
【0173】
工程(7)
次に、第2実施形態における工程(7)と同じく、分離層を形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図37(a)参照)。
【0174】
工程(8)
次に、第2実施形態における工程(8)と同じく、n型半導体基板105の一方の主面にパターン化されたSiO2熱酸化膜107をマスクとして、n型高濃度不純物領域111を形成する。そして、第2実施形態における工程(8)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図37(b)参照)。ポリシリコン143(貫通配線115)と、n型高濃度不純物領域105b,111,125とは、SiO2熱酸化膜113で電気的に絶縁されることとなる。
【0175】
工程(9)
次に、第2実施形態における工程(9)と同じく、ホトダイオードを形成する予定位置に存在するSiO2熱酸化膜107をパターニングする(図37(c)参照)。
【0176】
工程(10)
次に、第2実施形態における工程(10)と同じく、p型不純物拡散領域109を形成する。そして、第2実施形態における工程(10)と同じく、n型半導体基板105に熱酸化を施して、SiO2熱酸化膜107の開口を閉塞する(図38(a)参照)。また、このSiO2熱酸化膜107は、表面を保護すると共に入射光に対してARコートとしても機能し所望の波長に対して高感度を実現する。
【0177】
工程(11)
次に、第2実施形態における工程(11)と同じく、n型半導体基板105の一方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極配線117、基板電極配線127をそれぞれ形成する(図38(b)参照)。図38(b)では、電極配線117のみを開示している。
【0178】
工程(12)
次に、第2実施形態における工程(12)と同じく、n型半導体基板105の他方の主面に形成されたSiO2熱酸化膜107にコンタクトホールを形成して、電極パッド119を形成する(図38(c)参照)。なお、必要に応じて前記プロセスの後に、主面全面にSiNやSiO2、ポリイミドなどからなるパシベーションを施してもよい。これにより、次工程以降の主面保護を行うことが可能となる。
【0179】
工程(13)
次に、第2実施形態における工程(13)と同じく、電極パッド119にUBM121を形成し、そのUBM121に重ねてバンプ電極123を形成する(図39参照)。
【0180】
これらの工程(1)〜(13)により、図39に示された構成のホトダイオードアレイ221が完成する。
【0181】
以上、説明したように、上述の製造方法においては、第6実施形態の製造方法と同じく、n型半導体基板105と貫通配線115との間の電気絶縁性を確実に保つことができる。
【0182】
本発明は、前述した実施形態に限定されるものではない。例えば、本実施形態においては、本発明を複数のpn接合が2次元的に縦横に規則正しく配列されたホトダイオードアレイに適用したが、これに限られることなく、pn接合が1次元的に配列されたホトダイオードアレイや、1つのpn接合を有する素子にも本発明を適用することができる。
【0183】
【発明の効果】
以上、詳細に説明したように、本発明によれば、半導体基板と、ホトダイオードの出力を半導体基板の一方の主面側から他方の主面側に導く導電性部材との間の電気絶縁性を確保することが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】第1実施形態に係るホトダイオードアレイの平面図である。
【図2】第1実施形態に係るホトダイオードアレイの断面図である。
【図3】(a)は貫通孔の形状の平面図、(b)はそのIII−III断面図、(c)は斜視図である。
【図4】ホトダイオードアレイの断面図である。
【図5】ホトダイオードアレイの断面図である。
【図6】ホトダイオードアレイの断面図である。
【図7】ホトダイオードアレイの製造工程を説明する断面図である。
【図8】ホトダイオードアレイの製造工程を説明する断面図である。
【図9】ホトダイオードアレイの製造工程を説明する断面図である。
【図10】ホトダイオードアレイの製造工程を説明する断面図である。
【図11】ホトダイオードアレイの製造工程を説明する断面図である。
【図12】ホトダイオードアレイの断面図である。
【図13】ホトダイオードアレイの断面図である。
【図14】ホトダイオードアレイの断面図である。
【図15】第2実施形態に係るホトダイオードアレイの構成を示す模式図である。
【図16】第2実施形態に係るホトダイオードアレイの平面図である。
【図17】図16におけるXVII−XVII線に沿った断面構成を説明するための図である。
【図18】第2実施形態に係るホトダイオードアレイの変形例を示す平面図である。
【図19】図18におけるXIX−XIX線に沿った断面構成を説明するための図である。
【図20】(a)〜(d)は、第2実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図21】(a)〜(d)は、第2実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図22】(a)〜(d)は、第2実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図23】(a)〜(d)は、第3実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図24】(a)〜(d)は、第3実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図25】(a)及び(b)は、第3実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図26】(a)〜(d)は、第4実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図27】(a)〜(d)は、第4実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図28】(a)〜(d)は、第4実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図29】(a)〜(d)は、第5実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図30】(a)〜(c)は、第5実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図31】(a)〜(c)は、第5実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図32】(a)〜(d)は、第6実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図33】(a)〜(d)は、第6実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図34】(a)〜(d)は、第6実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図35】第6実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図36】(a)〜(d)は、第7実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図37】(a)〜(c)は、第7実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図38】(a)〜(c)は、第7実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【図39】第7実施形態に係るホトダイオードアレイの製造方法を説明するための説明図である。
【符号の説明】
1…ホトダイオードアレイ、3…n型シリコン基板、4…pn接合、5…p型不純物拡散層、7…分離層、9…熱酸化膜、12…貫通孔、17…貫通電極、19…n+型不純物濃度層、23…シリコン窒化膜、25…n+層、27…SiO2膜、101…ホトダイオードアレイ、103…pn接合、105…n型半導体基板、105a…n型半導体領域、105b…n型高濃度不純物領域、105c…貫通孔、107…熱酸化膜(SiO2熱酸化膜)、109…p型不純物拡散領域、111…n型高濃度不純物領域、113…熱酸化膜(SiO2熱酸化膜)、115…貫通配線、117…電極配線、125…n型高濃度不純物領域、131,161,181,191,211,221…ホトダイオードアレイ、140…SiO2熱酸化膜、141…孔、143…ポリシリコン、151…シリコン窒化膜、171…n型高濃度不純物領域、201…SOIウェハ、203…シリコン単結晶層、205…埋込みSiO2膜層。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof.
[0002]
[Prior art]
Conventionally, this type of semiconductor device is formed on one main surface side of a semiconductor substrate through a through wiring (conductive member) provided penetrating from one main surface side of the semiconductor substrate to the other main surface side. There is known one that guides the output of the photodiode to the other main surface side (see, for example, Patent Document 1).
[0003]
[Patent Document 1]
JP 2001-318155 A
[0004]
[Problems to be solved by the invention]
Incidentally, the formation of the through wiring and the through hole for providing the through wiring is generally performed after the step of forming the photodiode and the wiring electrically connected to the photodiode. Thus, in order to avoid the problem that the wiring melts when the through hole and the through wiring are formed after the photodiode and the wiring, it is necessary to use a low temperature process (plasma CVD, sputtering, etc.). is there. For example, after forming the through hole, an insulating film is formed on the inner wall surface defining the through hole by plasma CVD, and a conductive material (for example, copper) is deposited in the through hole by plasma CVD or plating. ing.
[0005]
However, the insulating film formed by plasma CVD, sputtering, etc. is very porous, and when the aspect ratio of the through hole (hole depth / hole diameter) is increased, the film thickness is not uniform (in some cases, it is not attached). Part also occurs), and the film quality is poor in electrical insulation.
[0006]
The present invention has been made in view of the above points, and ensures electrical insulation between the semiconductor substrate and the conductive member that guides the output of the photodiode from one main surface side to the other main surface side of the semiconductor substrate. An object of the present invention is to provide a semiconductor device and a manufacturing method thereof that can be maintained at a high level.
[0007]
[Means for Solving the Problems]
A semiconductor device according to the present invention is a semiconductor device including a semiconductor substrate having a photodiode formed on one main surface side. The semiconductor substrate penetrates from one main surface side to the other main surface side. A hole is formed on the wall surface of the semiconductor substrate that is provided in the through hole and guides the output of the photodiode from one main surface side of the semiconductor substrate to the other main surface side, and the semiconductor substrate that defines the through hole. And a thermal oxide film disposed between the semiconductor substrate and the conductive member.
[0008]
In the semiconductor device according to the present invention, the thermal oxide film is formed on the wall surface of the semiconductor substrate that defines the through hole, and is disposed between the semiconductor substrate and the conductive member. This thermal oxide film is excellent in that it can be formed with a very uniform thickness, that the film is dense, that the state of the silicon interface is stable, and that it can withstand high-temperature heat treatment in the subsequent photodiode process. . Thereby, the electrical insulation between a semiconductor substrate and an electroconductive member can be maintained reliably.
[0009]
Moreover, it is preferable that a high concentration impurity region having the same conductivity type as that of the semiconductor substrate is formed on the semiconductor substrate along the wall surface defining the through hole. By the way, when forming a through-hole, the wall surface which defines a through-hole is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, it is possible to prevent unwanted carriers from being trapped and affecting the photodiode due to the high concentration impurity region formed along the wall surface defining the through hole.
[0010]
Further, on the other main surface side of the semiconductor substrate, a high concentration impurity region having the same conductivity type as the semiconductor substrate is preferably formed continuously with the high concentration impurity region formed along the wall surface. When configured in this manner, an excellent PIN structure with stable electric field distribution and capable of high-speed response can be realized. In addition, it is possible to directly take out the substrate electrode from the other main surface side of the semiconductor substrate without passing through the through-wiring, and it is possible to avoid damage by reducing the number of through-holes and to ignore the through-wiring resistance. Therefore, it becomes possible to cope with a higher speed response.
[0011]
Further, on one main surface side of the semiconductor substrate, a high-concentration impurity region having the same conductivity type as that of the semiconductor substrate is formed so as to be continuous with the high-concentration impurity region formed along the wall surface and surround the photodiode. It is preferable. When configured in this manner, the photodiodes are electrically separated, the generation of surface leakage current can be prevented, and the spread of the depletion layer of the photodiode can be controlled. When a plurality of photodiodes are formed, crosstalk between the photodiodes can be reduced.
[0012]
Moreover, it is preferable to further have a nitride film formed on the thermal oxide film and disposed between the thermal oxide film and the conductive member. The nitride film is a denser film than the thermal oxide film, and the electrical insulation between the semiconductor substrate and the conductive member can be more reliably maintained.
[0013]
The material of the conductive member is preferably polysilicon. It is more preferable that the polysilicon is doped with impurities to reduce the resistance. The material of the thermal oxide film is SiO 2 It is preferable that
[0014]
Moreover, it is preferable to further have an electrical insulating film formed on one main surface of the semiconductor substrate and an electrical wiring formed on the electrical insulating film and electrically connecting the photodiode and the conductive member. When configured in this manner, the surface of the region where the photodiode is formed in the semiconductor substrate is a position recessed from the surface of the electrical insulating layer or electrical wiring. For this reason, even when a semiconductor device is mounted by bringing a flat collet into contact from one main surface side of the semiconductor substrate, it can be mounted without damaging the surface of the region where the photodiode is formed or the bonding interface. As a result, it is possible to prevent deterioration of characteristics due to an increase in dark current or noise.
[0015]
In addition, it is preferable that a plurality of photodiodes are arranged in an array, and the through hole and the conductive member are arranged between adjacent photodiodes.
[0016]
On the other hand, the method for manufacturing a semiconductor device according to the present invention comprises a step of preparing a semiconductor substrate, forming a hole having a depth less than the thickness of the semiconductor substrate from one main surface side, and defining the hole. A step of forming a thermal oxide film on the wall surface of the semiconductor substrate, a step of disposing a conductive member inside the hole than the thermal oxide film, and the semiconductor substrate from the other main surface side so that the hole penetrates. It is characterized by comprising a step of thinning, a step of forming a photodiode on one side of the semiconductor substrate on which the conductive member is disposed, and a step of electrically connecting the conductive member and the photodiode.
[0017]
In the method for manufacturing a semiconductor device according to the present invention, the step of forming a thermal oxide film on the wall surface of the semiconductor substrate that defines the hole and the step of disposing the conductive member inside the hole from the thermal oxide film include This is performed before the step of forming and the step of electrically connecting the conductive member and the photodiode. For this reason, it is not necessary to use a low-temperature process in the step of forming the insulating layer on the wall surface defining the hole, and a good thermal oxide film is formed as the insulating layer. This thermal oxide film is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between a semiconductor substrate and an electroconductive member can be maintained reliably.
[0018]
Moreover, it is preferable that the semiconductor substrate further includes a step of forming a high-concentration impurity region having the same conductivity type as the semiconductor substrate along the wall surface defining the hole. By the way, when forming a hole, the wall surface which defines a hole is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, the high concentration impurity region formed along the wall surface defining the hole can prevent unnecessary carriers from being trapped and affecting the photodiode.
[0019]
Further, the semiconductor substrate has a high concentration impurity region of the same conductivity type as the semiconductor substrate on the other main surface side, and the hole is formed in the high concentration impurity region on the other main surface side in the step of forming the hole. In the step of forming the high concentration impurity region, the high concentration impurity region formed along the wall surface is preferably formed continuously with the high concentration impurity region on the other main surface side. In this case, an excellent PIN structure with stable electric field distribution and capable of high-speed response can be realized. In addition, it is possible to directly take out the substrate electrode from the other main surface side of the semiconductor substrate without passing through the through-wiring, and it is possible to avoid damage by reducing the number of through-holes and to ignore the through-wiring resistance. Therefore, it becomes possible to cope with a higher speed response.
[0020]
In the step of disposing the conductive member, it is preferable that the material of the conductive member is polysilicon and the polysilicon is filled in the hole. In this case, the step of filling the hole with polysilicon is also performed before the step of forming the photodiode and the step of electrically connecting the conductive member and the photodiode. Polysilicon can be formed by a high-temperature process (about 600 to 1200 ° C.) such as LP-CVD or epitaxial growth. Polysilicon formed at such a high temperature can be obtained by high-temperature heat treatment in a subsequent photodiode formation process or thermal oxidation of the exposed surface of the polysilicon. 2 Formation is also possible. That is, such a through wiring made of polysilicon is excellent as a highly reliable electrode member that can withstand high temperatures without disconnection. In addition, since the hole can be filled with polysilicon while doping impurities, it functions as a low-resistance conductive member, so that a high-speed response is possible.
[0021]
The method of manufacturing a semiconductor device according to the present invention includes a step of preparing a semiconductor substrate and forming a through hole in the semiconductor substrate, and a step of forming a thermal oxide film on a wall surface of the semiconductor substrate that defines the through hole. The step of disposing the conductive member inside the through hole rather than the thermal oxide film, the step of forming the photodiode on one side of the semiconductor substrate on which the conductive member is disposed, and the conductive member and the photodiode are electrically connected And a step of connecting to.
[0022]
In the method for manufacturing a semiconductor device according to the present invention, the step of forming a thermal oxide film on the wall surface of the semiconductor substrate that defines the through hole and the step of disposing the conductive member inside the through hole from the thermal oxide film, This is performed before the step of forming the photodiode and the step of electrically connecting the conductive member and the photodiode. For this reason, it is not necessary to use a low-temperature process in the step of forming the insulating layer on the wall surface defining the through hole, and a good thermal oxide film is formed as the insulating layer. This thermal oxide film is excellent in that it can be formed with a very uniform thickness, the film is dense, and the state of the silicon interface is stabilized. Thereby, the electrical insulation between a semiconductor substrate and an electroconductive member can be maintained reliably.
[0023]
Further, it is preferable that the semiconductor substrate further includes a step of forming a high concentration impurity region having the same conductivity type as the semiconductor substrate along the wall surface defining the through hole. By the way, when forming a through-hole, the wall surface which defines a through-hole is easy to receive a mechanical damage. This mechanically damaged portion easily becomes a source of unnecessary carriers, and mechanical damage causes generation of dark current, noise, and the like. However, it is possible to prevent unwanted carriers from being trapped and affecting the photodiode due to the high concentration impurity region formed along the wall surface defining the through hole.
[0024]
The semiconductor substrate has a high concentration impurity region of the same conductivity type as the semiconductor substrate on the other main surface side, and is formed along the wall surface of the semiconductor substrate in the step of forming the high concentration impurity region. It is preferable to form the high concentration impurity region continuously with the high concentration impurity region on the other main surface side. In this case, an excellent PIN structure with stable electric field distribution and capable of high-speed response can be realized. In addition, it is possible to directly take out the substrate electrode from the other main surface side of the semiconductor substrate without passing through the through-wiring, and it is possible to avoid damage by reducing the number of through-holes and to ignore the through-wiring resistance. Therefore, it becomes possible to cope with a higher speed response.
[0025]
In the step of disposing the conductive member, it is preferable that the material of the conductive member is polysilicon and the through hole is filled with the polysilicon. In this case, the step of filling the through hole with polysilicon is also performed before the step of forming the photodiode and the step of electrically connecting the conductive member and the photodiode. For this reason, it is not necessary to use a low-temperature process also in the step of filling polysilicon into the through hole, and the conductive material can be obtained by densely filling the through hole with polysilicon. As a result, the electrical conductivity of the conductive member can be increased without causing disconnection in the conductive member.
[0026]
It is preferable to further include a step of forming a nitride film on the thermal oxide film. The nitride film is a denser film than the thermal oxide film, and the electrical insulation between the semiconductor substrate and the conductive member can be more reliably maintained.
[0027]
The material of the thermal oxide film is SiO 2 It is preferable that
[0028]
Further, the method further includes a step of forming an electrical insulating film on one main surface of the semiconductor substrate, and in the step of electrically connecting the conductive member and the photodiode, the electrical insulating film corresponds to the photodiode and the conductive member. It is preferable to form openings on the electrical insulating film, each having an opening, and electrically connecting the photodiode and the conductive member through the opening. In this case, the surface of the region where the photodiode is formed in the semiconductor substrate is a position recessed from the surface of the electrical insulating layer or electrical wiring. For this reason, even when a semiconductor device is mounted by bringing a flat collet into contact from one main surface side of the semiconductor substrate, it can be mounted without damaging the surface of the region where the photodiode is formed or the bonding interface. As a result, it is possible to prevent deterioration of characteristics due to an increase in dark current or noise.
[0029]
Further, a high-concentration impurity having the same conductivity type as that of the semiconductor substrate so as to be continuous with the high-concentration impurity region formed along the wall surface on one main surface side of the semiconductor substrate and surround the region where the photodiode is formed. It is preferable to further include a step of forming a region. In this case, the photodiode is electrically isolated, so that the occurrence of surface leakage current can be prevented, and the spread of the depletion layer of the photodiode can be controlled. When a plurality of photodiodes are formed, crosstalk between the photodiodes can be reduced.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
A semiconductor device and a manufacturing method thereof according to embodiments of the present invention will be described with reference to the drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted. In the present embodiment, an example in which the present invention is applied to a photodiode array is shown.
[0031]
(First embodiment)
First, a first embodiment of the present invention will be described with reference to FIGS.
[0032]
FIG. 1 is an enlarged plan view of a part of the photodiode array according to the first embodiment, and FIG. 2 is a sectional view thereof. In the following description, the surface on which light is incident is defined as the front surface, and the opposite surface is defined as the back surface.
[0033]
In the
[0034]
A through
[0035]
The
[0036]
The
[0037]
The
[0038]
The through
[0039]
Further, the through
[0040]
Similarly, the through
[0041]
Next, a method for manufacturing the photodiode array will be described. Hereinafter, a photodiode array (see FIG. 5) in which polyimide resin is filled in the through
[0042]
Next, the thermal oxide film in the region where the
[0043]
Then, anisotropic etching is performed from the back side by alkali (for example, potassium hydroxide solution, TMAH, hydrazine, EDP, etc.) etching while protecting the surface to form the
[0044]
This n + Layer 25 is
[0045]
A
[0046]
In the above manufacturing method, an n-type semiconductor substrate is first prepared, and n is formed by thermal diffusion. + A type impurity concentration layer is formed, but n is previously formed by thermal diffusion or epitaxial growth. + An n-type semiconductor substrate provided with a type impurity concentration layer may be prepared. In this way, as shown in FIG. + The thickness of the p-type impurity concentration layer can be increased, and the substantial p-type
[0047]
The operation of the photodiode array and the manufacturing method thereof will be described below. In the photodiode array, the
[0048]
In addition, since the
[0049]
FIG. 13 is a schematic view of a cross section near the through
[0050]
In the above photodiode, the
[0051]
In the photodiode, the
[0052]
In the first embodiment, the
[0053]
(Second Embodiment)
Next, a second embodiment of the present invention will be described based on FIGS.
[0054]
FIG. 15 is a schematic diagram showing the configuration of the photodiode array according to the second embodiment. FIG. 16 is a plan view of the photodiode array according to the second embodiment, and FIG. 17 is a view for explaining a cross-sectional configuration along the line XVII-XVII in FIG.
[0055]
As shown in FIG. 15, in the
[0056]
The
[0057]
The n-
[0058]
A
[0059]
On one main surface side of the n-
[0060]
Between adjacent p-type
[0061]
In the n-
[0062]
A
[0063]
Further, a through
[0064]
A portion on one end side of the through wiring 115 (portion located on one main surface side of the n-type semiconductor substrate 105) is electrically connected to a portion on one end side of the
[0065]
The
[0066]
The
[0067]
In the n-
[0068]
As shown in FIG. 16, the n-type high
[0069]
A
[0070]
In the
[0071]
In the
[0072]
Subsequently, a modification of the second embodiment will be described with reference to FIGS. 18 and 19.
[0073]
FIG. 18 is a plan view showing a modification of the photodiode array according to the second embodiment, and FIG. 19 is a diagram for explaining a cross-sectional configuration along the line XIX-XIX in FIG.
[0074]
The photodiode array 131 according to the modification is different from the
[0075]
As described above, in the second embodiment and the modification thereof, the
[0076]
In the second embodiment and its modification, the n-
[0077]
In the second embodiment and its modification, an n-type high-
[0078]
In the second embodiment, on one main surface side of the n-
[0079]
In the second embodiment and its modification, the
[0080]
Next, a method for manufacturing the
[0081]
In this manufacturing method, the following steps (1) to (13) are sequentially performed.
[0082]
Process (1)
First, an n-
[0083]
Process (2)
Next, thermal oxidation (for example, about 900 ° C.) is performed on one main surface (front surface) and the other main surface of the n-
[0084]
Step (3)
Next, patterned SiO on one main surface of the n-
[0085]
Process (4)
Next, patterned SiO on one main surface of the n-
[0086]
Step (5)
Next, the n-type semiconductor substrate 105 (SiO 2 Polysilicon 143 is deposited on the
[0087]
Step (6)
Next, the deposited
[0088]
Step (7)
Next, SiO formed on one main surface of the n-
[0089]
Step (8)
Next, patterned SiO on one main surface of the n-
[0090]
Step (9)
Next, SiO formed on one main surface of the n-
[0091]
Step (10)
Next, patterned SiO on one main surface of the n-
[0092]
Step (11)
Next, SiO formed on one main surface of the n-
[0093]
Step (12)
Next, SiO formed on the other main surface of the n-
[0094]
Step (13)
Thereafter, a
[0095]
The
[0096]
Through these steps (1) to (13), the
[0097]
As described above, in the above manufacturing method, SiO 2 is formed on the wall surface of the n-
[0098]
In the above-described manufacturing method, the n-type high concentration impurity region is formed in the n-
[0099]
Further, in the above-described manufacturing method, the n-
[0100]
Further, in the above-described manufacturing method, in the step of arranging the through
[0101]
Further, in the above manufacturing method, SiO 2 is formed on one main surface of n-
[0102]
In the above manufacturing method, an n-type high concentration impurity region is formed on the one main surface side of the n-
[0103]
(Third embodiment)
Next, a method for manufacturing a photodiode array according to the third embodiment of the present invention will be described with reference to FIGS. 23 (a) to (d), FIGS. 24 (a) to (d), and FIGS. 25 (a) and 25 (b) are explanatory views for explaining a manufacturing method of the photodiode array according to the third embodiment. Yes, a vertical cross-sectional configuration of the photodiode array is shown.
[0104]
In this manufacturing method, the following steps (1) to (13) are sequentially performed. However, the steps (1) to (3) are the same as the steps (1) to (3) in the second embodiment described above, and a description thereof is omitted.
[0105]
Process (4)
Next, patterned SiO on one main surface of the n-
[0106]
Step (5)
Next,
[0107]
Step (6)
Next, as in the step (6) in the second embodiment, the
[0108]
Step (7)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The
[0109]
Step (8)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-
[0110]
Step (9)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The
[0111]
Step (10)
Next, the p-type
[0112]
Step (11)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-
[0113]
Step (12)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-
[0114]
Step (13)
Next, as in the step (13) in the second embodiment, the
[0115]
Through these steps (1) to (13), the
[0116]
As described above, in the manufacturing method described above, the electrical insulation between the n-
[0117]
In the above manufacturing method, SiO 2 A step of forming a
[0118]
(Fourth embodiment)
Next, based on FIGS. 26-28, the manufacturing method of the photodiode array based on 4th Embodiment of this invention is demonstrated. 26 (a) to (d), FIGS. 27 (a) to (d) and FIGS. 28 (a) to (d) are explanatory views for explaining the manufacturing method of the photodiode array according to the fourth embodiment. Yes, a vertical cross-sectional configuration of the photodiode array is shown.
[0119]
In this manufacturing method, the following steps (1) to (12) are sequentially performed.
[0120]
Process (1)
First, an n-
[0121]
Process (2)
Next, as in step (3) in the second embodiment, the
[0122]
Step (3)
Next, as in the step (4) in the second embodiment, an n-type high
[0123]
Process (4)
Next, as in step (5) in the second embodiment, the n-type semiconductor substrate 105 (SiO 2 2
[0124]
Step (5)
Next, as in the step (6) in the second embodiment, the
[0125]
Step (6)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The
[0126]
Step (7)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-
[0127]
Step (8)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The
[0128]
Step (9)
Next, the p-type
[0129]
Step (10)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-
[0130]
Step (11)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-
[0131]
Step (12)
Next, as in the step (13) in the second embodiment, the
[0132]
Through these steps (1) to (12), the
[0133]
As described above, in the manufacturing method described above, the electrical insulation between the n-
[0134]
(Fifth embodiment)
Next, based on FIGS. 29-31, the manufacturing method of the photodiode array which concerns on 5th Embodiment of this invention is demonstrated. 29 (a) to (d), FIGS. 30 (a) to (c) and FIGS. 31 (a) to (c) are explanatory diagrams for explaining the manufacturing method of the photodiode array according to the fifth embodiment. Yes, a vertical cross-sectional configuration of the photodiode array is shown.
[0135]
In this manufacturing method, the following steps (1) to (12) are sequentially performed. However, steps (1) and (2) are the same as steps (1) and (2) in the fourth embodiment described above, and a description thereof is omitted.
[0136]
Step (3)
Next, patterned SiO on one main surface of the n-
[0137]
Process (4)
Next, as in step (5) in the third embodiment,
[0138]
Step (5)
Next, as in the step (5) in the fourth embodiment, the deposited
[0139]
Step (6)
Next, as in step (6) in the fourth embodiment, SiO present at the position where the separation layer is to be formed. 2 The
[0140]
Step (7)
Next, similarly to the step (7) in the fourth embodiment, the SiO 2 patterned on one main surface of the n-
[0141]
Step (8)
Next, as in step (8) in the fourth embodiment, SiO present at the position where the photodiode is to be formed. 2 The
[0142]
Step (9)
Next, as in the step (9) in the fourth embodiment, the p-type
[0143]
Step (10)
Next, as in the step (10) in the fourth embodiment, SiO formed on one main surface of the n-
[0144]
Step (11)
Next, as in the step (11) in the fourth embodiment, SiO formed on the other main surface of the n-
[0145]
Step (12)
Next, as in the step (12) in the fourth embodiment, the
[0146]
By these steps (1) to (12), the
[0147]
As described above, in the manufacturing method described above, the electrical insulation between the n-
[0148]
In the manufacturing method described above, as in the manufacturing method of the third embodiment, SiO 2 A step of forming a
[0149]
(Sixth embodiment)
Next, based on FIGS. 32 to 35, a method for manufacturing a photodiode array according to the sixth embodiment of the present invention is described. In explain about. FIGS. 32 (a) to (d), FIGS. 33 (a) to (d), FIGS. 34 (a) to (d) and FIG. 35 are views for explaining a method of manufacturing a photodiode array according to the sixth embodiment. It is explanatory drawing and has shown the longitudinal cross-section structure of the photodiode array.
[0150]
In this manufacturing method, the following steps (1) to (12) are sequentially performed.
[0151]
Process (1)
First, an SOI (Silicon On Insulator)
[0152]
Process (2)
Next, patterned SiO on one main surface of the n-
[0153]
Step (3)
Next, patterned SiO on one main surface of the n-
[0154]
Process (4)
Next, as in step (5) in the second embodiment, the n-type semiconductor substrate 105 (SiO 2 2
[0155]
Step (5)
Next, the deposited
[0156]
Step (6)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The
[0157]
Step (7)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-
[0158]
Step (8)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The
[0159]
Step (9)
Next, the p-type
[0160]
Step (10)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-
[0161]
Step (11)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-
[0162]
Step (12)
Next, as in the step (13) in the second embodiment, the
[0163]
Through these steps (1) to (13), the
[0164]
As described above, in the manufacturing method described above, SiO 2 is formed on the wall surface of the n-
[0165]
In the above manufacturing method, the n-type high concentration impurity region is formed in the n-
[0166]
Further, in the above-described manufacturing method, in the step of arranging the through
[0167]
(Seventh embodiment)
Next, a method for manufacturing a photodiode array according to the seventh embodiment of the present invention will be described with reference to FIGS. 36 (a) to (d), FIGS. 37 (a) to (c), FIGS. 38 (a) to (c) and FIG. 39 are views for explaining a method of manufacturing the photodiode array according to the seventh embodiment. It is explanatory drawing and has shown the longitudinal cross-section structure of the photodiode array.
[0168]
In this manufacturing method, the following steps (1) to (12) are sequentially performed. However, the steps (1) and (2) are the same as the steps (1) and (2) in the above-described second embodiment, and a description thereof will be omitted.
[0169]
Step (3)
Next, patterned SiO on one main surface of the n-
[0170]
Process (4)
Next, patterned SiO on one main surface of the n-
[0171]
Step (5)
Next, as in step (5) in the second embodiment, the n-type semiconductor substrate 105 (SiO 2 2
[0172]
Step (6)
Next, the deposited
[0173]
Step (7)
Next, as in step (7) in the second embodiment, SiO present at the position where the separation layer is to be formed. 2 The
[0174]
Step (8)
Next, as in step (8) in the second embodiment, the patterned SiO 2 on one main surface of the n-
[0175]
Step (9)
Next, as in step (9) in the second embodiment, SiO present at the position where the photodiode is to be formed. 2 The
[0176]
Step (10)
Next, the p-type
[0177]
Step (11)
Next, as in the step (11) in the second embodiment, SiO formed on one main surface of the n-
[0178]
Step (12)
Next, as in step (12) in the second embodiment, SiO formed on the other main surface of the n-
[0179]
Step (13)
Next, as in the step (13) in the second embodiment, the
[0180]
Through these steps (1) to (13), the
[0181]
As described above, in the manufacturing method described above, the electrical insulation between the n-
[0182]
The present invention is not limited to the embodiment described above. For example, in the present embodiment, the present invention is applied to a photodiode array in which a plurality of pn junctions are regularly arranged two-dimensionally vertically and horizontally. However, the present invention is not limited to this, and the pn junctions are arranged one-dimensionally. The present invention can also be applied to a photodiode array or an element having one pn junction.
[0183]
【The invention's effect】
As described above in detail, according to the present invention, electrical insulation between the semiconductor substrate and the conductive member that guides the output of the photodiode from one main surface side to the other main surface side of the semiconductor substrate is achieved. A semiconductor device that can be secured and a manufacturing method thereof can be provided.
[Brief description of the drawings]
FIG. 1 is a plan view of a photodiode array according to a first embodiment.
FIG. 2 is a cross-sectional view of the photodiode array according to the first embodiment.
3A is a plan view of the shape of a through hole, FIG. 3B is a sectional view taken along line III-III, and FIG. 3C is a perspective view.
FIG. 4 is a cross-sectional view of a photodiode array.
FIG. 5 is a cross-sectional view of a photodiode array.
FIG. 6 is a cross-sectional view of a photodiode array.
FIG. 7 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 8 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 9 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 10 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 11 is a cross-sectional view illustrating a manufacturing process of the photodiode array.
FIG. 12 is a cross-sectional view of a photodiode array.
FIG. 13 is a cross-sectional view of a photodiode array.
FIG. 14 is a cross-sectional view of a photodiode array.
FIG. 15 is a schematic diagram showing a configuration of a photodiode array according to a second embodiment.
FIG. 16 is a plan view of a photodiode array according to a second embodiment.
17 is a view for explaining a cross-sectional configuration along the line XVII-XVII in FIG. 16;
FIG. 18 is a plan view showing a modification of the photodiode array according to the second embodiment.
19 is a view for explaining a cross-sectional configuration along the line XIX-XIX in FIG. 18;
20A to 20D are explanatory views for explaining a manufacturing method of the photodiode array according to the second embodiment.
FIGS. 21A to 21D are explanatory views for explaining the manufacturing method of the photodiode array according to the second embodiment;
FIGS. 22A to 22D are explanatory views for explaining the manufacturing method of the photodiode array according to the second embodiment; FIGS.
FIGS. 23A to 23D are explanatory views for explaining the manufacturing method of the photodiode array according to the third embodiment.
FIGS. 24A to 24D are explanatory views for explaining a manufacturing method of the photodiode array according to the third embodiment; FIGS.
FIGS. 25A and 25B are explanatory views for explaining a manufacturing method of the photodiode array according to the third embodiment. FIGS.
FIGS. 26A to 26D are explanatory views for explaining the manufacturing method of the photodiode array according to the fourth embodiment. FIGS.
FIGS. 27A to 27D are explanatory views for explaining the manufacturing method of the photodiode array according to the fourth embodiment; FIGS.
FIGS. 28A to 28D are explanatory views for explaining a manufacturing method of the photodiode array according to the fourth embodiment; FIGS.
FIGS. 29A to 29D are explanatory views for explaining a manufacturing method of the photodiode array according to the fifth embodiment; FIGS.
FIGS. 30A to 30C are explanatory views for explaining a manufacturing method of the photodiode array according to the fifth embodiment; FIGS.
FIGS. 31A to 31C are explanatory views for explaining a manufacturing method of the photodiode array according to the fifth embodiment; FIGS.
FIGS. 32A to 32D are explanatory views for explaining the manufacturing method of the photodiode array according to the sixth embodiment; FIGS.
33A to 33D are explanatory views for explaining a manufacturing method of the photodiode array according to the sixth embodiment.
34A to 34D are explanatory views for explaining the manufacturing method of the photodiode array according to the sixth embodiment.
FIG. 35 is an explanatory diagram for explaining the manufacturing method of the photodiode array according to the sixth embodiment.
FIGS. 36A to 36D are explanatory views for explaining the manufacturing method of the photodiode array according to the seventh embodiment; FIGS.
FIGS. 37A to 37C are explanatory views for explaining a manufacturing method of the photodiode array according to the seventh embodiment; FIGS.
FIGS. 38A to 38C are explanatory views for explaining the manufacturing method of the photodiode array according to the seventh embodiment; FIGS.
FIG. 39 is an explanatory diagram for explaining the manufacturing method of the photodiode array according to the seventh embodiment.
[Explanation of symbols]
DESCRIPTION OF
Claims (8)
前記半導体基板には、前記一方の主面側から他方の主面側に貫通する貫通孔が形成されており、
前記貫通孔に設けられ、前記ホトダイオードの出力を前記半導体基板の前記一方の主面側から前記他方の主面側に導く導電性部材と、
前記貫通孔を画成する前記半導体基板の壁面上に形成され、前記半導体基板と前記導電性部材との間に配置される熱酸化膜と、を有し、
前記半導体基板には、当該半導体基板と同じ導電型の高濃度不純物領域が前記貫通孔を画成する前記壁面に沿って形成されていることを特徴とする半導体装置。A semiconductor device comprising a semiconductor substrate having a photodiode formed on one main surface side,
In the semiconductor substrate, a through hole penetrating from the one main surface side to the other main surface side is formed,
A conductive member that is provided in the through hole and guides the output of the photodiode from the one main surface side of the semiconductor substrate to the other main surface side;
A thermal oxide film formed on a wall surface of the semiconductor substrate that defines the through hole, and disposed between the semiconductor substrate and the conductive member;
A semiconductor device, wherein a high concentration impurity region having the same conductivity type as the semiconductor substrate is formed along the wall surface defining the through hole in the semiconductor substrate .
前記電気絶縁膜上に形成され、前記ホトダイオードと前記導電性部材とを電気的に接続する電気配線と、を更に有することを特徴とする請求項1に記載の半導体装置。An electrical insulating film formed on the one main surface of the semiconductor substrate;
The semiconductor device according to claim 1, further comprising: an electrical wiring formed on the electrical insulating film and electrically connecting the photodiode and the conductive member.
前記貫通孔及び前記導電性部材は、隣接するホトダイオード間に配置されていることを特徴とする請求項1に記載の半導体装置。A plurality of the photodiodes are arranged in an array,
The semiconductor device according to claim 1, wherein the through hole and the conductive member are disposed between adjacent photodiodes.
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