JP4438577B2

JP4438577B2 - Resistance circuit

Info

Publication number: JP4438577B2
Application number: JP2004264244A
Authority: JP
Inventors: 敏男安達
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2004-09-10
Filing date: 2004-09-10
Publication date: 2010-03-24
Anticipated expiration: 2024-09-10
Also published as: JP2006080993A

Description

本発明は、外付け抵抗を用いることで、精度の良い抵抗をＭＯＳトランジスタで実現できるようにした抵抗回路に関するものである。 The present invention relates to a resistance circuit in which an accurate resistance can be realized by a MOS transistor by using an external resistor.

ＣＭＯＳプロセスによる集積回路（ＩＣ回路）において、しばしば抵抗素子を用いる場合がある。特に、アナログ回路において、抵抗素子は不可欠である。
従来、このような抵抗素子を実現するためには、基板に拡散抵抗を形成したり、基板上にポリシリコンを形成するようにしていた（例えば、非特許文献１参照）。
これらの抵抗素子は、基板またはポリシリコン中に注入される不純物の量によって抵抗値を制御している。すなわち、不純物量の増減によって抵抗値も増減する。また、これらの抵抗素子は、温度によってキャリアの移動度が変化するため、温度によって抵抗値が変動する。 In an integrated circuit (IC circuit) based on a CMOS process, a resistor element is often used. In particular, a resistance element is indispensable in an analog circuit.
Conventionally, in order to realize such a resistance element, a diffused resistor is formed on the substrate, or polysilicon is formed on the substrate (for example, see Non-Patent Document 1).
The resistance values of these resistance elements are controlled by the amount of impurities implanted into the substrate or polysilicon. That is, the resistance value also increases / decreases as the amount of impurities increases / decreases. Moreover, since the mobility of carriers changes with temperature, the resistance value of these resistance elements varies with temperature.

このように、抵抗値の絶対値変動および温度依存性のある抵抗素子は、集積回路などによっては使用できない場合がある。この場合には、外付けの抵抗を用いることで問題を回避することができる。
しかし、外付け抵抗を使用すると、集積回路は抵抗素子１つに対して１ピンまたは２ピン余分に必要になり、これによってパッケージのピン数の増大などにより、対応できない場合がある。また、抵抗素子を実装することで素子が増え、結果として実装ボードの製造コストおよび実装ボードの信頼性の低下を招くという不具合がある。さらに、外付けのピンは、必然的に大きな寄生容量を伴うので、抵抗を外付けすることで、集積回路の高速性能を低下させるという不具合がある。 As described above, a resistance element having an absolute value variation in resistance value and temperature dependency may not be used depending on an integrated circuit or the like. In this case, the problem can be avoided by using an external resistor.
However, if an external resistor is used, the integrated circuit requires one or two extra pins for each resistance element, which may not be possible due to an increase in the number of pins of the package. In addition, there is a problem that the number of elements increases by mounting the resistance element, resulting in a decrease in the manufacturing cost of the mounting board and the reliability of the mounting board. Furthermore, since the external pin is inevitably accompanied by a large parasitic capacitance, there is a problem that the high-speed performance of the integrated circuit is deteriorated by externally attaching a resistor.

そこで、抵抗を外付けとせずに、集積回路に含ませる１つの方法としては、図９に示すようにＭＯＳトランジスタ（ＭＯＳＦＥＴ）を用いて実現するものがある。
図９は、Ｎ型のＭＯＳトランジスタ１２０を抵抗素子として使用する場合であり、ＭＯＳトランジスタ１２０のゲート端子１２４にＤ／Ａコンバータ１２１でＤ／Ａ変換されたアナログ電圧が印加され、ＭＯＳトランジスタ１２０のソース端子１２２とドレイン端子１２３を抵抗素子の両端の端子として使用するようになっている。 Therefore, as one method of including an integrated circuit without using an external resistor, there is a method realized by using a MOS transistor (MOSFET) as shown in FIG.
FIG. 9 shows a case where an N-type MOS transistor 120 is used as a resistance element. An analog voltage D / A converted by the D / A converter 121 is applied to the gate terminal 124 of the MOS transistor 120, and the MOS transistor 120 The source terminal 122 and the drain terminal 123 are used as terminals at both ends of the resistance element.

次に、ＭＯＳトランジスタ１２０を用いた抵抗素子の動作について説明する。
Ｎ型のＭＯＳトランジスタのリニア領域における電流、電圧特性は、次の（１）式で表すことができる。
Ｉｄｓ＝（Ｗ／Ｌ）×Ｃｏｘ×μ×（Ｖｇｓ−Ｖｔｈ−０．５Ｖｄｓ）×Ｖｄｓ・・・（１）
ここで、Ｉｄｓは、ＭＯＳトランジスタ１２０の端子１２２、１２３間に流れる電流値である。また、Ｗ，Ｌ，Ｃｏｘ，μ，Ｖｔｈ、Ｖｇｓ，Ｖｄｓは、それぞれＭＯＳトランジスタのチャネル幅、チャネル長、単位面積あたりのゲート容量、キャリアの移動度、しきい値電圧、ゲート・ソース間電圧、ドレイン・ソース間電圧である。 Next, the operation of the resistance element using the MOS transistor 120 will be described.
The current and voltage characteristics in the linear region of the N-type MOS transistor can be expressed by the following equation (1).
Ids = (W / L) × Cox × μ × (Vgs−Vth−0.5 Vds) × Vds (1)
Here, Ids is a current value flowing between the terminals 122 and 123 of the MOS transistor 120. W, L, Cox, μ, Vth, Vgs, and Vds are the channel width, channel length, gate capacity per unit area, carrier mobility, threshold voltage, gate-source voltage, This is the drain-source voltage.

（１）式において、（Ｖｇｓ−Ｖｔｈ）に比べて、Ｖｄｓが十分に小さい場合には、ＩｄｓはＶｄｓに比例する。すなわち、Ｎ型のＭＯＳトランジスタは、抵抗値Ｒが次の（２）式からなる抵抗とみなすことができる。
Ｒ＝１／｛（Ｗ／Ｌ）×Ｃｏｘ×μ×（Ｖｇｓ−Ｖｔｈ−０．５Ｖｄｓ）×Ｖｄｓ｝・・・（２）
（２）式によれば、抵抗値ＲはＶｇｓを大きくすれば小さくなり、逆にＶｇｓを小さくすれば大きくなる。従って、図９に示すように、ＭＯＳトランジスタ１２０のゲート電圧をＤ／Ａコンバータ１２１から出力されるアナログ電圧で制御すれば、任意の抵抗値を得ることができる。 In the formula (1), when Vds is sufficiently smaller than (Vgs−Vth), Ids is proportional to Vds. That is, the N-type MOS transistor can be regarded as a resistor having a resistance value R having the following equation (2).
R = 1 / {(W / L) × Cox × μ × (Vgs−Vth−0.5 Vds) × Vds} (2)
According to equation (2), the resistance value R decreases as Vgs increases, and conversely increases as Vgs decreases. Therefore, as shown in FIG. 9, if the gate voltage of the MOS transistor 120 is controlled by the analog voltage output from the D / A converter 121, an arbitrary resistance value can be obtained.

しかし、（２）式中のしきい値電圧Ｖｔｈ、ゲート容量Ｃｏｘ、移動度μはプロセスによってばらつくので、Ｄ／Ａコンバータまたは外部からの信号による調整を欠かすことはできない。
また、移動度μは温度依存性があるため、温度が変動すると、図９で実現するＭＯＳトランジスタを用いた抵抗素子の抵抗値は温度によって変動する。従って、何らかの方法でＤ／Ａコンバータによって抵抗値をＭＯＳトランジスタに設定したとしても、抵抗値は温度によって変動するという欠点を有することになる。 However, since the threshold voltage Vth, the gate capacitance Cox, and the mobility μ in the equation (2) vary depending on the process, adjustment by a D / A converter or an external signal is indispensable.
Further, since the mobility μ has temperature dependence, when the temperature varies, the resistance value of the resistance element using the MOS transistor realized in FIG. 9 varies depending on the temperature. Therefore, even if the resistance value is set to the MOS transistor by a D / A converter by some method, the resistance value has a drawback that it varies with temperature.

さらに、Ｄ／Ａコンバータに設定する制御に関しても、例えば、回路の特性を観測しながら外部からデータを書き込むという手間が必要という不具合がある。
高木茂孝著「ＭＯＳアナログ回路」昭晃堂、１９９８年６月１６日．ｐ．７４−７５ Furthermore, regarding the control set in the D / A converter, for example, there is a problem that it is necessary to write data from the outside while observing circuit characteristics.
Shigetaka Takagi, “MOS Analog Circuit” Shoshodo, June 16, 1998. p. 74-75

そこで、本発明の目的は、上記の点に鑑み、温度ドリフトが存在せず、外部からの抵抗値の調整が不要である抵抗素子を得ることができる抵抗回路を提供することにある。 Accordingly, an object of the present invention is to provide a resistance circuit capable of obtaining a resistance element that does not have temperature drift and does not require adjustment of a resistance value from the outside in view of the above points.

上記の課題を解決し本発明の目的を達成するために、請求項１、２に係る各発明は、以下のように構成した。
すなわち、請求項１に係る発明は、ｎ個のマスター回路と、前記ｎ個のマスター回路の出力に応じて動作するｎ個の第１ＭＯＳトランジスタからなるスレーブ回路とを備え、前記ｎ個の各マスター回路は、電流が供給される端子と第２ＭＯＳトランジスタとを有し、前記端子からの電流と前記第２ＭＯＳトランジスタからの電流とを積分する積分器から構成するとともに、１つ目のマスター回路は前記第２ＭＯＳトランジスタを１つ有し、２つ目以後の各マスター回路は前記第２ＭＯＳトランジスタが並列接続されかつその接続個数が順に追加されるように構成し、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、１つの第２ＭＯＳトランジスタのゲートには自己の積分器の出力を印加させ、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、残余の第２ＭＯＳトランジスタのゲートには、残余の第２ＭＯＳトランジスタが属するマスター回路の序数よりも小さな序数のマスター回路の積分器からの出力を印加させ、かつ、前記スレーブ回路の各第１ＭＯＳトランジスタの各ゲートには、対応する前記各マスター回路の積分器の出力をそれぞれ印加させるようにすると共に、前記各端子からの各電流を、１つの基準電流源から得られる電流をミラーし前記各電流を生成するカレントミラー回路によって得るようにしたものである。 In order to solve the above-described problems and achieve the object of the present invention, the inventions according to claims 1 and 2 are configured as follows.
In other words, the invention according to claim 1 includes n master circuits and a slave circuit including n first MOS transistors that operate in accordance with outputs of the n master circuits, and each of the n master circuits. The circuit includes a terminal to which current is supplied and a second MOS transistor, and includes an integrator that integrates the current from the terminal and the current from the second MOS transistor. One second MOS transistor is provided, and each of the second and subsequent master circuits is configured such that the second MOS transistors are connected in parallel and the number of connections is sequentially added. Among them, the output of its own integrator is applied to the gate of one second MOS transistor, and the second M included in each master circuit. Among the OS transistors, the output of the integrator of the master circuit having an ordinal number smaller than the ordinal number of the master circuit to which the remaining second MOS transistor belongs is applied to the gates of the remaining second MOS transistors, and each of the slave circuits The outputs of the integrators of the corresponding master circuits are applied to the gates of the first MOS transistors, respectively, and the currents from the terminals are mirrored with the currents obtained from one reference current source. It is obtained by a current mirror circuit that generates each current.

請求項２に係る発明は、ｎ個のマスター回路と、前記ｎ個のマスター回路の出力に応じて動作するｎ個の第１ＭＯＳトランジスタからなるスレーブ回路とを備え、前記ｎ個の各マスター回路は、電流が供給される端子と第２ＭＯＳトランジスタとを有し、前記端子からの電流と前記第２ＭＯＳトランジスタからの電流とを積分する積分器から構成するとともに、１つ目のマスター回路は前記第２ＭＯＳトランジスタを１つ有し、２つ目以後の各マスター回路は前記第２ＭＯＳトランジスタが並列接続されかつその接続個数が順に追加されるように構成し、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、１つの第２ＭＯＳトランジスタのウエル制御端子には自己の積分器の出力を印加させ、前記各マスター回路が有する第２ＭＯＳトランジスタのうち、残余の第２ＭＯＳトランジスタのウエル制御端子には、残余の第２ＭＯＳトランジスタが属するマスター回路の序数よりも小さな序数のマスター回路の積分器からの出力を印加させ、前記スレーブ回路の各第１ＭＯＳトランジスタの各ウエル制御端子には、対応する前記各マスター回路の積分器の出力をそれぞれ印加させ、かつ、前記第１ＭＯＳトランジスタおよび前記第２ＭＯＳトランジスタの各ゲートは所定の電圧に固定させるようにすると共に、前記各端子からの各電流を、１つの基準電流源から得られる電流をミラーし前記各電流を生成するカレントミラー回路によって得るようにしたものである。 The invention according to claim 2 includes: n master circuits; and a slave circuit including n first MOS transistors that operate according to outputs of the n master circuits, wherein each of the n master circuits is And an integrator for integrating the current from the terminal and the current from the second MOS transistor, and the first master circuit is the second MOS transistor. Each of the second and subsequent master circuits is configured such that the second MOS transistors are connected in parallel and the number of connections is sequentially added, and among the second MOS transistors included in each of the master circuits, The output of its own integrator is applied to the well control terminal of one second MOS transistor, and the second MO of each master circuit is applied. Among the S transistors, the output from the integrator of the master circuit having an ordinal number smaller than the ordinal number of the master circuit to which the remaining second MOS transistor belongs is applied to the well control terminal of the remaining second MOS transistor, Each well control terminal of the first MOS transistor is applied with the output of the integrator of the corresponding master circuit, and the gates of the first MOS transistor and the second MOS transistor are fixed to a predetermined voltage. In addition, each current from each terminal is obtained by a current mirror circuit that generates a current by mirroring a current obtained from one reference current source.

本発明によれば、温度ドリフトが存在せず、外部からの抵抗値の調整が不要である抵抗素子を得ることができる。 According to the present invention, it is possible to obtain a resistance element that does not have temperature drift and does not require adjustment of an external resistance value.

以下、図面を参照して本発明の実施形態について説明する。
［第１実施形態］
図１は、本発明の抵抗回路の第１実施形態の構成を示す回路図である。
この第１実施形態に係る抵抗回路は、図１に示すように、マスター回路１１と、このマスター回路１１により制御されるスレーブ回路１２とから構成される。これらは、その一部を除いて集積回路で構成されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[First Embodiment]
FIG. 1 is a circuit diagram showing the configuration of the first embodiment of the resistance circuit of the present invention.
The resistance circuit according to the first embodiment includes a master circuit 11 and a slave circuit 12 controlled by the master circuit 11 as shown in FIG. These are constituted by integrated circuits except for some of them.

マスター回路１１は、積分器９から構成される。積分器９は、図１に示すように、演算増幅器１と、基準抵抗（標準抵抗）２と、Ｎ型のＭＯＳトランジスタ３と、キャパシタ（容量）４とからなる。
すなわち、基準抵抗２は、その一端側が基準信号が供給される端子９に接続され、その他端側が演算増幅器１の反転入力端子（−）に接続されている。端子９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗２は、外付けされるようになっている。
ＭＯＳトランジスタ３は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器１の反転入力端子（−）に接続されている。端子１０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。 The master circuit 11 includes an integrator 9. As shown in FIG. 1, the integrator 9 includes an operational amplifier 1, a reference resistor (standard resistor) 2, an N-type MOS transistor 3, and a capacitor (capacitance) 4.
That is, the reference resistor 2 has one end connected to a terminal 9 to which a reference signal is supplied and the other end connected to the inverting input terminal (−) of the operational amplifier 1. The terminal 9 is supplied with a reference voltage Vref−Δ2. The reference resistor 2 is externally attached.
The MOS transistor 3 has a source terminal connected to a terminal 10 to which a reference signal is supplied, and a drain terminal connected to the inverting input terminal (−) of the operational amplifier 1. The terminal 10 is supplied with a reference voltage Vref + Δ1.

演算増幅器１の反転入力端子（−）と出力端子との間に、キャパシタ４が接続されている。また、演算増幅器１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器１の出力端子は、ＭＯＳトランジスタ３および後述のＭＯＳトランジスタ５の各ゲート端子に接続されている。すなわち、ＭＯＳトランジスタ３および後述のＭＯＳトランジスタ５の各ゲート端子には、積分器９の出力が印加されるようになっている。
スレーブ回路１２は、図１に示すように、Ｎ型のＭＯＳトランジスタ５からなり、そのＭＯＳトランジスタ５を抵抗素子として使用するようになっている。このため、ＭＯＳトランジスタ５は、ゲートに積分器９の出力電圧が印加され、そのソースとドレインの両端子を抵抗素子の両端子として使用するようになっている。 A capacitor 4 is connected between the inverting input terminal (−) and the output terminal of the operational amplifier 1. The reference voltage Vref is supplied to the non-inverting input terminal (+) of the operational amplifier 1. Further, the output terminal of the operational amplifier 1 is connected to the gate terminals of the MOS transistor 3 and a MOS transistor 5 described later. That is, the output of the integrator 9 is applied to each gate terminal of the MOS transistor 3 and the MOS transistor 5 described later.
As shown in FIG. 1, the slave circuit 12 is composed of an N-type MOS transistor 5, and the MOS transistor 5 is used as a resistance element. Therefore, in the MOS transistor 5, the output voltage of the integrator 9 is applied to the gate, and both the source and drain terminals are used as both terminals of the resistance element.

次に、このような構成からなる第１実施形態の動作例について、図１を参照して説明する。
図１に示すように、演算増幅器１の非反転入力端子には基準電圧Ｖｒｅｆを供給し、端子９、１０には基準電圧Ｖｒｅｆ−Δ２，Ｖｒｅｆ＋Δ１を供給するものとする。また、ＭＯＳトランジスタ３の動作は、説明をわかりやくするために、抵抗領域と仮定する。
このとき、基準抵抗２からの電流とＭＯＳトランジスタ３からの電流とがキャパシタ４に蓄積されていくので、演算増幅器１の出力端子の電圧Ｖｏｕｔは、次の（３）式のようになる。
Ｖｏｕｔ＝−（１／Ｃ）∫（Ｉ２＋Ｉ３）ｄｔ・・・（３）
ここで、Ｃはキャパシタ４の容量値、Ｉ２，Ｉ３は基準抵抗２およびＭＯＳトランジスタ３から供給される電流である。 Next, an operation example of the first embodiment having such a configuration will be described with reference to FIG.
As shown in FIG. 1, it is assumed that the reference voltage Vref is supplied to the non-inverting input terminal of the operational amplifier 1 and the reference voltages Vref−Δ2 and Vref + Δ1 are supplied to the terminals 9 and 10. The operation of the MOS transistor 3 is assumed to be a resistance region in order to make the explanation easier to understand.
At this time, since the current from the reference resistor 2 and the current from the MOS transistor 3 are accumulated in the capacitor 4, the voltage Vout at the output terminal of the operational amplifier 1 is expressed by the following equation (3).
Vout = − (1 / C) ∫ (I2 + I3) dt (3)
Here, C is a capacitance value of the capacitor 4, and I 2 and I 3 are currents supplied from the reference resistor 2 and the MOS transistor 3.

演算増幅器１の反転入力端子（−）の電圧は、その非反転入力端子（＋）の電圧に等しくなるので、基準電圧Ｖｒｅｆになる。従って、基準抵抗２の抵抗値をＲ２、ＭＯＳトランジスタ３の抵抗値をＲ３とすると、基準抵抗２およびＭＯＳトランジスタ３から供給される電流Ｉ２，Ｉ３は、次の（４）（５）式のようになる。
Ｉ２＝−（Δ２／Ｒ２）・・・（４）
Ｉ３＝Δ１／Ｒ３・・・（５）
ここで、仮に（Ｉ２＋Ｉ３）が０よりも大きい場合は、（３）式により積分器９の出力電圧Ｖｏｕｔは低くなる。すると、ＭＯＳトランジスタ３のゲート電圧は低下して抵抗値が大きくなる。抵抗値が大きくなると、（５）式によりＩ３は小さくなり、最終的に（Ｉ２＋Ｉ３）は０になる。 Since the voltage at the inverting input terminal (−) of the operational amplifier 1 is equal to the voltage at the non-inverting input terminal (+), it becomes the reference voltage Vref. Therefore, when the resistance value of the reference resistor 2 is R2 and the resistance value of the MOS transistor 3 is R3, the currents I2 and I3 supplied from the reference resistor 2 and the MOS transistor 3 are expressed by the following equations (4) and (5). become.
I2 = − (Δ2 / R2) (4)
I3 = Δ1 / R3 (5)
Here, if (I2 + I3) is larger than 0, the output voltage Vout of the integrator 9 is lowered according to the equation (3). Then, the gate voltage of the MOS transistor 3 decreases and the resistance value increases. As the resistance value increases, I3 decreases according to the equation (5), and (I2 + I3) finally becomes 0.

一方、（Ｉ２＋Ｉ３）が０よりも小さい場合は、（３）式により積分器９の出力電圧Ｖｏｕｔは高くなる。すると、ＭＯＳトランジスタ３のゲート電圧は上昇して抵抗値が小さくなる。抵抗値が小さくなると、（５）式によりＩ３は大きくなり、最終的に次の（６）式のようになる。
Ｉ２＋Ｉ３＝０・・・（６）
この結果、（４）（５）（６）式により、ＭＯＳトランジスタ３の抵抗値Ｒ３は、次の（７）式で表される。
Ｒ３＝（Δ１／Δ２）×Ｒ２・・・（７） On the other hand, when (I2 + I3) is smaller than 0, the output voltage Vout of the integrator 9 becomes high according to the equation (3). Then, the gate voltage of the MOS transistor 3 increases and the resistance value decreases. When the resistance value decreases, I3 increases according to the equation (5), and finally becomes the following equation (6).
I2 + I3 = 0 (6)
As a result, according to the equations (4), (5), and (6), the resistance value R3 of the MOS transistor 3 is expressed by the following equation (7).
R3 = (Δ1 / Δ2) × R2 (7)

これからわかるように、積分器９を構成するＭＯＳトランジスタ３の抵抗値Ｒ３は、基準抵抗２の抵抗値Ｒ２および電圧Δ１に比例し、また電圧Δ２に反比例する。
ここで、スレーブ回路１２のＭＯＳトランジスタ５のサイズと、マスター回路１１のＭＯＳトランジスタ３のサイズの比がＭとすれば、ＭＯＳトランジスタ５の抵抗値Ｒ５は、次の（８）式のようになる。
Ｒ５＝Ｒ３／Ｍ・・・（８）
このため、スレーブ回路１２を構成するＭＯＳトランジスタ５の抵抗値Ｒ５は、ＭＯＳトランジスタ３の抵抗値Ｒ３に常に比例する。言い換えれば、基準抵抗２に比例した抵抗値を有している。 As can be seen, the resistance value R3 of the MOS transistor 3 constituting the integrator 9 is proportional to the resistance value R2 of the reference resistor 2 and the voltage Δ1, and inversely proportional to the voltage Δ2.
Here, if the ratio of the size of the MOS transistor 5 of the slave circuit 12 and the size of the MOS transistor 3 of the master circuit 11 is M, the resistance value R5 of the MOS transistor 5 is expressed by the following equation (8). .
R5 = R3 / M (8)
Therefore, the resistance value R5 of the MOS transistor 5 constituting the slave circuit 12 is always proportional to the resistance value R3 of the MOS transistor 3. In other words, it has a resistance value proportional to the reference resistance 2.

このように、ＭＯＳトランジスタ５により実現する抵抗素子の抵抗値Ｒ５は、外付けの基準抵抗２、基準電圧Δ１、Δ２、およびＭＯＳトランジスタ３、５のサイズ比Ｍによってのみ決まる。
従って、外付け抵抗である基準抵抗２に温度依存性がない場合には、ＭＯＳトランジスタ５の抵抗値Ｒ５は温度の変動にかかわらず常に一定となる。しかも、ＭＯＳトランジスタ５の端子の両端には、抵抗を外付けするときのような大きな容量が付加されることもない。 Thus, the resistance value R5 of the resistance element realized by the MOS transistor 5 is determined only by the external reference resistor 2, the reference voltages Δ1, Δ2, and the size ratio M of the MOS transistors 3, 5.
Therefore, when the reference resistor 2 which is an external resistor has no temperature dependence, the resistance value R5 of the MOS transistor 5 is always constant regardless of temperature fluctuations. In addition, a large capacitance is not added to both ends of the terminal of the MOS transistor 5 as when a resistor is externally attached.

以上説明したように、第１実施形態によれば、ＭＯＳトランジスタを用いることにより、温度ドリフトが存在せず、外部からの抵抗値の調整が不要である抵抗素子を得ることができる。
なお、第１実施形態では、スレーブ回路１２は１つのＭＯＳトランジスタ５から構成するようにしたが、２以上のＭＯＳトランジスタから構成するようにしても良い。この場合には、その２以上のＭＯＳトランジスタの各ゲートに積分器９の出力電圧を供給し、各ＭＯＳトランジスタの抵抗値をそれぞれ制御する。 As described above, according to the first embodiment, by using the MOS transistor, it is possible to obtain a resistance element that does not have temperature drift and does not require adjustment of the resistance value from the outside.
In the first embodiment, the slave circuit 12 is composed of one MOS transistor 5, but may be composed of two or more MOS transistors. In this case, the output voltage of the integrator 9 is supplied to each gate of the two or more MOS transistors to control the resistance value of each MOS transistor.

［第２実施形態］
図１に示す第１実施形態において、マスター回路１１側の基準抵抗２を可変抵抗とし、スレーブ回路１２側のＭＯＳトランジスタ５が抵抗素子として広い範囲で抵抗値を可変できるものを実現する必要がある場合には、以下のような不都合が考えられる。
例えば、基準抵抗２の抵抗値が小さい場合には、ＭＯＳトランジスタ３の抵抗値も小さくするため、ＭＯＳトランジスタ３のゲート電圧を高くしなければならない。ゲート電圧の上限は、正の電源電圧Ｖｄｄである。従って、ＭＯＳトランジスタ３のゲート電圧の上限値は、可変抵抗の下限値Ｒ１に対応する。 [Second Embodiment]
In the first embodiment shown in FIG. 1, the reference resistor 2 on the master circuit 11 side is a variable resistor, and the MOS transistor 5 on the slave circuit 12 side is a resistive element, and it is necessary to realize a variable resistance value in a wide range. In such a case, the following inconveniences can be considered.
For example, when the resistance value of the reference resistor 2 is small, the gate voltage of the MOS transistor 3 must be increased in order to reduce the resistance value of the MOS transistor 3. The upper limit of the gate voltage is the positive power supply voltage Vdd. Therefore, the upper limit value of the gate voltage of the MOS transistor 3 corresponds to the lower limit value R1 of the variable resistor.

一方、基準抵抗２の抵抗値が大きな場合には、ＭＯＳトランジスタ３のゲート電圧は低くなる。仮に、ゲート電圧Ｖｇｓが低くなりすぎて、（Ｖｇｓ−Ｖｔｈ）がＶｄｓよりも小さくなると、ＭＯＳトランジスタ３は飽和領域で動作するので、Ｖｄｓに関係なくＭＯＳトランジスタ３には一定電流しか流れず、正常に動作させることができない。 On the other hand, when the resistance value of the reference resistor 2 is large, the gate voltage of the MOS transistor 3 becomes low. If the gate voltage Vgs becomes too low and (Vgs−Vth) becomes smaller than Vds, the MOS transistor 3 operates in the saturation region, so that only a constant current flows through the MOS transistor 3 regardless of Vds. Can not be operated.

そこで、第２実施形態は、第１実施形態における基準抵抗２の可変範囲が広くても、正常に動作するようにしたものであり、図２に示すように構成される。
すなわち、第２実施形態は、図２に示すように、第１マスター回路１１と、第２マスター回路３１と、マスター回路１１、３１によりそれぞれ制御されるスレーブ回路３２と、から構成される。 Therefore, the second embodiment is configured to operate normally even if the variable range of the reference resistor 2 in the first embodiment is wide, and is configured as shown in FIG.
That is, as shown in FIG. 2, the second embodiment includes a first master circuit 11, a second master circuit 31, and slave circuits 32 controlled by the master circuits 11 and 31.

ここで、この第２実施形態では、マスター回路が２つからなり、第１マスター回路１１が１つ目（１番目）で、第２マスター回路３１が２つ目（２番目）となる。
第１マスター回路１１は、図１に示すマスター回路１１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。
第２マスター回路３１は、積分器２９から構成される。積分器２９は、図２に示すように、演算増幅器２１と、基準抵抗２２と、Ｎ型のＭＯＳトランジスタ２３、２５と、キャパシタ２４とからなる。 Here, in the second embodiment, there are two master circuits, the first master circuit 11 is the first (first), and the second master circuit 31 is the second (second).
Since the first master circuit 11 is configured in the same manner as the master circuit 11 shown in FIG. 1, the same components are denoted by the same reference numerals and description thereof is omitted.
The second master circuit 31 includes an integrator 29. As shown in FIG. 2, the integrator 29 includes an operational amplifier 21, a reference resistor 22, N-type MOS transistors 23 and 25, and a capacitor 24.

すなわち、基準抵抗２２は、その一端側が基準信号が供給される端子９に接続され、その他端側が演算増幅器２１の反転入力端子（−）に接続されている。端子９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗２２は、外付けされるようになっている。また、基準抵抗２２は、第１マスター回路１１の基準抵抗２と同じものを使用する。 That is, the reference resistor 22 has one end connected to the terminal 9 to which the reference signal is supplied and the other end connected to the inverting input terminal (−) of the operational amplifier 21. The terminal 9 is supplied with a reference voltage Vref−Δ2. The reference resistor 22 is externally attached. The reference resistor 22 is the same as the reference resistor 2 of the first master circuit 11.

ＭＯＳトランジスタ２３は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器２１の反転入力端子に接続されている。端子１０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ２３のゲート端子には、第１マスター回路１１を構成する積分器９の出力電圧が印加されるようになっている。また、ＭＯＳトランジスタ２３は、第１マスター回路１１のＭＯＳトランジスタ３と同じものを使用する。 The MOS transistor 23 has a source terminal connected to the terminal 10 to which the reference signal is supplied, and a drain terminal connected to the inverting input terminal of the operational amplifier 21. The terminal 10 is supplied with a reference voltage Vref + Δ1. The output voltage of the integrator 9 constituting the first master circuit 11 is applied to the gate terminal of the MOS transistor 23. The MOS transistor 23 is the same as the MOS transistor 3 of the first master circuit 11.

ＭＯＳトランジスタ２５は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器２１の反転入力端子に接続されている。すなわち、ＭＯＳトランジスタ２５は、ＭＯＳトランジスタ２３に並列に接続されている。
演算増幅器２１の反転入力端子と出力端子との間に、キャパシタ２４が接続されている。また、演算増幅器２１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器２１の出力端子は、ＭＯＳトランジスタ２５および後述のＭＯＳトランジスタ３４の各ゲート端子に接続されている。すなわち、ＭＯＳトランジスタ２５および後述のスレーブ回路３２を構成するＭＯＳトランジスタ３４の各ゲート端子には、積分器２９の出力電圧が印加されるようになっている。 The MOS transistor 25 has a source terminal connected to the terminal 10 to which the reference signal is supplied, and a drain terminal connected to the inverting input terminal of the operational amplifier 21. That is, the MOS transistor 25 is connected in parallel to the MOS transistor 23.
A capacitor 24 is connected between the inverting input terminal and the output terminal of the operational amplifier 21. The reference voltage Vref is supplied to the non-inverting input terminal (+) of the operational amplifier 21. Furthermore, the output terminal of the operational amplifier 21 is connected to each gate terminal of the MOS transistor 25 and a MOS transistor 34 described later. That is, the output voltage of the integrator 29 is applied to each gate terminal of the MOS transistor 25 and the MOS transistor 34 constituting the slave circuit 32 described later.

スレーブ回路３２は、図２に示すように、Ｎ型のＭＯＳトランジスタ３３、３４からなり、これらが並列接続されている。そして、ＭＯＳトランジスタ３３、３４は抵抗素子として使用され、ＭＯＳトランジスタ３３のゲートには第１マスター回路１１を構成する積分器９の出力電圧が印加され、ＭＯＳトランジスタ３４のゲートには第２マスター回路３１を構成する積分器２９の出力電圧が印加されるようになっている。 As shown in FIG. 2, the slave circuit 32 includes N-type MOS transistors 33 and 34, which are connected in parallel. The MOS transistors 33 and 34 are used as resistance elements, the output voltage of the integrator 9 constituting the first master circuit 11 is applied to the gate of the MOS transistor 33, and the second master circuit is applied to the gate of the MOS transistor 34. The output voltage of the integrator 29 constituting the circuit 31 is applied.

次に、このような構成からなる第２実施形態の動作例について、図２および図３を参照して説明する。
この動作例においては、第１マスター回路１１の基準抵抗２および第２マスター回路３１の基準抵抗２２の各抵抗値を、同時に下限値、上限値の範囲内で変動させた場合を想定する。
まず、基準抵抗２、２２の抵抗値が上限の場合について説明する。この場合には、第１マスター回路１１のＭＯＳトランジスタ３のゲート電圧は、低い電圧レベルで平衡している。 Next, an operation example of the second embodiment having such a configuration will be described with reference to FIGS.
In this operation example, it is assumed that the resistance values of the reference resistor 2 of the first master circuit 11 and the reference resistor 22 of the second master circuit 31 are simultaneously changed within the range of the lower limit value and the upper limit value.
First, the case where the resistance values of the reference resistors 2 and 22 are the upper limit will be described. In this case, the gate voltage of the MOS transistor 3 of the first master circuit 11 is balanced at a low voltage level.

ここで、第２マスター回路３１を、第１マスター回路１１と比較すると、図２に示すように、ＭＯＳトランジスタ２５が追加されている点が異なり、他の点は同じである。
いま、第１マスター回路１１の出力は安定して平衡状態にあるので、第２マスター回路においても、ＭＯＳトランジスタ２５がオフした状態で平衡状態にある。すなわち、演算増幅器２１の出力電圧は、ＭＯＳトランジスタ２５がオフになるような出力レベルにあるということになる。 Here, the second master circuit 31 is different from the first master circuit 11 in that a MOS transistor 25 is added as shown in FIG. 2, and the other points are the same.
Now, since the output of the first master circuit 11 is stably in a balanced state, the second master circuit is also in a balanced state with the MOS transistor 25 turned off. That is, the output voltage of the operational amplifier 21 is at an output level at which the MOS transistor 25 is turned off.

ここで、基準抵抗２および基準抵抗２２の各抵抗値を同時に小さくしていくと、実施形態１で述べたように、第１マスター回路１１の演算増幅器１の出力電圧が上昇していく。このとき、第１マスター回路１１の基準抵抗２とＭＯＳトランジスタ３に流れる電流が同じであれば、第２マスター回路３１の基準抵抗２２とＭＯＳトランジスタ２３に流れる電流も同じである。このため、ＭＯＳトランジスタ２５はオフのままで良く、演算増幅器２１の出力はＭＯＳトランジスタ２５がオフになるようなレベルにある。 Here, when the resistance values of the reference resistor 2 and the reference resistor 22 are simultaneously reduced, the output voltage of the operational amplifier 1 of the first master circuit 11 increases as described in the first embodiment. At this time, if the current flowing through the reference resistor 2 of the first master circuit 11 and the MOS transistor 3 are the same, the current flowing through the reference resistor 22 of the second master circuit 31 and the MOS transistor 23 is also the same. Therefore, the MOS transistor 25 may remain off, and the output of the operational amplifier 21 is at a level such that the MOS transistor 25 is turned off.

図３は、演算増幅器１と演算増幅器２１の出力電圧の様子を示している。図３において、横軸は基準抵抗２および基準抵抗２２の抵抗値を示し、左側が高抵抗、右側にいくに従って抵抗が低くなる。縦軸は、出力電圧である。また、ＭＯＳトランジスタがオフする限界値である（Ｖｒｅｆ＋Ｖｔｈ）を点線で示している。
図３によれば、基準抵抗２および基準抵抗２２の抵抗値が高いときには、演算増幅器１の出力電圧は、（Ｖｒｅｆ＋Ｖｔｈ）あたりで抵抗が高い領域にある（図３の符号４０参照）。基準抵抗２および基準抵抗２２の抵抗値を低くしていくと、演算増幅器１の出力電圧は図３の符号４０で示すように上昇していくが、演算増幅器２１の出力電圧は低いままである（図３の符号４１を参照）。 FIG. 3 shows a state of output voltages of the operational amplifier 1 and the operational amplifier 21. In FIG. 3, the horizontal axis indicates the resistance values of the reference resistor 2 and the reference resistor 22, and the left side is a high resistance, and the resistance decreases toward the right side. The vertical axis represents the output voltage. Further, (Vref + Vth) which is a limit value for turning off the MOS transistor is indicated by a dotted line.
According to FIG. 3, when the resistance values of the reference resistor 2 and the reference resistor 22 are high, the output voltage of the operational amplifier 1 is in a region where the resistance is high around (Vref + Vth) (see reference numeral 40 in FIG. 3). When the resistance values of the reference resistor 2 and the reference resistor 22 are lowered, the output voltage of the operational amplifier 1 increases as indicated by reference numeral 40 in FIG. 3, but the output voltage of the operational amplifier 21 remains low. (See reference numeral 41 in FIG. 3).

さらに、基準抵抗２および基準抵抗２２の抵抗値が下がり、演算増幅器１の出力がＶｄｄに達すると、ＭＯＳトランジスタ３の抵抗値はこれ以上下げることができなくなる。このため、ＭＯＳトランジスタ２３のみでは、基準抵抗２２と同じ抵抗値を実現できなくなる。
しかし、このとき、ＭＯＳトランジスタ２３と並列に接続されるＭＯＳトランジスタ２５にも電流が流れることによって、キャパシタ２４に流れる電流のトータルが０になり、基準抵抗２２と同じ抵抗値を実現できる。
このように、第２実施形態では、第１マスター回路１１と第２マスター回路３１とを用いることにより、可変抵抗値の使用可能範囲を広くすることができる。 Further, when the resistance values of the reference resistor 2 and the reference resistor 22 are lowered and the output of the operational amplifier 1 reaches Vdd, the resistance value of the MOS transistor 3 cannot be lowered any more. For this reason, only the MOS transistor 23 cannot realize the same resistance value as that of the reference resistor 22.
However, at this time, a current also flows through the MOS transistor 25 connected in parallel with the MOS transistor 23, so that the total current flowing through the capacitor 24 becomes 0, and the same resistance value as that of the reference resistor 22 can be realized.
As described above, in the second embodiment, the useable range of the variable resistance value can be widened by using the first master circuit 11 and the second master circuit 31.

［第３実施形態］
図４は、本発明の抵抗回路の第３実施形態の構成を示す回路図である。
この第３実施形態に係る抵抗回路は、図２に示す第２実施形態に第３マスター回路を追加し、可変抵抗値の使用可能範囲をさらに広くなるようにしたものである。
すなわち、第３実施形態は、図４に示すように、第１マスター回路１１と、第２マスター回路３１と、第３マスター回路６０と、これらのマスター回路１１、３１、６０によりそれぞれ制御されるスレーブ回路６４と、から構成される。
ここで、この第３実施形態では、マスター回路が３つからなり、第１マスター回路１１が１つ目、第２マスター回路３１が２つ目、第３マスター回路６０が３つ目となる。 [Third Embodiment]
FIG. 4 is a circuit diagram showing the configuration of the third embodiment of the resistance circuit of the present invention.
The resistor circuit according to the third embodiment is obtained by adding a third master circuit to the second embodiment shown in FIG. 2 to further widen the usable range of the variable resistance value.
That is, the third embodiment is controlled by the first master circuit 11, the second master circuit 31, the third master circuit 60, and these master circuits 11, 31, 60, respectively, as shown in FIG. And a slave circuit 64.
Here, in the third embodiment, there are three master circuits, the first master circuit 11 is the first, the second master circuit 31 is the second, and the third master circuit 60 is the third.

第１マスター回路１１は、図１に示すマスター回路１１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。第２マスター回路３１は、図２に示す第２マスター回路３１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。
第３マスター回路６０は、積分器５９から構成される。積分器５９は、図４に示すように、演算増幅器５１と、基準抵抗５２と、Ｎ型のＭＯＳトランジスタ５３、５５、５６と、キャパシタ５４とからなる。 Since the first master circuit 11 is configured in the same manner as the master circuit 11 shown in FIG. 1, the same components are denoted by the same reference numerals and description thereof is omitted. Since the second master circuit 31 is configured in the same manner as the second master circuit 31 shown in FIG. 2, the same components are denoted by the same reference numerals and description thereof is omitted.
The third master circuit 60 includes an integrator 59. As shown in FIG. 4, the integrator 59 includes an operational amplifier 51, a reference resistor 52, N-type MOS transistors 53, 55 and 56, and a capacitor 54.

すなわち、基準抵抗５２は、その一端側が基準信号が供給される端子９に接続され、その他端側が演算増幅器５１の反転入力端子（−）に接続されている。端子９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗５２は、外付けされるようになっている。また、基準抵抗５２は、第１マスター回路１１の基準抵抗２と同じものを使用する。 That is, the reference resistor 52 has one end connected to the terminal 9 to which the reference signal is supplied and the other end connected to the inverting input terminal (−) of the operational amplifier 51. The terminal 9 is supplied with a reference voltage Vref−Δ2. The reference resistor 52 is externally attached. The reference resistor 52 is the same as the reference resistor 2 of the first master circuit 11.

ＭＯＳトランジスタ５３は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器５１の反転入力端子（−）に接続されている。端子１０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ５３のゲート端子には、第１マスター回路１１を構成する積分器９の出力電圧が印加されるようになっている。また、ＭＯＳトランジスタ５３は、第１マスター回路１１のＭＯＳトランジスタ３と同じものを使用する。 The MOS transistor 53 has a source terminal connected to the terminal 10 to which the reference signal is supplied, and a drain terminal connected to the inverting input terminal (−) of the operational amplifier 51. The terminal 10 is supplied with a reference voltage Vref + Δ1. The output voltage of the integrator 9 constituting the first master circuit 11 is applied to the gate terminal of the MOS transistor 53. The MOS transistor 53 is the same as the MOS transistor 3 of the first master circuit 11.

ＭＯＳトランジスタ５５は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器５１の反転入力端子（−）に接続されている。すなわち、ＭＯＳトランジスタ５５は、ＭＯＳトランジスタ５３に並列に接続されている。ＭＯＳトランジスタ５５のゲート端子には、第２マスター回路３１を構成する積分器２９の出力電圧が印加されるようになっている。また、ＭＯＳトランジスタ５５は、第２マスター回路３１のＭＯＳトランジスタ２５と同じものを使用する。 The MOS transistor 55 has a source terminal connected to the terminal 10 to which the reference signal is supplied, and a drain terminal connected to the inverting input terminal (−) of the operational amplifier 51. That is, the MOS transistor 55 is connected in parallel to the MOS transistor 53. The output voltage of the integrator 29 constituting the second master circuit 31 is applied to the gate terminal of the MOS transistor 55. The MOS transistor 55 is the same as the MOS transistor 25 of the second master circuit 31.

ＭＯＳトランジスタ５６は、ソース端子が基準信号が供給される端子１０に接続され、ドレイン端子が演算増幅器５１の反転入力端子（−）に接続されている。すなわち、ＭＯＳトランジスタ５６は、ＭＯＳトランジスタ５５に並列に接続されている。ＭＯＳトランジスタ５６のゲート端子には、第３マスター回路６０を構成する積分器５９の出力電圧が印加されるようになっている。 The MOS transistor 56 has a source terminal connected to the terminal 10 to which a reference signal is supplied, and a drain terminal connected to the inverting input terminal (−) of the operational amplifier 51. That is, the MOS transistor 56 is connected in parallel with the MOS transistor 55. The output voltage of the integrator 59 constituting the third master circuit 60 is applied to the gate terminal of the MOS transistor 56.

演算増幅器５１の反転入力端子（−）と出力端子との間に、キャパシタ５４が接続されている。また、演算増幅器５１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器５１の出力端子は、ＭＯＳトランジスタ５６および後述のＭＯＳトランジスタ６３の各ゲート端子に接続されている。すなわち、ＭＯＳトランジスタ５６および後述のスレーブ回路６４を構成するＭＯＳトランジスタ６３の各ゲート端子には、積分器５９の出力電圧が印加されるようになっている。 A capacitor 54 is connected between the inverting input terminal (−) and the output terminal of the operational amplifier 51. The reference voltage Vref is supplied to the non-inverting input terminal (+) of the operational amplifier 51. Further, the output terminal of the operational amplifier 51 is connected to the gate terminals of the MOS transistor 56 and a MOS transistor 63 described later. That is, the output voltage of the integrator 59 is applied to each gate terminal of the MOS transistor 56 and the MOS transistor 63 constituting the slave circuit 64 described later.

スレーブ回路６４は、図４に示すように、Ｎ型のＭＯＳトランジスタ６１、６２、６３からなり、これらが並列接続されている。そして、ＭＯＳトランジスタ６１、６２、６３は抵抗素子として使用され、ＭＯＳトランジスタ６１のゲートには第１マスター回路１１を構成する積分器９の出力電圧が印加され、ＭＯＳトランジスタ６２のゲートには第２マスター回路３１を構成する積分器２９の出力電圧が印加され、ＭＯＳトランジスタ６３のゲートには第３マスター回路６０を構成する積分器５９の出力電圧が印加されるようになっている。 As shown in FIG. 4, the slave circuit 64 includes N-type MOS transistors 61, 62, and 63, which are connected in parallel. The MOS transistors 61, 62, and 63 are used as resistance elements, the output voltage of the integrator 9 constituting the first master circuit 11 is applied to the gate of the MOS transistor 61, and the second voltage is applied to the gate of the MOS transistor 62. The output voltage of the integrator 29 constituting the master circuit 31 is applied, and the output voltage of the integrator 59 constituting the third master circuit 60 is applied to the gate of the MOS transistor 63.

次に、このような構成からなる第３実施形態の動作例について、図４および図５を参照して説明する。
この動作例においては、第１マスター回路１１の基準抵抗２、第２マスター回路３１の基準抵抗２２、および第３マスター回路６０の基準抵抗５２の各抵抗値を、同時に下限値、上限値の範囲内で変動させた場合を想定する。
まず、基準抵抗２、２２、５２の抵抗値が上限の場合について説明する。この場合には、第１マスター回路１１のＭＯＳトランジスタ３のゲート電圧は、低い電圧レベルで平衡している。 Next, an operation example of the third embodiment having such a configuration will be described with reference to FIGS. 4 and 5.
In this operation example, the resistance values of the reference resistor 2 of the first master circuit 11, the reference resistor 22 of the second master circuit 31, and the reference resistor 52 of the third master circuit 60 are simultaneously set to the lower limit value and upper limit value ranges. The case where it fluctuates within is assumed.
First, the case where the resistance values of the reference resistors 2, 22, 52 are the upper limit will be described. In this case, the gate voltage of the MOS transistor 3 of the first master circuit 11 is balanced at a low voltage level.

図４に示す第３マスター回路６０を、図２に示す第２マスター回路３１と比較すると、ＭＯＳトランジスタ５６が追加されている点が異なり、他の点は同じである。また、図４に示す第３マスター回路６０を、図１に示す第１マスター回路１１と比較すると、ＭＯＳトランジスタＭ５５およびＭＯＳトランジスタ５６が追加されている点が異なり、他の点は同じである。 The third master circuit 60 shown in FIG. 4 is different from the second master circuit 31 shown in FIG. 2 in that a MOS transistor 56 is added, and the other points are the same. Also, the third master circuit 60 shown in FIG. 4 is different from the first master circuit 11 shown in FIG. 1 in that a MOS transistor M55 and a MOS transistor 56 are added, and the other points are the same.

ここで、各マスター回路１１、３１、６０の演算増幅器１、２１、５１の各出力状態を、図３と同様に図５を用いて説明する。
図５の領域４７では、第２実施形態で説明したように、ＭＯＳトランジスタ５３のみの出力電圧が変動しており、他のＭＯＳトランジスタ５５、５６のゲート電圧はオフ状態にある。
このとき、第３マスター回路６０中のＭＯＳトランジスタ５３と基準抵抗５２に流れる電流は等しく、またＭＯＳトランジスタ５５に電流が流れていないので、追加されたＭＯＳトランジスタ５６もオフ状態にある。 Here, the output states of the operational amplifiers 1, 21, 51 of the master circuits 11, 31, 60 will be described with reference to FIG.
In the region 47 of FIG. 5, as described in the second embodiment, the output voltage of only the MOS transistor 53 fluctuates, and the gate voltages of the other MOS transistors 55 and 56 are off.
At this time, the currents flowing through the MOS transistor 53 and the reference resistor 52 in the third master circuit 60 are equal, and since no current flows through the MOS transistor 55, the added MOS transistor 56 is also in the OFF state.

図５の領域４８では、ＭＯＳトランジスタ５３のゲート電圧は電源電圧、すなわちＶｄｄに達している。この領域４８では、第２マスター回路３１が動作して、抵抗変動によって第２マスター回路３１からの出力電圧が変動する。この領域４８においても、ＭＯＳトランジスタ５３、５５を流れる電流と基準抵抗５２を流れる電流が同じであるため、ＭＯＳトランジスタ５６はオフ状態のままである。 In the region 48 of FIG. 5, the gate voltage of the MOS transistor 53 reaches the power supply voltage, that is, Vdd. In this region 48, the second master circuit 31 operates, and the output voltage from the second master circuit 31 varies due to resistance variation. Also in this region 48, since the current flowing through the MOS transistors 53 and 55 and the current flowing through the reference resistor 52 are the same, the MOS transistor 56 remains off.

基準抵抗２、２２、５２の抵抗値がさらに低下して、第２マスター回路３１の出力電圧がＶｄｄに到達し、これによりＭＯＳトランジスタ５５のゲート電圧がＶｄｄまで到達してさらに抵抗が下がるものとする。この結果、演算増幅器５１は、ＭＯＳトランジスタ５３、５５、５６に流れる電流と基準抵抗５２に流れる電流が等しくなるようにするために、演算増幅器５１の出力電圧は図５の領域４９に示すように上昇する。 The resistance values of the reference resistors 2, 22, and 52 are further reduced, and the output voltage of the second master circuit 31 reaches Vdd, whereby the gate voltage of the MOS transistor 55 reaches Vdd and the resistance further decreases. To do. As a result, the operational amplifier 51 outputs the output voltage of the operational amplifier 51 as shown in a region 49 in FIG. 5 so that the current flowing through the MOS transistors 53, 55, and 56 is equal to the current flowing through the reference resistor 52. To rise.

スレーブ回路６４内のＭＯＳトランジスタ６１、６２、６３は第３マスター回路６０のＭＯＳトランジスタ５３、５５、５６と同じであるため、基準抵抗２、２２、５２と同じ抵抗値を有するＭＯＳトランジスタによる抵抗素子を実現できる。
ここで、第３マスター回路６０のＭＯＳトランジスタ５３、５５、５６とスレーブ回路６４のＭＯＳトランジスタ６１、６２、６３のサイズ比をＫ倍にすれば、スレーブ回路６４側のＭＯＳトランジスタは抵抗値が１／Ｋ倍の抵抗素子を実現できる。 Since the MOS transistors 61, 62, 63 in the slave circuit 64 are the same as the MOS transistors 53, 55, 56 in the third master circuit 60, the resistance element is a MOS transistor having the same resistance value as the reference resistors 2, 22, 52. Can be realized.
Here, if the size ratio of the MOS transistors 53, 55, 56 of the third master circuit 60 and the MOS transistors 61, 62, 63 of the slave circuit 64 is multiplied by K, the resistance value of the MOS transistor on the slave circuit 64 side is 1. / K times resistance element can be realized.

すなわち、上記のサイズ比を任意に選ぶことにより任意の抵抗値の抵抗素子を実現することができる。
なお、第３実施形態では、スレーブ回路６４が１つの場合について説明したが、スレーブ回路６４が２以上になるようにしても良い。この場合には、その２以上の各スレーブ回路６４のＭＯＳトランジスタ６１、６２、６３の各ゲートに、マスター回路１１、３１、６０からの各出力電圧をそれぞれ印加し、その複数のスレーブ回路の各ＭＯＳトランジスタの各抵抗値を制御する。このように構成すれば、上記のサイズ比を任意に選択することにより、あらゆる値の抵抗素子を複数個作ることができる。 That is, a resistance element having an arbitrary resistance value can be realized by arbitrarily selecting the size ratio.
In the third embodiment, the case where there is one slave circuit 64 has been described. However, the number of slave circuits 64 may be two or more. In this case, the output voltages from the master circuits 11, 31, 60 are applied to the gates of the MOS transistors 61, 62, 63 of the two or more slave circuits 64, respectively. Each resistance value of the MOS transistor is controlled. If comprised in this way, the resistance element of all the values can be made by selecting arbitrarily said size ratio.

また、第３実施形態は、マスター回路が３つの場合であるが、さらにマスター回路を追加するようにしても良い。このようにすれば、抵抗値の可変範囲をさらに広げることができる。
ところで、図２の第２実施形態および図４の実施形態では、基準抵抗が２つまたは３つというように複数必要となり、これらを可変抵抗として用いる場合には、その複数の基準抵抗について同時に抵抗値を変化させることは取り扱い上面倒である。 Further, the third embodiment is a case where there are three master circuits, but a master circuit may be further added. In this way, the variable range of the resistance value can be further expanded.
By the way, in the second embodiment of FIG. 2 and the embodiment of FIG. 4, two or three reference resistors are required, and when these are used as variable resistors, the resistances of the plurality of reference resistors are simultaneously reduced. Changing the value is cumbersome to handle.

図６は、そのような不都合を解消する回路である。
この回路は、図４に示す基準抵抗２、２２、５２を置き換えたものであり、図６に示すように、定電流源６７と、カレントミラー回路６８とから構成する。そして、カレントミラー回路６８の各出力電流が、マスター回路１１、３１、６０の各演算増幅器１、２１、５１の各反転入力端子（−）に供給されるように構成する。
定電流源６７は、図示のように、基準抵抗（標準抵抗）７０、演算増幅器７１、およびＰ型のＭＯＳトランジスタ７２からなる。 FIG. 6 is a circuit that eliminates such inconvenience.
This circuit replaces the reference resistors 2, 22, and 52 shown in FIG. 4, and includes a constant current source 67 and a current mirror circuit 68 as shown in FIG. Then, each output current of the current mirror circuit 68 is supplied to each inverting input terminal (−) of each operational amplifier 1, 21, 51 of the master circuit 11, 31, 60.
The constant current source 67 includes a reference resistor (standard resistor) 70, an operational amplifier 71, and a P-type MOS transistor 72, as shown.

さらに詳述すると、基準抵抗７０は、その一端側が正の電源（高圧側の電源）Ｖｄｄに接続され、その他端側が演算増幅器７１の反転入力端子（−）およびＭＯＳトランジスタ７２のソースに接続されている。演算増幅器７１の非反転入力端子（＋）には、基準電圧Ｖｄｄ−Δ２が供給されるようになっている。また、演算増幅器７１の出力端子は、ＭＯＳトランジスタ７２のゲートに接続されている。ＭＯＳトランジスタ７２のドレインは、後述のＭＯＳトランジスタ７３のドレインに接続されている。 More specifically, the reference resistor 70 has one end connected to a positive power supply (high-voltage power supply) Vdd, and the other end connected to the inverting input terminal (−) of the operational amplifier 71 and the source of the MOS transistor 72. Yes. A reference voltage Vdd−Δ2 is supplied to the non-inverting input terminal (+) of the operational amplifier 71. The output terminal of the operational amplifier 71 is connected to the gate of the MOS transistor 72. The drain of the MOS transistor 72 is connected to the drain of a MOS transistor 73 described later.

カレントミラー回路６８は、図示のように、４つのＮ型のＭＯＳトランジスタ７３〜７６により構成されている。
さらに詳述すると、ＭＯＳトランジスタ７３は、ドレインがＭＯＳトランジスタ７２のドレインと接続され、ゲートが自己のドレインに接続され、ソースが負の電源（低圧側の電源）Ｖｓｓに接続されている。ＭＯＳトランジスタ７４、７５、７６の各ゲートは、ＭＯＳトランジスタ７３のゲートに共通に接続されている。また、ＭＯＳトランジスタ７４、７５、７６の各ソースは、負の電源Ｖｓｓにそれぞれ接続されている。さらに、ＭＯＳトランジスタ７４、７５、７６の各ドレインは、対応する、マスター回路１１、３１、６０の各演算増幅器１、２１、５１の各反転入力端子（−）に接続されている。 The current mirror circuit 68 is composed of four N-type MOS transistors 73 to 76 as shown in the figure.
More specifically, the MOS transistor 73 has a drain connected to the drain of the MOS transistor 72, a gate connected to its own drain, and a source connected to a negative power supply (low-voltage power supply) Vss. The gates of the MOS transistors 74, 75, 76 are commonly connected to the gate of the MOS transistor 73. The sources of the MOS transistors 74, 75, and 76 are connected to a negative power source Vss, respectively. Further, the drains of the MOS transistors 74, 75, 76 are connected to the inverting input terminals (−) of the corresponding operational amplifiers 1, 21, 51 of the master circuits 11, 31, 60.

次に、このような構成からなる図６の回路の動作について説明する。
いま、高圧側の電源から電圧Ｖｄｄが供給され、演算増幅器７１の非反転入力端子（＋）には基準電圧Ｖｄｄ−Δ２が供給されているものとする。
この場合に、ＭＯＳトランジスタ７２のソースの電圧はＶｄｄ−Δ２になるので、基準抵抗７０の両端の電圧はΔ２となり、抵抗７０に流れる電流Ｉは抵抗７０の抵抗値をＲ２とすると、Ｉ＝Δ２／Ｒ２となる。この電流ＩがＭＯＳトランジスタ７３にも流れるので、ＭＯＳトランジスタ７３に流れる電流Ｉ７３は、次の（９）式のようになる。
Ｉ７３＝Δ２／Ｒ２・・・（９） Next, the operation of the circuit of FIG. 6 having such a configuration will be described.
Now, it is assumed that the voltage Vdd is supplied from the high-voltage power supply and the reference voltage Vdd−Δ2 is supplied to the non-inverting input terminal (+) of the operational amplifier 71.
In this case, since the source voltage of the MOS transistor 72 is Vdd−Δ2, the voltage across the reference resistor 70 is Δ2, and the current I flowing through the resistor 70 is I = Δ2 when the resistance value of the resistor 70 is R2. / R2. Since this current I also flows through the MOS transistor 73, the current I73 flowing through the MOS transistor 73 is expressed by the following equation (9).
I73 = Δ2 / R2 (9)

カレントミラー回路６８を構成するＭＯＳトランジスタ７３、７４、７５、７６のトランジスタサイズが同じであれば、カラントミラー回路６８から出力される各電流も電流Ｉ７３と同じ値になる。
すなわち、マスタ回路１１において基準抵抗２を使用する場合には、その基準抵抗２に流れる電流はその端子間電圧Δ２とその抵抗値Ｒ２により、基準抵抗２に流れる電流Ｉ１１は次の（１０）式のようになる。
Ｉ１１＝Δ２／Ｒ２・・・（１０） If the transistor sizes of the MOS transistors 73, 74, 75, and 76 constituting the current mirror circuit 68 are the same, each current output from the current mirror circuit 68 has the same value as the current I73.
That is, when the reference resistor 2 is used in the master circuit 11, the current I11 flowing through the reference resistor 2 is expressed by the following equation (10) by the inter-terminal voltage Δ2 and the resistance value R2. become that way.
I11 = Δ2 / R2 (10)

このため、マスター回路１１において、基準抵抗２を図６の回路に置き換えても、基準抵抗２の場合と同じ電流が演算増幅器１に供給され、その動作は変わらない。同様に、マスター回路３１、６０において、基準抵抗２２、５２を図６の回路に置き換えても、その動作は変わらない。
以上の説明からわかるように、図６の回路を用いることで、基準抵抗７０は１つだけで良く、可変抵抗のみならず、固定抵抗として使用する場合でも、図６の回路を使用すると、本発明に係るＭＯＳトランジスタからなる抵抗素子を容易に実現できる。 For this reason, even if the reference resistor 2 is replaced with the circuit of FIG. 6 in the master circuit 11, the same current as that in the case of the reference resistor 2 is supplied to the operational amplifier 1, and its operation does not change. Similarly, in the master circuits 31 and 60, even if the reference resistors 22 and 52 are replaced with the circuit shown in FIG.
As can be seen from the above description, by using the circuit of FIG. 6, only one reference resistor 70 is required. Even when the circuit of FIG. 6 is used not only as a variable resistor but also as a fixed resistor, The resistance element comprising the MOS transistor according to the invention can be easily realized.

［第４実施形態］
図７は、本発明の抵抗回路の第４実施形態の構成を示す回路図である。
図１に示す第１実施形態では、ＭＯＳトランジスタ３、５のゲート端子に演算増幅器１の出力電圧を印加させ、その抵抗値を変化させるようにした。しかし、これに代えて、ＭＯＳトランジスタ３、５のウエル制御端子に演算増幅器１の出力電圧を印加させ、その抵抗値を変化させることができる。第４実施形態は、このような着想の下に具体化したものである。 [Fourth Embodiment]
FIG. 7 is a circuit diagram showing a configuration of the fourth embodiment of the resistance circuit of the present invention.
In the first embodiment shown in FIG. 1, the output voltage of the operational amplifier 1 is applied to the gate terminals of the MOS transistors 3 and 5, and the resistance value is changed. However, instead, the output voltage of the operational amplifier 1 can be applied to the well control terminals of the MOS transistors 3 and 5 to change the resistance value. The fourth embodiment is embodied based on such an idea.

この第４実施形態に係る抵抗回路は、図７に示すように、マスター回路９１と、このマスター回路９１により制御されるスレーブ回路９２とから構成される。これらは、その一部を除いて集積回路から構成される。
マスター回路９１は、積分器８８から構成される。積分器８８は、図７に示すように、演算増幅器８１と、基準抵抗８２と、Ｎ型のＭＯＳトランジスタ８３と、キャパシタ８４とからなる。 The resistance circuit according to the fourth embodiment includes a master circuit 91 and a slave circuit 92 controlled by the master circuit 91 as shown in FIG. These are composed of integrated circuits except for some of them.
The master circuit 91 includes an integrator 88. As shown in FIG. 7, the integrator 88 includes an operational amplifier 81, a reference resistor 82, an N-type MOS transistor 83, and a capacitor 84.

すなわち、基準抵抗８２は、その一端側が基準信号が供給される端子８９に接続され、その他端側が演算増幅器８１の反転入力端子（−）に接続されている。端子８９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗８２は、外付けされるようになっている。
ＭＯＳトランジスタ８３は、ソース端子が基準信号が供給される端子９０に接続され、ドレイン端子が演算増幅器８１の反転入力端子（−）に接続されている。端子９０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ８３のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。また、ＭＯＳトランジスタ８３のウエル制御端子には、演算増幅器８１の出力電圧が印加されるようになっている。 That is, the reference resistor 82 has one end connected to a terminal 89 to which a reference signal is supplied and the other end connected to the inverting input terminal (−) of the operational amplifier 81. The reference voltage Vref−Δ2 is supplied to the terminal 89. The reference resistor 82 is externally attached.
The MOS transistor 83 has a source terminal connected to a terminal 90 to which a reference signal is supplied, and a drain terminal connected to the inverting input terminal (−) of the operational amplifier 81. The terminal 90 is supplied with a reference voltage Vref + Δ1. A fixed positive power supply voltage Vdd is applied to the gate terminal of the MOS transistor 83. The output voltage of the operational amplifier 81 is applied to the well control terminal of the MOS transistor 83.

演算増幅器８１の反転入力端子（−）と出力端子との間に、キャパシタ８４が接続されている。また、演算増幅器８１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器８１の出力端子は、ＭＯＳトランジスタ８３および後述のＭＯＳトランジスタ８５の各ウエル制御端子に接続されている。すなわち、ＭＯＳトランジスタ８３および後述のＭＯＳトランジスタ８５の各ウエル制御端子には、積分器８８の出力電圧が印加されるようになっている。 A capacitor 84 is connected between the inverting input terminal (−) and the output terminal of the operational amplifier 81. The reference voltage Vref is supplied to the non-inverting input terminal (+) of the operational amplifier 81. Further, the output terminal of the operational amplifier 81 is connected to each well control terminal of the MOS transistor 83 and a MOS transistor 85 described later. That is, the output voltage of the integrator 88 is applied to each well control terminal of the MOS transistor 83 and the MOS transistor 85 described later.

スレーブ回路９２は、図７に示すように、Ｎ型のＭＯＳトランジスタ８５からなり、そのＭＯＳトランジスタ８５を抵抗素子として使用するようになっている。このため、ＭＯＳトランジスタ８５は、ゲート端子に固定された電源電圧Ｖｄｄが印加され、ウエル制御端子に積分器８８の出力電圧が印加され、ソース端子とドレイン端子の両端子を抵抗素子の両端子として使用するようになっている。 As shown in FIG. 7, the slave circuit 92 includes an N-type MOS transistor 85, and the MOS transistor 85 is used as a resistance element. Therefore, the MOS transistor 85 is supplied with the power supply voltage Vdd fixed to the gate terminal, the output voltage of the integrator 88 is applied to the well control terminal, and both the source terminal and the drain terminal are used as both terminals of the resistance element. It is designed to be used.

次に、このような構成からなる第４実施形態の動作例について、図７を参照して説明する。
図７に示すように、演算増幅器８１の非反転入力端子（＋）には基準電圧Ｖｒｅｆを供給し、端子８９、９０には基準電圧Ｖｒｅｆ−Δ２，Ｖｒｅｆ＋Δ１を供給するものとする。また、ＭＯＳトランジスタ８３の動作は、説明をわかりやくするために、抵抗領域と仮定する。 Next, an operation example of the fourth embodiment having such a configuration will be described with reference to FIG.
As shown in FIG. 7, it is assumed that the reference voltage Vref is supplied to the non-inverting input terminal (+) of the operational amplifier 81 and the reference voltages Vref−Δ2 and Vref + Δ1 are supplied to the terminals 89 and 90. Further, the operation of the MOS transistor 83 is assumed to be a resistance region for easy understanding of the explanation.

このとき、基準抵抗８２から供給される電流とＭＯＳトランジスタ８３から供給されるの電流とがキャパシタ８４に蓄積されていくので、演算増幅器８１の出力端子の電圧Ｖｏｕｔは、次の（１１）式のようになる。
Ｖｏｕｔ＝−（１／Ｃ）∫（Ｉ２＋Ｉ３）ｄｔ・・・（１１）
ここで、Ｃはキャパシタ８４の容量値、Ｉ２，Ｉ３は基準抵抗８２およびＭＯＳトランジスタ８３から供給される電流である。 At this time, since the current supplied from the reference resistor 82 and the current supplied from the MOS transistor 83 are accumulated in the capacitor 84, the voltage Vout at the output terminal of the operational amplifier 81 is expressed by the following equation (11). It becomes like this.
Vout = − (1 / C) ∫ (I2 + I3) dt (11)
Here, C is a capacitance value of the capacitor 84, and I 2 and I 3 are currents supplied from the reference resistor 82 and the MOS transistor 83.

演算増幅器８１の反転入力端子（−）の電圧は、その非反転入力端子（＋）の電圧に等しくなるので、基準電圧Ｖｒｅｆになる。従って、基準抵抗８２の抵抗値をＲ２、ＭＯＳトランジスタ８３の抵抗値をＲ３とすると、基準抵抗８２およびＭＯＳトランジスタ８３から供給される電流Ｉ２，Ｉ３は、次の（１２）（１３）式のようになる。
Ｉ２＝−（Δ２／Ｒ２）・・・（１２）
Ｉ３＝Δ１／Ｒ３・・・（１３） Since the voltage at the inverting input terminal (−) of the operational amplifier 81 is equal to the voltage at the non-inverting input terminal (+), it becomes the reference voltage Vref. Therefore, when the resistance value of the reference resistor 82 is R2 and the resistance value of the MOS transistor 83 is R3, the currents I2 and I3 supplied from the reference resistor 82 and the MOS transistor 83 are expressed by the following equations (12) and (13). become.
I2 = − (Δ2 / R2) (12)
I3 = Δ1 / R3 (13)

ここで、仮に（Ｉ２＋Ｉ３）が０よりも大きい場合は、（１１）式により積分器８８の出力電圧Ｖｏｕｔは低くなる。すると、ＭＯＳトランジスタ８３のウエル電圧は低下する。ウエル電圧が低下すると、ＭＯＳトランジスタ特有のバルク効果によってしきい値電圧が大きくなる。すなわち、（１）式からわかるように、抵抗値が大きくなる。これは、抵抗値Ｒ３が大きくなったことになるので、（１３）式によりＩ３は小さくなり、最終的に（Ｉ２＋Ｉ３）は０になる。 Here, if (I2 + I3) is larger than 0, the output voltage Vout of the integrator 88 is lowered according to the equation (11). Then, the well voltage of the MOS transistor 83 decreases. When the well voltage decreases, the threshold voltage increases due to the bulk effect unique to the MOS transistor. That is, as can be seen from equation (1), the resistance value increases. Since this means that the resistance value R3 has increased, I3 becomes smaller and (I2 + I3) finally becomes 0 according to the equation (13).

一方、（Ｉ２＋Ｉ３）が０よりも小さい場合は、（１１）式により積分器８８の出力電圧Ｖｏｕｔは高くなる。すると、ＭＯＳトランジスタ８３のウエル電圧は上昇して抵抗値Ｒ３が小さくなる。抵抗値Ｒ３が小さくなると、（１３）式によりＩ３は大きくなり、最終的に次の（１４）式のようになる。
Ｉ２＋Ｉ３＝０・・・（１４）
このような動作によれば、演算増幅器８１の出力電圧Ｖｏｕｔを、ＭＯＳトランジスタ８３、８５のゲート端子に供給する代わりにウエル制御端子に供給しても、同じ作用があることがわかる。 On the other hand, when (I2 + I3) is smaller than 0, the output voltage Vout of the integrator 88 is increased according to the equation (11). Then, the well voltage of the MOS transistor 83 increases and the resistance value R3 decreases. When the resistance value R3 decreases, I3 increases according to the equation (13), and finally the following equation (14) is obtained.
I2 + I3 = 0 (14)
According to such an operation, it can be understood that the same effect is obtained even when the output voltage Vout of the operational amplifier 81 is supplied to the well control terminal instead of being supplied to the gate terminals of the MOS transistors 83 and 85.

それは、ゲート電圧を高くすると、（１）式により抵抗値が下がる。また、ウエル電圧を高くするとしきい値電圧が下がり、抵抗値が下がる。このため、ゲート電圧で制御してもウエル電圧で制御しても同じ作用があることが簡単に理解できる。
ただし、ウエル制御端子を制御する場合には、ゲートを制御する場合に比べて抵抗値Ｒ３の変化が少ない。これは、しきい値電圧Ｖｔｈとウエル電圧Ｖｗとの関係は第１近似で表現すると、次の（１５）式のようになるからである。
Ｖｔｈ＝Ｖｔｈ０＋γ（Ｖｓ−Ｖｗ）・・・（１５） That is, when the gate voltage is increased, the resistance value is lowered by the equation (1). Further, when the well voltage is increased, the threshold voltage is lowered and the resistance value is lowered. For this reason, it can be easily understood that the same effect is obtained regardless of whether it is controlled by the gate voltage or the well voltage.
However, when the well control terminal is controlled, the change in the resistance value R3 is less than that when the gate is controlled. This is because the relationship between the threshold voltage Vth and the well voltage Vw is expressed by the following equation (15) when expressed by the first approximation.
Vth = Vth0 + γ (Vs−Vw) (15)

すなわち、しきい値電圧Ｖｔｈは、ウエル電圧Ｖｗによって変化するが、γは一般に０．２〜０．４程度と１よりも小さい値であることによる。従って、ＭＯＳトランジスタ抵抗として、可変範囲はゲート電圧制御の場合に比べて狭くなる。
しかし、図２または図４に示す回路のように、マスター回路を複数有することにより、可変範囲を拡大することは可能である。 That is, the threshold voltage Vth varies depending on the well voltage Vw, but γ is generally about 0.2 to 0.4 and smaller than 1. Therefore, the variable range of the MOS transistor resistance is narrower than that in the case of gate voltage control.
However, it is possible to expand the variable range by having a plurality of master circuits as in the circuit shown in FIG.

また、ウエル電圧Ｖｗがソース電圧Ｖｓよりも大きくなると、内部の寄生ダイオードがオンして正常な動作をしなくなるという不具合があるので、演算増幅器８１の出力電圧はソース電圧Ｖｓを超えないように制限する必要がある。しかし、ＭＯＳトランジスタ８３、８５の各ゲートには常に電圧Ｖｄｄが印加されており、（Ｖｇｓ−Ｖｔｈ）がＶｄｓに比べていつも常に十分大きい状態に保つことができる。
換言すると、いつも線形性能の優れたＭＯＳトランジスタによる抵抗素子を実現できるという長所があるので、より線形性能が優れた抵抗が必要なときには、図７に示す第４実施形態はより好適である。 Further, when the well voltage Vw becomes higher than the source voltage Vs, there is a problem that the internal parasitic diode is turned on and the normal operation is not performed. Therefore, the output voltage of the operational amplifier 81 is limited so as not to exceed the source voltage Vs. There is a need to. However, the voltage Vdd is always applied to the gates of the MOS transistors 83 and 85, and (Vgs−Vth) can always be kept sufficiently larger than Vds.
In other words, there is an advantage that a resistance element using a MOS transistor having excellent linear performance can always be realized. Therefore, when a resistor having better linear performance is required, the fourth embodiment shown in FIG. 7 is more preferable.

［第５実施形態］
第５実施形態は、図２に示す第２実施形態に対応するものである。
すなわち、この第５実施形態は、第４実施形態における基準抵抗８２の可変範囲が広くても、正常に動作するようにしたものであり、図８に示すように構成される。
すなわち、第５実施形態は、図８に示すように、第１マスター回路９１と、第２マスター回路１１１と、マスター回路９１、１１１によりそれぞれ制御されるスレーブ回路１１２と、から構成される。
ここで、この第５実施形態では、マスター回路が２つからなり、第１マスター回路９１が１つ目で、第２マスター回路１１１が２つ目となる。 [Fifth Embodiment]
The fifth embodiment corresponds to the second embodiment shown in FIG.
That is, the fifth embodiment is configured to operate normally even if the variable range of the reference resistor 82 in the fourth embodiment is wide, and is configured as shown in FIG.
That is, as shown in FIG. 8, the fifth embodiment includes a first master circuit 91, a second master circuit 111, and slave circuits 112 controlled by the master circuits 91 and 111, respectively.
Here, in the fifth embodiment, there are two master circuits, the first master circuit 91 is the first, and the second master circuit 111 is the second.

第１マスター回路９１は、図７に示すマスター回路９１と同様に構成されるので、同一の構成要素には同一符号を付してその説明を省略する。
第２マスター回路１１１は、積分器１０９から構成される。その積分器１０９は、図８に示すように、演算増幅器１０１と、基準抵抗１０２と、Ｎ型のＭＯＳトランジスタ１０３、１０５と、キャパシタ１０４とからなる。 Since the first master circuit 91 is configured in the same manner as the master circuit 91 shown in FIG. 7, the same components are denoted by the same reference numerals, and description thereof is omitted.
The second master circuit 111 includes an integrator 109. As shown in FIG. 8, the integrator 109 includes an operational amplifier 101, a reference resistor 102, N-type MOS transistors 103 and 105, and a capacitor 104.

すなわち、基準抵抗１０２は、その一端側が基準信号が供給される端子８９に接続され、その他端側が演算増幅器１０１の反転入力端子（−）に接続されている。端子８９には、基準電圧Ｖｒｅｆ−Δ２が供給されるようになっている。基準抵抗１０２は、外付けされるようになっている。また、基準抵抗１０２は、第１マスター回路９１の基準抵抗８２と同じものを使用する。 That is, the reference resistor 102 has one end connected to a terminal 89 to which a reference signal is supplied, and the other end connected to the inverting input terminal (−) of the operational amplifier 101. The reference voltage Vref−Δ2 is supplied to the terminal 89. The reference resistor 102 is externally attached. The reference resistor 102 is the same as the reference resistor 82 of the first master circuit 91.

ＭＯＳトランジスタ１０３は、ソース端子が基準信号が供給される端子９０に接続され、ドレイン端子が演算増幅器１０１の反転入力端子（−）に接続されている。端子９０には、基準電圧Ｖｒｅｆ＋Δ１が供給されるようになっている。ＭＯＳトランジスタ１０３のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。また、ＭＯＳトランジスタ１０３のウエル制御端子には、第１マスター回路９１を構成する積分器８８の出力電圧が印加されるようになっている。さらに、ＭＯＳトランジスタ１０３は、第１マスター回路９１のＭＯＳトランジスタ８３と同じものを使用する。 The MOS transistor 103 has a source terminal connected to a terminal 90 to which a reference signal is supplied, and a drain terminal connected to the inverting input terminal (−) of the operational amplifier 101. The terminal 90 is supplied with a reference voltage Vref + Δ1. A fixed positive power supply voltage Vdd is applied to the gate terminal of the MOS transistor 103. The output voltage of the integrator 88 constituting the first master circuit 91 is applied to the well control terminal of the MOS transistor 103. Further, the MOS transistor 103 is the same as the MOS transistor 83 of the first master circuit 91.

ＭＯＳトランジスタ１０５は、ソース端子が基準信号が供給される端子９０に接続され、ドレイン端子が演算増幅器１０１の反転入力端子（−）に接続されている。すなわち、ＭＯＳトランジスタ１０５は、ＭＯＳトランジスタ１０３に並列に接続されている。また、ＭＯＳトランジスタ１０５のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。 The MOS transistor 105 has a source terminal connected to a terminal 90 to which a reference signal is supplied, and a drain terminal connected to the inverting input terminal (−) of the operational amplifier 101. That is, the MOS transistor 105 is connected in parallel to the MOS transistor 103. In addition, a fixed positive power supply voltage Vdd is applied to the gate terminal of the MOS transistor 105.

演算増幅器１０１の反転入力端子（−）と出力端子との間に、キャパシタ１０４が接続されている。また、演算増幅器１０１の非反転入力端子（＋）には、基準電圧Ｖｒｅｆが供給されるようになっている。さらに、演算増幅器１０１の出力端子は、ＭＯＳトランジスタ１０５および後述のＭＯＳトランジスタ１１４の各ウエル制御端子に接続されている。すなわち、ＭＯＳトランジスタ１０５および後述のスレーブ回路１１２を構成するＭＯＳトランジスタ１１４の各ウエル制御端子には、積分器１０９の出力電圧が印加されるようになっている。 A capacitor 104 is connected between the inverting input terminal (−) and the output terminal of the operational amplifier 101. The reference voltage Vref is supplied to the non-inverting input terminal (+) of the operational amplifier 101. Further, the output terminal of the operational amplifier 101 is connected to each well control terminal of the MOS transistor 105 and a MOS transistor 114 described later. That is, the output voltage of the integrator 109 is applied to each well control terminal of the MOS transistor 105 and the MOS transistor 114 constituting the slave circuit 112 described later.

スレーブ回路１１２は、図８に示すように、Ｎ型のＭＯＳトランジスタ１１３、１１４からなり、これらが並列接続されている。そして、ＭＯＳトランジスタ１１３、１１４は抵抗素子として使用されされるようになっている。
すなわち、ＭＯＳトランジスタ１１３、１１４のゲート端子には、固定された正の電源電圧Ｖｄｄが印加されるようになっている。また、ＭＯＳトランジスタ１１３のウエル制御端子には、第１マスター回路９１を構成する積分器８８の出力電圧が印加され、ＭＯＳトランジスタ１１４のウエル制御端子には、第２マスター回路１１１を構成する積分器１０９の出力電圧が印加されるようになっている。 As shown in FIG. 8, the slave circuit 112 includes N-type MOS transistors 113 and 114, which are connected in parallel. The MOS transistors 113 and 114 are used as resistance elements.
That is, a fixed positive power supply voltage Vdd is applied to the gate terminals of the MOS transistors 113 and 114. The output voltage of the integrator 88 constituting the first master circuit 91 is applied to the well control terminal of the MOS transistor 113, and the integrator constituting the second master circuit 111 is applied to the well control terminal of the MOS transistor 114. An output voltage of 109 is applied.

図８に示す抵抗８２、抵抗１０２ついても第３実施形態で説明した図６の回路で置き換えることで、実際に必要とする基準抵抗は１つだけで良い。なお、図６は、マスター回路が３つある場合の回路なので、マスター回路が２つである図８の場合には、図６に示すＭＯＳトランジスタ７６は不要である。
なお、この第５実施形態は、図８に示すように、マスター回路が２つでスレーブ回路が１つの場合について説明したが、マスター回路を３つ以上でスレーブ回路を２つ以上にするようにしても良い。この場合には、第３実施形態で説明したと同様の考えによりその構成を拡張することができる。 The resistors 82 and 102 shown in FIG. 8 may be replaced with the circuit of FIG. 6 described in the third embodiment, so that only one reference resistor is actually required. 6 is a circuit in the case where there are three master circuits, the MOS transistor 76 shown in FIG. 6 is not necessary in the case of FIG. 8 in which there are two master circuits.
In the fifth embodiment, as shown in FIG. 8, the case where there are two master circuits and one slave circuit has been described. However, the number of master circuits is three or more and the number of slave circuits is two or more. May be. In this case, the configuration can be expanded based on the same idea as described in the third embodiment.

本発明に係る抵抗素子は集積回路内に含ませることができるので、その抵抗素子の両側または一方に、ピン端子のような大きな容量が存在せず、しかも高い精度のものが得られ、かつ温度変動を対して影響を受けないので、アナログ回路において広く利用することができる。 Since the resistance element according to the present invention can be included in an integrated circuit, there is no large capacitance such as a pin terminal on both sides or one side of the resistance element, and a high-accuracy one can be obtained and temperature can be obtained. Since it is not affected by fluctuations, it can be widely used in analog circuits.

本発明の抵抗回路の第１実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 1st Embodiment of the resistance circuit of this invention. 本発明の抵抗回路の第２実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 2nd Embodiment of the resistance circuit of this invention. その第２実施形態の動作を説明するための図である。It is a figure for demonstrating the operation | movement of the 2nd Embodiment. 本発明の抵抗回路の第３実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 3rd Embodiment of the resistance circuit of this invention. その第３実施形態の動作を説明するための図である。It is a figure for demonstrating the operation | movement of the 3rd Embodiment. 基準抵抗を減らすための回路の一例を示す回路図である。It is a circuit diagram which shows an example of the circuit for reducing a reference resistance. 本発明の抵抗回路の第４実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 4th Embodiment of the resistance circuit of this invention. 本発明の抵抗回路の第５実施形態の構成を示す回路図である。It is a circuit diagram which shows the structure of 5th Embodiment of the resistance circuit of this invention. 従来回路の回路図である。It is a circuit diagram of a conventional circuit.

Explanation of symbols

１、２１、５１、８１、１０１演算増幅器
２、２２、５２、８２、１０２基準抵抗
３、２３、２５、５３、５５、５６、１０３、１０５ＭＯＳトランジスタ
１１、９１第１マスター回路
３１、１１１第２マスター回路
６０第３マスター回路
１２、３２、６４、９２、１１２スレーブ回路 1, 21, 51, 81, 101 Operational amplifier 2, 22, 52, 82, 102 Reference resistor 3, 23, 25, 53, 55, 56, 103, 105 MOS transistor 11, 91 First master circuit 31, 111 First 2 Master circuit 60 Third master circuit 12, 32, 64, 92, 112 Slave circuit

Claims

n master circuits;
A slave circuit composed of n first MOS transistors that operate according to outputs of the n master circuits,
Each of the n master circuits includes a terminal to which a current is supplied and a second MOS transistor, and includes an integrator that integrates the current from the terminal and the current from the second MOS transistor. The second master circuit has one second MOS transistor, and the second and subsequent master circuits are configured such that the second MOS transistors are connected in parallel and the number of connections is sequentially added.
Among the second MOS transistors included in each master circuit, the output of its own integrator is applied to the gate of one second MOS transistor,
Among the second MOS transistors of each master circuit, the gate of the remaining second MOS transistor is applied with an output from the integrator of the master circuit having an ordinal number smaller than the ordinal number of the master circuit to which the remaining second MOS transistor belongs,
And, the gate of each first MOS transistor of the slave circuit is applied with the output of the integrator of the corresponding master circuit, respectively,
A resistance circuit characterized in that each current from each terminal is obtained by a current mirror circuit that mirrors a current obtained from one reference current source and generates each current .

n master circuits;
A slave circuit composed of n first MOS transistors that operate according to outputs of the n master circuits,
Each of the n master circuits includes a terminal to which a current is supplied and a second MOS transistor, and includes an integrator that integrates the current from the terminal and the current from the second MOS transistor. The second master circuit has one second MOS transistor, and the second and subsequent master circuits are configured such that the second MOS transistors are connected in parallel and the number of connections is sequentially added.
Among the second MOS transistors included in each master circuit, the output of its own integrator is applied to the well control terminal of one second MOS transistor,
Among the second MOS transistors of each master circuit, the output from the integrator of the master circuit having an ordinal number smaller than the ordinal number of the master circuit to which the remaining second MOS transistor belongs is applied to the well control terminal of the remaining second MOS transistor. Let
Each well control terminal of each first MOS transistor of the slave circuit is applied with the output of the integrator of the corresponding master circuit, respectively.
The gates of the first MOS transistor and the second MOS transistor are fixed to a predetermined voltage,
A resistance circuit characterized in that each current from each terminal is obtained by a current mirror circuit that mirrors a current obtained from one reference current source and generates each current .