JP4437922B2 - Electrical interconnection structure on substrate and method of forming the same - Google Patents

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Description

本発明は、高速マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）および他の高速ＩＣ用の相互接続構造に関する。本発明は、強化された回路速度、導体抵抗の正確な値、および改善された機械的保全性を有する超低誘電率（ｌｏｗ−ｋ）相互接続構造を提供する。本発明の構造は、従来の構造と比較した場合、金属ライン抵抗に対する改善された制御と共に、改善された靱性および接着性を有する。本発明は、また、以下の説明を読めば明らかになる多くの他の利点も有する。   The present invention relates to interconnect structures for high speed microprocessors, application specific integrated circuits (ASICs) and other high speed ICs. The present invention provides an ultra-low dielectric constant (low-k) interconnect structure with enhanced circuit speed, accurate values of conductor resistance, and improved mechanical integrity. The structure of the present invention has improved toughness and adhesion as well as improved control over metal line resistance when compared to conventional structures. The present invention also has many other advantages that will become apparent upon reading the following description.

本出願は、本出願と同一譲受人に譲渡された、２００１年２月２８日付けの「多層スピンオン多孔質誘電体からなる低誘電率誘電体相互接続構造」（Low-k Dielectric Interconnect Structure Comprised of Multi Layer ofSpin-On Porous Dielectrics）という名称の特許出願番号０９／７９５，４３１に関する。上記出願の内容は、参照により本明細書に組み込むものとする。   This application is a “Low-k Dielectric Interconnect Structure Comprised of the Multi-layer Spin-on Porous Dielectric” dated February 28, 2001, assigned to the same assignee as this application. No. 09 / 795,431, entitled Multi Layer of Spin-On Porous Dielectrics). The contents of the above application are incorporated herein by reference.

デュアルダマシン・タイプの多くの低誘電率誘電体（low-kdielectric）プラス銅（Cu）相互接続構造は周知である。ＳｉＬＫ（商標）を低誘電率誘電体として使用することができるデュアルダマシン・プロセスの一例については、本発明の同一譲受人に譲渡された米国特許第６，３８３，９２０号を参照されたい。上記米国特許は、その全体が本明細書に記載してあるかのように、参照により全体を本明細書に組み込むものとする。将来の世代の集積回路のＲＣ遅延を必要なだけ低減するためには、多孔質材料を誘電体として使用しなければならない。さらに、多孔質有機材料の孔のサイズは５〜２０ナノメートルであるので、金属ラインの底部を平滑にするために埋込エッチング停止層が必要である。これらの構造は、銅の化学的機械的研磨（ＣＭＰ）を含むいくつかの処理ステップで処理しなければならない。化学的機械的研磨は誘電体スタック中に応力を発生し、層間剥離を起こす恐れがある。層間剥離は、誘電体の界面に対するエッチング停止層のところの接着力が弱いために起こる場合がある。 Many low-kdielectric plus copper (Cu) interconnect structures of the dual damascene type are well known. For an example of a dual damascene process in which SiLK ™ can be used as a low dielectric constant dielectric, see US Pat. No. 6,383,920 assigned to the same assignee of the present invention. The above US patents are hereby incorporated by reference in their entirety as if set forth in full herein. In order to reduce the RC delay of future generation integrated circuits as much as necessary, porous materials must be used as the dielectric. Furthermore, since the pore size of the porous organic material is 5-20 nanometers, a buried etch stop layer is required to smooth the bottom of the metal line. These structures must be processed in several processing steps including chemical-mechanical polishing (CMP) of copper. Chemical mechanical polishing creates stress in the dielectric stack and can cause delamination. Delamination may occur due to weak adhesion at the etch stop layer to the dielectric interface .

特許出願番号０９／７９５，４３１Patent application number 09 / 795,431 ＰＣＴ国際特許出願ＷＯ００／３１１８３号PCT International Patent Application WO00 / 31183 米国特許第６，２１８，０２０号US Pat. No. 6,218,020 米国特許第６，１７７，１９９号US Pat. No. 6,177,199 ＰＣＴ国際特許出願ＷＯ００／４０６３７号PCT International Patent Application WO00 / 40637

本発明の１つの目的は、ＣＭＰ中の層間剥離を防止するために、増大した接着力により、銅の導体の抵抗に対して正確で均等な制御を行って、デュアルダマシン・タイプの超低誘電率誘電体プラス銅相互接続構造を提供することである。  One object of the present invention is to provide a dual damascene-type ultra-low dielectric by providing accurate and equal control over copper conductor resistance with increased adhesion to prevent delamination during CMP. A dielectric constant plus copper interconnect structure is provided.

本発明の１つの目的は、スピン・コーティングした誘電体の多層をベースとする改善された接着力を有する埋込ＲＩＥ停止層を含む多孔質誘電体スタック（porous dielectric stack）を提供することである。  One object of the present invention is to provide a porous dielectric stack that includes a buried RIE stop layer with improved adhesion based on a multilayer of spin-coated dielectric. .

本発明のもう１つの目的は、本発明のこれらの構造の製造方法を提供することである。   Another object of the present invention is to provide a method of manufacturing these structures of the present invention.

本発明によれば、基板上の電気的相互接続構造は、ポロゲン（porogen）が除去された表面領域を有する第１の多孔質誘電体層（porous dielectric layer）、およびポロゲンが除去された第１の多孔質誘電体層の表面領域内の孔の一部を満たすために、エッチング停止層が延びるように、第１の多孔質誘電体層上に位置するエッチング停止層を含む。構造は、さらに、第１の多孔質誘電体層の上に位置する第２の多孔質誘電体層を含むことができる。第１の多孔質誘電体層および第２の多孔質誘電体層のうちの少なくとも一方は、ＳｉＬＫ（商標）、ＧＸ−３ｐ（商標）または他の多孔質低誘電率誘電体から形成することができる。この場合、多孔性は、メーカーが供給するような材料の成分であってもよい、犠牲ポロゲンの分解により形成される。このタイプの材料は、Ｄｏｗ Ｃｈｅｍｉｃａｌ社に譲渡された、Ｋｅｎｎｅｔｈ、Ｊ．Ｂｒｕｚａ他の「架橋可能なマトリックス前駆物質およびポロゲンを含む組成物およびこの組成物から製造した多孔質マトリックス」（A composition containing a cross-linkable matrix precursor and aporogen, and a porous matrix prepared therefrom）という名称の特許協力条約（ＰＣＴ）国際特許出願ＷＯ００／３１１８３号に記載されている。上記特許出願の内容は、参照により全体を本明細書に組み込むものとする。エッチング停止層は、ＨＯＳＰ（商標）、ＨＯＳＰ ＢＥＳｔ（商標）、Ｅｎｓｅｍｂｌｅ（商標）Ｅｔｃｈ Ｓｔｏｐ、Ｅｎｓｅｍｂｌｅ（商標）Ｈａｒｄ Ｍａｓｋ、オルガノ・シルセスキオクサン（organo silsesquioxane）、ヒドリド・シルセスキオクサン（hydrido silsesquioxane）、ヒドリド・オルガノ・シルセスキオクサン（hydrido-organo silsesquioxane）、シロキサン（siloxane）、または多孔質誘電体に対してエッチング選択性を有する他のスピンオン材料から形成することができる。このタイプの材料は、ＡｌｌｉｅｄＳｉｇｎａｌ社に譲渡された、Ｎｉｇｅｌ Ｐ．Ｈａｃｋｅｒ他の「大量の有機含有物を含むオルガノ・ヒドリド・シロキサン樹脂からの誘電体膜」（Dielectric films from organohydridosiloxane resins with high organiccontent）という名称の米国特許第６，２１８，０２０号、およびＡｌｌｉｅｄＳｉｇｎａｌ社に譲渡された、Ｎｉｇｅｌ Ｐ．Ｈａｃｋｅｒ他の「小量の有機含有物を含むオルガノ・ヒドリド・シロキサン樹脂からの誘電体膜」（Dielectric films from organohydridosiloxane resins with low organiccontent）という名称の米国特許第６，１７７，１９９号に記載されている。上記米国特許の内容は、参照により全体を本明細書に組み込むものとする。   In accordance with the present invention, the electrical interconnect structure on the substrate includes a first porous dielectric layer having a surface region from which porogen has been removed, and a first from which porogen has been removed. An etch stop layer located on the first porous dielectric layer is included so that the etch stop layer extends to fill a portion of the pores in the surface region of the porous dielectric layer. The structure can further include a second porous dielectric layer positioned over the first porous dielectric layer. At least one of the first porous dielectric layer and the second porous dielectric layer may be formed from SiLK ™, GX-3p ™, or other porous low dielectric constant dielectric. it can. In this case, the porosity is formed by decomposition of the sacrificial porogen, which may be a component of the material as supplied by the manufacturer. This type of material is described by Kenneth, J., assigned to Dow Chemical. Bruza et al. Entitled “A composition containing a cross-linkable matrix precursor and aporogen, and a porous matrix prepared prepared”. Patent Cooperation Treaty (PCT) International Patent Application WO00 / 31183. The contents of the above patent applications are incorporated herein by reference in their entirety. Etch stop layers include HOSP ™, HOSP BESt ™, Ensemble ™ Etch Stop, Ensemble ™ Hard Mask, organo silsesquioxane, hydrido silsesquioxane, It can be formed from hydrido-organo silsesquioxane, siloxane, or other spin-on materials that have etch selectivity to porous dielectrics. This type of material is available from Nigel P., assigned to AlliedSignal. Hacker et al., US Pat. No. 6,218,020, entitled “Dielectric films from organohydridosiloxane resins with high organic content,” and AlliedSignal, Inc. The assigned Nigel P.I. Described in US Pat. No. 6,177,199, entitled “Dielectric films from organohydridosiloxane resins with low organic content” by Hacker et al., “Dielectric films from organohydridosiloxane resins with low organic content”. Yes. The contents of the above US patents are hereby incorporated by reference in their entirety.

構造は、基板上の多孔質誘電体層の多層スタック内に形成された複数のパターン化された金属導体を含むことができる。スタックは、少なくとも第１の多孔質誘電体層および第２の多孔質誘電体層を含む。第１の多孔質誘電体層内に位置するパターン化された金属導体のうちの少なくとも１つは電気バイアであってもよい。第２の多孔質誘電体層内に位置するパターン化された金属導体のうちの少なくとも１つは、バイアに接続しているラインであってもよい。構造は、頂部ハードマスク、またはポロゲンが除去された第２の誘電体の表面領域に塗布された研磨停止層を含むことができる。ハードマスクまたは研磨停止層は、ＨＯＳＰ（商標）、ＨＯＳＰ ＢＥＳｔ（商標）、Ｅｎｓｅｍｂｌｅ（商標）Ｅｔｃｈ Ｓｔｏｐ、Ｅｎｓｅｍｂｌｅ（商標）Ｈａｒｄ Ｍａｓｋ、オルガノ・シルセスキオクサン、ヒドリド・シルセスキオクサン、ヒドリド・オルガノ・シルセスキオクサン、シロキサン、または多孔質誘電体に対してエッチング選択性を有する他のスピンオン材料から形成することができる。このタイプの材料は、ＡｌｌｉｅｄＳｉｇｎａｌ社に譲渡された、Ｎｉｇｅｌ Ｐ．Ｈａｃｋｅｒ他の「大量の有機含有物を含むオルガノ・ヒドリド・シロキサン樹脂からの誘電体膜」（Dielectric films from organohydridosiloxane resins with high organiccontent）という名称の米国特許第６，２１８，０２０号、およびＡｌｌｉｅｄＳｉｇｎａｌ社に譲渡された、Ｎｉｇｅｌ Ｐ．Ｈａｃｋｅｒ他の「小量の有機含有物を含むオルガノ・ヒドリド・シロキサン樹脂からの誘電体膜」（Dielectric films from organohydridosiloxane resins with low organiccontent）という名称の米国特許第６，１７７，１９９号に記載されている。上記米国特許の内容は、参照により全体を本明細書に組み込むものとする。   The structure can include a plurality of patterned metal conductors formed in a multilayer stack of porous dielectric layers on a substrate. The stack includes at least a first porous dielectric layer and a second porous dielectric layer. At least one of the patterned metal conductors located in the first porous dielectric layer may be an electrical via. At least one of the patterned metal conductors located in the second porous dielectric layer may be a line connected to the via. The structure can include a top hard mask or a polish stop layer applied to the surface area of the second dielectric from which the porogen has been removed. The hard mask or polish stop layer can be HOSP ™, HOSP BESt ™, Ensemble ™ Etch Stop, Ensemble ™ Hard Mask, Organo Silsesquioxane, Hydride Silsesquioxane, Hydride Organosil. It can be formed from sesquioxan, siloxane, or other spin-on materials that have etch selectivity to porous dielectrics. This type of material is available from Nigel P., assigned to AlliedSignal. Hacker et al., US Pat. No. 6,218,020, entitled “Dielectric films from organohydridosiloxane resins with high organic content,” and AlliedSignal, Inc. The assigned Nigel P.I. Described in US Pat. No. 6,177,199, entitled “Dielectric films from organohydridosiloxane resins with low organic content” by Hacker et al., “Dielectric films from organohydridosiloxane resins with low organic content”. Yes. The contents of the above US patents are hereby incorporated by reference in their entirety.

本発明は、また、ポロゲンが除去された表面領域を有する第１の多孔質誘電体層を供給するステップと、ポロゲンが除去された第１の多孔質誘電体層の表面領域内の孔の一部を満たすために、エッチング停止層が延びるように、第１の多孔質誘電体層上にエッチング停止層を形成するステップとを含む、基板上に電気的相互接続構造を形成するための方法に関する。この方法は、さらに、第１の表面領域からポロゲンを除去するステップを含むことができる。ポロゲンは、加熱、特に高温の表面上でベーキングすることにより除去することができる。この方法は、さらに、第１の多孔質誘電体層上に第２の多孔質誘電体層を形成するステップを含むことができる。第１の多孔質誘電体層および第２の多孔質誘電体層のうちの少なくとも一方は、多孔質ＳｉＬＫ（商標）、ＧＸ−３ｐ（商標）または他の多孔質低誘電率誘電体から作ることができる。この場合、多孔性は、犠牲ポロゲンの分解により形成される。この方法は、さらに、第１の多孔質誘電体層内に金属バイアを形成するステップと、第２の多孔質誘電体層内に金属ラインを形成するステップとを含むことができる。   The present invention also provides a step of providing a first porous dielectric layer having a surface region from which the porogen has been removed, and one of the pores in the surface region of the first porous dielectric layer from which the porogen has been removed. Forming an etch stop layer on a first porous dielectric layer such that the etch stop layer extends to fill a portion, and a method for forming an electrical interconnect structure on a substrate . The method can further include removing the porogen from the first surface region. The porogen can be removed by heating, particularly baking on a hot surface. The method can further include forming a second porous dielectric layer on the first porous dielectric layer. At least one of the first porous dielectric layer and the second porous dielectric layer is made of porous SiLK ™, GX-3p ™ or other porous low dielectric constant dielectric Can do. In this case, the porosity is formed by decomposition of the sacrificial porogen. The method can further include forming a metal via in the first porous dielectric layer and forming a metal line in the second porous dielectric layer.

この方法は、さらに、基板上の多孔質誘電体層の多層スタック内に複数のパターン化された金属導体を形成するステップを含むことができる。スタックは、少なくとも第１の多孔質誘電体層および第２の多孔質誘電体層を含む。追加の誘電体層を追加することもできるし、導体を追加することにより構造を完成することもできる。頂部ハードマスクまたは研磨停止層は、ポロゲンが除去された第２の誘電体の表面領域に塗布することができる。   The method can further include forming a plurality of patterned metal conductors in a multilayer stack of porous dielectric layers on the substrate. The stack includes at least a first porous dielectric layer and a second porous dielectric layer. Additional dielectric layers can be added, or the structure can be completed by adding conductors. A top hard mask or polish stop layer can be applied to the surface area of the second dielectric from which the porogen has been removed.

この方法は、さらに、誘電体層を多孔性にするために誘電体層を硬化するステップを含むことができる。スタック内の誘電体層は、好適には、１つのツールで順次塗布した後で、１回のステップで硬化することが好ましい。誘電体塗布ツールとしては、高温ホット・プレート・ベーキング・チャンバを含むスピン・コーティング・ツールを使用することができ、硬化ステップとしては、約３００℃〜約５００℃の温度で約１５分から約３時間の間行う炉硬化ステップを使用することができる。   The method can further include the step of curing the dielectric layer to make the dielectric layer porous. The dielectric layers in the stack are preferably cured in one step after being sequentially applied with one tool. The dielectric application tool can be a spin coating tool including a high temperature hot plate baking chamber, and the curing step can be from about 300 ° C. to about 500 ° C. for about 15 minutes to about 3 hours. An oven curing step can be used during

それ故、本発明は、また接着力が改善されたスピンオン埋込ＲＩＥ停止層を含むデュアルダマシン・タイプの金属配線プラス多孔質低誘電率（ｌｏｗ−ｋ）相互接続構造に関する。本発明の構造のこの態様は、Ａ）１つのツールで順次塗布され、次に、１回の炉硬化ステップで硬化されるすべてのスピンオン誘電体の多層構造と、Ｂ）誘電体の多層構造内の複数のパターン化された金属導体からなる。改善された接着力は、エッチング停止層を塗布する前に、バイア・レベルの多孔質ＳｉＬＫの表面近くのポロゲンを部分的に焼却することにより得ることができる。   Thus, the present invention also relates to a dual damascene type metal interconnect plus porous low-k interconnect structure that includes a spin-on buried RIE stop layer with improved adhesion. This aspect of the structure of the present invention includes A) all spin-on dielectric multilayer structures that are sequentially applied with one tool and then cured in a single furnace curing step, and B) within the dielectric multilayer structure. A plurality of patterned metal conductors. Improved adhesion can be obtained by partially burning the porogen near the surface of the via level porous SiLK before applying the etch stop layer.

本発明の構造は、従来のスピンオン埋込エッチング停止構造と比較した場合、表面上のポロゲンの一部を焼却したために、多孔質ＳｉＬＫとエッチング停止層との間の接触表面積が増大したことによる改善された接着力を有する。本発明の構造は、この構造が表面付近の犠牲ポロゲンの一部を焼却したことにより、ポロゲン焼却の前に多孔質ＳｉＬＫの層を有するという点で独自のものである。これにより、孔の頂部層がスピンオン埋込エッチング停止層により部分的に満たされ、その結果、誘電体とエッチング停止層との間の接着力が増大する。   The structure of the present invention is improved by increasing the contact surface area between the porous SiLK and the etch stop layer due to incineration of a portion of the porogen on the surface when compared to a conventional spin-on buried etch stop structure Has a good adhesion. The structure of the present invention is unique in that this structure has a layer of porous SiLK before porogen incineration by incinerating a portion of the sacrificial porogen near the surface. This partially fills the top layer of the hole with the spin-on buried etch stop layer, resulting in increased adhesion between the dielectric and the etch stop layer.

他の態様においては、本発明の構造は、構造が多孔質誘電体と埋込エッチング停止層との間に極度に薄い非多孔質の丈夫な誘電体層を有するという点で独自のものである。この丈夫で薄い非多孔質誘電体層はいくつかの目的に役立つ。この誘電体層は、相互接続構造の靱性、接着力および信頼性を改善する。接着力を改善するために、非多孔質層は、表面の孔を除去することによりエッチング停止層との接触表面積を増大しながら、１つのネットワークを形成するために多孔質誘電体と共有結合する０．３ＭＰａ−ｍ1/2より大きい破壊靱性を有する多孔質誘電体のバージョンである。靱性は、構造の応力が増大したエリア内の界面の近くに丈夫な材料を内蔵させることにより増大することができる。このタイプの丈夫な材料は、多孔質誘電体が必要とする非常に小さな孔をサポートするのに必要な特性を有していないので、一般的に多孔質誘電体用のマトリックスとして使用することはできない。最後に、エッチング停止層と多孔質誘電体層との間に非多孔質誘電体層を内蔵させて、エッチング停止層の底部の孔を除去することにより、ラインをもっと平滑にすることができる。 In another aspect, the structure of the present invention is unique in that the structure has an extremely thin non-porous strong dielectric layer between the porous dielectric and the buried etch stop layer. . This strong and thin non-porous dielectric layer serves several purposes. This dielectric layer improves the toughness, adhesion and reliability of the interconnect structure. To improve adhesion, the non-porous layer is covalently bonded to the porous dielectric to form a single network while increasing the surface area of contact with the etch stop layer by removing surface pores. It is a version of a porous dielectric having a fracture toughness greater than 0.3 MPa-m 1/2 . Toughness can be increased by incorporating a tough material near the interface in an area where the structural stress is increased. Since this type of rugged material does not have the properties necessary to support the very small pores required by porous dielectrics, it is generally not used as a matrix for porous dielectrics. Can not. Finally, the line can be made more smooth by incorporating a non-porous dielectric layer between the etch stop layer and the porous dielectric layer and removing the holes at the bottom of the etch stop layer.

それ故、本発明は、スピンオン埋込ＲＩＥ停止層を含む、デュアルダマシン・タイプの改善された靱性および接着力を有する金属配線プラス多孔質低誘電率（ｌｏｗ−ｋ）相互接続構造に関する。本発明の構造は、ａ）１つのツールで順次塗布され、次に、１回の炉硬化ステップで硬化されるすべてのスピンオン誘電体の多層と、ｂ）誘電体の多層内の複数のパターン化された金属導体からなる。改善された靱性および接着力は、多孔質誘電体とエッチング停止層との間、エッチング停止層と多孔質誘電体との間、または両方に、０．３ＭＰａ−ｍ1/2より大きい破壊靱性を有する薄い非多孔質誘電体層を内蔵させることにより達成される。 The present invention therefore relates to a dual damascene type metal interconnect plus porous low dielectric constant (low-k) interconnect structure with improved toughness and adhesion including a spin-on buried RIE stop layer. The structure of the present invention includes: a) all spin-on dielectric multilayers that are sequentially applied with one tool and then cured in a single furnace curing step; and b) multiple patterns within the dielectric multilayers. Made of a metal conductor. Improved toughness and adhesion results in a fracture toughness greater than 0.3 MPa-m 1/2 between the porous dielectric and the etch stop layer, between the etch stop layer and the porous dielectric, or both. This is accomplished by incorporating a thin non-porous dielectric layer having the same.

本発明によれば、構造、特に電気的相互接続構造は、基板と、基板上に配置されている複数の多孔質誘電体層と、誘電体層の中の第１の層と誘電体層の中の第２の層との間に配置されているエッチング停止層と、多孔質誘電体層のうちの少なくとも１つとエッチング停止層との間に配置されている少なくとも１つの薄い非多孔質誘電体層とを備える。薄い非多孔質誘電体層は、約２５〜１５０オングストロームの厚さを有することができる。好適には、薄い非多孔質誘電体層は、多孔質誘電体層の反応性機能と同じ反応性機能を有する組成を有することが好ましく、特に多孔質誘電体層の組成と共有結合を形成する組成を有することが好ましい。薄い非多孔質誘電体層とは、ＳｉＬＫ（商標）、ＧＸ−３（商標）、または０．３ＭＰａ−ｍ1/2より大きい、好適には、０．３５ＭＰａ−ｍ1/2より大きい破壊靱性値を有し、多孔質誘電体層と共有結合をする他の低誘電率誘電体からなるグループから選択した材料で作ることができる。このタイプの材料は、Ｄｏｗ Ｃｈｅｍｉｃａｌ社に譲渡された、Ｅｄｗａｒｄ Ｏ．Ｓｈａｆｆｅｒ ＩＩ他の「優れた接着力と靱性を有する低誘電率ポリマおよびこのようなポリマから作った物品」（Low Dielectric Constant Polymers Having Good Adhesion and Toughnessand Articles Made With Such Polymers）という名称の特許協力条約（ＰＣＴ）国際特許出願ＷＯ００／４０６３７号に記載されている。 In accordance with the present invention, a structure, particularly an electrical interconnect structure, includes a substrate, a plurality of porous dielectric layers disposed on the substrate, a first layer in the dielectric layer, and a dielectric layer. An etch stop layer disposed between the second layer therein and at least one thin non-porous dielectric disposed between at least one of the porous dielectric layers and the etch stop layer And a layer. The thin non-porous dielectric layer can have a thickness of about 25 to 150 angstroms. Preferably, the thin non-porous dielectric layer preferably has a composition having the same reactive function as that of the porous dielectric layer, and in particular forms a covalent bond with the composition of the porous dielectric layer. It preferably has a composition. Thin, non-porous dielectric layer, SiLK (TM), GX-3 (TM), or greater than 0.3 MPa-m 1/2, preferably, 0.35 MPa-m 1/2 greater fracture toughness It can be made of a material selected from the group consisting of other low dielectric constant dielectrics that have a value and are covalently bonded to the porous dielectric layer. This type of material is available from Edward O.D., assigned to Dow Chemical. A patent cooperation treaty named Low Dielectric Constant Polymers Having Good Adhesion and Toughness and Articles Made With Such Polymers (Shaffer II et al.) PCT) International Patent Application WO 00/40637.

多孔質誘電体層のうちの少なくとも１つは、ＳｉＬＫ（商標）、ＧＸ−３ｐ（商標）、または他の多孔質低誘電率誘電体層からなるグループから選択された材料からなる。このタイプの材料は、Ｄｏｗ Ｃｈｅｍｉｃａｌ社に譲渡された、Ｋｅｎｎｅｔｈ、Ｊ．Ｂｒｕｚａ他の「架橋可能なマトリックス前駆物質およびポロゲンを含む組成物、およびそれから作った多孔質マトリックス」（A composition containing a cross-linkable matrix precursor and aporogen, and a porous matrix prepared therefrom）という名称の特許協力条約（ＰＣＴ）国際特許出願ＷＯ００／３１１８３号に記載されている。上記特許出願の内容は、参照により全体を本明細書に組み込むものとする。上記材料は、約６００〜５０００オングストロームの厚さを有することができ、通常、多孔質誘電体層のうちの少なくとも１つは、他の多孔質誘電体層の化学的組成と同じ化学的組成を有する。多孔質誘電体層のうちの少なくとも１つは、他の多孔質誘電体層とほぼ同じ厚さのものでよく、約６００〜５０００オングストロームの厚さを有する。   At least one of the porous dielectric layers is made of a material selected from the group consisting of SiLK ™, GX-3p ™, or other porous low dielectric constant dielectric layers. This type of material is described by Kenneth, J., assigned to Dow Chemical. Patent cooperation by Bruza et al. Entitled “A composition containing a cross-linkable matrix precursor and aporogen, and a porous matrix prepared prepared”. It is described in the Convention (PCT) international patent application WO 00/31183. The contents of the above patent applications are incorporated herein by reference in their entirety. The material can have a thickness of about 600-5000 Angstroms, and typically at least one of the porous dielectric layers has the same chemical composition as the chemical composition of the other porous dielectric layers. Have. At least one of the porous dielectric layers may be approximately the same thickness as the other porous dielectric layers and has a thickness of about 600 to 5000 angstroms.

エッチング停止層は、ＨＯＳＰ（商標）、ＨＯＳＰ ＢＥＳｔ（商標）、Ｅｎｓｅｍｂｌｅ（商標）Ｅｔｃｈ Ｓｔｏｐ、Ｅｎｓｅｍｂｌｅ（商標）Ｈａｒｄ Ｍａｓｋ、オルガノ・シルセスキオクサン、ヒドリド・シルセスキオクサン、ヒドリド・オルガノ・シルセスキオクサン、シロキサン、または多孔質誘電体に対してエッチング選択性を有する他のスピンオン材料から形成することができる。このタイプの材料は、ＡｌｌｉｅｄＳｉｇｎａｌ社に譲渡された、Ｎｉｇｅｌ Ｐ．Ｈａｃｋｅｒ他の「大量の有機含有物を含むオルガノ・ヒドリド・シロキサン樹脂からの誘電体膜」（Dielectric films from organohydridosiloxane resins with high organiccontent）という名称の米国特許第６，２１８，０２０号、およびＡｌｌｉｅｄＳｉｇｎａｌ社に譲渡された、Ｎｉｇｅｌ Ｐ．Ｈａｃｋｅｒ他の「小量の有機含有物を含むオルガノ・ヒドリド・シロキサン樹脂からの誘電体膜」（Dielectric films from organohydridosiloxane resins with low organiccontent）という名称の米国特許第６，１７７，１９９号に記載されている。上記米国特許の内容は、参照により全体を本明細書に組み込むものとする。上記材料は、約２００〜６００オングストロームの厚さを有することができる。   The etch stop layer is composed of HOSP ™, HOSP BESt ™, Ensemble ™ Etch Stop, Ensemble ™ Hard Mask, Organo silsesquioxane, hydrido silsesquioxane, hydrido organo silsesquioxane, It can be formed from siloxane or other spin-on materials that have etch selectivity to porous dielectrics. This type of material is available from Nigel P., assigned to AlliedSignal. Hacker et al., US Pat. No. 6,218,020, entitled “Dielectric films from organohydridosiloxane resins with high organic content,” and AlliedSignal, Inc. The assigned Nigel P.I. Described in US Pat. No. 6,177,199, entitled “Dielectric films from organohydridosiloxane resins with low organic content” by Hacker et al., “Dielectric films from organohydridosiloxane resins with low organic content”. Yes. The contents of the above US patents are hereby incorporated by reference in their entirety. The material can have a thickness of about 200-600 Angstroms.

構造は、さらに、基板上の多孔質誘電体層の多層スタック内に形成された複数のパターン化された金属導体を含むことができる。スタックは複数の多孔質誘電体層を含む。パターン化された金属導体のうちの少なくとも１つは、電気バイアまたはバイアに接続しているラインであってもよい。   The structure can further include a plurality of patterned metal conductors formed in a multilayer stack of porous dielectric layers on the substrate. The stack includes a plurality of porous dielectric layers. At least one of the patterned metal conductors may be an electrical via or a line connected to the via.

また、本発明は、基板上に電気的相互接続構造を形成するための方法に関する。上記構造は、基板上に配置されている複数の多孔質誘電体層と、誘電体層の第１の層と誘電体層の第２の層との間のエッチング停止層を有する。この方法は、多孔質誘電体層のうちの少なくとも１つの層とエッチング停止層との間に少なくとも１つの薄い非多孔質誘電体層を形成するステップを含む。この方法は、さらに、基板上に、複数の多孔質誘電体層を含む多孔質誘電体層の多層スタックを形成するステップと、多層スタック内に複数のパターン化された金属導体を形成するステップとを含む。パターン化された金属導体のうちの少なくとも１つを電気バイアとして形成することができる。パターン化された金属導体のうちの少なくとも１つは、バイアに接続しているラインであってもよい。   The invention also relates to a method for forming an electrical interconnect structure on a substrate. The structure includes a plurality of porous dielectric layers disposed on a substrate and an etch stop layer between the first layer of dielectric layers and the second layer of dielectric layers. The method includes forming at least one thin non-porous dielectric layer between at least one of the porous dielectric layers and the etch stop layer. The method further includes forming a multilayer stack of porous dielectric layers including a plurality of porous dielectric layers on a substrate, and forming a plurality of patterned metal conductors in the multilayer stack. including. At least one of the patterned metal conductors can be formed as an electrical via. At least one of the patterned metal conductors may be a line connected to the via.

多層誘電体スタックは、スピン・コーティングにより基板に塗布される。この方法は、さらに、ホット・プレート上で多層誘電体スタックの個々の層をベーキングするステップを含むことができる。この方法は、さらに、多層誘電体スタックを硬化するステップを含むことができる。多層誘電体スタックの硬化は、単一ステップで炉を用いて行うことができる。   The multilayer dielectric stack is applied to the substrate by spin coating. The method may further include the step of baking individual layers of the multilayer dielectric stack on a hot plate. The method can further include the step of curing the multilayer dielectric stack. Curing of the multilayer dielectric stack can be performed using a furnace in a single step.

この方法は、また、１つのスピン・コーティング・ツールで塗布とベーキングを行うように基板に多層誘電体スタックを塗布して、多層誘電体スタックをベーキングするステップを含む。追加の誘電体層を追加することができ、デュアルダマシン導体を追加の層内に形成することができる。   The method also includes baking the multilayer dielectric stack by applying the multilayer dielectric stack to the substrate for application and baking with a single spin coating tool. Additional dielectric layers can be added and dual damascene conductors can be formed in the additional layers.

本発明の他の目的、利点および特徴は、添付の図面を参照しながら下記の説明を読めば理解することができるだろう。図面中、類似の部材には類似の番号が付けられている。   Other objects, advantages and features of the present invention will be understood by reading the following description with reference to the accompanying drawings. In the drawings, similar members have similar numbers.

本発明による構造
図１および図２を参照すると、シリコン基板１は、その上に第１の多孔質低誘電率誘電体層５、エッチング停止層７および第２の多孔質低誘電率誘電体層９を含む。炉硬化により、多孔質低誘電率誘電体層５とエッチング停止層７との間に弱い界面を形成することができる。このような弱い界面が形成されるのは、スピンオン埋込エッチング停止層を含む多孔質ＳｉＬＫ（商標）（Ｄｏｗ Ｃｈｅｍｉｃａｌ社独自の有機超低誘電率層間誘電体樹脂）に対してこのようなタイプの処理を行っている間に、埋込エッチング停止層と共に、多孔質ＳｉＬＫ（商標）のライン・レベルおよびバイア・レベルの両方が塗布されるまで、多孔質ＳｉＬＫ（商標）からポロゲンが焼却されないからである。多孔質ＳｉＬＫ（商標）のバイア・レベル内のポロゲンを完全に焼却するには、４３０℃で約４０分間かかる。何故なら、多孔質ＳｉＬＫ（商標）膜からすべてのポロゲンを拡散すると、生の処理時間が非常に長くなるからである。それ故、ポロゲンを除去しないで、多孔質ＳｉＬＫ（商標）膜と部分的に反応させるために、多孔質ＳｉＬＫ（商標）の底部層を１〜３分間ホット・プレートでベーキングする。最終的な硬化中に除去されるポロゲンの表面付近の濃度が高い場合には、このベーキング・サイクルにより、バイア・レベルの多孔質ＳｉＬＫ（商標）とエッチング停止層との間に弱い界面を形成することができる。 Referring to FIG. 1 and FIG. 2 according to the present invention , a silicon substrate 1 includes a first porous low dielectric constant dielectric layer 5, an etch stop layer 7 and a second porous low dielectric constant dielectric layer. 9 is included. A weak interface can be formed between the porous low dielectric constant dielectric layer 5 and the etching stopper layer 7 by furnace curing. Such a weak interface is formed for this type of porous SiLK ™ (Dow Chemical's proprietary organic ultra-low dielectric constant dielectric resin) that includes a spin-on buried etch stop layer. During processing, the porogen is not incinerated from the porous SiLK ™ until both the line level and via level of the porous SiLK ™ are applied with the buried etch stop layer. is there. Complete incineration of the porogen within the porous SiLK ™ via level takes about 40 minutes at 430 ° C. This is because diffusing all the porogen from the porous SiLK ™ membrane results in a very long raw processing time. Therefore, the bottom layer of porous SiLK ™ is baked on a hot plate for 1-3 minutes to partially react with the porous SiLK ™ film without removing the porogen. This baking cycle creates a weak interface between the via level porous SiLK ™ and the etch stop layer when the concentration near the surface of the porogen that is removed during final cure is high. be able to.

図３〜図６に示し、以下にさらに詳細に説明するように、本発明によれば、エッチング停止層を塗布する前にバイア・レベルの多孔質ＳｉＬＫ（商標）の表面付近のポロゲンの一部を焼却することにより接着力を改善することができる（図４）。中間ホット・プレート・ベーキングの時間を長くし、または温度を上げることにより、表面付近のポロゲンの一部を除去することができる。そうすることにより、バイア・レベルの多孔質ＳｉＬＫ（商標）とエッチング停止層間の接触表面積が広くなり、その結果接着力が改善される。   As shown in FIGS. 3-6 and described in further detail below, according to the present invention, a portion of the porogen near the surface of the via level porous SiLK ™ prior to applying the etch stop layer. By incineration, the adhesive force can be improved (FIG. 4). Part of the porogen near the surface can be removed by increasing the time of intermediate hot plate baking or increasing the temperature. By doing so, the contact surface area between the via level porous SiLK ™ and the etch stop layer is increased, resulting in improved adhesion.

図７を参照すると、基板１は、例えば、トランジスタおよび導体素子のアレイのような電子デバイスを含むことができる。本発明による相互接続構造３は基板１の上に形成される。構造３は、６００〜５０００オングストロームの厚さを有する第１の多孔質ＳｉＬＫ（商標）誘電体層５からなる。この第１の多孔質ＳｉＬＫ（商標））誘電体層５は、４５０℃を超えるガラス転移温度と２．２の低い誘電率を有する、約４２５℃の温度に対して熱的に安定した高度の芳香族構造を含むことができる。この厚さは、実施する技術によりこの広い範囲内で選択することができる。   Referring to FIG. 7, the substrate 1 can include electronic devices such as, for example, an array of transistors and conductor elements. An interconnect structure 3 according to the present invention is formed on a substrate 1. Structure 3 consists of a first porous SiLK ™ dielectric layer 5 having a thickness of 600-5000 Angstroms. This first porous SiLK ™ dielectric layer 5 has a glass transition temperature greater than 450 ° C. and a low dielectric constant of 2.2, which is highly thermally stable to a temperature of about 425 ° C. Aromatic structures can be included. This thickness can be selected within this wide range depending on the technique being implemented.

厚さが２００〜６００オングストローム（より好適には、２００〜３００オングストローム）であり、多孔質誘電体に対して少なくとも１０：１のエッチング選択性を与える原子組成を有するＨＯＳＰ（商標）（スピンオン・ハイブリッド有機／無機低誘電率誘電体）エッチング停止層７は、第１の多孔質ＳｉＬＫ（商標）層５上に配置される。この材料は、非多孔質ＳｉＬＫ（商標）に対して高い接着力を有し、４２５℃を超える温度に対して熱的に安定であり、３．２またはそれより低い誘電率を有する。   HOSP ™ (spin-on-hybrid) having an atomic composition that is 200-600 angstroms thick (more preferably 200-300 angstroms) and that provides an etch selectivity of at least 10: 1 for porous dielectrics An organic / inorganic low dielectric constant dielectric) etch stop layer 7 is disposed on the first porous SiLK ™ layer 5. This material has high adhesion to non-porous SiLK ™, is thermally stable to temperatures above 425 ° C., and has a dielectric constant of 3.2 or lower.

６００〜５０００オングストロームの厚さを有し、４５０℃を超えるガラス転移温度と２．２の低い誘電率を有する、約４２５℃の温度に対して熱的に安定した高度の芳香族構造である第２の多孔質ＳｉＬＫ（商標）誘電体層９は、エッチング停止層７上に配置される。   It is a highly aromatic structure that is 600 to 5000 angstroms thick, has a glass transition temperature of over 450 ° C. and a low dielectric constant of 2.2, and is thermally stable to a temperature of about 425 ° C. Two porous SiLK ™ dielectric layers 9 are disposed on the etch stop layer 7.

頂部ハードマスクまたは研磨停止層１１は、上記の方法でポロゲンが除去された第２の多孔質誘電体層９の表面領域上に塗布することができる。   The top hard mask or polishing stop layer 11 can be applied on the surface region of the second porous dielectric layer 9 from which the porogen has been removed by the method described above.

デュアルダマシン・プロセスにより形成された、パターン化された金属ライン１３およびバイア１４は、上記誘電体の多層構造内に形成される。   Patterned metal lines 13 and vias 14 formed by a dual damascene process are formed in the dielectric multilayer structure.

他の低誘電率のスピン・コーティングした材料を誘電体層５および９およびエッチング停止層７用に使用することができる。層５および９用に使用することができる他の材料の例としては、ＧＸ−３ｐ（商標）または他の多孔質低誘電率誘電体がある。この場合、多孔性は、犠牲ポロゲンの分解により形成される。層７用に使用することができる他の材料の例としては、ＨＯＳＰ ＢＥＳｔ（商標）、Ｅｎｓｅｍｂｌｅ（商標）Ｅｔｃｈ Ｓｔｏｐ、Ｅｎｓｅｍｂｌｅ（商標）Ｈａｒｄ Ｍａｓｋ、オルガノ・シルセスキオクサン、ヒドリド・シルセスキオクサン、ヒドリド・オルガノ・シルセスキオクサン、シロキサン、または多孔質誘電体に対してエッチング選択性を有する他のスピンオン材料がある。   Other low dielectric constant spin-coated materials can be used for dielectric layers 5 and 9 and etch stop layer 7. Examples of other materials that can be used for layers 5 and 9 are GX-3p ™ or other porous low dielectric constant dielectrics. In this case, the porosity is formed by decomposition of the sacrificial porogen. Examples of other materials that can be used for layer 7 include HOSP BESt ™, Ensemble ™ Etch Stop, Ensemble ™ Hard Mask, Organo Silsesquioxane, Hydride Silsesquioxane, Hydride • There are other spin-on materials that have etch selectivity to organosilsesquioxane, siloxane, or porous dielectrics.

本発明による方法
Ａ．誘電体層のスタックの形成
本発明による相互接続構造３は、スピンオン技術により基板１またはウェハに塗布することができる。構造３内の第１の層５は、好適には、６００〜５０００オングストロームの所望する厚さを有する多孔質低誘電率誘電体であることが好ましい。この低誘電率誘電体は、１０００〜４０００ｒｐｍのスピン速度でスピンオン技術により塗布される。スピニングの後で、基板１は、低誘電率誘電体の溶媒を除去するために、１００〜３５０℃の温度で３０〜１２０秒間ホット・プレート・ベーキングされる。基板１は、次に、酸素制御ホット・プレート上に置かれ、４００℃で５〜１０分間または４００℃で２分間硬化され、その後で４３０℃で２分間硬化される。これらの時間および温度は、第１の層５の膜を不溶性にし、膜の表面のポロゲンを除去するには十分な時間および温度である。 Method A. according to the invention Formation of Dielectric Layer Stack The interconnect structure 3 according to the present invention can be applied to a substrate 1 or wafer by spin-on technology. The first layer 5 in the structure 3 is preferably a porous low dielectric constant dielectric having a desired thickness of 600 to 5000 angstroms. This low dielectric constant dielectric is applied by a spin-on technique at a spin speed of 1000 to 4000 rpm. After spinning, the substrate 1 is hot plate baked at a temperature of 100-350 ° C. for 30-120 seconds to remove the low dielectric constant dielectric solvent. The substrate 1 is then placed on an oxygen controlled hot plate and cured at 400 ° C. for 5-10 minutes or 400 ° C. for 2 minutes, and then cured at 430 ° C. for 2 minutes. These times and temperatures are sufficient to make the film of the first layer 5 insoluble and remove porogen on the surface of the film.

冷却後、２００〜３００オングストロームの所望する厚さを有する埋込エッチング停止層７は、１０００〜４０００ｒｐｍのスピン速度でスピンオン技術により塗布される。次に、ウェハはホット・プレート上に置かれ、溶媒を除去するために１００〜３００℃で３０〜１２０秒間ベーキングされる。次に、ウェハは３００〜４００℃の酸素制御ホット・プレート上に１〜２分間置かれる。この時間により、膜を不溶性にするための十分な架橋が促進される。冷却後、頂部誘電体層９が類似の方法で塗布される。層９は層５と同じ組成であるが、厚さが若干厚い。頂部低誘電率誘電体層９の所望する厚さは６００〜５０００オングストロームである。この層は１０００〜４０００ｒｐｍでスピニングされ、次に溶媒を除去するために、ウェハは１００〜３５０℃で３０〜１２０秒間ホット・プレート・ベーキングされる。   After cooling, a buried etch stop layer 7 having a desired thickness of 200-300 Angstroms is applied by a spin-on technique at a spin speed of 1000-4000 rpm. The wafer is then placed on a hot plate and baked at 100-300 ° C. for 30-120 seconds to remove the solvent. The wafer is then placed on an oxygen controlled hot plate at 300-400 ° C. for 1-2 minutes. This time promotes sufficient crosslinking to render the membrane insoluble. After cooling, the top dielectric layer 9 is applied in a similar manner. Layer 9 has the same composition as layer 5, but is slightly thicker. The desired thickness of the top low dielectric constant dielectric layer 9 is between 600 and 5000 angstroms. This layer is spun at 1000-4000 rpm, and then the wafer is hot plate baked at 100-350 ° C. for 30-120 seconds to remove the solvent.

Ｂ．１回の硬化ステップでの誘電体層のスタックの硬化
この時点で、スタックを架橋し、犠牲ポロゲンを焼却するために、ウェハは、炉内の純粋な窒素（Ｎ2）（非常に低濃度の酸素（Ｏ2）および水（Ｈ2Ｏ）を含む）の雰囲気内に入れられ、３５０〜４５０℃で１５分から３時間の間硬化される。犠牲ポロゲンは熱的に劣化し、次に、誘電体層およびエッチング停止層の自由容積を通して誘電体スタックから拡散しスタック内に多孔質誘電体層が残る。 B. Curing the stack of dielectric layers in a single curing step At this point, to cross-link the stack and incinerate the sacrificial porogen, the wafer is filled with pure nitrogen (N 2 ) (very low concentration) in the furnace. It is placed in an atmosphere of oxygen (O 2 ) and water (including H 2 O) and cured at 350-450 ° C. for 15 minutes to 3 hours. The sacrificial porogen is thermally degraded and then diffuses out of the dielectric stack through the free volume of the dielectric layer and etch stop layer, leaving a porous dielectric layer in the stack.

Ｃ．デュアルダマシン・パターン化のための追加の誘電体層の追加（分散ハードマスク）
すでに説明したように、例えば、米国特許第６，３８３，９２０号に記載されているデュアルダマシン・プロセスを、追加層を追加する際に使用することができる。 C. Addition of additional dielectric layer for dual damascene patterning (distributed hard mask)
As already explained, for example, the dual damascene process described in US Pat. No. 6,383,920 can be used in adding additional layers.

Ｄ．図７のデュアルダマシン構造の完成（標準プロセス・ステップによる）
これは、スピンオン誘電体の底部誘電体内にバイアを形成し、多層の頂部誘電体内にトレンチを形成するステップと、トレンチを少なくとも１つの導電性金属で満たすステップと、ハードマスクまたは研磨停止層上の導電性金属ストッピングを平らにするステップとを含む標準デュアルダマシンＢＥＯＬ（ラインの背面の端部）処理である。 D. Completion of the dual damascene structure of Fig. 7 (with standard process steps)
This includes forming a via in the bottom dielectric of the spin-on dielectric, forming a trench in the multilayer top dielectric, filling the trench with at least one conductive metal, and on the hard mask or polish stop layer. A standard dual damascene BEOL (back end of line) process that includes flattening the conductive metal stop.

例１：多孔質ＳｉＬＫ（商標）／ＨＯＳＰ（商標）／多孔質ＳｉＬＫ（商標）構造の作成
Ａ．図１に示す誘電体層のスタックの形成

Figure 0004437922
Example 1: Preparation of porous SiLK ™ / HOSP ™ / porous SiLK ™ structure Formation of a stack of dielectric layers shown in FIG.
Figure 0004437922

上記の表Ｉおよび図８を参照すると、ステップ２０において、直径２００ｍｍのシリコン・ウェハ基板が、ＡＰ４０００の溶液をウェハに塗布することにより接着力促進剤により処理され、その後で３０００ｒｐｍで３０秒間スピニングされる。次に、ステップ２２において、ウェハが、１回目のホット・プレート・ベーキングを行うために、１８５℃で９０秒間ホット・プレートの上に置かれる。   Referring to Table I above and FIG. 8, in step 20, a 200 mm diameter silicon wafer substrate is treated with an adhesion promoter by applying a solution of AP4000 to the wafer and then spun at 3000 rpm for 30 seconds. The Next, in step 22, the wafer is placed on the hot plate at 185 ° C. for 90 seconds for the first hot plate baking.

ウェハを室温まで冷却した後で、ステップ２４において、低誘電率誘電体（多孔質ＳｉＬＫ（商標））の第１の層が塗布される（図１の層５）。ＳｉＬＫ（商標）溶液がウェハ上に置かれ、ウェハが３０００ｒｐｍで３０秒間スピニングされる。スピニング後、ステップ２６（第２のホット・プレート・ベーキング）において、溶媒の一部を乾かすために、ウェハが１５０℃のホット・プレート上に２分間置かれる。次に、ウェハは４００℃のホット・プレートに移され、５分間放置される。別の方法としては、ステップ２６において、ウェハは、溶媒の一部を乾かすために１５０℃のホット・プレート上に２分間置かれ、４００℃のホット・プレートに移され、２分間放置される。次に、４３０℃のホット・プレートに移され、２分間放置される。時間および温度スケジュールは、膜を不溶性にし、表面付近の犠牲ポロゲンを焼却するのに十分なものでなければならない。   After cooling the wafer to room temperature, a first layer of low dielectric constant dielectric (porous SiLK ™) is applied in step 24 (layer 5 in FIG. 1). A SiLK ™ solution is placed on the wafer and the wafer is spun at 3000 rpm for 30 seconds. After spinning, in step 26 (second hot plate baking), the wafer is placed on a hot plate at 150 ° C. for 2 minutes to dry some of the solvent. The wafer is then transferred to a 400 ° C. hot plate and left for 5 minutes. Alternatively, in step 26, the wafer is placed on a 150 ° C. hot plate for 2 minutes to dry some of the solvent, transferred to a 400 ° C. hot plate, and left for 2 minutes. It is then transferred to a 430 ° C. hot plate and left for 2 minutes. The time and temperature schedule must be sufficient to render the membrane insoluble and incinerate the sacrificial porogen near the surface.

次に、ウェハは冷却され、スピナーに戻される。ステップ２８において、３０００ｒｐｍのスピニング速度で、膜の厚さを２５０Åにするように希釈したＨＯＳＰ（商標）の溶液がウェハに塗布され、エッチング停止層７（図１）を形成するために、３０００ｒｐｍで３０秒間スピニングした。スピニング後、ステップ３０（第３のホット・プレート・ベーキング）において、溶媒の一部を乾かすために、ウェハは１５０℃のホット・プレート上に２分間置かれる。次に、膜の一部を架橋するために、ウェハは４００℃のホット・プレートに移され、２分間放置される。この時間および温度は、膜を不溶性にするのに十分なものである。   The wafer is then cooled and returned to the spinner. In step 28, at a spinning speed of 3000 rpm, a solution of HOSP ™ diluted to a film thickness of 250 mm is applied to the wafer at 3000 rpm to form the etch stop layer 7 (FIG. 1). Spinned for 30 seconds. After spinning, in step 30 (third hot plate baking), the wafer is placed on a 150 ° C. hot plate for 2 minutes to dry some of the solvent. The wafer is then transferred to a 400 ° C. hot plate and allowed to stand for 2 minutes to crosslink a portion of the film. This time and temperature are sufficient to render the membrane insoluble.

ステップ３２において、層９を形成するために、多孔質ＳｉＬＫの第２の層が、第１の層と類似の方法で塗布される（図１）。多孔質ＳｉＬＫがウェハに塗布され、ウェハが３０００ｒｐｍで３０秒間スピニングされる。ステップ３４（第４のホット・プレート・ベーキング）において、溶媒の一部を乾かすためにウェハは１５０℃のホット・プレート上に２分間置かれる。   In step 32, a second layer of porous SiLK is applied in a manner similar to the first layer to form layer 9 (FIG. 1). Porous SiLK is applied to the wafer and the wafer is spun at 3000 rpm for 30 seconds. In step 34 (fourth hot plate baking), the wafer is placed on a 150 ° C. hot plate for 2 minutes to dry some of the solvent.

ステップ３６において、ウェハは酸素制御オーブン内に置かれ、ＳｉＬＫおよびエッチング停止層を硬化し、層間の架橋を促進し、およびポロゲンを熱により劣化し焼却するために、４３０℃で８０分間硬化される。   In step 36, the wafer is placed in an oxygen controlled oven and cured at 430 ° C. for 80 minutes in order to cure the SiLK and etch stop layers, promote cross-linking between the layers, and thermally degrade and incinerate the porogen. .

Ｃ．デュアルダマシン・パターン化のための追加誘電体層の追加（分散ハードマスク）
上記の層を含む硬化したウェハをＰＥＣＶＤ反応装置内に置き、窒化シリコンの３５０オングストロームの厚さの層を３５０℃で堆積し、次に３５０℃で二酸化シリコン（ＳｉＯ2）の１５００オングストロームの層を堆積した。これにより、例１の誘電体の多層の形成が完了する。 C. Addition of additional dielectric layer for dual damascene patterning (distributed hard mask)
The cured wafer containing the above layers is placed in a PECVD reactor and a 350 Å thick layer of silicon nitride is deposited at 350 ° C., followed by a 1500 Å layer of silicon dioxide (SiO 2 ) at 350 ° C. Deposited. This completes the formation of the dielectric multilayer of Example 1.

Ｄ．図７のデュアルダマシン構造の完成
次に、例えば、米国特許第６，３８３，９２０号の記載に従ってリソグラフィおよびエッチング・プロセスを行う。次に、デュアルダマシン構造が、業界では周知の方法の標準プロセスで完成する（エッチングしたトレンチおよびバイア開口部をライナーおよび次に銅（Ｃｕ）で満たし、ＣＭＰで銅を平らにする）。 D. Completion of the Dual Damascene Structure of FIG. 7 Next, lithography and etching processes are performed, for example, as described in US Pat. No. 6,383,920. The dual damascene structure is then completed with standard processes well known in the industry (filling the etched trench and via openings with a liner and then copper (Cu) and leveling the copper with CMP).

最後のＣＭＰプロセス中に、ステップＣで堆積された二酸化シリコンの層が除去され、図７の構造が残る。都合のよいことに、図７のすべての誘電体層（５、７および９）は、１つのスピニング／塗布ツールで３つの層を順次塗布した後で、１回の炉硬化ステップ中にすでに硬化されている。   During the final CMP process, the silicon dioxide layer deposited in step C is removed, leaving the structure of FIG. Conveniently, all the dielectric layers (5, 7 and 9) in FIG. 7 are already cured during one furnace curing step after the three layers have been applied sequentially with one spinning / coating tool. Has been.

本発明によるもう１つの構造
図９を参照すると、例えば、集積回路を形成することができる構造は、基板１０１、第１の多孔質誘電体層１０５、および第２の多孔質誘電体層１１３を含む。当業者であれば周知のように、エッチング停止層１０９を誘電体層１０５と１１３との間に配置することができる。基板１０１は、通常、シリコンからなり、誘電体、金属領域、接着力促進剤、またはこれらの任意の組合わせを含むことができる。基板１０１としては、異なる組成の半導体ウェハを使用することができ、多孔質誘電体層１０５および１１３は、多孔質ＳｉＬＫ（商標）という名称で販売されている材料（Ｄｏｗ Ｃｈｅｍｉｃａｌ社独自の有機超低誘電体層間誘電体樹脂）から形成することができる。他の使用できる材料としては、ＧＸ−３ｐ（商標）または他の多孔質低誘電率誘電体等がある。 Another Structure According to the Invention Referring to FIG. 9, for example, a structure capable of forming an integrated circuit includes a substrate 101, a first porous dielectric layer 105, and a second porous dielectric layer 113. Including. As known to those skilled in the art, an etch stop layer 109 can be disposed between the dielectric layers 105 and 113. The substrate 101 is typically made of silicon and can include dielectrics, metal regions, adhesion promoters, or any combination thereof. As the substrate 101, semiconductor wafers having different compositions can be used. The porous dielectric layers 105 and 113 are made of a material sold under the name of porous SiLK (trademark) (Dow Chemical's original organic ultra-low Dielectric interlayer dielectric resin). Other materials that can be used include GX-3p ™ or other porous low dielectric constant dielectrics.

図１０を参照すると、本発明によれば、０．３ＭＰａ−ｍ1/2より大きい破壊靱性を有する非多孔質誘電体層１０７が、多孔質誘電体層１０５とエッチング停止層１０９の間に供給される。誘電体層１０７は、約２５〜１５０オングストロームの厚さを有することができる。誘電体層１０７は、上記国際特許出願ＷＯ００／４０６３７号に記載されているように、ネットワーク密度が減少したために多孔質ＳｉＬＫ（商標）と比較すると破壊靱性が増大している。この構造は、多孔質ＳｉＬＫ（商標）層と同じ反応機能を有し、多孔質ＳｉＬＫ（商標）層と架橋することができる。層１０７は、好適には、４３０℃を超えるガラス転移温度と約２．６５の低い誘電率を有する、約４２５℃の温度に対して熱的に安定した高度の芳香族構造であることが好ましい。 Referring to FIG. 10, according to the present invention, a non-porous dielectric layer 107 having a fracture toughness greater than 0.3 MPa-m 1/2 is supplied between the porous dielectric layer 105 and the etch stop layer 109. Is done. The dielectric layer 107 can have a thickness of about 25 to 150 Angstroms. As described in the above-mentioned international patent application WO 00/40637, the dielectric layer 107 has an increased fracture toughness compared to porous SiLK ™ due to a decrease in network density. This structure has the same reaction function as the porous SiLK ™ layer and can be cross-linked with the porous SiLK ™ layer. Layer 107 is preferably a highly aromatic structure that is thermally stable to a temperature of about 425 ° C., with a glass transition temperature above 430 ° C. and a low dielectric constant of about 2.65. .

図１１の構造は、図１０の構造と類似しているが、層１０７を含まない。代わりに、図１１の構造は、エッチング停止層１０９と多孔質誘電体層１１３の間に配置されている層１１１を含む。層１１１は、位置を除けば、すべての点で層１０７に類似している。   The structure of FIG. 11 is similar to the structure of FIG. 10 but does not include the layer 107. Instead, the structure of FIG. 11 includes a layer 111 disposed between the etch stop layer 109 and the porous dielectric layer 113. Layer 111 is similar to layer 107 in all respects except for the position.

図１２を参照すると、この図の構造は、上記特性を有する層１０７と層１１１の両方を含む。   Referring to FIG. 12, the structure of this figure includes both layer 107 and layer 111 having the above characteristics.

より具体的な例を図１３を参照しながら以下に説明する。   A more specific example will be described below with reference to FIG.

例２：基板／多孔質ＳｉＬＫ（商標）／薄いＳｉＬＫ（商標）層／ＨＯＳＰ ＢＥＳｔ（商標）／薄いＳｉＬＫ（商標）層／多孔質ＳｉＬＫ（商標）
図１３は、本発明のもう１つの特定の実施形態の略図である。基板１０１は、トランジスタおよび導体素子のアレイを含むことができる。本発明による相互接続構造１０３は、基板１０１上に配置されている。構造１０３は、６００〜５０００オングストロームの厚さを有し、約４５０℃を超えるガラス転移温度と約２．２の低い誘電率を有する、約４２５℃の温度に対して熱的に安定した高度の芳香族構造を有する第１の多孔質ＳｉＬＫ（商標）誘電体層１０５からなる。 Example 2: Substrate / porous SiLK ™ / thin SiLK ™ layer / HOSP BESt ™ / thin SiLK ™ layer / porous SiLK ™
FIG. 13 is a schematic diagram of another particular embodiment of the present invention. The substrate 101 can include an array of transistors and conductor elements. An interconnect structure 103 according to the present invention is disposed on a substrate 101. Structure 103 has a thickness of 600-5000 Angstroms, has a glass transition temperature above about 450 ° C. and a low dielectric constant of about 2.2, and is thermally stable to a temperature of about 425 ° C. It comprises a first porous SiLK ™ dielectric layer 105 having an aromatic structure.

０．３０ＭＰａ−ｍ1/2より大きい破壊靱性を有し、約２５〜１５０オングストロームの厚さを有する薄い非多孔質ＳｉＬＫ（商標）層１０７は、第１の多孔質ＳｉＬＫ層１０５上に配置されている。すでに説明したように、ネットワーク密度が減少しているので、多孔質ＳｉＬＫと比較した場合、層１０７の破壊靱性は増大している。この構造は、多孔質ＳｉＬＫ層１０５と同じ反応機能を有し、多孔質ＳｉＬＫ層と架橋することができる。層１０７は、約４３０℃を超えるガラス転移温度と約２．６５の低い誘電率を有する、約４２５℃の温度に対して熱的に安定した高度の芳香族構造である。 A thin non-porous SiLK ™ layer 107 having a fracture toughness greater than 0.30 MPa-m 1/2 and a thickness of about 25-150 Å is disposed on the first porous SiLK layer 105. ing. As already explained, the fracture toughness of the layer 107 is increased when compared to porous SiLK due to the reduced network density. This structure has the same reaction function as the porous SiLK layer 105 and can be cross-linked with the porous SiLK layer. Layer 107 is a highly aromatic structure that is thermally stable to a temperature of about 425 ° C. with a glass transition temperature above about 430 ° C. and a low dielectric constant of about 2.65.

厚さ２００〜６００オングストローム（より好適には、２００〜３００オングストローム）で、多孔質誘電体に少なくとも１０：１のエッチング選択性を与える原子組成を有するＨＯＳＰ ＢＥＳｔ（商標）（スピンオン・ハイブリッド有機／無機低誘電率誘電体）エッチング停止層１０９は、薄いＳｉＬＫ（商標）層１０７上に配置される。層１０９の材料は、ＳｉＬＫ（商標）に対して高い接着力を有し、約４５０℃を超える温度に対して熱的に安定であり、約２．７の低い誘電率を有する。   HOSP BESt ™ (spin-on hybrid organic / inorganic) 200-600 angstroms thick (more preferably 200-300 angstroms) and having an atomic composition that provides an etch selectivity of at least 10: 1 to the porous dielectric A low dielectric constant) etch stop layer 109 is disposed on the thin SiLK ™ layer 107. The material of layer 109 has high adhesion to SiLK ™, is thermally stable to temperatures above about 450 ° C., and has a low dielectric constant of about 2.7.

０．３０ＭＰａ−ｍ1/2より大きい破壊靱性を有し、約２５〜１５０オングストロームの厚さを有する薄い非多孔質ＳｉＬＫ層１１１は、エッチング停止層１０９上に配置されている。層１１１の破壊靱性は、ネットワーク密度が減少したために多孔質ＳｉＬＫ（商標）と比較すると増大している。層１１１は、多孔質ＳｉＬＫ（商標）層と同じ反応機能を有し、多孔質ＳｉＬＫ（商標）層と架橋することができる。層１１１は、約４３０℃を超えるガラス転移温度と約２．６５の低い誘電率を有する、約４２５℃の温度に対して熱的に安定した高度の芳香族構造である。 A thin non-porous SiLK layer 111 having a fracture toughness greater than 0.30 MPa-m 1/2 and a thickness of about 25-150 Å is disposed on the etch stop layer 109. The fracture toughness of layer 111 is increased compared to porous SiLK ™ due to the reduced network density. Layer 111 has the same reaction function as the porous SiLK ™ layer and can be cross-linked with the porous SiLK ™ layer. Layer 111 is a highly aromatic structure that is thermally stable to a temperature of about 425 ° C. with a glass transition temperature above about 430 ° C. and a low dielectric constant of about 2.65.

約６００〜５０００オングストロームの厚さを有し、約４５０℃を超えるガラス転移温度と約２．２の低い誘電率を有する、約４２５℃の温度に対して熱的に安定した高度の芳香族構造を有する第２の多孔質ＳｉＬＫ誘電体層１１３は、薄いＳｉＬＫ（商標）層１１１の上に配置される。   A highly aromatic structure thermally stable to a temperature of about 425 ° C. having a glass transition temperature of greater than about 450 ° C. and a low dielectric constant of about 2.2, having a thickness of about 600-5000 Å A second porous SiLK dielectric layer 113 having is disposed on the thin SiLK ™ layer 111.

上記米国特許第６，３８３，９２０号に記載されているようなデュアルダマシン・プロセスにより形成されたパターン化された金属ライン１１７およびバイア１１８は、図１３の誘電体の多層内に形成される。   Patterned metal lines 117 and vias 118 formed by a dual damascene process as described in US Pat. No. 6,383,920 are formed in the dielectric multilayer of FIG.

当業者であれば周知のように、他の低誘電率スピン・コーティングされた誘電体を、誘電体層１０５および１１３用に、エッチング停止層１０９用に、また薄い靱性強化層１０７および１１１用に使用することができる。   As is well known to those skilled in the art, other low dielectric constant spin coated dielectrics are used for dielectric layers 105 and 113, for etch stop layer 109, and for thin toughening layers 107 and 111. Can be used.

本発明のもう１つの構造を製造するための一般的な方法
一般的な方法のステップ
Ａ．誘電体層のスタックの塗布
本発明の相互接続構造１０３は、スピンオン技術により基板１０１に塗布される。構造内の第１の層１０５は、好適には、６００〜５０００Åの所望する厚さを有する多孔質低誘電率誘電体であることが好ましい。この低誘電率誘電体は、１０００〜４０００ｒｐｍのスピン速度でスピンオン技術により塗布される。スピニングの後で、溶媒を乾かし、膜を不溶性にするために、低誘電率誘電体は２００〜４００℃の温度で１〜２分間ホット・プレート・ベーキングされる。これらの時間および温度は、ポロゲンを除去しないで、膜を不溶性にするには十分な時間および温度である。冷却後、底部の多孔質誘電体層と架橋することができる０．３０ＭＰａ−ｍ1/2１０７より大きい破壊靱性を有し、約２５〜１５０オングストロームの厚さを有する誘電体の薄い層が、スピン・コーティングにより塗布される。スピニングの後で、溶媒を乾かし、膜を不溶性にするために、誘電体は２００〜４００℃で１〜２分間ホット・プレート・ベーキングされる。冷却後、約２００〜６００オングストロームの所望する厚さを有する埋込ＲＩＥエッチング停止層１０９が、１０００〜４０００ｒｐｍのスピニング速度でスピンオン技術により塗布される。エッチング停止層は、溶媒を乾かし、膜を不溶性にするために、２００〜４００℃の温度で１〜２分間ホット・プレート・ベーキングされる。この時間は、膜を不溶性にするために十分な架橋を促進する。冷却後、頂部の多孔質誘電体層と架橋することができる、０．３０ＭＰａ−ｍ1/2１１１より大きい破壊靱性を有し、２５〜１５０オングストロームの厚さを有する誘電体の第２の薄い層が、スピン・コーティングにより塗布される。スピニングの後で、低誘電率誘電体は、溶媒を乾かし、膜を不溶性にするために２００〜４００℃で１〜２分間ホット・プレート・ベーキングされる。冷却後、頂部誘電体層１１３が、類似の方法で塗布される。層１１３は、層１０５と同じ組成を有することができるが、厚さは若干厚い。頂部低誘電率誘電体層１１３の所望する厚さは、約６００〜５０００オングストロームである。この層は、１０００〜４０００ｒｐｍでスピニングされ、次に溶媒の一部を乾かすために、約１００〜４００℃で約３０〜１２０秒間ホット・プレート・ベーキングされる。 General Method for Manufacturing Another Structure of the Invention Step A. General Method Application of Stack of Dielectric Layers The interconnect structure 103 of the present invention is applied to the substrate 101 by spin-on technology. The first layer 105 in the structure is preferably a porous low dielectric constant dielectric having a desired thickness of 600-5000 mm. This low dielectric constant dielectric is applied by a spin-on technique at a spin speed of 1000 to 4000 rpm. After spinning, the low dielectric constant dielectric is hot plate baked at a temperature of 200-400 ° C. for 1-2 minutes to dry the solvent and render the film insoluble. These times and temperatures are sufficient to make the membrane insoluble without removing the porogen. After cooling, a thin layer of dielectric having a fracture toughness greater than 0.30 MPa-m 1/2 107 and having a thickness of about 25-150 Angstroms that can crosslink with the bottom porous dielectric layer is Applied by spin coating. After spinning, the dielectric is hot plate baked at 200-400 ° C. for 1-2 minutes to dry the solvent and render the film insoluble. After cooling, a buried RIE etch stop layer 109 having a desired thickness of about 200-600 Angstroms is applied by a spin-on technique at a spinning speed of 1000-4000 rpm. The etch stop layer is hot plate baked at a temperature of 200-400 ° C. for 1-2 minutes to dry the solvent and render the film insoluble. This time promotes sufficient crosslinking to render the membrane insoluble. After cooling, a second thin film of dielectric that can crosslink with the top porous dielectric layer and has a fracture toughness greater than 0.30 MPa-m 1/2 111 and a thickness of 25-150 Å The layer is applied by spin coating. After spinning, the low dielectric constant dielectric is hot plate baked at 200-400 ° C. for 1-2 minutes to dry the solvent and render the film insoluble. After cooling, the top dielectric layer 113 is applied in a similar manner. Layer 113 can have the same composition as layer 105, but is slightly thicker. The desired thickness of the top low dielectric constant dielectric layer 113 is about 600-5000 Angstroms. This layer is spun at 1000-4000 rpm and then hot plate baked at about 100-400 ° C. for about 30-120 seconds to dry some of the solvent.

Ｂ．１回の硬化ステップでの誘電体層のスタックの硬化
この時点で、ウェハは、スタックを架橋し、犠牲ポロゲンを焼却するために、炉内の純粋な窒素（Ｎ2）（非常に低濃度の酸素（Ｏ2）および水（Ｈ2Ｏ）を含む）の雰囲気内に置かれ、約３００〜４５０℃で約１５分〜３時間硬化される。 B. Curing the dielectric layer stack in a single curing step At this point, the wafer is pure nitrogen (N 2 ) (very low concentration) in the furnace to cross-link the stack and incinerate the sacrificial porogen. It is placed in an atmosphere of oxygen (O 2 ) and water (including H 2 O) and cured at about 300-450 ° C. for about 15 minutes to 3 hours.

Ｃ．デュアルダマシン・パターン化のための追加の誘電体層の追加（分散ハードマスク）
このステップおよび次のステップについては、上記米国特許第６，３８３，９２０号を参照されたい。 C. Addition of additional dielectric layer for dual damascene patterning (distributed hard mask)
See US Pat. No. 6,383,920 above for this and next steps.

Ｄ．図１３のデュアルダマシン構造の完成（標準プロセス・ステップによる）
好ましい実施形態の製造方法
（多孔質ＳｉＬＫ（商標）／薄いＳｉＬＫ（商標）層／ＨＯＳＰ ＢＥＳｔ（商標）／薄いＳｉＬＫ（商標）層／多孔質ＳｉＬＫ（商標）） D. Completion of the dual damascene structure of FIG. 13 (with standard process steps)
Preferred Embodiment Manufacturing Method (Porous SiLK ™ / Thin SiLK ™ Layer / HOSP BESt ™ / Thin SiLK ™ Layer / Porous SiLK ™)

Ａ．誘電体層のスタックの塗布
低誘電率誘電体多孔質ＳｉＬＫ（商標）の第１の層は、スピン・コーティングにより基板に塗布される（図１３の層１０５）。スピニングの後で、ウェハは溶媒の一部を乾かすために、２５０℃のホット・プレート上に２分間置かれる。次に、ウェハは３１０℃のホット・プレートに移され、２分間放置され、そして４００℃のホット・プレートに移され、２分間放置される。この時間および温度は、膜を不溶性にするのに十分な時間および温度である。 A. Application of Stack of Dielectric Layers A first layer of low dielectric constant dielectric porous SiLK ™ is applied to the substrate by spin coating (layer 105 in FIG. 13). After spinning, the wafer is placed on a hot plate at 250 ° C. for 2 minutes to dry some of the solvent. The wafer is then transferred to a 310 ° C. hot plate and left for 2 minutes, and then transferred to a 400 ° C. hot plate and left for 2 minutes. This time and temperature is sufficient to make the membrane insoluble.

例えば、３０００ｒｐｍのスピニング速度で膜の厚さを約１００Åにするために希釈した、ページ１７の国際特許出願ＷＯ００／４０６３７号に記載の表ＩＩ、樹脂Ｉの組成のＳｉＬＫ（商標）の溶液が、層１０７を形成するためにウェハに塗布され、３０００ｒｐｍで３０秒間スピニングされる（図１３）。スピニング後、ウェハは、溶媒を乾かすために、３１０℃で１分間ホット・プレート上に置かれる。次に、ウェハは、膜の一部を架橋するために、４００℃のホット・プレートに移され、２分間放置される。この時間および温度は、膜を不溶性にするのに十分な時間および温度である。   For example, a solution of SiLK ™ in Table II, resin I composition described in International Patent Application WO 00/40637, page 17, diluted to a membrane thickness of about 100 mm at a spinning speed of 3000 rpm, It is applied to the wafer to form layer 107 and spun at 3000 rpm for 30 seconds (FIG. 13). After spinning, the wafer is placed on a hot plate at 310 ° C. for 1 minute to dry the solvent. The wafer is then transferred to a 400 ° C. hot plate and allowed to stand for 2 minutes in order to crosslink part of the film. This time and temperature is sufficient to make the membrane insoluble.

３０００ｒｐｍのスピニング速度で膜の厚さを２５０オングストロームにするように希釈したＨＯＳＰ ＢＥＳｔ（商標）の溶液を、層１０９を形成するためにウェハに塗布し、３０００ｒｐｍで３０秒間スピニングする（図１３）。スピニング後、膜を乾かしその一部を架橋するために、ウェハを３１０℃で２分間ホット・プレート上に置く。この時間および温度は、膜を不溶性にするのに十分な時間および温度である。   A solution of HOSP BESt ™ diluted to a film thickness of 250 Å at a spinning speed of 3000 rpm is applied to the wafer to form layer 109 and spun at 3000 rpm for 30 seconds (FIG. 13). After spinning, the wafer is placed on a hot plate at 310 ° C. for 2 minutes in order to dry the film and crosslink some of it. This time and temperature is sufficient to make the membrane insoluble.

３０００ｒｐｍのスピニング速度で膜の厚さを１００オングストロームにするように希釈したＳｉＬＫ（商標）の溶液を、層１１１を形成するためにウェハに塗布し、３０００ｒｐｍで３０秒間スピニングする（図１３）。スピニング後、溶媒の一部を乾かすために、ウェハを３１０℃で１分間ホット・プレート上に置く。次に、膜の一部を架橋するために、ウェハを４００℃のホット・プレートに移し、２分間放置する。この時間および温度は、膜を不溶性にするのに十分な時間および温度である。次に、ウェハを冷却し、スピナーに戻す。   A solution of SiLK ™ diluted to a film thickness of 100 Å at a spinning speed of 3000 rpm is applied to the wafer to form layer 111 and spun at 3000 rpm for 30 seconds (FIG. 13). After spinning, the wafer is placed on a hot plate at 310 ° C. for 1 minute to dry some of the solvent. The wafer is then transferred to a 400 ° C. hot plate and allowed to stand for 2 minutes in order to crosslink a portion of the film. This time and temperature is sufficient to make the membrane insoluble. The wafer is then cooled and returned to the spinner.

層１１３を形成するために、多孔質ＳｉＬＫ（商標）の第２の層が、第１の層と類似の方法で塗布される（図１３）。多孔質ＳｉＬＫ（商標）がウェハに塗布され、ウェハが３０００ｒｐｍで３０秒間スピニングされる。溶媒の一部を乾かすためにウェハは２５０℃のホット・プレート上に２分間置かれる。   To form layer 113, a second layer of porous SiLK ™ is applied in a manner similar to the first layer (FIG. 13). Porous SiLK ™ is applied to the wafer and the wafer is spun at 3000 rpm for 30 seconds. The wafer is placed on a 250 ° C. hot plate for 2 minutes to dry some of the solvent.

この時点で、ウェハは酸素制御オーブン内に置かれ、ＳｉＬＫおよびエッチング停止層を硬化し、層間の架橋を促進し、およびポロゲンを熱により劣化し焼却するために、４３０℃で８０分間硬化される。   At this point, the wafer is placed in an oxygen controlled oven and cured at 430 ° C. for 80 minutes to cure the SiLK and etch stop layers, promote cross-linking between the layers, and thermally degrade and incinerate the porogen. .

Ｃ．デュアルダマシン・パターン化のための追加誘電体層の追加（分散ハードマスク）
上記の層を含む硬化したウェハをＰＥＣＶＤ反応装置内に置き、窒化シリコン１１５の３５０オングストロームの厚さの層を３５０℃で堆積し、次に３５０℃で二酸化シリコン（ＳｉＯ2）の１５００オングストロームの層を堆積した。これにより、例２の誘電体の多層の形成が完了する。 C. Addition of additional dielectric layer for dual damascene patterning (distributed hard mask)
The cured wafer containing the above layers is placed in a PECVD reactor and a 350 Å thick layer of silicon nitride 115 is deposited at 350 ° C., followed by a 1500 Å layer of silicon dioxide (SiO 2 ) at 350 ° C. Deposited. This completes the formation of the dielectric multilayer of Example 2.

Ｄ．図１３のデュアルダマシン構造の完成
次に、上記米国特許第６，３８３，９２０号の記載に従って、リソグラフィおよびエッチング・プロセスを行う。次に、デュアルダマシン構造が、業界では周知の方法の標準プロセスで完成する（エッチングしたトレンチおよびバイア開口部をライナーおよび次に銅で満たし、ＣＭＰで銅を平らにする）。 D. Completion of the Dual Damascene Structure of FIG. 13 Next, lithography and etching processes are performed as described in US Pat. No. 6,383,920. The dual damascene structure is then completed using standard processes in a manner well known in the industry (filling the etched trench and via openings with a liner and then copper and leveling the copper with CMP).

最後のＣＭＰプロセス中に、ステップＣで堆積された二酸化シリコンの層が除去され、図１３の構造が残る。図１３のすべての誘電体層（１０５、１０７、１０９、１１１および１１３）が、１つのスピニング／塗布ツールで５つの層を順次塗布した後で、１回の炉硬化ステップですでに硬化していることに留意されたい。   During the final CMP process, the silicon dioxide layer deposited in step C is removed, leaving the structure of FIG. All dielectric layers (105, 107, 109, 111 and 113) in FIG. 13 have already been cured in one furnace curing step after 5 layers have been applied sequentially with one spinning / application tool. Please note that.

それ故、本発明の構造は、従来の埋込エッチング停止構造と比較した場合、接着力が改善される。何故なら、表面の孔を除去することにより、非多孔質層とエッチング停止層との間の接触表面積が増大し、共有結合が形成され、１つのネットワークを生成するからである。   Therefore, the structure of the present invention has improved adhesion when compared to conventional buried etch stop structures. This is because removing surface pores increases the surface area of contact between the non-porous layer and the etch stop layer, forming covalent bonds and creating a network.

靱性は、誘電体スタックの応力が増大したエリア内の界面の近くに、丈夫な材料を内蔵させることにより増大することができる。このタイプの丈夫な材料は、多孔質誘電体が必要とする非常に小さな孔をサポートするのに必要な特性を有していない場合があるので、多孔質誘電体用のマトリックスとして使用することはできない。   Toughness can be increased by incorporating a tough material near the interface in the area of the dielectric stack where the stress is increased. This type of rugged material may not have the necessary properties to support the very small pores required by porous dielectrics, so it can be used as a matrix for porous dielectrics. Can not.

エッチング停止層と多孔質誘電体層との間に非多孔質誘電体層を内蔵させることにより、またエッチング停止層の底部の孔を除去することによりラインをもっと平滑にすることができる。特に、デュアルダマシン・プロセスの場合、キャップ解放ステップを含むＲＩＥプロセスの最後のステップにより、エッチング停止層およびエッチング停止層のすぐ下の誘電体の頂部上のランディングを貫通するライン底部エッチングを行うことができる。バイア・レベルの多孔質誘電体およびエッチング停止層間に薄く密度が高い誘電体を内蔵させると、エッチング停止層のすぐ下に多孔質誘電体を有する従来の構造と比較した場合、ラインの粗面がもっと滑らかになる。   By incorporating a non-porous dielectric layer between the etch stop layer and the porous dielectric layer, and by removing the holes at the bottom of the etch stop layer, the line can be made more smooth. In particular, in the case of a dual damascene process, the last step of the RIE process, including the cap release step, can perform a line bottom etch through the etch stop layer and the landing on the top of the dielectric just below the etch stop layer. it can. The inclusion of a thin dielectric layer between the via-level porous dielectric and the etch stop layer results in a rough line surface when compared to a conventional structure with a porous dielectric directly under the etch stop layer. It becomes smoother.

本発明によるいくつかの実施形態を図示し、説明してきたが、当業者であればすぐに思い付く多くの変更を本発明に対して行うことができることをはっきりと理解されたい。それ故、本発明は、図示し説明した詳細な点に制限されるものではなく、すべての変更および修正は添付の特許請求の範囲に含まれる。   While several embodiments according to the present invention have been illustrated and described, it should be clearly understood that many changes can be made to the present invention that will readily occur to those skilled in the art. Accordingly, the invention is not limited to the details shown and described, but all changes and modifications are within the scope of the appended claims.

ＲＩＥおよび金属化を行う前の、埋込エッチング停止層を含む従来技術の多孔質誘電体の略図である。1 is a schematic illustration of a prior art porous dielectric including a buried etch stop layer prior to RIE and metallization. ＲＩＥおよび金属化を行う前の、埋込エッチング停止層を含む従来技術の多孔質誘電体の略図である。1 is a schematic illustration of a prior art porous dielectric including a buried etch stop layer prior to RIE and metallization. ＲＩＥおよび金属化を行う前の、バイア・レベルの表面付近のポロゲンの一部を焼却した、本発明の構造の略図である。1 is a schematic representation of the structure of the present invention in which a portion of the porogen near the via level surface was incinerated prior to RIE and metallization. ＲＩＥおよび金属化を行う前の、バイア・レベルの表面付近のポロゲンの一部を焼却した、本発明の構造の略図である。1 is a schematic representation of the structure of the present invention in which a portion of the porogen near the via level surface was incinerated prior to RIE and metallization. ＲＩＥおよび金属化を行う前の、バイア・レベルの表面付近のポロゲンの一部を焼却した、本発明の構造の略図である。1 is a schematic representation of the structure of the present invention in which a portion of the porogen near the via level surface was incinerated prior to RIE and metallization. ＲＩＥおよび金属化を行う前の、バイア・レベルの表面付近のポロゲンの一部を焼却した、本発明の構造の略図である。1 is a schematic representation of the structure of the present invention in which a portion of the porogen near the via level surface was incinerated prior to RIE and metallization. ＲＩＥおよび金属化を行った後の本発明の構造の略図である。1 is a schematic representation of the structure of the present invention after performing RIE and metallization. 図２の構造を製造する方法のプロセスのフローチャートである。3 is a flowchart of a process of a method of manufacturing the structure of FIG. ＲＩＥおよび金属化を行う前の、従来技術による埋込エッチング停止層を含む多孔質誘電体の略図である。1 is a schematic illustration of a porous dielectric including a buried etch stop layer according to the prior art prior to RIE and metallization. ＲＩＥおよび金属化を行う前の、エッチング停止層の下の薄い層を有する本発明による構造の略図である。1 is a schematic illustration of a structure according to the present invention having a thin layer under an etch stop layer prior to performing RIE and metallization. ＲＩＥおよび金属化を行う前の、エッチング停止層の上の薄い層を有する本発明による構造の略図である。1 is a schematic illustration of a structure according to the invention having a thin layer on top of an etch stop layer prior to performing RIE and metallization. ＲＩＥおよび金属化の前にエッチング停止層の上下の両方に薄い層を有する本発明による構造の略図である。1 is a schematic illustration of a structure according to the invention having thin layers both above and below the etch stop layer prior to RIE and metallization. ＲＩＥおよび金属化を行った後の本発明による構造の略図である。1 is a schematic illustration of a structure according to the present invention after performing RIE and metallization.

Claims (25)

基板上の電気的相互接続構造であって、
多孔性ＳｉＬＫ（商標）の表面付近のポロゲンの一部を焼却することにより前記ポロゲンが除去された表面領域を含む多孔質ＳｉＬＫ（商標）からなる第１の多孔質誘電体層と、
前記第１の多孔質誘電体層上に設けられた、ＨＯＳＰ（商標）、又は、ＨＯＳＰ ＢＥＳｔ（商標）からなるエッチング停止層と、
前記エッチング停止層上に配置され、多孔性ＳｉＬＫ（商標）の表面付近のポロゲンの一部を焼却することにより前記ポロゲンが除去された表面領域を含む多孔質ＳｉＬＫ（商標）からなる第２の多孔質誘電体層と、を含み、
前記エッチング停止層は前記ポロゲンが除去された前記第１の多孔質誘電体層の表面領域内の孔の一部を満たすように延びる、
電気的相互接続構造。An electrical interconnect structure on a substrate,
A first porous dielectric layer comprising a porous SiLK ™ comprising a surface region from which the porogen has been removed by incinerating a portion of the porogen near the surface of the porous SiLK ™;
An etch stop layer made of HOSP ™ or HOSP BESt ™ provided on the first porous dielectric layer;
A second porosity comprising a porous SiLK ™ disposed on the etch stop layer and comprising a surface region where the porogen has been removed by incinerating a portion of the porogen near the surface of the porous SiLK ™. A dielectric layer, and
The etch stop layer extends to fill a portion of the pores in the surface region of the first porous dielectric layer from which the porogen has been removed;
Electrical interconnection structure. 前記多孔質が犠牲ポロゲンの分解により形成される、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the porous is formed by decomposition of a sacrificial porogen. 前記第１の多孔質誘電体層が、６００〜５０００オングストロームの範囲内の厚さを有する、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the first porous dielectric layer has a thickness in the range of 600 to 5000 angstroms. 前記第２の多孔質誘電体層が、６００〜５０００オングストロームの範囲内の厚さを有する、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the second porous dielectric layer has a thickness in the range of 600 to 5000 angstroms. 前記エッチング停止層が、２００〜６００オングストロームの厚さを有する、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the etch stop layer has a thickness of 200 to 600 angstroms. 前記基板上の多孔質誘電体層の多層スタック内に形成された複数のパターン化された金属導体をさらに含み、前記スタックが少なくとも前記第１の多孔質誘電体層、前記エッチング停止層、および前記第２の多孔質誘電体層を含む、請求項１に記載の電気的相互接続構造。  Further comprising a plurality of patterned metal conductors formed in a multilayer stack of porous dielectric layers on the substrate, the stack comprising at least the first porous dielectric layer, the etch stop layer, and the The electrical interconnect structure of claim 1, comprising a second porous dielectric layer. 前記パターン化された金属導体のうちの少なくとも１つが電気バイアである、請求項６に記載の電気的相互接続構造。  The electrical interconnect structure of claim 6, wherein at least one of the patterned metal conductors is an electrical via. 前記パターン化された金属導体のうちの少なくとも１つが、前記バイアに接続しているラインである、請求項７に記載の電気的相互接続構造。  The electrical interconnect structure of claim 7, wherein at least one of the patterned metal conductors is a line connected to the via. 前記第１の多孔質誘電体層が、その内部に形成された金属バイアを有する、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the first porous dielectric layer has a metal via formed therein. 前記第２の多孔質誘電体層が、その内部に形成された金属ラインを有する、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the second porous dielectric layer has a metal line formed therein. 前記第２の多孔質誘電体層上に配置される、ＨＯＳＰ（商標）、ＨＯＳＰ ＢＥＳｔ（商標）、Ｅｎｓｅｍｂｌｅ（商標）Ｅｔｃｈ Ｓｔｏｐ、Ｅｎｓｅｍｂｌｅ（商標）Ｈａｒｄ Ｍａｓｋ、オルガノ・シルセスキオクサン、ヒドリド・シルセスキオクサン、ヒドリド・オルガノ・シルセスキオクサン、シロキサンからなるグループから選択したスピンオン材料からなるハードマスク層をさらに含み、
前記ハードマスク層は、ポロゲンが除去された前記第２の多孔質誘電体層の表面領域内の孔の一部を満たすように延びる、請求項１に記載の電気的相互接続構造。HOSP ™, HOSP BESt ™, Ensemble ™ Etch Stop, Ensemble ™ Hard Mask, Organo Silsesquioxane, Hydido Silsesqui, disposed on the second porous dielectric layer. And further comprising a hard mask layer comprising a spin-on material selected from the group consisting of oxan, hydrido organosilsesquioxan, and siloxane;
The electrical interconnect structure of claim 1, wherein the hard mask layer extends to fill a portion of a hole in a surface region of the second porous dielectric layer from which porogen has been removed. 前記エッチング停止層が多孔性である、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the etch stop layer is porous. 前記基板が、その上に形成されている接着力促進剤の層を含む半導体ウェハである、請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1, wherein the substrate is a semiconductor wafer including a layer of adhesion promoter formed thereon. 前記エッチング停止層がＨＯＳＰ（商標）からなる請求項１に記載の電気的相互接続構造。  The electrical interconnect structure of claim 1 wherein the etch stop layer comprises HOSP ™. 基板上に電気的相互接続構造を形成するための方法であって、
多孔質ＳｉＬＫ（商標）からなる第１の多孔質誘電体層を供給するステップと、
前記第１の多孔質誘電体層の表面領域からポロゲンを除去するステップと、
前記ポロゲンが除去された前記第１の多孔質誘電体層の表面領域内の孔の一部を満たすように、前記第１の多孔質誘電体層上に、ＨＯＳＰ（商標）、又は、ＨＯＳＰ ＢＥＳｔ（商標）からなるエッチング停止層を形成するステップと、
前記エッチング停止層の上に多孔質ＳｉＬＫ（商標）からなる第２の多孔質誘電体層を形成するステップと、
前記第２の多孔質誘電体層の表面領域からポロゲンを除去するステップと、を含む
方法。A method for forming an electrical interconnect structure on a substrate, comprising:
And providing a first porous dielectric layer made of multi porous SiLK (TM),
Removing the surface area or Lapo androgenic said first porous dielectric layer,
HOSP ™ or HOSP BESt is formed on the first porous dielectric layer so as to fill a part of the pores in the surface region of the first porous dielectric layer from which the porogen has been removed. Forming an etch stop layer comprised of (trademark);
Forming a second porous dielectric layer of porous SiLK ™ on the etch stop layer ;
Removing porogen from a surface region of the second porous dielectric layer . 前記層内で最初に犠牲ポロゲンを分解することにより、前記第１の多孔質誘電体層および前記第２の多孔質誘電体層のうちの少なくとも一方内に多孔を形成するステップをさらに含む、請求項１５に記載の方法。  The method further comprises forming a pore in at least one of the first porous dielectric layer and the second porous dielectric layer by first decomposing a sacrificial porogen in the layer. Item 16. The method according to Item 15. 前記第１の多孔質誘電体層内に金属バイアを形成するステップをさらに含む、請求項１５に記載の方法。  The method of claim 15, further comprising forming a metal via in the first porous dielectric layer. 前記第２の多孔質誘電体層内に金属ラインを形成するステップをさらに含む、請求項１５に記載の方法。  The method of claim 15, further comprising forming a metal line in the second porous dielectric layer. 前記基板上の多孔質誘電体層の多層スタック内に、複数のパターン化された金属導体を形成するステップをさらに含み、前記スタックが少なくとも前記第１の多孔質誘電体層、前記エッチング停止層、および前記第２の多孔質誘電体層を含む、請求項１５に記載の方法。  Forming a plurality of patterned metal conductors in a multilayer stack of porous dielectric layers on the substrate, the stack comprising at least the first porous dielectric layer, the etch stop layer, The method of claim 15, comprising: and the second porous dielectric layer. 前記誘電体層を多孔性にするために前記誘電体層を硬化するステップをさらに含む、請求項１９に記載の方法。  The method of claim 19, further comprising curing the dielectric layer to make the dielectric layer porous. 前記硬化が、３００℃〜５００℃の温度で１５分から３時間の間行われる炉硬化ステップである、請求項２０に記載の方法。  21. The method of claim 20, wherein the curing is an oven curing step that is performed at a temperature of 300 <0> C to 500 <0> C for 15 minutes to 3 hours. 残りのポロゲンが、前記硬化ステップ中に前記第１および第２の多孔質誘電体層から除去される、請求項２０に記載の方法。  21. The method of claim 20, wherein residual porogen is removed from the first and second porous dielectric layers during the curing step. 前記残りのポロゲンが低分子量の化合物に劣化し、前記硬化ステップ中に、前記第１および第２の多孔質誘電体層および前記埋込エッチング停止層の自由空間を通して前記層から拡散する、請求項２２に記載の方法。  The remaining porogen degrades to a low molecular weight compound and diffuses from the layer through the free space of the first and second porous dielectric layers and the buried etch stop layer during the curing step. 23. The method according to 22. ポロゲンが除去された前記第２の多孔質誘電体層の表面領域内の孔の一部を満たすように、前記第２の多孔質誘電体層上にハードマスク層を形成するステップをさらに含む、請求項１５に記載の方法。  Forming a hard mask layer on the second porous dielectric layer to fill a portion of the pores in the surface region of the second porous dielectric layer from which porogen has been removed; The method of claim 15. 前記ハードマスク層が、化学的機械的研磨の研磨停止層である、請求項２４に記載の方法。  25. The method of claim 24, wherein the hard mask layer is a chemical mechanical polishing polish stop layer.
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