JP4435103B2 - High voltage semiconductor device - Google Patents
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Description
この発明は高耐圧型半導体装置に関し、特に、その構造の改良による高性能化を可能とする高耐圧型半導体装置に関するものである。 The present invention relates to a high-voltage semiconductor device, and more particularly to a high-voltage semiconductor device that enables high performance by improving its structure.
近年、高耐圧型の半導体装置は、電力用のスイッチングデバイスなどとして、スイッチング速度が速い,安全動作領域が広い,並列動作が容易であるなどの特徴からバイポーラトランジスタやサイリスタとともに注目を集めている。 In recent years, high voltage semiconductor devices have attracted attention as bipolar switching devices and bipolar transistors and thyristors because of their features such as high switching speed, wide safe operation area, and easy parallel operation as power switching devices.
たとえば、この高耐圧型半導体装置について「IEEE TRANSACTION ON ELECTRON DEVICES,Vol.Eb−33,No.12,DECEMBER 1986 p.2008〜p.2015」に開示されている。 For example, this high voltage semiconductor device is disclosed in “IEEE TRANSACTION ON ELECTRON DEVICES, Vol. Eb-33, No. 12, DECEMBER 1986 p. 2008-p. 2015”.
以下、従来の高耐圧型半導体装置の構造および動作について、図45を参照して説明する。まず、p-半導体基板1の上に,n-エピタキシャル層2が形成されている。このn-エピタキシャル層2の表面の所定の領域には、p-型不純物領域5が形成されている。このp-型不純物領域5の一方端側には、所定の距離を隔ててチャネル領域20を形成するようにp型のソース領域3が設けられている。また、ソース領域3のチャネル領域20とは反対側の領域に、ソース領域3と接するようにn型不純物領域4が形成されている。
The structure and operation of a conventional high voltage semiconductor device will be described below with reference to FIG. First, an n −
チャネル領域20の上方には、ゲート酸化膜21を介してゲート電極9が設けられている。また、ソース領域3とn型不純物領域4とには、n-エピタキシャル層2とゲート電極9とに対し、酸化膜10を介して、ソース電極11が設けられている。一方、p-型不純物領域5の他方端側には、p-型不純物領域5に接するようにp型のドレイン領域6が形成されている。このp型のドレイン領域6には、n-エピタキシャル層2に対し、酸化膜10を介してドレイン電極12が設けられている。
A
このドレイン領域6のp-型不純物領域5とは、反対側の領域には、n-エピタキシャル層2の表面からp-半導体基板1の表面にかけてp型分離領域7が形成されている。また、ゲート電極9とソース領域3とn型不純物領域4との下方のp-半導体基板1とn-エピタキシャル層2との界面には、n+型埋込層8が形成されている。さらに、p-半導体基板1の裏面側には、基板電極13が設けられている。
A p-
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図46ないし図48を参照して説明する。まず、図41を参照して、ドレイン電極12と基板電極13とを0Vとする。ゲート電極9とソース電極11とを短絡し、これに+Vの電圧を加える。
Next, the operation principle of the high voltage semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 41,
このとき、半導体基板内に発生する空乏層は、n-エピタキシャル層2とp-半導体基板1の接合Bと、n-エピタキシャル層2とp型分離領域7との接合Aと、n-エピタキシャル層2とp-型不純物領域5との接合Cとから延びている。接合Aから延びる空乏層aは、接合Bから延びる空乏層bの影響で延びやすくなる。そのため、接合Aの電界は比較的小さな値に保たれる。この効果は、一般にRESURF(REduced SURface Field)効果と言われている。
At this time, the depletion layer generated in the semiconductor substrate, n -
一方、接合Cから延びる空乏層cは、p-型不純物領域5の不純物濃度が低いため、n-エピタキシャル層2側に延びると同時にp-型不純物領域5も空乏層化する。p-型不純物領域5の一部上方にオーバーラップして形成されたソース電極11とゲート電極9とは、2段フィールドプレートを形成している。その結果、p-型不純物領域5の空乏層化を促進し、接合Cのゲート電極9の近傍の電界集中を緩和している。
On the other hand, since the depletion layer c extending from the junction C has a low impurity concentration in the p − -
その後、図48を参照して、さらに+Vの電圧を大きくしていくと、最終的には、n+埋込層8とp-半導体基板1の間の接合により耐圧が決定されることになる。このとき、n-エピタキシャル層2とp-型不純物領域5とは、図47に示すように、ほとんど空乏層化されている。この状態において、半導体装置を“OFF”状態に保つことができる。
Thereafter, referring to FIG. 48, when the voltage of + V is further increased, the breakdown voltage is finally determined by the junction between n + buried
次に、図48を参照して、ゲート電極9の電位をソース電極11に対して低下させた場合を考える。この場合、ゲート電極9直下のチャネル領域20が反転し、ホール電流が図中矢印で示す方向に、ソース領域3からp-型不純物領域5を通ってドレイン領域6へ流れる。これにより、半導体装置を“ON”状態に保つことができる。このように、半導体装置の“ON”状態における抵抗の大半は、p-型不純物領域5の不純物拡散抵抗であるため、半導体装置を低抵抗で“ON”状態にするためには、p-型不純物領域5が低抵抗であることが望ましい。しかし、高耐圧を保つためには、p-型不純物領域5が“OFF”状態で空乏層化する必要があり、そのためには、p-型不純物領域5は比較的高濃度であることが望ましい。
Next, a case where the potential of the
そこで、これらの相反する要求を満たすための構造が、たとえば、「Proceedings of The 5th International Symposium on Power Semicorductor Devices and ICS,ESPSD’93.p.224〜p.229」に開示されている。 Therefore, a structure for satisfying these conflicting requirements is disclosed in, for example, “Proceedings of The 5th International Symposium on Power Semiconductor Devices and ICS, ESPSD '93 .p.224-p.229”.
以下、この半導体装置の構造について、図49を参照して説明する。この半導体装置の構造を、図45に示す半導体装置と比較した場合、p-型不純物領域5の上面に、フィールド酸化膜14が設けられており、その他の構成は同一である。
Hereinafter, the structure of this semiconductor device will be described with reference to FIG. When the structure of this semiconductor device is compared with that of the semiconductor device shown in FIG. 45,
次に、上記構成よりなる半導体装置の動作原理について、図50ないし図52を参照して説明する。まず、図50を参照して、ドレイン電極12と基板電極13とを0Vとする。ゲート電極9とソース電極11とを短絡し、これに+V電圧を加える。このとき、半導体装置内に発生する空乏層は、n-エピタキシャル層2とp-型半導体基板1との接合Bと、n-エピタキシャル層2とp型分離領域7との接合Aと、n-エピタキシャル層2とp-型不純物領域5との接合Cとから延びている。接合Aから延びる空乏層aは、上述したRESURF効果により、接合Bから延びる空乏層bの影響で、延びやすくなり、接合Aの電界は比較的小さな値に保たれる。
Next, the operation principle of the semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 50,
一方、接合Cから延びる空乏層cは、p-型不純物領域5が低濃度であるため、n-エピタキシャル層2側に延びると同時にp-型不純物領域5も空乏層化する。さらに、p-型不純物領域5は、フィールド酸化膜14の酸化と同時に形成されているため、p-型不純物領域5の表面濃度は偏積の影響で低下している。したがって、p-型不純物領域5の抵抗値が従来と同様であっても、より空乏層化しやすくなる。また、フィールド酸化膜14の上にオーバーラップして形成されたゲート電極9は、フィールドプレートを形成している。このゲート電極9は、p-型不純物領域5との距離が滑らかに増加している。したがって、p-型不純物領域5の空乏層化を促進し、接合Cのゲート電極9近傍の電界集中を効果的に緩和することができる。
On the other hand, the depletion layer c extending from junction C, p - because -
次に、さらに+V電圧を大きくしていくと、図51を参照して、最終的には、n+埋込層8とp-半導体基板1の間の接合より耐圧が決定されることになる。このとき、n-エピタキシャル層2とp-型不純物領域5はほとんど空乏層化される。この状態において、半導体装置を“OFF”状態に保つことができる。
Next, when the + V voltage is further increased, with reference to FIG. 51, the breakdown voltage is finally determined by the junction between n + buried
次に、図52を参照して、ゲート電極9の電位をソース電極11に対して低下させると、ゲート電極直下のチャネル領域20が反転し、ホール電流が図中矢印に示すように、ソース領域3からp-型不純物領域5を通ってドレイン領域6へ流れる。これにより、半導体装置を“ON”状態に保つことができる。
Next, referring to FIG. 52, when the potential of the
次に、上記構造よりなる半導体装置の製造方法について、図53〜図61を参照して説明する。まず、図53を参照して、p-型半導体基板1の所定の領域にアンチモンを注入し、アニールを行なうことによりn+埋込層8を形成する。その後、p-半導体基板1の表面に、エピタキシャル成長法を用いてn-エピタキシャル層2を形成する。
Next, a method for manufacturing a semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 53, antimony is implanted into a predetermined region of p −
次に、図54を参照して、n-エピタキシャル層2の表面に酸化膜21を形成して、所定の領域にのみ膜厚が薄くなるようにパターニングを行なう。その後、この酸化膜21をマスクとして、p-半導体基板1にボロンを注入しアニールを行なうことにより、p型分離領域7を形成する。次に、図55を参照して、酸化膜21を除去した後、n-エピタキシャル層2の上に再び酸化膜22を形成し、この酸化膜22の上に窒化膜23を形成する。その後、窒化膜23の上に所定形状のパターンを有するレジスト膜24を形成して、このレジスト膜24をマスクとして、窒化膜23のパターニングを行なう。
Next, referring to FIG. 54,
次に、レジスト膜24と窒化膜23とをマスクとして、n-エピタキシャル層2にボロンを注入する。次に、図56を参照して、レジスト膜24を除去した後、窒化膜23をマスクとして、選択酸化を行ないフィールド酸化膜14を形成する。このとき、同時にフィールド酸化膜14の下面の領域にp-型不純物領域5が形成される。その後窒化膜23と酸化膜22とを除去する。
Next, boron is implanted into n −
次に、図57を参照して、n-エピタキシャル層2の表面に酸化膜9およびポリシリコン層9を形成する。その後、このポリシリコン層9の上に所定形状のレジスト膜25を形成して、このレジスト膜25をマスクとしてポリシリコン膜9のパターニングを行ないゲート電極9を形成する。
Next, referring to FIG. 57,
次に、図58を参照して、n-エピタキシャル層2の上に所定のパターンを有するレジスト膜26を形成する。その後、このレジスト膜26をマスクとして、n-エピタキシャル層2の所定領域にボロンを注入する。次に、図59を参照して、レジスト膜26を除去した後、アニールよりソース領域3とドレイン領域4とを形成し、さらに、ゲート電極9を覆うように酸化膜26を形成する。次に、図60を参照して、酸化膜26のソース領域3に隣接する領域のパターニングを行ない、リンを注入した後アニールをおこない、n型不純物領域4を形成する。
Next, referring to FIG. 58, a resist
次に、図61を参照して、n-エピタキシャル層2の表面全面にパッシベーション膜10を堆積する。その後、このパッシベーション膜10にソース領域3とドレイン領域6とに続くコンタクトホールを開口した後、Al−Siをスパッタリング法により堆積し、エッチングによりパターニングを行なうことによって、ソース電極11とドレイン電極12とを形成する。その後、p-半導体基板1の裏面側に金属蒸着を行ない、基板電極13を形成する。以上により、図50に示す高耐圧型半導体装置が完成する。
Next, referring to FIG. 61,
しかしながら、上記構造よりなる高耐圧型半導体装置およびその製造方法においては、以下に示す問題点がある。まず、図62を参照して、チャネル領域20の平面パターンのコーナー部分では、直線部分に比べて空乏層の延び方が異なる。ここで、図63を参照して、コーナー部分の空乏層a,b,cの伸び方について説明する。図63は、図62中X−X線矢視断面図である。
However, the high voltage semiconductor device having the above structure and the method for manufacturing the same have the following problems. First, referring to FIG. 62, the depletion layer extends in the corner portion of the planar pattern of
空乏層a,b,cは、コーナー部分の形状の効果により、ソース領域3に向かって延びやすく、一方、空乏層cのp-不純物領域5の空乏層は延びにくくなっている。したがって、コーナー部分では、ソース領域3にまで空乏層が延び、ソース領域3とp-不純物領域5との間でパンチスルー現象が発生しやすいという問題点があった。また、上記従来の構造によれば、p-不純物領域5の空乏層化を促進する効果があるものの、半導体装置の“ON”状態における抵抗は変化がないため、消費電力が大きいという問題点があった。
The depletion layers a, b, and c are likely to extend toward the
この発明は上記問題点を解決するためになされたもので、高耐圧型半導体装置の構造の改良を図ることにより、“OFF”状態において高耐圧が可能であり、かつ“ON”状態において低抵抗動作が可能な高耐圧型半導体装置を提供することを目的とする。 The present invention has been made to solve the above-described problems. By improving the structure of the high breakdown voltage semiconductor device, a high breakdown voltage can be achieved in the “OFF” state, and a low resistance can be achieved in the “ON” state. An object is to provide a high voltage semiconductor device capable of operation.
次に、この発明に基づいた高耐圧型半導体装置においては、第2導電型の半導体基板と、上記半導体基板の上に形成された酸化膜と、上記酸化膜の上に形成された第1導電型の半導体層と、上記半導体層の所定の位置に形成された第2導電型低濃度不純物領域と、上記半導体層の表面の、上記第2導電型低濃度不純物領域の一方端側において、上記第2導電型低濃度不純物領域の端部からチャネル領域をなすように所定の距離を隔てて形成された第1導電型不純物領域と、この第1導電型不純物領域の内部に設けられる、第2導電型のソース領域と、上記チャネル領域の上方において、上記半導体層の表面と絶縁膜を介し、かつ、上記第2導電型低濃度不純物領域の上面の一部に延在するように形成されたゲート電極と、上記ソース領域と上記第1導電型不純物領域とに接続され、上記半導体層と上記ゲート電極とに対して絶縁膜を介して形成されたソース電極と、上記半導体層の表面の、上記第2導電型低濃度不純物領域の他方端側において、上記第2導電型低濃度不純物領域と接するように形成された第2導電型のドレイン領域と、上記ドレイン領域と電気的に接続され、上記半導体層と上記第2導電型低濃度不純物領域とに対し、絶縁膜を介して形成されたドレイン電極と、を備えている。また、上記チャネル領域は、上記ゲート電極の平面パターン形状において、直線部分とコーナー部分とを含み、上記ソース領域は、上記コーナー部分において上記チャネル領域の内側に配置され、上記チャネル領域の幅は、直線部分のチャネル領域の幅よりもコーナー部分のチャネル領域の幅のほうが広く設けられている。 Next, in the high breakdown voltage type semiconductor device according to the present invention, the second conductivity type semiconductor substrate, the oxide film formed on the semiconductor substrate, and the first conductivity formed on the oxide film. A semiconductor layer of a type, a second conductivity type low concentration impurity region formed at a predetermined position of the semiconductor layer, and one end side of the second conductivity type low concentration impurity region on the surface of the semiconductor layer, A first conductivity type impurity region formed at a predetermined distance so as to form a channel region from an end of the second conductivity type low concentration impurity region, and a second conductivity type impurity region provided inside the first conductivity type impurity region . The conductive type source region and the channel region are formed so as to extend over part of the upper surface of the second conductive type low-concentration impurity region through the surface of the semiconductor layer and the insulating film. Above the gate electrode and the source region A source electrode connected to the first conductivity type impurity region and formed through an insulating film with respect to the semiconductor layer and the gate electrode, and the second conductivity type low concentration impurity region on the surface of the semiconductor layer A drain region of a second conductivity type formed so as to be in contact with the second conductivity type low-concentration impurity region, and electrically connected to the drain region, and the semiconductor layer and the second conductivity type And a drain electrode formed through an insulating film for the low-concentration impurity region. The channel region includes a straight portion and a corner portion in the planar pattern shape of the gate electrode, the source region is disposed inside the channel region at the corner portion, and the width of the channel region is The width of the channel region at the corner portion is wider than the width of the channel region at the straight portion.
この発明に基づいた高耐圧型半導体装置によれば、第1導電型不純物拡散領域がソース領域を覆うように形成されている。これにより、第1導電型の半導体層の空乏層化を促進することができる。したがって、“OFF”状態において、高耐圧が可能な高耐圧型半導体装置を提供することが可能となる。 According to the high breakdown voltage type semiconductor device based on the present invention, the first conductivity type impurity diffusion region is formed so as to cover the source region. Thereby, depletion of the first conductivity type semiconductor layer can be promoted. Accordingly, it is possible to provide a high breakdown voltage type semiconductor device capable of high breakdown voltage in the “OFF” state.
(第1の実施の形態)
以下、この発明に基づいた第1の実施の形態について説明する。まず、図1を参照して、p-半導体基板1の上にn-エピタキシャル層2が形成されている。n-エピタキシャル層2の表面の所定の領域には、p-型不純物領域5が形成されている。このp-型不純物領域5の一方端側には、所定の距離を隔ててチャネル領域20を形成するようにp型のソース領域3が設けられている。また、ソース領域3のチャネル領域20とは反対側の領域には、ソース領域3と接するようにn型不純物領域4が形成されている。
(First embodiment)
A first embodiment based on the present invention will be described below. First, referring to FIG. 1, n − epitaxial layer 2 is formed on p − semiconductor substrate 1. A p −
チャネル領域20の上方には、ゲート酸化膜21を介してゲート電極9が設けられている。また、ソース領域3とn型不純物領域4とには、n-エピタキシャル層2とゲート電極21に対し、酸化膜10を介してソース電極11が設けられている。一方、p-型不純物領域5の他方端側には、p-型不純物領域5に接するようにp型のドレイン領域6が形成されている。このp型のドレイン領域6には、n-エピタキシャル層2に対し、酸化膜10を介してドレイン電極12が設けられている。
A
このドレイン領域6のp-型不純物領域5には、反対側の領域に、n-エピタキシャル層2の表面からp-半導体基板1の表面にかけて、p型分離領域7が形成されている。また、ゲート電極9と、ソース領域3とn型不純物領域4との下方のp-半導体基板1とn-エピタキシャル層2との界面には、n+型埋込層8が形成されている。さらに、p-半導体基板1の裏面側には、基板電極13が設けられている。
In the p −
次に、図2を参照して、上記断面構造よりなる高耐圧型半導体装置のチャネルの幅について説明する。この実施の形態によれば、チャネル領域20の幅Wが、直線部分の幅W1とコーナー部分の幅W2とでは、W1<W2となるように形成されている。図2中X−X線矢視断面を図3に示す。図3を参照して、上述のようにチャネル領域20の幅をW1<W2とすることにより、ソース領域3までの距離が大きくなり、空乏層がソース領域3に達することによるパンチスルー現象を防止することが可能となる。
Next, with reference to FIG. 2, the channel width of the high voltage semiconductor device having the cross-sectional structure will be described. According to this embodiment, the width W of the
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図4〜図12を参照して説明する。まず、図4を参照して、基板抵抗が30〜100Ωcmのp-半導体基板1の所定の領域にアンチモンを注入し、アニールを行なうことにより、n+埋込層8を形成する。その後、p-半導体基板1の表面に、エピタキシャル成長法を用いて、基板抵抗2〜5Ωcm、厚さ5〜20μmのn-エピタキシャル層2を形成する。
Next, a method for manufacturing a high voltage semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 4, n + buried
次に、図5を参照して、n-エピタキシャル層2の表面に酸化膜21を形成し、所定の領域のみ膜厚が薄くなるようにパターニングを行なう。その後、この酸化膜21をマスクとして、p-半導体基板1にボロンを注入エネルギ約60kV,注入量1×1012〜1×1013cm-2の条件で注入し、アニールを行なうことによりp型分離領域7を形成する。
Next, referring to FIG. 5, n - epitaxial layer 2 of oxide on the
次に、図6を参照して、酸化膜21を除去した後、n-エピタキシャル層2の上に再び酸化膜22を形成し、この酸化膜22の上に窒化膜23を形成する。その後、窒化膜23の上に所定形状のパターンを有するレジスト膜24を形成して、このレジスト膜24をマスクに窒化膜23のパターニングを行なう。次に、レジスト膜24と窒化膜23とをマスクとして、n-エピタキシャル層22にボロンを注入エネルギ約50kV,注入量5×1013〜1×1014cm-2の条件で注入する。
Next, referring to FIG. 6, after removing
次に、図7を参照して、レジスト膜24を除去した後、窒化膜23をマスクとして、選択酸化を行ないフィールド酸化膜14を形成する。このとき、同時にフィールド酸化膜14の下面の領域に、p-型不純物領域5が形成される。その後、窒化膜23と酸化膜22とを除去する。
Next, referring to FIG. 7, after removing resist
次に、図8を参照して、n-エピタキシャル層2の表面に酸化膜9およびポリシリコン層9を形成する。その後、このポリシリコン層9の上に所定形状のレジスト膜25を形成して、このレジスト膜25をマスクとしてポリシリコン層9のパターニングを行ない、ゲート電極9を形成する。このとき、ゲート電極9のパターニングにおいては、その表面形状のコーナー部分において、内側の曲率半径の中心と外側の曲率半径の中心をずらすことにより、後に形成されるコーナー部分のチャネル領域の長さが異なるようにゲート電極9のパターニングを行なう。
Next, referring to FIG. 8,
次に、図9を参照して、n-エピタキシャル層2の上に所定のパターンを有するレジスト膜26を形成する。その後、このレジスト膜26をマスクとして、n-エピタキシャル層2の所定の領域に、ボロンを注入エネルギ約50kV,注入量5×1013〜1×1014cm-2の条件で注入する。
Next, referring to FIG. 9, a resist
次に、図10を参照して、レジスト膜26を除去した後、アニールにより、ソース領域3とドレイン領域6とを形成し、さらにゲート電極9を覆うように酸化膜10を形成する。次に、図11を参照して、酸化膜のソース領域3に隣接する領域のパターニングを行ない、リンを注入した後、アニールを行ない、n型不純物領域4を形成する。
Next, referring to FIG. 10, after removing resist
次に、図12を参照して、n-エピタキシャル層2の表面全面にパッシベーション膜10を堆積する。その後、このパッシベーション膜10に、ソース領域3とドレイン領域6とに通ずるコンタクトホールを開口したのち、Al−Siをスパッタリング法により堆積し、エッチングによりパターニングを行なうことで、ソース電極11とドレイン電極12とを形成する。その後、p-半導体基板1の裏面側に金属蒸着を行ない基板電極13を形成する。以上により、図1に示す高耐圧型半導体装置が完成する。
Next, referring to FIG. 12,
以上、この実施の形態によれば、チャネル領域の幅がゲート電極の平面パターン形状において、直線部分のチャネル領域の幅よりもコーナー部分のチャネル領域の幅のほうが広く設けられている。これにより、コーナー部分でのソース領域への空乏層の延びを未然に防止する。その結果、ソース領域とp-不純物領域との間のパンチスルー現象を防止することが可能となる。 As described above, according to this embodiment, the width of the channel region at the corner portion is wider than the width of the channel region at the straight portion in the planar pattern shape of the gate electrode. This prevents the depletion layer from extending to the source region at the corner. As a result, it is possible to prevent a punch-through phenomenon between the source region and the p − impurity region.
(第2の実施の形態)
次に、この発明に基づいた第2の実施の形態について説明する。図13は、第2の実施の形態における高耐圧型半導体装置の構造を示す断面図である。図13を参照して、p-半導体基板1の上にn-エピタキシャル層2が形成されている。n-エピタキシャル層2の表面の所定の領域には、フィールド酸化膜14が形成されている。
(Second Embodiment)
Next, a second embodiment based on the present invention will be described. FIG. 13 is a cross-sectional view showing the structure of the high voltage semiconductor device according to the second embodiment. Referring to FIG. 13, n − epitaxial layer 2 is formed on p − semiconductor substrate 1. A
このフィールド酸化膜14の下面側に接するようにp-型不純物領域5が形成されている。フィールド酸化膜14の一方端側には、所定の距離を隔ててチャネル領域20を形成するようにp型のソース領域3が設けられている。また、ソース領域3のチャネル領域20とは反対側の領域には、ソース領域3と接するようにn型不純物領域4が形成されている。
A p −
チャネル領20の上方には、ゲート酸化膜21を介してゲート電極9が設けられている。また、ソース領域3とn型不純物領域4とには、n-エピタキシャル層2とゲート電極9に対して、酸化膜10を介してソース電極11が設けられている。
A
一方、フィールド酸化膜14の他方端側には、p-型不純物領域5に接するように、p型のドレイン領域6が形成されている。また、このp-型不純物領域5の内部には、n型不純物拡散領域15が形成されている。このn型の不純物拡散領域15には、p型のドレイン領域6とn-エピタキシャル層2に対し酸化膜10を介してドレイン電極12が設けられている。
On the other hand, p-
ドレイン領域6のフィールド酸化膜14とは反対側の領域には、n-エピタキシャル層2の表面からp-半導体基板1の表面にかけてp型分離領域7が形成されている。また、ゲート電極9と、ソース領域3とn型不純物領域4との下方のp-半導体基板1とn-エピタキシャル層2との界面にはn+埋込層8が形成されている。さらに、p-半導体基板1の裏面側には、基板電極13が設けられている。
A p-
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図14ないし図16を参照して説明する。まず、図14を参照して、ドレイン電極12と基板電極13とを0Vとする。ゲート電極9とソース電極11とを短絡し、これに+Vの電圧を加える。
Next, the operation principle of the high voltage semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 14,
このとき、半導体装置内に発生する空乏層は、n-エピタキシャル層2とp-半導体基板1との接合Bと、n-エピタキシャル層2とp型分離領域7との接合Aと、n-エピタキシャル層2とp-型不純物領域5との接合Cとから延びている。接合Aから延びる空乏層aは接合Bから延びる空乏層bの影響で延びやすくなる。そのため、接合Aの電界は一般的に小さな値に保たれる。この効果は一般にRESURF効果といわれている。
At this time, the depletion layer generated in the semiconductor device, n - and junction A between the
一方、接合Cから延びる空乏層cは、p-不純物領域5が低濃度であるため、n-エピタキシャル層2側に延びると同時にp-不純物領域5も空乏層化してくる。p-不純物領域5は、フィールド酸化膜14の酸化と同時に形成しているため、p-不純物領域5の表面濃度は偏積の影響で低下している。したがって、p-不純物領域5の抵抗が従来と同様であっても、本実施の形態によれば、より空乏層化しやすくなっているということができる。
On the other hand, the depletion layer c extending from junction C, p - the
また、フィールド酸化膜14の上にオーバーラップして形成されたゲート電極9は、フィールドプレートを形成している。このフィールドプレートは、p-不純物領域5との距離が滑らかに増加しているため、p-不純物領域5の空乏層化を促進し、接合Cのゲート電極9近傍の電界を効果的に緩和することができる。
Further, the
次に、図15を参照して、さらに+V電圧を大きくしていくと、最終的には、n+埋込層8とp-半導体基板1の間の接合により耐圧が決定されることになる。このとき、n-エピタキシャル層2とp-型不純物領域5とはほとんど空乏層化されている。この状態において、半導体装置を“OFF”状態に保つことができる。
Next, referring to FIG. 15, when the + V voltage is further increased, the breakdown voltage is finally determined by the junction between n + buried
次に、図16を参照して、ゲート電極9の電位をソース電極11に対して低下させると、ゲート電極9直下のチャネル領域20がp反転して、ホール電流がソース領域3からp-不純物領域5を通ってゲート領域6へと流れる。ここで、ゲート領域6に達したホール電流は、n不純物拡散領域15に注入されるため、逆にn不純物拡散領域15からゲート領域6を通ってn-エピタキシャル層2へ電子電流が流れ出す。したがって、ソース電極11とドレイン電極12との間でホール電流と電子電流が同時に流れる形で“ON”状態となるため、“ON”状態における抵抗を大幅に削減することが可能となる。
Next, with reference to FIG. 16, lowering the potential of the
次に、図13に示す高耐圧型半導体装置の等価回路図を図17に示す。図17を参照して、ドレイン領域6からソース領域3直下までのn-エピタキシャル層2の抵抗をR1、ソース領域3直下からn型不純物領域4までのn-エピタキシャル層2の抵抗をR2としている。またMOS1は、ソース領域3、ゲート電極9のpチャンネルMOSトランジスタを示し、Bip1はn型不純物拡散領域15をエミッタ領域とし、ドレイン領域6をベース領域、n-エピタキシャル層2をコレクタ領域とするnpnトランジスタを示している。またBip2は、ソース領域3がエミッタ領域、n-エピタキシャル層2がベース領域、p-半導体基板1がコレクタ領域となる寄生pnpトランジスタを示している。図15において、OFF状態の空乏層の伸びを示しているが、このときドレイン領域6は、フローティング状態であるため、ドレイン領域6とp-エピタキシャル層2との間の耐圧はBip1のBVCEOと同等である。したがって、BVCEOの影響が現れないレベルでRESURF効果を作用させる必要がある。
Next, FIG. 17 shows an equivalent circuit diagram of the high voltage semiconductor device shown in FIG. Referring to FIG. 17, n from the
次に、MOS1がON状態になると、Bip1のベースにホール電流が供給されるため、Bip1がON状態になり、n-エピタキシャル層2に電子電流が流れる。このようにMOS1によるホール電流とBip1による電子電流が同時に流れるためON抵抗を大幅に削減することが可能となる。
Next, when
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図18および図19を参照して説明する。なお、第1の実施の形態において図4〜図10に示した工程は、第2の実施の形態と同一であるためここでの説明は省略する。 Next, a method for manufacturing a high voltage semiconductor device having the above structure will be described with reference to FIGS. Note that the steps shown in FIGS. 4 to 10 in the first embodiment are the same as those in the second embodiment, and a description thereof will be omitted here.
まず、図17を参照して、酸化膜10を形成した後、この酸化膜10のソース領域3に隣接する領域とドレイン領域6との領域のパターニングを行ない、リンを注入後、アニールを行なうことにより、n型不純物領域4と、ドレイン領域16の内部にn型不純物拡散領域15とを同時に形成する。
First, referring to FIG. 17, after forming
次に、図18を参照して、n-エピタキシャル層との表面全面にパッシベーション膜10を堆積する。その後、このパッシベーション膜10に、ソース領域3とドレイン領域6とに通ずるコンタクトホールを開口した後、Al−Siをスパッタリング法により堆積し、エッチングによりパターニングを行なうことにより、ソース電極11とドレイン電極12とを形成する。その後、p-半導体基板1の裏面側に金属蒸着を行ない基板電極13を形成する。以上により、図13に示す高耐圧型半導体装置が完成する。
Next, referring to FIG. 18,
以上、この実施の形態によれば、ドレイン領域16の内部にn型の不純物拡散領域15が形成され、さらに、ドレイン電極12は、n型の不純物拡散領域15に接続されている。これにより、ドレイン領域16に達したホール電流はn型の不純物拡散領域15に注入される。その結果、このn型の不純物拡散領域15からドレイン領域を通ってn-エピタキシャル層2へ電子電流が流れ出す。したがって、ソース電極11とドレイン電極12との間でホール電流と電子電流が同時に流れる形で高耐圧型半導体装置が“ON”状態となるために、“ON”状態における抵抗を大幅に削減することが可能となる。
As described above, according to this embodiment, the n-type
(第3の実施の形態)
次に、この発明に基づいた第3の実施の形態について説明する。図20は、第3の実施の形態における高耐圧型半導体装置の構造を示す断面図である。図20を参照して、p-半導体基板1の上にn-エピタキシャル層2が形成されている。n-エピタキシャル層2の表面の所定の領域には、フィールド酸化膜14が形成されている。このフィールド酸化膜14の下面側に接するようにp-型不純物領域5が形成されている。このフィールド酸化膜14の一方端側には、所定の距離を隔ててチャネル領域20を形成するようにp型のソース領域3が設けられている。また、ソース領域3のチャネル領域20とは反対側の領域には、ソース領域3と接するようにn型不純物領域4が形成されている。
(Third embodiment)
Next, a third embodiment based on the present invention will be described. FIG. 20 is a cross-sectional view showing the structure of the high voltage semiconductor device according to the third embodiment. Referring to FIG. 20, n − epitaxial layer 2 is formed on p − semiconductor substrate 1. A
チャネル領20の上方には、ゲート酸化膜21を介してゲート電極9が設けられている。また、ソース領域3とn型不純物領域4とには、n-エピタキシャル層2とゲート電極9とに対して、酸化膜10を介してソース電極11が設けられている。一方、フィールド酸化膜14の他方端側には、p-型不純物領域5に接するように、p型のドレイン領域6が形成されている。また、このp-型不純物領域5の内部には、n型不純物拡散領域15が形成されている。
A
このn型の不純物拡散領域15とp型のドレイン領域6とには、n-エピタキシャル層2とに対し酸化膜10を介してドレイン電極12が設けられている。このドレイン領域6のフィールド酸化膜14とは反対側の領域には、n-エピタキシャル層2の表面からp-半導体基板1の表面にかけてp型分離領域7が形成されている。また、ゲート電極9と、ソース領域3とn型不純物領域4との下方のp-半導体基板1とn-エピタキシャル層2との界面にはn+埋込層8が形成されている。さらに、p-半導体基板1の裏面側には、基板電極13が設けられている。
In the n-type
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図21ないし図23を参照して説明する。まず、図21を参照して、ドレイン電極12と基板電極13とを0Vとする。ゲート電極9とソース電極11とを短絡し、これに+Vの電圧を加える。
Next, the operation principle of the high voltage semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 21, the
このとき、半導体装置内に発生する空乏層は、n-エピタキシャル層2とp-半導体基板1との接合Bと、n-エピタキシャル層2とp型分離領域7との接合Aと、n-エピタキシャル層2とp-型不純物領域5との接合Cとから延びている。
At this time, the depletion layer generated in the semiconductor device, n - and junction A between the
接合Aから延びる空乏層aは、第1および第2の実施の形態と同様にRESURF効果により、接合Bから延びる空乏層bの影響で延びやすくなり、接合Aの電界は比較的小さな値に保たれる。 Similar to the first and second embodiments, the depletion layer a extending from the junction A is likely to extend due to the depletion layer b extending from the junction B due to the RESURF effect, and the electric field of the junction A is maintained at a relatively small value. Be drunk.
一方、接合Cから延びる空乏層cは、p-不純物領域5が低濃度であるため、n-エピタキシャル層2側に延びると同時にp-不純物領域5も空乏層化する。さらに、p-型不純物領域5は、フィールド酸化膜14の酸化と同時に形成されているため、p-型不純物領域5の表面濃度は、偏積の影響で低下している。したがって、p-型不純物領域5の抵抗値が従来と同様であってもより空乏層化しやすくなっている。
On the other hand, the depletion layer c extending from junction C, p - the
また、フィールド酸化膜14の上にオーバーラップして形成されたゲート電極9は、フィールドプレートを形成している。このゲート電極9はp-型不純物領域5との距離が滑らかに増加している。したがって、p-不純物領域5の空乏層化を促進し、接合Cのゲート電極9近傍の電界集中を効果的に緩和することができる。
Further, the
次に、さらに+V電圧を大きくしていくと、図22を参照して、最終的には、n+埋込層8とp-半導体基板1の間の接合により耐圧が決定されることになる。このとき、n-エピタキシャル層2とp-型不純物領域5とはほとんど空乏層化される。この状態において、半導体装置を“OFF”状態に保つことができる。
Next, when the + V voltage is further increased, with reference to FIG. 22, the breakdown voltage is finally determined by the junction between n + buried
次に、図22を参照して、ゲート電極9の電位をソース電極11に対して低下させると、ゲート電極9直下のチャネル領域20がp反転してホール電流がソース領域3からp-不純物領域5を通ってドレイン領域6へと流れる。ここで、ドレイン領域6に達したホール電流は、n不純物拡散領域15下に形成されるピンチ抵抗R部分を通ってドレイン電極12に流れ込む。
Next, referring to FIG. 22, when the potential of
したがって、ホール電流がある程度以上増加すると、このピンチ抵抗Rに発生する電圧降下によって、ドレイン領域6とn不純物拡散領域15との間に順バイアスが加わり、n不純物拡散領域からドレイン領域6を通ってn-エピタキシャル層2へ電子電流が流れ出す。その結果、ソース電極11とドレイン電極12との間でホール電流と電子電流が同時に流れる形で“ON”状態となるため、“ON”状態における抵抗を大幅に削減することができる。
Therefore, when the hole current increases to some extent, a forward bias is applied between the
次に、図20に示す高耐圧型半導体装置の等価回路を図24に示す。図24を参照して、ドレイン領域6からソース領域3直下までのn-エピタキシャル層2の抵抗をR1、ソース領域3直下からn型不純物領域4までのn-エピタキシャル2の抵抗をR2、ドレイン領域6のピンチ抵抗をR3としている。MOS1は、ソース領域3がソース領域、ゲート電極9をゲートとするpチャンネルMOSとし、Bip2は、エミッタ領域がn不純物拡散領域15、ベース領域がドレイン領域6、コレクタ領域が、n-エピタキシャル層2となるnpnトランジスタである。Bip2は、エミッタ領域がソース領域3、ベース領域がn-エピタキシャル層2、コレクタ領域がp-半導体基板1となる寄生pnpトランジスタである。
Next, FIG. 24 shows an equivalent circuit of the high voltage semiconductor device shown in FIG. Referring to FIG. 24, n from the
図22は、OFF状態の空乏層の伸びを示している。このとき、ドレイン領域6は、ドレイン電極12とコンタクトしているので、ドレイン領域6とn上前位エピタキシャル層2との耐圧はBip1のBVCEOと同等である。したがって、上述した第2の実施の形態におけるBVCEOよりもこの部分の耐圧は高くなり、RESURF効果のマージンを大きくすることが可能となる。
FIG. 22 shows the elongation of the depletion layer in the OFF state. At this time, since the
また、MOS1がON状態になると、Bip1のドレイン領域6にホール電流が供給される。このホール電流が大きくなると、ピンチ抵抗R3で発生する電圧降下のため、Bip1がON状態になり、n-エピタキシャル層2に電子電流が流れる。このように、MOS1によるホール電流とBip1による電子電流が同時に流れるためON抵抗を大幅に削減することが可能となる。
When MOS1 is turned on, a hole current is supplied to the
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図25および図26を参照して説明する。なお、第2の実施の形態と同様に、第1の実施の形態で説明した図4〜図10までの工程は同一であるためここでの説明は省略する。 Next, a method for manufacturing a high voltage semiconductor device having the above structure will be described with reference to FIGS. Note that, as in the second embodiment, the steps from FIGS. 4 to 10 described in the first embodiment are the same, and thus the description thereof is omitted here.
図25を参照して、酸化膜10を除去した後、酸化膜10のソース領域3に隣接する領域と、ドレイン領域6の上方の領域のパターニングを行ない、リンを注入した後、アニールを行ない、n型不純物領域4とn型不純物拡散領域15とを同時に形成する。
Referring to FIG. 25, after removing
次に、図26を参照して、n-エピタキシャル層2との表面全面にパッシベーション膜10を堆積する。その後、このパッシベーション膜10に、ソース領域3とn型不純物領域4とに通ずるコンタクトホールと、ドレイン領域6とn型不純物拡散領域15とに通ずるコンタクトホールを開口した後、Al−Siをスパッタリング法により堆積し、エッチングによりパターニングを行ない、ソース電極11とドレイン電極12とを形成する。その後、p-半導体基板1の裏面側に金属蒸着を行ない基板電極13を形成する。以上により、図20に示す高耐圧型半導体装置が完成する。
Next, referring to FIG. 26,
以上、この実施の形態における高耐圧型半導体装置およびその製造方法によれば、ドレイン領域6の内部にn型の不純物拡散領域15が形成され、さらにドレイン電極12は、ドレイン領域6とn型の不純物拡散領域15とに接続されている。
As described above, according to the high breakdown voltage type semiconductor device and the manufacturing method thereof in this embodiment, the n-type
これにより、ホール電流がドレイン領域6に流れ込む。ここでドレイン領域6に流れ込んだホール電流は、n型の不純物拡散領域下に形成されるピンチ抵抗部分を通ってドレイン電極12に流れ込む。したがって、ホール電流が所定以上増加すると、ピンチ抵抗に発生する電圧降下によって、ドレイン領域6とn型の不純物拡散領域15との間に順バイアスが加わる。
Thereby, a hole current flows into the
その結果、n型の不純物拡散領域15からドレイン領域6を通ってn-エピタキシャル層2へ電子電流が流れ出す。このように、ドレイン電極12とソース電極11との間でホール電流と電子電流とが同時に流れる形で“ON”状態となるため、“ON”状態における抵抗を大幅に削減することができる。
As a result, an electron current flows from n type
(第4の実施の形態)
次に、この発明に基づいた第4の実施の形態について説明する。図27は、第4の実施の形態における高耐圧型半導体装置の構造を示す断面図である。図27を参照して、p-半導体基板16の上にシリコン酸化膜17が形成されている。このシリコン酸化膜17の上には、n-エピタキシャル層2が形成されている。
(Fourth embodiment)
Next explained is the fourth embodiment based on the invention. FIG. 27 is a cross-sectional view showing the structure of the high voltage semiconductor device according to the fourth embodiment. Referring to FIG. 27, a
n-エピタキシャル層2の表面の所定の領域にはフィールド酸化膜14が形成されている。このフィールド酸化膜14の下面側に接するようにp-型不純物領域5が形成されている。フィールド酸化膜14の一方端側には、所定の距離を隔ててチャネル領域20を形成するようにn型の不純物領域4が形成されている。このn型不純物領域4の内部には、p型のソース領域3が設けられている。チャネル領20の上方には、ゲート酸化膜21を介してゲート電極9が設けられている。また、n型不純物領域4とソース領域3とには、n-エピタキシャル層2とゲート電極9に対し酸化膜10を介して、ソース電極11が設けられている。
A
一方、フィールド酸化膜14の他方端側には、p-型不純物領域5に接するように、p型のドレイン領域6が形成されている。このp-型不純物領域5の内部には、n-エピタキシャル層2とに対し酸化膜10を介してドレイン電極12が設けられている。ドレイン領域6のフィールド酸化膜14とは反対側の領域には、n-エピタキシャル層2の表面からシリコン酸化膜17の表面にかけて、埋込酸化膜18が形成されている。
On the other hand, p-
次に、上記構造よりなる高耐圧型半導体装置の動作原理について、図28ないし図30を参照して説明する。まず、図28を参照して、ドレイン電極12と基板電極13とを0Vとする。ゲート電極9とソース電極11とを短絡し、これに+Vの電圧を加える。
Next, the operation principle of the high voltage semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 28,
このとき、半導体装置内に発生する空乏層は、n-エピタキシャル層2とドレイン領域6との接合Aと、n-エピタキシャル層2とp型分離領域5との接合Cから延びる。このとき、p型半導体基板16は、ドレイン領域6と同電位であるので、接合Aから延びる空乏層aに対しフィールドプレート効果を及ぼす。したがって、酸化膜17とn-エピタキシャル層2の接合Bから空乏層bが延びる。
At this time, the depletion layer generated in the semiconductor device, n - and junction A between the
接合Aから延びる空乏層aは、接合Bから延びる空乏層bの影響で通常より延びやすくなるため、接合Bの電界は比較的小さな値に保たれている。この効果は、一般にRESURF効果といわれている。一方、接合Cから延びる空乏層cは、p-不純物拡散領域5が低濃度であるため、n-エピタキシャル層2側に延びると同時に、p-不純物領域5も空乏層化する。
Since the depletion layer a extending from the junction A becomes easier to extend than usual due to the influence of the depletion layer b extending from the junction B, the electric field of the junction B is kept at a relatively small value. This effect is generally referred to as the RESURF effect. On the other hand, depletion layer c extending from junction C has a low concentration of p −
p-型不純物領域5は、フィールド酸化膜14の酸化と同時に形成されているため、p-型不純物領域5の表面濃度は、偏積の影響で低下している。したがって、p-型不純物領域5の抵抗は従来と同様であっても、本実施の形態ではより空乏層化しやすくなっているといえる。
Since the p − -
また、フィールド酸化膜14の上にオーバーラップして形成された電極9は、フィールドプレートを形成している。このフィールドプレートは、p-不純物拡散領域5との距離が滑らかに増加しているため、p-不純物拡散領域5の空乏層化を促進し、接合Cのゲート電極9近傍の電界を効果的に緩和することができる。
Further, the
その後、図29を参照して、さらに+V電圧を大きくしていくと、最終的には、酸化膜17とp-半導体基板16との間の接合で耐圧が決定される。このとき、n-エピタキシャル層2とp-型不純物領域5とはほとんど空乏層化されている。この状態において、“OFF”状態に保つことができる。
Then, referring to FIG. 29, when the + V voltage is further increased, the breakdown voltage is finally determined at the junction between
次に、図30を参照して、ゲート電極9の電位をソース電極11に対して低下させると、ゲート電極9直下のチャネル領域20がp反転し、ホール電流がソース領域3からp-拡散領域5を通ってドレイン領域6へと流れて、“ON”状態となる。
Next, referring to FIG. 30, when the potential of
次に、上記構造よりなる高耐圧型半導体装置の製造方法について、図31〜図41を参照して説明する。まず、図31を参照して、p-半導体基板16の上に酸化膜17を形成する。さらに、この酸化膜17の上に、エピタキシャル成長法によりn-エピタキシャル層2を形成する。
Next, a method for manufacturing a high voltage semiconductor device having the above structure will be described with reference to FIGS. First, referring to FIG. 31,
次に、図32を参照して、n-エピタキシャル層2の上に、所定形状のパターンを有する酸化膜10を形成する。その後、図33を参照して、この酸化膜10をマスクとして、n-エピタキシャル層2のエッチングを行なう。
Next, referring to FIG. 32,
次に、図34を参照して、酸化膜10を除去した後、n-エピタキシャル層2の表面全面にシリコン酸化膜18をCVD法などにより堆積する。その後、図35を参照して、シリコン酸化膜18のエッチバックを行ない、埋込酸化膜18を形成する。
Next, referring to FIG. 34, after removing
次に、図36を参照して、n-エピタキシャル層2の上に再び酸化膜22を形成し、この酸化膜22の上に窒化膜23を形成する。その後、この窒化膜23の上に所定形状のパターンを有するレジスト膜24を形成して、このレジスト膜24をマスクとして窒化膜23のパターニングを行なう。次に、レジスト膜24と窒化膜23とをマスクとして、n-エピタキシャル層2にボロンを注入する。
Next, referring to FIG. 36,
次に、図37を参照して、レジスト膜24を除去した後、窒化膜23をマスクとして選択酸化を行ない、フィールド酸化膜14を形成する。このとき、同時にフィールド酸化膜14の下面の領域に、p-型不純物領域5が形成される。その後、窒化膜23と酸化膜22の除去を行なう。
Next, referring to FIG. 37, after removing resist
次に、図38を参照して、n-エピタキシャル層2の表面に酸化膜9およびポリシリコン膜9を形成する。その後、このポリシリコン9の上に所定形状のレジスト膜20を形成して、このレジスト膜25をマスクとして、ポリシリコン膜9のパターニングを行ない、ゲート電極9を形成する。
Next, referring to FIG. 38,
次に、図39を参照して、n-エピタキシャル層2の上に所定のパターンを有するレジスト膜26を形成し、このレジスト膜26およびレジスト膜25をマスクとして、n-エピタキシャル層2にリンの注入を行ない、アニールにより、n型不純物領域4を形成する。次に、図40を参照して、レジスト膜25およびレジスト膜26を除去した後、ゲート電極9を覆うように酸化膜10を形成する。
Next, referring to FIG. 39, n - the resist
次に、図41を参照して、酸化膜10のゲート電極9に隣接する領域と、フィールド絶縁膜14の酸化膜9と反対側の領域とのパターニングを行ない、ボロンを注入した後アニールを行なうことにより、ソース領域3とドレイン領域6とを同時に形成する。その後、n-エピタキシャル層2の表面全面にパッシベーション膜を堆積する。
Next, referring to FIG. 41, the region adjacent to
次に、このパッシベーション膜10にソース領域3とドレイン領域6とに通ずるコンタクトホールを開口した後、Al−Siをスパッタリング法により堆積し、エッチングによりパターニングを行なうことで、ソース電極11とドレイン電極12とを形成する。その後、p-半導体基板16の裏面側に金属蒸着を行ない基板電極13を形成する。以上により、図27に示す高耐圧型半導体装置が完成する。
Next, after opening contact holes communicating with the
以上、この実施の形態における高耐圧型半導体装置によれば、n-不純物拡散領域4がソース領域3を覆うように形成されている。これにより、n-エピタキシャル層2の空乏層化を促進することができる。したがって、“OFF”状態において、高耐圧が可能な高耐圧型半導体装置を提供することが可能となる。
As described above, according to the high breakdown voltage type semiconductor device of this embodiment, n −
(第5の実施の形態)
次に、この発明に基づいた第5の実施の形態について説明する。図42は、第5の実施の形態における高耐圧型半導体装置の構造を示す断面図である。この第5の実施の形態における高耐圧型半導体装置の構造は、第2の実施の形態における構造をSOI基板に形成したものである。
(Fifth embodiment)
Next explained is the fifth embodiment based on the invention. FIG. 42 is a cross-sectional view showing the structure of the high voltage semiconductor device according to the fifth embodiment. The structure of the high voltage semiconductor device according to the fifth embodiment is obtained by forming the structure according to the second embodiment on an SOI substrate.
図42は、第5の実施の形態における高耐圧型半導体装置がOFF状態を示す図であり、図43は、この第5の実施の形態における高耐圧型半導体装置がON状態の断面を示している。また、図44に、この第5の実施の形態における高耐圧型半導体装置の等価回路図を示す。ON状態、OFF状態ともに第2の実施の形態と同様の動作であるが、図44の等価回路図からわかるように、寄生Bip2がないため、電子電流が大きくなった場合のON抵抗の増大という問題を回避することができる。 FIG. 42 is a diagram showing a high voltage semiconductor device in the fifth embodiment in an OFF state, and FIG. 43 shows a cross section in which the high voltage semiconductor device in the fifth embodiment is in an ON state. Yes. FIG. 44 shows an equivalent circuit diagram of the high voltage semiconductor device according to the fifth embodiment. Both the ON state and the OFF state are the same as those in the second embodiment. However, as can be seen from the equivalent circuit diagram of FIG. 44, since there is no parasitic Bip2, the ON resistance increases when the electron current increases. The problem can be avoided.
なお、上記各実施の形態を組合わせることによっても、同様の作用効果が得ることができる。また、上記各実施の形態の導電型を反対にしても同様の作用効果を得ることができる。 Similar effects can also be obtained by combining the above embodiments. Moreover, even if the conductivity types of the above embodiments are reversed, the same effect can be obtained.
また、上記各実施の形態においては、好ましい構造として、p型分離領域5がフィールド酸化膜14の下面に接するように形成しているが、この構造に限られず、フィールド酸化膜14がない構造であっても、上述した作用効果を得ることができる。
In each of the above-described embodiments, the p-
1 p-半導体基板、2 n-エピタキシャル層、3 ソース領域、4 n不純物領域、5 p-不純物領域、6 ドレイン領域、7 p型分離領域、8 n+埋込層、9 ゲート電極、11 ソース電極、12 ドレイン電極、13 基板電極、20 チャネル領域。なお、図中同一符号は、同一または相当部分を示す。 1 p - semiconductor substrate, 2 n - epitaxial layer, 3 a source region, 4 n impurity regions, 5 p - impurity region, 6 a drain region, 7 p-type isolation region, 8 n + embedded layer, 9 gate electrode, 11 source Electrode, 12 drain electrode, 13 substrate electrode, 20 channel region. In addition, the same code | symbol in a figure shows the same or an equivalent part.
Claims (1)
前記半導体基板の上に形成された酸化膜と、
前記酸化膜の上に形成された第1導電型の半導体層と、
前記半導体層の所定の位置に形成された第2導電型低濃度不純物領域と、
前記半導体層の表面の、前記第2導電型低濃度不純物領域の一方端側において、前記第2導電型低濃度不純物領域の端部からチャネル領域をなすように所定の距離を隔てて形成された第1導電型不純物領域と、
この第1導電型不純物領域の内部に設けられる、第2導電型のソース領域と、
前記チャネル領域の上方において、前記半導体層の表面と絶縁膜を介し、かつ、前記第2導電型低濃度不純物領域の上面の一部に延在するように形成されたゲート電極と、
前記ソース領域と前記第1導電型不純物領域とに接続され、前記半導体層と前記ゲート電極とに対して絶縁膜を介して形成されたソース電極と、
前記半導体層の表面の、前記第2導電型低濃度不純物領域の他方端側において、前記第2導電型低濃度不純物領域と接するように形成された第2導電型のドレイン領域と、
前記ドレイン領域と電気的に接続され、前記半導体層と前記第2導電型低濃度不純物領域とに対し、絶縁膜を介して形成されたドレイン電極と、
を備え、
前記チャネル領域は、前記ゲート電極の平面パターン形状において、直線部分とコーナー部分とを含み、
前記ソース領域は、前記コーナー部分において前記チャネル領域の内側に配置され、
前記チャネル領域の幅は、直線部分のチャネル領域の幅よりもコーナー部分のチャネル領域の幅のほうが広く設けられている、高耐圧型半導体装置。 A second conductivity type semiconductor substrate;
An oxide film formed on the semiconductor substrate;
A first conductivity type semiconductor layer formed on the oxide film;
A second conductivity type low concentration impurity region formed at a predetermined position of the semiconductor layer;
A surface of the semiconductor layer is formed at one end side of the second conductivity type low concentration impurity region at a predetermined distance so as to form a channel region from an end portion of the second conductivity type low concentration impurity region. A first conductivity type impurity region;
A source region of a second conductivity type provided inside the first conductivity type impurity region;
Above the channel region, a gate electrode formed so as to extend to a part of the upper surface of the second conductivity type low-concentration impurity region through the surface of the semiconductor layer and an insulating film;
A source electrode connected to the source region and the first conductivity type impurity region, and formed through an insulating film with respect to the semiconductor layer and the gate electrode;
A drain region of a second conductivity type formed so as to be in contact with the second conductivity type low concentration impurity region on the other end side of the second conductivity type low concentration impurity region on the surface of the semiconductor layer;
A drain electrode electrically connected to the drain region and formed through an insulating film for the semiconductor layer and the second conductivity type low-concentration impurity region;
Equipped with a,
The channel region includes a straight portion and a corner portion in a planar pattern shape of the gate electrode,
The source region is disposed inside the channel region at the corner portion;
The high withstand voltage semiconductor device , wherein the channel region is wider in the corner region than in the straight region .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006088823A JP4435103B2 (en) | 1993-07-16 | 2006-03-28 | High voltage semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17705993 | 1993-07-16 | ||
JP2006088823A JP4435103B2 (en) | 1993-07-16 | 2006-03-28 | High voltage semiconductor device |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33307793A Division JP3802935B2 (en) | 1993-07-16 | 1993-12-27 | High voltage semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006210944A JP2006210944A (en) | 2006-08-10 |
JP4435103B2 true JP4435103B2 (en) | 2010-03-17 |
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ID=36967346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006088823A Expired - Lifetime JP4435103B2 (en) | 1993-07-16 | 2006-03-28 | High voltage semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4435103B2 (en) |
-
2006
- 2006-03-28 JP JP2006088823A patent/JP4435103B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2006210944A (en) | 2006-08-10 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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