JP4426683B2

JP4426683B2 - Line monitoring device

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Publication number: JP4426683B2
Application number: JP36737599A
Authority: JP
Inventors: 喜也水田
Original assignee: 株式会社ラインアイ
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2010-03-03
Anticipated expiration: 2019-12-24
Also published as: JP2001186216A

Description

【０００１】
【発明の属する技術分野】
本発明は、一対の装置間に設けられる信号回線等をモニタする回線モニタ装置に係り、より詳細には、２つの信号経路から受信されたデータが、同時に受信されたデータであるかどうかを調べる回線モニタ装置に関するものである。
【０００２】
【従来の技術】
２つの装置間を接続する双方向性のシリアル通信回線において、双方の装置から送信されたデータが、同時に送信されたデータであるかどうかを調べる装置がある。このような装置の１つに、特開昭６１−２５１２５７号公報に開示された技術がある。この技術においては、一方の伝送路においてデータを受信した時刻と、他方の伝送路においてデータを受信した時刻との時間差を検出している。そして、検出した時間差を基準値と比較し、基準値以内であるときには、同時に送信されたデータであると判定する判定手段を設けている。また、判定手段における判定の基準値を、通信速度に応じて変更可能としている。このため、通信速度が変化したときでも、２つのデータが同時に送信されたデータであるかどうかを、適正に判定できるようになっている。
【０００３】
【発明が解決しようとする課題】
しかしながら上記技術を用いた場合では、以下に示す問題を生じていた。すなわち、判定手段における基準値は、通信速度に対応して設定されるが、この基準値の設定が難しく、同時に送信されたデータであっても、同時に送信されたデータではないと判定される可能性や、同時に送信されていないデータであるにも関わらず、同時に送信されたデータであると判定される場合がある。また、装置によっては、通信速度にばらつきがあるが、このばらつきの影響を除去することが困難となっている。
【０００４】
本発明は上記課題を解決するため創案されたものであって、その目的は、２つの信号経路のそれぞれにおけるデータの受信開始時から受信終了時までの期間に、重なる期間が生じるときには、２つの信号経路のそれぞれから受信したデータを、同時に受信したデータであると判定することにより、基準値の設定の煩わしさを無くすとともに、通信速度が異なるときでも、同時判定を精度よく行うことができ、同時に受信したデータについては、同時受信を示すフラグを付加することにより、同時受信されたデータの処理を容易にすることのできる回線モニタ装置を提供することにある。
【０００６】
また、上記目的に加え、非同期通信方式において、データの同時受信の判定を行うことのできる回線モニタ装置を提供することにある。
【０００７】
また、上記目的に加え、同期通信方式において、データの同時受信の判定を行うことのできる回線モニタ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するため本発明に係る回線モニタ装置は、第１の信号経路と第２の信号経路とのモニタを行う回線モニタ装置に適用し、前記第１の信号経路のデータを取り込む第１のデータ取込部と、前記第１のデータ取込部が前記データの取り込みを開始する時刻である第１の開始時刻と、前記第１のデータ取込部が前記データの取り込みを終了する時刻である第１の終了時刻とを検出し、かつ、前記第１の開始時刻から前記第１の終了時刻までの期間には第１の検出信号を出力する第１の検出部と、前記第２の信号経路のデータを取り込む第２のデータ取込部と、前記第２のデータ取込部が前記データの取り込みを開始する時刻である第２の開始時刻と、前記第２のデータ取込部が前記データの取り込みを終了する時刻である第２の終了時刻とを検出し、かつ、前記第２の開始時刻から前記第２の終了時刻までの期間には第２の検出信号を出力する第２の検出部と、前記第１の検出信号と前記第２の検出信号とが共に出力されるときには、前記第１のデータ取込部によって取り込まれたデータと、前記第２のデータ取込部によって取り込まれたデータとが同時に受信されたデータであると判定し、同時受信信号を出力する同時判定部と、前記同時判定部が前記同時受信信号を出力するときには、前記第１のデータ取込部によって取り込まれたデータと、前記第２のデータ取込部によって取り込まれたデータとのそれぞれに、同時受信を示すフラグを付加するデータ生成部とを備えている。
【０００９】
すなわち、前記第１の検出部は、前記第１のデータ取込部がデータの取り込みを開始するときから終了するまでの期間では、前記第１の検出信号を出力する。また、前記第２の検出部は、前記第２のデータ取込部がデータの取り込みを開始するときから終了するまでの期間では、前記第２の検出信号を出力する。そして、前記同時判定部は、前記第１の検出信号と前記第２の検出信号とが共に出力されるときには、前記同時受信信号を出力する。従って、前記同時受信信号は、前記第１の信号経路のデータと前記第２の信号経路のデータとが、同時刻のデータであることを示す信号となる。
【００１１】
しかも、前記同時判定部が前記同時受信信号を出力するときには、前記第１のデータ取込部によって取り込まれたデータと、前記第２のデータ取込部によって取り込まれたデータとのそれぞれに、同時受信を示すフラグを付加する前記データ生成部を備えているので、前記第１のデータ取込部によって取り込まれたデータに、同時受信を示すフラグが付加されている場合には、前記第２のデータ取込部によって取り込まれたデータにも、同時受信を示すフラグが付加されていることが示される。そして、この２つのデータが、同時に受信されたデータであることが示される。
【００１２】
また、上記構成に加え、前記第１の信号経路と前記第２の信号経路とを非同期通信用の信号経路とし、前記第１の検出部は、スタートビットを検出したときには前記第１のデータ取込部が前記データの取り込みを開始すると判定し、ストップビットを検出したときには前記第１のデータ取込部が前記データの取り込みを終了すると判定し、前記第２の検出部は、スタートビットを検出したときには前記第２のデータ取込部が前記データの取り込みを開始すると判定し、ストップビットを検出したときには前記第２のデータ取込部が前記データの取り込みを終了すると判定する。
【００１３】
すなわち、非同期通信においては、データのそれぞれは、スタートビットとストップビットとに挟まれる。従って、データのそれぞれを単位として、同時に受信されたかどうかが判定される。
【００１４】
また、上記構成に加え、前記第１の信号経路と前記第２の信号経路とを同期通信用の信号経路とし、前記第１の検出部は、同期キャラクタを検出したときには前記第１のデータ取込部が前記データの取り込みを開始すると判定し、開放キャラクタを検出したときには前記第１のデータ取込部が前記データの取り込みを終了すると判定し、前記第２の検出部は、同期キャラクタを検出したときには前記第２のデータ取込部が前記データの取り込みを開始すると判定し、開放キャラクタを検出したときには前記第２のデータ取込部が前記データの取り込みを終了すると判定する。
【００１５】
すなわち、同期通信においては、パケットデータ等のデータのそれぞれは、同期キャラクタと開放キャラクタとに挟まれる。従って、パケットデータ等のデータのそれぞれを単位として、同時に受信されたかどうかが判定される。
【００１６】
【発明の実施の形態】
以下に本発明の実施例の形態を、図面を参照しつつ説明する。
【００１７】
図１は、本発明に係る回線モニタ装置の第１の実施形態の電気的構成を示すブロック線図、図３は、第１の実施形態の外観を示す説明図である。
【００１８】
図において、コネクタ１９およびコネクタ２９は、共に、ＲＳ−２３２Ｃ用のコネクタとなっている。そして、コネクタ１９には第１の外部装置５１が接続される。また、コネクタ２９には第２の外部装置５２が接続される。
【００１９】
そして、第１の外部装置５１が送信するデータは、コネクタ１９、インタフェース回路２５、およびコネクタ２９を経由する第１の信号経路４１を介して、第２の外部装置５２に導かれる。また、第２の外部装置５２が送信するデータは、コネクタ２９、インタフェース回路２５、およびコネクタ１９を経由する第２の信号経路４２を介して、第１の外部装置５１に導かれる。
【００２０】
なお、第１の外部装置５１と第２の外部装置５２とは、非同期方式の通信を行う構成となっている。
【００２１】
インタフェース回路２５は、第１の信号経路４１を分岐し、分岐した信号を第１の検出部１１に導く。また、第２の信号経路４２を分岐し、分岐した信号を第２の検出部１２に導く。また、第１の信号経路４１や第２の信号経路４２の経路を切り換えることにより、送信処理部１３の出力を、コネクタ２９に至る第１の信号経路４１や、コネクタ１９に至る第２の信号経路４２に導くブロックとなっている。
【００２２】
なお、このとき、インタフェース回路２５は、レベル変換を行うことにより、第１の信号経路４１および第２の信号経路４２の各信号レベルと、第１の検出部１１、第２の検出部１２、および送信処理部１３の各信号レベルとの整合を行う。
【００２３】
第１の検出部１１は、第１の外部装置５１が第１の信号経路４１に送信したデータを、第１のデータ取込部２１が取り込みを開始する時刻（第１の開始時刻）を検出する。また、前記データを、第１のデータ取込部２１が取り込みを終了する時刻（第１の終了時刻）を検出する。そして、検出した第１の開始時刻から第１の終了時刻までの期間には、第１の検出信号（Ｈレベル）を同時判定部２に出力する。また、第１の信号経路４１に現れたデータについては、変更することなく、第１のデータ取込部２１に出力する。
【００２４】
詳細には、第１の検出部１１は、第１の信号経路４１にスタートビットが現れたときには、第１のデータ取込部２１がデータの取り込みを開始する時刻であると判定する。また、第１の信号経路４１にストップビットが現れたときには、第１のデータ取込部２１がデータの取り込みを終了すると判定する。
【００２５】
第１のデータ取込部２１は、第１の検出部１１を介して導かれたシリアルデータをパラレルデータに変換するブロックとなっている。そして、変換したパラレルデータをデータ生成部３に出力する。
【００２６】
第２の検出部１２は、第２の外部装置５２が第２の信号経路４２に送信したデータを、第２のデータ取込部２２が取り込みを開始する時刻（第２の開始時刻）を検出する。また、前記データを、第２のデータ取込部２２が取り込みを終了する時刻（第２の終了時刻）を検出する。そして、検出した第２の開始時刻から第２の終了時刻までの期間には、第２の検出信号（Ｈレベル）を同時判定部２に出力する。また、第２の信号経路４２に現れたデータについては、変更することなく、第２のデータ取込部２２に出力する。
【００２７】
詳細には、第２の検出部１２は、第２の信号経路４２にスタートビットが現れたときには、第２のデータ取込部２２がデータの取り込みを開始する時刻であると判定する。また、第２の信号経路４２にストップビットが現れたときには、第２のデータ取込部２２がデータの取り込みを終了すると判定する。
【００２８】
第２のデータ取込部２２は、第２の検出部１２を介して導かれたシリアルデータをパラレルデータに変換するブロックとなっている。そして、変換したパラレルデータをデータ生成部３に出力する。
【００２９】
同時判定部２は、第１の検出信号と第２の検出信号とが共に出力されるとき（第１の検出部１１の出力と第２の検出部１２の出力とが共にＨレベルとなるとき）には、同時であると判定するブロックとなっている。すなわち、第１のデータ取込部２１によって取り込まれたデータと、第２のデータ取込部２２によって取り込まれたデータとが、同時に受信されたデータであると判定する。そして、同時に受信されたデータであると判定したときには、同時受信信号（値１）をデータ生成部３に出力する。
【００３０】
また、同時判定部２は、第１の検出信号、または第２の検出信号の一方のみが出力されるとき（第１の検出部１１の出力、または第２の検出部１２の出力の一方のみがＨレベルとなるとき）には、同時ではないと判定する。すなわち、第１のデータ取込部２１によって取り込まれたデータと、第２のデータ取込部２２によって取り込まれたデータとは、同時に受信されたデータではないと判定し、同時判定部２に値０を出力する。
【００３１】
データ生成部３は、第１のデータ取込部２１から出力されたデータ、および第２のデータ取込部２２から出力されたデータのそれぞれについて、フラグを付加するブロックとなっている。詳細には、データ生成部３は、図２に示すように、２種のフラグ３０１，３０２を付加したデータを生成する。そして、生成したデータをＦＩＦＯ４に送出し、記憶させる。また、データがＦＩＦＯ４に記憶されたことをＣＰＵ５に示すため、ＣＰＵ５にインタラプト信号を送出する。
【００３２】
データ生成部３が付加するフラグ３０１，３０２について説明すると、フラグ３０１は、第１の信号経路４１のデータであるのか、あるいは第２の信号経路４２のデータであるのかを示すフラグとなっている。また、フラグ３０２は、値１でもって、同時に受信されたデータであることを示し、値０でもって、同時には受信されなかったデータであることを示す。
【００３３】
このため、データ生成部３は、同時判定部２が同時受信信号（値１）を出力するときには、第１のデータ取込部２１から出力されたデータに付加するフラグ３０１には、第１の信号経路４１を示す値を格納する。また、フラグ３０２には、同時に受信されたデータであることを示す値１を格納する。かつ、第２のデータ取込部２２から出力されたデータに付加するフラグ３０１には、第２の信号経路４２を示す値を格納する。また、フラグ３０２には、同時に受信されたデータであることを示す値１を格納する。
【００３４】
ＦＩＦＯ４は、データを一時的に蓄えるメモリであり、データ生成部３から送出された順序と同一順序でもって、記憶していたデータをＣＰＵ５に出力する。また、送信処理部１３は、第１の外部装置５１、あるいは第２の外部装置５２にデータを送信するためのブロックとなっている。
【００３５】
ＲＡＭ６は、第１の信号経路４１および第２の信号経路４２から受信したデータを記憶するためのブロックとなっている。また、送信処理部１３を介して送信するためのデータを記憶する。ＲＯＭ７は、ＣＰＵ５により実行されるプログラムが格納されたブロックとなっている。
【００３６】
ＬＥＤ部８は、回線モニタ装置３２のパネル３２１（図３参照）に設けられた複数のＬＥＤからなるブロックとなっており、第１の信号経路４１および第２の信号経路４２の状態を表示する。また、ＬＣＤドライバ９は、ＬＣＤ１０を駆動するためのブロックとなっており、ＣＰＵ５から出力される文字等をＬＣＤ１０に表示させる。また、キーボード３０は、複数のキースイッチからなるブロックとなっており、各種の指示が入力される。
【００３７】
ＣＰＵ５は、回線モニタ装置としての主要動作を制御するためのブロックとなっている。このため、ＦＩＦＯ４にデータが記憶されたときには、記憶されたデータを読み出す。そして、読み出したデータのフラグ３０１，３０２に基づいた表示方法でもって、データをＬＣＤ１０に表示させる。
【００３８】
以下に補足的な説明を行うと、図３に示す基板３３は、コネクタ１９，２９、およびインタフェース回路２５等が搭載されたブロックとなっており、装置本体のスロットに装着される。
【００３９】
図４、図５は、第１の実施形態の主要信号のタイミングを示すタイミグチャート、図６は、ＬＣＤ１０の表示の様子を示す説明である。必要に応じてこれらの図を参照しつつ、第１の実施形態の動作を説明する。
【００４０】
第１の外部装置５１と第２の外部装置５２とが、第１の信号経路４１と第２の信号経路４２とを介して通信を行うとき、第１の信号経路４１の信号が第１の検出部１１に導かれる。また、第２の信号経路４２の信号が第２の検出部１２に導かれる。
【００４１】
第１の検出部１１は、第１の信号経路４１に、図４に示すスタートビット４１１が現れたことを検出すると、同時判定部２に出力する信号６１のレベルを、ＬレベルからＨレベルに変化させる。そして、第１の信号経路４１にストップビット４１２が現れたことを検出したときには、信号６１のレベルを、ＨレベルからＬレベルに変化させる。
【００４２】
一方、第１のデータ取込部２１は、上記したスタートビット４１１とストップビット４１２とに挟まれたデータを取り込み、取り込んだデータをデータ生成部３に出力する。
【００４３】
第２の検出部１２は、第２の信号経路４２に、スタートビット４２１が現れたことを検出すると、同時判定部２に出力する信号６２のレベルを、ＬレベルからＨレベルに変化させる。そして、第２の信号経路４２にストップビット４２２が現れたことを検出したときには、信号６２のレベルを、ＨレベルからＬレベルに変化させる。
【００４４】
一方、第２のデータ取込部２２は、スタートビット４２１とストップビット４２２とに挟まれたデータを取り込み、取り込んだデータをデータ生成部３に出力する。
【００４５】
同時判定部２は、第１の検出部１１から出力される信号６１がＨレベルとなる期間と、第２の検出部１２から出力される信号６２がＨレベルとなる期間とに、重なる期間が生じたことから、同時であると判定し、同時受信信号（値１）をデータ生成部３に出力する。
【００４６】
データ生成部３は、第１のデータ取込部２１から出力されたデータに付加するフラグ３０１に、第１の信号経路４１であることを示す『ＳＤ』を格納する。また、フラグ３０２には、同時受信であることを示す値１を格納する。そして、フラグ３０１，３０２を付加したデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【００４７】
インタラプト信号によりデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたデータを読み出す。そして、読み出したデータのフラグ３０２が値１であることから、第２の信号経路４２において、同時に受信されたデータがあると判定する。
【００４８】
また、第２のデータ取込部２２からデータが出力されたときには、データ生成部３は、上記データに付加するフラグ３０１に、第２の信号経路４２であることを示す『ＲＤ』を格納する。また、フラグ３０２には、同時受信であることを示す値１を格納する。そして、フラグ３０１，３０２を付加したデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【００４９】
インタラプト信号によりデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたデータを読み出す。そして、読み出したデータのフラグ３０２が値１であることから、このデータが、先程読み出したデータ（第１の信号経路４１からのデータ）と同時に、第２の信号経路４２において受信されたデータであると判定する。
【００５０】
この判定を行ったＣＰＵ５は、上記した２つのデータを、同時受信のデータとして、ＲＡＭ６に一時記憶させる。そして、表示用のタイミングに併せて、ＬＣＤドライバ９を制御することにより、ＲＡＭ６に記憶させた２つのデータを、ＬＣＤ１０に表示させる。
【００５１】
なお、第１の信号経路４１から受信されたデータが文字『Ａ』であり、第２の信号経路４２から受信されたデータが文字『Ｕ』であるとすると、これらの文字は、同時受信であることを示すため、ＬＣＤ１０において、同一カラム１０１（図６参照）に表示される。
【００５２】
次に、図５を参照しつつ、第１の信号経路４１において受信されたデータと、第２の信号経路４２において受信されたデータとが、同時とならない場合の動作について説明する。
【００５３】
第１の検出部１１は、第１の信号経路４１に、図５に示すスタートビット４１３が現れたことを検出すると、同時判定部２に出力する信号６１のレベルを、ＬレベルからＨレベルに変化させる。そして、第１の信号経路４１にストップビット４１４が現れたことを検出したときには、信号６１のレベルを、ＨレベルからＬレベルに変化させる。
【００５４】
一方、第１のデータ取込部２１は、上記したスタートビット４１３とストップビット４１４とに挟まれたデータを取り込み、取り込んだデータをデータ生成部３に出力する。
【００５５】
第２の検出部１２は、第２の信号経路４２に、スタートビット４２３が現れたことを検出すると、同時判定部２に出力する信号６２のレベルを、ＬレベルからＨレベルに変化させる。そして、第２の信号経路４２にストップビット４２４が現れたことを検出したときには、信号６２のレベルを、ＨレベルからＬレベルに変化させる。
【００５６】
一方、第２のデータ取込部２２は、スタートビット４２３とストップビット４２４とに挟まれたデータを取り込み、取り込んだデータをデータ生成部３に出力する。
【００５７】
同時判定部２は、第１の検出部１１から出力される信号６１がＨレベルとなる期間と、第２の検出部１２から出力される信号６２がＨレベルとなる期間とに、重なる期間がないことから、同時ではないと判定し、同時受信信号をデータ生成部３に出力しない（同時受信ではないことを示す値０を出力する）。
【００５８】
データ生成部３は、第１のデータ取込部２１から出力されたデータに付加するフラグ３０１に、第１の信号経路４１であることを示す『ＳＤ』を格納する。また、フラグ３０２には、同時受信ではないことを示す値０を格納する。そして、フラグ３０１，３０２を付加したデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【００５９】
インタラプト信号によりデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたデータを読み出す。そして、読み出したデータのフラグ３０２が値０であることから、第２の信号経路４２からは、同時にデータが受信されなかったと判定する。そして、この判定を行ったＣＰＵ５は、ＦＩＦＯ４から読み出したデータを、ＲＡＭ６に一時記憶させる。
【００６０】
また、第２のデータ取込部２２からデータが出力されたときには、データ生成部３は、上記データに付加するフラグ３０１に、第２の信号経路４２であることを示す『ＲＤ』を格納する。また、フラグ３０２には、同時受信ではないことを示す値０を格納する。そして、フラグ３０１，３０２を付加したデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【００６１】
インタラプト信号によりデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたデータを読み出す。そして、読み出したデータのフラグ３０２が値０であることから、第１の信号経路４１からは、同時にデータが受信されなかったと判定する。そして、この判定を行ったＣＰＵ５は、ＦＩＦＯ４から読み出したデータを、ＲＡＭ６に一時記憶させる。
【００６２】
そして後、ＣＰＵ５は、表示用のタイミングに併せて、ＬＣＤドライバ９を制御することにより、ＲＡＭ６に記憶させた２つのデータを、ＬＣＤ１０に表示させる。
【００６３】
なお、第１の信号経路４１から受信されたデータが文字『Ｂ』であり、第２の信号経路４２から受信されたデータが文字『Ｘ』であるとすると、これらの文字は、同時受信ではないことを示すため、ＬＣＤ１０において、互いに異なるカラム１０２，１０３に表示される。
【００６４】
以上で第１の実施形態の説明を終了し、続いて、第２の実施形態について説明する。なお、第２の実施形態は、電気的構成として示すときには、図１に示す構成と同一となる。なお、第１の外部装置５１と第２の外部装置５２とは、同期方式の通信を行う構成となっている。
【００６５】
第１の検出部１１は、第１の外部装置５１が第１の信号経路４１に送信したパケットデータを、第１のデータ取込部２１が取り込みを開始する時刻（第１の開始時刻）を検出する。また、前記パケットデータを、第１のデータ取込部２１が取り込みを終了する時刻（第１の終了時刻）を検出する。そして、検出した第１の開始時刻から第１の終了時刻までの期間には、第１の検出信号（Ｈレベル）を同時判定部２に出力する。また、第１の信号経路４１に現れたパケットデータについては、変更することなく、第１のデータ取込部２１に出力する。
【００６６】
詳細には、第１の検出部１１は、第１の信号経路４１に、パケットデータの開始を示す同期キャラクタが現れたときには、第１のデータ取込部２１がパケットデータの取り込みを開始する時刻であると判定する。また、第１の信号経路４１に、パケットデータの終了を示す開放キャラクタが現れたときには、第１のデータ取込部２１がパケットデータの取り込みを終了すると判定する。
【００６７】
第１のデータ取込部２１は、第１の検出部１１を介して導かれたシリアルデータをパラレルデータに変換するブロックとなっている。そして、変換したパラレルデータをデータ生成部３に出力する。
【００６８】
第２の検出部１２は、第２の外部装置５２が第２の信号経路４２に送信したパケットデータを、第２のデータ取込部２２が取り込みを開始する時刻（第２の開始時刻）を検出する。また、前記パケットデータを、第２のデータ取込部２２が取り込みを終了する時刻（第２の終了時刻）を検出する。そして、検出した第２の開始時刻から第２の終了時刻までの期間には、第２の検出信号（Ｈレベル）を同時判定部２に出力する。また、第２の信号経路４２に現れたパケットデータについては、変更することなく、第２のデータ取込部２２に出力する。
【００６９】
詳細には、第２の検出部１２は、第２の信号経路４２に、パケットデータの開始を示す同期キャラクタが現れたときには、第２のデータ取込部２２がパケットデータの取り込みを開始する時刻であると判定する。また、第２の信号経路４２に、パケットデータの終了を示す開放キャラクタが現れたときには、第２のデータ取込部２２がパケットデータの取り込みを終了すると判定する。
【００７０】
第２のデータ取込部２２は、第２の検出部１２を介して導かれたシリアルデータをパラレルデータに変換するブロックとなっている。そして、変換したパラレルデータをデータ生成部３に出力する。
【００７１】
同時判定部２は、第１の検出信号と第２の検出信号とが共に出力されるとき（第１の検出部１１の出力と第２の検出部１２の出力とが共にＨレベルとなるとき）には、同時であると判定するブロックとなっている。すなわち、第１のデータ取込部２１によって取り込まれたパケットデータと、第２のデータ取込部２２によって取り込まれたパケットデータとが、同時に受信されたパケットデータであると判定する。そして、同時に受信されたパケットデータであると判定したときには、同時受信信号（値１）をデータ生成部３に出力する。
【００７２】
また、同時判定部２は、第１の検出信号、または第２の検出信号の一方のみが出力されるとき（第１の検出部１１の出力、または第２の検出部１２の出力の一方のみがＨレベルとなるとき）には、同時ではないと判定する。すなわち、第１のデータ取込部２１によって取り込まれたパケットデータと、第２のデータ取込部２２によって取り込まれたパケットデータとは、同時に受信されたパケットデータではないと判定し、同時判定部２に値０を出力する。
【００７３】
データ生成部３は、第１のデータ取込部２１から出力されたパケットデータ、および第２のデータ取込部２２から出力されたパケットデータのそれぞれについて、フラグを付加するブロックとなっている。詳細には、データ生成部３は、図２に示すように、パケットデータに２種のフラグ３０１，３０２を付加したデータを生成する。そして、生成したデータをＦＩＦＯ４に送出し、記憶させる。また、パケットデータがＦＩＦＯ４に記憶されたことをＣＰＵ５に示すため、ＣＰＵ５にインタラプト信号を送出する。
【００７４】
データ生成部３が付加するフラグ３０１，３０２について説明すると、フラグ３０１は、第１の信号経路４１のパケットデータであるのか、あるいは第２の信号経路４２のパケットデータであるのかを示すフラグとなっている。また、フラグ３０２は、値１でもって、同時に受信されたパケットデータであることを示し、値０でもって、同時には受信されなかったパケットデータであることを示す。
【００７５】
このため、データ生成部３は、同時判定部２が同時受信信号（値１）を出力するとき、第１のデータ取込部２１から出力されたパケットデータに付加するフラグ３０１には、第１の信号経路４１を示す値を格納する。また、フラグ３０２には、同時に受信されたデータであることを示す値１を格納する。かつ、第２のデータ取込部２２から出力されたパケットデータに付加するフラグ３０１には、第２の信号経路４２を示す値を格納する。また、フラグ３０２には、同時に受信されたパケットデータであることを示す値１を格納する。
【００７６】
ＦＩＦＯ４、ＲＡＭ６、ＲＯＭ７、ＬＥＤ部８、ＬＣＤドライバ９、ＬＣＤ１０、およびキーボード３０は、第１の実施形態の構成と同一となっている。
【００７７】
ＣＰＵ５は、回線モニタ装置としての主要動作を制御するためのブロックとなっている。このため、ＦＩＦＯ４にパケットデータが記憶されたときには、記憶されたパケットデータを読み出す。そして、読み出したパケットデータのフラグ３０１，３０２に基づいた表示方法でもって、パケットデータをＬＣＤ１０に表示させる。
【００７８】
図７、図８は、第２の実施形態の主要信号のタイミングを示すタイミグチャートである。必要に応じてこれらの図を参照しつつ、第２の実施形態の動作を説明する。
【００７９】
第１の外部装置５１と第２の外部装置５２とが、第１の信号経路４１と第２の信号経路４２とを介して通信を行うとき、第１の信号経路４１の信号が第１の検出部１１に導かれる。また、第２の信号経路４２の信号が第２の検出部１２に導かれる。
【００８０】
第１の検出部１１は、第１の信号経路４１に、図７に示す同期キャラクタ４１５が現れたことを検出すると、同時判定部２に出力する信号６１のレベルを、ＬレベルからＨレベルに変化させる。そして、第１の信号経路４１に開放キャラクタ４１６が現れたことを検出したときには、信号６１のレベルを、ＨレベルからＬレベルに変化させる。
【００８１】
一方、第１のデータ取込部２１は、上記した同期キャラクタ４１５と開放キャラクタ４１６とに挟まれたパケットデータを取り込み、取り込んだパケットデータをデータ生成部３に出力する。
【００８２】
第２の検出部１２は、第２の信号経路４２に、同期キャラクタ４２５が現れたことを検出すると、同時判定部２に出力する信号６２のレベルを、ＬレベルからＨレベルに変化させる。そして、第２の信号経路４２に開放キャラクタ４２６が現れたことを検出したときには、信号６２のレベルを、ＨレベルからＬレベルに変化させる。
【００８３】
一方、第２のデータ取込部２２は、同期キャラクタ４２５と開放キャラクタ４２６とに挟まれたデータを取り込み、取り込んだデータをデータ生成部３に出力する。
【００８４】
同時判定部２は、第１の検出部１１から出力される信号６１がＨレベルとなる期間と、第２の検出部１２から出力される信号６２がＨレベルとなる期間とに、重なる期間が生じたことから、同時であると判定し、同時受信信号（値１）をデータ生成部３に出力する。
【００８５】
データ生成部３は、第１のデータ取込部２１から出力されたパケットデータに付加するフラグ３０１に、第１の信号経路４１であることを示す『ＳＤ』を格納する。また、フラグ３０２には、同時受信であることを示す値１を格納する。そして、フラグ３０１，３０２を付加したパケットデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にパケットデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【００８６】
インタラプト信号によりパケットデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたパケットデータを読み出す。そして、読み出したパケットデータのフラグ３０２が値１であることから、第２の信号経路４２において、同時に受信されたパケットデータがあると判定する。
【００８７】
また、第２のデータ取込部２２からパケットデータが出力されたときには、データ生成部３は、上記パケットデータに付加するフラグ３０１に、第２の信号経路４２であることを示す『ＲＤ』を格納する。また、フラグ３０２には、同時受信であることを示す値１を格納する。そして、フラグ３０１，３０２を付加したパケットデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にパケットデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【００８８】
インタラプト信号によってパケットデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたパケットデータを読み出す。そして、読み出したパケットデータのフラグ３０２が値１であることから、このパケットデータが、先程読み出したパケットデータ（第１の信号経路４１からのパケットデータ）と同時刻において、第２の信号経路４２から受信されたパケットデータであると判定する。
【００８９】
この判定を行ったＣＰＵ５は、上記した２つのパケットデータを、同時受信のパケットデータとして、ＲＡＭ６に一時記憶させる。そして、表示用のタイミングに併せて、ＬＣＤドライバ９を制御することにより、ＲＡＭ６に記憶させた２つのパケットデータを、ＬＣＤ１０に表示させる。
【００９０】
なお、パケットデータをＬＣＤ１０に表示するときには、第１の信号経路４１において受信されたパケットデータと、第２の信号経路４２において受信されたパケットデータとは、同一カラムに表示される。すなわち、表示において、同時受信されたパケットデータであることが示されることになる。
【００９１】
次に、図８を参照しつつ、第１の信号経路４１において受信されたパケットデータと、第２の信号経路４２において受信されたパケットデータとが、同時とならない場合の動作について説明する。
【００９２】
第１の検出部１１は、第１の信号経路４１に、図８に示す同期キャラクタ４１７が現れたことを検出すると、同時判定部２に出力する信号６１のレベルを、ＬレベルからＨレベルに変化させる。そして、第１の信号経路４１に開放キャラクタ４１８が現れたことを検出したときには、信号６１のレベルを、ＨレベルからＬレベルに変化させる。
【００９３】
一方、第１のデータ取込部２１は、上記した同期キャラクタ４１７と開放キャラクタ４１８とに挟まれたデータを取り込み、取り込んだデータをデータ生成部３に出力する。
【００９４】
第２の検出部１２は、第２の信号経路４２に同期キャラクタ４２７が現れたことを検出すると、同時判定部２に出力する信号６２のレベルを、ＬレベルからＨレベルに変化させる。そして、第２の信号経路４２に同期キャラクタ４２８が現れたことを検出したときには、信号６２のレベルを、ＨレベルからＬレベルに変化させる。
【００９５】
一方、第２のデータ取込部２２は、同期キャラクタ４２７と開放キャラクタ４２８とに挟まれたデータを取り込み、取り込んだデータをデータ生成部３に出力する。
【００９６】
同時判定部２は、第１の検出部１１から出力される信号６１がＨレベルとなる期間と、第２の検出部１２から出力される信号６２がＨレベルとなる期間とに、重なる期間がないことから、同時ではないと判定し、同時受信信号をデータ生成部３に出力しない（同時受信ではないことを示す値０を出力する）。
【００９７】
データ生成部３は、第１のデータ取込部２１から出力されたパケットデータに付加するフラグ３０１に、第１の信号経路４１であることを示す『ＳＤ』を格納する。また、フラグ３０２には、同時受信ではないことを示す値０を格納する。そして、フラグ３０１，３０２を付加したパケットデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にパケットデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【００９８】
インタラプト信号によりパケットデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたパケットデータを読み出す。そして、読み出したパケットデータのフラグ３０２が値０であることから、第２の信号経路４２からは、同時にパケットデータが受信されなかったと判定する。そして、この判定を行ったＣＰＵ５は、ＦＩＦＯ４から読み出したパケットデータを、ＲＡＭ６に一時記憶させる。
【００９９】
また、第２のデータ取込部２２からパケットデータが出力されたときには、データ生成部３は、上記パケットデータに付加するフラグ３０１に、第２の信号経路４２であることを示す『ＲＤ』を格納する。また、フラグ３０２には、同時受信ではないことを示す値０を格納する。そして、フラグ３０１，３０２を付加したパケットデータをＦＩＦＯ４に書き込む。また、ＣＰＵ５に、ＦＩＦＯ４にデータを書き込んだことを知らせるため、インタラプト信号を出力する。
【０１００】
インタラプト信号によりデータの到着を知らされたＣＰＵ５は、ＦＩＦＯ４に書き込まれたパケットデータを読み出す。そして、読み出したパケットデータのフラグ３０２が値０であることから、第１の信号経路４１からは、同時にパケットデータが受信されなかったと判定する。そして、この判定を行ったＣＰＵ５は、ＦＩＦＯ４から読み出したパケットデータを、ＲＡＭ６に一時記憶させる。
【０１０１】
そして後、ＣＰＵ５は、表示用のタイミングに併せて、ＬＣＤドライバ９を制御することにより、ＲＡＭ６に記憶させた２つのパケットデータを、ＬＣＤ１０に表示させる。
【０１０２】
なお、上記した２つのパケットデータが、同時受信されたパケットデータではないことから、これらのパケットデータは、ＬＣＤ１０において、互いに異なるカラムに表示される。すなわち、表示において、同時受信ではないデータであることが示される。
【０１０３】
【発明の効果】
以上説明したように、本発明に係る回線モニタ装置は、第１の信号経路のデータを取り込む第１のデータ取込部と、第１のデータ取込部が前記データの取り込みを開始する時刻である第１の開始時刻と、第１のデータ取込部が前記データの取り込みを終了する時刻である第１の終了時刻とを検出すると共に、第１の開始時刻から第１の終了時刻までの期間には第１の検出信号を出力する第１の検出部と、第２の信号経路のデータを取り込む第２のデータ取込部と、第２のデータ取込部が前記データの取り込みを開始する時刻である第２の開始時刻と、第２のデータ取込部が前記データの取り込みを終了する時刻である第２の終了時刻とを検出すると共に、第２の開始時刻から第２の終了時刻までの期間には第２の検出信号を出力する第２の検出部と、第１の検出信号と第２の検出信号とが共に出力されるときには、第１のデータ取込部によって取り込まれたデータと、第２のデータ取込部によって取り込まれたデータとが同時に受信されたデータであると判定し、同時受信信号を出力する同時判定部とを備えている。従って、同時判定部から出力される同時受信信号は、第１の信号経路のデータと第２の信号経路のデータとが、同時刻のデータであることを示す信号となる。つまり、受信期間が重なるかどうかに基づく判定となるので、基準値の設定の煩わしさを無くすとともに、通信速度が異なるときでも、同時判定を精度よく行うことができる。
【０１０４】
また、同時判定部が同時受信信号を出力するときには、第１のデータ取込部によって取り込まれたデータと、第２のデータ取込部によって取り込まれたデータとのそれぞれに、同時受信を示すフラグを付加するデータ生成部を備えている。従って、第１のデータ取込部によって取り込まれたデータに、同時受信を示すフラグが付加されている場合には、第２のデータ取込部によって取り込まれたデータにも、同時受信を示すフラグが付加されていることが示される。そして、この２つのデータが、同時に受信されたデータであることが示される。このため、同時受信されたデータの処理を容易にすることができる。
【０１０５】
また、第１の信号経路と第２の信号経路とを非同期通信用の信号経路とし、第１の検出部は、スタートビットを検出したときには第１のデータ取込部が前記データの取り込みを開始すると判定し、ストップビットを検出したときには第１のデータ取込部が前記データの取り込みを終了すると判定し、第２の検出部は、スタートビットを検出したときには第２のデータ取込部が前記データの取り込みを開始すると判定し、ストップビットを検出したときには第２のデータ取込部が前記データの取り込みを終了すると判定する。従って、データのそれぞれを単位として、同時に受信されたかどうかが判定されるので、非同期通信方式において、データの同時受信の判定を行うことができる。
【０１０６】
また、第１の信号経路と第２の信号経路とを同期通信用の信号経路とし、第１の検出部は、同期キャラクタを検出したときには第１のデータ取込部が前記データの取り込みを開始すると判定し、開放キャラクタを検出したときには第１のデータ取込部が前記データの取り込みを終了すると判定し、第２の検出部は、同期キャラクタを検出したときには第２のデータ取込部が前記データの取り込みを開始すると判定し、開放キャラクタを検出したときには第２のデータ取込部が前記データの取り込みを終了すると判定する。従って、パケットデータ等のデータのそれぞれを単位として、同時に受信されたかどうかが判定されるので、同期通信方式において、データの同時受信の判定を行うことができる。
【図面の簡単な説明】
【図１】本発明に係る回線モニタ装置の第１の実施形態の電気的構成を示すブロック線図である。
【図２】フラグが付加されたデータの構成を示す説明図である。
【図３】実施形態の外観を示す説明図である。
【図４】第１の実施形態の主要信号のタイミングを示すタイミグチャートである。
【図５】第１の実施形態の主要信号のタイミングを示すタイミグチャートである。
【図６】ＬＣＤの表示の様子を示す説明である。
【図７】第２の実施形態の主要信号のタイミングを示すタイミグチャートである。
【図８】第２の実施形態の主要信号のタイミングを示すタイミグチャートである。
【符号の説明】
２同時判定部
３データ生成部
８ＬＥＤ部
１０ＬＣＤ
１１第１の検出部
１２第２の検出部
１９，２９ＲＳ−２３２Ｃ用のコネクタ
２１第１のデータ取込部
２２第２のデータ取込部
３０キーボード
４１第１の信号経路
４２第２の信号経路
３０２同時受信を示すフラグ
４１１，４１３スタートビット
４２１，４２３スタートビット
４１２，４１４ストップビット
４２２，４２４ストップビット
４１５，４１７同期キャラクタ
４２５，４２７同期キャラクタ
４１６，４１８開放キャラクタ
４２６，４２８開放キャラクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a line monitoring device that monitors a signal line or the like provided between a pair of devices, and more specifically, checks whether data received from two signal paths is data received simultaneously. The present invention relates to a line monitor device.
[0002]
[Prior art]
In a bidirectional serial communication line connecting two devices, there is a device that checks whether data transmitted from both devices is data transmitted simultaneously. One of such devices is a technique disclosed in Japanese Patent Application Laid-Open No. 61-251257. In this technique, a time difference between the time at which data is received on one transmission path and the time at which data is received on the other transmission path is detected. The detected time difference is compared with a reference value, and when it is within the reference value, determination means for determining that the data is transmitted at the same time is provided. In addition, the determination reference value in the determination unit can be changed according to the communication speed. For this reason, even when the communication speed changes, it is possible to appropriately determine whether or not two data are data transmitted simultaneously.
[0003]
[Problems to be solved by the invention]
However, when the above technique is used, the following problems occur. That is, the reference value in the determination means is set according to the communication speed, but it is difficult to set the reference value, and even if the data is transmitted at the same time, it can be determined that the data is not the data transmitted at the same time. In some cases, it is determined that the data is transmitted at the same time even though the data is not transmitted at the same time. Also, depending on the device, the communication speed varies, but it is difficult to remove the influence of this variation.
[0004]
The present invention has been devised to solve the above-described problem, and its purpose is to provide two periods when overlapping periods occur in the period from the start of data reception to the end of reception in each of the two signal paths. By determining that the data received from each of the signal paths is the data received at the same time, it eliminates the hassle of setting the reference value, and makes accurate simultaneous determination even when the communication speed is different For data received at the same time, a flag indicating simultaneous reception can be added to facilitate processing of the data received simultaneously. It is to provide a line monitoring device.
[0006]
Another object of the present invention is to provide a line monitoring apparatus capable of determining whether to receive data simultaneously in an asynchronous communication system.
[0007]
Another object of the present invention is to provide a line monitoring apparatus capable of determining whether to receive data simultaneously in a synchronous communication system.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, a line monitor apparatus according to the present invention is applied to a line monitor apparatus that monitors a first signal path and a second signal path, Said A first data capturing unit that captures data of the first signal path; Said A first start time which is a time at which the first data capturing unit starts capturing the data; Said Detecting a first end time that is a time at which the first data capturing unit finishes capturing the data And , Said From the first start time Said A first detection unit that outputs a first detection signal during a period until the first end time; Said A second data acquisition unit for acquiring data of the second signal path; Said A second start time which is a time at which the second data capturing unit starts capturing the data; Said Detecting a second end time that is a time at which the second data capturing unit finishes capturing the data And , Said From the second start time Said A second detection unit that outputs a second detection signal in a period until the second end time; Said The first detection signal and Said When the second detection signal is output together, Said Data captured by the first data capture unit; Said A simultaneous determination unit that determines that the data acquired by the second data acquisition unit is data received at the same time and outputs a simultaneous reception signal; When the simultaneous determination unit outputs the simultaneous reception signal, simultaneous reception of each of the data captured by the first data capturing unit and the data captured by the second data capturing unit is performed. A data generation unit for adding a flag indicating It has.
[0009]
That is, Said The first detection unit Said In the period from when the first data acquisition unit starts to acquire data until it ends, Said A first detection signal is output. Also, Said The second detector is Said In the period from when the second data acquisition unit starts to acquire data until it ends, Said A second detection signal is output. And Said The simultaneous judgment unit Said The first detection signal and Said When the second detection signal is output together, Said Outputs simultaneous reception signals. Therefore, Said Simultaneous reception signal is Said The first signal path data and Said The data on the second signal path is a signal indicating that the data is at the same time.
[0011]
In addition, when the simultaneous determination unit outputs the simultaneous reception signal, each of the data captured by the first data capturing unit and the data captured by the second data capturing unit is simultaneously detected. Since the data generation unit for adding a flag indicating reception is provided , Said When a flag indicating simultaneous reception is added to the data fetched by the first data fetching unit, Said It is indicated that a flag indicating simultaneous reception is also added to the data fetched by the second data fetching unit. And it is shown that these two data are the data received simultaneously.
[0012]
In addition to the above configuration, Said The first signal path and Said The second signal path is a signal path for asynchronous communication, Said When the first detection unit detects the start bit, Said When the first data fetching unit determines that the data fetching is started and a stop bit is detected Said It is determined that the first data capturing unit finishes capturing the data; Said When the second detection unit detects the start bit, Said When the second data fetching unit determines that the data fetching is started and a stop bit is detected Said It is determined that the second data capturing unit finishes capturing the data.
[0013]
That is, in asynchronous communication, each piece of data is sandwiched between a start bit and a stop bit. Therefore, it is determined whether or not the data has been received simultaneously in units of data.
[0014]
In addition to the above configuration, Said The first signal path and Said The second signal path is a signal path for synchronous communication, Said When the first detection unit detects the synchronization character, Said When it is determined that the first data capturing unit starts capturing the data and an open character is detected Said It is determined that the first data capturing unit finishes capturing the data; Said When the second detection unit detects the synchronization character, Said When it is determined that the second data capturing unit starts capturing the data and an open character is detected Said It is determined that the second data capturing unit finishes capturing the data.
[0015]
That is, in synchronous communication, each piece of data such as packet data is sandwiched between a synchronous character and an open character. Therefore, it is determined whether or not data such as packet data is received at the same time in units.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0017]
FIG. 1 is a block diagram showing the electrical configuration of the first embodiment of the line monitoring apparatus according to the present invention, and FIG. 3 is an explanatory view showing the appearance of the first embodiment.
[0018]
In the figure, the connector 19 and the connector 29 are both RS-232C connectors. A first external device 51 is connected to the connector 19. The connector 29 is connected to a second external device 52.
[0019]
The data transmitted by the first external device 51 is guided to the second external device 52 via the first signal path 41 that passes through the connector 19, the interface circuit 25, and the connector 29. The data transmitted by the second external device 52 is guided to the first external device 51 via the connector 29, the interface circuit 25, and the second signal path 42 that passes through the connector 19.
[0020]
Note that the first external device 51 and the second external device 52 are configured to perform asynchronous communication.
[0021]
The interface circuit 25 branches the first signal path 41 and guides the branched signal to the first detection unit 11. Further, the second signal path 42 is branched, and the branched signal is guided to the second detection unit 12. Further, by switching the path of the first signal path 41 and the second signal path 42, the output of the transmission processing unit 13 is sent to the first signal path 41 leading to the connector 29 or the second signal reaching the connector 19. It is a block that leads to the path 42.
[0022]
At this time, the interface circuit 25 performs level conversion so that the signal levels of the first signal path 41 and the second signal path 42, the first detection unit 11, the second detection unit 12, And matching with each signal level of the transmission processing unit 13 is performed.
[0023]
The first detection unit 11 detects the time (first start time) at which the first data capturing unit 21 starts capturing the data transmitted by the first external device 51 to the first signal path 41. To do. Further, the time (first end time) at which the first data capturing unit 21 finishes capturing the data is detected. Then, in the period from the detected first start time to the first end time, the first detection signal (H level) is output to the simultaneous determination unit 2. Further, the data appearing in the first signal path 41 is output to the first data fetching unit 21 without being changed.
[0024]
Specifically, when a start bit appears in the first signal path 41, the first detection unit 11 determines that it is a time when the first data capture unit 21 starts to capture data. Further, when a stop bit appears in the first signal path 41, the first data capturing unit 21 determines that the data capturing is finished.
[0025]
The first data capturing unit 21 is a block that converts serial data derived via the first detection unit 11 into parallel data. Then, the converted parallel data is output to the data generation unit 3.
[0026]
The second detection unit 12 detects the time (second start time) at which the second data capturing unit 22 starts capturing the data transmitted by the second external device 52 to the second signal path 42. To do. Further, the time (second end time) at which the second data capturing unit 22 finishes capturing the data is detected. Then, during the period from the detected second start time to the second end time, a second detection signal (H level) is output to the simultaneous determination unit 2. Further, the data appearing in the second signal path 42 is output to the second data fetching unit 22 without being changed.
[0027]
Specifically, when a start bit appears in the second signal path 42, the second detection unit 12 determines that it is a time when the second data capture unit 22 starts to capture data. Further, when a stop bit appears in the second signal path 42, the second data capturing unit 22 determines that the data capturing is finished.
[0028]
The second data capturing unit 22 is a block that converts the serial data guided through the second detection unit 12 into parallel data. Then, the converted parallel data is output to the data generation unit 3.
[0029]
The simultaneous determination unit 2 outputs both the first detection signal and the second detection signal (when both the output of the first detection unit 11 and the output of the second detection unit 12 are at the H level). ) Are blocks that are determined to be simultaneous. That is, it is determined that the data captured by the first data capturing unit 21 and the data captured by the second data capturing unit 22 are simultaneously received data. When it is determined that the data is received at the same time, a simultaneous reception signal (value 1) is output to the data generation unit 3.
[0030]
The simultaneous determination unit 2 outputs only one of the first detection signal and the second detection signal (only one of the output of the first detection unit 11 or the output of the second detection unit 12). Is determined to be not simultaneous. That is, it is determined that the data captured by the first data capturing unit 21 and the data captured by the second data capturing unit 22 are not simultaneously received data, and the simultaneous determination unit 2 determines the value. 0 is output.
[0031]
The data generation unit 3 is a block that adds a flag to each of the data output from the first data acquisition unit 21 and the data output from the second data acquisition unit 22. Specifically, the data generation unit 3 generates data with two types of flags 301 and 302 added as shown in FIG. Then, the generated data is sent to the FIFO 4 and stored. In addition, an interrupt signal is sent to the CPU 5 to indicate to the CPU 5 that the data has been stored in the FIFO 4.
[0032]
The flags 301 and 302 added by the data generation unit 3 will be described. The flag 301 is a flag indicating whether the data is the first signal path 41 data or the second signal path 42 data. . Further, the flag 302 indicates that the data is received simultaneously with a value of 1, and indicates that the data is received simultaneously with a value of 0.
[0033]
Therefore, when the simultaneous determination unit 2 outputs the simultaneous reception signal (value 1), the data generation unit 3 sets the first flag 301 added to the data output from the first data capture unit 21 to the first A value indicating the signal path 41 is stored. The flag 302 stores a value 1 indicating that the data is received at the same time. A value indicating the second signal path 42 is stored in the flag 301 added to the data output from the second data capturing unit 22. The flag 302 stores a value 1 indicating that the data is received at the same time.
[0034]
The FIFO 4 is a memory for temporarily storing data, and outputs the stored data to the CPU 5 in the same order as that sent from the data generation unit 3. The transmission processing unit 13 is a block for transmitting data to the first external device 51 or the second external device 52.
[0035]
The RAM 6 is a block for storing data received from the first signal path 41 and the second signal path 42. In addition, data to be transmitted via the transmission processing unit 13 is stored. The ROM 7 is a block in which a program executed by the CPU 5 is stored.
[0036]
The LED unit 8 is a block composed of a plurality of LEDs provided on the panel 321 (see FIG. 3) of the line monitor device 32, and displays the states of the first signal path 41 and the second signal path 42. . The LCD driver 9 is a block for driving the LCD 10, and displays characters and the like output from the CPU 5 on the LCD 10. The keyboard 30 is a block composed of a plurality of key switches, and various instructions are input.
[0037]
The CPU 5 is a block for controlling main operations as a line monitor device. For this reason, when data is stored in the FIFO 4, the stored data is read. Then, the data is displayed on the LCD 10 by a display method based on the read data flags 301 and 302.
[0038]
As a supplementary explanation, the board 33 shown in FIG. 3 is a block on which the connectors 19 and 29, the interface circuit 25, and the like are mounted, and is mounted in a slot of the apparatus main body.
[0039]
4 and 5 are timing charts showing timings of main signals of the first embodiment, and FIG. 6 is an explanation showing a display state of the LCD 10. The operation of the first embodiment will be described with reference to these drawings as necessary.
[0040]
When the first external device 51 and the second external device 52 communicate via the first signal path 41 and the second signal path 42, the signal of the first signal path 41 is the first Guided to the detector 11. Further, the signal of the second signal path 42 is guided to the second detection unit 12.
[0041]
When the first detection unit 11 detects that the start bit 411 shown in FIG. 4 has appeared in the first signal path 41, the level of the signal 61 output to the simultaneous determination unit 2 is changed from the L level to the H level. Change. When it is detected that the stop bit 412 appears in the first signal path 41, the level of the signal 61 is changed from the H level to the L level.
[0042]
On the other hand, the first data capturing unit 21 captures data sandwiched between the start bit 411 and the stop bit 412 described above, and outputs the captured data to the data generation unit 3.
[0043]
When detecting that the start bit 421 has appeared in the second signal path 42, the second detection unit 12 changes the level of the signal 62 output to the simultaneous determination unit 2 from L level to H level. When it is detected that the stop bit 422 appears in the second signal path 42, the level of the signal 62 is changed from the H level to the L level.
[0044]
On the other hand, the second data capture unit 22 captures data sandwiched between the start bit 421 and the stop bit 422 and outputs the captured data to the data generation unit 3.
[0045]
The simultaneous determination unit 2 has an overlapping period between a period in which the signal 61 output from the first detection unit 11 is at the H level and a period in which the signal 62 output from the second detection unit 12 is at the H level. Since it has occurred, it is determined that it is simultaneous, and a simultaneous reception signal (value 1) is output to the data generation unit 3.
[0046]
The data generation unit 3 stores “SD” indicating the first signal path 41 in the flag 301 added to the data output from the first data capturing unit 21. The flag 302 stores a value 1 indicating simultaneous reception. Then, the data with the flags 301 and 302 added is written into the FIFO 4. Further, an interrupt signal is output to notify the CPU 5 that data has been written to the FIFO 4.
[0047]
The CPU 5 informed of the arrival of data by the interrupt signal reads the data written in the FIFO 4. Since the flag 302 of the read data is 1, it is determined that there is data received simultaneously on the second signal path 42.
[0048]
Further, when data is output from the second data capturing unit 22, the data generation unit 3 stores “RD” indicating the second signal path 42 in the flag 301 added to the data. . The flag 302 stores a value 1 indicating simultaneous reception. Then, the data with the flags 301 and 302 added is written into the FIFO 4. Further, an interrupt signal is output to notify the CPU 5 that data has been written to the FIFO 4.
[0049]
The CPU 5 informed of the arrival of data by the interrupt signal reads the data written in the FIFO 4. Since the read data flag 302 has the value 1, this data is the data received on the second signal path 42 simultaneously with the previously read data (data from the first signal path 41). Judge that there is.
[0050]
The CPU 5 that has made this determination temporarily stores the above two data in the RAM 6 as simultaneously received data. Then, by controlling the LCD driver 9 in accordance with the display timing, the two data stored in the RAM 6 are displayed on the LCD 10.
[0051]
If the data received from the first signal path 41 is the letter “A” and the data received from the second signal path 42 is the letter “U”, these characters are received simultaneously. In order to show that there is, it is displayed in the same column 101 (see FIG. 6) on the LCD 10.
[0052]
Next, with reference to FIG. 5, an operation when data received on the first signal path 41 and data received on the second signal path 42 are not simultaneous will be described.
[0053]
When the first detection unit 11 detects that the start bit 413 shown in FIG. 5 appears in the first signal path 41, the level of the signal 61 output to the simultaneous determination unit 2 is changed from the L level to the H level. Change. When it is detected that the stop bit 414 appears in the first signal path 41, the level of the signal 61 is changed from the H level to the L level.
[0054]
On the other hand, the first data capture unit 21 captures data sandwiched between the start bit 413 and the stop bit 414 and outputs the captured data to the data generation unit 3.
[0055]
When detecting that the start bit 423 has appeared in the second signal path 42, the second detection unit 12 changes the level of the signal 62 output to the simultaneous determination unit 2 from L level to H level. When it is detected that the stop bit 424 appears in the second signal path 42, the level of the signal 62 is changed from the H level to the L level.
[0056]
On the other hand, the second data capture unit 22 captures data sandwiched between the start bit 423 and the stop bit 424 and outputs the captured data to the data generation unit 3.
[0057]
The simultaneous determination unit 2 has an overlapping period between a period in which the signal 61 output from the first detection unit 11 is at the H level and a period in which the signal 62 output from the second detection unit 12 is at the H level. Therefore, the simultaneous reception signal is not output to the data generation unit 3 (a value 0 indicating that the reception is not simultaneous is output).
[0058]
The data generation unit 3 stores “SD” indicating the first signal path 41 in the flag 301 added to the data output from the first data capturing unit 21. The flag 302 stores a value 0 indicating that simultaneous reception is not performed. Then, the data with the flags 301 and 302 added is written into the FIFO 4. Further, an interrupt signal is output to notify the CPU 5 that data has been written to the FIFO 4.
[0059]
The CPU 5 informed of the arrival of data by the interrupt signal reads the data written in the FIFO 4. Since the flag 302 of the read data is 0, it is determined that data has not been received simultaneously from the second signal path 42. Then, the CPU 5 that has made this determination temporarily stores the data read from the FIFO 4 in the RAM 6.
[0060]
Further, when data is output from the second data capturing unit 22, the data generation unit 3 stores “RD” indicating the second signal path 42 in the flag 301 added to the data. . The flag 302 stores a value 0 indicating that simultaneous reception is not performed. Then, the data with the flags 301 and 302 added is written into the FIFO 4. Further, an interrupt signal is output to notify the CPU 5 that data has been written to the FIFO 4.
[0061]
The CPU 5 informed of the arrival of data by the interrupt signal reads the data written in the FIFO 4. Then, since the flag 302 of the read data is 0, it is determined that data has not been received simultaneously from the first signal path 41. Then, the CPU 5 that has made this determination temporarily stores the data read from the FIFO 4 in the RAM 6.
[0062]
Thereafter, the CPU 5 controls the LCD driver 9 in accordance with the display timing, thereby causing the LCD 10 to display the two data stored in the RAM 6.
[0063]
If the data received from the first signal path 41 is the letter “B” and the data received from the second signal path 42 is the letter “X”, these characters are not received simultaneously. In order to indicate that there is no data, the images are displayed in different columns 102 and 103 on the LCD 10.
[0064]
This is the end of the description of the first embodiment, and then the second embodiment will be described. The second embodiment is the same as the configuration shown in FIG. 1 when shown as an electrical configuration. The first external device 51 and the second external device 52 are configured to perform synchronous communication.
[0065]
The first detection unit 11 sets the time (first start time) at which the first data capturing unit 21 starts capturing the packet data transmitted from the first external device 51 to the first signal path 41. To detect. Also, the time (first end time) at which the first data capturing unit 21 finishes capturing the packet data is detected. Then, in the period from the detected first start time to the first end time, the first detection signal (H level) is output to the simultaneous determination unit 2. Further, the packet data appearing on the first signal path 41 is output to the first data capturing unit 21 without being changed.
[0066]
More specifically, the first detection unit 11 starts when the first data capturing unit 21 starts capturing packet data when a synchronization character indicating the start of packet data appears in the first signal path 41. It is determined that Further, when an open character indicating the end of the packet data appears in the first signal path 41, it is determined that the first data capturing unit 21 finishes capturing the packet data.
[0067]
The first data capturing unit 21 is a block that converts serial data derived via the first detection unit 11 into parallel data. Then, the converted parallel data is output to the data generation unit 3.
[0068]
The second detection unit 12 sets a time (second start time) at which the second data capturing unit 22 starts capturing the packet data transmitted from the second external device 52 to the second signal path 42. To detect. In addition, a time (second end time) at which the second data capturing unit 22 finishes capturing the packet data is detected. Then, during the period from the detected second start time to the second end time, a second detection signal (H level) is output to the simultaneous determination unit 2. Further, the packet data appearing on the second signal path 42 is output to the second data capturing unit 22 without being changed.
[0069]
Specifically, the second detection unit 12 determines the time at which the second data capture unit 22 starts capturing packet data when a synchronization character indicating the start of packet data appears in the second signal path 42. It is determined that Further, when an open character indicating the end of the packet data appears in the second signal path 42, it is determined that the second data capturing unit 22 terminates the capturing of the packet data.
[0070]
The second data capturing unit 22 is a block that converts the serial data guided through the second detection unit 12 into parallel data. Then, the converted parallel data is output to the data generation unit 3.
[0071]
The simultaneous determination unit 2 outputs both the first detection signal and the second detection signal (when both the output of the first detection unit 11 and the output of the second detection unit 12 are at the H level). ) Are blocks that are determined to be simultaneous. That is, it is determined that the packet data captured by the first data capturing unit 21 and the packet data captured by the second data capturing unit 22 are simultaneously received packet data. When it is determined that the packet data is received at the same time, a simultaneous reception signal (value 1) is output to the data generation unit 3.
[0072]
The simultaneous determination unit 2 outputs only one of the first detection signal and the second detection signal (only one of the output of the first detection unit 11 or the output of the second detection unit 12). Is determined to be not simultaneous. That is, it is determined that the packet data acquired by the first data acquisition unit 21 and the packet data acquired by the second data acquisition unit 22 are not simultaneously received packet data, and the simultaneous determination unit The value 0 is output to 2.
[0073]
The data generation unit 3 is a block that adds a flag to each of the packet data output from the first data acquisition unit 21 and the packet data output from the second data acquisition unit 22. Specifically, as shown in FIG. 2, the data generation unit 3 generates data obtained by adding two types of flags 301 and 302 to packet data. Then, the generated data is sent to the FIFO 4 and stored. Further, in order to indicate to the CPU 5 that the packet data is stored in the FIFO 4, an interrupt signal is sent to the CPU 5.
[0074]
The flags 301 and 302 added by the data generation unit 3 will be described. The flag 301 is a flag indicating whether the data is the packet data of the first signal path 41 or the packet data of the second signal path 42. ing. Further, the flag 302 indicates that the packet data is received simultaneously with a value of 1, and indicates that the packet data is not received simultaneously with a value of 0.
[0075]
For this reason, when the simultaneous determination unit 2 outputs the simultaneous reception signal (value 1), the data generation unit 3 sets the first flag 301 added to the packet data output from the first data acquisition unit 21 to the first value. A value indicating the signal path 41 is stored. The flag 302 stores a value 1 indicating that the data is received at the same time. A value indicating the second signal path 42 is stored in the flag 301 added to the packet data output from the second data capturing unit 22. The flag 302 stores a value 1 indicating that the packet data is received simultaneously.
[0076]
The FIFO 4, RAM 6, ROM 7, LED unit 8, LCD driver 9, LCD 10, and keyboard 30 have the same configuration as in the first embodiment.
[0077]
The CPU 5 is a block for controlling main operations as a line monitor device. For this reason, when packet data is stored in the FIFO 4, the stored packet data is read out. Then, the packet data is displayed on the LCD 10 by a display method based on the read packet data flags 301 and 302.
[0078]
7 and 8 are timing charts showing timings of main signals in the second embodiment. The operation of the second embodiment will be described with reference to these drawings as necessary.
[0079]
When the first external device 51 and the second external device 52 communicate via the first signal path 41 and the second signal path 42, the signal of the first signal path 41 is the first Guided to the detector 11. Further, the signal of the second signal path 42 is guided to the second detection unit 12.
[0080]
When the first detection unit 11 detects that the synchronization character 415 shown in FIG. 7 appears in the first signal path 41, the level of the signal 61 output to the simultaneous determination unit 2 is changed from the L level to the H level. Change. When it is detected that the open character 416 appears in the first signal path 41, the level of the signal 61 is changed from the H level to the L level.
[0081]
On the other hand, the first data capturing unit 21 captures the packet data sandwiched between the synchronization character 415 and the release character 416 and outputs the captured packet data to the data generation unit 3.
[0082]
When detecting that the synchronization character 425 appears in the second signal path 42, the second detection unit 12 changes the level of the signal 62 output to the simultaneous determination unit 2 from L level to H level. When it is detected that the open character 426 appears in the second signal path 42, the level of the signal 62 is changed from the H level to the L level.
[0083]
On the other hand, the second data capture unit 22 captures data sandwiched between the synchronization character 425 and the open character 426 and outputs the captured data to the data generation unit 3.
[0084]
The simultaneous determination unit 2 has an overlapping period between a period in which the signal 61 output from the first detection unit 11 is at the H level and a period in which the signal 62 output from the second detection unit 12 is at the H level. Since it has occurred, it is determined that it is simultaneous, and a simultaneous reception signal (value 1) is output to the data generation unit 3.
[0085]
The data generation unit 3 stores “SD” indicating the first signal path 41 in the flag 301 added to the packet data output from the first data capturing unit 21. The flag 302 stores a value 1 indicating simultaneous reception. Then, the packet data with the flags 301 and 302 added is written into the FIFO 4. In addition, an interrupt signal is output to notify the CPU 5 that packet data has been written to the FIFO 4.
[0086]
The CPU 5 informed of the arrival of the packet data by the interrupt signal reads the packet data written in the FIFO 4. Since the flag 302 of the read packet data is a value 1, it is determined that there is packet data received simultaneously on the second signal path 42.
[0087]
When the packet data is output from the second data fetching unit 22, the data generating unit 3 sets “RD” indicating the second signal path 42 to the flag 301 added to the packet data. Store. The flag 302 stores a value 1 indicating simultaneous reception. Then, the packet data with the flags 301 and 302 added is written into the FIFO 4. In addition, an interrupt signal is output to notify the CPU 5 that packet data has been written to the FIFO 4.
[0088]
The CPU 5 informed of the arrival of the packet data by the interrupt signal reads the packet data written in the FIFO 4. Since the read packet data flag 302 has a value of 1, this packet data is the second signal path 42 at the same time as the previously read packet data (packet data from the first signal path 41). It is determined that the packet data is received from the packet.
[0089]
The CPU 5 that made this determination temporarily stores the above-described two packet data in the RAM 6 as simultaneously received packet data. Then, by controlling the LCD driver 9 in conjunction with the display timing, the two packet data stored in the RAM 6 are displayed on the LCD 10.
[0090]
When the packet data is displayed on the LCD 10, the packet data received on the first signal path 41 and the packet data received on the second signal path 42 are displayed in the same column. That is, the display shows that the packet data is received simultaneously.
[0091]
Next, with reference to FIG. 8, an operation when the packet data received on the first signal path 41 and the packet data received on the second signal path 42 are not simultaneous will be described.
[0092]
When detecting that the synchronization character 417 shown in FIG. 8 appears in the first signal path 41, the first detection unit 11 changes the level of the signal 61 output to the simultaneous determination unit 2 from the L level to the H level. Change. When it is detected that the open character 418 appears in the first signal path 41, the level of the signal 61 is changed from the H level to the L level.
[0093]
On the other hand, the first data capturing unit 21 captures the data sandwiched between the synchronization character 417 and the open character 418 described above, and outputs the captured data to the data generation unit 3.
[0094]
When detecting that the synchronization character 427 has appeared in the second signal path 42, the second detection unit 12 changes the level of the signal 62 output to the simultaneous determination unit 2 from L level to H level. When it is detected that the synchronization character 428 appears in the second signal path 42, the level of the signal 62 is changed from the H level to the L level.
[0095]
On the other hand, the second data capture unit 22 captures data sandwiched between the synchronization character 427 and the open character 428 and outputs the captured data to the data generation unit 3.
[0096]
The simultaneous determination unit 2 has an overlapping period between a period in which the signal 61 output from the first detection unit 11 is at the H level and a period in which the signal 62 output from the second detection unit 12 is at the H level. Therefore, the simultaneous reception signal is not output to the data generation unit 3 (a value 0 indicating that the reception is not simultaneous is output).
[0097]
The data generation unit 3 stores “SD” indicating the first signal path 41 in the flag 301 added to the packet data output from the first data capturing unit 21. The flag 302 stores a value 0 indicating that simultaneous reception is not performed. Then, the packet data with the flags 301 and 302 added is written into the FIFO 4. In addition, an interrupt signal is output to notify the CPU 5 that packet data has been written to the FIFO 4.
[0098]
The CPU 5 informed of the arrival of the packet data by the interrupt signal reads the packet data written in the FIFO 4. Since the flag 302 of the read packet data is 0, it is determined that no packet data has been received from the second signal path 42 at the same time. Then, the CPU 5 that has made this determination temporarily stores the packet data read from the FIFO 4 in the RAM 6.
[0099]
When the packet data is output from the second data fetching unit 22, the data generating unit 3 sets “RD” indicating the second signal path 42 to the flag 301 added to the packet data. Store. The flag 302 stores a value 0 indicating that simultaneous reception is not performed. Then, the packet data with the flags 301 and 302 added is written into the FIFO 4. Further, an interrupt signal is output to notify the CPU 5 that data has been written to the FIFO 4.
[0100]
The CPU 5 notified of the arrival of data by the interrupt signal reads the packet data written in the FIFO 4. Since the flag 302 of the read packet data is 0, it is determined that no packet data has been received from the first signal path 41 at the same time. Then, the CPU 5 that has made this determination temporarily stores the packet data read from the FIFO 4 in the RAM 6.
[0101]
After that, the CPU 5 controls the LCD driver 9 in accordance with the display timing to display the two packet data stored in the RAM 6 on the LCD 10.
[0102]
Since the above-described two packet data are not simultaneously received packet data, these packet data are displayed in different columns on the LCD 10. That is, the display indicates that the data is not simultaneous reception.
[0103]
【The invention's effect】
As described above, the line monitoring apparatus according to the present invention includes the first data capturing unit that captures data of the first signal path, and the time when the first data capturing unit starts capturing the data. A certain first start time and a first end time that is a time at which the first data fetching unit finishes fetching the data are detected, and from the first start time to the first end time. In the period, the first detection unit that outputs the first detection signal, the second data capture unit that captures the data of the second signal path, and the second data capture unit start capturing the data And a second end time that is a time at which the second data capturing unit finishes capturing the data, and a second end time from the second start time to the second end time. During the period up to the time, the second detection signal is output. And when the first detection signal and the second detection signal are output together, the data captured by the first data capturing unit and the data captured by the second data capturing unit are A simultaneous determination unit that determines that the data is received simultaneously and outputs a simultaneous reception signal; Therefore, the simultaneous reception signal output from the simultaneous determination unit is a signal indicating that the data of the first signal path and the data of the second signal path are data at the same time. That is, since the determination is based on whether or not the reception periods overlap, the troublesome setting of the reference value can be eliminated, and simultaneous determination can be accurately performed even when the communication speed is different.
[0104]
Further, when the simultaneous determination unit outputs a simultaneous reception signal, a flag indicating simultaneous reception for each of the data captured by the first data capturing unit and the data captured by the second data capturing unit. Is provided. Therefore, when a flag indicating simultaneous reception is added to the data acquired by the first data acquisition unit, a flag indicating simultaneous reception is also included in the data acquired by the second data acquisition unit. Is added. And it is shown that these two data are the data received simultaneously. For this reason, processing of simultaneously received data can be facilitated.
[0105]
Further, the first signal path and the second signal path are used as signal paths for asynchronous communication, and when the first detection unit detects a start bit, the first data capture unit starts capturing the data. When the stop bit is detected, it is determined that the first data fetching unit finishes fetching the data, and the second detector fetches the second data fetching unit when the start bit is detected. It is determined that the data acquisition is started, and when the stop bit is detected, the second data acquisition unit determines that the data acquisition is completed. Therefore, since it is determined whether or not the data is received simultaneously in units of data, it is possible to determine simultaneous reception of data in the asynchronous communication method.
[0106]
Further, the first signal path and the second signal path are used as signal paths for synchronous communication, and when the first detection unit detects a synchronization character, the first data capturing unit starts capturing the data. Then, when the open character is detected, it is determined that the first data capturing unit finishes capturing the data, and when the second character is detected, the second data capturing unit detects the synchronization character. It is determined that data capture is to be started, and when an open character is detected, the second data capture unit determines to terminate the data capture. Therefore, since it is determined whether or not data such as packet data is received simultaneously as a unit, it is possible to determine simultaneous reception of data in the synchronous communication method.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an electrical configuration of a first embodiment of a line monitor device according to the present invention.
FIG. 2 is an explanatory diagram showing a configuration of data to which a flag is added.
FIG. 3 is an explanatory diagram showing an appearance of the embodiment.
FIG. 4 is a timing chart showing the timing of main signals according to the first embodiment.
FIG. 5 is a timing chart showing the timing of main signals of the first embodiment.
FIG. 6 is a diagram illustrating a state of display on the LCD.
FIG. 7 is a timing chart showing the timing of main signals according to the second embodiment.
FIG. 8 is a timing chart showing the timing of main signals of the second embodiment.
[Explanation of symbols]
2 Simultaneous determination part
3 Data generator
8 LED part
10 LCD
11 First detection unit
12 Second detector
19, 29 Connector for RS-232C
21 First data capture unit
22 Second data capture unit
30 keyboard
41 First signal path
42 Second signal path
302 Flag indicating simultaneous reception
411, 413 start bit
421,423 start bit
412 and 414 stop bits
422,424 stop bits
415,417 Sync character
425,427 Sync character
416,418 Open character
426,428 Open character

Claims

In a line monitoring device that monitors the first signal path and the second signal path,
A first data capturing unit that captures data of the first signal path;
First start time the first data accept unit is time to start the capture of the data, first end time said first data accept unit is time to end the capture of the data detecting the door, and, during the period from the first start time to said first end time of the first detection unit for outputting a first detection signal,
A second data fetching unit for fetching data of the second signal path;
The second start time second data accept unit is time to start the capture of the data, the second end time the second data acquisition unit is time to end the capture of the data detecting the door, and, in the period from the second start time to said second end time and a second detector for outputting a second detection signal,
When said first detection signal and the second detection signal are output together, the data captured by the first data acquisition unit, the data captured by the second data acquisition unit Are simultaneously received data, and a simultaneous determination unit that outputs a simultaneous reception signal ;
When the simultaneous determination unit outputs the simultaneous reception signal, simultaneous reception is performed on each of the data captured by the first data capturing unit and the data captured by the second data capturing unit. And a data generation unit for adding a flag to indicate a line monitoring device.

And said second signal path between the first signal path and signal path for asynchronous communication,
The first detection unit, the first data accept unit determines that starts loading of the data, the first data accept unit is the data when it detects the stop bit when it detects a start bit Decides to finish importing
The second detection unit, the second data acquisition unit is determined to start the capture of the data, the second data acquisition unit is the data when it detects the stop bit when it detects a start bit claim 1 Symbol mounting line monitoring apparatus and judging to end the capture.

And wherein the first signal path the second signal path to the signal path of the synchronizing communication,
The first detection unit, the first data accept unit is the data when the first data accept unit determines that starts loading of the data, detects the open character upon detection of a synchronization character Decides to finish importing
The second detection unit, the second data acquisition unit is the data when the second data acquisition unit is determined to start the capture of the data, detects the open character upon detection of a synchronization character claim 1 Symbol mounting line monitoring apparatus and judging to end the capture.