JP4423427B2 - Analog-digital converter and image sensing semiconductor device - Google Patents
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Description
本発明は、アナログディジタル変換器およびイメージセンシング半導体デバイスに関する。 The present invention relates to an analog-digital converter and an image sensing semiconductor device.
特許文献1には、8ビット積分型A/D変換器要素が記載されており、積分型A/D変換器要素は、ランプ信号発生器、比較器およびレジスタを用いる。積分型A/D変換器要素はカラム線に接続されている。非特許文献1および非特許文献2には、特許文献1の積分型A/D変換器要素と同様な技術が記載されている。また、非特許文献3には、キャパシタを用いた逐次比較型A/D変換器が記載されており、この逐次比較型A/D変換器はカラム線に接続されている。また、非特許文4には、2つの巡回型A/D変換器要素を含むA/D変換器が記載されている。このA/D変換器はカラム線に接続されており、巡回型A/D変換器要素は2個のアンプを含んでいる。
特許文献1、非特許文献1および非特許文献2に記載された積分型A/D変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は容易ではない。非特許文献3に記載されるような逐次比較型A/D変換器の実際の精度は、8ビット程度にとどまっている。非特許文献4の巡回型A/D変換器要素は2個のアンプを用いるので、回路規模が大きくなる。
The integral type A / D converters described in
巡回型A/D変換器の分解能を上げようとするとき、積分型A/D変換器のように変換時間が指数関数的に増加することはない。また、巡回型A/D変換器の変換精度は、逐次比較型A/D変換器ほど限界値に至っていない。しかしながら、非特許文献4の巡回型A/D変換器要素では、回路規模の縮小が望まれている。また、2個のアンプで消費されるパワーの低減も望まれている。
When trying to increase the resolution of the cyclic A / D converter, the conversion time does not increase exponentially unlike the integral A / D converter. Further, the conversion accuracy of the cyclic A / D converter does not reach the limit value as compared with the successive approximation A / D converter. However, in the cyclic A / D converter element of
本発明は、このような事情を鑑みてなされたものであり、消費電流および回路規模の縮小が可能なアナログディジタル変換器を提供することを目的としており、またこのA/D変換器を用いるイメージセンシング半導体デバイスを提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide an analog-digital converter capable of reducing current consumption and circuit scale, and an image using this A / D converter. An object is to provide a sensing semiconductor device.
本発明の一側面に係るアナログディジタル変換器は、(a)アナログ入力に接続された入力と第1及び第2の出力とを有しており、標本化期間にアナログ信号を受けると共に前記標本化期間の後の変換期間に前記アナログ信号の変換を行うゲインステージと、(b)前記ゲインステージの前記第1及び第2の出力からの信号を受ける一対の入力と3値のディジタル値を有するディジタル信号を提供する出力とを有するA/D変換回路と、(c)前記A/D変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、(d)前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するD/A変換回路と、(e)前記ゲインステージと前記A/D変換回路との間に接続された切り替え回路とを備える。前記A/D変換回路は、前記ゲインステージの前記第1及び第2の出力からの信号を受けるための正入力および負入力並びに第1および第2の基準信号をそれぞれ受けるための第1および第2の基準入力を有しており、第1の比較結果を第1の比較期間に生成すると共に第2の比較結果を第2の比較期間に生成するコンパレータと、前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第1および第2の出力とを有しており、前記第1および第2の比較結果を格納する格納回路とを含む。前記切り替え回路は、前記ゲインステージの前記第1及び第2の出力と前記コンパレータの前記正入力および負入力との間に接続されており、前記ゲインステージの前記第1の出力及び前記第2の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第1の比較結果を生成するために接続すると共に、前記ゲインステージの前記第2の出力及び前記第1の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第2の比較結果を生成するために接続する。 An analog-to-digital converter according to an aspect of the present invention includes (a) an input connected to an analog input, and first and second outputs, and receives an analog signal during a sampling period and performs the sampling. A gain stage for converting the analog signal in a conversion period after the period; and (b) a digital signal having a pair of inputs for receiving signals from the first and second outputs of the gain stage and a ternary digital value. An A / D converter circuit having an output for providing a signal; (c) a logic circuit for generating a control signal in response to the digital signal from the A / D converter circuit; and (d) according to the control signal. A D / A conversion circuit for providing a predetermined voltage signal to the gain stage; and (e) a switching circuit connected between the gain stage and the A / D conversion circuit. The A / D converter circuit receives first and second inputs for receiving signals from the first and second outputs of the gain stage and first and second reference signals for receiving first and second reference signals, respectively. A comparator for generating a first comparison result in the first comparison period and generating a second comparison result in the second comparison period, and connected to an output of the comparator; A storage circuit having an input and first and second outputs for providing the digital signal and storing the first and second comparison results. The switching circuit is connected between the first and second outputs of the gain stage and the positive and negative inputs of the comparator, and the first output and the second output of the gain stage. An output connected to the positive input and the negative input of the comparator, respectively, to generate the first comparison result, and the second output and the first output of the gain stage are respectively connected to the comparator A positive input and a negative input are connected to generate the second comparison result.
このアナログディジタル変換器によれば、コンパレータは、第1の比較結果を第1の比較期間に生成すると共に第2の比較結果を第2の比較期間に生成する。このコンパレータをこのように動作させるために、切り替え回路が、ゲインステージとA/D変換回路との間に接続されている。この切り替え回路は、第1の比較期間に、ゲインステージの第1の出力及び第2の出力をそれぞれコンパレータの正入力および負入力に接続する。また、切り替え回路は、第2の比較期間に、ゲインステージの第2の出力及び第1の出力をそれぞれコンパレータの正入力および負入力に接続する。このように、コンパレータへの入力信号の極性を切り替え回路を用いて反転することによって、単一のコンパレータを時分割で使用できる。この結果、A/D変換回路に2個のコンパレータを用いるアナログディジタル変換器に比べて、本発明に係るアナログディジタル変換器の消費電力が低減され、また半導体デバイスに占める面積も縮小される。 According to this analog-digital converter, the comparator generates the first comparison result in the first comparison period and the second comparison result in the second comparison period. In order to operate the comparator in this way, a switching circuit is connected between the gain stage and the A / D conversion circuit. The switching circuit connects the first output and the second output of the gain stage to the positive input and the negative input of the comparator, respectively, in the first comparison period. The switching circuit connects the second output and the first output of the gain stage to the positive input and the negative input of the comparator, respectively, in the second comparison period. Thus, a single comparator can be used in a time-division manner by inverting the polarity of the input signal to the comparator using the switching circuit. As a result, the power consumption of the analog-digital converter according to the present invention is reduced and the area occupied by the semiconductor device is also reduced as compared with the analog-digital converter using two comparators in the A / D conversion circuit.
本発明に係るアナログディジタル変換器では、前記コンパレータは、一対の入力と差動出力とを有する差動回路と、前記差動回路の前記一対の入力の一方に接続された一端と他端とを有する第1のカップリングキャパシタと、前記差動回路の前記一対の入力の他方に接続された一端と他端とを有する第2のカップリングキャパシタと、前記第1のカップリングキャパシタの前記他端と前記第1の基準入力との間に接続された第1のスイッチと、前記第2のカップリングキャパシタの前記他端と前記第2の基準入力との間に接続された第2のスイッチとを含むことが好ましい。 In the analog-digital converter according to the present invention, the comparator includes a differential circuit having a pair of inputs and a differential output, and one end and the other end connected to one of the pair of inputs of the differential circuit. A first coupling capacitor, a second coupling capacitor having one end and the other end connected to the other of the pair of inputs of the differential circuit, and the other end of the first coupling capacitor. And a first switch connected between the first reference input and a second switch connected between the other end of the second coupling capacitor and the second reference input. It is preferable to contain.
このアナログディジタル変換器によれば、正入力および負入力からの信号を切り替え回路を介してそれぞれのキャパシタに受けると共に、第1および第2の基準入力からの2つの参照信号を第1および第2のスイッチを介して受けるので、キャパシタ上の電荷を用いて正入力および負入力からの信号と2つの参照信号との差分信号を生成できる。この比較結果を差動回路を用いて増幅する。 According to the analog-digital converter, signals from the positive input and the negative input are received by the respective capacitors via the switching circuit, and two reference signals from the first and second reference inputs are received by the first and second reference signals. Therefore, a difference signal between the signal from the positive input and the negative input and the two reference signals can be generated using the charge on the capacitor. The comparison result is amplified using a differential circuit.
必要な場合には、前記コンパレータは、前記第1のカップリングキャパシタの前記他端と前記正入力との間に接続された第3のスイッチと、前記第2のカップリングキャパシタの前記他端と前記負入力との間に接続された第4のスイッチとを更に含むことができる。このアナログディジタル変換器によれば、正入力および負入力からの信号を第3および第4のスイッチを介してそれぞれのキャパシタに受けるので、切り替え回路内のスイッチのためのクロックと独立して第3および第4のスイッチのためのクロックを設定できる。 If necessary, the comparator includes a third switch connected between the other end of the first coupling capacitor and the positive input, and the other end of the second coupling capacitor. And a fourth switch connected to the negative input. According to this analog-digital converter, since the signals from the positive input and the negative input are received by the respective capacitors via the third and fourth switches, the third input is independent of the clock for the switch in the switching circuit. And a clock for the fourth switch.
本発明のアナログディジタル変換器は、(a)アナログ入力に接続された入力と第1及び第2の出力とを有しており、標本化期間にアナログ信号を受けると共に前記標本化期間の後の変換期間に前記アナログ信号の変換を行うゲインステージと、(b)前記ゲインステージの前記第1及び第2の出力からの信号を受ける一対の入力と3値のディジタル値を有するディジタル信号を提供する出力とを有するA/D変換回路と、(c)前記A/D変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、(d)前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するD/A変換回路とを備える。前記A/D変換回路は、前記ゲインステージの前記第1及び第2の出力からの信号を受けるための正入力および負入力並びに第1および第2の基準入力を有しており、第1の比較結果を第1の比較期間に生成すると共に第2の比較結果を第2の比較期間に生成するコンパレータと、第1および第2の基準信号を切り替えて前記第1および第2の基準入力に提供するための切り替え回路と、前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第1および第2の出力とを有しており、前記第1および第2の比較結果を格納する格納回路とを含む。前記切り替え回路は、前記第1および第2の基準信号を受けるための入力と切り替えた信号を提供する出力とを有すると共に前記第1および第2の基準信号の信号源と前記第1および第2の基準入力との間に接続されている。前記切り替え回路は、前記第1および第2の基準信号を前記コンパレータの前記第1および第2の基準入力に前記第1の比較結果を生成するために提供すると共に、前記第1および第2の基準信号を前記コンパレータの前記第2および第1の基準入力に前記第2の比較結果を生成するために提供する。 The analog-to-digital converter of the present invention has (a) an input connected to an analog input and first and second outputs, and receives an analog signal during the sampling period and after the sampling period. A gain stage for converting the analog signal during a conversion period; and (b) a digital signal having a pair of inputs for receiving signals from the first and second outputs of the gain stage and a ternary digital value. An A / D conversion circuit having an output; (c) a logic circuit that generates a control signal in response to the digital signal from the A / D conversion circuit; and (d) the gain stage according to the control signal. And a D / A conversion circuit for providing a predetermined voltage signal. The A / D conversion circuit has a positive input and a negative input for receiving signals from the first and second outputs of the gain stage, and first and second reference inputs, and A comparator that generates a comparison result in the first comparison period and a second comparison result in the second comparison period, and switches the first and second reference signals to the first and second reference inputs. A switching circuit for providing; an input connected to the output of the comparator; and first and second outputs for providing the digital signal; and storing the first and second comparison results. And a storage circuit. The switching circuit has an input for receiving the first and second reference signals, an output for providing a switched signal, and a signal source of the first and second reference signals and the first and second Connected to the reference input. The switching circuit provides the first and second reference signals to the first and second reference inputs of the comparator to generate the first comparison result, and the first and second reference signals A reference signal is provided to the second and first reference inputs of the comparator for generating the second comparison result.
このアナログディジタル変換器によれば、コンパレータは、第1の比較結果を第1の比較期間に生成すると共に第2の比較結果を第2の比較期間に生成する。このような動作のために、コンパレータは、第1および第2の基準信号の信号源と第1および第2の基準入力との間に接続された切り替え回路を含む。この切り替え回路は、第1および第2の比較期間に対応して第1および第2の基準信号を切り替えて、コンパレータの第1および第2の基準入力にこれらの参照信号を提供する。このように、切り替え回路を用いてコンパレータへの参照信号を入れ替えることによって、単一のコンパレータを時分割で使用できる。この結果、A/D変換回路に2個のコンパレータを用いるアナログディジタル変換器に比べて、本発明に係るアナログディジタル変換器の消費電力が低減され、また半導体デバイスに占める面積も縮小される。また、ゲインステージからの信号ラインに入力切り替えのためのスイッチが不要になる。 According to this analog-digital converter, the comparator generates the first comparison result in the first comparison period and the second comparison result in the second comparison period. For such operation, the comparator includes a switching circuit connected between the signal sources of the first and second reference signals and the first and second reference inputs. The switching circuit switches between the first and second reference signals corresponding to the first and second comparison periods, and provides these reference signals to the first and second reference inputs of the comparator. In this way, a single comparator can be used in a time division manner by switching the reference signal to the comparator using the switching circuit. As a result, the power consumption of the analog-digital converter according to the present invention is reduced and the area occupied by the semiconductor device is also reduced as compared with the analog-digital converter using two comparators in the A / D conversion circuit. In addition, a switch for switching the input to the signal line from the gain stage becomes unnecessary.
本発明に係るアナログディジタル変換器では、前記コンパレータは、一対の入力と差動出力とを有する差動回路と、前記差動回路の前記一対の入力の一方に接続された一端と他端とを有する第1のカップリングキャパシタと、前記差動回路の前記一対の入力の他方に接続された一端と他端とを有する第2のカップリングキャパシタと、前記第1のカップリングキャパシタの前記他端と前記正入力との間に接続された第3のスイッチと、前記第2のカップリングキャパシタの前記他端と前記負入力との間に接続された第4のスイッチとを含むことが好ましい。 In the analog-digital converter according to the present invention, the comparator includes a differential circuit having a pair of inputs and a differential output, and one end and the other end connected to one of the pair of inputs of the differential circuit. A first coupling capacitor, a second coupling capacitor having one end and the other end connected to the other of the pair of inputs of the differential circuit, and the other end of the first coupling capacitor. And a third switch connected between the positive input and a fourth switch connected between the other end of the second coupling capacitor and the negative input.
このアナログディジタル変換器によれば、正入力および負入力からの信号を第3および第4のスイッチを介してそれぞれのキャパシタに受ける。キャパシタ上の電荷を用いて正入力および負入力からの信号と2つの参照信号との差分信号を生成できる。この比較結果を差動回路を用いて増幅することができる。 According to the analog-digital converter, signals from the positive input and the negative input are received by the respective capacitors via the third and fourth switches. A difference signal between the signal from the positive input and the negative input and the two reference signals can be generated using the charge on the capacitor. This comparison result can be amplified using a differential circuit.
必要な場合には、前記コンパレータは、前記第1のカップリングキャパシタの前記他端と前記第1の基準入力との間に接続された第1のスイッチと、前記第2のカップリングキャパシタの前記他端と前記第2の基準入力との間に接続された第2のスイッチとを更に含むことができる。このアナログディジタル変換器によれば、第1および第2の参照信号を切り替え回路を介してそれぞれのキャパシタに受けると共に、正入力および負入力からの信号を第1および第2のスイッチを介して受けるので、切り替え回路内のスイッチのためのクロックと独立して第1および第2のスイッチのためのクロックを設定できる。 If necessary, the comparator includes a first switch connected between the other end of the first coupling capacitor and the first reference input, and the second coupling capacitor. A second switch connected between the other end and the second reference input may be further included. According to this analog-digital converter, the first and second reference signals are received by the respective capacitors via the switching circuit, and signals from the positive input and the negative input are received via the first and second switches. Therefore, the clocks for the first and second switches can be set independently of the clocks for the switches in the switching circuit.
本発明に係るアナログディジタル変換器では、前記コンパレータは、前記差動回路の前記差動出力からそれぞれの信号を受けるラッチ回路を含み、前記ラッチ回路の出力は前記格納回路の前記入力に接続されている。 In the analog-digital converter according to the present invention, the comparator includes a latch circuit that receives each signal from the differential output of the differential circuit, and an output of the latch circuit is connected to the input of the storage circuit. Yes.
このアナログディジタル変換器によれば、ラッチ回路は、比較結果を示すディジタル信号を受けることができ、また格納回路は、時分割で提供される比較結果を保存する。 According to this analog-digital converter, the latch circuit can receive a digital signal indicating the comparison result, and the storage circuit stores the comparison result provided in a time division manner.
本発明に係るアナログディジタル変換器では、前記ゲインステージは、非反転出力および反転出力と反転入力とを有する演算増幅回路と、A/D変換のための信号を前記標本化期間に受ける入力に接続されると共に前記変換期間に前記演算増幅回路の前記反転入力に接続されるキャパシタと、前記変換期間に前記演算増幅回路の前記反転入力と前記非反転出力との間に接続される別のキャパシタとを含む。このアナログディジタル変換器によれば、簡素な構成のA/D変換ステージが提供される。 In the analog-digital converter according to the present invention, the gain stage is connected to an operational amplifier circuit having a non-inverted output, an inverted output, and an inverted input, and an input that receives a signal for A / D conversion during the sampling period A capacitor connected to the inverting input of the operational amplifier circuit during the conversion period, and another capacitor connected between the inverting input and the non-inverting output of the operational amplifier circuit during the conversion period; including. According to the analog-digital converter, an A / D conversion stage having a simple configuration is provided.
本発明の別の側面に係るイメージセンシング半導体デバイスは、(a)複数の行および複数の列に配置された複数のセンシング素子を含むアレイを備え、前記アレイは、前記列内の前記センシング素子に接続された列線を含み、上記に記載されたいずれかであり、前記列線上の信号をそれぞれ処理するための複数のアナログディジタル変換器を備え、前記アナログディジタル変換器は、それぞれ、前記列線に接続されている。 An image sensing semiconductor device according to another aspect of the present invention includes (a) an array including a plurality of sensing elements arranged in a plurality of rows and a plurality of columns, and the array includes the sensing elements in the columns. A plurality of analog-to-digital converters each for processing a signal on the column line, each of the analog-to-digital converters including a connected column line, each of which is described above, It is connected to the.
このイメージセンシング半導体デバイスによれば、占有面積および消費電力が低減される。 According to this image sensing semiconductor device, the occupied area and the power consumption are reduced.
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、本発明によれば、消費電流および回路規模の縮小が可能なアナログディジタル変換器が提供される。また、本発明によれば、このA/D変換器を用いるイメージセンシング半導体デバイスが提供される。 As described above, according to the present invention, an analog-digital converter capable of reducing current consumption and circuit scale is provided. Moreover, according to this invention, the image sensing semiconductor device using this A / D converter is provided.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のアナログディジタル変換器およびイメージセンシング半導体デバイスに係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。 The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, embodiments of the analog-digital converter and the image sensing semiconductor device of the present invention will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.
(第1の実施の形態)
図1は、巡回型A/D変換器を適用する例としてイメージセンサを示す図面である。図2および図3は、巡回型A/D変換器を示す図面である。図4(a)は、単一のコンパレータを時分割で用いるA/D変換回路のためのタイミングチャートを示す図面である。図4(b)は、巡回型A/D変換器のゲインステージおよびD/A変換回路等のためのタイミングチャートを示す図面である。
(First embodiment)
FIG. 1 is a diagram showing an image sensor as an example to which a cyclic A / D converter is applied. 2 and 3 are drawings showing a cyclic A / D converter. FIG. 4A is a diagram showing a timing chart for an A / D conversion circuit using a single comparator in a time division manner. FIG. 4B is a diagram illustrating a timing chart for the gain stage of the cyclic A / D converter, the D / A conversion circuit, and the like.
図1を参照すると、CMOSイメージセンサ1では、セルアレイ2の行に垂直シフトレジスタ3が接続されており、セルアレイ2の列にはA/D変換器アレイ4が接続されている。A/D変換器アレイ4は、アレイ状に配列された複数のA/D変換器を含む。各A/D変換器としてA/D変換器11を使用できる。A/D変換器11は、CMOSイメージセンサ1において用いられる。CMOSイメージセンサ1では、セルアレイ2はCMOSイメージセンサ画素2aが行方向および列方向に配列されている。図1には、CMOSイメージセンサ画素2aの一例が示されている。画素2aは、リセット状態における第1の信号S1と光誘起信号出力における第2の信号S2とを生成する。A/D変換器11の入力13が画素2aに接続されている。A/D変換器アレイ4には、データレジスタ5が接続されており、画素2aからの信号に対応するA/D変換値がデータレジスタ5に格納される。データレジスタ5は、水平シフトレジスタ6からの信号に応答して、ディジタル信号を冗長表現−非冗長表現変換回路7へ提供する。冗長表現−非冗長表現変換回路7は、画素2aからの信号に対応したNビットのディジタルコードを生成する。
Referring to FIG. 1, in the
画素2aは、フォトダイオードDFが、イメージに関連する一画素分の光(Optical Signal)を受ける。選択トランジスタMSのゲートは、行方向に伸びる行選択線Sに接続されている。リセットトランジスタMRのゲートはリセット線Rに接続されている。転送トランジスタMTのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードDFの一端は転送トランジスタMTを介して浮遊拡散層FDに接続されている。浮遊拡散層FDは、リセットトランジスタMRを介してリセット電位線Resetに接続されると共に、トランジスタMAのゲートに接続されている。トランジスタMAの一電流端子(例えばドレイン)は、選択トランジスタMSを介して列線8に接続されている。トランジスタMAは、浮遊拡散層FDの電荷量に応じて電位を選択トランジスタMSを介して列線に提供する。
In the
この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号RをリセットトランジスタMRに提供し、浮遊拡散層FDをリセットする。増幅トランジスタMAを介して、このリセットレベルを読み出す。画素2aは、浮遊拡散層FDがリセット状態にあるとき第1の信号S1を生成する。次いで、電荷転送制御信号TXを転送トランジスタMTに供給し、フォトダイオードDFから光誘起信号電荷を浮遊拡散層FDに転送する。この後、トランジスタMAを介して、この信号レベルを読み出す。画素2aの浮遊拡散層FDが光誘起電荷の蓄積状態にあるとき第2の信号S2を生成する。このリセットレベルと信号レベルの差は、図2に示されるような巡回型A/D変換器を用いて求められる。これによって、画素2aのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。
In the pixel having this structure, the noise canceling operation is performed as follows. First, to provide a reset control signal R to the reset transistor M R, it resets the floating diffusion layer FD. Through the amplification transistor M A, read out the reset level. The
図2および図3を参照すと、巡回型A/D変換器11は、ゲインステージ15と、A/D変換回路17と、論理回路19と、D/A変換回路21と、切り替え回路123とを備える。巡回型アナログディジタル変換器11のアナログ入力13、アナログ信号を受けるために設けられている。ゲインステージ15は、アナログ入力13に接続された入力15aと、第1及び第2の出力15bとを有しており、標本化期間TS中にアナログ信号を受けると共に、変換期間TC中に受けたアナログ信号を変換する。A/D変換回路17は、一対の入力17a、17bと、出力17c、17dとを有する。一対の入力17a、17bは、それぞれ、ゲインステージ15の第1及び第2の出力15bからの信号VoP、VoMを受ける。出力17c、17dは、それぞれ、ゲインステージ15の出力15bからの信号に応じたディジタル信号SDIGを提供し、このディジタル信号SDIGは、例えば3値のディジタル値(D0、_D1)を有する(”_D1”は、”D1”の反転信号を示す)。論理回路19は、A/D変換回路17からのディジタル信号SDIGに応答して制御信号SCONTを生成する。D/A変換回路21は、制御信号SCONTに応じてゲインステージ15に電圧信号VREFNまたはVREFPという電圧信号VDACを提供する。アナログディジタル変換器17の一例では、切り替え回路123は、ゲインステージ15とA/D変換回路17との間に接続されている。
2 and 3, the cyclic A /
A/D変換回路17は、コンパレータ131および格納回路133を有する。コンパレータ131は、ゲインステージ15の第1及び第2の出力15b、15cからの信号VoP、VoMを受けるための正入力131aおよび負入力131b並びに第1および第2の基準信号(VREF1、VREF2、例えば+Vref/4、−Vref/4)をそれぞれ受けるための第1および第2の基準入力131c、131dを有する。図4(a)に示されるように、コンパレータ131は、第1の比較結果VCOMP1を第1の比較期間TCOMP1に生成すると共に第2の比較結果VCOMP2を第2の比較期間TCOMP2に生成する。格納回路133は、コンパレータ131の出力131eに接続された入力33aとディジタル信号VDIGを提供する第1および第2の出力33b、33cとを有しており、また第1および第2の比較結果VCOMP1、VCOMP2を格納する。切り替え回路123は、ゲインステージ15の第1及び第2の出力15b、15cとコンパレータ17の正入力17aおよび負入力17bとの間に接続されている。切り替え回路123は、ゲインステージ15の第1の出力15b及び第2の出力15cをそれぞれコンパレータ131の正入力131aおよび負入力131bに第1の比較期間TCOMP1に接続すると共に、ゲインステージ15の第2の出力15c及び第1の出力15bをそれぞれコンパレータ131の正入力131a及び負入力131bに第2の比較期間TCOMP2に接続する。
The A /
このA/D変換器11によれば、コンパレータ131は、第1の比較結果VCOMP1を第1の比較期間TCOMP1に生成すると共に第2の比較結果VCOMP2を第2の比較期間TCOMP2に生成する。このコンパレータ131をこのように動作させるために、切り替え回路123が、ゲインステージ15とA/D変換回路17との間に接続されている。第1の比較期間TCOMP1には、ゲインステージ15における第1および第2の出力15bは、それぞれ、切り替え回路123を介してコンパレータ131の正入力131aおよび負入力131bに接続される。また、第2の比較期間TCOMP2には、ゲインステージ15の第2の出力15cは、切り替え回路123を介してコンパレータ131の正入力131aに接続されると共に、ゲインステージ15の第1の出力15bは、切り替え回路123を介してコンパレータ131の負入力131dに接続される。
According to the A /
このように、切り替え回路123を用いて、コンパレータ131への入力信号の極性を反転して、単一のコンパレータ131を時分割で用いることができる。この結果、A/D変換回路17に2個のコンパレータを用いるアナログディジタル変換器に比べて、本実施例に係るアナログディジタル変換器11の消費電力が低減され、また半導体デバイスに占める面積も縮小される。
Thus, the polarity of the input signal to the
A/D変換回路17は、入力アナログ信号を所定のそれぞれの基準信号VREF1、VREF2と比較すると共に、比較結果信号D0、D1を提供する。基準信号VREF1は、例えば−Vref/4であることができ、また基準信号VREF2は、例えば+Vref/4であることができる。
入力アナログ信号Viの範囲 ディジタル信号
(1)−Vref/4>Vi、 −1(D1=0、D0=0)
(2)Vref/4≧ Vi ≧−Vref/4、0(D1=0、D0=1)
(3)Vi>+Vref/4、 +1(D1=1、D0=1)
となる。A/D変換回路が入力アナログ信号を所定の2つの基準信号と比較することによって3値の冗長ディジタル信号を生成することができる。この変換回路によれば、入力アナログ信号を所定の2つの基準信号と比較するので、3値のディジタル信号が得られる。
The A /
Range of input analog signal V i Digital signal (1) −V ref / 4> V i , −1 (D 1 = 0, D 0 = 0)
(2) V ref / 4 ≧ V i ≧ −V ref / 4, 0 (D 1 = 0, D 0 = 1)
(3) V i > + V ref / 4, +1 (D 1 = 1, D 0 = 1)
It becomes. The A / D converter circuit can generate a ternary redundant digital signal by comparing the input analog signal with two predetermined reference signals. According to this conversion circuit, the input analog signal is compared with two predetermined reference signals, so that a ternary digital signal is obtained.
再び、図2を参照しながら、A/D変換回路17および切り替え回路123を説明する。切り替え回路123は、例えば4個のスイッチ143a、143b、143c、143dを含むように構成される。スイッチ143aは、クロック_φc(クロックφcの反転信号)に応答して動作し、入力123aと出力123dとの間に接続されている。スイッチ143bは、クロックφcに応答して動作し、入力123aと出力123cとの間に接続されている。スイッチ143cは、クロックφcに応答して動作し、入力123bと出力123dとの間に接続されている。スイッチ143dは、クロック_φcに応答して動作し、入力123bと出力123cとの間に接続されている。
The A /
このような切換えにより、コンパレータ131の正入力131aは、第1の比較期間TCOMP1に演算増幅回路23の非反転出力23cに一方の出力15bを介して接続され、またコンパレータ131の負入力131bは、第1の比較期間TCOMP1に演算増幅回路23の反転出力23dに他方の出力15bを介して接続される。この接続中に、コンパレータ131は第1の比較結果VCOMP1(例えば、図2に示された“D0”)を生成する。また、コンパレータ131の負入力131bは、第2の比較期間TCOMP2に演算増幅回路23の非反転出力23cに一方の出力15bを介して接続され、またコンパレータ131の正入力131aは、第2の比較期間TCOMP2に演算増幅回路23の反転出力23dに他方の出力15bを介して接続される。この接続中に、コンパレータ131は第2の比較結果VCOMP2(例えば、図2に示された“D1”)を生成する。
By such switching, the
故に、図5(a)および図5(b)に示されるように、演算増幅回路23の非反転出力23cおよび反転出力23dからの信号が、反対極性に切り換えられて、全差動構成の単一のコンパレータに提供される。したがって、単一のコンパレータを用いてA/D変換回路を構成するという目的のために、コンパレータの回路構成およびコンパレータの動作を複雑にする必要がない。
Therefore, as shown in FIGS. 5 (a) and 5 (b), the signals from the
図2を再び参照すと、2つの比較結果VCOMP1、VCOMP2は、格納回路133に提供される。格納回路133は、コンパレータ131の出力131eに接続されクロックφcに応答して動作するD型フリップフロップ回路145a、これに接続されておりクロック_φcに応答して動作するD型フリップフロップ回路145b、コンパレータ131の出力131eに接続されたNOT回路145c、およびNOT回路145cからの信号を受けクロック_φcに応答して動作するD型フリップフロップ回路145dを含む。
Referring to FIG. 2 again, the two comparison results V COMP1 and V COMP2 are provided to the
以上説明したように、本実施の形態に係るアナログディジタル変換器によれば、入力信号をコンパレータへ与えると共に、この後に極性を反転した入力信号のコンパレータへ与えて、それぞれ信号を参照電圧Vref/4、−Vref/4と比較する。上記(1)〜(3)の値に対応するように、NOT回路を用いる。第1の比較結果を示す値D0は、2段のD型フリップフロップ回路145a、45bに記憶され、また第2の比較結果を示す値D1は、D型フリップフロップ回路145dに記憶される。これらのフリップフロップ回路により所望のクロックに同期してディジタル値が提供される。
As described above, according to the analog-digital converter according to the present embodiment, the input signal is supplied to the comparator, and then the input signal is supplied to the comparator of the input signal with the polarity reversed, and the signal is supplied to the reference voltage V ref / 4. Compare with -V ref / 4. A NOT circuit is used so as to correspond to the above values (1) to (3). The value D 0 indicating the first comparison result is stored in the two-stage D-type flip-
また、A/D変換器の別の例では、切り替え回路123は、A/D変換回路17において用いることができる。A/D変換回路17は、コンパレータ131および格納回路133に加えて、第1および第2の基準信号の信号源と第1および第2の基準入力との間に接続された切り替え回路123を含む。コンパレータ131は、ゲインステージ15の第1及び第2の出力15b、15cからの信号VoP、VoMを受けるための正入力131aおよび負入力131b並びに、第1および第2の基準信号(VREF1、VREF2、例えば+Vref/4、−Vref/4)を切り替え回路123を介して受けるための第1および第2の基準入力131c、131dを有する。切り替え回路123は、第1および第2の比較期間TCOMP1、TCOMP2に対応して第1および第2の基準信号を切り替えて、コンパレータ131の第1および第2の基準入力131c、131dにこれらの参照信号を提供する。このように、切り替え回路123を用いてコンパレータ131への参照信号を入れ替えることによって、単一のコンパレータを時分割で使用できると共に、ゲインステージからの信号ラインに入力切り替えのためのスイッチが不要になる。また、A/D変換回路に2個のコンパレータを用いるアナログディジタル変換器に比べて、本実施の形態に係るアナログディジタル変換器の消費電力が低減され、半導体デバイスに占める面積も縮小される。
In another example of the A / D converter, the
このアナログディジタル変換器によれば、コンパレータ131は、第1の比較結果VCOMP1を第1の比較期間TCOMP1に生成すると共に第2の比較結果VCOMP2を第2の比較期間TCOMP2に生成できる。2つの比較結果VCOMP1、VCOMP2は、格納回路133に提供される。
According to this analog-digital converter, the
図2および図3を再び参照すと、ゲインステージ15は、イメージセンサ1からの信号S1、S2を受ける入力15aと、出力15bと、演算増幅回路23とを有する。演算増幅回路23は、第1および第2の入力(反転入力、非反転入力)23a、23b並びに第1および第2の出力(非反転出力、反転出力)23c、23dを有する。ゲインステージ15は以下のように動作する。第1の期間T1には、第1の信号S1を標本化する。第2の期間T2には、第1の信号S1の標本化とは逆極性となるように第2の信号S2を標本化する。第3の期間T3には、演算増幅回路23の第1および第2の出力23c、23dに演算値を生成する。第4の期間T4には、演算増幅回路23の第1および第2の出力23c、23dに生成された演算値を次の演算のために標本化する。
Referring again to FIGS. 2 and 3, the
ゲインステージ15は、第1のキャパシタ25と、第2のキャパシタ27と、第3のキャパシタ31と、第4のキャパシタ33とを含む。第1のキャパシタ25は、第1の期間T1に第1の信号S1を受ける。第1のキャパシタ25の他端25bには、第1の信号S1に対応した電荷が蓄積される。第2のキャパシタ27は、第2の期間T2に第2の信号S2を受ける。第2のキャパシタ27の他端27bには、第2の信号S2に対応した電荷が蓄積される。また、第3のキャパシタ31は、第1の期間T1に第1の信号S1を受ける。第3のキャパシタ31の一端31aには、第1の信号S1に対応した電荷が蓄積される。第4のキャパシタ33は、第2の期間T2に第2の信号S2を受ける。第4のキャパシタ33の一端33aには、第2の信号S2に対応した電荷が蓄積される。
The
第1のキャパシタ25は、第3の期間T3にD/A変換回路21の端子21aと演算増幅回路23の第1の入力(例えば、反転入力)23aとの間に接続される。第2のキャパシタ27は、第3の期間T3にD/A変換回路21の端子21bと演算増幅回路23の第2の入力(例えば、非反転入力)23bとの間に接続される。A/D変換回路17は、第2および第3の期間T2、T3にディジタル信号SDIGを提供する。これによって、A/D変換器11に入力された信号S1に対応するディジタル信号がA/D変換回路17によって生成される。
The
第3のキャパシタ31は、第3および第4の期間T3、T4に演算増幅回路23の第1の入力(例えば、反転入力)23aと第1の出力(例えば、非反転出力)23cとの間に接続される。第4のキャパシタ33は、第3および第4の期間T3、T4に演算増幅回路23の第2の入力(例えば、非反転入力)23bと第2の出力(例えば、反転出力)23dとの間に接続される。A/D変換回路17は、第1および第2の期間T1、T2の後の第3の期間T3にゲインステージ15が巡回A/D変換のための動作を行うために、ゲインステージ15の出力15c、15dからの信号に応じた三値のディジタル信号SDIG(SDIGは(D0、D1)からなる)を第3の期間T3に提供する。D/A変換回路21は、第3の期間T3に電圧信号SVOLをゲインステージ15に提供する。これに応答して、第1および第2のキャパシタ25、27に蓄積された電荷が第3および第4のキャパシタ31、33に転送され、また演算増幅回路23の第1および第2の出力23c、23dに演算値が生成される。A/D変換回路17の入力は、ゲインステージ15の出力15bにそれぞれ接続されており、ゲインステージ15の出力15bは、それぞれ、キャパシタ31、33の一端31a、33aに接続されている。キャパシタ31、33の他端31a、33aは、それぞれ、演算増幅回路23の第1および第2の入力23a、23bに接続されている。
The
この巡回型A/D変換器11によれば、第1および第2の信号S1、S2をそれぞれ第1および第2のキャパシタ25、27を用いて標本化するので、ノイズキャンセル回路を用いないでノイズキャンセルを行うことができる。また、標本化の後、ゲインステージ15を用いて増幅を行うと共に、演算増幅回路23の出力23c、23dには、第1および第2の信号S1、S2の差信号に対応する増幅信号が生成される。このため、A/D変換器11の演算動作によりノイズレベルを大きく改善できる。また、
巡回型A/D変換器11は、標本化中に演算増幅回路23の出力23c、23dにコモン電圧VCOMを提供するためのスイッチ回路24を含むことができる。ゲインステージ15のスイッチ回路29は、第1の期間T1に第1のキャパシタ25の一端25aへコモン信号VCOMを提供すると共に第2の期間T2に第2のキャパシタ27の一端27aへコモン信号VCOMを提供する。このために、スイッチ回路29は、クロックφSHI1に応答するスイッチ29aと、クロックφSHI2に応答するスイッチ29bとを含む。コモン電圧VCOMは一定の電圧である。演算増幅回路23の出力23c、23dは、それぞれ、スイッチ回路24のスイッチ24a、24bを介してコモン電圧源に第1および第2の期間T1、T2に接続される。スイッチ24a、24bは、第1および第2の期間T1、T2にアクティブになるクロックφSに応答する。
According to this cyclic A /
The cyclic A /
図3の回路図から理解されるように、巡回型A/D変換器11は比較的シンプルな回路を用いており、この回路によりランダムノイズを効果的に削減すると共に、非常に高精度のA/D変換を提供する。このための基本動作は、画素から連続して出力される2つの出力信号(信号レベル、リセットレベル)を、2つの容量を用いて標本化し、標本化された電圧信号に対してノイズキャンセルを行いながらA/D変換の基本演算動作(キャパシタの容量比で決定される増幅率(例えば、2倍)で入力信号を増幅して、D/A変換値を減算する)を行う」ことである。また、キャパシタを用いた標本化に際して、各キャパシタの端子にコモン電圧VCOMを供給する。コモン電圧VCOMの印加のおかげで、サンプリング用キャパシタの一端が仮想接地点ではなく固定電位が提供される。故に、このキャパシタ端が、サンプリング中にアンプといった回路に接続されないので、この回路の影響をサンプリング中に受けない。したがって、例えば画素内のトランジスタ(ソースフォロア接続のトランジスタ)のノイズの影響を減らすことができ、kT/C(k:ボルツマン定数、T:絶対温度、C:サンプリングのためのキャパシタンス)で表されるノイズ成分の影響を小さくすることができる。これにより、従来必要であったノイズキャンセル回路が不要になり、また巡回型A/D変換器の回路によって発生するランダムノイズが削減される。巡回型A/D変換器の構成としては、1段のゲインステージまたは2段のゲインステージを含む。
As can be understood from the circuit diagram of FIG. 3, the cyclic A /
上記の基本操作は、以下のように具体化される。画素2aから出力される2つの信号(信号レベル、リセットレベル)が、単線であるカラム線8上に連続して出力される。
The above basic operation is embodied as follows. Two signals (signal level and reset level) output from the
この2つの信号を2つのキャパシタ25、27を用いて標本化を行う。カラム線8から一方のキャパシタ25へはリセットレベルが格納され、カラム線8からもう一方のキャパシタ27へは信号レベルが格納される。このカラム線8の切替は、スイッチ37a、37bを用いて行われる。スイッチ37a、37bのいずれかを介してカラム線8がキャパシタの一端へ接続されるとき、当該キャパシタの他端にはコモン電圧VCOMが印加されている。このため、キャパシタの他端が仮想接地点に接続されるのではなく、コモン電圧VCOMが印加されている。引き続く差引動作において、ランダムノイズのキャンセルが行われる。標本化動作の終了直前に、A/D変換回路17内のコンパレータ131を時分割で用いて、2つの連続した標本化値の差分電圧に第1回目のA/D変換を行って制御信号を生成する。
These two signals are sampled using two
この動作終了後、巡回A/D変換の基本演算動作を2つの連続したサンプル値に施す。基本演算動作において必要となるD/A変換回路のための制御信号は、上記の第1回目のA/D変換結果を用いる。また、この動作では、基本演算動作と同時に画素信号のノイズキャンセルが行われる。その後は、1個の演算増幅回路および4個のキャパシタを用いて巡回型A/D変換動作を行う。 After completion of this operation, a basic arithmetic operation for cyclic A / D conversion is performed on two consecutive sample values. The first A / D conversion result is used as a control signal for the D / A conversion circuit required in the basic arithmetic operation. In this operation, noise cancellation of the pixel signal is performed simultaneously with the basic calculation operation. Thereafter, a cyclic A / D conversion operation is performed using one operational amplifier circuit and four capacitors.
再び図2、図3および図4(b)を参照しながら、A/D変換器11をさらに説明する。また、巡回型A/D変換器11では、演算増幅回路23の第1および第2の出力23c、23dは、第4の期間T4に第1および第2のキャパシタ25、27の一端25a、27aにそれぞれ接続される。第1および第2のキャパシタ25、27の他端25b、27bは第4の期間T4に互いに接続される。巡回型A/D変換器11によれば、下位ビットのための引き続くA/D変換のための信号を第1および第2のキャパシタ25、27に格納できる。
The A /
論理回路19は、第1〜第3のスイッチ51a〜51eをそれぞれ制御する制御信号φDZ、φDP、φDNを生成する。ディジタル信号D1、D0の値は、制御信号φDZ、φDP、φDNのうちのいずれがアクティブになるかを決定する。これらの3領域に対して3値のA/D変換を行って「−1」、「0」、「+1」のディジタルコードを割り当てる。最初のコードは最上位桁(MSB)になる。
The
D/A変換器21は、ゲインステージ15内のキャパシタ端25bおよびキャパシタ端27bに制御信号φDZ、φDP、φDNに応じた所定の電圧を提供する。D/A変換器21は、ゲインステージ15の入力15c、15dにそれぞれ接続された出力21a、21bを有する。第1の電圧源49aは電圧VREFPを提供する。第2の電圧源49bは電圧VREFNを提供する。第1の電圧源49aの出力は、スイッチ51aを介して出力21aに接続されており、第2の電圧源49bの出力は、スイッチ51bを介して出力21aに接続されている。また、第1の電圧源49aの出力は、スイッチ51cを介して出力21bに接続されており、第2の電圧源49bの出力は、スイッチ51dを介して出力21bに接続されている。出力21aおよび出力21bは、スイッチ51eを介して互いに接続されている。
The D /
つまり、A/D変換回路17の出力は、冗長ディジタルコードを提供し、この冗長ディジタルコードに応答して、制御回路19は、D/A変換回路21を制御するための制御信号SCONTを生成する。例えば、巡回A/D変換動作において12ビットの分解能のA/D変換値を得るためには、11回の巡回動作が必要である。
That is, the output of the A /
図2に示されたスイッチのためのクロック信号および図4のタイミングチャートに示されたクロック信号は、クロック発生器35によって生成される。
The clock signal for the switch shown in FIG. 2 and the clock signal shown in the timing chart of FIG. 4 are generated by a
A/D変換回路17内のコンパレータ131には、参照値VREFN/4およびVREFP/4が供給される。A/D変換回路17は、図6に示されるように、3つの入力電圧Viの領域に対して、ゲインステージ15の出力値VOにディジタル値(+1、0、−1)を割り当てる。なお、図6において、VREFP=−VREFN=Vrefである。ゲインステージのディジタル信号は「−1」、「0」、「+1」の3値を取るので、一ゲインステージあたり1.5ビットのA/D変換を行っていると考えることができる。
Reference values V REFN / 4 and V REFP / 4 are supplied to the
論理回路19は、第1〜第3のスイッチ51a〜51eをそれぞれ制御するための制御信号φDZ、φDP、φDNを生成する。ディジタル信号D1、D0の値は、制御信号φDZ、φDP、φDNのうちのいずれがアクティブになるかを決定する。これらの3領域に対して3値のA/D変換を行って「−1」、「0」、「+1」のディジタルコードを割り当てる。最初のコードは最上位桁(MSB)になる。
The
D/A変換器21は、ゲインステージ15内のキャパシタ端25bおよびキャパシタ端27bに制御信号φDZ、φDP、φDNに応じた所定の電圧を提供する。D/A変換器21は、ゲインステージ15の入力15c、15dにそれぞれ接続された出力21a、21bを有する。第1の電圧源49aは電圧VREFPを提供する。第2の電圧源49bは電圧VREFNを提供する。第1の電圧源49aの出力は、スイッチ51aを介して出力21aに接続されており、第2の電圧源49bの出力は、スイッチ51bを介して出力21aに接続されている。また、第1の電圧源49aの出力は、スイッチ51cを介して出力21bに接続されており、第2の電圧源49bの出力は、スイッチ51dを介して出力21bに接続されている。出力21aおよび出力21bは、スイッチ51eを介して互いに接続されている。
The D /
つまり、A/D変換回路17の出力は、冗長ディジタルコードを提供し、この冗長ディジタルコードに応答して、制御回路19は、D/A変換回路21を制御するための制御信号SCONTを生成する。例えば、巡回A/D変換動作において12ビットの分解能のA/D変換値を得るためには、11回の巡回動作が必要である。
That is, the output of the A /
次いで、巡回型A/D変換器の動作を説明するこの動作により、イメージセンサの画素からのアナログ信号をディジタル信号に変換する方法が提供される。以下に説明される動作に先立って、クロックφRに応答してスイッチ45a、45bを閉じてゲインステージ15のリセットを行う。
This operation, which describes the operation of the cyclic A / D converter, then provides a method for converting an analog signal from a pixel of the image sensor into a digital signal. Prior to the operations described below, to reset the
図7(a)は、第1の標本化ステップにおける主要な回路要素の接続を示す図面である。ゲインステージ15において、クロックφSH1d、φSH1に応答するスイッチ37a、29aを閉じると共に、クロックφ1、φ3、φSに応答するスイッチ39a、39b、43a、43b、24a、24bを閉じる。他のスイッチ37b、29b、45a、45b、47a、47b、53を開く。第1の期間T1に、イメージセンサ1のカラム線8にキャパシタ端25bをスイッチ37aを介して接続すると共にキャパシタ端25aにコモン信号VCOMをスイッチ27aを通して印加して、信号VRES(画素3aの浮遊拡散層がリセット状態にあるときのリセットレベル)に対応した電荷Q1を第1のキャパシタ25に標本化する。また、スイッチ39aを介してコモン電圧VCOMが印加されている第2のキャパシタ27にも、信号VRESに対応した電荷Q2がスイッチ43aを介して格納される。
FIG. 7A is a diagram showing connection of main circuit elements in the first sampling step. In the
図7(b)は、第2の標本化ステップにおける主要な回路要素の接続を示す図面である。ゲインステージ15において、クロックφSH2d、φSH2、φSに応答するスイッチ37b、29bを閉じると共に、クロックφ1、φ3に応答するスイッチ39a、43a、39b、43b、24a、24bを閉じる。他のスイッチ37a、29a、45a、45b、47a、47b、53を開く。第2の期間T2に、カラム線8にキャパシタ端27bを接続すると共にキャパシタ端27aにコモン信号VCOMを印加して、信号VSIG(画素2aの浮遊拡散層が光誘起電荷の蓄積状態にあるときの信号レベル)を第2のキャパシタ27に標本化する。また、スイッチ39bを介してコモン電圧VCOMが印加されている第4のキャパシタ33にも、信号VSIGに対応した電荷Q4がスイッチ43bを介して格納される。また、第1および第2の標本化ステップでアクティブになるクロックφSに応答してスイッチ24a、24bを閉じるので、演算増幅回路23の出力23c、23dには、コモン電圧源に接続される。これにより、演算増幅回路23の出力が変動することを防ぐことができる。
FIG. 7B is a diagram showing connection of main circuit elements in the second sampling step. In the
また、信号VSIGを第1および第2の参照値(コンパレータ131における参照値VREFN/4およびVREFP/4)と比較してディジタル値を生成する。つまり、単一のコンパレータ131を時分割で用いて最初のA/D変換動作を行う。
Further, the signal V SIG is compared with the first and second reference values (reference values V REFN / 4 and V REFP / 4 in the comparator 131) to generate a digital value. That is, the first A / D conversion operation is performed using a
図7に示された動作により、A/D変換器は連続した2つの画素出力信号(VSIG、VRES)のサンプリングを2クロックの期間T1、T2を使用して行った。 With the operation shown in FIG. 7, the A / D converter performs sampling of two continuous pixel output signals (V SIG , V RES ) using the periods T1 and T2 of two clocks.
図8(a)は、A/D変換ステップにおける主要な回路要素の接続を示す図面である。ゲインステージにおいて、クロックφ1、φSH3に応答するスイッチ39a、39b、47a、47bを閉じる。他のスイッチ29a、29b、37a、37b、43a、43b、45a、45b、53を開く。第3の期間T3に、演算増幅回路23の反転入力23aおよび非反転入力23bの一方(本実施例では、反転入力23a)にキャパシタ端25aを接続し反転入力23aおよび非反転入力23bの他方(本実施例では、非反転入力23b)にキャパシタ端27aを接続する。D/A変換回路21は電圧信号をキャパシタ25、27の一端25b、27bにそれぞれ印加する。D/A変換回路21からの電圧信号は、最初のA/D変換値に対応したディジタル値に応じて決定される。この印加に応じて、第1および第2の電荷Q1、Q1の再配置を行って演算増幅回路23の出力23c、23dに演算値を生成する。演算増幅回路23の出力の電圧VOUTは、
VOUT=2×(VRES−VSIG)−D×Vref
と表される。キャパシタンス比C1P/C2P、C1M/C2M=1(=C1/C2)であり、シンボルDは、最初のA/D変換値に対応したディジタル値に応じて決定される値であり、(+1、0、−1)のいずれかである。なお、Vref=−VREFN=VREFPである。この動作において、リセットレベル、信号レベルの差し引き動作を行うことによって、ノイズキャンセルが行われるだけでなく直接にA/D変換器の基本演算動作を行う。基本演算動作としては、サンプルされた信号を2倍増幅し、D/A変換回路からの電圧信号をゲインステージに印加する。この基本演算動作を行うことのみで、ノイズキャンセル回路が不要であり低ランダムノイズなA/D変換が可能となる。
FIG. 8A is a diagram showing connection of main circuit elements in the A / D conversion step. In the gain stage, the
V OUT = 2 × (V RES −V SIG ) −D × V ref
It is expressed. Capacitance ratios C1P / C2P, C1M / C2M = 1 (= C 1 / C 2 ), and symbol D is a value determined according to a digital value corresponding to the first A / D conversion value, (+1 , 0, -1). Note that V ref = −V REFN = V REFP . In this operation, by performing the subtraction operation of the reset level and the signal level, not only noise cancellation is performed, but also the basic arithmetic operation of the A / D converter is performed directly. As a basic arithmetic operation, the sampled signal is amplified twice and the voltage signal from the D / A conversion circuit is applied to the gain stage. Only by performing this basic arithmetic operation, a noise cancellation circuit is unnecessary, and A / D conversion with low random noise becomes possible.
また、信号VOUTを第1および第2の参照値(コンパレータ131における参照値VREFN/4およびVREFP/4)と比較してディジタル値を生成する。つまり、単一のコンパレータ131を時分割で用いてMSBのためのA/D変換動作を行う。
Further, the signal V OUT is compared with first and second reference values (reference values V REFN / 4 and V REFP / 4 in the comparator 131) to generate a digital value. That is, an A / D conversion operation for the MSB is performed using a
図8(b)は、第3の標本化ステップにおける主要な回路要素の接続を示す図面である。ゲインステージにおいて、クロックφ2、φ3、φSH3に応答するスイッチ53、43a、43b、47a、47bを閉じる。他のスイッチ29a、29b、37a、37b、39a、39b、45a、45bを開く。第4の期間T4に、演算増幅回路23の第1の出力23cにキャパシタ端25bを接続し、演算増幅回路23の第2の出力23dにキャパシタ端27bを接続して、演算値VOUTに対応する電荷を第1および第2のキャパシタ25、27に標本化する。また、第3のキャパシタ31は、演算増幅回路23の第1の入力23aと第1の出力23cとの間に接続され、第4のキャパシタ33は、演算増幅回路23の第2の入力23bと第2の出力23dとの間に接続される。
ゲインステージ15は、第3および第4の期間における動作を繰り返す。所望の回数の繰り返しにより、所望の分解能の多ビットのA/D変換を行うことができる。
FIG. 8B is a diagram showing connection of main circuit elements in the third sampling step. In the gain stage, the clock phi 2, phi 3, switch 53,43a responsive to phi SH3, closing 43 b, 47a, and 47b. The
The
図9は、本実施の形態に係るアナログディジタル変換器のためのコンパレータの一例を示す図面である。コンパレータ131は、キャパシタ結合回路90と、差動回路91と、ラッチ回路92を含むことができる。キャパシタ回路90は、コンパレータ131の入力131a、131bからの信号をそれぞれ受ける正入力90a、負入力90b、参照信号VREF1、VREF2をそれぞれ受ける基準入力90c、90d、および出力90e、90fを含む。差動回路91の出力91c、91dはラッチ回路92に接続されており、差動回路91による信号比較の結果は、ラッチ回路92により取り込まれる。
FIG. 9 is a diagram illustrating an example of a comparator for the analog-digital converter according to the present embodiment. The
キャパシタ結合回路90は、カップリングキャパシタ95、97およびスイッチ99a、99bを含んでおり、必要な場合には、さらに、スイッチ99c、99dを含むことができる。図に示されたキャパシタ結合回路90は一例であり、本実施の形態におけるアナログディジタル変換器は、特定の構成に限定されるものではない。
キャパシタ結合回路90がスイッチ99c、99dを含まない場合には、カップリングキャパシタ95、97への信号の入力は、切り替え回路123内のスイッチの切り替えによって行われる。第1のカップリングキャパシタ95は、差動回路90の入力91aに接続された一端95aと他端95bとを有する。第2のカップリングキャパシタ97は、差動回路91の入力91bに接続された一端97aと他端97bとを有する。第1のスイッチ99aは、第1のカップリングキャパシタ95の他端95bと正入力131aとの間に接続されており、クロックφcR1に応答して動作する。第2のスイッチ99bは、第2のカップリングキャパシタ97の他端97bと負入力131bとの間に接続されており、クロックφcR1に応答して動作する。第5のスイッチ99eは、コモン信号VCOM2を受けるコモン端子TCOMと第1のカップリングキャパシタ95の一端95aとの間に接続されており、クロックφcR2に応答して動作する。第6のスイッチ99fは、コモン端子TCOMと第2のカップリングキャパシタ97の一端97aとの間に接続されており、クロックφcR2に応答して動作する。
When the
キャパシタ結合回路90がスイッチ99c、99dを含む場合には、第3のスイッチ99cは、第1のカップリングキャパシタ95の他端95bと基準入力90cとの間に接続されており、クロックφcR2dに応答して動作する。第4のスイッチ99dは、第2のカップリングキャパシタ97の他端97bと基準入力90dとの間に接続されており、クロックφcR2dに応答して動作する。カップリングキャパシタ95、97への信号の入力は、第3のスイッチ99cおよび第4のスイッチ99dの切り替えによって行われる。
When the
本実施の形態では、切り替え回路123を用いてゲインステージ15からの信号VoP、VoMを切り替えている。この回路例とは別に、切り替え回路123を用いて参照信号VREF1、VREF2を切り替える回路例では、キャパシタ結合回路90は、第1のカップリングキャパシタ95の他端95bと正入力131aとの間に接続されるスイッチと、第2のカップリングキャパシタ97の他端97bと負入力131bとの間に接続される別のスイッチとを含むことが好ましい。これらのスイッチを介して、正入力131aおよび負入力131bからの信号をそれぞれのキャパシタ95、97に受ける。キャパシタ95、97上の電荷を用いて正入力131aおよび負入力131bからの信号と2つの参照信号との差分信号を生成することができる。この比較結果を差動回路を用いて増幅することができる。
In the present embodiment, the signals V oP and V oM from the
必要な場合には、キャパシタ結合回路90は、第1のカップリングキャパシタ95の他端95aと基準入力90cとの間に接続された追加のスイッチと、第2のカップリングキャパシタ97の他端97bと基準入力90dとの間に接続された更に別のスイッチとを更に含むことができる。これらのスイッチおよび切り替え回路123を介して参照信号VREF1、VREF2をそれぞれのキャパシタ95、97に受けるので、切り替え回路123内のスイッチのためのクロックと独立して追加のスイッチおよび更に別のスイッチのためのクロックを設定できる。
If necessary, the
図2および図4(b)を参照しながら、コンパレータ131の動作を説明する。クロックφcR2dはクロックφcR2を遅延させたクロックを示す。差動回路91の入力91a、91bとキャパシタ95、97との間のノードには、クロック_φcR2(“_φcR2”はφcR2の反転信号を示す)に応答してスイッチ99e、99fを介してコモン信号VCOM2を与える。コンパレータ131のキャパシタ95、97には、クロックφcR1に応答して、ゲインステージ15からの信号VoM、VoPが切り替え回路123およびスイッチ99a、99bを介して提供される。この結果、キャパシタ95、97には、ゲインステージ15からの信号VoM、VoPに対応した電荷がそれぞれ蓄積される。
The operation of the
この後に、クロック_φcR2に応答してスイッチ99e、99fを閉じると、差動回路91の入力91a、91bにはコモン信号VCOM2が残る。クロックφcR2dに応答してスイッチ99c、99dを介して、キャパシタ95、97の他端95b、97bに参照信号VREF1、VREF2を加えると、キャパシタ95、97の一端95a、97aには、差分信号(VoP−VREF1、VoM−VREF2)が生成される。この差分信号に応答して差動回路91は動作し、出力91c、91dに比較結果を生成する。この較結果は、順接続の切り替え回路123を用いて得られる。
After this, the
切り替え回路123を上記と同様に動作させると、コンパレータ131を時分割で利用することができる。
When the
図10は、差動回路およびラッチ回路の一例を示す図面である。ラッチ回路92は、例えばRSフリップフロップ回路を含むことができる。差動回路91は、第1の差動段93aと第2の差動段93bを含む。第1の差動段93aは、クロックφ1に応答して動作するので、第1の期間T1に活性化される。第2の差動段93bは、クロックφ2に応答して動作するので、第2の期間T2に活性化される。
FIG. 10 is a diagram illustrating an example of a differential circuit and a latch circuit. The
第1の差動段93aは、入力91a、91bからの差動信号を受ける一対のn型電界効果トランジスタMN1、MN2を含む。n型電界効果トランジスタMN1、MN2のソースには、電流源トランジスタMN3が接続されており、この電流源はバイアス電圧Vbnに応じた定電流を供給する。n型電界効果トランジスタMN1、MN2のドレインには、負荷回路が接続されている。この負荷回路は、クロス接続されたゲートを有するp型電界効果トランジスタMP1、MP2と、ダイオード接続されたp型電界効果トランジスタMP3、PM4とを含む。電界効果トランジスタMN1、MN2のドレイン間には、電界効果トランジスタMP5が接続されており、そのゲートは等化用のクロックφC1を受ける。
The first
第2の差動段93bは、第1の差動段93aからの差動信号を受ける一対のn型電界効果トランジスタMN6、MN7を含む。n型電界効果トランジスタMN6、MN7のソースには、電流源トランジスタMN8が接続されており、この電流源はクロックφC2の振幅に応じた定電流を供給する。n型電界効果トランジスタMN6、MN7のドレインには、負荷回路が接続されている。この負荷回路は、クロス接続されたゲートとを有するp型電界効果トランジスタMP5、PM6と、クロックφC2を受けるゲートを有するp型電界効果トランジスタMP7、MP8とを含む。n型電界効果トランジスタMN6、MN7のドレインと負荷回路との間には、クロス接続されたゲートを有するn型電界効果トランジスタMN4、MN5が接続されている。
The second
このような差動回路に関して順接続および逆接続を交互に行い、単一のコンパレータで2つのレベルとを比較できる。これにより、回路規模と消費電力を削減する。この回路は一例であり、他の回路構成を用いることもできる。 With such a differential circuit, forward connection and reverse connection are alternately performed, and two levels can be compared with a single comparator. This reduces the circuit scale and power consumption. This circuit is an example, and other circuit configurations may be used.
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置及び詳細において変更され得ることは、当業者によって認識される。本実施の形態は、図1に示されたゲインステージを参照しながら説明されたけれども、本発明は、本実施の形態に開示された特定のゲインステージの構成に限定されるものではなく、例えばシングルエンド構成のゲインステージを用いることができ、より多くのキャパシタを含むゲインステージを用いることもできる。また、実施の形態において用いられるスイッチは、例えばMISアナログスイッチを含むことができる。さらに、実施の形態において用いられるセンシング素子の構成は例示であり、必要に応じて様々が構成のセンシング素子を用いることができる。加えて、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiment, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. Although the present embodiment has been described with reference to the gain stage shown in FIG. 1, the present invention is not limited to the specific gain stage configuration disclosed in the present embodiment. A gain stage having a single-ended configuration can be used, and a gain stage including more capacitors can also be used. Further, the switch used in the embodiment can include, for example, a MIS analog switch. Furthermore, the configuration of the sensing element used in the embodiment is an exemplification, and various types of sensing elements can be used as necessary. In addition, the present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
TS…標本化期間、TC…変換期間、11…アナログディジタル変換器、13…アナログ入力、15…ゲインステージ、17…A/D変換回路、19…論理回路、21…D/A変換回路、23…演算増幅回路、123…切り替え回路、131…コンパレータ、131a…コンパレータの正入力、131b…コンパレータの負入力、131c、131d…第1および第2の基準入力、133…格納回路、143a、143b、143c、143d…スイッチ、145a、145b、145d…D型フリップフロップ回路、145c…NOT回路、90…キャパシタ結合回路、91…差動回路、92…ラッチ回路、95、97…カップリングキャパシタ、99a〜99d…スイッチ、VREF1、VREF2…基準信号、VCOMP1、VCOMP2…比較結果、TCOMP1…第1の比較期間、TCOMP2…第2の比較期間 T S ... Sampling period, T C ... Conversion period, 11 ... Analog to digital converter, 13 ... Analog input, 15 ... Gain stage, 17 ... A / D conversion circuit, 19 ... Logic circuit, 21 ... D / A conversion circuit , 23, operational amplifier circuit, 123, switching circuit, 131, comparator, 131 a, positive input of comparator, 131 b, negative input of comparator, 131 c, 131 d, first and second reference inputs, 133, storage circuit, 143 a, 143b, 143c, 143d ... switch, 145a, 145b, 145d ... D-type flip-flop circuit, 145c ... NOT circuit, 90 ... capacitor coupling circuit, 91 ... differential circuit, 92 ... latch circuit, 95, 97 ... coupling capacitor, 99a~99d ... switch, V REF1, V REF2 ... reference signal, V COMP1, V COMP2 ... comparison result, T COMP1 ... first comparison period, T COMP2 ... second comparison period
Claims (7)
前記ゲインステージの前記第1及び第2の出力からの信号を受ける一対の入力と3値のディジタル値を有するディジタル信号を提供する出力とを有するA/D変換回路と、
前記A/D変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するD/A変換回路と、
前記ゲインステージと前記A/D変換回路との間に接続された切り替え回路とを備え、
前記A/D変換回路は、
前記ゲインステージの前記第1及び第2の出力からの信号を受けるための正入力および負入力並びに第1および第2の基準信号をそれぞれ受けるための第1および第2の基準入力を有しており、第1の比較結果を第1の比較期間に生成すると共に第2の比較結果を第2の比較期間に生成するコンパレータと、
前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第1および第2の出力とを有しており、前記第1および第2の比較結果を格納する格納回路とを含み、
前記切り替え回路は、前記ゲインステージの前記第1及び第2の出力と前記コンパレータの前記正入力および負入力との間に接続されており、前記ゲインステージの前記第1の出力及び前記第2の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第1の比較結果を生成するために接続すると共に、前記ゲインステージの前記第2の出力及び前記第1の出力をそれぞれ前記コンパレータの前記正入力および前記負入力に前記第2の比較結果を生成するために接続する、ことを特徴とするアナログディジタル変換器。 A gain stage having an input connected to the analog input and first and second outputs, receiving the analog signal during the sampling period and converting the analog signal during the conversion period;
An A / D converter circuit having a pair of inputs for receiving signals from the first and second outputs of the gain stage and an output for providing a digital signal having a ternary digital value;
A logic circuit that generates a control signal in response to the digital signal from the A / D converter circuit;
A D / A conversion circuit for providing a predetermined voltage signal to the gain stage according to the control signal;
A switching circuit connected between the gain stage and the A / D conversion circuit,
The A / D conversion circuit includes:
A positive input and a negative input for receiving signals from the first and second outputs of the gain stage; and first and second reference inputs for receiving first and second reference signals, respectively. A comparator that generates a first comparison result in a first comparison period and a second comparison result in a second comparison period;
A storage circuit having an input connected to the output of the comparator and first and second outputs for providing the digital signal, and storing the first and second comparison results;
The switching circuit is connected between the first and second outputs of the gain stage and the positive and negative inputs of the comparator, and the first output and the second output of the gain stage. An output connected to the positive input and the negative input of the comparator, respectively, to generate the first comparison result, and the second output and the first output of the gain stage are respectively connected to the comparator An analog-to-digital converter, characterized in that a positive input and a negative input are connected to generate the second comparison result.
前記ゲインステージの前記第1及び第2の出力からの信号を受ける一対の入力と3値のディジタル値を有するディジタル信号を提供する出力とを有するA/D変換回路と、
前記A/D変換回路からの前記ディジタル信号に応答して制御信号を生成する論理回路と、
前記制御信号に応じて前記ゲインステージに所定の電圧信号を提供するD/A変換回路とを備え、
前記A/D変換回路は、
前記ゲインステージの前記第1及び第2の出力からの信号を受けるための正入力および負入力並びに第1および第2の基準入力を有しており、第1の比較結果を第1の比較期間に生成すると共に第2の比較結果を第2の比較期間に生成するコンパレータと、
第1および第2の基準信号を切り替えて前記第1および第2の基準入力に提供するための切り替え回路と、
前記コンパレータの出力に接続された入力と前記ディジタル信号を提供する第1および第2の出力とを有しており、前記第1および第2の比較結果を格納する格納回路とを含み、
前記切り替え回路は、前記第1および第2の基準信号を受けるための入力と切り替えた信号を提供する出力とを有すると共に前記第1および第2の基準信号の信号源と前記第1および第2の基準入力との間に接続されており、
前記切り替え回路は、前記第1および第2の基準信号を前記コンパレータの前記第1および第2の基準入力に前記第1の比較結果を生成するために提供すると共に、前記第1および第2の基準信号を前記コンパレータの前記第2および第1の基準入力に前記第2の比較結果を生成するために提供する、ことを特徴とするアナログディジタル変換器。 A gain stage having an input connected to the analog input and first and second outputs, receiving the analog signal during the sampling period and converting the analog signal during the conversion period;
An A / D converter circuit having a pair of inputs for receiving signals from the first and second outputs of the gain stage and an output for providing a digital signal having a ternary digital value;
A logic circuit that generates a control signal in response to the digital signal from the A / D converter circuit;
A D / A conversion circuit that provides a predetermined voltage signal to the gain stage according to the control signal,
The A / D conversion circuit includes:
It has a positive input and a negative input for receiving signals from the first and second outputs of the gain stage, and first and second reference inputs, and the first comparison result is used as a first comparison period. And a comparator for generating the second comparison result in the second comparison period,
A switching circuit for switching the first and second reference signals to be provided to the first and second reference inputs;
A storage circuit having an input connected to an output of the comparator and first and second outputs for providing the digital signal, and storing the first and second comparison results;
The switching circuit has an input for receiving the first and second reference signals, an output for providing a switched signal, and a signal source of the first and second reference signals and the first and second Connected to the reference input of
The switching circuit provides the first and second reference signals to the first and second reference inputs of the comparator to generate the first comparison result, and the first and second reference signals An analog-to-digital converter, characterized in that a reference signal is provided to the second and first reference inputs of the comparator for generating the second comparison result.
複数の行および複数の列に配置された複数のセンシング素子を含むアレイを備え、前記アレイは、前記列内の前記センシング素子に接続された列線を含み、
請求項1〜6のいずれか一項に記載されており、前記列線上の信号をそれぞれ処理するための複数のアナログディジタル変換器を備え、
前記アナログディジタル変換器は、それぞれ、前記列線に接続されている、ことを特徴とするイメージセンシング半導体デバイス。 An image sensing semiconductor device,
An array comprising a plurality of sensing elements arranged in a plurality of rows and a plurality of columns, the array comprising column lines connected to the sensing elements in the columns;
A plurality of analog-digital converters for processing signals on the column lines, respectively, according to any one of claims 1 to 6,
2. The image sensing semiconductor device according to claim 1, wherein each of the analog-digital converters is connected to the column line.
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