JP4421811B2 - Semiconductor integrated circuit device and manufacturing method thereof - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、基板の表面部に応力が加わった、いわゆる歪み基板を用いた半導体集積回路装置およびその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体基板の主表面に形成される半導体素子、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の特性は、種々の要因により決まるが、基板の表面層に引っ張り応力が加わっている場合には、チャネル領域の電子の移動度が大きくなり、ＭＩＳＦＥＴの電流駆動能力を向上させることができる。
【０００３】
このような基板は、歪み基板と呼ばれ、例えば、Strained Si MOSFETs for High Performance CMOS Technology (2001 Symposium on VLSI Technology Digestｐ５９〜ｐ６０に、かかる基板を用いたＭＯＳＦＥＴの記載がある。
【０００４】
【発明が解決しようとする課題】
本発明者は、半導体集積回路装置の研究・開発に従事しており、特にＭＩＳＦＥＴの特性の向上のため、歪み基板の採用について種々検討している。
【０００５】
この歪み基板は、例えば、Ｓｉ基板上に、ＳｉＧｅ膜をエピタキシャル成長させ、さらに、この上部にＳｉ膜をエピタキシャル成長させることにより形成することができる。後述するように、ＳｉとＧｅの格子間距離の影響により、最上層のＳｉ膜に引っ張り応力が加わる。
【０００６】
一方、基板には、複数の素子が形成され、これらの間を分離するため、絶縁膜よりなる素子分離が形成される。この素子分離は、例えば、基板の素子分離領域に溝を形成し、溝内に絶縁膜を埋め込むことにより形成する。
【０００７】
例えば、溝の内部を含む基板上に、ＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜等の絶縁膜を堆積し、溝外部の絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法等で除去することにより、溝内に絶縁膜を埋め込む。
【０００８】
しかしながら、溝内に直接ＣＶＤ絶縁膜を埋め込むと、溝（素子分離の壁）に沿ってリーク電流が流れ易くなる。これは、ＣＶＤ絶縁膜と半導体基板との間において界面準位密度が高くなることが原因である。
【０００９】
そこで、溝を形成した後に、溝の内壁を熱酸化した後に、ＣＶＤ絶縁膜を埋め込む方法が採用されている。
【００１０】
しかしながら、ＳｉＧｅ膜を有する歪み基板においては、溝の内壁を酸化した際に生じるＳｉＧｅ酸化膜が、Ｓｉ酸化膜と比較して界面準位密度が１桁大きいという性質を有する。
【００１１】
従って、歪み基板を用いた場合には、Ｓｉ基板を用いた場合より、リーク電流が大きくなり、また、素子分離特性が劣化するという問題が生じる。
【００１２】
そこで、例えば、特開平５−２７５５２６号公報（ＵＳＰ５２６６８１３）には、単結晶シリコン層６０を溝の内張りとして形成し、漏洩（リーク）を防止する技術が開示されている。
【００１３】
しかしながら、半導体集積回路装置の特性の向上や微細化の要求に伴い、装置の構成が異なる現状においては、前記公報に開示の技術では、リーク電流の防止が充分ではない。これについては、追って詳細に説明する。
【００１４】
本発明の目的は、歪み基板の素子分離特性を向上させる技術を提供することにある。特に、ウエルが高濃度化し、もしくは素子分離上に導電性膜が配置されるような場合においても、素子分離の壁を介するリーク電流を低減することにある。
【００１５】
また、本発明の他の目的は、歪み基板の素子分離特性を向上させることによって、これらの主表面に形成される半導体集積回路の特性を向上させ、また、装置の歩留まりを向上させるものである。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の半導体集積回路装置は、ＳｉＧｅ層と、前記ＳｉＧｅ層上にエピタキシャル成長された第１のＳｉ層とを有する半導体基板の素子分離であって、その底部がＳｉＧｅ層の途中に位置する素子分離とＳｉＧｅ層との間に第２のＳｉ層を有するものである。
【００１９】
本発明の半導体集積回路装置の製造方法は、ＳｉＧｅ層とその上にエピタキシャル成長された第１のＳｉ層とを有する半導体基板の素子分離領域に、第１のＳｉ層を貫通しＳｉＧｅ層まで到達する溝を形成した後、その上部に第２のＳｉ層を形成し、さらに、熱処理を施すことによりこの第２のＳｉ層のうち表面からの一定の厚さのＳｉ膜を第１の絶縁膜とし、この第１の絶縁膜上に溝を埋め込む程度の第２の絶縁膜を形成し、溝外部の第２の絶縁膜を除去することにより素子分離を形成するものである。
【００２０】
また、前記第２のＳｉ層を形成する前に、溝の底部および側壁を熱酸化し、ＳｉＧｅ酸化膜およびＳｉ酸化膜を形成し、ＳｉＧｅ酸化膜のみをエッチングで除去した後、露出したＳｉＧｅ層上のみに第２のＳｉ層を形成してもよい。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
以下、本実施の形態の半導体集積回路装置をその製造方法に従って説明する。
【００２３】
図１〜図１３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。また、図１４は、基板の要部平面図であり、各断面図は、平面図のＡ−Ａ断面部に対応する。また、ｎＭＩＳ−Ａは、ｎチャネル型ＭＩＳＦＥＴの形成領域であり、ｐＭＩＳ−Ａは、ｐチャネル型ＭＩＳＦＥＴの形成領域である。
【００２４】
まず、図１に示すように、単結晶シリコン（Ｓｉ）層１ａ、ＳｉＧｅ（シリコンゲルマニウム）層１ｂおよびこのＳｉＧｅ層上にエピタキシャル成長された単結晶Ｓｉ層１ｃよりなる半導体基板（以下、単に「基板」という）１を準備する。
【００２５】
この基板１を形成するには、まず、単結晶Ｓｉ基板１ａの表面に、ＳｉＧｅ層１ｂを、ＳｉとＧｅの組成比（Ｓｉ：Ｇｅ）が、例えば０．８：０．２となるよう、エピタキシャル成長により５μｍ程度形成する。次いで、このＳｉＧｅ層１ｂ上に、Ｓｉ層１ｃをエピタキシャル成長により０．０２μｍ程度形成する。
【００２６】
このような基板１のＳｉ層１ｃには、引っ張り応力が印加される。これは、ＳｉＧｅ層１ｂの格子間隔が、Ｓｉの単結晶のそれより広いため、ＳｉＧｅ層１ｂ上に成長するＳｉ層は、この格子間隔の影響を受けその格子間隔が広くなる。この格子間隔は、膜の成長が進むにつれ緩和されるが、基板の表面においてＳｉ層の格子間隔が通常のＳｉの結晶の格子間隔より広ければ、Ｓｉ層１ｃには、引っ張り応力が印加され、キャリアの移動度が上昇する。なお、Ｓｉ層１ｃの下層は、Ｓｉより格子間隔の広い結晶であり、その表面からＳｉがエピタキシャル成長し得る層であれば良い。また、この基板１は、「歪み基板」、Ｓｉ層１ｃは、「歪み層」と呼ばれる。
【００２７】
次いで、基板１に素子分離ＳＧＩを形成する。この素子分離ＳＧＩを形成するには、まず、図２に示すように、基板１の表面に、例えば、１０ｎｍ程度の酸化シリコン膜２１を形成し、さらに、この上部に、窒化シリコン膜２２を１５０ｎｍ程度堆積する。
【００２８】
次いで、図示しないフォトレジスト膜（以下、単に「レジスト膜」という）をマスクに、基板１の素子分離領域（ＩＳＯｐ−ｐ、ＩＳＯｐ−ｎ）の窒化シリコン膜２２および酸化シリコン膜２１を除去する。
【００２９】
次いで、レジスト膜を除去し、窒化シリコン膜２２等をマスクに、基板１をエッチングして溝２を形成する。素子分離特性を確保するために、溝２の深さは、この場合３００ｎｍ程度必要である。また、この溝２は、Ｓｉ層１ｃを貫通し、ＳｉＧｅ層１ｂまで到達する。また、溝２の底部は、ＳｉＧｅ層１ｂ中に位置する。
【００３０】
従って、溝２の側壁には、Ｓｉ層１ｃおよびＳｉＧｅ層１ｂが露出し、また、溝２の底部には、ＳｉＧｅ層１ｂが露出している。
【００３１】
次に、還元処理、例えば、水素雰囲気中での熱処理を行うことにより、溝２の表面の自然酸化膜を除去する。次いで、図３に示すように、溝２の側壁のＳｉ層１ｃおよびＳｉＧｅ層１ｂ上、また、溝２の底部のＳｉＧｅ層１ｂ上に単結晶Ｓｉをエピタキシャル成長させることにより、膜厚２０ｎｍ程度の単結晶Ｓｉ膜３を形成する。なお、溝２の側壁上部においては、単結晶Ｓｉの成長が基板に対して水平方向に成長するだけでなく、垂直方向にも成長する。従って、溝の側壁上部においては、基板１の表面より盛り上がるように単結晶Ｓｉが成長する。
【００３２】
次いで、溝２の内壁のＳｉ膜３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）６を形成するのであるが、その前に、図４に示すように、酸化シリコン膜２１を選択的にエッチングすることにより、溝の側壁部から後退させる。
【００３３】
次いで、図５に示すように、溝２の内壁のＳｉ膜３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）６を形成する。このＳｉ酸化膜６は、１）溝の底部のコーナー部（ａ１）に位置するＳｉ酸化膜６をラウンド化し、コーナー部への応力集中による結晶欠陥の発生を抑制する、２）溝の側壁上部のコーナー部（ａ２）に位置するＳｉ酸化膜６をラウンド化し、コーナー部への電界集中による半導体素子の特性の変動を抑制する、等のために形成される。また、３）溝内部に埋め込まれるＣＶＤ絶縁膜とＳｉ層（１ａ）等とが直接接触する場合には、界面準位密度が大きくなるため、接触しても界面準位密度を低く抑えられるＳｉ酸化膜（熱酸化膜）６を介在させる。
【００３４】
ここで、本実施の形態によれば、酸化シリコン膜２１を溝２の側壁部から後退させた後（図４）、酸化処理を行ったので、いわゆるバーズビークが大きくなり、コーナー部をより緩やかにすることができる。従って、電界集中をより緩和することができる。
【００３５】
また、この酸化処理の際、Ｓｉ膜３の表面から一定の厚さのＳｉ膜を酸化し、この酸化処理の後においてもＳｉ膜３を残存させる。例えば、Ｓｉを酸化した場合にはその体積が２倍のＳｉ酸化膜が形成されることから、Ｓｉ膜３の膜厚２０ｎｍ中の１０ｎｍを酸化すれば、２０ｎｍ程度のＳｉ酸化膜６となり、１０ｎｍ程度のＳｉ膜３が残存することとなる。
【００３６】
次いで、図６に示すように、溝２の内部（Ｓｉ酸化膜６上）を含む基板１上に、絶縁膜としてＣＶＤ（Chemical Vapor Deposition）法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、テトラエトキシシラン（Ｓｉ（ＯＣ2Ｈ5）4）とオゾン（Ｏ3）を原料としたＣＶＤ法で形成することができる。かかる膜をオゾンテオス（Ｏ3−ＴＥＯＳ）膜と呼ぶ。次いで、酸素雰囲気下で、Ｏ3−ＴＥＯＳ膜に熱処理を施し（デンシファイ、焼き締め）、膜中不純物を除去し、また、膜を緻密化する。なお、酸化シリコン膜７の形成方法は、前記方法に限られず、ＨＤＰ(High Density Plasma)ＣＶＤ法を用いて形成してもよい。この場合、前記デンシファイは不要となる。
【００３７】
次に、図７に示すように、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨し、その表面を平坦化する。
【００３８】
次いで、図８に示すように、窒化シリコン膜２２を除去する。その結果、溝２の内壁のＳｉ膜３と、Ｓｉ酸化膜６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、窒化シリコン膜２２の除去後においては、素子分離ＳＧＩ表面の酸化シリコン膜７は、基板１の表面より突出しているが、その後の、基板の洗浄や熱酸化膜の除去等の工程により素子分離ＳＧＩの表面は徐々に後退する。
【００３９】
ここで、素子分離ＳＧＩのうち、ｎチャネル型ＭＩＳＦＥＴの形成領域（ｎＭＩＳ−Ａ）内の素子分離の幅Ｈ１より、ｎチャネル型ＭＩＳＦＥＴの形成領域（ｎＭＩＳ−Ａ）とｐチャネル型ＭＩＳＦＥＴの形成領域（ｐＭＩＳ−Ａ）との境界部の素子分離の幅Ｈ２の方が、大きい。幅Ｈ１の素子分離は、後述するｐ型ウエル４ｐ内の分離となるため、ウエル内分離（ＩＳＯｐ−ｐ）と、また、幅Ｈ２の素子分離は、ｐ型ウエル４ｐとｎ型ウエル４ｎとの間の分離となるため、ウエル間分離（ＩＳＯｎ−ｐ）と呼ぶ。例えば、ウエル内分離の幅Ｈ１は、０．２μｍ程度、ウエル間分離の幅Ｈ２は、０．４μｍ程度である。
【００４０】
次いで、図９に示すように、基板１のｎチャネル型ＭＩＳＦＥＴ形成領域（ｎＭＩＳ−Ａ）に、ｐ型不純物として例えばホウ素を、２×１０13ｃｍ-2程度イオン打ち込みする。また、基板１のｐチャネル型ＭＩＳＦＥＴ形成領域（ｐＭＩＳ−Ａ）に、ｎ型不純物として、例えばリンを２×１０13ｃｍ-2程度イオン打ち込みした後、熱処理を施し、これらの不純物を拡散させることにより、ｎ型ウエル４ｎおよびｐ型ウエル４ｐを形成する。このｎ型ウエル４ｎおよびｐ型ウエル４ｐの深さは、４５０ｎｍ程度であり、ｎ型ウエル４ｎおよびｐ型ウエル４ｐの底部は、ＳｉＧｅ層１ｂ中に位置する。また、ｎ型ウエル４ｎおよびｐ型ウエル４ｐの底部は、素子分離ＳＧＩの底部より深い位置にある。この場合、ウエルの最大濃度は約２×１０18ｃｍ-3となる。
【００４１】
次に、例えばフッ酸系の洗浄液を用いて基板１（ｐ型ウエル４ｐおよびｎ型ウエル４ｎ）の表面をウェット洗浄した後、熱酸化によりｐ型ウエル４ｐおよびｎ型ウエル４ｎのそれぞれの表面に２ｎｍ程度のゲート酸化膜（ゲート絶縁膜）８を形成する。
【００４２】
次に、ゲート酸化膜８の上部に導電性膜として、膜厚１５０ｎｍ程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。次いで、図示しないレジスト膜をマスクに、多結晶シリコン膜９をエッチングすることにより、ゲート電極Ｇを形成する。
【００４３】
ここで、素子分離ＳＧＩ（ＩＳＯｐ−ｐ、ＩＳＯｐ−ｎ）上にも、ゲート電極Ｇが形成される。例えば、図示しない他の素子形成領域上のゲート電極が素子分離ＳＧＩ上まで延在している場合がある。また、ゲート電極Ｇと同層の多結晶シリコン膜（９）を、配線や抵抗として用い、これらが素子分離上に形成される場合がある。
【００４４】
次いで、図１０に示すように、ｐ型ウエル４ｐのゲート電極Ｇの両側にｎ型不純物として例えばヒ素（Ａｓ）を注入することによりｎ-型半導体領域１１を形成する。また、同様に、ｎ型ウエル４ｎのゲート電極Ｇの両側にｐ型不純物を注入し、ｐ-型半導体領域１２を形成する。
【００４５】
次に、図１１に示すように、基板１上にＣＶＤ法で７０ｎｍ程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁に膜厚５０ｎｍ程度のサイドウォールスペーサ１３を形成する。
【００４６】
次いで、ｐ型ウエル４ｐ上のゲート電極Ｇの両側にｎ型不純物として例えばヒ素を注入する。また、ｎ型ウエル４ｎ上のゲート電極Ｇの両側にｐ型不純物として例えばフッ化ホウ素を注入し、例えば、１０００℃、１秒の熱処理を施すことにより、前記不純物を活性化させ、ｎ+型半導体領域１４およびｐ+型半導体領域１５（ソース、ドレイン）を形成する。
【００４７】
このｎ+型半導体領域１４およびｐ+型半導体領域１５（ソース、ドレイン）は、ＳｉＧｅ層１ｂまで延びている。なお、これらの領域を浅くし、Ｓｉ層１ｃ中にその底部が存在しても良い。但し、Ｓｉ層１ｃの引っ張り応力を大きくするためには、できるだけＳｉ層１ｃの膜厚を薄くすることが望ましく、かかる場合には、ｎ+型半導体領域１４およびｐ+型半導体領域１５（ソース、ドレイン）は、ＳｉＧｅ層１ｂまで延びることとなる。
【００４８】
ここまでの工程で、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレイン（ｎ-型半導体領域、ｎ+型半導体領域、ｐ-型半導体領域およびｐ+型半導体領域）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。図１４に、本実施の形態の半導体集積回路装置の基板の要部断面図を示す。
【００４９】
ここで、本実施の形態においては、歪み基板１上にＭＩＳＦＥＴを形成したので、チャネル領域における電子の移動度を向上させることができる。その結果、ＭＩＳＦＥＴの電流駆動能力、特に、ｎチャネル型ＭＩＳＦＥＴの電流駆動能力を向上させることができる。
【００５０】
また、本実施の形態においては、素子分離ＳＧＩとＳｉＧｅ層１ｂとの間にＳｉ膜３を形成したので、素子分離ＳＧＩとＳｉ膜３との界面における電界準位密度を低減することができる。従って、これらの界面を介して流れるリーク電流を低減することができる。
【００５１】
即ち、図１５に示すように、溝２の側壁と底部を直接酸化して、Ｓｉ酸化膜６ａおよびＳｉＧｅ酸化膜６ｂを形成することも可能である。しかしながら、ＳｉＧｅ酸化膜６ｂは、Ｓｉ酸化膜と比較し、界面準位密度が約１桁多く、溝２の内壁を直接酸化するだけでは、リーク電流対策が不十分である。即ち、図１５に示すように、素子分離（ＳｉＧｅ酸化膜６ｂ）の周囲に電子がトラップされ易くなり、素子分離の壁に沿ってリーク電流が流れる。
【００５２】
これに対し、本実施の形態によれば、素子分離ＳＧＩとＳｉＧｅ層１ｂとの界面には、ＳｉＧｅ酸化膜６ｂが存在しないので、リーク電流を低減することができる。また、溝２の内壁にＳｉ膜３を形成しこの層を酸化することによりＳｉ酸化膜６を形成したので、ＣＶＤ絶縁膜（７）と基板とが接触せず、これらの間の界面準位密度を低減することができる。
【００５３】
また、溝２の内壁にＳｉ酸化膜６の形成後においてもＳｉ膜３を残存させたので、Ｓｉ酸化膜６とＳｉＧｅ層１ｂとが接触せず、これらの間の界面準位密度を低減することができる。
【００５４】
さらに、Ｓｉ膜３を残存させたので、Ｓｉ酸化膜６の形成後の熱処理、例えば、Ｏ3−ＴＥＯＳ膜（７）のデンシファイ処理やソース、ドレイン（１４、１５）を構成する不純物の活性化処理等により、Ｓｉ酸化膜６の酸化がさらに進行しても、残存するＳｉ膜３が随時酸化されるため、ＳｉＧｅ層１ｂの酸化を防止することができる。従って、ＳｉＧｅ酸化膜による界面準位密度の上昇を抑えることができる。
【００５５】
また、本実施の形態のように、ウエルの濃度が比較的高い場合（例えば、１×１０18ｃｍ-3以上の場合）や、素子分離上に導電性膜（ゲート電極）が形成されている場合には、図１６に示すように、素子分離ＳＧＩの外周部に電子がトラップされ易くなる。
【００５６】
これは、素子分離上に導電性膜（ゲート電極）と素子分離ＳＧＩによって寄生のＭＯＳトランジスタが構成され、導電性膜に電位が印加されると素子分離の外壁に電子が蓄積され、さらに、導電性膜に寄生ＭＯＳの閾値電位（Ｖｔ）以上の電位が印加されると、この寄生ＭＯＳトランジスタがオンする。また、ウエル濃度が高ければ、その表面に形成した熱酸化膜の界面準位密度が高くなることが一般的に知られている。
【００５７】
従って、本実施の形態は、この様な場合（ウエルの濃度が比較的高い場合や、素子分離上にゲート電極が形成されている場合）に用いてより効果的である。
【００５８】
一方、図１７に示すように、素子分離ＳＧＩ（６、７）の外周が、Ｓｉ膜３で覆われている場合であっても、素子分離ＳＧＩがＳｉＧｅ層１ｂより深く形成されている場合には、リーク電流の経路が制限される。
【００５９】
即ち、素子分離ＳＧＩとＳｉＧｅ層１ｂとの界面にトラップされた電子は、図１８の斜線部を介して流れることとなる。図１８は、図１７に示す半導体集積回路装置の基板の要部平面図であり、図１７は、図１８のＡ−Ａ断面部に対応する。
【００６０】
これに対し、本実施の形態のように、素子分離ＳＧＩの底部が、ＳｉＧｅ層１ｂ中に位置する場合（図１参照）には、図１９の斜線部に示すように、素子分離ＳＧＩの底部を介してのリーク電流も生じ得るため、リーク電流の対策がより重要となる。
【００６１】
また、素子分離ＳＧＩは、素子の微細化に伴い浅くなる傾向にある。これは、パターン面積が小さくなると、アスペクト比（溝深さ／パターン幅）が大きくなり、絶縁膜の埋め込み特性が劣化する等の理由によるものである。
【００６２】
従って、素子分離ＳＧＩの底部が、ＳｉＧｅ層１ｂ中に位置する場合には、本実施の形態を用いて好適である。
【００６３】
この後、図１２に示すように、基板１上に、金属膜として例えばＣｏ（コバルト）膜を堆積し、熱処理を施すことにより、かかる膜と、ゲート電極Ｇおよび基板１との接触部においてシリサイド化反応を起こさせ、自己整合的にＣｏＳｉ2（コバルトシリサイド膜）１７を形成する。次いで、未反応のＣｏ膜を除去し、さらに、熱処理を施す。
【００６４】
次いで、図１３に示すように、基板１上に、層間絶縁膜として例えば酸化シリコン膜１９をＣＶＤ法で堆積し、必要に応じてその上部を平坦化する。次いで、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のソース、ドレイン（１５、１４）およびゲート電極上の酸化シリコン膜１９をエッチングすることにより、コンタクトホールＣ１を形成する。なお、ゲート電極上のコンタクトホールの図示は省略する。
【００６５】
次いで、コンタクトホールＣ１内を含む酸化シリコン膜１９上に、導電性膜として例えばＷ（タングステン膜）を堆積し、コンタクトホールＣ１外部のＷ膜をＣＭＰ法等を用い研磨除去することによりプラグＰ１を形成する。
【００６６】
次いで、プラグＰ１上を含む酸化シリコン膜１９上に、導電性膜として例えばＷ膜を堆積し、所望の形状にパターニングすることにより第１層配線Ｍ１を形成する。
【００６７】
次いで、層間絶縁膜、プラグおよび配線の形成工程を繰り返すことによって、さらに、多層の配線を形成することができるが、その図示および詳細な形成工程の説明は、省略する。
【００６８】
この後、例えば、最上層配線上に、パッド部が開口した保護膜を形成し、ウエハ状態の基板１がダイシングされ、複数のチップが形成される。
【００６９】
さらに、パッド部と外部リードをバンプ電極やワイヤー等を用いて接続し、また、必要に応じ樹脂等を用いてチップの周辺を封止することにより半導体集積回路装置が完成する。
【００７０】
ここで、Ｓｉ膜３は、半導体集積回路装置の完成後においても残存していることが望ましい。
【００７１】
（実施の形態２）
実施の形態１においては、Ｓｉ膜３を単結晶Ｓｉ膜とし、エピタキシャル成長により形成したが、この膜を、多結晶シリコン膜としてもよい。
【００７２】
以下、本実施の形態の半導体集積回路装置をその製造方法に沿って説明する。図２０〜図２３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。なお、溝２の形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００７３】
即ち、溝２が形成された歪み基板１上に、図２０に示すように、ＣＶＤ法を用いて膜厚２０ｎｍ程度の多結晶シリコン膜２０３を堆積する。２１は、酸化シリコン膜、２２は、窒化シリコン膜である。
【００７４】
次いで、図２１に示すように、多結晶シリコン膜２０３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）２０６を形成する。この酸化処理の際、Ｓｉ膜２０３の表面から一定の厚さのＳｉ膜を酸化し、この酸化処理の後においてもＳｉ膜２０３を残存させる。例えば、Ｓｉ膜２０３の膜厚２０ｎｍ中の１０ｎｍを酸化し、２０ｎｍ程度のＳｉ酸化膜２０６とし、１０ｎｍ程度のＳｉ膜２０３を残存させる。また、この酸化処理により、溝の底部のコーナー部（ａ１）に位置するＳｉ酸化膜６がラウンド化する。その結果、コーナー部への応力集中による結晶欠陥の発生を抑制することができる。
【００７５】
次いで、図２２に示すように、溝２の内部を含む基板１上（Ｓｉ酸化膜２０６上）に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、実施の形態１で説明したＯ3−ＴＥＯＳ膜である。次いで、酸素雰囲気下でＯ3−ＴＥＯＳ膜に熱処理を施し、膜中の不純物を除去し、また、膜を緻密化する。
【００７６】
次に、図２３に示すように、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ法により研磨し、その表面を平坦化する。次いで、窒化シリコン膜２２を除去する。
【００７７】
その結果、溝２の内壁のＳｉ膜２０３と、Ｓｉ酸化膜２０６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、素子分離ＳＧＩの表面は徐々に後退する。また、ウエル内分離（ＩＳＯｐ−ｐ）の幅Ｈ１は、例えば０．２μｍ程度であり、ウエル間分離（ＩＳＯｎ−ｐ）の幅Ｈ２は幅Ｈ１より大きく、例えば０．４μｍ程度である。
【００７８】
この後、素子形成領域にＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）等を形成するのであるが、以降の形成工程は、実施の形態１において、図９〜図１４を参照しながら説明した実施の形態１の場合と同様であるためその詳細な説明を省略する。
【００７９】
本実施の形態においても、実施の形態１と同様の効果を奏する。なお、素子分離ＳＧＩと基板１との間の界面準位は、多結晶シリコン膜を介するより、実施の形態１の単結晶のＳｉ膜を介する方がその密度が小さいと考えられる。
【００８０】
（実施の形態３）
実施の形態１および２においては、Ｓｉ酸化膜（６、２０６）上に直接ＣＶＤ絶縁膜（７）を堆積したが、これらの膜の間に、窒化シリコン膜を形成してもよい。
【００８１】
以下、本実施の形態の半導体集積回路装置をその製造方法に沿って説明する。図２４〜図２８は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。なお、Ｓｉ酸化膜６の形成工程までは、図１〜図５を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。また、実施の形態１（図５）で詳細に説明したように、溝の底部のコーナー部（ａ１）や溝の側壁上部のコーナー部（ａ２）に位置するＳｉ酸化膜６はラウンド化しているが、図２４においてはかかる部分の図を簡略化して記載してある。
【００８２】
（１）即ち、Ｓｉ酸化膜６が形成された歪み基板１上に、図２４に示すように、ＣＶＤ法を用いて膜厚１０ｎｍ程度の窒化シリコン膜３０６を堆積する。なお、２１は、酸化シリコン膜、２２は、窒化シリコン膜である。
【００８３】
次いで、図２５に示すように、溝２の内部を含む基板１上（窒化シリコン膜３０６上）に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、実施の形態１で説明したＯ3−ＴＥＯＳ膜である。次いで、酸素雰囲気下でＯ3−ＴＥＯＳ膜に熱処理を施し、膜中の不純物を除去し、また、膜を緻密化する。
【００８４】
次に、図２６に示すように、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ法により研磨し、その表面を平坦化する。次いで、窒化シリコン膜２２を除去する。
【００８５】
その結果、溝２の内壁のＳｉ膜３と、Ｓｉ酸化膜６、窒化シリコン膜３０６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、素子分離ＳＧＩの表面は徐々に後退する。また、ウエル内分離（ＩＳＯｐ−ｐ）の幅Ｈ１は、例えば０．２μｍ程度であり、ウエル間分離（ＩＳＯｎ−ｐ）の幅Ｈ２は幅Ｈ１より大きく、例えば０．４μｍ程度である。
【００８６】
この後、素子形成領域にＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）等を形成するのであるが、以降の形成工程は、実施の形態１において、図９〜図１４を参照しながら説明した実施の形態１の場合と同様であるためその詳細な説明を省略する。
【００８７】
本実施の形態においても、実施の形態１と同様の効果を奏する。さらに、Ｓｉ酸化膜６上に窒化シリコン膜３０６を形成したので、Ｓｉ酸化膜６の形成後の熱処理、例えば、実施の形態１で詳細に説明したＯ3−ＴＥＯＳ膜（７）のデンシファイ処理やソース、ドレイン（１４、１５）を構成する不純物の活性化処理等による、Ｓｉ酸化膜６の酸化の進行を抑えることができる。従って、Ｓｉ膜３の酸化を抑えることができ、Ｓｉ膜３の残留を確実にすることができる。また、Ｓｉ酸化膜６の酸化が進行すると、体積膨張が起こり素子分離に応力が印加され、結晶欠陥が生じやすくなる。従って、窒化シリコン膜３０６を形成することで、応力の影響を小さくでき、結晶欠陥の発生を抑制することができる。
【００８８】
（２）また、Ｓｉ酸化膜６が形成された歪み基板１上に、ＣＶＤ法を用いて膜厚１０ｎｍ程度の窒化シリコン膜３０６を堆積した後、図２７に示すように、窒化シリコン膜を異方的にエッチングすることにより、溝２の側壁部のみに窒化シリコン膜３０６ａを残存させてもよい。なお、溝のコーナー部（ａ１、ａ２）に位置するＳｉ酸化膜６はラウンド化しているが、図２７においてはかかる部分の図を簡略化して記載してある。
【００８９】
この後、前記（１）の場合と同様に、溝２の内部を含む基板１上に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積し、酸化シリコン膜７を窒化シリコン膜２２が露出するまで研磨し、その表面を平坦化する（図２８）。次いで、窒化シリコン膜２２を除去する。
【００９０】
このように、窒化シリコン膜３０６ａを溝の側壁部にのみ残しても、Ｓｉ酸化膜６の酸化の進行を抑えることができる。即ち、溝の底部は、厚い酸化シリコン膜７で覆われるため、Ｓｉ酸化膜６の酸化の進行は遅いと考えられる。従って、酸化の影響が大きい、溝の側壁部のみに窒化シリコン膜３０６ａを残存させることにより、Ｓｉ膜３の酸化を抑えることができる。また、結晶欠陥を低減できる。
【００９１】
なお、本実施の形態においては、実施の形態１を参照しながらＳｉ酸化膜６上に窒化膜を形成する場合について説明したが、実施の形態２のＳｉ酸化膜２０６上にも同様の工程で窒化膜を形成することができる。
【００９２】
（実施の形態４）
以下、本実施の形態の半導体集積回路装置をその製造方法に沿って説明する。図２９〜図３３は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。なお、溝２の形成工程までは、図１および図２を参照しながら説明した実施の形態１の場合と同様であるためその説明を省略する。
【００９３】
まず、溝２が形成された歪み基板１の表面を酸化することにより、図２９に示すように、Ｓｉ酸化膜４０２ａとＳｉＧｅ酸化膜４０２ｂを形成する。これらの酸化膜の膜厚は、２０ｎｍ程度である。
【００９４】
次いで、図３０に示すように、例えば、Ｈ2Ｏ（水）を用いてＳｉＧｅ酸化膜４０２ｂのみを選択的に除去し、Ｓｉ酸化膜４０２ａは残存させる。即ち、ＳｉＧｅ酸化膜４０２ｂをＳｉ酸化膜に対して高選択比の条件でエッチングする。ＳｉＧｅ酸化膜は、水に溶解する性質を有するため、容易に除去可能である。
【００９５】
その結果、溝２の内壁のうち、ＳｉＧｅ層１ｂのみが露出し、Ｓｉ層１ｃ上は、Ｓｉ酸化膜４０２ａで覆われる。
【００９６】
次いで、還元処理、例えば、水素雰囲気中での熱処理を行うことにより、溝部から露出したＳｉＧｅ層１ｂ上の表面の自然酸化膜を除去する。次いで、図３１に示すように、露出したＳｉＧｅ層１ｂ上に単結晶Ｓｉをエピタキシャル成長させることにより、膜厚２０ｎｍ程度のＳｉ膜４０３を形成する。ここで、溝側壁のＳｉ層１ｃ上には、Ｓｉ酸化膜４０２ａが残存しているため、Ｓｉは成長しない。
【００９７】
次いで、図３２に示すように、溝２の内壁のＳｉ膜４０３の表面を酸化し、Ｓｉ酸化膜（熱酸化膜）４０６を形成する。
【００９８】
次いで、図３３に示すように、溝２の内部（Ｓｉ酸化膜４０２ａおよび４０６上）を含む基板１上に、絶縁膜としてＣＶＤ法により酸化シリコン膜７を堆積する。この酸化シリコン膜は、例えば、実施の形態１で説明したＯ3−ＴＥＯＳ膜である。次いで、酸素雰囲気下でＯ3−ＴＥＯＳ膜に熱処理を施し、膜中の不純物を除去し、また、膜を緻密化する。
【００９９】
次に、酸化シリコン膜７を窒化シリコン膜２２が露出するまで、例えばＣＭＰ法により研磨し、その表面を平坦化する。次いで、窒化シリコン膜２２を除去する。
【０１００】
その結果、溝２の内壁のＳｉ膜４０３と、Ｓｉ酸化膜４０２ａ、４０６および酸化シリコン膜７よりなる素子分離ＳＧＩとが完成する。この素子分離ＳＧＩで囲まれた領域が、素子形成領域となる（図１４参照）。なお、素子分離ＳＧＩの表面は徐々に後退する。また、ウエル内分離（ＩＳＯｐ−ｐ）の幅Ｈ１は、例えば０．２μｍ程度であり、ウエル間分離（ＩＳＯｎ−ｐ）の幅Ｈ２は幅Ｈ１より大きく、例えば０．４μｍ程度である。
【０１０１】
この後、素子形成領域にＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）等を形成するのであるが、以降の形成工程は、実施の形態１において、図９〜図１４を参照しながら説明した実施の形態１の場合と同様であるためその詳細な説明を省略する。
【０１０２】
本実施の形態においても、実施の形態１と同様の効果を奏する。さらに、本実施の形態においては、Ｓｉ酸化膜４０２ａをマスクとし、溝内部のＳｉＧｅ１ｂ上のみにＳｉをエピタキシャル成長させたので、Ｓｉ膜４０３中には、Ｓｉ層１ｃから成長した部分とＳｉＧｅ層１ｂから成長した部分との境界がなく（図３参照）、膜質を向上させることができる。
【０１０３】
即ち、Ｓｉ層中に前記境界が存在すると結晶格子の不連続面が形成され、結晶欠陥を発生させる恐れがある。
【０１０４】
しかしながら、本実施の形態によれば、Ｓｉ膜４０３中に不連続面が形成されるのを回避でき、残存するＳｉ膜４０３の結晶欠陥を低減することができる。
【０１０５】
なお、本実施の形態に実施の形態３を適用してもよい。即ち、本実施の形態のＳｉ酸化膜４０６上に窒化シリコン膜を形成してもよい。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
特に、前記実施の形態においては、ＭＩＳＦＥＴを形成する場合について説明したが、この他の半導体素子、例えば、バイポーラトランジスタ等、基板表面の電流経路（チャネル）および素子分離を有する半導体集積回路装置に広く適用可能である。
【０１０８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０９】
ＳｉＧｅ層と、その上部にエピタキシャル成長された第１のＳｉ層とを有する歪み基板の、素子分離領域に形成された溝とその内部の絶縁膜よりなる素子分離であって、第１のＳｉ層を貫通し、ＳｉＧｅ層の途中にその底部を有する素子分離と、ＳｉＧｅ層との間に第２のＳｉ層を形成したので、歪み基板の素子分離特性を向上させることができる。また、歪み基板の主表面に形成される半導体集積回路の特性を向上させることができる。また、装置の歩留まりを向上させることができる。
【０１１０】
特に、ウエルが高濃度化し、もしくは素子分離上に導電性膜が配置されるような場合においても、素子分離を介するリーク電流を低減でき、素子分離特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部平面図である。
【図１５】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。
【図１６】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。
【図１７】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部断面図である。
【図１８】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部平面図である。
【図１９】本発明の実施の形態１の効果を説明するための半導体集積回路装置を示す基板の要部平面図である。
【図２０】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態２の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態３の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態３の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態３の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態３の他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態３の他の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態４の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
１ 半導体基板（基板、歪み基板）
１ａ Ｓｉ層（単結晶シリコン層）
１ｂ ＳｉＧｅ層
１ｃ Ｓｉ層（単結晶シリコン層）
２ 溝
３ Ｓｉ膜
４ｎ ｎ型ウエル
４ｐ ｐ型ウエル
６ Ｓｉ酸化膜
６ａ Ｓｉ酸化膜
６ｂ ＳｉＧｅ酸化膜
７ 酸化シリコン膜
８ ゲート酸化膜
９ 多結晶シリコン膜
１１ ｎ-型半導体領域
１２ ｐ-型半導体領域
１３ サイドウォールスペーサ
１４ ｎ+型半導体領域
１５ ｐ+型半導体領域
１７ ＣｏＳｉ2膜
１９ 酸化シリコン膜
２１ 酸化シリコン膜
２２ 窒化シリコン膜
６０ 単結晶シリコン層
２０３ Ｓｉ膜（多結晶シリコン膜）
２０６ Ｓｉ酸化膜
３０６ 窒化シリコン膜
３０６ａ 窒化シリコン膜
４０２ａ Ｓｉ酸化膜
４０２ｂ ＳｉＧｅ酸化膜
４０３ Ｓｉ膜
４０６ Ｓｉ酸化膜
Ｃ１ コンタクトホール
Ｇ ゲート電極
Ｈ１ ウエル内分離の幅
Ｈ２ ウエル間分離の幅
ＩＳＯｐ−ｐ ウエル内分離
ＩＳＯｎ−ｐ ウエル間分離
Ｍ１ 第１層配線
Ｐ１ プラグ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
ＳＧＩ 素子分離
ｎＭＩＳ−Ａ ｎチャネル型ＭＩＳＦＥＴの形成領域
ｐＭＩＳ−Ａ ｐチャネル型ＭＩＳＦＥＴの形成領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit device and a method for manufacturing the same, and more particularly to a semiconductor integrated circuit device using a so-called strained substrate in which stress is applied to the surface portion of the substrate and a technique effective when applied to the method for manufacturing the same. is there.
[0002]
[Prior art]
The characteristics of a semiconductor element formed on the main surface of a semiconductor substrate, such as a MISFET (Metal Insulator Semiconductor Field Effect Transistor), are determined by various factors, but when tensile stress is applied to the surface layer of the substrate, a channel is formed. The mobility of electrons in the region is increased, and the current driving capability of the MISFET can be improved.
[0003]
Such a substrate is called a strained substrate. For example, a strained Si MOSFETs for High Performance CMOS Technology (2001 Symposium on VLSI Technology Digest p59-p60) describes a MOSFET using such a substrate.
[0004]
[Problems to be solved by the invention]
The present inventor is engaged in research and development of semiconductor integrated circuit devices, and in particular, various studies have been made on the use of strained substrates in order to improve the characteristics of MISFETs.
[0005]
The strained substrate can be formed, for example, by epitaxially growing a SiGe film on a Si substrate and further epitaxially growing a Si film on the SiGe film. As will be described later, tensile stress is applied to the uppermost Si film due to the influence of the interstitial distance between Si and Ge.
[0006]
On the other hand, a plurality of elements are formed on the substrate, and element isolation made of an insulating film is formed in order to separate them. This element isolation is formed, for example, by forming a groove in the element isolation region of the substrate and embedding an insulating film in the groove.
[0007]
For example, by depositing an insulating film such as a silicon oxide film by a CVD (Chemical Vapor Deposition) method on a substrate including the inside of the groove, and removing the insulating film outside the groove by a CMP (Chemical Mechanical Polishing) method or the like, An insulating film is embedded in the trench.
[0008]
However, if a CVD insulating film is directly embedded in the trench, a leakage current easily flows along the trench (element isolation wall). This is because the interface state density increases between the CVD insulating film and the semiconductor substrate.
[0009]
Therefore, a method of embedding the CVD insulating film after forming the groove and then thermally oxidizing the inner wall of the groove is employed.
[0010]
However, in the strained substrate having the SiGe film, the SiGe oxide film generated when the inner wall of the groove is oxidized has a property that the interface state density is one digit larger than that of the Si oxide film.
[0011]
Therefore, when the strained substrate is used, there are problems that the leakage current becomes larger and the element isolation characteristics deteriorate than when the Si substrate is used.
[0012]
In view of this, for example, Japanese Patent Laid-Open No. 5-275526 (US Pat. No. 5,266,683) discloses a technique for preventing leakage by forming the single crystal silicon layer 60 as a groove lining.
[0013]
However, in the present situation where the configuration of the device is different due to the demand for improvement in the characteristics and miniaturization of the semiconductor integrated circuit device, the technique disclosed in the above publication does not sufficiently prevent leakage current. This will be described in detail later.
[0014]
An object of the present invention is to provide a technique for improving element isolation characteristics of a strained substrate. In particular, the leakage current flowing through the isolation wall is reduced even when the concentration of the well is increased or a conductive film is disposed on the isolation.
[0015]
Another object of the present invention is to improve the characteristics of semiconductor integrated circuits formed on these main surfaces by improving the element isolation characteristics of the strained substrate, and to improve the yield of the device. .
[0016]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0017]
[Means for Solving the Problems]
Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
[0018]
The semiconductor integrated circuit device according to the present invention is an element isolation of a semiconductor substrate having a SiGe layer and a first Si layer epitaxially grown on the SiGe layer, the bottom of which is located in the middle of the SiGe layer A second Si layer between the SiGe layer and the SiGe layer.
[0019]
According to the method of manufacturing a semiconductor integrated circuit device of the present invention, the element isolation region of the semiconductor substrate having the SiGe layer and the first Si layer epitaxially grown thereon passes through the first Si layer and reaches the SiGe layer. After the groove is formed, a second Si layer is formed on the groove, and further, heat treatment is performed so that a Si film having a certain thickness from the surface of the second Si layer is used as the first insulating film. Then, a second insulating film is formed on the first insulating film so as to bury the groove, and element isolation is formed by removing the second insulating film outside the groove.
[0020]
Further, before forming the second Si layer, the bottom and side walls of the groove are thermally oxidized to form a SiGe oxide film and a Si oxide film, and after removing only the SiGe oxide film by etching, an exposed SiGe layer is formed. The second Si layer may be formed only on the top.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
[0022]
(Embodiment 1)
Hereinafter, the semiconductor integrated circuit device of the present embodiment will be described according to the manufacturing method thereof.
[0023]
1 to 13 are cross-sectional views of the main part of the substrate showing the method of manufacturing the semiconductor integrated circuit device of the present embodiment. Moreover, FIG. 14 is a principal part top view of a board | substrate, and each sectional drawing respond | corresponds to the AA sectional part of a top view. NMIS-A is an n-channel MISFET formation region, and pMIS-A is a p-channel MISFET formation region.
[0024]
First, as shown in FIG. 1, a semiconductor substrate (hereinafter simply referred to as “substrate”) comprising a single crystal silicon (Si) layer 1a, a SiGe (silicon germanium) layer 1b, and a single crystal Si layer 1c epitaxially grown on the SiGe layer. Prepare 1).
[0025]
In order to form the substrate 1, first, the SiGe layer 1b is formed on the surface of the single crystal Si substrate 1a so that the composition ratio of Si to Ge (Si: Ge) is, for example, 0.8: 0.2. About 5 μm is formed by epitaxial growth. Next, an Si layer 1c is formed on the SiGe layer 1b by epitaxial growth to a thickness of about 0.02 μm.
[0026]
A tensile stress is applied to the Si layer 1 c of the substrate 1. This is because the lattice spacing of the SiGe layer 1b is wider than that of the single crystal of Si, so that the Si layer grown on the SiGe layer 1b is affected by the lattice spacing and the lattice spacing becomes wide. This lattice spacing is relaxed as the growth of the film proceeds. However, if the lattice spacing of the Si layer is wider than the lattice spacing of the normal Si crystal on the surface of the substrate, tensile stress is applied to the Si layer 1c, Increased carrier mobility. Note that the lower layer of the Si layer 1c is a crystal having a lattice spacing wider than that of Si and may be a layer in which Si can be epitaxially grown from the surface. The substrate 1 is called a “strained substrate”, and the Si layer 1 c is called a “strained layer”.
[0027]
Next, an element isolation SGI is formed on the substrate 1. In order to form this element isolation SGI, first, as shown in FIG. 2, a silicon oxide film 21 of about 10 nm, for example, is formed on the surface of the substrate 1, and further, a silicon nitride film 22 is formed thereon with a thickness of 150 nm. Deposition to a degree.
[0028]
Next, the silicon nitride film 22 and the silicon oxide film 21 in the element isolation region (ISOp-p, ISOp-n) of the substrate 1 are removed using a photoresist film (not shown) (hereinafter simply referred to as “resist film”) as a mask.
[0029]
Next, the resist film is removed, and the substrate 1 is etched using the silicon nitride film 22 or the like as a mask to form the groove 2. In order to ensure the element isolation characteristics, the depth of the groove 2 needs to be about 300 nm in this case. The groove 2 penetrates through the Si layer 1c and reaches the SiGe layer 1b. The bottom of the groove 2 is located in the SiGe layer 1b.
[0030]
Therefore, the Si layer 1 c and the SiGe layer 1 b are exposed on the side wall of the groove 2, and the SiGe layer 1 b is exposed on the bottom of the groove 2.
[0031]
Next, the natural oxide film on the surface of the groove 2 is removed by performing reduction treatment, for example, heat treatment in a hydrogen atmosphere. Next, as shown in FIG. 3, single crystal Si is epitaxially grown on the Si layer 1c and the SiGe layer 1b on the sidewalls of the groove 2 and on the SiGe layer 1b on the bottom of the groove 2 to thereby form a single crystal having a thickness of about 20 nm. A crystalline Si film 3 is formed. Note that in the upper portion of the side wall of the groove 2, single crystal Si grows not only in the horizontal direction with respect to the substrate but also in the vertical direction. Accordingly, single crystal Si grows so as to rise from the surface of the substrate 1 at the upper part of the side wall of the groove.
[0032]
Next, the surface of the Si film 3 on the inner wall of the groove 2 is oxidized to form a Si oxide film (thermal oxide film) 6. Before that, as shown in FIG. Etching is performed to recede from the side wall of the groove.
[0033]
Next, as shown in FIG. 5, the surface of the Si film 3 on the inner wall of the groove 2 is oxidized to form a Si oxide film (thermal oxide film) 6. The Si oxide film 6 1) rounds the Si oxide film 6 located at the corner (a1) at the bottom of the groove to suppress the generation of crystal defects due to stress concentration at the corner 2) the upper part of the side wall of the groove The Si oxide film 6 located in the corner portion (a2) is rounded to suppress variation in characteristics of the semiconductor element due to electric field concentration at the corner portion. 3) When the CVD insulating film embedded in the trench is in direct contact with the Si layer (1a) or the like, the interface state density increases. An oxide film (thermal oxide film) 6 is interposed.
[0034]
Here, according to the present embodiment, since the oxidation process is performed after the silicon oxide film 21 is retracted from the side wall portion of the groove 2 (FIG. 4), so-called bird's beak becomes larger, and the corner portion is more gently formed. can do. Therefore, the electric field concentration can be further relaxed.
[0035]
Further, during this oxidation process, a Si film having a certain thickness is oxidized from the surface of the Si film 3, and the Si film 3 is left after this oxidation process. For example, when Si is oxidized, a Si oxide film whose volume is doubled is formed. Therefore, if 10 nm of the 20 nm film thickness of the Si film 3 is oxidized, the Si oxide film 6 becomes about 20 nm in thickness. A certain amount of Si film 3 remains.
[0036]
Next, as shown in FIG. 6, a silicon oxide film 7 is deposited as an insulating film on the substrate 1 including the inside of the trench 2 (on the Si oxide film 6) by a CVD (Chemical Vapor Deposition) method. This silicon oxide film is made of, for example, tetraethoxysilane (Si (OC 2 H Five ) Four ) And ozone (O Three ) As a raw material. Such a film is formed by ozone theos (O Three -TEOS) film. Then, under an oxygen atmosphere, O Three A heat treatment is applied to the TEOS film (densify, baking) to remove impurities in the film and to densify the film. The method for forming the silicon oxide film 7 is not limited to the above-described method, and the silicon oxide film 7 may be formed using an HDP (High Density Plasma) CVD method. In this case, the densification is unnecessary.
[0037]
Next, as shown in FIG. 7, the silicon oxide film 7 is polished by, for example, CMP (Chemical Mechanical Polishing) until the silicon nitride film 22 is exposed, and the surface thereof is planarized.
[0038]
Next, as shown in FIG. 8, the silicon nitride film 22 is removed. As a result, the Si film 3 on the inner wall of the trench 2 and the element isolation SGI made of the Si oxide film 6 and the silicon oxide film 7 are completed. A region surrounded by the element isolation SGI is an element formation region (see FIG. 14). After the removal of the silicon nitride film 22, the silicon oxide film 7 on the surface of the element isolation SGI protrudes from the surface of the substrate 1, but the element is removed by subsequent steps such as cleaning the substrate and removing the thermal oxide film. The surface of the separation SGI gradually recedes.
[0039]
Here, in the element isolation SGI, the n-channel MISFET formation region (nMIS-A) and the p-channel MISFET formation region are determined based on the element isolation width H1 in the n-channel MISFET formation region (nMIS-A). The element isolation width H2 at the boundary with (pMIS-A) is larger. Since element isolation with width H1 is isolation within a p-type well 4p, which will be described later, isolation within the well (ISOp-p) and element isolation with width H2 are performed between the p-type well 4p and the n-type well 4n. This is called isolation between wells (ISOn-p). For example, the well separation width H1 is about 0.2 μm, and the well separation width H2 is about 0.4 μm.
[0040]
Next, as shown in FIG. 9, for example, boron is used as a p-type impurity in the n-channel MISFET formation region (nMIS-A) of the substrate 1 at 2 × 10. 13 cm -2 Ion implantation to the extent. In addition, phosphorus, for example, 2 × 10 8 is used as an n-type impurity in the p-channel MISFET formation region (pMIS-A) of the substrate 1. 13 cm -2 After ion implantation to some extent, heat treatment is performed to diffuse these impurities, thereby forming n-type well 4n and p-type well 4p. The depths of the n-type well 4n and the p-type well 4p are about 450 nm, and the bottoms of the n-type well 4n and the p-type well 4p are located in the SiGe layer 1b. The bottoms of the n-type well 4n and the p-type well 4p are deeper than the bottom of the element isolation SGI. In this case, the maximum well concentration is about 2 × 10 18 cm -3 It becomes.
[0041]
Next, the surface of the substrate 1 (p-type well 4p and n-type well 4n) is wet-cleaned using, for example, a hydrofluoric acid-based cleaning solution, and then thermally oxidized to each surface of the p-type well 4p and the n-type well 4n. A gate oxide film (gate insulating film) 8 of about 2 nm is formed.
[0042]
Next, a low-resistance polycrystalline silicon film 9 having a thickness of about 150 nm is deposited on the gate oxide film 8 as a conductive film by a CVD method. Next, the gate electrode G is formed by etching the polycrystalline silicon film 9 using a resist film (not shown) as a mask.
[0043]
Here, the gate electrode G is also formed on the element isolation SGI (ISOp-p, ISOp-n). For example, a gate electrode on another element formation region (not shown) may extend to the element isolation SGI. In some cases, a polycrystalline silicon film (9) in the same layer as the gate electrode G is used as wiring or resistance, and these are formed on the element isolation.
[0044]
Next, as shown in FIG. 10, for example, arsenic (As) is implanted as an n-type impurity on both sides of the gate electrode G of the p-type well 4 p to make n - A type semiconductor region 11 is formed. Similarly, p-type impurities are implanted on both sides of the gate electrode G of the n-type well 4n, and p - A type semiconductor region 12 is formed.
[0045]
Next, as shown in FIG. 11, a silicon nitride film having a thickness of about 70 nm is deposited on the substrate 1 by a CVD method, and then anisotropically etched to form a side wall having a thickness of about 50 nm on the side wall of the gate electrode G. A spacer 13 is formed.
[0046]
Next, for example, arsenic is implanted as an n-type impurity on both sides of the gate electrode G on the p-type well 4p. Further, for example, boron fluoride is implanted as a p-type impurity on both sides of the gate electrode G on the n-type well 4n, and the impurity is activated by, for example, performing a heat treatment at 1000 ° C. for 1 second. + Type semiconductor region 14 and p + A type semiconductor region 15 (source, drain) is formed.
[0047]
This n + Type semiconductor region 14 and p + The type semiconductor region 15 (source, drain) extends to the SiGe layer 1b. Note that these regions may be shallow and the bottom portion may exist in the Si layer 1c. However, in order to increase the tensile stress of the Si layer 1c, it is desirable to reduce the thickness of the Si layer 1c as much as possible. + Type semiconductor region 14 and p + The type semiconductor region 15 (source, drain) extends to the SiGe layer 1b.
[0048]
In the process so far, the source and drain (n) of the LDD (Lightly Doped Drain) structure - Type semiconductor region, n + Type semiconductor region, p - Type semiconductor region and p + N-channel type MISFETQn and p-channel type MISFETQp having a type semiconductor region) are formed. FIG. 14 is a cross-sectional view of a principal part of the substrate of the semiconductor integrated circuit device according to the present embodiment.
[0049]
Here, in the present embodiment, since the MISFET is formed on the strained substrate 1, the mobility of electrons in the channel region can be improved. As a result, the current driving capability of the MISFET, particularly the current driving capability of the n-channel MISFET can be improved.
[0050]
In the present embodiment, since the Si film 3 is formed between the element isolation SGI and the SiGe layer 1b, the electric field level density at the interface between the element isolation SGI and the Si film 3 can be reduced. Accordingly, the leakage current flowing through these interfaces can be reduced.
[0051]
That is, as shown in FIG. 15, it is possible to form the Si oxide film 6a and the SiGe oxide film 6b by directly oxidizing the side wall and the bottom of the groove 2. However, the SiGe oxide film 6b has an interface state density that is about an order of magnitude higher than that of the Si oxide film, and the leakage current countermeasures are insufficient only by directly oxidizing the inner wall of the groove 2. That is, as shown in FIG. 15, electrons are easily trapped around the element isolation (SiGe oxide film 6b), and a leak current flows along the element isolation wall.
[0052]
On the other hand, according to the present embodiment, since the SiGe oxide film 6b does not exist at the interface between the element isolation SGI and the SiGe layer 1b, the leakage current can be reduced. Further, since the Si oxide film 6 is formed by forming the Si film 3 on the inner wall of the groove 2 and oxidizing this layer, the CVD insulating film (7) and the substrate do not come into contact with each other, and the interface state between them Density can be reduced.
[0053]
Further, since the Si film 3 remains on the inner wall of the groove 2 even after the Si oxide film 6 is formed, the Si oxide film 6 and the SiGe layer 1b do not contact each other, and the interface state density between them is reduced. be able to.
[0054]
Further, since the Si film 3 is left, heat treatment after the formation of the Si oxide film 6, for example, O Three -Even if the oxidation of the Si oxide film 6 further progresses by densifying treatment of the TEOS film (7), activation treatment of impurities constituting the source and drain (14, 15), etc., the remaining Si film 3 is oxidized at any time. Therefore, oxidation of the SiGe layer 1b can be prevented. Therefore, an increase in interface state density due to the SiGe oxide film can be suppressed.
[0055]
Further, as in the present embodiment, when the well concentration is relatively high (for example, 1 × 10 6 18 cm -3 In the above case) or when a conductive film (gate electrode) is formed on the element isolation, as shown in FIG. 16, electrons are easily trapped on the outer periphery of the element isolation SGI.
[0056]
This is because a parasitic MOS transistor is formed by the conductive film (gate electrode) and the element isolation SGI on the element isolation, and when a potential is applied to the conductive film, electrons are accumulated on the outer wall of the element isolation. When a potential equal to or higher than the threshold potential (Vt) of the parasitic MOS is applied to the conductive film, the parasitic MOS transistor is turned on. Further, it is generally known that the higher the well concentration, the higher the interface state density of the thermal oxide film formed on the surface thereof.
[0057]
Therefore, this embodiment is more effective when used in such a case (when the concentration of the well is relatively high or when the gate electrode is formed on the element isolation).
[0058]
On the other hand, as shown in FIG. 17, even when the outer periphery of the element isolation SGI (6, 7) is covered with the Si film 3, the element isolation SGI is formed deeper than the SiGe layer 1b. This limits the path of leakage current.
[0059]
That is, the electrons trapped at the interface between the element isolation SGI and the SiGe layer 1b flow through the hatched portion in FIG. 18 is a plan view of the principal part of the substrate of the semiconductor integrated circuit device shown in FIG. 17, and FIG. 17 corresponds to the AA cross section of FIG.
[0060]
On the other hand, when the bottom of the element isolation SGI is located in the SiGe layer 1b as in the present embodiment (see FIG. 1), the bottom of the element isolation SGI is indicated by the hatched portion in FIG. Since a leakage current can also occur through this, measures against leakage current are more important.
[0061]
Further, the element isolation SGI tends to become shallower as the element is miniaturized. This is because when the pattern area is reduced, the aspect ratio (groove depth / pattern width) is increased, and the embedding characteristic of the insulating film is deteriorated.
[0062]
Therefore, this embodiment is suitable when the bottom of the element isolation SGI is located in the SiGe layer 1b.
[0063]
Thereafter, as shown in FIG. 12, for example, a Co (cobalt) film is deposited as a metal film on the substrate 1 and subjected to heat treatment, whereby silicide is formed at the contact portion between the film, the gate electrode G, and the substrate 1. Of the CoSi in a self-aligned manner 2 (Cobalt silicide film) 17 is formed. Next, the unreacted Co film is removed, and further heat treatment is performed.
[0064]
Next, as shown in FIG. 13, for example, a silicon oxide film 19 is deposited as an interlayer insulating film on the substrate 1 by the CVD method, and the upper portion thereof is planarized as necessary. Next, the contact hole C1 is formed by etching the silicon oxide film 19 on the source, drain (15, 14) and gate electrode of the MISFET (Qn, Qp). The illustration of the contact hole on the gate electrode is omitted.
[0065]
Next, for example, W (tungsten film) is deposited as a conductive film on the silicon oxide film 19 including the inside of the contact hole C1, and the plug P1 is removed by polishing and removing the W film outside the contact hole C1 using a CMP method or the like. Form.
[0066]
Next, for example, a W film is deposited as a conductive film on the silicon oxide film 19 including the plug P1, and the first layer wiring M1 is formed by patterning into a desired shape.
[0067]
Next, by repeating the formation process of the interlayer insulating film, the plug, and the wiring, further multilayer wiring can be formed, but illustration and detailed description of the forming process are omitted.
[0068]
Thereafter, for example, a protective film having an open pad portion is formed on the uppermost layer wiring, and the substrate 1 in a wafer state is diced to form a plurality of chips.
[0069]
Further, the pad portion and the external lead are connected using a bump electrode, a wire, or the like, and if necessary, the periphery of the chip is sealed using a resin or the like to complete the semiconductor integrated circuit device.
[0070]
Here, it is desirable that the Si film 3 remain even after the completion of the semiconductor integrated circuit device.
[0071]
(Embodiment 2)
In the first embodiment, the Si film 3 is a single crystal Si film and is formed by epitaxial growth. However, this film may be a polycrystalline silicon film.
[0072]
Hereinafter, the semiconductor integrated circuit device of the present embodiment will be described in accordance with its manufacturing method. 20 to 23 are cross-sectional views of main parts of the substrate showing the method of manufacturing the semiconductor integrated circuit device of the present embodiment. Since the process up to the formation of the groove 2 is the same as that of the first embodiment described with reference to FIGS. 1 and 2, the description thereof is omitted.
[0073]
That is, as shown in FIG. 20, a polycrystalline silicon film 203 having a thickness of about 20 nm is deposited on the strained substrate 1 in which the groove 2 is formed, using the CVD method. 21 is a silicon oxide film and 22 is a silicon nitride film.
[0074]
Next, as shown in FIG. 21, the surface of the polycrystalline silicon film 203 is oxidized to form a Si oxide film (thermal oxide film) 206. During this oxidation process, a Si film having a certain thickness is oxidized from the surface of the Si film 203, and the Si film 203 remains even after this oxidation process. For example, 10 nm of the 20 nm film thickness of the Si film 203 is oxidized to form a Si oxide film 206 of about 20 nm, and the Si film 203 of about 10 nm is left. Further, by this oxidation treatment, the Si oxide film 6 located at the corner (a1) at the bottom of the groove is rounded. As a result, it is possible to suppress the generation of crystal defects due to stress concentration at the corner.
[0075]
Next, as shown in FIG. 22, a silicon oxide film 7 is deposited as an insulating film on the substrate 1 (on the Si oxide film 206) including the inside of the trench 2 by a CVD method. This silicon oxide film is formed of, for example, the O described in the first embodiment. Three -TEOS film. Then O under an oxygen atmosphere Three A heat treatment is applied to the TEOS film to remove impurities in the film and to densify the film.
[0076]
Next, as shown in FIG. 23, the silicon oxide film 7 is polished by, for example, a CMP method until the silicon nitride film 22 is exposed, and the surface thereof is planarized. Next, the silicon nitride film 22 is removed.
[0077]
As a result, the Si film 203 on the inner wall of the trench 2 and the element isolation SGI made of the Si oxide film 206 and the silicon oxide film 7 are completed. A region surrounded by the element isolation SGI is an element formation region (see FIG. 14). Note that the surface of the element isolation SGI gradually recedes. Further, the width H1 of the well isolation (ISOp-p) is, for example, about 0.2 μm, and the width H2 of the well separation (ISOn-p) is larger than the width H1, for example, about 0.4 μm.
[0078]
Thereafter, MISFETs (Qn, Qp) and the like are formed in the element formation region. The subsequent formation steps are the same as those in the first embodiment described with reference to FIGS. 9 to 14 in the first embodiment. Detailed description thereof will be omitted.
[0079]
Also in this embodiment, the same effects as those of the first embodiment are obtained. Note that the interface state between the element isolation SGI and the substrate 1 is considered to have a lower density through the single-crystal Si film of the first embodiment than through the polycrystalline silicon film.
[0080]
(Embodiment 3)
In the first and second embodiments, the CVD insulating film (7) is deposited directly on the Si oxide film (6, 206), but a silicon nitride film may be formed between these films.
[0081]
Hereinafter, the semiconductor integrated circuit device of the present embodiment will be described in accordance with its manufacturing method. 24 to 28 are cross-sectional views of the principal part of the substrate showing the method of manufacturing the semiconductor integrated circuit device of the present embodiment. Since the process up to the formation of the Si oxide film 6 is the same as that in the first embodiment described with reference to FIGS. Further, as described in detail in the first embodiment (FIG. 5), the Si oxide film 6 located at the corner (a1) at the bottom of the groove and the corner (a2) at the upper side of the side wall of the groove is rounded. However, in FIG. 24, such a diagram is simplified.
[0082]
(1) That is, as shown in FIG. 24, a silicon nitride film 306 having a film thickness of about 10 nm is deposited on the strained substrate 1 on which the Si oxide film 6 is formed by using the CVD method. Reference numeral 21 denotes a silicon oxide film, and 22 denotes a silicon nitride film.
[0083]
Next, as shown in FIG. 25, a silicon oxide film 7 is deposited as an insulating film on the substrate 1 (on the silicon nitride film 306) including the inside of the trench 2 by a CVD method. This silicon oxide film is formed of, for example, the O described in the first embodiment. Three -TEOS film. Then O under an oxygen atmosphere Three A heat treatment is applied to the TEOS film to remove impurities in the film and to densify the film.
[0084]
Next, as shown in FIG. 26, the silicon oxide film 7 is polished by, for example, a CMP method until the silicon nitride film 22 is exposed, and the surface thereof is planarized. Next, the silicon nitride film 22 is removed.
[0085]
As a result, the Si film 3 on the inner wall of the trench 2 and the element isolation SGI made of the Si oxide film 6, the silicon nitride film 306, and the silicon oxide film 7 are completed. A region surrounded by the element isolation SGI is an element formation region (see FIG. 14). Note that the surface of the element isolation SGI gradually recedes. Further, the width H1 of the well isolation (ISOp-p) is, for example, about 0.2 μm, and the width H2 of the well separation (ISOn-p) is larger than the width H1, for example, about 0.4 μm.
[0086]
Thereafter, MISFETs (Qn, Qp) and the like are formed in the element formation region. The subsequent formation steps are the same as those in the first embodiment described with reference to FIGS. 9 to 14 in the first embodiment. Detailed description thereof will be omitted.
[0087]
Also in this embodiment, the same effects as those of the first embodiment are obtained. Further, since the silicon nitride film 306 is formed on the Si oxide film 6, the heat treatment after the formation of the Si oxide film 6, for example, the O described in detail in the first embodiment. Three The progress of oxidation of the Si oxide film 6 due to the densification process of the TEOS film (7) and the activation process of impurities constituting the source and drain (14, 15) can be suppressed. Therefore, the oxidation of the Si film 3 can be suppressed, and the remaining of the Si film 3 can be ensured. Further, when the oxidation of the Si oxide film 6 proceeds, volume expansion occurs, stress is applied to element isolation, and crystal defects are likely to occur. Therefore, by forming the silicon nitride film 306, the influence of stress can be reduced and generation of crystal defects can be suppressed.
[0088]
(2) Further, after depositing a silicon nitride film 306 having a thickness of about 10 nm on the strained substrate 1 on which the Si oxide film 6 is formed by using the CVD method, as shown in FIG. The silicon nitride film 306a may be left only on the side wall of the groove 2 by etching in the isotropic direction. The Si oxide film 6 positioned at the corners (a1, a2) of the groove is rounded, but in FIG. 27, such a portion is illustrated in a simplified manner.
[0089]
Thereafter, as in the case of (1), a silicon oxide film 7 is deposited by CVD as an insulating film on the substrate 1 including the inside of the trench 2, and the silicon nitride film 22 is exposed from the silicon oxide film 7. Until the surface is flattened (FIG. 28). Next, the silicon nitride film 22 is removed.
[0090]
Thus, even if the silicon nitride film 306a is left only on the sidewall of the trench, the progress of oxidation of the Si oxide film 6 can be suppressed. That is, since the bottom of the trench is covered with the thick silicon oxide film 7, the progress of the oxidation of the Si oxide film 6 is considered to be slow. Therefore, the oxidation of the Si film 3 can be suppressed by leaving the silicon nitride film 306a only on the side wall of the groove, which is greatly affected by oxidation. In addition, crystal defects can be reduced.
[0091]
In the present embodiment, the case where a nitride film is formed on the Si oxide film 6 has been described with reference to the first embodiment, but the same process is performed on the Si oxide film 206 of the second embodiment. A nitride film can be formed.
[0092]
(Embodiment 4)
Hereinafter, the semiconductor integrated circuit device of the present embodiment will be described in accordance with its manufacturing method. 29 to 33 are cross-sectional views of main parts of the substrate showing the method of manufacturing the semiconductor integrated circuit device of the present embodiment. Since the process up to the formation of the groove 2 is the same as that of the first embodiment described with reference to FIGS. 1 and 2, the description thereof is omitted.
[0093]
First, by oxidizing the surface of the strained substrate 1 in which the groove 2 is formed, a Si oxide film 402a and a SiGe oxide film 402b are formed as shown in FIG. The thickness of these oxide films is about 20 nm.
[0094]
Then, for example, as shown in FIG. 2 Only the SiGe oxide film 402b is selectively removed using O (water), and the Si oxide film 402a remains. That is, the SiGe oxide film 402b is etched under a high selection ratio with respect to the Si oxide film. Since the SiGe oxide film has the property of being dissolved in water, it can be easily removed.
[0095]
As a result, only the SiGe layer 1b of the inner wall of the trench 2 is exposed, and the Si layer 1c is covered with the Si oxide film 402a.
[0096]
Next, reduction treatment, for example, heat treatment in a hydrogen atmosphere, is performed to remove the natural oxide film on the surface of the SiGe layer 1b exposed from the groove. Next, as shown in FIG. 31, single crystal Si is epitaxially grown on the exposed SiGe layer 1b to form a Si film 403 having a thickness of about 20 nm. Here, since the Si oxide film 402a remains on the Si layer 1c on the trench side wall, Si does not grow.
[0097]
Next, as shown in FIG. 32, the surface of the Si film 403 on the inner wall of the groove 2 is oxidized to form a Si oxide film (thermal oxide film) 406.
[0098]
Next, as shown in FIG. 33, a silicon oxide film 7 is deposited as an insulating film on the substrate 1 including the inside of the trench 2 (on the Si oxide films 402a and 406) by a CVD method. This silicon oxide film is formed of, for example, the O described in the first embodiment. Three -TEOS film. Then O under an oxygen atmosphere Three A heat treatment is applied to the TEOS film to remove impurities in the film and to densify the film.
[0099]
Next, the silicon oxide film 7 is polished by, for example, a CMP method until the silicon nitride film 22 is exposed, and the surface thereof is planarized. Next, the silicon nitride film 22 is removed.
[0100]
As a result, the Si film 403 on the inner wall of the trench 2 and the element isolation SGI made of the Si oxide films 402a and 406 and the silicon oxide film 7 are completed. A region surrounded by the element isolation SGI is an element formation region (see FIG. 14). Note that the surface of the element isolation SGI gradually recedes. Further, the width H1 of the well isolation (ISOp-p) is, for example, about 0.2 μm, and the width H2 of the well separation (ISOn-p) is larger than the width H1, for example, about 0.4 μm.
[0101]
Thereafter, MISFETs (Qn, Qp) and the like are formed in the element formation region. The subsequent formation steps are the same as those in the first embodiment described with reference to FIGS. 9 to 14 in the first embodiment. Detailed description thereof will be omitted.
[0102]
Also in this embodiment, the same effects as those of the first embodiment are obtained. Furthermore, in the present embodiment, Si is epitaxially grown only on SiGe 1b inside the trench using Si oxide film 402a as a mask. Therefore, in Si film 403, the portion grown from Si layer 1c and the SiGe layer 1b There is no boundary with the grown portion (see FIG. 3), and the film quality can be improved.
[0103]
That is, if the boundary exists in the Si layer, a discontinuous surface of the crystal lattice is formed, which may cause crystal defects.
[0104]
However, according to the present embodiment, it is possible to avoid the formation of discontinuous surfaces in the Si film 403, and to reduce crystal defects in the remaining Si film 403.
[0105]
The third embodiment may be applied to this embodiment. That is, a silicon nitride film may be formed on the Si oxide film 406 of this embodiment.
[0106]
As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0107]
In particular, the case where the MISFET is formed has been described in the above embodiment. However, the present invention is widely applied to semiconductor integrated circuit devices having other semiconductor elements, for example, bipolar transistors, etc., having a current path (channel) on the substrate surface and element isolation. Applicable.
[0108]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0109]
An element isolation of a strained substrate having a SiGe layer and a first Si layer epitaxially grown thereon, comprising a groove formed in an element isolation region and an insulating film therein, wherein the first Si layer is The element isolation characteristic of the strained substrate can be improved because the second Si layer is formed between the element isolation that penetrates and has the bottom in the middle of the SiGe layer and the SiGe layer. In addition, the characteristics of the semiconductor integrated circuit formed on the main surface of the strained substrate can be improved. In addition, the yield of the device can be improved.
[0110]
In particular, even when the concentration of the well is increased or a conductive film is disposed on the element isolation, the leakage current through the element isolation can be reduced and the element isolation characteristics can be improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a principal part of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention.
2 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
3 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
4 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
FIG. 5 is a cross sectional view for a main portion of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
6 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
7 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
8 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
FIG. 9 is a fragmentary cross-sectional view of the substrate showing the method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
10 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
FIG. 11 is a cross sectional view of the essential part of the substrate, for showing a method of manufacturing the semiconductor integrated circuit device according to the first embodiment of the present invention.
12 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
13 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention; FIG.
FIG. 14 is a substantial part plan view of the substrate, illustrating the method for manufacturing the semiconductor integrated circuit device of the first embodiment of the present invention.
15 is a cross-sectional view of a principal part of the substrate showing the semiconductor integrated circuit device for explaining the effect of the first embodiment of the present invention; FIG.
FIG. 16 is a cross-sectional view of a principal part of the substrate showing the semiconductor integrated circuit device for explaining the effect of the first embodiment of the present invention;
FIG. 17 is a fragmentary cross-sectional view of a substrate showing a semiconductor integrated circuit device for illustrating the effect of the first embodiment of the present invention;
FIG. 18 is a plan view of the essential part of the substrate showing the semiconductor integrated circuit device for explaining the effect of the first embodiment of the present invention;
FIG. 19 is a plan view of the essential part of the substrate showing the semiconductor integrated circuit device for explaining the effect of the first embodiment of the present invention;
20 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention; FIG.
FIG. 21 is a fragmentary cross-sectional view of the substrate showing the method of manufacturing the semiconductor integrated circuit device according to the second embodiment of the present invention.
22 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention; FIG.
FIG. 23 is a cross sectional view of the essential part of the substrate, for showing a method of manufacturing a semiconductor integrated circuit device according to the second embodiment of the present invention.
FIG. 24 is a cross sectional view for a main portion of the substrate, illustrating a method for manufacturing the semiconductor integrated circuit device according to the third embodiment of the present invention.
FIG. 25 is a cross sectional view for a main portion of the substrate, illustrating a method for manufacturing the semiconductor integrated circuit device of Embodiment 3 of the present invention.
FIG. 26 is a fragmentary cross-sectional view of a substrate, illustrating a method for manufacturing a semiconductor integrated circuit device according to a third embodiment of the present invention.
FIG. 27 is a cross sectional view for a main portion of the substrate, illustrating a method for manufacturing another semiconductor integrated circuit device of Embodiment 3 of the present invention;
FIG. 28 is a cross sectional view for a main portion of the substrate, illustrating a method for manufacturing another semiconductor integrated circuit device of the third embodiment of the present invention.
FIG. 29 is a cross sectional view for a main portion of the substrate, illustrating a method for manufacturing the semiconductor integrated circuit device of the fourth embodiment of the present invention.
30 is a fragmentary cross-sectional view of a substrate showing a method of manufacturing a semiconductor integrated circuit device according to a fourth embodiment of the present invention; FIG.
FIG. 31 is a fragmentary cross-sectional view of a substrate showing a method of manufacturing a semiconductor integrated circuit device according to a fourth embodiment of the present invention.
FIG. 32 is a cross sectional view of the essential part of the substrate, for showing a method of manufacturing a semiconductor integrated circuit device according to the fourth embodiment of the present invention.
FIG. 33 is a cross sectional view for a main portion of the substrate, illustrating a method for manufacturing the semiconductor integrated circuit device of the fourth embodiment of the present invention.
[Explanation of symbols]
1 Semiconductor substrate (substrate, strained substrate)
1a Si layer (single crystal silicon layer)
1b SiGe layer
1c Si layer (single crystal silicon layer)
2 grooves
3 Si film
4n n-type well
4p p-type well
6 Si oxide film
6a Si oxide film
6b SiGe oxide film
7 Silicon oxide film
8 Gate oxide film
9 Polycrystalline silicon film
11 n - Type semiconductor region
12 p - Type semiconductor region
13 Sidewall spacer
14 n + Type semiconductor region
15 p + Type semiconductor region
17 CoSi 2 film
19 Silicon oxide film
21 Silicon oxide film
22 Silicon nitride film
60 Monocrystalline silicon layer
203 Si film (polycrystalline silicon film)
206 Si oxide film
306 Silicon nitride film
306a Silicon nitride film
402a Si oxide film
402b SiGe oxide film
403 Si film
406 Si oxide film
C1 contact hole
G Gate electrode
H1 Well separation width
H2 Well separation width
ISOp-p Well separation
ISOn-p well separation
M1 first layer wiring
P1 plug
Qn n-channel MISFET
Qp p-channel MISFET
SGI element isolation
nMIS-A n channel MISFET formation region
pMIS-A p channel type MISFET formation region

Claims (2)

（ａ）ＳｉＧｅ層と、前記ＳｉＧｅ層上にエピタキシャル成長された第１のＳｉ層とを有し、素子分離領域で区画された素子形成領域を有する半導体基板と、
（ｂ）前記素子分離領域に形成された溝とその内部を埋め込む第２の絶縁膜よりなる素子分離であって、前記溝は、前記第１のＳｉ層を貫通し、前記ＳｉＧｅ層の途中にその底部を有する素子分離と、
（ｃ）前記素子分離と前記第１のＳｉ層との間に形成されたＳｉ酸化膜と、
（ｄ）前記素子分離と前記ＳｉＧｅ層との間に形成された第２のＳｉ層と、
（ｅ）前記第２のＳｉ層の表面を酸化した第１の絶縁膜と、
（ｆ）前記素子形成領域の半導体基板の主表面に形成された半導体素子と、
を有し、
前記第２のＳｉ層は、前記素子分離と前記ＳｉＧｅ層との間に形成され、前記素子分離と前記第１のＳｉ層との間には形成されていないことを特徴とする半導体集積回路装置。(A) a semiconductor substrate having a SiGe layer and a first Si layer epitaxially grown on the SiGe layer and having an element formation region partitioned by an element isolation region;
(B) element isolation comprising a groove formed in the element isolation region and a second insulating film filling the inside thereof, the groove penetrating the first Si layer and in the middle of the SiGe layer Element isolation with its bottom,
(C) a Si oxide film formed between the element isolation and the first Si layer;
( D ) a second Si layer formed between the element isolation and the SiGe layer;
( E ) a first insulating film obtained by oxidizing the surface of the second Si layer;
( F ) a semiconductor element formed on the main surface of the semiconductor substrate in the element formation region;
Have
The semiconductor integrated circuit device, wherein the second Si layer is formed between the element isolation and the SiGe layer, and is not formed between the element isolation and the first Si layer. . （ａ）ＳｉＧｅ層と、前記ＳｉＧｅ層上にエピタキシャル成長された第１のＳｉ層とを有する半導体基板を準備する工程と、
（ｂ）前記半導体基板をエッチングすることにより前記半導体基板の素子分離領域に、前記第１のＳｉ層を貫通しＳｉＧｅ層まで到達する溝を形成する工程と、
（ｃ）前記溝の底部および側壁を含む前記半導体基板の表面を熱酸化することにより、前記溝の底部および側壁から露出したＳｉＧｅ層の表面に、ＳｉＧｅ酸化膜を形成し、前記溝の側壁から露出したＳｉ層の表面に、Ｓｉ酸化膜を形成する工程と、
（ｄ）前記ＳｉＧｅ酸化膜を前記Ｓｉ酸化膜より高選択比の条件でエッチングすることにより、前記溝の底部および側壁にＳｉＧｅ層を露出させる工程と、
（ｅ）前記（ｄ）工程で露出したＳｉＧｅ層の表面に、単結晶である第２のＳｉ層をエピタキシャル成長により形成する工程と、
（ｆ）前記第２のＳｉ層に熱処理を施すことにより前記第２のＳｉ層のうち表面からの一定の厚さのＳｉ膜を第１の絶縁膜とする工程と、
（ｇ）前記第１の絶縁膜上に、前記溝を埋め込む程度の第２の絶縁膜を形成し、溝外部の前記第２の絶縁膜を除去することにより前記素子分離領域に形成された素子分離および前記素子分離で区画された素子形成領域を形成する工程と、
（ｈ）前記素子形成領域に、半導体素子を形成する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。(A) preparing a semiconductor substrate having a SiGe layer and a first Si layer epitaxially grown on the SiGe layer;
(B) forming a groove penetrating the first Si layer and reaching the SiGe layer in the element isolation region of the semiconductor substrate by etching the semiconductor substrate;
(C) By thermally oxidizing the surface of the semiconductor substrate including the bottom and side walls of the groove, a SiGe oxide film is formed on the surface of the SiGe layer exposed from the bottom and side walls of the groove. Forming a Si oxide film on the surface of the exposed Si layer;
(D) exposing the SiGe layer on the bottom and side walls of the groove by etching the SiGe oxide film under a condition with a higher selectivity than the Si oxide film;
(E) forming a second Si layer that is a single crystal on the surface of the SiGe layer exposed in the step (d) by epitaxial growth;
(F) applying a heat treatment to the second Si layer to turn the Si film having a certain thickness from the surface of the second Si layer into a first insulating film;
(G) An element formed in the element isolation region by forming a second insulating film on the first insulating film so as to fill the groove and removing the second insulating film outside the groove. Forming an element forming region partitioned by the isolation and the element isolation;
(H) forming a semiconductor element in the element formation region;
A method for manufacturing a semiconductor integrated circuit device, comprising:
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4750342B2 (en) * 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 MOS-FET, manufacturing method thereof, and semiconductor device
JP4368095B2 (en) * 2002-08-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
US20040164373A1 (en) * 2003-02-25 2004-08-26 Koester Steven John Shallow trench isolation structure for strained Si on SiGe
US7238985B2 (en) * 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
JP2005197405A (en) 2004-01-06 2005-07-21 Toshiba Corp Semiconductor device and manufacturing method therefor
JP2005252067A (en) * 2004-03-05 2005-09-15 Toshiba Corp Field effect transistor and its manufacturing method
US7371658B2 (en) * 2004-06-17 2008-05-13 Texas Instruments Incorporated Trench isolation structure and a method of manufacture therefor
KR100620707B1 (en) * 2004-12-31 2006-09-13 동부일렉트로닉스 주식회사 Method for Forming Shallow Trench Isolation of Semiconductor Device
US7465972B2 (en) 2005-01-21 2008-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High performance CMOS device design
US20060292762A1 (en) * 2005-06-22 2006-12-28 Epion Corporation Replacement gate field effect transistor with germanium or SiGe channel and manufacturing method for same using gas-cluster ion irradiation
US7323392B2 (en) * 2006-03-28 2008-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance transistor with a highly stressed channel
JP2008091614A (en) * 2006-10-02 2008-04-17 Toshiba Corp Semiconductor device and manufacturing method thereof
JP5563186B2 (en) 2007-03-30 2014-07-30 ピーエスフォー ルクスコ エスエイアールエル Semiconductor device and manufacturing method thereof
JP5592750B2 (en) * 2010-10-14 2014-09-17 株式会社東芝 Semiconductor device
US9698044B2 (en) * 2011-12-01 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Localized carrier lifetime reduction
KR101831936B1 (en) * 2011-12-22 2018-02-26 삼성전자주식회사 Method for forming a thin film and method for manufacturing a semiconductor device by using the same
US8828851B2 (en) * 2012-02-01 2014-09-09 Stmicroeletronics, Inc. Method to enable the formation of silicon germanium channel of FDSOI devices for PFET threshold voltage engineering
US9209066B2 (en) 2013-03-01 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation structure of semiconductor device
US9099324B2 (en) * 2013-10-24 2015-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with trench isolation
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
DE102017126435B4 (en) * 2017-08-31 2022-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. FIN FIELD EFFECT TRANSISTOR DEVICE AND METHOD
US10497577B2 (en) 2017-08-31 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
US11594597B2 (en) * 2019-10-25 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Selective polysilicon growth for deep trench polysilicon isolation structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4102888A1 (en) * 1990-01-31 1991-08-01 Toshiba Kawasaki Kk METHOD FOR PRODUCING A MINIATURIZED HETEROUISING BIPOLAR TRANSISTOR
JP2980497B2 (en) * 1993-11-15 1999-11-22 株式会社東芝 Method of manufacturing dielectric-isolated bipolar transistor
US6399970B2 (en) * 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
JP3762136B2 (en) * 1998-04-24 2006-04-05 株式会社東芝 Semiconductor device
US6274894B1 (en) * 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors

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