JP4417578B2

JP4417578B2 - Signal level conversion circuit, active matrix type liquid crystal display device, and image display device

Info

Publication number: JP4417578B2
Application number: JP2001081576A
Authority: JP
Inventors: 央富谷; 好則古林
Original assignee: Toshiba Mobile Display Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2001-03-21
Filing date: 2001-03-21
Publication date: 2010-02-17
Anticipated expiration: 2021-03-21
Also published as: JP2002280894A

Description

【０００１】
【発明の属する技術分野】
本発明は、たとえばアクティブマトリクス型液晶表示装置とそのコントローラとの間に介装されインターフェイス回路として用いられる信号レベル変換回路、アクティブマトリクス型液晶表示装置、および画像表示装置に関する。
【０００２】
【従来の技術】
はじめに、従来の信号レベル変換回路の構成図である図２を参照しながら、従来の信号レベル変換回路の構成について説明する。
【０００３】
この従来の信号レベル変換回路は、薄膜トランジスタを用いた集積回路で、アクティブマトリクス型液晶表示装置などの薄膜トランジスタを用いた集積回路と、その制御信号を発生するＣＭＯＳゲートアレイなどの集積回路からなるコントローラとのインターフェイス回路として用いられる。
【０００４】
図２において、１、２は、Ｎチャンネル薄膜トランジスタの入力トランジスタであり、３、４は、Ｐチャンネルの薄膜トランジスタの負荷トランジスタでカレントミラー回路を構成する。
【０００５】
９は、Ｐチャンネルのトランジスタ５のゲートに接続される入力信号であり、１０は、Ｐチャンネルのトランジスタ６のゲートに接続される入力反転信号である。また、２１４は、出力信号である。
【０００６】
Ｐチャンネルトランジスタ５、６のドレインは、何れもグランド（以下ではＧＮＤともいう）に接続されている。
【０００７】
Ｐチャンネルトランジスタ７、８のゲートは、何れもＧＮＤに接続されており、Ｐチャンネルトランジスタ７、８は、ソースを電源に接続されることによってオンし、電流源トランジスタとなる。つまり、電流源トランジスタ７、８のドレインは、Ｐチャンネルトランジスタ５、６のソースにそれぞれ接続されており、ソースフォロワ回路（以下では単にソースフォロワともいう）を構成する。
【０００８】
ソースフォロワのＰチャンネルトランジスタ５、６のソースは、Ｎチャンネル入力トランジスタ１、２のゲートにそれぞれ接続されている。また、Ｎチャンネル入力トランジスタ１のソースには、入力反転信号１０が接続されており、Ｎチャンネル入力トランジスタ２のソースには、入力信号９が接続されている。
【０００９】
これら信号レベル変換回路を構成する薄膜トランジスタは、およそ３Ｖ程度のしきい値電圧を有し、この薄膜トランジスタを用いた集積回路の電源電圧は、１５Ｖ程度となっている。なお、コントローラの電源電圧は、３〜５Ｖ程度である。また、入力信号９とその入力反転信号１０の振幅は、コントローラの電源電圧と同程度の３〜５Ｖ程度であって、信号レベル変換回路を構成する薄膜トランジスタを用いた集積回路の電源電圧に比較して小さい。
【００１０】
つぎに、このような従来の信号レベル変換回路の動作について説明する。
【００１１】
入力信号９（入力反転信号１０）が、ソースフォロワのトランジスタ５（トランジスタ６）のゲートに与えられると、トランジスタ５（トランジスタ６）のゲート−ソース間には、トランジスタのしきい値電圧に相当する電圧が発生する。そして、入力信号にしきい値電圧をバイアス電圧として加算した信号が、トランジスタ５（トランジスタ６）のソースに発生し、入力トランジスタ１（入力トランジスタ２）のゲートに印加される。すなわち、ソースフォロワトランジスタ５（トランジスタ６）のソースに発生する信号電圧は、バイアス電圧Ｖａで入力信号９（入力反転信号１０）をバイアスした信号になる。なお、入力信号９、入力反転信号１０の信号電圧の、ローレベルの電圧をグランド電圧と等しい０Ｖとし、ハイレベルの電圧を入力振幅電圧ＶＩＨ（＞０）とする。
【００１２】
より具体的に説明すると、従来の信号レベル変換回路のソースフォロワトランジスタおよび電流源トランジスタの電圧−電流特性および動作点の説明図である図５（ａ）において、５１は、入力信号９（入力反転信号１０）をローレベルとした場合のソースフォロワトランジスタ５（ソースフォロワトランジスタ６）の電圧−電流特性であり、５２は、入力信号９（入力反転信号１０）をハイレベルとした場合のソースフォロワトランジスタ５（ソースフォロワトランジスタ６）の電圧−電流特性である。また、５３は、電流源トランジスタ７（電流源トランジスタ８）の電圧−電流特性である。
【００１３】
ここに、図５（ａ）において、横軸は、ソースフォロワトランジスタ５（ソースフォロワトランジスタ６）のソース電圧または電流源トランジスタ７（電流源トランジスタ８）のドレイン電圧を表し、縦軸は、ソースフォロワトランジスタ５（ソースフォロワトランジスタ６）のソース電流または電流源トランジスタ７（電流源トランジスタ８）のドレイン電流を表す。
【００１４】
ソースフォロワトランジスタ５（ソースフォロワトランジスタ６）のソース電圧は、電流源トランジスタ７（電流源トランジスタ８）の電圧−電流特性とソースフォロワトランジスタ５（ソースフォロワトランジスタ６）の電圧−電流特性とによって決定され、電圧−電流特性５１と電圧−電流特性５３との交点および電圧−電流特性５２と電圧−電流特性５３との交点が、それぞれ動作点となる（図５（ａ）参照）。
【００１５】
つまり、入力信号９（入力反転信号１０）がローレベルの場合には、入力トランジスタ１（入力トランジスタ２）のゲートにはバイアス電圧Ｖａが発生し、入力信号９（入力反転信号１０）がハイレベルの場合には、入力トランジスタ１（入力トランジスタ２）のゲートには入力ハイレベル電圧にバイアス電圧を加えたＶＩＨ＋Ｖａの電圧が発生する。
【００１６】
したがって、（Ａ）入力信号９がハイレベルで入力反転信号１０がローレベルの場合には、Ｎチャンネル入力トランジスタ１のゲート−ソース間には、Ｖｏｎ＝Ｖａ＋ＶＩＨの電圧が印加される。そして、ゲート−ソース間に印加された電圧ＶｏｎがＮチャンネル入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧Ｖａを設定することにより、入力トランジスタ１をオンし、負荷トランジスタ３にドレイン電流を流して、負荷トランジスタ４をオンさせる。
【００１７】
このとき、他方のＮチャンネル入力トランジスタ２のゲート−ソース間には、Ｖｏｆｆ＝Ｖａ−ＶＩＨの電圧が印加される。そこで、ゲート−ソース間に印加された電圧ＶｏｆｆがＮチャンネル入力トランジスタ２のしきい値電圧かそれより小さくなるようにバイアス電圧Ｖａを設定することにより、入力トランジスタ２をオフする。
【００１８】
出力信号２１４の電圧レベルは、このとき信号レベル変換回路の電源電圧にほぼ等しい最大電圧となる。なお、出力信号２１４の応答性は、負荷トランジスタ４のオン電流と入力トランジスタ２のオフ電流との比が大きいほど高速に動作する。
【００１９】
また、（Ｂ）入力信号９がローレベルで入力反転信号１０がハイレベルの場合には、入力トランジスタ１のゲート−ソース間には、Ｖｏｆｆ＝Ｖａ−ＶＩＨの電圧が印加されるため、入力トランジスタ１は、オフされる。そして、負荷トランジスタ３にはドレイン電流が流れず、負荷トランジスタ４はオフされる。
【００２０】
このとき、他方の入力トランジスタ２のゲート−ソース間には、Ｖｏｎ＝Ｖａ＋ＶＩＨの電圧が印加され、入力トランジスタ２はオンされる。
【００２１】
出力信号２１４の電圧レベルは、このとき信号レベル変換回路のグランド電圧（０Ｖ）にほぼ等しい。なお、出力信号２１４の応答性は、負荷トランジスタ４のオフ電流と入力トランジスタ２のオン電流との比が大きいほど高速に動作する。
【００２２】
以上のようにして、従来の信号レベル変換回路は、低信号振幅の入力信号９とその反転信号１０とを利用して、薄膜トランジスタ集積回路の電源電圧ほどの高振幅を有する出力信号２１４を生成することができる。
【００２３】
つまり、従来の信号レベル変換回路の信号波形の説明図である図３に示されているように、出力信号２１４は、信号波形３３５のような信号波形を有し、薄膜トランジスタ集積回路の電源電圧ＶＤＤを信号振幅としている。なお、３１は入力信号波形９の信号波形を示し、３２は入力反転信号波形１０の信号波形を示す。また、３３３は入力信号９をバイアスした信号波形を示し、３３４は入力反転信号１０をバイアスした信号波形を示す。
【００２４】
【発明が解決しようとする課題】
しかしながら、従来の信号レベル変換回路（図２参照）においては、特に入力信号９、入力反転信号１０の信号振幅（ＶＩＨに相当する）が小さい場合などには、入力トランジスタを十分にオンさせようとしてバイアス電圧を大きくすると、他方の入力トランジスタを十分にオフさせることができずに、そのオフ電流が増加してしまう。また、他方の入力トランジスタのオフ電流を減らそうとすると、一方の入力トランジスタを十分にオンさせることができない。このため、前述したオン電流とオフ電流との比を十分にとれず、出力信号の応答性があまりよくないため、信号レベル変換の高速化が困難であった。
【００２５】
本発明は、上記従来のこのような課題を考慮し、応答がより高速な信号レベル変換回路を提供することを目的とする。
【００２６】
【課題を解決するための手段】
第一の本発明（請求項１に対応）は、低信号振幅の入力信号を高信号振幅の出力信号に変換するための入力トランジスタを有する信号レベル変換手段と、
電流源となるトランジスタおよびソースフォロワとなるトランジスタを有し、前記入力信号にバイアス電圧を加えて前記入力トランジスタのゲートに印加するためのバイアス手段とを備え、
前記電流源となるトランジスタのゲートに前記入力信号の反転信号を印加する信号レベル変換回路である。
【００２７】
第二の本発明（請求項２に対応）は、低信号振幅の入力信号を高信号振幅の出力信号に変換するための入力トランジスタを有する信号レベル変換手段と、電流源となるトランジスタおよびソースフォロワとなるトランジスタを有し、前記入力信号にバイアス電圧を加えて前記入力トランジスタのゲートに印加するためのバイアス手段とを備え、前記信号レベル変換手段はカレントミラー回路を構成する信号レベル変換回路であって、
前記電流源となるトランジスタのゲートに前記入力信号の反転信号を印加する信号レベル変換回路である。
【００２８】
第三の本発明（請求項３に対応）は、第一または第二の信号レベル変換回路を用いたアクティブマトリクス型液晶表示装置である。
【００２９】
第四の本発明（請求項４に対応）は、第一または第二の信号レベル変換回路を用いた画像表示装置である。
【００３０】
【発明の実施の形態】
以下では、本発明にかかる実施の形態について、図面を参照しつつ説明を行う。
【００３１】
（実施の形態１）
はじめに、本発明の実施の形態１における信号レベル変換回路の構成図である図１を参照しながら、本実施の形態の信号レベル変換回路の構成について説明する。なお、従来の信号レベル変換回路（図２参照）が備える手段と同じ手段には、同じ符号を付した。
【００３２】
本実施の形態の信号レベル変換回路は、上述した従来の信号レベル変換回路と類似した構成を有している。ただし、本実施の形態の信号レベル変換回路は、電流源トランジスタ７のゲートに入力反転信号１０が接続され、他方の電流源トランジスタ８のゲートに入力信号９が接続されているという大きな特徴を有している。また、１４は、本実施の形態における出力信号である。
【００３３】
なお、本発明の信号レベル変換手段は、入力トランジスタ１、２、負荷トランジスタ３、４を含む手段に対応する。また、本発明のバイアス手段は、ソースフォロワトランジスタ５、６、電流源トランジスタ７、８を含む手段に対応する。
【００３４】
つぎに、本実施の形態の信号レベル変換回路の動作について説明する。
【００３５】
入力信号９（入力反転信号１０）が、ソースフォロワのトランジスタ５（トランジスタ６）のゲートに与えられると、トランジスタ５（トランジスタ６）のゲート−ソース間には、トランジスタのしきい値電圧に相当する電圧が発生する。そして、入力信号にしきい値電圧をバイアス電圧として加算した信号が、トランジスタ５（トランジスタ６）のソースに発生し、入力トランジスタ１（入力トランジスタ２）のゲートに印加される。
【００３６】
つまり、（１）ソースフォロワトランジスタ５のソースに発生する信号電圧は、入力信号９をソースフォロワトランジスタ５のバイアス電圧でバイアスした信号になり、（２）ソースフォロワトランジスタ６のソースに発生する信号電圧は、入力反転信号１０をソースフォロワトランジスタ６のバイアス電圧でバイアスした信号になる。なお、入力信号９、入力反転信号１０の、信号電圧のローレベルの電圧をグランド電圧とほぼ等しい０Ｖとし、ハイレベルの電圧を入力振幅電圧ＶＩＨとする。
【００３７】
より具体的に説明すると、本実施の形態の信号レベル変換回路のソースフォロワトランジスタおよび電流源トランジスタの電圧−電流特性および動作点の説明図である図５（ｂ）において、５１、５２については前述の通りであるが、５４は、電流源トランジスタ７（電流源トランジスタ８）のゲートにハイレベルのゲート電圧を与えた場合の電圧−電流特性である。なお、５３は、本実施の形態においては、電流源トランジスタ７（電流源トランジスタ８）のゲートにローレベル（接地電位である０Ｖ）を与えた場合の電圧−電流特性であるといえる。
【００３８】
したがって、（Ａ）入力信号９がハイレベルで入力反転信号１０がローレベルの場合には、電流源トランジスタ７のゲートには入力反転信号１０のローレベルが印加され、ソースフォロワトランジスタ５のソースには、電流源トランジスタの電圧−電流特性５３とソースフォロワトランジスタの電圧−電流特性５２で決まるバイアス電圧ＶＩＨ＋Ｖａが発生し、入力トランジスタ１のゲートに印加される。また、（Ｂ）入力信号９がローレベルで入力反転信号１０がハイレベルの場合には、電流源トランジスタ７のゲートには入力反転信号１０のハイレベルが印加され、ソースフォロワトランジスタ５のソースには、電流源トランジスタの電圧−電流特性５４とソースフォロワトランジスタの電圧−電流特性５１で決まるバイアス電圧Ｖｂ（＜Ｖａ）が発生し、入力トランジスタ１のゲートに印加される。
【００３９】
もちろん、ソースフォロワトランジスタ６、電流源トランジスタ８についても同様であって、（Ａ）入力信号９がハイレベルで入力反転信号１０がローレベルの場合には、電流源トランジスタ８のゲートには入力信号９のハイレベルが印加され、ソースフォロワトランジスタ６のソースには、電流源トランジスタの電圧−電流特性５４とソースフォロワトランジスタの電圧−電流特性５１で決まるバイアス電圧Ｖｂが発生し、入力トランジスタ２のゲートに印加される。また、（Ｂ）入力信号９がローレベルで入力反転信号１０がハイレベルの場合には、電流源トランジスタ８のゲートには入力信号９のローレベルが印加され、ソースフォロワトランジスタ６のソースには、電流源トランジスタの電圧−電流特性５３とソースフォロワトランジスタの電圧−電流特性５２で決まるバイアス電圧ＶＩＨ＋Ｖａが発生し、入力トランジスタ２のゲートに印加される。
【００４０】
したがって、（Ａ）入力信号９がハイレベルで入力反転信号１０がローレベルの場合には、入力トランジスタ１のゲート−ソース間には、Ｖｏｎ＝ＶＩＨ＋Ｖａの電圧が印加され、ゲート−ソース間に印加された電圧Ｖｏｎが入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧Ｖａを設定することにより、入力トランジスタ１をオンし、負荷トランジスタ３にドレイン電流を流して、トランジスタ４をオンさせる。このとき、他方の入力トランジスタ２のゲートソース間には、Ｖｏｆｆ＝Ｖｂ−ＶＩＨの電圧が印加され、ゲート−ソース間に印加された電圧Ｖｏｆｆが入力トランジスタ２のしきい値電圧かそれより小さくなるようにバイアス電圧Ｖｂを設定することにより、入力トランジスタ２をオフする。
【００４１】
出力信号１４の応答性は、負荷トランジスタ４のオン電流と入力トランジスタ２のオフ電流との比によってきまる。よって、出力信号１４の応答性は従来の出力信号２１４（図２参照）の応答性よりもよくなり、高速な動作を実現することができる。なお、出力信号１４の電圧レベルは、このとき信号レベル変換回路の電源電圧にほぼ等しい最大電圧となる
また、（Ｂ）入力信号９がローレベルで入力反転信号１０がハイレベルの場合には、入力トランジスタ１のゲート−ソース間には、Ｖｏｆｆ＝Ｖｂ−ＶＩＨの電圧が印加され、入力トランジスタ１はオフされ、負荷トランジスタ３にはドレイン電流が流れず、トランジスタ４はオフされる。このとき、他方の入力トランジスタ２のゲートソース間の電圧には、Ｖｏｎ＝Ｖａ＋ＶＩＨの電圧が印加され、入力トランジスタ２はオンする。
【００４２】
出力信号１４の応答性は、負荷トランジスタ４のオフ電流と入力トランジスタ２のオン電流との比によってきまる。よって、出力信号１４の応答性は従来の出力信号２１４（図２参照）の応答性よりもよくなり、高速な動作を実現することができる。なお、出力信号１４の電圧レベルは、このとき信号レベル変換回路のグランド電圧（０Ｖ）にほぼ等しい電圧となる。
【００４３】
以上のようにして、バイアス電圧Ｖａを大きく設定し、バイアス電圧Ｖｂを小さく設定することにより、本実施の形態の信号レベル変換回路は、低信号振幅の入力信号９とその反転信号１０とを利用して、薄膜トランジスタ集積回路の電源電圧ほどの高振幅を有し、入力信号９、入力反転信号１０の信号振幅が小さい場合などにも、応答が高速な出力信号１４を生成することができる。
【００４４】
つまり、本実施の形態の信号レベル変換回路の信号波形の説明図である図４に示されているように、出力信号１４は、信号波形３５のような信号波形を有し、薄膜トランジスタ集積回路の電源電圧ＶＤＤを信号振幅としている。なお、前述したように、３１は入力信号波形９の信号波形を示し、３２は入力反転信号波形１０の信号波形を示す。また、３３は入力信号９を上述のようにバイアスした信号波形を示し、３４は入力反転信号１０を上述のようにバイアスした信号波形を示す。
【００４５】
このように、信号波形３３、３４の、ハイレベルはＶＩＨ＋Ｖａ、ローレベルはＶｂとなっており、従来に比べて信号振幅が大きくなっている。そして、信号波形３５は、従来の信号波形３３５（図３参照）に比べて高速な応答性を有する（信号波形３１の立ち上がり時刻に対する信号波形３５の立ち上がり時刻の遅延が小さくなっている）。
【００４６】
（実施の形態２）
つぎに、本発明の実施の形態２における液晶表示装置６０１の構成図である図６を参照しながら、液晶表示装置６０１の構成について説明する。
【００４７】
液晶表示装置６０１は、薄膜トランジスタを用いた集積回路により構成した、上述の本実施の形態１の信号レベル変換回路内蔵の液晶表示装置である。
【００４８】
６０２は、ＣＭＯＳゲートアレイなどからなる液晶表示装置６０１のコントローラＩＣであり、低信号振幅の制御信号６１２によって液晶表示装置６０１と接続される。
【００４９】
６０３は、液晶表示装置６０１の画素を駆動する薄膜トランジスタであり、６０４は画素の蓄積容量、６０５は液晶容量を示す。
【００５０】
６０６は、画素トランジスタ６０３のソース端子に接続するソース電極であり、６０７は、画素トランジスタ６０３のゲート端子に接続するゲート電極である。また、６０８は、蓄積容量、液晶の対向電極につながる共通電極である。
【００５１】
６０９は、ソース電極を駆動するソース駆動回路であり、６１０は、ゲート電極を駆動するゲート駆動回路である。
【００５２】
６１１は、前述した本実施の形態１における信号レベル変換回路である。
【００５３】
なお、画素トランジスタ６０３、ソース駆動回路６０９、ゲート駆動回路６１０、および信号レベル変換回路６１１は、薄膜トランジスタからなる集積回路として、同一ガラス基板上に同一製造プロセスによって形成される。
【００５４】
つぎに、液晶表示装置６０１の動作について説明する。
【００５５】
信号レベル変換回路６１１は、前述の本実施の形態１で説明されたようにして、コントローラからの３〜５Ｖ程度の振幅の低信号振幅制御信号６１２を薄膜トランジスタ集積回路内部で使用する１５Ｖ程度の高信号振幅制御信号６１３に変換し、ソース駆動回路６０９、ゲート駆動回路６１０にそれぞれ制御信号を与える。
【００５６】
そして、薄膜トランジスタ集積回路は、およそ１５Ｖ程度の電源電圧と信号振幅をもつ回路として動作する。
【００５７】
このように、薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置に本発明の信号レベル変換回路を内蔵することで、ＣＭＯＳゲートアレイなどからの直接制御が可能となり、高速なインターフェイス信号に対応する液晶表示装置を実現することができる。
【００５８】
このように、本発明は、入力信号の振幅が小さい場合などにおいても、信号レベル変換回路の高速化を図ることを目的としており、たとえば、薄膜トランジスタを用いた集積回路において、低信号振幅の入力信号を高信号振幅の出力信号に変換する信号レベル変換手段を設け、前記入力信号にバイアス電圧を加えて前記レベル変換手段の入力トランジスタのゲートに印加するバイアス手段を設け、かつ、前記バイアス手段を、電流源となるトランジスタとソースフォロワのトランジスタを用いて構成し、前記、電流源となるトランジスタのゲートに前記入力信号の反転信号を印加したことを特徴としている。
【００５９】
この構成によれば、電流源トランジスタの入力信号により電流値を変化させて、入力トランジスタをオンさせるときには入力信号に加えるバイアス電圧をは大きくし、入力トランジスタをオフさせるときには小さくすることができる。これにより、入力信号の振幅が小さい場合においても、入力トランジスタのオン電流を十分に大きく、かつ入力トランジスタのオフ電流を小さくして、回路の高速化が可能になる。
【００６０】
より具体的には、本発明は、たとえば、薄膜トランジスタを用いた集積回路において、低信号振幅の入力信号を高信号振幅の出力信号に変換する信号レベル変換手段を設け、前記入力信号にバイアス電圧を加えて前記レベル変換手段の入力トランジスタのゲートに印加するバイアス手段を設け、かつ、前記バイアス手段を、電流源となるトランジスタとソースフォロワのトランジスタを用いて構成し、前記、電流源となるトランジスタのゲートに前記入力信号の反転信号を印加したことを特徴とする。
【００６１】
したがって、上述した本実施の形態の信号レベル変換回路（図１参照）の左半分からなる、入力トランジスタ１、負荷トランジスタ３、ソースフォロワトランジスタ５、および電流源トランジスタ７を備えた信号レベル変換回路も、本発明に含まれる。ただし、このような場合には、出力反転信号１３を外部への出力信号にとるため、信号レベル変換の度合いはやや低くなるが、入力トランジスタの性能が将来的に向上されると、十分な信号レベル変換を行うことが可能となる。
【００６２】
このような構成によって、入力信号により電流源トランジスタの電流値を変化させて、入力信号に加えるバイアス電圧を入力トランジスタをオンさせるときには大きくし、オフさせるときには小さくして、入力信号の振幅が小さい場合においても、入力トランジスタのオン電流を十分に大きく、かつ入力トランジスタのオフ電流を小さくして、回路の高速化が可能になる作用を有する。
【００６３】
また、本発明は、たとえば、アクティブマトリクス型液晶表示装置において、液晶表示画素と薄膜トランジスタにより形成された画素駆動用トランジスタと前記画素駆動用トランジスタのソース線を駆動するソース線駆動回路と前記画素駆動用トランジスタのゲート線を駆動するゲート線駆動回路を有するアクティブマトリクス型液晶表示装置において、前記液晶表示装置の信号レベル変換回路として特許請求項１の信号レベル変換回路を内蔵することを特徴としている。
【００６４】
この構成によれば、薄膜トランジスタを用いた液晶表示素子と前記信号レベル変換回路を同一の製造プロセスで作ることができ、かつ、特別なインターフェイス素子を用いず、一般的な低電源電圧のＣＭＯＳ回路との高速かつ、直接のインターフェイスを可能にする作用を有する。
【００６５】
なお、本発明の信号レベル変換回路を利用した画像表示装置も、本発明に含まれる。
【００６６】
以上のように、本発明によれば、薄膜トランジスタを用いた集積回路において、低信号振幅の入力信号を高信号振幅の出力信号に変換する信号レベル変換手段を設け、前記入力信号にバイアス電圧を加えて前記レベル変換手段の入力トランジスタのゲートに印加するバイアス手段を設け、かつ、前記バイアス手段を、電流源となるトランジスタとソースフォロワのトランジスタを用いて構成し、前記、電流源となるトランジスタのゲートに前記入力信号の反転信号を印加した構成とすることで、低入力信号振幅の場合においても、入力トランジスタのオン電流とオフ電流の比を大きくとることができ、回路の高速化が可能になる。
【００６７】
また、本発明の信号レベル変換回路を用いることで、薄膜トランジスタを用いた集積回路とＣＭＯＳゲートアレイなどの集積回路との高速かつ直接なインターフェイスすることが可能になる。さらには、薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置に本発明の信号レベル変換回路を用いることで、ＣＭＯＳゲートアレイで直接制御することが可能になり、さらには高速なインターフェイス信号に対応を可能とするものである。
【００６８】
【発明の効果】
以上述べたところから明らかなように、本発明は、応答がより高速な信号レベル変換を行うことができるという長所を有する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における信号レベル変換回路の構成図
【図２】従来の信号レベル変換回路の構成図
【図３】従来の信号レベル変換回路の信号波形の説明図
【図４】本発明の実施の形態１における信号レベル変換回路の信号波形の説明図
【図５】従来の信号レベル変換回路のソースフォロワトランジスタおよび電流源トランジスタの電圧−電流特性および動作点の説明図（図５（ａ））、および本発明の実施の形態１における信号レベル変換回路のソースフォロワトランジスタおよび電流源トランジスタの電圧−電流特性および動作点の説明図（図５（ｂ））
【図６】本発明の実施の形態２における液晶表示装置６０１の構成図
【符号の説明】
１入力トランジスタ
２入力トランジスタ
３負荷トランジスタ
４負荷トランジスタ
５ソースフォロワトランジスタ
６ソースフォロワトランジスタ
７電流源トランジスタ
８電流源トランジスタ
９入力信号
１０入力反転信号
１１入力信号をバイアスした信号
１２入力反転信号をバイアスした信号
１３出力反転信号
１４出力信号
３１入力信号波形
３２入力反転信号波形
３３入力信号をバイアスした信号波形
３４入力反転信号をバイアスした信号波形
３５出力信号波形
５１入力信号がローレベルのときのソースフォロワトランジスタの電流−電圧特性
５２入力信号がハイレベルのときのソースフォロワトランジスタの電流−電圧特性
５３電流源トランジスタの電流−電圧特性
５４電流源トランジスタのゲート電圧を入力信号振幅分上げた場合の電流−電圧特性
６０１液晶表示装置
６０２コントローラ
６０３画素駆動用トランジスタ
６０４蓄積容量
６０５液晶
６０６ソース電極
６０７ゲート電極
６０８共通電極
６０９ソース駆動回路
６１０ゲート駆動回路
６１１信号レベル変換回路
６１２低信号振幅制御信号
６１３高信号振幅制御信号[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal level conversion circuit, an active matrix liquid crystal display device, and an image display device that are interposed between an active matrix liquid crystal display device and its controller and used as an interface circuit.
[0002]
[Prior art]
First, the configuration of the conventional signal level conversion circuit will be described with reference to FIG. 2 which is a configuration diagram of the conventional signal level conversion circuit.
[0003]
This conventional signal level conversion circuit is an integrated circuit using thin film transistors, and includes an integrated circuit using thin film transistors such as an active matrix liquid crystal display device and a controller comprising an integrated circuit such as a CMOS gate array for generating a control signal thereof. Used as an interface circuit.
[0004]
In FIG. 2, 1 and 2 are input transistors of N-channel thin film transistors, and 3 and 4 are load transistors of P-channel thin film transistors to form a current mirror circuit.
[0005]
Reference numeral 9 denotes an input signal connected to the gate of the P-channel transistor 5, and reference numeral 10 denotes an input inversion signal connected to the gate of the P-channel transistor 6. Reference numeral 214 denotes an output signal.
[0006]
The drains of the P-channel transistors 5 and 6 are both connected to the ground (hereinafter also referred to as GND).
[0007]
The gates of the P-channel transistors 7 and 8 are both connected to GND, and the P-channel transistors 7 and 8 are turned on by connecting their sources to the power source to become current source transistors. That is, the drains of the current source transistors 7 and 8 are connected to the sources of the P-channel transistors 5 and 6, respectively, and constitute a source follower circuit (hereinafter also simply referred to as a source follower).
[0008]
The sources of the P-channel transistors 5 and 6 of the source follower are connected to the gates of the N-channel input transistors 1 and 2, respectively. An input inversion signal 10 is connected to the source of the N channel input transistor 1, and an input signal 9 is connected to the source of the N channel input transistor 2.
[0009]
The thin film transistors constituting these signal level conversion circuits have a threshold voltage of about 3V, and the power supply voltage of an integrated circuit using this thin film transistor is about 15V. The power supply voltage of the controller is about 3 to 5V. The amplitude of the input signal 9 and its input inverted signal 10 is about 3 to 5 V, which is about the same as the power supply voltage of the controller, and is compared with the power supply voltage of the integrated circuit using the thin film transistors constituting the signal level conversion circuit. Small.
[0010]
Next, the operation of such a conventional signal level conversion circuit will be described.
[0011]
When the input signal 9 (input inverted signal 10) is applied to the gate of the transistor 5 (transistor 6) of the source follower, the voltage between the gate and the source of the transistor 5 (transistor 6) corresponds to the threshold voltage of the transistor. Voltage is generated. A signal obtained by adding the threshold voltage to the input signal as a bias voltage is generated at the source of the transistor 5 (transistor 6) and applied to the gate of the input transistor 1 (input transistor 2). That is, the signal voltage generated at the source of the source follower transistor 5 (transistor 6) is a signal obtained by biasing the input signal 9 (input inverted signal 10) with the bias voltage Va. Note that the low level voltage of the signal voltage of the input signal 9 and the input inverted signal 10 is set to 0 V equal to the ground voltage, and the high level voltage is set to the input amplitude voltage VIH (> 0).
[0012]
More specifically, in FIG. 5A, which is an explanatory diagram of voltage-current characteristics and operating points of a source follower transistor and a current source transistor of a conventional signal level conversion circuit, reference numeral 51 denotes an input signal 9 (input inversion). The voltage-current characteristics of the source follower transistor 5 (source follower transistor 6) when the signal 10) is low level, and 52 is the source follower transistor when the input signal 9 (input inverted signal 10) is high level. 5 is a voltage-current characteristic of 5 (source follower transistor 6). Reference numeral 53 denotes voltage-current characteristics of the current source transistor 7 (current source transistor 8).
[0013]
5A, the horizontal axis represents the source voltage of the source follower transistor 5 (source follower transistor 6) or the drain voltage of the current source transistor 7 (current source transistor 8), and the vertical axis represents the source follower transistor. This represents the source current of the transistor 5 (source follower transistor 6) or the drain current of the current source transistor 7 (current source transistor 8).
[0014]
The source voltage of the source follower transistor 5 (source follower transistor 6) is determined by the voltage-current characteristics of the current source transistor 7 (current source transistor 8) and the voltage-current characteristics of the source follower transistor 5 (source follower transistor 6). The intersection between the voltage-current characteristic 51 and the voltage-current characteristic 53 and the intersection between the voltage-current characteristic 52 and the voltage-current characteristic 53 are the operating points (see FIG. 5A).
[0015]
That is, when the input signal 9 (input inverted signal 10) is at low level, the bias voltage Va is generated at the gate of the input transistor 1 (input transistor 2), and the input signal 9 (input inverted signal 10) is at high level. In this case, a voltage of VIH + Va obtained by adding a bias voltage to the input high level voltage is generated at the gate of the input transistor 1 (input transistor 2).
[0016]
Therefore, (A) When the input signal 9 is at a high level and the input inversion signal 10 is at a low level, a voltage of Von = Va + VIH is applied between the gate and the source of the N-channel input transistor 1. Then, by setting the bias voltage Va so that the voltage Von applied between the gate and the source becomes larger than the threshold voltage of the N-channel input transistor 1, the input transistor 1 is turned on and the load transistor 3 is drained. A current is passed to turn on the load transistor 4.
[0017]
At this time, a voltage of Voff = Va−VIH is applied between the gate and source of the other N-channel input transistor 2. Therefore, the input transistor 2 is turned off by setting the bias voltage Va so that the voltage Voff applied between the gate and the source is equal to or lower than the threshold voltage of the N-channel input transistor 2.
[0018]
At this time, the voltage level of the output signal 214 becomes a maximum voltage substantially equal to the power supply voltage of the signal level conversion circuit. Note that the response of the output signal 214 operates faster as the ratio of the on-current of the load transistor 4 to the off-current of the input transistor 2 is larger.
[0019]
(B) When the input signal 9 is at a low level and the input inversion signal 10 is at a high level, a voltage of Voff = Va−VIH is applied between the gate and the source of the input transistor 1. 1 is turned off. Then, no drain current flows through the load transistor 3, and the load transistor 4 is turned off.
[0020]
At this time, a voltage of Von = Va + VIH is applied between the gate and source of the other input transistor 2, and the input transistor 2 is turned on.
[0021]
At this time, the voltage level of the output signal 214 is substantially equal to the ground voltage (0 V) of the signal level conversion circuit. Note that the response of the output signal 214 operates faster as the ratio of the off current of the load transistor 4 to the on current of the input transistor 2 is larger.
[0022]
As described above, the conventional signal level conversion circuit uses the low signal amplitude input signal 9 and its inverted signal 10 to generate the output signal 214 having a high amplitude equivalent to the power supply voltage of the thin film transistor integrated circuit. be able to.
[0023]
That is, as shown in FIG. 3 which is an explanatory diagram of signal waveforms of the conventional signal level conversion circuit, the output signal 214 has a signal waveform such as a signal waveform 335, and the power supply voltage VDD of the thin film transistor integrated circuit. Is the signal amplitude. Reference numeral 31 denotes a signal waveform of the input signal waveform 9, and 32 denotes a signal waveform of the input inverted signal waveform 10. Reference numeral 333 denotes a signal waveform obtained by biasing the input signal 9, and reference numeral 334 denotes a signal waveform obtained by biasing the input inverted signal 10.
[0024]
[Problems to be solved by the invention]
However, in the conventional signal level conversion circuit (see FIG. 2), especially when the signal amplitude (corresponding to VIH) of the input signal 9 and the input inverted signal 10 is small, the input transistor is sufficiently turned on. When the bias voltage is increased, the other input transistor cannot be sufficiently turned off, and the off-current increases. Also, if one tries to reduce the off-current of the other input transistor, one input transistor cannot be turned on sufficiently. For this reason, the above-described ratio between the on-current and the off-current cannot be sufficiently obtained, and the responsiveness of the output signal is not so good, so that it is difficult to speed up the signal level conversion.
[0025]
An object of the present invention is to provide a signal level conversion circuit with faster response in consideration of the above-described conventional problems.
[0026]
[Means for Solving the Problems]
A first aspect of the present invention (corresponding to claim 1) is a signal level conversion means having an input transistor for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude,
A biasing means for applying a bias voltage to the input signal and applying it to the gate of the input transistor, comprising a transistor serving as a current source and a transistor serving as a source follower;
The signal level conversion circuit applies an inverted signal of the input signal to the gate of the transistor serving as the current source.
[0027]
According to a second aspect of the present invention (corresponding to claim 2), a signal level converting means having an input transistor for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude, a transistor serving as a current source, and a source follower Biasing means for applying a bias voltage to the input signal and applying it to the gate of the input transistor, the signal level converting means being a signal level converting circuit constituting a current mirror circuit. And
The signal level conversion circuit applies an inverted signal of the input signal to the gate of the transistor serving as the current source.
[0028]
A third aspect of the present invention (corresponding to claim 3) is an active matrix type liquid crystal display device using the first or second signal level conversion circuit.
[0029]
A fourth aspect of the present invention (corresponding to claim 4) is an image display device using the first or second signal level conversion circuit.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments according to the present invention will be described with reference to the drawings.
[0031]
(Embodiment 1)
First, the configuration of the signal level conversion circuit according to the present embodiment will be described with reference to FIG. 1 which is a configuration diagram of the signal level conversion circuit according to the first embodiment of the present invention. In addition, the same code | symbol was attached | subjected to the same means as the means with which the conventional signal level conversion circuit (refer FIG. 2) is provided.
[0032]
The signal level conversion circuit of the present embodiment has a configuration similar to that of the conventional signal level conversion circuit described above. However, the signal level conversion circuit of the present embodiment has a major feature that the input inversion signal 10 is connected to the gate of the current source transistor 7 and the input signal 9 is connected to the gate of the other current source transistor 8. is doing. Reference numeral 14 denotes an output signal in the present embodiment.
[0033]
The signal level converting means of the present invention corresponds to means including input transistors 1 and 2 and load transistors 3 and 4. The bias means of the present invention corresponds to means including source follower transistors 5 and 6 and current source transistors 7 and 8.
[0034]
Next, the operation of the signal level conversion circuit of this embodiment will be described.
[0035]
When the input signal 9 (input inverted signal 10) is applied to the gate of the transistor 5 (transistor 6) of the source follower, the voltage between the gate and the source of the transistor 5 (transistor 6) corresponds to the threshold voltage of the transistor. Voltage is generated. A signal obtained by adding the threshold voltage to the input signal as a bias voltage is generated at the source of the transistor 5 (transistor 6) and applied to the gate of the input transistor 1 (input transistor 2).
[0036]
That is, (1) the signal voltage generated at the source of the source follower transistor 5 is a signal obtained by biasing the input signal 9 with the bias voltage of the source follower transistor 5, and (2) the signal voltage generated at the source of the source follower transistor 6. Becomes a signal obtained by biasing the input inversion signal 10 with the bias voltage of the source follower transistor 6. The low level voltage of the input signal 9 and the input inverted signal 10 is set to 0 V, which is substantially equal to the ground voltage, and the high level voltage is set to the input amplitude voltage VIH.
[0037]
More specifically, in FIG. 5B, which is an explanatory diagram of voltage-current characteristics and operating points of the source follower transistor and the current source transistor of the signal level conversion circuit according to the present embodiment, 51 and 52 are described above. As shown, 54 is a voltage-current characteristic when a high-level gate voltage is applied to the gate of the current source transistor 7 (current source transistor 8). In this embodiment, 53 can be said to be a voltage-current characteristic when a low level (ground potential of 0 V) is applied to the gate of the current source transistor 7 (current source transistor 8).
[0038]
Therefore, (A) when the input signal 9 is high level and the input inversion signal 10 is low level, the low level of the input inversion signal 10 is applied to the gate of the current source transistor 7 and the source of the source follower transistor 5 is applied. Generates a bias voltage VIH + Va determined by the voltage-current characteristic 53 of the current source transistor and the voltage-current characteristic 52 of the source follower transistor, and is applied to the gate of the input transistor 1. (B) When the input signal 9 is low level and the input inversion signal 10 is high level, the high level of the input inversion signal 10 is applied to the gate of the current source transistor 7 and the source of the source follower transistor 5 is applied. Generates a bias voltage Vb (<Va) determined by the voltage-current characteristic 54 of the current source transistor and the voltage-current characteristic 51 of the source follower transistor, and is applied to the gate of the input transistor 1.
[0039]
Of course, the same applies to the source follower transistor 6 and the current source transistor 8, and (A) when the input signal 9 is at the high level and the input inversion signal 10 is at the low level, the input signal 9 is applied, and a bias voltage Vb determined by the voltage-current characteristic 54 of the current source transistor and the voltage-current characteristic 51 of the source follower transistor is generated at the source of the source follower transistor 6. To be applied. (B) When the input signal 9 is low and the input inversion signal 10 is high, the low level of the input signal 9 is applied to the gate of the current source transistor 8 and the source of the source follower transistor 6 is applied to the source. A bias voltage VIH + Va determined by the voltage-current characteristic 53 of the current source transistor and the voltage-current characteristic 52 of the source follower transistor is generated and applied to the gate of the input transistor 2.
[0040]
Therefore, (A) When the input signal 9 is at a high level and the input inversion signal 10 is at a low level, a voltage of Von = VIH + Va is applied between the gate and the source of the input transistor 1 and applied between the gate and the source. By setting the bias voltage Va so that the applied voltage Von is larger than the threshold voltage of the input transistor 1, the input transistor 1 is turned on, a drain current is passed through the load transistor 3, and the transistor 4 is turned on. . At this time, a voltage of Voff = Vb−VIH is applied between the gate and the source of the other input transistor 2, and the voltage Voff applied between the gate and the source is equal to or smaller than the threshold voltage of the input transistor 2. By setting the bias voltage Vb as described above, the input transistor 2 is turned off.
[0041]
The response of the output signal 14 is determined by the ratio between the on-current of the load transistor 4 and the off-current of the input transistor 2. Therefore, the responsiveness of the output signal 14 is better than that of the conventional output signal 214 (see FIG. 2), and high-speed operation can be realized. At this time, the voltage level of the output signal 14 becomes the maximum voltage substantially equal to the power supply voltage of the signal level conversion circuit.
(B) When the input signal 9 is low level and the input inversion signal 10 is high level, a voltage of Voff = Vb−VIH is applied between the gate and the source of the input transistor 1, and the input transistor 1 As a result, the drain current does not flow through the load transistor 3, and the transistor 4 is turned off. At this time, the voltage Von = Va + VIH is applied to the voltage between the gate and the source of the other input transistor 2, and the input transistor 2 is turned on.
[0042]
The response of the output signal 14 is determined by the ratio of the off current of the load transistor 4 and the on current of the input transistor 2. Therefore, the responsiveness of the output signal 14 is better than that of the conventional output signal 214 (see FIG. 2), and high-speed operation can be realized. At this time, the voltage level of the output signal 14 is substantially equal to the ground voltage (0 V) of the signal level conversion circuit.
[0043]
As described above, by setting the bias voltage Va large and the bias voltage Vb small, the signal level conversion circuit of the present embodiment uses the input signal 9 having a low signal amplitude and the inverted signal 10 thereof. Thus, even when the amplitude of the input signal 9 and the input inverted signal 10 is small, the output signal 14 having a high response can be generated.
[0044]
That is, as shown in FIG. 4 which is an explanatory diagram of the signal waveform of the signal level conversion circuit of the present embodiment, the output signal 14 has a signal waveform such as a signal waveform 35, and the thin film transistor integrated circuit The power supply voltage VDD is the signal amplitude. As described above, 31 indicates the signal waveform of the input signal waveform 9, and 32 indicates the signal waveform of the input inverted signal waveform 10. 33 indicates a signal waveform obtained by biasing the input signal 9 as described above, and 34 indicates a signal waveform obtained by biasing the input inverted signal 10 as described above.
[0045]
Thus, the signal waveforms 33 and 34 have a high level of VIH + Va and a low level of Vb, and the signal amplitude is larger than that of the conventional case. The signal waveform 35 has a faster response than the conventional signal waveform 335 (see FIG. 3) (the delay of the rise time of the signal waveform 35 with respect to the rise time of the signal waveform 31 is reduced).
[0046]
(Embodiment 2)
Next, the configuration of the liquid crystal display device 601 will be described with reference to FIG. 6 which is a configuration diagram of the liquid crystal display device 601 according to Embodiment 2 of the present invention.
[0047]
The liquid crystal display device 601 is a liquid crystal display device having a built-in signal level conversion circuit according to the first embodiment, which is configured by an integrated circuit using thin film transistors.
[0048]
Reference numeral 602 denotes a controller IC of the liquid crystal display device 601 composed of a CMOS gate array or the like, and is connected to the liquid crystal display device 601 by a control signal 612 having a low signal amplitude.
[0049]
Reference numeral 603 denotes a thin film transistor for driving a pixel of the liquid crystal display device 601. Reference numeral 604 denotes a storage capacity of the pixel, and reference numeral 605 denotes a liquid crystal capacity.
[0050]
Reference numeral 606 denotes a source electrode connected to the source terminal of the pixel transistor 603, and reference numeral 607 denotes a gate electrode connected to the gate terminal of the pixel transistor 603. Reference numeral 608 denotes a common electrode connected to the storage capacitor and the counter electrode of the liquid crystal.
[0051]
Reference numeral 609 denotes a source driving circuit for driving the source electrode, and reference numeral 610 denotes a gate driving circuit for driving the gate electrode.
[0052]
Reference numeral 611 denotes the signal level conversion circuit in the first embodiment described above.
[0053]
Note that the pixel transistor 603, the source driving circuit 609, the gate driving circuit 610, and the signal level conversion circuit 611 are formed on the same glass substrate by the same manufacturing process as an integrated circuit including thin film transistors.
[0054]
Next, the operation of the liquid crystal display device 601 will be described.
[0055]
As described in the first embodiment, the signal level conversion circuit 611 uses a low signal amplitude control signal 612 having an amplitude of about 3 to 5 V from the controller to be used within the thin film transistor integrated circuit. The signal is converted into a signal amplitude control signal 613, and a control signal is supplied to the source driver circuit 609 and the gate driver circuit 610, respectively.
[0056]
The thin film transistor integrated circuit operates as a circuit having a power supply voltage and a signal amplitude of about 15V.
[0057]
Thus, by incorporating the signal level conversion circuit of the present invention into an active matrix liquid crystal display device using thin film transistors, direct control from a CMOS gate array or the like is possible, and a liquid crystal display device corresponding to high-speed interface signals. Can be realized.
[0058]
Thus, the present invention aims to increase the speed of a signal level conversion circuit even when the amplitude of an input signal is small. For example, in an integrated circuit using thin film transistors, an input signal with a low signal amplitude is provided. Is provided with a signal level conversion means for converting the output signal into a high signal amplitude output signal, a bias means for applying a bias voltage to the input signal and applying it to the gate of the input transistor of the level conversion means, It is characterized by using a transistor as a current source and a source follower transistor, and applying an inverted signal of the input signal to the gate of the transistor as a current source.
[0059]
According to this configuration, by changing the current value according to the input signal of the current source transistor, the bias voltage applied to the input signal can be increased when the input transistor is turned on, and can be decreased when the input transistor is turned off. As a result, even when the amplitude of the input signal is small, the on-state current of the input transistor is sufficiently increased and the off-state current of the input transistor is reduced, so that the circuit speed can be increased.
[0060]
More specifically, the present invention provides signal level conversion means for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude, for example, in an integrated circuit using thin film transistors, and applying a bias voltage to the input signal. In addition, bias means for applying to the gate of the input transistor of the level conversion means is provided, and the bias means is configured by using a transistor as a current source and a transistor of a source follower. The inverted signal of the input signal is applied to the gate.
[0061]
Therefore, the signal level conversion circuit including the input transistor 1, the load transistor 3, the source follower transistor 5, and the current source transistor 7 is also formed of the left half of the signal level conversion circuit (see FIG. 1) of the above-described embodiment. Are included in the present invention. However, in such a case, since the output inversion signal 13 is used as an output signal to the outside, the degree of signal level conversion is slightly reduced. However, if the performance of the input transistor is improved in the future, a sufficient signal can be obtained. Level conversion can be performed.
[0062]
With such a configuration, when the current value of the current source transistor is changed by the input signal, the bias voltage applied to the input signal is increased when the input transistor is turned on, decreased when turned off, and the amplitude of the input signal is small In this case, the on-state current of the input transistor is sufficiently increased and the off-state current of the input transistor is reduced, so that the circuit speed can be increased.
[0063]
In addition, the present invention provides, for example, an active matrix liquid crystal display device, a pixel driving transistor formed by a liquid crystal display pixel and a thin film transistor, a source line driving circuit for driving a source line of the pixel driving transistor, and the pixel driving transistor. An active matrix type liquid crystal display device having a gate line driving circuit for driving a gate line of a transistor includes the signal level conversion circuit according to claim 1 as a signal level conversion circuit of the liquid crystal display device.
[0064]
According to this configuration, a liquid crystal display element using a thin film transistor and the signal level conversion circuit can be manufactured by the same manufacturing process, and a general low power supply voltage CMOS circuit is used without using a special interface element. It has the effect of enabling a high-speed and direct interface.
[0065]
An image display device using the signal level conversion circuit of the present invention is also included in the present invention.
[0066]
As described above, according to the present invention, in an integrated circuit using thin film transistors, signal level conversion means for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude is provided, and a bias voltage is applied to the input signal. A bias means for applying to the gate of the input transistor of the level conversion means, and the bias means is configured by using a transistor as a current source and a source follower transistor, and the gate of the transistor as the current source. By applying the inverted signal of the input signal to the input signal, the ratio of the on-state current to the off-state current of the input transistor can be increased even in the case of a low input signal amplitude, and the circuit speed can be increased. .
[0067]
Further, by using the signal level conversion circuit of the present invention, it is possible to perform high-speed and direct interface between an integrated circuit using a thin film transistor and an integrated circuit such as a CMOS gate array. Furthermore, by using the signal level conversion circuit of the present invention in an active matrix type liquid crystal display device using a thin film transistor, it becomes possible to directly control with a CMOS gate array, and it is possible to cope with a high-speed interface signal. To do.
[0068]
【The invention's effect】
As is apparent from the above description, the present invention has an advantage that signal level conversion with a faster response can be performed.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a signal level conversion circuit according to a first embodiment of the present invention.
FIG. 2 is a configuration diagram of a conventional signal level conversion circuit.
FIG. 3 is an explanatory diagram of signal waveforms of a conventional signal level conversion circuit.
FIG. 4 is an explanatory diagram of signal waveforms of the signal level conversion circuit according to the first embodiment of the present invention.
FIG. 5 is an explanatory diagram (FIG. 5A) of voltage-current characteristics and operating points of a source follower transistor and a current source transistor of a conventional signal level conversion circuit, and a signal level conversion circuit according to Embodiment 1 of the present invention; Explanatory diagram of voltage-current characteristics and operating points of source follower transistor and current source transistor (FIG. 5B)
FIG. 6 is a configuration diagram of a liquid crystal display device 601 according to Embodiment 2 of the present invention.
[Explanation of symbols]
1 Input transistor
2 input transistors
3 Load transistor
4 Load transistor
5 Source follower transistor
6 Source follower transistor
7 Current source transistor
8 Current source transistor
9 Input signal
10 Input inversion signal
11 Biased input signal
12 Biased input inverted signal
13 Output inversion signal
14 Output signal
31 Input signal waveform
32 Input inverted signal waveform
33 Signal waveform with biased input signal
34 Signal waveform with input inverted signal biased
35 Output signal waveform
51 Current-voltage characteristics of source follower transistor when input signal is low
52 Current-voltage characteristics of source follower transistor when input signal is high level
53 Current-voltage characteristics of current source transistors
54 Current-voltage characteristics when the gate voltage of the current source transistor is increased by the input signal amplitude
601 liquid crystal display device
602 controller
603 Pixel driving transistor
604 Storage capacity
605 liquid crystal
606 source electrode
607 Gate electrode
608 Common electrode
609 Source drive circuit
610 Gate drive circuit
611 Signal level conversion circuit
612 Low signal amplitude control signal
613 High signal amplitude control signal

Claims

Signal level conversion means having an input transistor for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude;
A biasing means for applying a bias voltage to the input signal and applying it to the gate of the input transistor, comprising a transistor serving as a current source and a transistor serving as a source follower;
A signal level conversion circuit for applying an inverted signal of the input signal to the gate of the transistor serving as the current source.

A signal level converting means having an input transistor for converting an input signal having a low signal amplitude into an output signal having a high signal amplitude, a transistor serving as a current source and a transistor serving as a source follower, and a bias voltage is applied to the input signal; In addition, bias means for applying to the gate of the input transistor, the signal level conversion means is a signal level conversion circuit constituting a current mirror circuit,
A signal level conversion circuit for applying an inverted signal of the input signal to the gate of the transistor serving as the current source.

An active matrix liquid crystal display device using the signal level conversion circuit according to claim 1.

An image display device using the signal level conversion circuit according to claim 1.