JP4415588B2

JP4415588B2 - Recycled wafer reclaim processing method

Info

Publication number: JP4415588B2
Application number: JP2003209169A
Authority: JP
Inventors: 悦郎森田; 真司大川; 五十六小野
Original assignee: Sumco Corp
Current assignee: Sumco Corp
Priority date: 2003-08-28
Filing date: 2003-08-28
Publication date: 2010-02-17
Anticipated expiration: 2023-08-28
Also published as: JP2005072073A

Description

【０００１】
【発明の属する技術分野】
本発明は、イオンを注入した半導体ウェーハを支持ウェーハに重ね合せて積層体を形成し、この積層体を熱処理してイオン注入領域で半導体ウェーハの薄膜から分離された厚肉の剥離ウェーハを再生処理する方法に関する。更に詳しくは、ＳＯＩ(Silicon On Insulator)ウェーハ等の結合ウェーハを製造する、いわゆるイオン注入剥離法において、複製される剥離ウェーハの再生処理方法に関するものである。
【０００２】
【従来の技術】
従来、ＳＯＩウェーハの製造方法として、半導体ウェーハの主面にイオンを注入してその半導体ウェーハの内部にイオン注入領域を形成し、その半導体ウェーハの主面を支持ウェーハの主面に重ね合せて積層体を形成し、更にその積層体を所定の温度で熱処理してイオン注入したウェーハを結合後に剥離してＳＯＩウェーハを製造する方法が知られている。この方法で用いられる半導体ウェーハと支持ウェーハはともに同一の直径と同一の厚さを有するものが使用され、半導体ウェーハの主面に注入されたイオン注入領域を劈開面として半導体ウェーハを薄膜状に剥離し、薄膜とともに支持ウェーハを熱処理することによりその結合を強固にしてＳＯＩウェーハとする技術である。この方法では、劈開面は良好な鏡面であり、ＳＯＩ層の膜厚の均一性も高いＳＯＩウェーハが比較的容易に得られている。
一方、このようなイオン注入剥離法でＳＯＩウェーハ等の結合ウェーハを作製すると、必然的に１枚の剥離ウェーハが副生されることになる。そしてこのイオン注入剥離法においては、この副生した剥離ウェーハを再生することによって、実質上１枚の半導体ウェーハを用いて複数枚のＳＯＩウェーハを得ることができるので、コストを大幅に下げることができるとしている。
【０００３】
しかし、ウェーハには一般的に面取りが行われ、同じ外径のウェーハを重ね合わせてもその周囲の全てが接触することはなく、イオン注入領域を劈開面として半導体ウェーハを薄膜状に剥離するとその周囲が剥離されずに残存し、副生される剥離ウェーハの周辺に段差が生じる不具合があった。また、剥離ウェーハの分離面にはイオン注入によるダメージ層が存在し、表面粗さが大きかったりするものであって、剥離ウェーハはそのままで使用できるようなものではなかった。従って、この剥離ウェーハを再生させるには、それらの段差やダメージ層を除去し、表面粗さを改善して再生させることが必要とされ、段差に残存するイオン注入層に起因するパーティクルの発生を防止することも必要とされた。
従来この種の剥離ウェーハの再生処理方法として、剥離ウェーハの分離面周囲の段差に残存するイオン注入層を面取り加工又はエッチングにより除去した後に、剥離した側のウェーハの主面を研磨する剥離ウェーハの再生処理方法が知られている（例えば、特許文献１参照）。この再生処理方法では、イオン注入層の除去方法が面取り加工等により行われるため、その面取り加工等により粗くなった面に対してその後いわゆる鏡面研磨（鏡面面取り加工）を施している。そしてこの剥離ウェーハの再生処理方法では、イオン注入層を除去することにより、イオン注入層が存在することに起因するパーティクルの発生を防止するとともに剥離ウェーハ表面のダメージ層を除去し、剥離ウェーハの表面粗さを改善できるようになっている。
【０００４】
【特許文献１】
特開２００１−１５５９７８号公報（請求項１、段落番号００３２、段落番号００５２）
【０００５】
【発明が解決しようとする課題】
しかし、上記従来の特許文献１に示された剥離ウェーハの再生処理方法では、イオン注入層を面取り加工又はエッチングにより除去した後に鏡面研磨を行っているため、剥離ウェーハの表面粗さを小さくできるけれども、剥離ウェーハを再生させるまでに要する時間が増大するとともに、研削による被加工物の取り代が比較的多くなって再生処理可能な回数が減少する不具合があった。
本発明の目的は、剥離ウェーハを再生させる際の加工時間を短縮して再生コストを低減させるとともに、再生時における取り代を減少させて再生回数を増加し得る剥離ウェーハの再生処理方法を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１に係る発明は、図１に示すように、半導体ウェーハ１３の主面が主平坦部１３ｄ及び主平坦部１３ｄの周囲に形成された面取り部１３ｃを有し、半導体ウェーハ１３の主平坦部１３ｄにのみイオンを注入して半導体ウェーハ１３内部にイオン注入領域１３ｂを形成し、半導体ウェーハ１３の主平坦部１３ｄを支持ウェーハ１４の主面に重ね合せて積層体１６を形成し、更に積層体１６を所定の温度で熱処理して半導体ウェーハ１３をイオン注入領域１３ｂで薄膜１７から分離することにより得られる厚肉の剥離ウェーハ１２を再生処理する方法である。
その特徴ある点は、半導体ウェーハ１３を上及び下チャック２１，２２により挟み込んで水平回転させ、研磨液２３を滴下しながら、周囲に凹溝２４ｂが形成された鼓状の砥石からなる研磨ローラ２４を回転させて半導体ウェーハ１３の周囲に接触させることにより、半導体ウェーハ１３の主平坦部１３ｄが面取り部１３ｃより突出してリング状段差１３ｅを有するように形成され、周囲に段差を生じないようにイオン注入領域１３ｂの全面で半導体ウェーハ１３を薄膜１７から分離して剥離ウェーハ１２を得るところにある。
【０００７】
この請求項１に記載された剥離ウェーハの再生処理方法では、イオン注入領域１３ｂの全面で半導体ウェーハ１３を薄膜１７から分離するので、剥離ウェーハ１２の分離面１２ａの周囲に段差が生じることはない。このため、段差に残存するイオン注入層を除去するために従来行われていた面取り加工又はエッチングを省くことができる。よって、この請求項１に係る発明では、剥離ウェーハを再生させる際の加工時間は従来より短縮され、再生コストを低減させるとともに、再生時における取り代１２ｃも減少して再生回数を増加させることができる。
また、面取り部１３ｃより主平坦部１３ｄが突出してリング状段差１３ｅを有するように半導体ウェーハ１３を形成するので、その主平坦部１３ｄの外径Ｄ₁は支持ウェーハ１４の外径Ｄ₂より小径になり、主平坦部１３ｄの全てが支持ウェーハ１４に接触するので、イオン注入領域１３ｂの全面で薄膜１７から半導体ウェーハ１３を比較的容易に分離することができる。
【０００８】
請求項２に係る発明は、請求項１に係る発明であって、更に図２に示すように、半導体ウェーハ１３が主平坦部１３ｄと面取り部１３ｃとの間にリング状平坦部１３ｆを更に有し、リング状平坦部１３ｆの幅ｗが０．１〜２ｍｍであることを特徴とする。
この請求項２に記載された剥離ウェーハの再生処理方法では、リング状平坦部１３ｆを形成することにより支持ウェーハ１４の外径Ｄ₂より小径の主平坦部１３ｄを形成することが容易になり、リング状平坦部１３ｆの幅ｗを０．１〜２ｍｍとすることにより、半導体ウェーハ１３の重ね合わせ面の全てを支持ウェーハ１４に接触させることができる。ここで、リング状平坦部１３ｆの幅ｗが０．１ｍｍ未満であると剥離ウェーハ１２の周囲に段差が生じる不具合があり、その幅ｗが２ｍｍを超えるとＳＯＩデバイス作成可能領域が狭くなる不具合がある。
【０００９】
請求項３に係る発明は、請求項２に係る発明であって、図２の拡大図に示すように、半導体ウェーハ１３の両主面にそれぞれ形成された両面取り部１３ｃ，１３ｇを結ぶ端面の中心ｐが半導体ウェーハ１３の厚さ方向の中心ｃから偏倚する偏倚量ｓが５０μｍ以下であることを特徴とする。
この請求項３に記載された剥離ウェーハの再生処理方法では、中心ｐを中心ｃに対して偏倚させることにより主平坦部１３ｄの形成を更に容易にする。ここで、その偏倚量ｓが５０μｍを超えると剥離ウェーハ１２のその後の研磨等における取り扱いが困難になる。
【００１０】
請求項４に係る発明は、請求項１ないし３いずれか１項に係る発明であって、リング状段差１３ｅが５〜１００μｍであることを特徴とする。
この請求項４に記載された剥離ウェーハの再生処理方法では、リング状段差１３ｅを５〜１００μｍにすることにより、主平坦部１３ｄにのみイオンを注入させてイオン注入領域１３ｂを形成することを可能にする。ここで、リング状段差１３ｅが５μｍ未満であると、再利用の回数が少なくなるという問題が生じる。また、そのリング状段差１３ｅが１００μｍを超えるとその段差１３ｅがだれ始めて、主平坦部１３ｄの全てを支持ウェーハ１４の主面に重ね合せることが困難になる。なお、このリング状段差１３ｅは１０〜５０μｍであることが更に好ましい。
【００１１】
請求項５に係る発明は、請求項１ないし４いずれか１項に係る発明であって、更に図３に示すように、剥離ウェーハ１２の分離面１２ａを研磨して再生ウェーハを得る工程を更に含み、研磨時における剥離ウェーハ１２の分離面１２ａにおける取り代１２ｃが０．２μｍ以上１μｍ以下であることを特徴とする。
この請求項５に記載された剥離ウェーハの再生処理方法では、図３（ｃ）に示す研磨時の取り代１２ｃを１μｍ以下にすることにより剥離ウェーハ１２を再生させる際の加工時間を短縮して再生コストを低減させるとともに、その再生回数を十分に増加させることができる。ここで、取り代１２ｃが１μｍを超えると、研磨面の平坦度が悪化する不具合があり、取り代１２ｃが０．２μｍ未満であると、分離面におけるダメージ領域を除去できない不具合がある。
【００１２】
請求項６に係る発明は、請求項５に係る発明であって、剥離ウェーハ１２の分離面１２ａを研磨して得られた再生ウェーハを酸化性雰囲気中９００℃〜１１００℃で熱処理することを特徴とする。
この請求項６に記載された剥離ウェーハの再生処理方法では、再生ウェーハ３２を熱処理することによりイオン注入時に生じた面取り部１３ｃにおけるダメージを緩和することができる。
【００１３】
請求項７に係る発明は、請求項１ないし６いずれか１項に係る発明であって、再生ウェーハ３２を半導体ウェーハ１３に用いることを特徴とする。
この請求項７に記載された剥離ウェーハの再生処理方法では、最初の半導体ウェーハ１３を比較的厚いものにしておくことにより再生ウェーハ３２を２回以上再利用することが可能になり、ＳＯＩウェーハの製造コストを更に低減することができる。
【００１４】
【発明の実施の形態】
次に本発明の実施の形態を図面に基づいて説明する。
図１に示すように、ＳＯＩウェーハ１１を製造するときに剥離ウェーハ１２が副次的に生成される。ＳＯＩウェーハ１１を製造するには、図１（ａ）に示すように、ボンドウェーハとしての半導体ウェーハ１３及びベースウェーハとしての支持ウェーハ１４を用意する。この実施の形態ではこれらのウェーハ１３、１４は、それぞれチョクラルスキー法で製造され、同一の直径と同一の厚さを有し、両主面の周囲には面取り部１３ｃ，１３ｇ，１４ａ，１４ｂがそれぞれ形成される。これらのウェーハ１３，１４は両面研磨された後、ＲＣＡ洗浄されたウェーハである。
【００１５】
但し、半導体ウェーハ１３の一方の主面には主平坦部１３ｄが形成され、その主平坦部１３ｄは周囲に形成された面取り部１３ｃより突出して周囲にリング状段差１３ｅを有するように形成される。主平坦部１３ｄが面取り部１３ｃより突出した半導体ウェーハ１３を作製するには、インゴットをスライスしたウェーハの周囲を面取り加工して面取り部１３ｃ，１３ｇを形成する際にリング状段差１３ｅを同時に形成する。ここで、ウェーハの周囲に面取り部１３ｃを形成する面取り装置２０を図２に示す。
【００１６】
図２に示す面取り装置は、インゴットをスライスしたウェーハ１０を上下より挟み込み、そのウェーハ１０を水平回転させる上及び下チャック２１，２２と、研磨剤２３を供給する配管２３ａと、ウェーハの周囲を研削して面取り部１３ｃ，１３ｇを形成する研磨ローラ２４から構成される。上及び下チャック２１，２２にはそれぞれ支軸２１ａ、２２ａが設けられ、図示しない回転モータに接続される。上及び下チャック２１，２２はウェーハ径より小径に構成され、ウェーハ１０を上下より挟み込むことにより、ウェーハ１０の周囲が露出する程度の大きさを有する。研磨ローラ２４は砥石からなり、鼓状に形成される。研磨ローラ２４には支軸２４ａが設けられ、図示しない回転モータにより回転し、ウェーハ１３の周囲に研磨ローラ２４表面が対向するように配置される。そして、研磨ローラ２４にはウェーハ１３の周囲を研削して面取り部１３ｃ，１３ｇとリング状段差１３ｅとを形成するような凹溝２４ｂが周囲に形成される。なお、配管２３ａはウェーハ面取り面に研磨剤２３を供給する位置に設けられる。
【００１７】
この面取り装置２０によりウェーハ１０の周囲に面取り部１３ｃとリング状段差１３ｅを形成するには、ウェーハ１０を上及び下チャック２１，２２により挟み込み、図示しない回転モータにより水平回転させる。そして、配管２３ａより研磨液２３を滴下しながら研磨ローラ２４を回転させてウェーハ１０の周囲に接触させ、その周囲を研磨ローラ２４により研削して面取り部１３ｃとリング状段差１３ｅとを形成する。その後、このウェーハ１０は、機械研磨（ラッピング）、エッチング、ＰＣＲ、鏡面研磨（ポリッシング）及び洗浄する工程がなされ、主平坦部１３ｄが面取り部１３ｃより突出してリング状段差１３ｅを有する半導体ウェーハ１３が製造される。
【００１８】
ここで、この実施の形態では、図２の拡大図に示すように、半導体ウェーハ１３は主平坦部１３ｄと面取り部１３ｃとの間にリング状平坦部１３ｆが形成される例を示し、そのリング状平坦部１３ｆの幅ｗは０．１〜２ｍｍの範囲内のものとされる。また、半導体ウェーハ１３の両主面にそれぞれ形成された両面取り部１３ｃ，１３ｇを結ぶ端面の中心ｐが半導体ウェーハ１３の厚さ方向の中心ｃから偏倚する偏倚量ｓが５０μｍ以下になるように両面取り部１３ｃが形成される。そして、リング状段差１３ｅ、即ち主平坦部１３ｄの厚さｔは５〜１００μｍの範囲になるように形成される。
【００１９】
図１（ａ）に戻って、このように製造された半導体ウェーハ１３は、先ず熱酸化することによりウェーハ１３の重ね合わせ面である主平坦部１３ｄに絶縁膜である酸化膜１３ａ（ＳｉＯ₂膜）を形成した後に、このウェーハ１３の主平坦部１３ｄに水素ガスイオンである水素イオン（Ｈ+）を３．０×１０¹⁶／ｃｍ²以上又は水素分子イオン（Ｈ²⁺）を１．５×１０¹⁶／ｃｍ²以上のドーズ量でイオン注入する（図１（ａ））。ここで、図１（ａ）中の符号１３ｂは水素ガスイオン又は水素分子イオンの注入により主平坦部１３ｄの内部に形成されたイオン注入領域であり、このイオン注入領域１３ｂは酸化膜１３ａに平行に、即ち半導体ウェーハ１３表面に平行に形成される。また水素ガスイオン（Ｈ⁺）の場合には、水素分子イオン（Ｈ²⁺）の場合の約２倍の注入量が必要である。なお、水素ガスイオン及び水素分子イオンの注入に代えて、或いは水素ガスイオン又は水素分子イオンの注入とともに、ヘリウムイオン（Ｈｅ+）を注入してもよい。この場合、ヘリウムイオンのドーズ量は０．５×１０¹⁶／ｃｍ²以上であることが好ましい。
【００２０】
次に図１（ｂ）に示される支持ウェーハ１４の主面に半導体ウェーハ１３の主平坦部１３ｄを酸化膜１３ａを介して室温で重ね合せて積層体１６を形成する（図１（ｃ））。この積層体１６を窒素（Ｎ₂）雰囲気中で５００〜８００℃の範囲に昇温し、この温度範囲に５〜３０分間保持して薄膜分離熱処理を行う。これにより半導体ウェーハ１３がイオン注入領域１３ｂのところで割れて上部の厚肉の剥離ウェーハ１２と下部の薄膜１７に分離する（図１（ｄ））。ここで、本発明の特徴ある点は、周囲に段差が生じないようにイオン注入領域１３ｂの全面で半導体ウェーハ１３を薄膜１７から分離して剥離ウェーハ１２を得るところにある。
【００２１】
次に上記半導体ウェーハ１３がイオン注入領域１３ｂで割れた積層体１６の温度を下げ、酸化膜１３ａを介して薄膜１７が積層された支持ウェーハ１４（以下、単に支持ウェーハ１４という）から剥離ウェーハ１２を取除く。上記支持ウェーハ１４を酸素（Ｏ₂）又は窒素（Ｎ₂）雰囲気中で９００〜１２００℃の範囲に昇温しこの温度範囲に３０〜１２０分間保持する熱処理を行う（図１（ｅ））。この熱処理は薄膜１７の支持ウェーハ１４への貼合せを強固にする熱処理である。更に支持ウェーハ１４の分離面をアニール処理するか又は研磨（タッチポリッシング）して平滑化する（図１（ｇ））。これにより支持ウェーハ１４はＳＯＩウェーハ１１となる。
【００２２】
一方、イオン注入領域１３ｂの全面で半導体ウェーハ１３を薄膜１７から分離するので、剥離ウェーハ１２周囲に段差が生じることはない。そしてこの剥離ウェーハ１２は、その分離面１２ａが研磨されて再生させる。なお、図３（ａ）に示すように、剥離ウェーハ１２の分離面１２ａと反対側の第２主面上に熱処理等で形成された酸化膜１２ｄが残存する場合には、剥離ウェーハ１２を研磨する前に、この剥離ウェーハ１２をフッ酸に浸漬するなどにより、図３（ｂ）に示すように、上記酸化膜１２ｄを除去しておくことが好ましい。
【００２３】
次にこの剥離ウェーハ１２を研磨する。この研磨は図示しない一般的な研磨装置において行われる。具体的には図示しない研磨装置の保持テーブルに剥離ウェーハ１２を載せて固定し、研磨液供給手段から研磨液を供給してこの研磨液を研磨布に含浸させる。この状態で保持テーブルを剥離ウェーハ１２とともに回転させ、研磨布ホルダを研磨布とともに回転させた後に、研磨布を圧接・回転手段により剥離ウェーハ１２の分離面１２ａに圧接して、剥離ウェーハ１２を研磨する。このとき従来段差が生じたときに行う砥石を用いた研削を行わないので、研削に伴うダメージがなく、図３（ｃ）に示す剥離ウェーハ１２の分離面１２ａにおける研磨時の取り代１２ｃを１μｍ以下とすることができる。更に上記剥離ウェーハ１２の表面を仕上げ研磨した後に、仕上げ洗浄される。仕上げ研磨には、不織布の基布の上にウレタン樹脂を発泡させたスェードタイプの仕上げ研磨布と、研磨砥粒の他にヘイズ抑制剤としての有機高分子が添加された仕上げ研磨剤とが使用される。このようにして剥離ウェーハ１２は再生処理されて図３（ｄ）に示す再生ウェーハ３２が得られる。
【００２４】
このように本発明の剥離ウェーハの再生処理方法では、面取り部１３ｃより突出させた主平坦部１３ｄにのみイオンを注入して半導体ウェーハ１３内部にイオン注入領域１３ｂを形成し、イオン注入領域１３ｂの全面で半導体ウェーハ１３を薄膜１７から分離して周囲に段差が生じない剥離ウェーハ１２を得るので、剥離ウェーハ１２の分離面周囲に生じる段差に残存するイオン注入層を除去するために従来行われていた面取り加工又はエッチングを省くことができる。従って、剥離ウェーハ１２の分離面１２ａを研磨するだけの比較的単純な作業により再生ウェーハ３２を得ることができ、得られた再生ウェーハ３２はダメージがなく研磨時の研磨代１２ｄが極めて少ないため、半導体ウェーハ１３又は支持ウェーハ１４として再利用できる回数が増大し、ＳＯＩウェーハ１１の製造コストを低減することができる。
【００２５】
【発明の効果】
以上述べたように、本発明によれば、半導体ウェーハを上及び下チャックにより挟み込んで水平回転させ、研磨液を滴下しながら、周囲に凹溝が形成された鼓状の砥石からなる研磨ローラを回転させて半導体ウェーハの周囲に接触させることにより、面取り部より突出させた主平坦部にのみイオンを注入して半導体ウェーハ内部にイオン注入領域を形成し、イオン注入領域の全面で半導体ウェーハを薄膜から分離して周囲に段差が生じない剥離ウェーハを得るので、剥離ウェーハの分離面周囲の段差に残存するイオン注入層を除去するために従来行われていた面取り加工又はエッチングを省くことができる。よって、その剥離ウェーハの分離面を直ちに研磨して再生ウェーハを得ることにより剥離ウェーハを再生させる際の加工時間は従来より著しく短縮され、その再生コストは低減され、再生時における取り代も減少して再生回数を増加させることができる。
【００２６】
また、主平坦部と面取り部との間にリング状平坦部が形成される場合には、そのリング状平坦部の幅が０．１〜２ｍｍであれば主平坦部の形成が容易になり、半導体ウェーハの両主面にそれぞれ形成された両面取り部を結ぶ端面の中心が半導体ウェーハの厚さ方向の中心から偏倚する偏倚量を５０μｍ以下にすれば主平坦部の形成が更に容易なる。一方、リング状段差が５〜１００μｍであれば、主平坦部にのみイオンを注入させてイオン注入領域を形成することが容易になる。
【００２７】
また、剥離ウェーハの分離面における研磨時の取り代を１μｍ以下にすれば、剥離ウェーハを再生させる際の加工時間は更に短縮して再生コストを低減させるとともに、その再生回数を十分に増加させることができる。そして、この再生ウェーハを支持ウェーハ又は半導体ウェーハに用いることにより、再生ウェーハを２回以上再利用することが可能になり、ＳＯＩウェーハの製造コストを更に低減することができる。
【図面の簡単な説明】
【図１】本発明実施形態の剥離ウェーハを含むＳＯＩウェーハの製造方法を工程順に示す図。
【図２】ウェーハの周囲を研削する装置を示す断面構成図。
【図３】その剥離ウェーハの分離面を研磨して再生ウェーハを得る工程を順に示す図。
【符号の説明】
１２剥離ウェーハ
１２ａ分離面
１２ｃ取り代
１３半導体ウェーハ
１３ｂイオン注入領域
１３ｃ，１３ｇ面取り部
１３ｄ主平坦部
１３ｅリング状段差
１３ｆリング状平坦部
１４支持ウェーハ
１６積層体
１７薄膜
３２再生ウェーハ
ｗリング状平坦部の幅
ｐ両面取り部を結ぶ端面の中心
ｃ半導体ウェーハの厚さ方向の中心
ｓ偏倚量[0001]
BACKGROUND OF THE INVENTION
In the present invention, a semiconductor wafer into which ions have been implanted is superposed on a support wafer to form a laminated body, and the laminated body is heat-treated to regenerate a thick release wafer separated from the thin film of the semiconductor wafer in the ion-implanted region. about the how to. More particularly, for manufacturing a wafer such as SOI (Silicon On Insulator) wafer, in a so-called ion implantation delamination method, but about the reproduction process how the layer transferred wafer to be replicated.
[0002]
[Prior art]
Conventionally, as a method for manufacturing an SOI wafer, ions are implanted into a main surface of a semiconductor wafer to form an ion implantation region inside the semiconductor wafer, and the main surface of the semiconductor wafer is overlaid on the main surface of a support wafer and stacked. There is known a method of manufacturing an SOI wafer by forming a body, further heat-treating the laminated body at a predetermined temperature, and peeling the ion-implanted wafer after bonding. Both the semiconductor wafer and the support wafer used in this method have the same diameter and the same thickness, and the semiconductor wafer is peeled into a thin film using the ion implantation region implanted into the main surface of the semiconductor wafer as a cleavage plane. In this technique, the support wafer is heat-treated together with the thin film to strengthen the bond to form an SOI wafer. In this method, an SOI wafer having a good mirror surface and a high uniformity in the thickness of the SOI layer can be obtained relatively easily.
On the other hand, when a bonded wafer such as an SOI wafer is manufactured by such an ion implantation separation method, one separation wafer is inevitably produced as a by-product. In this ion implantation separation method, by regenerating the by-product separation wafer, a plurality of SOI wafers can be obtained using substantially one semiconductor wafer, so that the cost can be greatly reduced. I can do it.
[0003]
However, the wafer is generally chamfered, and even if the wafers with the same outer diameter are stacked, the entire periphery does not come into contact with each other. There was a problem that the periphery remained without being peeled, and a step was generated around the peeled wafer produced as a by-product. Further, a damage layer due to ion implantation exists on the separation surface of the separation wafer, and the surface roughness is large, and the separation wafer cannot be used as it is. Therefore, in order to regenerate this exfoliated wafer, it is necessary to remove those steps and damaged layers, improve the surface roughness and regenerate, and the generation of particles due to the ion implantation layer remaining on the steps is reduced. It was also necessary to prevent.
Conventionally, as a method for reclaiming a peeled wafer of this type, a peeled wafer that polishes the main surface of the peeled wafer after removing the ion implantation layer remaining on the step around the separation surface of the peeled wafer by chamfering or etching. A reproduction processing method is known (see, for example, Patent Document 1). In this regeneration processing method, since the ion implantation layer is removed by chamfering or the like, the surface roughened by the chamfering or the like is then subjected to so-called mirror polishing (mirror chamfering). In this separation wafer reclaim processing method, by removing the ion implantation layer, the generation of particles due to the presence of the ion implantation layer is prevented, and the damage layer on the surface of the separation wafer is removed. Roughness can be improved.
[0004]
[Patent Document 1]
JP 2001-155978 A (Claim 1, paragraph number 0032, paragraph number 0052)
[0005]
[Problems to be solved by the invention]
However, in the conventional method for reclaiming a peeled wafer shown in Patent Document 1, mirror polishing is performed after the ion-implanted layer is removed by chamfering or etching, so that the surface roughness of the peeled wafer can be reduced. As a result, the time required to regenerate the peeled wafer is increased, and the machining allowance for grinding is relatively increased, resulting in a decrease in the number of times the reprocessing can be performed.
An object of the present invention, as well as to reduce the shorter to play cost processing time required to regenerate the layer transferred wafer, providing a reproduction process how a layer transferred wafer capable of increasing the number of plays by decreasing the allowance at the time of reproduction There is to do.
[0006]
[Means for Solving the Problems]
In the invention according to claim 1, as shown in FIG. 1, the main surface of the semiconductor wafer 13 has a main flat portion 13d and a chamfered portion 13c formed around the main flat portion 13d. Ions are implanted only into the portion 13d to form an ion implantation region 13b inside the semiconductor wafer 13, and the laminated body 16 is formed by superimposing the main flat portion 13d of the semiconductor wafer 13 on the main surface of the support wafer 14. This is a method of reprocessing the thick release wafer 12 obtained by heat-treating the body 16 at a predetermined temperature and separating the semiconductor wafer 13 from the thin film 17 at the ion implantation region 13b.
The characteristic point is that the semiconductor wafer 13 is sandwiched between the upper and lower chucks 21 and 22 and rotated horizontally, and the polishing liquid 23 is dropped, and a polishing roller 24 made of a drum-shaped grindstone having a concave groove 24b formed around it. Is rotated and brought into contact with the periphery of the semiconductor wafer 13 so that the main flat portion 13d of the semiconductor wafer 13 protrudes from the chamfered portion 13c and has a ring-shaped step 13e, and ions are formed so as not to generate a step around the periphery. The separation wafer 12 is obtained by separating the semiconductor wafer 13 from the thin film 17 over the entire surface of the implantation region 13b.
[0007]
In the separation wafer regeneration processing method according to the first aspect, since the semiconductor wafer 13 is separated from the thin film 17 over the entire surface of the ion implantation region 13b, no step is generated around the separation surface 12a of the separation wafer 12. . For this reason, the chamfering process or etching conventionally performed in order to remove the ion implantation layer remaining in the step can be omitted. Therefore, in the invention according to the first aspect, the processing time for regenerating the peeled wafer is shortened compared to the conventional method, and the regenerating cost can be reduced, and the machining allowance 12c at the time of regenerating can be decreased to increase the number of times of regenerating. it can.
Further, since the main flat portion 13d from the chamfered portion 13c is formed a semiconductor wafer 13 so as to have a ring-shaped stepped 13e projects, the main outer diameter D ₁ of the flat portion 13d is smaller than the outer diameter D ₂ of the support wafer 14 Thus, since all of the main flat portion 13d is in contact with the support wafer 14, the semiconductor wafer 13 can be relatively easily separated from the thin film 17 over the entire surface of the ion implantation region 13b.
[0008]
The invention according to claim 2 is the invention according to claim 1, wherein the semiconductor wafer 13 further includes a ring-shaped flat portion 13f between the main flat portion 13d and the chamfered portion 13c, as shown in FIG. The width w of the ring-shaped flat portion 13f is 0.1 to 2 mm.
This peel wafer reproduction processing method according to claim 2, makes it easy to form the main flat portion 13d of smaller diameter than the outer diameter D ₂ of the support wafer 14 by forming a ring-shaped flat portion 13f, By setting the width w of the ring-shaped flat portion 13 f to 0.1 to 2 mm, the entire overlapping surface of the semiconductor wafer 13 can be brought into contact with the support wafer 14. Here, when the width w of the ring-shaped flat portion 13f is less than 0.1 mm, there is a problem that a step is generated around the peeled wafer 12, and when the width w exceeds 2 mm, the SOI device creation area is narrowed. is there.
[0009]
The invention according to claim 3 is the invention according to claim 2, and as shown in the enlarged view of FIG. 2, the end face connecting the double-sided chamfers 13 c and 13 g respectively formed on both main surfaces of the semiconductor wafer 13. A deviation amount s in which the center p deviates from the center c in the thickness direction of the semiconductor wafer 13 is 50 μm or less.
In the method for reclaiming a peeled wafer according to the third aspect, the main flat portion 13d is further easily formed by biasing the center p with respect to the center c. Here, when the deviation amount s exceeds 50 μm, it becomes difficult to handle the peeled wafer 12 in subsequent polishing or the like.
[0010]
The invention according to claim 4 is the invention according to any one of claims 1 to 3, wherein the ring-shaped step 13e is 5 to 100 μm.
According to the fourth aspect of the present invention, it is possible to form the ion implantation region 13b by implanting ions only into the main flat portion 13d by setting the ring-shaped step 13e to 5 to 100 μm. To. Here, if the ring-shaped step 13e is less than 5 μm, there arises a problem that the number of reuses is reduced. Further, when the ring-shaped step 13e exceeds 100 μm, the step 13e starts to be drooped, and it becomes difficult to superimpose all the main flat portions 13d on the main surface of the support wafer 14. The ring-shaped step 13e is more preferably 10 to 50 μm.
[0011]
The invention according to claim 5 is the invention according to any one of claims 1 to 4, further comprising the step of polishing the separation surface 12 a of the release wafer 12 to obtain a reclaimed wafer, as shown in FIG. 3. In addition, the machining allowance 12c on the separation surface 12a of the release wafer 12 during polishing is 0.2 μm or more and 1 μm or less.
In the method for reclaiming a peeled wafer described in claim 5, the processing time for reclaiming the peeled wafer 12 is shortened by setting the machining allowance 12c at the time of polishing shown in FIG. 3C to 1 μm or less. It is possible to reduce the reproduction cost and sufficiently increase the number of reproductions. Here, when the machining allowance 12c exceeds 1 μm, there is a problem that the flatness of the polished surface is deteriorated, and when the machining allowance 12c is less than 0.2 μm, there is a problem that the damaged region on the separation surface cannot be removed.
[0012]
The invention according to claim 6 is the invention according to claim 5, wherein the reclaimed wafer obtained by polishing the separation surface 12 a of the release wafer 12 is heat-treated at 900 ° C. to 1100 ° C. in an oxidizing atmosphere. And
In the method for reclaiming a peeled wafer according to the sixth aspect of the present invention, damage to the chamfered portion 13c caused at the time of ion implantation can be reduced by heat treating the reclaimed wafer 32.
[0013]
The invention according to claim 7 is the invention according to any one of claims 1 to 6, wherein the recycled wafer 32 is used for the semiconductor wafer 13.
In the method for reclaiming a peeled wafer according to the seventh aspect, by making the first semiconductor wafer 13 relatively thick, the reclaimed wafer 32 can be reused twice or more. Ru can be further reduced manufacturing cost.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
As shown in FIG. 1, when the SOI wafer 11 is manufactured, a separation wafer 12 is generated as a secondary. To manufacture the SOI wafer 11, a semiconductor wafer 13 as a bond wafer and a support wafer 14 as a base wafer are prepared as shown in FIG. In this embodiment, these wafers 13 and 14 are respectively manufactured by the Czochralski method, have the same diameter and the same thickness, and chamfered portions 13c, 13g, 14a, and 14b around both main surfaces. Are formed respectively. These wafers 13 and 14 are RCA cleaned wafers after being polished on both sides.
[0015]
However, a main flat portion 13d is formed on one main surface of the semiconductor wafer 13, and the main flat portion 13d is formed so as to protrude from a chamfered portion 13c formed in the periphery and to have a ring-shaped step 13e in the periphery. . In order to manufacture the semiconductor wafer 13 in which the main flat portion 13d protrudes from the chamfered portion 13c, the ring-shaped step 13e is simultaneously formed when chamfering the periphery of the wafer sliced from the ingot to form the chamfered portions 13c and 13g. . Here, FIG. 2 shows a chamfering device 20 for forming a chamfered portion 13c around the wafer.
[0016]
The chamfering apparatus shown in FIG. 2 sandwiches a wafer 10 sliced from an ingot from above and below, and rotates the wafer 10 horizontally and upper and lower chucks 21 and 22, a pipe 23a for supplying an abrasive 23, and grinding around the wafer. Thus, the polishing roller 24 is formed with the chamfered portions 13c and 13g. The upper and lower chucks 21 and 22 are provided with support shafts 21a and 22a, respectively, and are connected to a rotation motor (not shown). The upper and lower chucks 21 and 22 are configured to have a diameter smaller than the wafer diameter, and have a size such that the periphery of the wafer 10 is exposed by sandwiching the wafer 10 from above and below. The polishing roller 24 is made of a grindstone and has a drum shape. The polishing roller 24 is provided with a support shaft 24a, and is rotated by a rotation motor (not shown) so that the surface of the polishing roller 24 faces the periphery of the wafer 13. The polishing roller 24 is formed with a groove 24b around the wafer 13 so as to form chamfered portions 13c, 13g and a ring-shaped step 13e. The pipe 23a is provided at a position where the abrasive 23 is supplied to the wafer chamfered surface.
[0017]
In order to form the chamfered portion 13c and the ring-shaped step 13e around the wafer 10 by the chamfering device 20, the wafer 10 is sandwiched between the upper and lower chucks 21 and 22 and horizontally rotated by a rotation motor (not shown). Then, the polishing roller 24 is rotated while dropping the polishing liquid 23 from the pipe 23a to contact the periphery of the wafer 10, and the periphery is ground by the polishing roller 24 to form the chamfered portion 13c and the ring-shaped step 13e. Thereafter, the wafer 10 is subjected to mechanical polishing (lapping), etching, PCR, mirror polishing (polishing) and cleaning steps, and a semiconductor wafer 13 having a ring-shaped step 13e with the main flat portion 13d protruding from the chamfered portion 13c is obtained. Manufactured.
[0018]
Here, in this embodiment, as shown in the enlarged view of FIG. 2, the semiconductor wafer 13 shows an example in which a ring-shaped flat portion 13f is formed between the main flat portion 13d and the chamfered portion 13c. The width w of the flat portion 13f is in the range of 0.1 to 2 mm. Further, the deviation amount s in which the center p of the end face connecting the double-sided chamfers 13c and 13g formed on both main surfaces of the semiconductor wafer 13 from the center c in the thickness direction of the semiconductor wafer 13 is 50 μm or less. A double-sided part 13c is formed. The ring-shaped step 13e, that is, the thickness t of the main flat portion 13d is formed to be in the range of 5 to 100 μm.
[0019]
Referring back to FIG. 1A, the semiconductor wafer 13 manufactured in this way is first thermally oxidized, whereby an oxide film 13a (SiO ₂ film) that is an insulating film is formed on the main flat portion 13d that is the overlapping surface of the wafer 13. ) Is formed, hydrogen ions (H +) as hydrogen gas ions of 3.0 × 10 ¹⁶ / cm ² or more or hydrogen molecular ions (H ²⁺ ) of 1.5 or more are formed on the main flat portion 13d of the wafer 13. Ion implantation is performed with a dose amount of × 10 ¹⁶ / cm ² or more (FIG. 1A). Here, reference numeral 13b in FIG. 1 (a) denotes an ion implantation region formed in the main flat portion 13d by implantation of hydrogen gas ions or hydrogen molecular ions, and this ion implantation region 13b is parallel to the oxide film 13a. That is, it is formed parallel to the surface of the semiconductor wafer 13. Further, in the case of hydrogen gas ions (H ⁺ ), an injection amount that is about twice that of hydrogen molecular ions (H ²⁺ ) is required. Instead of hydrogen gas ions and hydrogen molecular ions, helium ions (He +) may be implanted together with hydrogen gas ions or hydrogen molecular ions. In this case, the dose of helium ions is preferably 0.5 × 10 ¹⁶ / cm ² or more.
[0020]
Next, the main surface of the support wafer 14 shown in FIG. 1B is overlapped with the main flat portion 13d of the semiconductor wafer 13 through the oxide film 13a at room temperature to form a laminate 16 (FIG. 1C). . The laminated body 16 is heated to a temperature of 500 to 800 ° C. in a nitrogen (N ₂ ) atmosphere, and kept in this temperature range for 5 to 30 minutes to perform a thin film separation heat treatment. As a result, the semiconductor wafer 13 is broken at the ion implantation region 13b and separated into an upper thick release wafer 12 and a lower thin film 17 (FIG. 1D). Here, the characteristic point of the present invention is that the separation wafer 12 is obtained by separating the semiconductor wafer 13 from the thin film 17 over the entire surface of the ion implantation region 13b so as not to cause a step in the periphery.
[0021]
Next, the temperature of the laminated body 16 in which the semiconductor wafer 13 is broken in the ion implantation region 13b is lowered, and the separation wafer 12 is separated from the support wafer 14 (hereinafter simply referred to as the support wafer 14) on which the thin film 17 is laminated via the oxide film 13a. Remove. The support wafer 14 is heated to 900 to 1200 ° C. in an oxygen (O ₂ ) or nitrogen (N ₂ ) atmosphere, and heat treatment is performed for 30 to 120 minutes in this temperature range (FIG. 1E). This heat treatment is a heat treatment for strengthening the bonding of the thin film 17 to the support wafer 14. Further, the separation surface of the support wafer 14 is annealed or polished (touch polishing) to be smoothed (FIG. 1 (g)). As a result, the support wafer 14 becomes the SOI wafer 11.
[0022]
On the other hand, since the semiconductor wafer 13 is separated from the thin film 17 over the entire surface of the ion implantation region 13b, no step is generated around the separation wafer 12. Then, the separation wafer 12 is regenerated by polishing the separation surface 12a. As shown in FIG. 3A, when the oxide film 12d formed by heat treatment or the like remains on the second main surface opposite to the separation surface 12a of the separation wafer 12, the separation wafer 12 is polished. Before the step, it is preferable to remove the oxide film 12d as shown in FIG. 3B by immersing the peeled wafer 12 in hydrofluoric acid.
[0023]
Next, the release wafer 12 is polished. This polishing is performed in a general polishing apparatus (not shown). Specifically, the peeling wafer 12 is mounted and fixed on a holding table of a polishing apparatus (not shown), the polishing liquid is supplied from the polishing liquid supply means, and the polishing cloth is impregnated with the polishing cloth. In this state, the holding table is rotated together with the peeling wafer 12 and the polishing cloth holder is rotated together with the polishing cloth. Then, the polishing cloth is pressed against the separation surface 12a of the peeling wafer 12 by pressure contact / rotation means to polish the peeling wafer 12. To do. At this time, since grinding using a grindstone that is performed when a level difference is generated is not performed, there is no damage due to grinding, and a removal allowance 12c at the time of polishing on the separation surface 12a of the separation wafer 12 shown in FIG. It can be as follows. Further, the surface of the release wafer 12 is finish-polished and then subjected to finish cleaning. For finish polishing, use a suede type finish polishing cloth in which urethane resin is foamed on a non-woven fabric base fabric, and a finishing abrasive with an organic polymer added as a haze inhibitor in addition to abrasive grains. Is done. In this way, the layer transferred wafer 12 is reproduction processing reproduction wafer 32 shown in Fig. 3 (d) is obtained.
[0024]
As described above, in the separation wafer reclaim processing method of the present invention, ions are implanted only into the main flat portion 13d protruding from the chamfered portion 13c to form the ion implantation region 13b inside the semiconductor wafer 13, and the ion implantation region 13b is formed. In order to separate the semiconductor wafer 13 from the thin film 17 over the entire surface to obtain a peeled wafer 12 that does not generate a step around the surface, it has been conventionally performed to remove the ion implantation layer remaining on the step formed around the separation surface of the peeled wafer 12. Therefore, chamfering or etching can be omitted. Accordingly, the reclaimed wafer 32 can be obtained by a relatively simple operation of only polishing the separation surface 12a of the release wafer 12, and the obtained reclaimed wafer 32 is not damaged and has a very small polishing allowance 12d during polishing. The number of times that the semiconductor wafer 13 or the support wafer 14 can be reused increases, and the manufacturing cost of the SOI wafer 11 can be reduced.
[0025]
【The invention's effect】
As described above, according to the present invention, a polishing roller composed of a drum-shaped grindstone having a concave groove formed in the periphery thereof while a semiconductor wafer is sandwiched between upper and lower chucks and horizontally rotated and the polishing liquid is dropped. By rotating and contacting the periphery of the semiconductor wafer, ions are implanted only into the main flat portion protruding from the chamfered portion to form an ion implantation region inside the semiconductor wafer, and the semiconductor wafer is thinned over the entire surface of the ion implantation region. Therefore, a chamfering process or etching that has been conventionally performed to remove the ion-implanted layer remaining on the step around the separation surface of the separation wafer can be omitted. Therefore, the processing time for reclaiming the peeled wafer by reclaiming the separated wafer immediately by polishing the separation surface of the peeled wafer is remarkably shortened compared to the conventional method, the reclaiming cost is reduced, and the allowance for reclaiming is reduced To increase the number of playbacks.
[0026]
Further, when a ring-shaped flat portion is formed between the main flat portion and the chamfered portion, the main flat portion can be easily formed if the width of the ring-shaped flat portion is 0.1 to 2 mm. If the amount of deviation in which the center of the end face connecting the double-sided portions formed on both main surfaces of the semiconductor wafer is deviated from the center in the thickness direction of the semiconductor wafer is 50 μm or less, the formation of the main flat portion becomes easier. On the other hand, if the ring-shaped step is 5 to 100 [mu] m, it becomes easy to form an ion implantation region by implanting ions only into the main flat portion.
[0027]
In addition, if the removal allowance at the time of polishing on the separation surface of the peeled wafer is 1 μm or less, the processing time for reclaiming the peeled wafer will be further shortened to reduce the regeneration cost and increase the number of times of regeneration sufficiently. Can do. Then, by using this playback wafer support wafer or semiconductor wafer, it is possible to re-use more than 2 times the playback wafer, Ru can further reduce the manufacturing cost of the SOI wafer.
[Brief description of the drawings]
FIG. 1 is a view showing a manufacturing method of an SOI wafer including a separation wafer according to an embodiment of the present invention in the order of steps.
FIG. 2 is a cross-sectional configuration diagram showing an apparatus for grinding the periphery of a wafer.
FIGS. 3A and 3B are diagrams sequentially illustrating a process of obtaining a reclaimed wafer by polishing the separation surface of the peeled wafer. FIGS.
[Explanation of symbols]
12 Separation wafer 12a Separation surface 12c Cutting allowance 13 Semiconductor wafer 13b Ion implantation region 13c, 13g Chamfered portion 13d Main flat portion 13e Ring-shaped step 13f Ring-shaped flat portion 14 Support wafer 16 Laminate 17 Thin film 32 Recycled wafer w Ring-shaped flat portion Width p Center of end face connecting double-sided chamfer c Center of semiconductor wafer thickness s Deviation

Claims

The main surface of the semiconductor wafer (13) has a main flat portion (13d) and a chamfered portion (13c) formed around the main flat portion (13d), and ions are formed on the main surface of the semiconductor wafer (13). To form an ion implantation region (13b) inside the semiconductor wafer (13), and the main flat portion (13d) of the semiconductor wafer (13) is stacked on the main surface of the support wafer (14). A thickness obtained by forming the body (16) and further heat-treating the laminate (16) at a predetermined temperature to separate the semiconductor wafer (13) from the thin film (17) in the ion implantation region (13b). A method for reclaiming a meat release wafer (12),
The semiconductor wafer (13) is sandwiched between upper and lower chucks (21, 22), horizontally rotated, and comprises a drum-shaped grindstone in which concave grooves (24b) are formed while dropping a polishing liquid (23). By rotating the polishing roller (24) and bringing it into contact with the periphery of the semiconductor wafer (13), the main flat portion (13d) of the semiconductor wafer (13) protrudes from the chamfered portion (13c) to form a ring-shaped step ( 13e)
Separating the semiconductor wafer (13) from the thin film (17) over the entire surface of the ion implantation region (13b) so as not to cause a step in the periphery, thereby obtaining a separated wafer (12). Method.

The semiconductor wafer (13) further has a ring-shaped flat portion (13f) between the main flat portion (13d) and the chamfered portion (13c), and the width (w) of the ring-shaped flat portion (13f) is 0. The method for reclaiming a peeled wafer according to claim 1, which is 1 to 2 mm.

A deviation in which the center (p) of the end face connecting the double-sided chamfers (13c, 13g) formed on both main surfaces of the semiconductor wafer (13) is deviated from the thickness direction center (c) of the semiconductor wafer (13). The method for reclaiming a peeled wafer according to claim 2, wherein the amount (s) is 50 µm or less.

The method for reclaiming a peeled wafer according to any one of claims 1 to 3, wherein the ring-shaped step (13e) is 5 to 100 µm.

The method further includes a step of polishing the separation surface (12a) of the separation wafer (12) to obtain a reclaimed wafer, and a removal allowance (12c) on the separation surface (12a) of the separation wafer (12) during polishing is 0.2 μm or more 1 The method for reclaiming a peeled wafer according to any one of claims 1 to 4, wherein the thickness is 0.0 µm or less.

The method for reclaiming a peeled wafer according to claim 5, wherein the reclaimed wafer obtained by polishing the separation surface (12a) of the peeled wafer (12) is heat-treated at 900 ° C to 1100 ° C in an oxidizing atmosphere.

The method for reclaiming a peeled wafer according to any one of claims 1 to 6, wherein the reclaimed wafer (32) is used as a semiconductor wafer (13).