JP4403318B2

JP4403318B2 - Nonvolatile semiconductor memory cell and data writing method in nonvolatile semiconductor memory cell

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Publication number: JP4403318B2
Application number: JP8342198A
Authority: JP
Inventors: 毅大岸
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-03-30
Filing date: 1998-03-30
Publication date: 2010-01-27
Anticipated expiration: 2018-03-30
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Description

【０００１】
【発明の属する技術分野】
本発明は、浮遊ゲート及び制御ゲートを有する、電気的書き換えが可能なメモリ素子から構成された不揮発性半導体メモリセル、及びかかる不揮発性半導体メモリセルにおけるデータ書き込み方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭとして知られている不揮発性半導体メモリセルの一種に、高集積化が可能なＮＡＮＤストリング型不揮発性半導体メモリセル（以下、ＮＡＮＤストリングと略称する）がある。ＮＡＮＤストリングを構成する各メモリ素子は、基体（より具体的には、ｐ型半導体基板内、若しくは、ｐ型ウエル内）に形成されており、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート（フローティングゲートあるいは電荷蓄積電極とも呼ばれる）、及び制御ゲート（コントロールゲートあるいは制御電極とも呼ばれる）を有する。そして、ＮＡＮＤストリングにおいては、メモリ素子の一方のソース／ドレイン領域を、隣接するメモリ素子の他方のソース／ドレイン領域と共有化させることによって、複数のメモリ素子が直列接続されている。また、ＮＡＮＤストリングの一端のメモリ素子は、第１の選択トランジスタを介してビット線に接続されており、ＮＡＮＤストリングの他端のメモリ素子は、第２の選択トランジスタを介して共通ソース線に接続されている。尚、複数のＮＡＮＤストリングが列方向に配設され、制御ゲートは、行方向に配設されたワード線に接続されている。
【０００３】
従来のＮＡＮＤストリングにおけるメモリ素子へのデータ書き込み動作の概要を、以下、説明する。
【０００４】
ＮＡＮＤストリングにおいて、データは、ビット線から最も離れた位置に位置するメモリ素子から順に書き込まれる。データ書き込み動作においては、データを書き込むべきメモリ素子（以下、便宜上、選択メモリ素子と呼ぶ）の制御ゲートに高電位Ｖ_PP（例えば約２０ボルト）を印加する。かかるメモリ素子以外のメモリ素子（以下、便宜上、非選択メモリ素子と呼ぶ）の制御ゲートには中間電位Ｖ_PPm（例えば約１０ボルト）を印加する。一方、ビット線に、例えば０ボルトを印加する。そして、第１の選択トランジスタを導通させ、第２の選択トランジスタを非導通状態とすると、ビット線の電位はメモリ素子のソース／ドレイン領域へと転送される。そして、選択メモリ素子においては、制御電極とチャネル形成領域との間の電位差に基づき、チャネル形成領域から浮遊ゲートへの電子の注入が生じる。その結果、選択メモリ素子の閾値電圧が当初の負から正方向にシフトし、データが選択メモリ素子に書き込まれる。一方、非選択メモリ素子においては、制御電極とチャネル形成領域との間には大きな電位差が生ぜず、チャネル形成領域から浮遊ゲートへの電子の注入は生じない。その結果、選択メモリ素子の閾値電圧が当初の値から変化せず、当初のデータが非選択メモリ素子に保持される。
【０００５】
ワード線は他のＮＡＮＤストリングと共通化されている。従って、選択メモリ素子の制御ゲートに接続されたワード線に接続された他のＮＡＮＤストリング（以下、このようなＮＡＮＤストリングを、他のＮＡＮＤストリングと呼ぶ）におけるメモリ素子（以下、このようなメモリ素子を、他の選択メモリ素子と呼ぶ）の制御ゲートにも、高電位Ｖ_PPが印加される。かかる他の選択メモリ素子にデータを書き込んではならない場合には、他のＮＡＮＤストリングに接続されているビット線に中間電位Ｖ_m（例えば約１０ボルト）を印加する。これによって、他の選択メモリ素子においては、制御電極とチャネル形成領域との間には大きな電位差が生ぜず、チャネル形成領域から浮遊ゲートへの電子の注入が生じない。従って、他の選択メモリ素子にデータが書き込まれず、当初のデータが保持される。
【０００６】
あるいは又、他のＮＡＮＤストリングにおいて、第１及び第２の選択トランジスタを非導通状態として、ＮＡＮＤストリングをビット線から切り離し（即ち、浮遊状態とし）、チャネル結合容量を介して、ワード線に印加された高電位Ｖ_PPによってチャネル形成領域における電位を上昇させる方法も知られている。尚、このような方法はセルフ・ブースト法とも呼ばれている。これによって、他の選択メモリ素子において、制御電極とチャネル形成領域との間には大きな電位差が生ぜず、他の選択メモリ素子にはデータが書き込まれない。
【０００７】
【発明が解決しようとする課題】
ビット線に中間電位Ｖ_mを印加する従来の方法においては、各ビット線毎に設けられ、センスアンプ等から構成されたコラム回路によってビット線に印加すべき中間電位Ｖ_mを供給する必要があり、そのために、コラム回路には高耐圧のトランジスタを用いなければならない。然るに、このような高耐圧のトランジスタを設けるためには広い面積が必要とされ、不揮発性半導体メモリセルの面積縮小化を図ることが困難である。
【０００８】
一方、セルフ・ブースト法においては、ワード線の電位とチャネル形成領域の電位との比は、メモリ素子構造によって決定されるチャネル結合容量や、ＮＡＮＤストリングを構成する他のメモリ素子の閾値電圧に依存する。それ故、チャネル形成領域における電位の制御が難しく、ディスターブ耐性の劣化が生じ易いといった問題がある。
【０００９】
従って、本発明の目的は、コラム回路を高耐圧のトランジスタで構成する必要がなく、回路面積の縮小化を図ることができ、しかも、メモリ素子構造や、例えばＮＡＮＤストリングを構成する他のメモリ素子の閾値電圧に依存することなく、メモリ素子へのデータ書き込みに際してチャネル形成領域における電位を確実に制御し得る不揮発性半導体メモリセル、及びかかる不揮発性半導体メモリセルにおけるデータ書き込み方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するための本発明の不揮発性半導体メモリセルは、
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、並びに、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
を有する不揮発性半導体メモリセルであって、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を備えていることを特徴とする。
【００１１】
上記の目的を達成するための本発明の不揮発性半導体メモリセルにおけるデータ書き込み方法は、
（イ）基体に形成され、ソース／ドレイン領域、チャネル形成領域、浮遊ゲート、及び制御ゲートを有する、電気的書き換えが可能なメモリ素子、
（ロ）該制御ゲートに接続されたワード線、
（ハ）一方のソース／ドレイン領域に接続されたビット線、
（ニ）メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電するための充電手段、
（ホ）メモリ素子へのデータの書き込みの可否に応じてビット線に充電された電荷の放電を制御するための放電制御手段、並びに、
（ヘ）ビット線と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段、
を有する不揮発性半導体メモリセルにおけるデータ書き込み方法であって、
（Ａ）メモリ素子へのデータ書き込みに際して、導通制御手段及び放電制御手段の作動に基づきビット線とメモリ素子とを非導通とした状態で、充電手段によって基体を介してビット線に電荷を充電し、
（Ｂ）次いで、導通制御手段及び放電制御手段の作動に基づき、メモリ素子へのデータの書き込みを行う場合にはビット線に充電された電荷を放電した後、ビット線とメモリ素子とを導通させて、ビット線を介してソース／ドレイン領域に所定の電位を印加し、メモリ素子へのデータの書き込みを行わない場合にはビット線に充電された電荷を放電しない状態で、ビット線とメモリ素子とを導通させて、電荷の充電によるビット線の電位に基づく電位をソース／ドレイン領域に印加し、
（Ｃ）その後、ワード線に所定の書き込み電位を印加することを特徴とする。
【００１２】
本発明の不揮発性半導体メモリセルあるいは不揮発性半導体メモリセルにおけるデータ書き込み方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）においては、充電手段は、基体を昇圧する昇圧回路と、基体の表面領域に形成され、一端がビット線に接続されたダイオードから成り、放電制御手段はビット線に設けられたスイッチ用トランジスタから成り、導通制御手段は一方のソース／ドレイン領域とビット線との間に設けられた選択トランジスタから成る構成とすることができる。この場合、昇圧回路は、基体を昇圧することによってメモリ素子に記憶されたデータを消去するための回路を兼用しており、該回路は、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するために基体に印加すべき電位と、メモリ素子からのデータの消去に際して基体に印加すべき電位とを切り替えるための切替手段を備えている構成とすることが、回路構成の簡素化の面から好ましい。
【００１３】
本発明においては、ビット線への電荷の充電は、ビット線、ワード線、及びビット線とワード線との間に形成された絶縁層によって形成されたキャパシタに基づき行われる構成とすることができ、あるいは又、ビット線の上方に第２の絶縁層を介して電極が形成されており、ビット線への電荷の充電は、ビット線、電極、及び第２の絶縁層によって形成されたキャパシタに基づき行われる構成とすることもできる。
【００１４】
本発明における基体としては、ｐ型半導体基板、若しくは、ｐ型ウエルを挙げることができる。尚、ｐ型ウエルは、ｎ型半導体基板内に形成されていてもよいし、ｐ型半導体基板内に形成されたｎ型ウエル内に形成されていてもよい。また、不揮発性半導体メモリセルの全てが１つのｐ型ウエル内に形成されていてもよいし、複数のｐ型ウエル内に複数の不揮発性半導体メモリセルを形成してもよい。
【００１５】
本発明における不揮発性半導体メモリセルの構造として、ＥＥＰＲＯＭの一種であるＤＩＮＯＲ型やＡＮＤ型、あるいはＮＡＮＤ型不揮発性半導体メモリセルを挙げることができる。ＮＡＮＤ型不揮発性半導体メモリセルの場合、複数のメモリ素子が直列接続されたＮＡＮＤストリングが構成され、ＮＡＮＤストリングの一端のメモリ素子の一方のソース／ドレイン領域は、前記導通制御手段を介してビット線に接続されている。また、ＮＡＮＤ型不揮発性半導体メモリセルの場合、浮遊ゲートへの電子の注入、浮遊ゲートからの電子の引き抜きにより、データの書き込み、消去が行われ、データ書き込み動作及び消去動作はファウラー・ノルドハイム（Fowler-Nordheim）・トンネル現象に基づき行われる。尚、データ消去動作とは、複数のメモリ素子の閾値電圧を一括して所定の状態に変えることを意味し、データ書き込み動作とは、選択メモリ素子の閾値電圧をもう１つの所定の状態に変えることを意味する。
【００１６】
本発明においては、メモリ素子へのデータ書き込みに際して、基体を介してビット線に電荷を充電し、必要に応じて、かかる電荷の充電によるビット線の電位に基づく電位をソース／ドレイン領域に印加するので、コラム回路に高耐圧のトランジスタを用いる必要がないし、メモリ素子構造等に依存することなくチャネル形成領域における電位を確実に制御することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００１８】
（実施の形態１）
実施の形態１に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図を図１に示し、原理的な等価回路図を図２に示す。この不揮発性半導体メモリセルは、複数のメモリ素子（Ｍ₀〜Ｍ₇）が直列接続されたＮＡＮＤストリングから構成されている。尚、複数のＮＡＮＤストリングが、列方向（紙面の垂直方向）に配設されている。各メモリ素子（Ｍ₀〜Ｍ₇）は、基体（より具体的には、ｐ型シリコン半導体基板１０に設けられたｎ型ウエル内に形成されたｐ型ウエル１１内）に形成されており、ソース／ドレイン領域１２、チャネル形成領域１３、浮遊ゲート１４、及び制御ゲート１５を有する。尚、メモリ素子の一方のソース／ドレイン領域を、隣接するメモリ素子の他方のソース／ドレイン領域と共有化させることによって、複数のメモリ素子（Ｍ₀〜Ｍ₇）が直列接続されている。また、ＮＡＮＤストリングの一端のメモリ素子Ｍ₇は、第１の選択トランジスタＤＳＧを介してビット線２１に接続されており、ＮＡＮＤストリングの他端のメモリ素子Ｍ₀は、第２の選択トランジスタＳＳＧを介して共通ソース線２４に接続されている。更には、制御ゲート１５は、行方向に配設されたワード線２０に接続されている。尚、具体的には、制御ゲート１５とワード線２０とは共通である。制御ゲート１５は、例えばＳｉＯ₂から成る絶縁層１６で覆われており、この絶縁層１６の上にビット線２１が設けられている。複数のワード線２０と複数のビット線２１とは絶縁層１６を介して格子状に交差している。尚、第１の選択トランジスタＤＳＧ及び第２の選択トランジスタＳＳＧは、通常のＭＯＳＦＥＴから構成されている。浮遊ゲート１４及び制御ゲート１５は、例えば、不純物を含有したポリシリコン層から構成すればよい。また、ビット線２１は、アルミニウムやアルミニウム合金等の配線材料から構成すればよい。
【００１９】
実施の形態１の不揮発性半導体メモリセルにおいては、更に、メモリ素子へのデータ書き込みに際して、基体であるｐ型ウエル１１を介してビット線２１に電荷を充電するための充電手段、メモリ素子Ｍ₀〜Ｍ₇へのデータの書き込みの可否に応じてビット線２１に充電された電荷の放電を制御するための放電制御手段、並びに、ビット線２１と一方のソース／ドレイン領域との間の導通・非導通を制御するための導通制御手段が備えられている。尚、導通制御手段は、第１の選択トランジスタＤＳＧから構成されている。また、放電制御手段は、ビット線２１に設けられたスイッチ用トランジスタＴ_Sから構成されている。更には、充電手段は、基体であるｐ型ウエル１１を昇圧する昇圧回路と、基体であるｐ型ウエル１１の表面領域に形成され、一端がビット線２１に接続されたダイオードＤから構成されている。ダイオードＤは、具体的には、ビット線と第１の選択トランジスタＤＳＧとを接続するためのコンタクト部２２の底部に位置するｐ型ウエル１１の表面領域に形成されたｎ⁺型不純物領域２３と、ｐ型ウエル１１とから成るｐｎ接合ダイオードから構成されている。尚、ｎ⁺型不純物領域２３は第１の選択トランジスタＤＳＧの一方のソース／ドレイン領域に相当する。
【００２０】
ビット線２１は、スイッチ用トランジスタＴ_Sを介してコラム回路３１に接続されており、ワード線２０はロウ回路３０に接続されており、ソース線２４はソース回路３２に接続されている。また、基体１１（更には、ダイオードＤの他端）は、充電手段を構成する昇圧回路に相当するウエル回路３３に接続されている。ウエル回路３３は、基体であるｐ型ウエル１１を昇圧することによってメモリ素子に記憶されたデータを消去するための回路を兼用しており、この回路は、メモリ素子へのデータ書き込みに際してｐ型ウエル１１を介してビット線２１に電荷を充電するためにｐ型ウエル１１に印加すべき電位と、メモリ素子からのデータの消去に際してｐ型ウエル１１に印加すべき電位とを切り替えるための切替手段を備えている。
【００２１】
図２中、記号「Ｃ_a」は、キャパシタＣの容量を意味する。このキャパシタＣの詳細に関しては後述する。
【００２２】
以下、図２に示した等価回路図、並びに、図３及び図４に示す動作タイミング図を参照して、以下、実施の形態１の不揮発性半導体メモリセルの書き込み動作（プログラム動作）及び（ベリファイ）リード動作を説明する。尚、図３は、データを書き込むべきメモリ素子を含むＮＡＮＤストリングにおける動作タイミング図を示し、図４図は、データを書き込むべきメモリ素子の制御ゲートに接続されたワード線に接続された他のＮＡＮＤストリングにおける動作タイミング図を示す。また、図２、図３及び図４にて用いた記号の意味は、以下の表１のとおりである。
【００２３】
【表１】
φ_WELL：ダイオードＤのアノード（ｐ型ウエル１１）に印加される制御パルス
φ_DSG ：第１の選択トランジスタＤＳＧに印加される制御パルス
φ_SSG ：第２の選択トランジスタＳＳＧに印加される制御パルス
φ_{CG_A}：非選択メモリ素子の制御ゲートに印加される制御パルス
φ_{CG_B}：選択メモリ素子の制御ゲートに印加される制御パルス
φ_TS ：スイッチ用トランジスタＴ_Sに印加される制御パルス
Ｖ_W ：ｐ型ウエル１１に印加される電位
Ｖ_pass：第１の選択トランジスタＤＳＧに印加されるゲート電圧、あるいは非選択メモリ素子の制御ゲートに印加される電位
Ｖ_pgm ：選択メモリ素子及び他の選択メモリ素子の制御ゲートに印加される電位Ｖ_d ：データ書き込み時、コラム回路から出力される電位の総称
Ｖ_cc ：データ書き込み時、メモリ素子にデータを書き込まない場合にコラム回路から出力される電位
Ｖ_prog：データ書き込み時、メモリ素子にデータを書き込む場合にコラム回路から出力される電位
Ｖ_b ：メモリ素子へのデータ書き込み時のビット線の電位
Ｖ_r ：（ベリファイ）リードセットアップ時に印加される電位の総称
Ｖ_ref ：（ベリファイ）リードセットアップ時にコラム回路から出力される電位
【００２４】
先ず、メモリ素子へのデータ書き込みに際して、導通制御手段及び放電制御手段の作動に基づきビット線とメモリ素子とを非導通状態とする。即ち、プログラムセットアップ時、導通制御手段に相当する第１の選択トランジスタＤＳＧ及び放電制御手段に相当するスイッチ用トランジスタＴ_Sをオフ状態とし、且つ、ビット線２１とメモリ素子（Ｍ₀〜Ｍ₇）とを非導通状態とし、ビット線２１を浮遊状態とする。尚、第２の選択トランジスタＳＳＧもオフ状態とする。
【００２５】
そして、時刻ｔ₀において、充電手段を構成するウエル回路３３からの制御パルスφ_WELLの電位を基準電位（例えば０ボルト）から電位Ｖ_Wにすることによってｐ型ウエル１１の電位をＶ_Wとする。ウエル回路３３の作動は、時刻ｔ₂まで継続される。ｐ型ウエル１１はダイオードＤを介してビット線２１に接続されている。また、ビット線２１は浮遊状態にある。従って、ダイオードＤの順方向導通電圧をＶ_ON（例えば約０．７ボルト）とすれば、（Ｖ_W−Ｖ_ON）＞０であれば、ダイオードＤが導通する。その結果、ウエル回路３３から基体であるｐ型ウエルを介してビット線２１に電荷が充電され、ビット線２１の電位Ｖ_bは（Ｖ_W−Ｖ_ON）となり、時刻ｔ₂まで保持される。
【００２６】
プログラムセットアップ時の時刻ｔ₁においてデータセットがなされる。即ち、コラム回路から出力される電位Ｖ_dは、メモリ素子にデータを書き込まない場合には電位Ｖ_ccとされ、メモリ素子にデータを書き込む場合には電位Ｖ_prog（例えば０ボルト）とされる。
【００２７】
プログラムセットアップ時の時刻ｔ₂において、ウエル回路３３からの制御パルスφ_WELLの電位を基準電位（例えば、０ボルト）に戻す。その結果、ダイオードＤは非導通状態となる。そして、ビット線２１の電位が下降し、容量Ｃ_aを有するキャパシタＣ以外のビット線２１と結合する容量をＣ_bとしたとき、ビット線２１の電位Ｖ_pは以下のとおりとなる。尚、Ｖ_pが例えば約１０ボルトとなるように、不揮発性半導体メモリセルの構造や構成、印加すべき電位Ｖ_Wを設計すればよい。
Ｖ_p＝（Ｖ_W−Ｖ_ON）Ｃ_a／（Ｃ_a＋Ｃ_b）
【００２８】
次いで、導通制御手段及び放電制御手段の作動に基づき、メモリ素子へのデータの書き込みを行う場合にはビット線に充電された電荷を放電する。即ち、図３に示すように、プログラムセットアップ時の時刻ｔ₃において、スイッチ用トランジスタＴ_Sに制御パルスφ_TSを印加し、スイッチ用トランジスタＴ_Sをオン状態にする。その結果、ビット線２１に充電された電荷は放電され、ビット線２１の電位Ｖ_bはＶ_dと等しくなる。即ち、Ｖ_prog（例えば０ボルト）となる。
【００２９】
一方、メモリ素子へのデータの書き込みを行わない場合には、ビット線２１に充電された電荷を放電しない状態とする。即ち、図４に示すように、スイッチ用トランジスタＴ_Sをオフ状態のままとする。これによって、ビット線２１の電位Ｖ_bはＶ_pに保持される。
【００３０】
次いで、プログラム時、時刻ｔ₄において、第１の選択トランジスタＤＳＧに制御パルスφ_DSGを印加する。これによって、ビット線２１とメモリ素子（Ｍ₀〜Ｍ₇）とが導通する。メモリ素子へのデータの書き込みを行う場合には、ビット線２１の電位はＶ_progとなっているので、ビット線２１を介してソース／ドレイン領域１２に所定の電位（Ｖ_prog）が印加される。一方、メモリ素子へのデータの書き込みを行わない場合には、ビット線２１の電位はＶ_pとなっているので、電荷の充電によるビット線２１の電位Ｖ_b（＝Ｖ_p）に基づく電位Ｖ_inhがソース／ドレイン領域１２に印加される。尚、メモリ素子のチャネル形成領域に結合した容量と比較して、キャパシタＣの容量が十分大きいので、電位Ｖ_inhはＶ_pと略等しい。
【００３１】
そして、ワード線２０に制御パルス（φ_{CG_A}あるいはφ_{CG_B}）を印加する。即ち、ワード線２０の電位を所定の書き込み電位（Ｖ_pass若しくはＶ_pgm）とする。尚、Ｖ_passを例えば約１０ボルト、Ｖ_pgmを例えば約２０ボルトとすればよい。選択メモリ素子を含むＮＡＮＤストリングにおいて、選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖ_pgm−Ｖ_prog）となり（例えば、約２０ボルト）、チャネル形成領域１３から浮遊ゲート１４への電子の注入が生じる。これによって、選択メモリ素子の閾値電圧は当初の負から正方向にシフトし、データが選択メモリ素子に書き込まれる。また、非選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖ_pass−Ｖ_prog）となり（例えば、約１０ボルト）、チャネル形成領域１３から浮遊ゲート１４への電子の注入は生じない。これによって、非選択メモリ素子の閾値電圧は当初のままを保持する。
【００３２】
一方、他のＮＡＮＤストリングにおいて、他の選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖ_pgm−Ｖ_p）となり（例えば、約１０ボルト）、また、他のＮＡＮＤストリングにおける非選択メモリ素子の制御ゲート１５とチャネル形成領域１３との間の電位差は、概ね、（Ｖ_pass−Ｖ_p）となる（例えば、約０ボルト）。その結果、チャネル形成領域１３から浮遊ゲート１４への電子の注入が生じない。これによって、他のＮＡＮＤストリングの全てのメモリ素子の閾値電圧は当初のままを保持する。
【００３３】
プログラム終了時（時刻ｔ₅）、第１の選択トランジスタＤＳＧ及び各メモリ素子（Ｍ₀〜Ｍ₇）をオフ状態とする。
【００３４】
（ベリファイ）リードセットアップ時、ビット線２１の電位Ｖ_bをＶ_prog（例えば、０ボルト）にリセットし、次いで、時刻ｔ₆において、コラム回路３１からの出力電位Ｖ_dをＶ_ccとし、ビット線２１の全てを（Ｖ_cc−Ｖ_th）に充電する。ここで、Ｖ_thはメモリ素子の閾値電圧である。そして、（ベリファイ）リードの開始である時刻ｔ₇において、第１の選択トランジスタＤＳＧ及び第２の選択トランジスタＳＳＧをオン状態とし、（ベリファイ）リードを行うべきメモリ素子に接続されたワード線にはＶ_refを印加し、（ベリファイ）リードを行わないメモリ素子に接続されたワード線にはＶ_rを印加する。（ベリファイ）リードを行うべきメモリ素子は、その閾値電圧Ｖ_thとワード線２０に印加された電位Ｖ_refとの関係によりオン状態あるいはオフ状態となる。そして、オン状態の場合にはビット線２１に充電された電荷がメモリ素子を介して放電され、ビット線２１の電位が低下する。一方、オフ状態の場合にはビット線２１に充電された電荷がメモリ素子を介して放電されず、ビット線２１の電位は保持される。従って、コラム回路３１への入力電位Ｖ_dは、（ベリファイ）リードを行うべきメモリ素子のオン／オフ状態に対応したビット線２１の電位を反映した値となる。この値をコラム回路３１で検出することによって、（ベリファイ）リードを行うべきメモリ素子のデータ保持状態を検知することができる。
【００３５】
以上の手順に基づき、不揮発性半導体メモリセルのデータ書き込み動作（プログラム動作）及び（ベリファイ）リード動作を行うことによって、データを書き込むべきメモリ素子の閾値を所望の値（Ｖ_ref）に一致させるように制御することができ、また、データを書き込んではならないメモリ素子の閾値に変動が生じないように制御することができる。
【００３６】
実施の形態１においては、模式的な一部断面図を図１に示し、等価回路図を図５に示すように、ビット線とワード線との間に絶縁層１６が形成されており、ビット線２１、ワード線２０、及びビット線２１とワード線３０とで挟まれた絶縁層１６の部分からキャパシタＣ₀〜Ｃ₇が形成されている。ビット線２１への電荷の充電は、これらのキャパシタＣ₀〜Ｃ₇に基づき行われる。上述のキャパシタＣの容量Ｃ_aは、１本のビット線２１と複数のワード線２０と絶縁層１６とから構成されたキャパシタの容量の総和に等しい。充電手段によって基体を介してビット線２１に電荷を充電する際には、ワード線２０の電位を基準電位（例えば、０ボルト）としておけばよい。尚、かかる基準電位を変えることによって、ソース／ドレイン領域１２に印加される電位Ｖ_inhの値を所望の電位とすることができる。
【００３７】
切替手段を備えた昇圧回路の一例の回路図を図６に示す。昇圧回路は、例えば、キャパシタ、トランスファトランジスタから成るＮ段のステージ、それに入力される連続した相補的な２つのクロック、及びリミッタ回路から構成された公知の昇圧回路とすることができる。切替手段は、抵抗Ｒ₀，Ｒ_P，Ｒ_E、スイッチ用トランジスタＴ_P，Ｔ_E、及び演算増幅器から構成されており、演算増幅器の出力に応じて、入力クロックの周期制御を行う。メモリ素子からのデータの消去に際しては、スイッチ用トランジスタＴ_Eに信号φ_Eを入力し、スイッチ用トランジスタＴ_Eをオン状態とする。一方、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するときには、スイッチ用トランジスタＴ_Pに信号φ_Pを入力し、スイッチ用トランジスタＴ_Pをオン状態とする。これによって、昇圧回路の出力Ｖ_OUTは、メモリ素子へのデータ書き込みに際して基体を介してビット線に電荷を充電するために基体に印加すべき電位Ｖ_Wと、メモリ素子からのデータの消去に際して基体に印加すべき電位とに切り換えられる。
【００３８】
（実施の形態２）
実施の形態２は、実施の形態１にて説明した本発明の不揮発性半導体メモリセルの変形である。実施の形態２の不揮発性半導体メモリセルが実施の形態１の不揮発性半導体メモリセルと相違する点は、模式的な一部断面図を図７に示し、等価回路図を図８に示すように、ビット線２１の上方に、例えばＳｉＯ₂から成る第２の絶縁層１７を介して電極２５が形成されている点にある。電極２５はビット線２１と対向して平行に配設されており、例えば、金属配線材料から構成されている。そして、ビット線２１への電荷の充電は、ビット線２１、電極２５、及び第２の絶縁層１７によって形成されたキャパシタＣに基づき行われる。電極２５には、例えば０ボルトの基準電位を印加しておけばよい。あるいは又、かかる基準電位を変えることによって、ソース／ドレイン領域１２に印加される電位Ｖ_inhの値を所望の電位とすることができる。
【００３９】
不揮発性半導体メモリセルの構成に依っては、ビット線２１、電極２５、及び第２の絶縁層１７によってキャパシタＣが形成されるだけでなく、ビット線２１，ワード線２０、及びビット線２１とワード線３０とで挟まれた絶縁層１６の部分からキャパシタＣ₀〜Ｃ₇が形成されている構成とすることもできる。
【００４０】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性半導体メモリセルの構造、あるいは、印加すべき電位の値は例示であり、適宜変更することができる。発明の実施の形態においては、ダイオードＤを、ビット線と第１の選択トランジスタＤＳＧとを接続するためのコンタクト部２２の底部に位置するｐ型ウエル１１の表面領域に形成されたｎ⁺型不純物領域２３と、ｐ型ウエル１１とから成るｐｎ接合ダイオードから構成したが、このような形態に限定されない。例えば、ダイオードＤを、コンタクト部２２の底部以外に位置する基体（ｐ型半導体基板、若しくは、ｐ型ウエル）においてコンタクト部２２とは別個、独立して形成してもよいし、更には、メモリ素子が形成される基体とは異なるｐ型半導体基板やｐ型ウエルの領域に形成してもよい。また、ダイオードＤは、ｐｎ接合ダイオードに限定されない。ｐ型ウエル１１の表面領域に例えばシリサイド層を設けることによって形成されたショットキダイオードからダイオードＤを構成することもできる。あるいは又、ビット線２１を形成する際、通常、例えば、チタンシリサイドやＴｉＮから成るバリア層やグルーレイヤーを形成するが、かかるバリア層やグルーレイヤーをｐ型ウエル１１の表面にも形成する。これによって、ビット線２１の一部分（より具体的には、バリア層やグルーレイヤーの一部分）と共通である導電性領域をｐ型ウエル１１の表面領域に形成することもできる。
【００４１】
【発明の効果】
本発明によれば、コラム回路を高耐圧のトランジスタで構成する必要がない。従って、回路面積の縮小化を図ることができる。しかも、メモリ素子構造や、例えばＮＡＮＤストリングを構成する他のメモリ素子の閾値電圧に依存することなく、メモリ素子へのデータ書き込みに際してチャネル形成領域における電位を確実に制御することができ、良好なるディスターブ耐性を有する不揮発性半導体メモリセルを得ることが可能となる。
【図面の簡単な説明】
【図１】発明の実施の形態１に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図である。
【図２】本発明の不揮発性半導体メモリセルの原理的な等価回路図である。
【図３】本発明の不揮発性半導体メモリセルの動作タイミングを示す図である。
【図４】本発明の不揮発性半導体メモリセルの動作タイミングを示す図である。
【図５】発明の実施の形態１に係る本発明の不揮発性半導体メモリセルの等価回路図である。
【図６】切替手段を備えた昇圧回路の一例を示す回路図である。
【図７】発明の実施の形態２に係る本発明の不揮発性半導体メモリセルの模式的な一部断面図である。
【図８】発明の実施の形態２に係る本発明の不揮発性半導体メモリセルの等価回路図である。
【符号の説明】
Ｍ₀〜Ｍ₇・・・メモリ素子、１０・・・ｐ型半導体基板、１１・・・ｐ型ウエル、１２・・・ソース／ドレイン領域、１３・・・チャネル形成領域、１４・・・浮遊ゲート、１５・・・制御ゲート、１６・・・絶縁層、１７・・・第２の絶縁層、２０・・・ワード線、２１・・・ビット線、２２・・・コンタクト部、２３・・・ｎ⁺型不純物領域、２４・・・ソース線、２５・・・電極、３０・・・ロウ回路、３１・・・コラム回路、３２・・・ソース回路、３３・・・ウエル回路、ＤＳＧ・・・第１の選択トランジスタ、ＳＳＧ・・・第２の選択トランジスタ、Ｔ_S・・・スイッチ用トランジスタ、Ｄ・・・ダイオード、Ｃ，Ｃ₀〜Ｃ₇・・・キャパシタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a nonvolatile semiconductor memory cell that includes a floating gate and a control gate and includes an electrically rewritable memory element, and a data writing method in the nonvolatile semiconductor memory cell.
[0002]
[Prior art]
One type of nonvolatile semiconductor memory cell known as an EEPROM is a NAND string nonvolatile semiconductor memory cell (hereinafter abbreviated as a NAND string) that can be highly integrated. Each memory element constituting the NAND string is formed on a base (more specifically, in a p-type semiconductor substrate or a p-type well), and includes a source / drain region, a channel formation region, and a floating gate (floating). And a control gate (also called a control gate or control electrode). In a NAND string, a plurality of memory elements are connected in series by sharing one source / drain region of a memory element with the other source / drain region of an adjacent memory element. The memory element at one end of the NAND string is connected to the bit line via the first selection transistor, and the memory element at the other end of the NAND string is connected to the common source line via the second selection transistor. Has been. A plurality of NAND strings are arranged in the column direction, and the control gate is connected to a word line arranged in the row direction.
[0003]
The outline of the data write operation to the memory element in the conventional NAND string will be described below.
[0004]
In the NAND string, data is sequentially written from a memory element located at a position farthest from the bit line. In a data write operation, a high potential V is applied to a control gate of a memory element to which data is to be written (hereinafter referred to as a selected memory element for convenience). _PP (For example, about 20 volts) is applied. A control gate of a memory element other than the memory element (hereinafter referred to as an unselected memory element for convenience) has an intermediate potential V _PPm (For example, about 10 volts) is applied. On the other hand, for example, 0 volts is applied to the bit line. Then, when the first selection transistor is turned on and the second selection transistor is turned off, the potential of the bit line is transferred to the source / drain region of the memory element. In the selected memory element, injection of electrons from the channel formation region to the floating gate occurs based on the potential difference between the control electrode and the channel formation region. As a result, the threshold voltage of the selected memory element shifts from the initial negative to the positive direction, and data is written to the selected memory element. On the other hand, in a non-selected memory element, a large potential difference does not occur between the control electrode and the channel formation region, and electrons are not injected from the channel formation region to the floating gate. As a result, the threshold voltage of the selected memory element does not change from the initial value, and the original data is held in the non-selected memory element.
[0005]
The word line is shared with other NAND strings. Accordingly, a memory element (hereinafter, such a memory element) in another NAND string (hereinafter, such a NAND string is referred to as another NAND string) connected to a word line connected to a control gate of the selected memory element. Is also called a high potential V. _PP Is applied. When data must not be written to the other selected memory element, the intermediate potential V is applied to the bit line connected to another NAND string. _m (For example, about 10 volts) is applied. As a result, in other selected memory elements, a large potential difference does not occur between the control electrode and the channel formation region, and electrons are not injected from the channel formation region to the floating gate. Therefore, data is not written to other selected memory elements, and the original data is retained.
[0006]
Alternatively, in another NAND string, the first and second selection transistors are made non-conductive, the NAND string is disconnected from the bit line (that is, in a floating state), and applied to the word line via the channel coupling capacitance. High potential V _PP Also known is a method of increasing the potential in the channel formation region by the above method. Such a method is also called a self-boost method. As a result, in other selected memory elements, a large potential difference does not occur between the control electrode and the channel formation region, and data is not written in the other selected memory elements.
[0007]
[Problems to be solved by the invention]
Intermediate potential V on the bit line _m Is applied to each bit line and is applied to the bit line by a column circuit composed of a sense amplifier or the like. _m Therefore, a high-breakdown-voltage transistor must be used for the column circuit. However, in order to provide such a high breakdown voltage transistor, a large area is required, and it is difficult to reduce the area of the nonvolatile semiconductor memory cell.
[0008]
On the other hand, in the self-boost method, the ratio between the potential of the word line and the potential of the channel formation region depends on the channel coupling capacity determined by the memory element structure and the threshold voltage of other memory elements constituting the NAND string. To do. Therefore, there is a problem that it is difficult to control the potential in the channel formation region, and the disturb resistance is likely to deteriorate.
[0009]
Accordingly, an object of the present invention is to eliminate the need to configure the column circuit with a high-breakdown-voltage transistor, to reduce the circuit area, and to provide a memory device structure, for example, another memory device constituting a NAND string. It is an object of the present invention to provide a nonvolatile semiconductor memory cell that can reliably control the potential in a channel formation region when writing data to a memory element without depending on the threshold voltage of the memory element, and a data writing method in such a nonvolatile semiconductor memory cell. .
[0010]
[Means for Solving the Problems]
In order to achieve the above object, a nonvolatile semiconductor memory cell of the present invention includes:
(A) an electrically rewritable memory element formed on a substrate and having a source / drain region, a channel forming region, a floating gate, and a control gate;
(B) a word line connected to the control gate, and
(C) a bit line connected to one source / drain region;
A non-volatile semiconductor memory cell comprising:
(D) charging means for charging the bit line through the substrate when writing data to the memory element;
(E) a discharge control means for controlling the discharge of the charge charged in the bit line in accordance with whether data can be written to the memory element; and
(F) conduction control means for controlling conduction / non-conduction between the bit line and one of the source / drain regions;
It is characterized by having.
[0011]
In order to achieve the above object, a method for writing data in a nonvolatile semiconductor memory cell of the present invention includes:
(A) an electrically rewritable memory element formed on a substrate and having a source / drain region, a channel forming region, a floating gate, and a control gate;
(B) a word line connected to the control gate;
(C) a bit line connected to one source / drain region;
(D) charging means for charging the bit line through the substrate when writing data to the memory element;
(E) a discharge control means for controlling the discharge of the charge charged in the bit line in accordance with whether data can be written to the memory element; and
(F) conduction control means for controlling conduction / non-conduction between the bit line and one of the source / drain regions;
A method of writing data in a nonvolatile semiconductor memory cell having
(A) When writing data to the memory element, the bit line and the memory element are made non-conductive based on the operation of the conduction control unit and the discharge control unit, and the bit line is charged by the charging unit through the base. ,
(B) Next, when data is written to the memory element based on the operation of the conduction control means and the discharge control means, after the charge charged in the bit line is discharged, the bit line and the memory element are made conductive. When a predetermined potential is applied to the source / drain region through the bit line and data is not written to the memory element, the bit line and the memory element are not discharged in a state where the charge charged in the bit line is not discharged. And applying a potential based on the potential of the bit line by charging the charge to the source / drain region,
(C) Thereafter, a predetermined write potential is applied to the word line.
[0012]
In the nonvolatile semiconductor memory cell or the data writing method in the nonvolatile semiconductor memory cell of the present invention (hereinafter, these may be collectively referred to simply as the present invention), the charging means is a booster circuit that boosts the substrate. Formed on the surface region of the substrate and having one end connected to a bit line, the discharge control means comprising a switching transistor provided on the bit line, and the conduction control means comprising one source / drain region and a bit It can be configured by a selection transistor provided between the lines. In this case, the booster circuit also serves as a circuit for erasing data stored in the memory element by boosting the base, and the circuit is connected to the bit line via the base when writing data to the memory element. Simplification of the circuit configuration includes a switching means for switching between a potential to be applied to the substrate for charging the charge and a potential to be applied to the substrate when erasing data from the memory element. From the viewpoint of
[0013]
In the present invention, the charge to the bit line can be charged based on a bit line, a word line, and a capacitor formed by an insulating layer formed between the bit line and the word line. Alternatively, an electrode is formed above the bit line via the second insulating layer, and charge to the bit line is charged to the capacitor formed by the bit line, the electrode, and the second insulating layer. It is also possible to adopt a configuration based on this.
[0014]
Examples of the substrate in the present invention include a p-type semiconductor substrate and a p-type well. The p-type well may be formed in the n-type semiconductor substrate, or may be formed in an n-type well formed in the p-type semiconductor substrate. All of the nonvolatile semiconductor memory cells may be formed in one p-type well, or a plurality of nonvolatile semiconductor memory cells may be formed in a plurality of p-type wells.
[0015]
As a structure of the nonvolatile semiconductor memory cell in the present invention, a DINOR type, AND type, or NAND type nonvolatile semiconductor memory cell which is a kind of EEPROM can be cited. In the case of a NAND type nonvolatile semiconductor memory cell, a NAND string in which a plurality of memory elements are connected in series is configured, and one source / drain region of the memory element at one end of the NAND string is a bit line via the conduction control means. It is connected to the. In the case of a NAND type nonvolatile semiconductor memory cell, data is written and erased by injecting electrons into the floating gate and extracting electrons from the floating gate, and the data writing operation and erasing operation are performed by Fowler Nordheim (Fowler). -Nordheim) ・ It is based on the tunnel phenomenon. Note that the data erasing operation means that the threshold voltages of a plurality of memory elements are collectively changed to a predetermined state, and the data writing operation is that the threshold voltage of the selected memory element is changed to another predetermined state. Means that.
[0016]
In the present invention, when writing data to the memory element, the bit line is charged through the substrate, and, if necessary, a potential based on the potential of the bit line due to the charge is applied to the source / drain region. Therefore, it is not necessary to use a high breakdown voltage transistor for the column circuit, and the potential in the channel formation region can be reliably controlled without depending on the memory element structure or the like.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be described based on embodiments of the invention (hereinafter abbreviated as embodiments) with reference to the drawings.
[0018]
(Embodiment 1)
A schematic partial cross-sectional view of the nonvolatile semiconductor memory cell of the present invention according to Embodiment 1 is shown in FIG. 1, and a principle equivalent circuit diagram is shown in FIG. The nonvolatile semiconductor memory cell includes a plurality of memory elements (M ₀ ~ M ₇ ) Are composed of NAND strings connected in series. A plurality of NAND strings are arranged in the column direction (the direction perpendicular to the paper surface). Each memory element (M ₀ ~ M ₇ ) Is formed in the base (more specifically, in the p-type well 11 formed in the n-type well provided in the p-type silicon semiconductor substrate 10), and the source / drain region 12, the channel formation region 13, a floating gate 14, and a control gate 15. Note that by sharing one source / drain region of a memory element with the other source / drain region of an adjacent memory element, a plurality of memory elements (M ₀ ~ M ₇ ) Are connected in series. Also, the memory element M at one end of the NAND string ₇ Is connected to the bit line 21 via the first selection transistor DSG, and the memory element M at the other end of the NAND string. ₀ Are connected to the common source line 24 via the second selection transistor SSG. Further, the control gate 15 is connected to the word line 20 arranged in the row direction. Specifically, the control gate 15 and the word line 20 are common. For example, the control gate 15 is made of SiO. ₂ The bit line 21 is provided on the insulating layer 16. The plurality of word lines 20 and the plurality of bit lines 21 cross in a lattice pattern with the insulating layer 16 in between. Note that the first selection transistor DSG and the second selection transistor SSG are composed of normal MOS FETs. For example, the floating gate 14 and the control gate 15 may be formed of a polysilicon layer containing impurities. The bit line 21 may be made of a wiring material such as aluminum or aluminum alloy.
[0019]
In the nonvolatile semiconductor memory cell according to the first embodiment, the memory device M further includes a charging unit for charging the bit line 21 through the p-type well 11 serving as a base when writing data into the memory device. ₀ ~ M ₇ Discharge control means for controlling the discharge of the charge charged in the bit line 21 according to whether data can be written to the bit line, and conduction / non-conduction between the bit line 21 and one of the source / drain regions. Conduction control means for controlling is provided. The conduction control means is composed of a first selection transistor DSG. Further, the discharge control means is a switching transistor T provided on the bit line 21. _S It is composed of Further, the charging means includes a booster circuit that boosts the p-type well 11 that is the base, and a diode D that is formed in the surface region of the p-type well 11 that is the base and has one end connected to the bit line 21. Yes. Specifically, the diode D is an n formed in the surface region of the p-type well 11 located at the bottom of the contact portion 22 for connecting the bit line and the first selection transistor DSG. ⁺ It is composed of a pn junction diode comprising a type impurity region 23 and a p type well 11. N ⁺ The type impurity region 23 corresponds to one source / drain region of the first selection transistor DSG.
[0020]
The bit line 21 is a switching transistor T _S Are connected to the column circuit 31, the word line 20 is connected to the row circuit 30, and the source line 24 is connected to the source circuit 32. The substrate 11 (and the other end of the diode D) is connected to a well circuit 33 corresponding to a booster circuit that constitutes a charging unit. The well circuit 33 also serves as a circuit for erasing data stored in the memory element by boosting the p-type well 11 which is a base, and this circuit is used for writing data to the memory element. And a switching means for switching between a potential to be applied to the p-type well 11 for charging the bit line 21 via 11 and a potential to be applied to the p-type well 11 when erasing data from the memory element. I have.
[0021]
In FIG. 2, the symbol “C” _a "Means the capacitance of the capacitor C. Details of the capacitor C will be described later.
[0022]
Hereinafter, referring to the equivalent circuit diagram shown in FIG. 2 and the operation timing diagrams shown in FIG. 3 and FIG. 4, the write operation (program operation) and (verify) of the nonvolatile semiconductor memory cell of the first embodiment will be described below. ) The read operation will be described. 3 shows an operation timing chart in a NAND string including a memory element to which data is to be written, and FIG. 4 is another NAND connected to a word line connected to a control gate of the memory element to which data is to be written. The operation | movement timing diagram in a string is shown. The meanings of symbols used in FIGS. 2, 3 and 4 are as shown in Table 1 below.
[0023]
[Table 1]
φ _WELL : Control pulse applied to anode (p-type well 11) of diode D
φ _DSG : Control pulse applied to the first selection transistor DSG
φ _SSG : Control pulse applied to the second selection transistor SSG
φ _{CG_A} : Control pulse applied to control gate of unselected memory element
φ _{CG_B} : Control pulse applied to the control gate of the selected memory element
φ _TS : Switching transistor T _S Control pulse applied to
V _W : Potential applied to the p-type well 11
V _pass : Gate voltage applied to the first selection transistor DSG or potential applied to the control gate of the non-selected memory element
V _pgm : Potential V applied to control gates of selected memory element and other selected memory elements _d : A generic term for the potential output from the column circuit when writing data
V _cc : The potential output from the column circuit when data is not written to the memory element during data writing
V _prog : Potential output from the column circuit when data is written to the memory element during data writing
V _b : Potential of bit line when writing data to memory element
V _r : (Verify) Generic term for potential applied during lead setup
V _ref : (Verify) Potential output from column circuit during read setup
[0024]
First, when writing data to the memory element, the bit line and the memory element are brought into a non-conductive state based on the operation of the conduction control means and the discharge control means. That is, at the time of program setup, the first selection transistor DSG corresponding to the conduction control means and the switching transistor T corresponding to the discharge control means _S And the bit line 21 and the memory element (M ₀ ~ M ₇ And the bit line 21 are in a floating state. Note that the second selection transistor SSG is also turned off.
[0025]
And time t ₀ , The control pulse φ from the well circuit 33 constituting the charging means _WELL From the reference potential (for example, 0 volts) to the potential V _W By setting the potential of the p-type well 11 to V _W And The operation of the well circuit 33 is performed at time t. ₂ Will continue until. The p-type well 11 is connected to the bit line 21 via the diode D. The bit line 21 is in a floating state. Therefore, the forward conduction voltage of the diode D is V _ON (For example, about 0.7 volts) _W -V _ON )> 0, diode D conducts. As a result, the bit line 21 is charged from the well circuit 33 through the p-type well serving as the base, and the potential V of the bit line 21 is charged. _b Is (V _W -V _ON ) And time t ₂ Hold up.
[0026]
Time t at program setup ₁ A data set is made at. That is, the potential V output from the column circuit _d Is the potential V.sub.0 when data is not written to the memory element. _cc When data is written to the memory element, the potential V _prog (For example, 0 volts).
[0027]
Time t at program setup ₂ , The control pulse φ from the well circuit 33 _WELL Is returned to a reference potential (for example, 0 volts). As a result, the diode D is turned off. Then, the potential of the bit line 21 drops and the capacitance C _a The capacitance coupled to the bit line 21 other than the capacitor C having _b The potential V of the bit line 21 _p Is as follows. V _p Is, for example, about 10 volts, the structure and configuration of the nonvolatile semiconductor memory cell, and the potential V to be applied. _W Should be designed.
V _p = (V _W -V _ON ) C _a / (C _a + C _b )
[0028]
Next, based on the operation of the conduction control means and the discharge control means, when data is written to the memory element, the charge charged in the bit line is discharged. That is, as shown in FIG. _Three The switching transistor T _S Control pulse φ _TS And switch transistor T _S Turn on the. As a result, the charge charged in the bit line 21 is discharged, and the potential V of the bit line 21 is discharged. _b Is V _d Is equal to That is, V _prog (For example, 0 volts).
[0029]
On the other hand, when data is not written to the memory element, the charge charged in the bit line 21 is not discharged. That is, as shown in FIG. _S Is left off. As a result, the potential V of the bit line 21 is _b Is V _p Retained.
[0030]
Next, at the time of programming, time t _Four , The control pulse φ is applied to the first selection transistor DSG. _DSG Apply. As a result, the bit line 21 and the memory element (M ₀ ~ M ₇ ) And conduct. When data is written to the memory element, the potential of the bit line 21 is V _prog Therefore, a predetermined potential (V) is applied to the source / drain region 12 via the bit line 21. _prog ) Is applied. On the other hand, when data is not written to the memory element, the potential of the bit line 21 is V. _p Therefore, the potential V of the bit line 21 due to charge charging _b (= V _p ) Potential V based on _inh Is applied to the source / drain region 12. Note that since the capacitance of the capacitor C is sufficiently large compared to the capacitance coupled to the channel formation region of the memory element, the potential V _inh Is V _p Is almost equal.
[0031]
Then, a control pulse (φ _{CG_A} Or φ _{CG_B} ) Is applied. That is, the potential of the word line 20 is set to a predetermined write potential (V _pass Or V _pgm ). V _pass For example, about 10 volts, V _pgm For example, about 20 volts. In the NAND string including the selected memory element, the potential difference between the control gate 15 of the selected memory element and the channel formation region 13 is approximately (V _pgm -V _prog (For example, about 20 volts), injection of electrons from the channel formation region 13 to the floating gate 14 occurs. As a result, the threshold voltage of the selected memory element shifts from the initial negative to the positive direction, and data is written to the selected memory element. Further, the potential difference between the control gate 15 and the channel formation region 13 of the non-selected memory element is approximately (V _pass -V _prog ) (For example, about 10 volts), and no injection of electrons from the channel formation region 13 to the floating gate 14 occurs. As a result, the threshold voltage of the non-selected memory element is maintained as it is.
[0032]
On the other hand, in other NAND strings, the potential difference between the control gate 15 of the other selected memory element and the channel formation region 13 is approximately (V _pgm -V _p ) (For example, about 10 volts), and the potential difference between the control gate 15 and the channel formation region 13 of the unselected memory element in the other NAND string is approximately (V _pass -V _p (For example, about 0 volts). As a result, no injection of electrons from the channel formation region 13 to the floating gate 14 occurs. As a result, the threshold voltages of all the memory elements of the other NAND strings are kept as they are.
[0033]
At the end of the program (time t _Five ), The first selection transistor DSG and each memory element (M ₀ ~ M ₇ ) Is turned off.
[0034]
(Verify) At the time of read setup, the potential V of the bit line 21 _b V _prog Reset to (for example, 0 volts) and then time t ₆ Output potential V from the column circuit 31 in FIG. _d V _cc And all of the bit lines 21 are (V _cc -V _th ) To charge. Where V _th Is the threshold voltage of the memory element. The time t when the (verify) read is started ₇ , The first selection transistor DSG and the second selection transistor SSG are turned on, and the word line connected to the memory element to be (verified) read is connected to V _ref Is applied to the word line connected to the memory element that does not perform (verify) reading. _r Apply. (Verify) A memory element to be read has its threshold voltage V _th And the potential V applied to the word line 20 _ref It will be in an on state or an off state depending on the relationship. In the ON state, the charge charged in the bit line 21 is discharged through the memory element, and the potential of the bit line 21 decreases. On the other hand, in the off state, the charge charged in the bit line 21 is not discharged through the memory element, and the potential of the bit line 21 is maintained. Therefore, the input potential V to the column circuit 31 is _d Is a value reflecting the potential of the bit line 21 corresponding to the on / off state of the memory element to be (verified) read. By detecting this value by the column circuit 31, it is possible to detect the data holding state of the memory element to be (verified) read.
[0035]
Based on the above procedure, the threshold value of the memory element to which data is written is set to a desired value (V) by performing the data write operation (program operation) and (verify) read operation of the nonvolatile semiconductor memory cell. _ref ), And the threshold value of the memory element to which data should not be written can be controlled so as not to fluctuate.
[0036]
In the first embodiment, a schematic partial sectional view is shown in FIG. 1, and an equivalent circuit diagram is shown in FIG. 5, in which an insulating layer 16 is formed between a bit line and a word line. Capacitor C from line 21, word line 20, and part of insulating layer 16 sandwiched between bit line 21 and word line 30 ₀ ~ C ₇ Is formed. The charge of the bit line 21 is charged by these capacitors C. ₀ ~ C ₇ Based on Capacitance C of the capacitor C described above _a Is equal to the sum of the capacities of capacitors formed by one bit line 21, a plurality of word lines 20, and the insulating layer 16. When charging the bit line 21 through the substrate by the charging means, the potential of the word line 20 may be set to a reference potential (for example, 0 volts). The potential V applied to the source / drain region 12 is changed by changing the reference potential. _inh Can be set to a desired potential.
[0037]
FIG. 6 shows a circuit diagram of an example of the booster circuit provided with the switching means. The booster circuit can be, for example, a known booster circuit including an N-stage including a capacitor and a transfer transistor, two consecutive complementary clocks input thereto, and a limiter circuit. The switching means is a resistance R ₀ , R _P , R _E Switching transistor T _P , T _E , And an operational amplifier, and controls the cycle of the input clock according to the output of the operational amplifier. When erasing data from the memory element, the switching transistor T _E Signal φ _E And switch transistor T _E Is turned on. On the other hand, when charging the bit line through the substrate when writing data to the memory element, the switching transistor T _P Signal φ _P And switch transistor T _P Is turned on. As a result, the output V of the booster circuit _OUT Is a potential V to be applied to the substrate in order to charge the bit line through the substrate when writing data to the memory element. _W And the potential to be applied to the substrate when erasing data from the memory element.
[0038]
(Embodiment 2)
The second embodiment is a modification of the nonvolatile semiconductor memory cell of the present invention described in the first embodiment. The nonvolatile semiconductor memory cell of the second embodiment is different from the nonvolatile semiconductor memory cell of the first embodiment in that a schematic partial sectional view is shown in FIG. 7 and an equivalent circuit diagram is shown in FIG. For example, SiO above the bit line 21 ₂ An electrode 25 is formed through a second insulating layer 17 made of The electrode 25 is disposed in parallel with the bit line 21 and is made of, for example, a metal wiring material. The charge to the bit line 21 is performed based on the capacitor C formed by the bit line 21, the electrode 25, and the second insulating layer 17. For example, a reference potential of 0 volts may be applied to the electrode 25. Alternatively, the potential V applied to the source / drain region 12 is changed by changing the reference potential. _inh Can be set to a desired potential.
[0039]
Depending on the configuration of the nonvolatile semiconductor memory cell, not only the capacitor C is formed by the bit line 21, the electrode 25, and the second insulating layer 17, but also the bit line 21, the word line 20, and the bit line 21 Capacitor C from the portion of insulating layer 16 sandwiched between word lines 30 ₀ ~ C ₇ It can also be set as the structure in which is formed.
[0040]
As mentioned above, although this invention was demonstrated based on embodiment of this invention, this invention is not limited to these. The structure of the nonvolatile semiconductor memory cell described in the embodiment of the invention or the value of the potential to be applied is an example, and can be changed as appropriate. In the embodiment of the invention, the diode D is formed in the surface region of the p-type well 11 located at the bottom of the contact portion 22 for connecting the bit line and the first select transistor DSG. ⁺ Although it is composed of a pn junction diode composed of the type impurity region 23 and the p type well 11, it is not limited to such a form. For example, the diode D may be formed separately and independently from the contact portion 22 in a base body (p-type semiconductor substrate or p-type well) located at a position other than the bottom portion of the contact portion 22, and further, a memory You may form in the area | region of a p-type semiconductor substrate and p-type well different from the base | substrate in which an element is formed. The diode D is not limited to a pn junction diode. The diode D can also be configured from a Schottky diode formed by providing, for example, a silicide layer in the surface region of the p-type well 11. Alternatively, when forming the bit line 21, for example, a barrier layer or a glue layer made of, for example, titanium silicide or TiN is usually formed. The barrier layer or the glue layer is also formed on the surface of the p-type well 11. As a result, a conductive region common to a part of the bit line 21 (more specifically, a part of the barrier layer or the glue layer) can be formed in the surface region of the p-type well 11.
[0041]
【The invention's effect】
According to the present invention, it is not necessary to configure the column circuit with a high breakdown voltage transistor. Therefore, the circuit area can be reduced. In addition, the potential in the channel formation region can be reliably controlled when writing data to the memory element without depending on the memory element structure and the threshold voltage of other memory elements that form, for example, a NAND string. A nonvolatile semiconductor memory cell having resistance can be obtained.
[Brief description of the drawings]
FIG. 1 is a schematic partial cross-sectional view of a nonvolatile semiconductor memory cell according to a first embodiment of the present invention.
FIG. 2 is a principle equivalent circuit diagram of a nonvolatile semiconductor memory cell of the present invention.
FIG. 3 is a diagram showing an operation timing of the nonvolatile semiconductor memory cell of the present invention.
FIG. 4 is a diagram showing an operation timing of the nonvolatile semiconductor memory cell of the present invention.
FIG. 5 is an equivalent circuit diagram of the nonvolatile semiconductor memory cell according to the first embodiment of the present invention.
FIG. 6 is a circuit diagram showing an example of a booster circuit provided with switching means.
7 is a schematic partial cross-sectional view of a nonvolatile semiconductor memory cell according to the second embodiment of the present invention. FIG.
FIG. 8 is an equivalent circuit diagram of the nonvolatile semiconductor memory cell according to the second embodiment of the present invention.
[Explanation of symbols]
M ₀ ~ M ₇ ... Memory element, 10 ... p-type semiconductor substrate, 11 ... p-type well, 12 ... Source / drain region, 13 ... Channel formation region, 14 ... Floating gate, 15 ... Control gate 16 ... insulating layer 17 ... second insulating layer 20 ... word line 21 ... bit line 22 ... contact part 23 ... n ⁺ Type impurity region, 24 ... source line, 25 ... electrode, 30 ... row circuit, 31 ... column circuit, 32 ... source circuit, 33 ... well circuit, DSG ... 1 selection transistor, SSG... Second selection transistor, T _S ... Switch transistors, D ... Diodes, C, C ₀ ~ C ₇ ... Capacitors

Claims

(A) an electrically rewritable memory element formed on a substrate and having a source / drain region, a channel forming region, a floating gate, and a control gate;
(B) a word line connected to the control gate, and
(C) a bit line connected to one source / drain region;
A non-volatile semiconductor memory cell comprising:
(D) charging means for charging the bit line through the substrate when writing data to the memory element;
(E) a discharge control means for controlling the discharge of the charge charged in the bit line in accordance with whether data can be written to the memory element; and
(F) conduction control means for controlling conduction / non-conduction between the bit line and one of the source / drain regions;
Equipped with a,
The charging means comprises a booster circuit for boosting the base, and a diode formed on the surface region of the base and having one end connected to the bit line,
The discharge control means comprises a switching transistor provided on the bit line,
The conduction control means comprises a selection transistor provided between one source / drain region and the bit line,
An insulating layer is formed between the bit line and the word line, and charge to the bit line is charged by the insulating layer formed between the bit line, the word line, and the bit line and the word line. A non-volatile semiconductor memory cell performed based on the formed capacitor .

(A) an electrically rewritable memory element formed on a substrate and having a source / drain region, a channel forming region, a floating gate, and a control gate;
(B) a word line connected to the control gate, and
(C) a bit line connected to one source / drain region;
A non-volatile semiconductor memory cell comprising:
(D) charging means for charging the bit line through the substrate when writing data to the memory element;
(E) a discharge control means for controlling the discharge of the charge charged in the bit line in accordance with whether data can be written to the memory element;
(F) conduction control means for controlling conduction / non-conduction between the bit line and one of the source / drain regions;
With
The charging means includes a booster circuit for boosting the base, and a diode formed on the surface region of the base and having one end connected to the bit line,
The discharge control means comprises a switching transistor provided on the bit line,
The conduction control means comprises a selection transistor provided between one source / drain region and the bit line,
An electrode is formed above the bit line via a second insulating layer, and charge of the charge to the bit line is based on the capacitor formed by the bit line, the electrode, and the second insulating layer. Non-volatile semiconductor memory cell to be performed.

The booster circuit also serves as a circuit for erasing data stored in the memory element by boosting the substrate.
The circuit switches between a potential to be applied to the substrate to charge the bit line through the substrate when data is written to the memory element and a potential to be applied to the substrate when erasing data from the memory element. The nonvolatile semiconductor memory cell according to claim 1, further comprising a switching unit.

A NAND string in which a plurality of memory elements are connected in series is configured, and one source / drain region of the memory element at one end of the NAND string is connected to a bit line through the conduction control unit. The nonvolatile semiconductor memory cell according to claim 1 or 2 .

(A) an electrically rewritable memory element formed on a substrate and having a source / drain region, a channel forming region, a floating gate, and a control gate;
(B) a word line connected to the control gate;
(C) a bit line connected to one source / drain region;
(D) charging means for charging the bit line through the substrate when writing data to the memory element;
(E) a discharge control means for controlling the discharge of the charge charged in the bit line in accordance with whether data can be written to the memory element; and
(F) conduction control means for controlling conduction / non-conduction between the bit line and one of the source / drain regions;
With
The charging means comprises a booster circuit for boosting the base, and a diode formed on the surface region of the base and having one end connected to the bit line,
The discharge control means comprises a switching transistor provided on the bit line,
The conduction control means comprises a selection transistor provided between one source / drain region and the bit line,
An insulating layer is formed between the bit line and the word line, and charge to the bit line is charged by the insulating layer formed between the bit line, the word line, and the bit line and the word line. A data writing method in a nonvolatile semiconductor memory cell performed based on a formed capacitor ,
(A) When writing data to the memory element, the bit line and the memory element are made non-conductive based on the operation of the conduction control unit and the discharge control unit, and the bit line is charged by the charging unit through the base. ,
(B) Next, when data is written to the memory element based on the operation of the conduction control means and the discharge control means, after the charge charged in the bit line is discharged, the bit line and the memory element are made conductive. When a predetermined potential is applied to the source / drain region through the bit line and data is not written to the memory element, the bit line and the memory element are not discharged in a state where the charge charged in the bit line is not discharged. And applying a potential based on the potential of the bit line by charging the charge to the source / drain region,
(C) A data write method in a nonvolatile semiconductor memory cell, wherein a predetermined write potential is then applied to the word line.

(A) an electrically rewritable memory element formed on a substrate and having a source / drain region, a channel forming region, a floating gate, and a control gate;
(B) a word line connected to the control gate;
(C) a bit line connected to one source / drain region;
(D) charging means for charging the bit line through the substrate when writing data to the memory element;
(E) a discharge control means for controlling the discharge of the charge charged in the bit line in accordance with whether data can be written to the memory element;
(F) conduction control means for controlling conduction / non-conduction between the bit line and one of the source / drain regions;
With
The charging means includes a booster circuit for boosting the base, and a diode formed on the surface region of the base and having one end connected to the bit line,
The discharge control means comprises a switching transistor provided on the bit line,
The conduction control means comprises a selection transistor provided between one source / drain region and the bit line,
An electrode is formed above the bit line via a second insulating layer, and charge of the charge to the bit line is based on the capacitor formed by the bit line, the electrode, and the second insulating layer. A method of writing data in a nonvolatile semiconductor memory cell to be performed,
(A) When writing data to the memory element, the bit line and the memory element are made non-conductive based on the operation of the conduction control unit and the discharge control unit, and the bit line is charged by the charging unit through the base. ,
(B) Next, when data is written to the memory element based on the operation of the conduction control means and the discharge control means, after the charge charged in the bit line is discharged, the bit line and the memory element are made conductive. When a predetermined potential is applied to the source / drain region through the bit line and data is not written to the memory element, the bit line and the memory element are not discharged in a state where the charge charged in the bit line is not discharged. And applying a potential based on the potential of the bit line by charging the charge to the source / drain region,
(C) A data write method in a nonvolatile semiconductor memory cell, wherein a predetermined write potential is then applied to the word line.

The booster circuit also serves as a circuit for erasing data stored in the memory element by boosting the substrate.
The circuit switches between a potential to be applied to the substrate to charge the bit line through the substrate when data is written to the memory element and a potential to be applied to the substrate when erasing data from the memory element. 7. A data writing method in a nonvolatile semiconductor memory cell according to claim 5, further comprising a switching means.

A NAND string in which a plurality of memory elements are connected in series is configured, and one source / drain region of the memory element at one end of the NAND string is connected to a bit line through the conduction control unit. 7. A data writing method in a nonvolatile semiconductor memory cell according to claim 5 or 6 .