JP4397111B2 - Chip size package - Google Patents

Chip size package Download PDF

Info

Publication number
JP4397111B2
JP4397111B2 JP2000272440A JP2000272440A JP4397111B2 JP 4397111 B2 JP4397111 B2 JP 4397111B2 JP 2000272440 A JP2000272440 A JP 2000272440A JP 2000272440 A JP2000272440 A JP 2000272440A JP 4397111 B2 JP4397111 B2 JP 4397111B2
Authority
JP
Japan
Prior art keywords
interposer
hole
land
solder resist
holes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000272440A
Other languages
Japanese (ja)
Other versions
JP2002083900A (en
Inventor
誠一郎 吉田
太 猪瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2000272440A priority Critical patent/JP4397111B2/en
Publication of JP2002083900A publication Critical patent/JP2002083900A/en
Application granted granted Critical
Publication of JP4397111B2 publication Critical patent/JP4397111B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Description

【発明の属する技術分野】
本発明は、インターポーザを使用したランドグリッドアレイ型のチップサイズパッケージに関し、特に実装性や実装信頼性を高めたものに関する。
【０００１】
【従来技術】
インターポーザを使用したチップサイズパッケージ（Chip Size Package以下、ＣＳＰと呼ぶ）には、インターポーザ上の電極にはんだボールを接着させたボールグリッドアレイ（Ba11 Grid Array以下、ＢＧＡと呼ぶ）とはんだボールを使用しないランドグリッドアレイ（Land Grid Array以下、ＬＧＡと呼ぶ）がある。いずれの電極構造も電極をインターポ一ザ裏面にマトリックス状に配置し、これまでの四方向からのみ電極を取り出すクァドフラットパッケージ（ＱＦＰ：Quad Flat Package）よりも小さい面積で多くの電極数に対応できる。従って、ピン数増加に伴うパッケージサイズの増大化現象が顕著ではなくなり、半導体チップのサイズとパッケージサイズの面積比を小さくすることができる。
【０００２】
特に、ＬＧＡは実装基板との接続にはんだボールを使わず、ランドと呼ばれる平面電極を用いるため、コスト的に有利である。さらに、ＬＧＡの中でもインターポーザとして単層のプリント配線板（Print Circuit Board以下、ＰＣＢと呼ぶ）を用いたものは、セラミックを用いたものに比較し、安価であり、しかも薄くしても壊れにくいためパッケージをより薄くすることが可能である。
【０００３】
図５に示すものはその一例を示すＬＧＡ型のＣＳＰであり、図４（ａ）は側面断面（Ａ−Ａ断面）を、図４（ｂ）は裏面をそれぞれ示す。本図において、１はＰＣＢからなるインターポーザ、２はインターポーザ１上にダイボンドにて搭載された半導体チップ、３はボンディングワイヤ、４は半導体チップを被覆するモールド樹脂、６はランド、６ａは配線、７は半導体チップ２接着のためのダイアタッチ材、８ははんだレジスト、１１はインターポーザ上下面を貫通するスルーホールを示す。
【０００４】
本図に示すように、半導体チップ２はインターポーザ１上に搭載され、ワイヤボンディングによって半導体チップ２と配線６ａを接続し、インターポーザの上面と下面の導通をとるスルーホール１１を介して、インターポーザ１下面のランド６に接続できるよう構成されている。この例は、ランドが１６個であるが、マトリックス状に配置することによりＬＧＡを構成することができる。このため、多ピンにもかかわらずパッケージサイズを小さくすることができる。
【０００５】
また、はんだレジスト８がインターポーザ１の上下面の接続に必要な所定箇所を除いて塗布され、さらにスルーホール１１内にも充填された構成となっている。そのため、インターポーザ１の半導体チップ搭載面に被覆されるモールド樹脂が下面に露出せず、また実装時にはんだが複数のランド間を導通させることがなくなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記図５のような構造のパッケージでは、ランドがはんだレジストよりも内側に配置される。即ち、ランドは凹んだ形状となり、実装基板への実装性および実装信頼性がＢＧＡよりも劣ることが明らかである。すなわち、はんだが少なければ実装基板上のパターンとランドが十分に接続されず、逆にはんだの量を多くした場合に隣り合うランド同士を短絡させてしまうということが起こりやすい。これは、実装基板とランドの間隙が精度の低いはんだレジスト厚に依存するためであり、このことは、ＣＳＰのような寸法が小さく、精密な電子部品としては、大きな欠点となってしまう。
【０００７】
本発明は、上記問題点を解消し、容易に構成でき、しかも実装性や実装信頼性を高めることのできるＣＳＰを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、単層のＰＣＢからなり、上下面を貫通する穴の内壁にスルーホールメッキを施したスルーホールが形成されたインターポーザと、該インターポーザ上面に被着され前記スルーホールと接続する配線と、該インターポーザ下面に被着され前記スルーホールと接続するランドと、前記インターポーザ下面に被着したはんだレジストと、前記インターポーザ上面に搭載された半導体チップを被覆するモールド樹脂とからなるＬＧＡ型のＣＳＰにおいて、前記スルーホール内の全てに充填樹脂を充填し、前記スルーホール開口から露出した前記充填樹脂上にわたったメッキパターンの形成で前記ランドを作り、前記はんだレジストを前記ランドを除く箇所に選択的に形成し、前記ランドが前記はんだレジスト層よりも前記インターポーザの下面側に突出する構成とした。
かかる構成により、ソルダーレジストをスルーホール内に埋める必要が無く、ランド上にはんだレジストを形成しなくて済むようになる。
【０００９】
また、前記スルーホールから前記充填樹脂を該スルーホール開口面から該スルーホールの下面側に突出させて露出させることによって、応力吸収性の高い突出したランドを形成する構成とした。
【００１０】
また、これらの構成に加えてさらに、前記インターポーザの前記半導体チップに重畳する位置に前記充填樹脂が充填された前記スルーホールを複数形成し、該複数のスルーホールが前記インターポーザ下面に被着された放熱用パッドで相互に接続するようにし、該放熱用パッドを前記スルーホール開口から露出した前記充填樹脂上にわたって形成したひとつのメッキパターンで作り、これを前記インターポーザ下面に被着したはんだレジスト層よりも前記インターポーザの下面側に突出した構成とした。
かかる構成により、パッケージに良好な放熱構造を持たせることができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を実施例及び図面を用いて説明する。なお、複数の図面にわたって同一又は相当するものには同一の符号を付し、説明の重複を避けた。
【００１２】
図１は本発明の一実施例を示し、図１（ａ）は側面断面（Ａ−Ａ断面）を、図１（ｂ）は裏面をそれぞれ示す。本図において、１はインターポーザ、５はスルーホール充填樹脂、８ははんだレジストを示す。本図に示すように、インターポーザ１に形成されたスルーホール１１内の全てにスルーホール充填樹脂５が充填されており、インターポーザ上下面に形成された配線６ａ及びランド６は、スルーホール１１開口及びスルーホール充填樹脂５上にわたって形成されている。
【００１３】
一方、はんだレジスト８はランド６に重畳することなく、隣り合うランド６間に選択的に、かつ、ランド６よりも薄く形成されている。なお、本例では、ソルダーレジストの厚さをその粘性とスピンコート時の回転数や時間等で、ランド形成用のメッキの厚さをメッキ液への浸漬回数等でそれぞれ調整し、ランド６をはんだレジスト８から少なくとも０．１ｍｍ程度突出させている。
【００１４】
次に本例の製造方法について述べる。まず、通常の工程でＰＣＢにスルーホール用の穴をあけ、スルーホールメッキを施し、インターポーザ１を作製する。ここで、ＰＣＢは、例えばＢＴレジンを基材とし、表裏に銅箔が被着されたものである。
【００１５】
その後、スクリーン印刷法によって、スルーホール１１内の全てを熱硬化樹脂等のスルーホール充填樹脂５で充填し、さらにインターポーザ１の上下面全面に配線及びランド形成用のメッキを施し、個々のメッキパターンにパターニングする。このようにすることにより、樹脂上にわたるランド６が形成されると共に、穴が見えないいわゆるヴィアホール（以下ブラインドスルーホールと呼ぶ）を作成することができる。
【００１６】
次に、インターポーザ１の上下面全面にソルダーレジストを塗布・乾燥させ、遮光マスクを介して露光し、現像液に浸漬して現像する。この際、インターポーザ１上面においては、配線６ａ上のボンディングワイヤ３が接続する部分のソルダーレジストを選択的に除去する。一方、インターポーザ１下面においては、ランド６上のソルダーレジストを選択的に除去し、ランド６を露出させる。このようにして残留したソルダーレジストによって、はんだレジスト８が形成される。
【００１７】
その後、通常の工程にて半導体チップ２を搭載し、これを保護する樹脂を被着する。ダイアタッチ材７、ワイヤ３及びモールド樹脂４はこれらの工程でできたものである。
【００１８】
このような構成であるため、ランド６をはんだレジスト８より突出した構造にすることができる。なお、従来構成では、ランドを突出させようとすると、塗布したソルダーレジストの露光をスルーホールに充填された部分にまで行わなければならず、現像によりスルーホールに充填したソルダーレジストを必要以上に除去してしまうので、モールド樹脂が下面に露出してしまうことを阻止できなくなってしまう。
【００１９】
ところで、スルーホール充填樹脂５は、脱落防止のため、インターポーザ１とほぼ同一の熱膨張率及び弾性率を持ったものが好ましい。この意味で、導電を目的とした銅等の導電材を含む一般的なヴィアホール形成用の導電性ペースト等の充填材は、本発明から除かれる。
【００２０】
また、スルーホール１１へのスルーホール充填樹脂５の充填は、公知のスクリーン印刷法により可能であるが、スルーホール１１開口面からスルーホール充填樹脂５が突出するよう厚く塗布し、その後研磨することによってスルーホール１１から露出したスルーホール１１開口から露出したスルーホール充填樹脂５の表面をスルーホール１１の開口面と同一平面にすることができる。これにより後に形成する配線に段差ができず、特に半導体チップ搭載面の平坦性を良好にすることが可能である。
【００２１】
一方、金型等を使った樹脂充填により、スルーホール充填樹脂５がスルーホール１１開口面から突出した構成とすれば、後に行うメッキにより突出したバンプ状のランドを形成することができる。図２はこのようにして形成したランドの部分断面図を示す。図示のように、バンプ状になったランドのコア部はスルーホール充填樹脂５となるため、応力吸収性がよく、熱衝撃によく耐える。
【００２２】
また、スルーホールメッキや配線及びランド形成用のメッキは、導電性を有しない誘電体や樹脂部分にまでメッキ層を形成するため、無電解メッキによるが、その他の必要に応じて行うメッキは電解メッキによるものでもよい。
【００２３】
図３は、本発明の別の実施例を示し、図３（ａ）は側面断面（Ａ−Ａ断面）を、図３（ｂ）は裏面をそれぞれ示す。本図において、インターポーザ１１下面中央部に形成された符号９に示すものは放熱用パッドである。
【００２４】
本図に示すように、インターポーザ１１の半導体チップと重畳する部分に図１で説明したものと同様なブラインドスルーホールが形成されており、それらはインターポーザ１１下面において放熱用パッド９により相互に接続されている。この放熱用パッドは配線及びランド形成用のメッキ層を形成した後、図３（ｂ）中央部に示すひとつのメッキパターンにパターニングすることによってランド６と共に形成している。従って、放熱用パッド９もランド６と同様にスルーホール１１開口から露出したスルーホール充填樹脂５上にわたって形成されており、その高さもランド６と同じであることから、はんだレジスト８より突出した構造となっている。
【００２５】
このような構造であるため、インターポーザ１１の下面に配置された放熱用パッド９と実装基板とをはんだ付けすることができる。このようにすることにより、パッケージ内で発生した熱を実装基板にはんだを介して逃がすことができる。
【００２６】
図４は、本発明の別の実施例を示し、図４（ａ）は側面断面（Ａ−Ａ断面）を、図４（ｂ）は裏面をそれぞれ示す。本図において、４ａは接続部保護のためのアンダーフィル、１０はフリップチップボンディング用バンプを示し、半導体チップ２をインターポーザ１１上にフリップチップボンディングする構成を示したものである。
【００２７】
図示のような構成であっても、前述したものと同様の効果が得られる。すなわち、インターポーザと半導体チップの接続方法によらず、ワイヤボンディングでも、フリップチップボンディングでも、またはその他の方法でも同様の効果を得ることができる。
【００２８】
【発明の効果】
以上説明したように、本発明のチップサイズパッケージは、インターポーザにブラインドスルーホールを形成し、その上にメッキパターンを形成してランドを設け、ランドを除く部分にはんだレジストを被着して突出したランドを有するようにしたものであるから、従来構成よりも実装状態がはんだ量等に影響されずらく、そのため実装性や実装信頼性を高くすることができる。
【００２９】
また、インターポーザの半導体チップと重畳する部分に複数のブラインドスルーホールを形成し、下面においてひとつの放熱用パッドで相互接続するものであるため、高い放熱性を得ることができ、耐熱性に関しても向上することができる。
【００３０】
また、ランドを突出したバンプ形状とし、そのコア部が樹脂となることから、優れた応力吸収性を持たせることができ、熱衝撃があっても剥離しづらいＣＳＰを提供することができる。
【００３１】
また、ランドをスルーホール開口から露出する樹脂上にわたって形成しているので、スルーホール直下にランド設けることができる。このように簡単な構成でファインピッチのランドを有するＣＳＰを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施例を示す平面図および断面図である。
【図２】本発明のランドの構成例を示す部分断面図である。
【図３】本発明の他の実施例を示す平面図および断面図である。
【図４】本発明のさらに他の実施例を示す平面図および断面図である。
【図５】従来のＬＧＡ型のＣＳＰを示す図である。
【符号の説明】
１：インターポーザ、２：半導体チップ、３：ボンディングワイヤ、４：モールド樹脂、４ａ：アンダーフィル樹脂、５：スルーホール充填樹脂、６：ランド、６ａ：配線、７：ダイアタッチ材、８：はんだレジスト、９：放熱用パッド、１０：フリップチップボンディング用バンプ、１１：スルーホールBACKGROUND OF THE INVENTION
The present invention relates to a land grid array type chip size package using an interposer, and particularly relates to a package with improved mountability and mount reliability.
[0001]
[Prior art]
Chip size package (hereinafter referred to as CSP) using an interposer does not use a ball grid array (hereinafter referred to as B11 Grid Array; hereinafter referred to as BGA) in which solder balls are bonded to electrodes on the interposer and solder balls. There is a land grid array (hereinafter referred to as LGA). Both electrode structures are arranged in a matrix on the back surface of the interposer, and support a large number of electrodes in a smaller area than the quad flat package (QFP) that takes out electrodes only from the four directions so far. it can. Therefore, the increase in the package size accompanying the increase in the number of pins is not significant, and the area ratio between the size of the semiconductor chip and the package size can be reduced.
[0002]
In particular, LGA is advantageous in terms of cost because it uses a planar electrode called a land without using solder balls for connection to a mounting substrate. Furthermore, among LGA's, those using a single-layer printed wiring board (hereinafter referred to as PCB) as an interposer are less expensive than ceramics and are less likely to break even if they are thin. It is possible to make the package thinner.
[0003]
FIG. 5 shows an LGA type CSP as an example, FIG. 4 (a) shows a side cross section (AA cross section), and FIG. 4 (b) shows a back surface. In this figure, 1 is an interposer made of PCB, 2 is a semiconductor chip mounted on the interposer 1 by die bonding, 3 is a bonding wire, 4 is a mold resin covering the semiconductor chip, 6 is a land, 6a is a wiring, 7 Is a die attach material for bonding the semiconductor chip 2, 8 is a solder resist, and 11 is a through hole penetrating the upper and lower surfaces of the interposer.
[0004]
As shown in the figure, the semiconductor chip 2 is mounted on the interposer 1, and the lower surface of the interposer 1 is connected through the through hole 11 that connects the semiconductor chip 2 and the wiring 6a by wire bonding and conducts the upper surface and the lower surface of the interposer. It can be connected to the land 6. In this example, there are 16 lands, but an LGA can be configured by arranging them in a matrix. For this reason, the package size can be reduced despite the large number of pins.
[0005]
In addition, the solder resist 8 is applied except for a predetermined portion necessary for connecting the upper and lower surfaces of the interposer 1, and is further filled in the through hole 11. For this reason, the mold resin that covers the semiconductor chip mounting surface of the interposer 1 is not exposed on the lower surface, and solder does not conduct between the lands during mounting.
[0006]
[Problems to be solved by the invention]
However, in the package having the structure as shown in FIG. 5, the land is arranged on the inner side of the solder resist. That is, the land has a concave shape, and it is clear that the mounting property and mounting reliability on the mounting board are inferior to those of the BGA. That is, if the amount of solder is small, the pattern on the mounting board and the land are not sufficiently connected, and conversely, when the amount of solder is increased, adjacent lands are likely to be short-circuited. This is because the gap between the mounting substrate and the land depends on the thickness of the solder resist with low accuracy, which is a small defect like a CSP, which is a serious drawback for a precise electronic component.
[0007]
An object of the present invention is to provide a CSP that can solve the above-described problems, can be easily configured, and can improve mountability and mounting reliability.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention comprises an interposer comprising a single-layer PCB and having through holes plated on the inner walls of the holes penetrating the upper and lower surfaces, and is attached to the upper surface of the interposer. Wiring connected to the through hole, a land attached to the lower surface of the interposer and connected to the through hole, a solder resist attached to the lower surface of the interposer, and a mold resin covering the semiconductor chip mounted on the upper surface of the interposer In the LGA type CSP, the filling resin is filled in the entire through hole, the land is formed by forming a plating pattern on the filling resin exposed from the through hole opening, and the solder resist is formed. Selectively formed in a place excluding the land, the land being the solder resist layer Remote and configured to protrude to the lower surface side of the interposer.
With this configuration, it is not necessary to fill the solder resist in the through hole, and it is not necessary to form a solder resist on the land.
[0009]
In addition, a protruding land having high stress absorption is formed by exposing the filling resin from the through hole to the lower surface side of the through hole by exposing the filling resin from the through hole opening surface.
[0010]
Further, in addition to these configurations, a plurality of the through holes filled with the filling resin are formed at positions overlapping the semiconductor chip of the interposer, and the plurality of through holes are attached to the lower surface of the interposer. A heat dissipation pad is connected to each other, and the heat dissipation pad is made of a single plating pattern formed on the filling resin exposed from the through-hole opening. Is configured to protrude to the lower surface side of the interposer .
With this configuration, the package can have a good heat dissipation structure.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to examples and drawings. In addition, the same code | symbol was attached | subjected to the same or equivalent thing over several drawing, and duplication of description was avoided.
[0012]
FIG. 1 shows an embodiment of the present invention, FIG. 1 (a) shows a side cross section (AA cross section), and FIG. 1 (b) shows a back surface. In this figure, 1 is an interposer, 5 is a through-hole filling resin, and 8 is a solder resist. As shown in the figure, the through-hole filling resin 5 is filled in the entire through hole 11 formed in the interposer 1, and the wiring 6a and the land 6 formed on the upper and lower surfaces of the interposer It is formed over the through-hole filling resin 5.
[0013]
On the other hand, the solder resist 8 is selectively formed between adjacent lands 6 without being superimposed on the lands 6 and thinner than the lands 6. In this example, the thickness of the solder resist is adjusted by its viscosity, the number of revolutions and time during spin coating, and the thickness of the plating for land formation is adjusted by the number of immersions in the plating solution, etc. It protrudes from the solder resist 8 by at least about 0.1 mm.
[0014]
Next, the manufacturing method of this example will be described. First, through holes are formed in the PCB in a normal process, and through-hole plating is performed to produce the interposer 1. Here, the PCB is made of, for example, BT resin as a base material, and copper foil is attached to the front and back.
[0015]
Thereafter, the entire through-hole 11 is filled with a through-hole filling resin 5 such as a thermosetting resin by screen printing, and the upper and lower surfaces of the interposer 1 are plated for wiring and land formation. To pattern. In this way, the land 6 over the resin is formed, and a so-called via hole (hereinafter referred to as a blind through hole) in which a hole is not visible can be created.
[0016]
Next, a solder resist is applied to the entire upper and lower surfaces of the interposer 1 and dried, exposed through a light-shielding mask, and immersed in a developing solution for development. At this time, on the upper surface of the interposer 1, the portion of the solder resist on the wiring 6a to which the bonding wire 3 is connected is selectively removed. On the other hand, on the lower surface of the interposer 1, the solder resist on the lands 6 is selectively removed to expose the lands 6. The solder resist 8 is formed by the solder resist remaining in this way.
[0017]
Thereafter, the semiconductor chip 2 is mounted in a normal process, and a resin for protecting the semiconductor chip 2 is attached. The die attach material 7, the wire 3, and the mold resin 4 are made by these processes.
[0018]
Due to such a configuration, the land 6 can be projected from the solder resist 8. In the conventional configuration, if the land is projected, the applied solder resist must be exposed to the part filled in the through hole, and the solder resist filled in the through hole is removed more than necessary by development. Therefore, it becomes impossible to prevent the mold resin from being exposed to the lower surface.
[0019]
By the way, it is preferable that the through-hole filling resin 5 has substantially the same thermal expansion coefficient and elastic modulus as the interposer 1 in order to prevent dropping. In this sense, a filler such as a conductive paste for forming a general via hole including a conductive material such as copper for the purpose of conduction is excluded from the present invention.
[0020]
The through-hole filling resin 5 can be filled into the through-hole 11 by a known screen printing method. However, the through-hole filling resin 5 is applied thickly so as to protrude from the opening surface of the through-hole 11, and then polished. Thus, the surface of the through hole filling resin 5 exposed from the opening of the through hole 11 exposed from the through hole 11 can be flush with the opening surface of the through hole 11. As a result, there is no step in the wiring to be formed later, and in particular, the flatness of the semiconductor chip mounting surface can be improved.
[0021]
On the other hand, if the through hole filling resin 5 protrudes from the opening surface of the through hole 11 by resin filling using a mold or the like, bump-like lands protruding by plating performed later can be formed. FIG. 2 shows a partial cross-sectional view of the land formed in this way. As shown in the drawing, the core portion of the land in the form of a bump becomes the through-hole filling resin 5, so that the stress absorption is good and the thermal shock is well resisted.
[0022]
In addition, through-hole plating and plating for wiring and land formation are performed by electroless plating because the plating layer is formed even on dielectrics and resin parts that do not have electrical conductivity. It may be by plating.
[0023]
3 shows another embodiment of the present invention, FIG. 3 (a) shows a side cross section (AA cross section), and FIG. 3 (b) shows a back surface. In this figure, what is shown by the code | symbol 9 formed in the lower surface center part of the interposer 11 is a pad for thermal radiation.
[0024]
As shown in this figure, blind through holes similar to those described with reference to FIG. 1 are formed in a portion overlapping the semiconductor chip of the interposer 11, and these are connected to each other by a heat dissipating pad 9 on the lower surface of the interposer 11. ing. The heat dissipating pad is formed together with the land 6 by forming a wiring layer and a land forming plating layer and then patterning it into one plating pattern shown in the center of FIG. Accordingly, the heat dissipating pad 9 is formed over the through-hole filling resin 5 exposed from the opening of the through-hole 11 similarly to the land 6, and the height thereof is the same as that of the land 6. It has become.
[0025]
Due to such a structure, the heat dissipation pad 9 disposed on the lower surface of the interposer 11 and the mounting substrate can be soldered. By doing in this way, the heat generated in the package can be released to the mounting substrate via the solder.
[0026]
FIG. 4 shows another embodiment of the present invention, in which FIG. 4 (a) shows a side cross section (AA cross section) and FIG. 4 (b) shows a back surface. In this figure, 4a is an underfill for protecting the connection portion, 10 is a flip chip bonding bump, and shows a configuration in which the semiconductor chip 2 is flip chip bonded onto the interposer 11.
[0027]
Even with the configuration as shown in the figure, the same effect as described above can be obtained. That is, the same effect can be obtained by wire bonding, flip chip bonding, or other methods regardless of the connection method between the interposer and the semiconductor chip.
[0028]
【The invention's effect】
As described above, in the chip size package of the present invention, the blind through hole is formed in the interposer, the plating pattern is formed on the interposer, the land is provided, and the solder resist is applied to the portion excluding the land to protrude. Since the land is provided, the mounting state is less affected by the amount of solder and the like than in the conventional configuration, and therefore, mountability and mounting reliability can be increased.
[0029]
In addition, a plurality of blind through-holes are formed in the part of the interposer that overlaps the semiconductor chip and interconnected with a single heat-dissipating pad on the bottom surface, so that high heat dissipation can be obtained and heat resistance is also improved. can do.
[0030]
In addition, since the land has a protruding bump shape and the core portion is made of resin, it can have excellent stress absorbability, and can provide a CSP that is difficult to peel off even when there is a thermal shock.
[0031]
Further, since the land is formed over the resin exposed from the opening of the through hole, the land can be provided immediately below the through hole. Thus, a CSP having a fine pitch land can be provided with a simple configuration.
[Brief description of the drawings]
1A and 1B are a plan view and a cross-sectional view showing an embodiment of the present invention.
FIG. 2 is a partial cross-sectional view showing a configuration example of a land of the present invention.
FIGS. 3A and 3B are a plan view and a cross-sectional view showing another embodiment of the present invention. FIGS.
FIG. 4 is a plan view and a cross-sectional view showing still another embodiment of the present invention.
FIG. 5 is a diagram showing a conventional LGA type CSP.
[Explanation of symbols]
1: Interposer, 2: Semiconductor chip, 3: Bonding wire, 4: Mold resin, 4a: Underfill resin, 5: Through hole filling resin, 6: Land, 6a: Wiring, 7: Die attach material, 8: Solder resist , 9: pad for heat dissipation, 10: bump for flip chip bonding, 11: through hole

Claims (3)

単層のプリント配線板からなり、上下面を貫通する穴の内壁にスルーホールメッキを施したスルーホールが形成されたインターポーザと、該インターポーザ上面に被着され前記スルーホールと接続する配線と、該インターポーザ下面に被着され前記スルーホールと接続するランドと、前記インターポーザ下面に被着したはんだレジストと、前記インターポーザ上面に搭載された半導体チップを保護するモールド樹脂とからなるランドグリッドアレイ型のチップサイズパッケージにおいて、
前記スルーホール内の全てに充填樹脂が充填され、前記ランドは前記スルーホール開口から露出した前記充填樹脂上にわたって形成されたメッキパターンからなり、前記はんだレジストは前記ランドを除く箇所に選択的に形成され、前記ランドが前記はんだレジスト層よりも前記インターポーザの下面側に突出していることを特徴とするチップサイズパッケージ。An interposer formed of a single-layer printed wiring board , in which through holes are plated on the inner walls of the holes penetrating the upper and lower surfaces, wiring attached to the upper surface of the interposer and connected to the through holes, and Land grid array type chip size comprising: a land attached to the bottom surface of the interposer and connected to the through hole; a solder resist attached to the bottom surface of the interposer; and a mold resin protecting the semiconductor chip mounted on the top surface of the interposer. In the package,
Filling resin is filled in all of the through-holes, the lands are formed of a plating pattern formed on the filling resin exposed from the through-hole openings, and the solder resist is selectively formed at locations other than the lands. A chip size package, wherein the land protrudes from the solder resist layer to the lower surface side of the interposer . 前記スルーホールから露出した前記充填樹脂は、前記インターポーザ下面の前記スルーホール開口面から前記スルーホールの下面側に突出していることを特徴とする請求項１に記載のチップサイズパッケージ。2. The chip size package according to claim 1, wherein the filling resin exposed from the through hole protrudes from the through hole opening surface of the lower surface of the interposer to the lower surface side of the through hole . 前記インターポーザの前記半導体チップに重畳する位置に前記充填樹脂が充填された前記スルーホールが複数形成され、該複数のスルーホールは、前記インターポーザ下面に被着された放熱用パッドで相互に接続され、該放熱用パッドは、前記スルーホール開口から露出した前記充填樹脂上にわたって形成されたひとつのメッキパターンからなり、前記インターポーザ下面に被着したはんだレジスト層よりも前記インターポーザの下面側に突出していることを特徴とする請求項１または２に記載のチップサイズパッケージ。A plurality of through holes filled with the filling resin are formed at positions overlapping the semiconductor chip of the interposer, and the plurality of through holes are connected to each other by a heat dissipation pad attached to the lower surface of the interposer, The heat dissipating pad is composed of a single plating pattern formed on the filling resin exposed from the through hole opening, and protrudes to the lower surface side of the interposer from the solder resist layer deposited on the lower surface of the interposer . The chip size package according to claim 1 or 2.
JP2000272440A 2000-09-08 2000-09-08 Chip size package Expired - Lifetime JP4397111B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000272440A JP4397111B2 (en) 2000-09-08 2000-09-08 Chip size package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000272440A JP4397111B2 (en) 2000-09-08 2000-09-08 Chip size package

Publications (2)

Publication Number Publication Date
JP2002083900A JP2002083900A (en) 2002-03-22
JP4397111B2 true JP4397111B2 (en) 2010-01-13

Family

ID=18758550

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000272440A Expired - Lifetime JP4397111B2 (en) 2000-09-08 2000-09-08 Chip size package

Country Status (1)

Country Link
JP (1) JP4397111B2 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4737995B2 (en) * 2005-01-14 2011-08-03 ルネサスエレクトロニクス株式会社 Semiconductor device
KR100810349B1 (en) 2006-08-04 2008-03-04 삼성전자주식회사 Interposer and semiconductor package using the same
JP2009246265A (en) * 2008-03-31 2009-10-22 Furukawa Electric Co Ltd:The Semiconductor package substrate
JP5746814B2 (en) * 2009-02-06 2015-07-08 日本ケミコン株式会社 Solid electrolytic capacitor
KR101163222B1 (en) * 2010-09-13 2012-07-06 에스케이하이닉스 주식회사 Semiconductor package and method for manufacturing the same
JP5704177B2 (en) * 2011-01-25 2015-04-22 株式会社村田製作所 Electronic components
JP6878562B2 (en) * 2017-02-21 2021-05-26 京セラ株式会社 Wiring boards, electronics and electronic modules
EP3588550A4 (en) * 2017-02-22 2021-01-13 Kyocera Corporation Wiring substrate, electronic device, and electronic module

Also Published As

Publication number Publication date
JP2002083900A (en) 2002-03-22

Similar Documents

Publication Publication Date Title
US8022532B2 (en) Interposer and semiconductor device
KR100244580B1 (en) Method for manufacturing circuit board having matal bump and semiconductor chip package
US8633587B2 (en) Package structure
JP3546131B2 (en) Semiconductor chip package
KR101168263B1 (en) Semiconductor package and fabrication method thereof
KR100385766B1 (en) Semiconductor device having resin members provided separately corresponding to externally connecting electrodes
US20050077545A1 (en) Ball grid array package with patterned stiffener surface and method of assembling the same
US20020001178A1 (en) Semiconductor device and method of forming the same.
JP3820022B2 (en) Printed circuit board for ball grid array package and method for manufacturing ball grid array package
US7340829B2 (en) Method for fabricating electrical connection structure of circuit board
JP4397111B2 (en) Chip size package
JP2002261204A (en) Interposer board and electronic component body having the same
JP5285204B2 (en) Semiconductor device and substrate for manufacturing semiconductor device
JP3939847B2 (en) Manufacturing method of semiconductor device
JP2004179576A (en) Wiring board and its manufacturing method
US6038135A (en) Wiring board and semiconductor device
US20050235488A1 (en) Selective area solder placement
JP4856410B2 (en) Semiconductor device
JP4593831B2 (en) Chip size package
JP2000340717A (en) Electronic component mounting device
JP3684517B2 (en) Semiconductor device
JP2947563B2 (en) Semiconductor device
JP3091051B2 (en) Substrate for mounting electronic components
KR101920916B1 (en) Printed circuit board having conductive post and method of manufacturing the same
KR100733245B1 (en) Printed circuit board with embeded chip components and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090707

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090828

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091006

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091020

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121030

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4397111

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151030

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term