JP4396061B2

JP4396061B2 - Semiconductor integrated circuit

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Publication number: JP4396061B2
Application number: JP2001207171A
Authority: JP
Inventors: 寛西島; 秀明佐藤; 直樹小澤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-07-09
Filing date: 2001-07-09
Publication date: 2010-01-13
Anticipated expiration: 2021-07-09
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Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Phase Locked Loop）回路を搭載する半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路において、ＰＬＬ回路は、クロック周波数の逓倍やクロックのスキュー調整などの機能を果たしており、半導体集積回路の高速化及び大規模化を実現させるために必須の回路である。
【０００３】
【発明が解決しようとする課題】
ＰＬＬ回路を搭載する半導体集積回路については、プロセス条件や温度変動や電源電圧変動による各種セルの特性変動を抑えることによる性能向上が要請されている。しかし、従来、各種セルのプロセス条件や温度変動や電源電圧変動による特性変動対策は、製造工程での精度向上や動作マージンを考慮した設計を行うことによる特性保証を行うに留まり、回路的な対策は特に行われていなかった。また、ＰＬＬ回路を搭載する半導体集積回路については、ＰＬＬ回路のパワーダウン解除後の再ロック時間の短縮化による性能向上も要請されている。
【０００４】
本発明は、かかる点に鑑み、ＰＬＬ回路を搭載する半導体集積回路であって、プロセス条件や温度変動による特性変動抑圧対象回路の特性変動を抑圧することによる性能向上を図ることができるようにした半導体集積回路を提供することを第１の目的とし、ＰＬＬ回路のパワーダウン解除後の再ロック時間の短縮化による性能向上を図ることができるようにした半導体集積回路を提供することを第２の目的とする。
【０００５】
【課題を解決するための手段】
本発明中、第１の発明は、ＰＬＬ回路と特性変動抑圧対象回路を搭載する半導体集積回路であって、前記特性変動抑圧対象回路は、前記ＰＬＬ回路の発振器に供給される制御信号を特性変動情報とする特性変動抑圧回路によりプロセス条件や温度変動による特性変動が抑圧されるというものである。
【０００６】
本発明中、第２の発明は、ＰＬＬ回路を搭載する半導体集積回路であって、前記ＰＬＬ回路のロック時に前記ＰＬＬ回路の発振器に供給される制御信号の値を記憶する記憶回路と、前記ＰＬＬ回路のパワーダウン解除時に、前記発振器に対して前記記憶回路に記憶されている値の制御信号を一時的に供給するＰＬＬ制御回路を搭載しているというものである。
【０００７】
【発明の実施の形態】
以下、図１〜図１５を参照して、第１の発明の第１実施形態〜第４実施形態及び第２の発明の第１実施形態、第２実施形態について説明する。
【０００８】
（第１の発明の第１実施形態・・図１〜図８）
図１は第１の発明の第１実施形態の要部の回路図である。図１中、１は電源電圧Ｖdd_pllとして定電圧が供給されるＰＬＬ回路であり、２は電圧制御型発振器、３は電圧制御型発振器２の出力を分周する分周器、４は入力信号ＣＫと分周器３の出力との位相差を検出する位相差検出器、５は位相差検出器４の出力を受けて制御電圧ＶＣＴＲＬを電圧制御型発振器２に供給するチャージポンプ回路、６はチャージポンプ回路５の出力から高周波成分を除去するローパスフィルタ回路である。
【０００９】
また、７は特性変動抑圧対象回路であるＲＡＭ（random access memory）、８はプロセス条件や温度変動によるＲＡＭ７の特性変動を抑圧する特性変動抑圧回路であり、この特性変動抑圧回路８は、チャージポンプ回路５が出力する電圧制御型発振器２の制御電圧ＶＣＴＲＬを特性変動情報としてＲＡＭ７に供給する電源電圧Ｖoutの電圧値を変化させることにより、プロセス条件や温度変動によるＲＡＭ７の特性変動を抑圧するというものである。
【００１０】
特性変動抑圧回路８において、９はチャージポンプ回路５が出力する制御電圧ＶＣＴＲＬをデジタル化して３ビットの特性変動情報信号ＢＨを出力するＡ／Ｄ（アナログ／デジタル）変換器、１０はＡ／Ｄ変換器９が出力する特性変動情報信号ＢＨをデコードしてスイッチ制御信号Ｓwitchを出力するデコーダ、１１はスイッチ制御信号Ｓwitchに制御された電圧値の電源電圧ＶoutをＲＡＭ７に供給する電源電圧供給回路である。
【００１１】
図２は電源電圧供給回路１１の回路図である。図２中、１２−１〜１２−８は直流電圧Ｖ１〜Ｖ８を出力する直流電圧源、１３はスイッチ制御信号Ｓwitchにより切換動作が制御される切換スイッチである。Ｖ１〜Ｖ８はＶ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８の関係にあり、Ｖ５はプロセス条件や温度が設計中心値である場合にＲＡＭ７に供給すべき電源電圧Ｖoutの電圧値である。
【００１２】
また、１４は電源電圧Ｖdd_vreg（但し、Ｖdd_vreg＞Ｖ８）を降圧してＲＡＭ７に供給すべき電源電圧Ｖoutを出力するｐＭＯＳトランジスタ、１５はオペアンプであり、その非反転入力端子を切換えスイッチ１３のノードａに接続し、その反転入力端子をｐＭＯＳトランジスタ１４のドレインに接続し、その出力端子をｐＭＯＳトランジスタ１４のゲートに接続し、ｐＭＯＳトランジスタ１４のドレインに電源電圧Ｖoutとして、オペアンプ１５の非反転入力端子に印加される直流電圧と同一電圧値の電圧を得ることができるようにされている。
【００１３】
図３は電圧制御型発振器２の入出力特性の温度依存性を示す図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に出力周波数Ｆoutを示している。図３中、Ｃ１はプロセス条件及び温度が設計中心値である場合の入出力特性、Ｃ２はプロセス条件は設計中心値であるが、温度が設計中心値よりも低い場合の入出力特性、Ｃ３はプロセス条件は設計中心値であるが、温度が設計中心値よりも高い場合の入出力特性、ＶＡ１はプロセス条件及び温度が設計中心値である場合の制御電圧ＶＣＴＲＬの電圧値（制御電圧ＶＣＴＲＬの設計中心値）、ｆ１はプロセス条件及び温度が設計中心値である場合において制御電圧ＶＣＴＲＬがＶＡ１である場合の出力周波数Ｆout（出力周波数Ｆoutの設計中心値）である。
【００１４】
ここで、例えば、温度が設計中心値よりも低くなると、電圧制御型発振器２の動作速度が速くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだと、出力周波数Ｆoutはｆ１よりも高い周波数、例えば、ｆ２となるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１となるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が速くなった分だけ下降して、例えば、ＶＡ２となり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１５】
逆に、温度が設計中心値よりも高くなると、電圧制御型発振器２の動作速度が遅くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１のままだと、出力周波数Ｆoutはｆ１よりも低い周波数、例えば、ｆ３となるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が遅くなった分だけ上昇して、例えば、ＶＡ３となり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１６】
図４は電圧制御型発振器２の入出力特性のプロセス依存性を示す図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に出力周波数Ｆoutを示している。図４中、Ｃ４は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも速くするような条件であった場合の入出力特性、Ｃ５は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも遅くするような条件であった場合の入出力特性である。
【００１７】
ここで、例えば、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも速くするような条件であった場合、電圧制御型発振器２の動作速度が速くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１であると、出力周波数Ｆoutはｆ１よりも高い、例えば、ｆ４になるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が速くなった分だけ下降して、例えば、ＶＡ４となり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００１８】
逆に、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも遅くするような条件であった場合には、電圧制御型発振器２の動作速度が遅くなるため、制御電圧ＶＣＴＲＬの電圧値がＶＡ１であると、出力周波数Ｆoutはｆ１よりも低い、例えば、ｆ５になるが、ＰＬＬ回路１は出力周波数Ｆoutがｆ１になるように電圧制御型発振器２の出力信号をフィードバックして誤差を修正するように動作するので、制御電圧ＶＣＴＲＬの電圧値は電圧制御型発振器２の動作速度が遅くなった分だけ上昇して、例えば、ＶＡ５となり、出力周波数Ｆoutはｆ１となる。
【００１９】
このように、ＰＬＬ回路１では、プロセス条件及び温度が設計中心値である場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値となり、出力周波数Ｆoutは設計中心値のｆ１となる。また、プロセス条件や温度変動が内部回路の動作速度を速くさせるものである場合には、制御電圧ＶＣＴＲＬの電圧値が低くなり、出力周波数Ｆoutは設計中心値のｆ１となり、プロセス条件や温度変動が内部回路の動作速度を遅くさせるものである場合には、制御電圧ＶＣＴＲＬの電圧値が高くなり、出力周波数Ｆoutは設計中心値のｆ１となる。
【００２０】
図５はＡ／Ｄ変換器９の入出力特性を示す図であり、横軸に制御電圧ＶＣＴＲＬ、縦軸に特性変動情報信号ＢＨを示している。すなわち、制御電圧ＶＣＴＲＬの電圧値がＶＡ１の場合（プロセス条件及び温度が設計中心値である場合）には、特性変動情報信号ＢＨ＝“１００”となり、制御電圧ＶＣＴＲＬの電圧値がＶＡ１よりも小さい値の場合（プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも速くするようなものである場合）には、特性変動情報信号ＢＨは“１００”よりも小さい値となり、制御電圧ＶＣＴＲＬの電圧値がＶＡ１よりも大きい値の場合（プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも遅くするようなものである場合）には、特性変動情報信号ＢＨは“１００”よりも大きい値となる。
【００２１】
図６はデコーダ１０の入出力特性を示す図であり、横軸に特性変動情報信号ＢＨ、縦軸にスイッチ切換信号Ｓwitchの内容を示している。すなわち、デコーダ１０は、例えば、特性変動情報信号ＢＨ＝“１００”の場合には、切換スイッチ１３のノードａ、ｂ５間をＯＮとするスイッチ制御信号Ｓwitchを出力し、例えば、特性変動情報信号ＢＨ＝“０００”の場合には、切換スイッチ１３のノードａ、ｂ１間をＯＮとするスイッチ制御信号Ｓwitchを出力し、特性変動情報信号ＢＨ＝“１１１”の場合には、切換スイッチ１３のノードａ、ｂ８間をオンとするスイッチ制御信号Ｓwitchを出力する。
【００２２】
図７はＲＡＭ７の一般的なＶdd（電源電圧）−ｔAAC（クロックが入力されてから、指定データが出力されるまでの時間）特性の温度依存性を示す図であり、横軸にＶdd、縦軸にｔAACを示している。図７中、Ｃ11はプロセス条件及び温度が設計中心値である場合のＶdd−ｔAAC特性、Ｃ12はプロセス条件は設計中心値であるが、温度が設計中心値よりも低い場合のＶdd−ｔAAC特性、Ｃ13はプロセス条件は設計中心値であるが、温度が設計中心値よりも高い場合のＶdd−ｔAAC特性である。
【００２３】
すなわち、例えば、温度が設計中心値よりも低い場合には、ｔAACは設計中心値のＴ１より小さい値、例えば、Ｔ２となる。この場合には、電源電圧Ｖddを設計中心値のＶ５よりも低い電圧、例えば、Ｖ２とすることにより、ｔAACを設計中心値のＴ１とすることができる。これに対して、温度が設計中心値よりも高い場合には、ｔAACは設計中心値のＴ１より大きい値、例えば、Ｔ３となる。この場合には、電源電圧ＶddをＶ５よりも高い電圧、例えば、Ｖ７とすることにより、ｔAACを設計中心値のＴ１とすることができる。
【００２４】
図８はＲＡＭ７の一般的なＶdd−ｔAAC特性のプロセス依存性を示す図であり、横軸にＶdd、縦軸にｔAACを示している。図８中、Ｃ14は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも速くするような条件であった場合のＶdd−ｔAAC特性、Ｃ15は温度は設計中心値であるが、プロセス条件がトランジスタのスイッチング速度を設計中心値よりも遅くするような条件であった場合のＶdd−ｔAAC特性である。
【００２５】
すなわち、例えば、プロセス条件がトランジスタのスイッチング速度を速くするようなものであった場合には、ｔAACは設計中心値のＴ１より小さい値、例えば、Ｔ２となる。この場合には、電源電圧ＶddをＶ５よりも低い電圧、例えば、Ｖ２とすることにより、ｔAACを設計中心値のＴ１とすることができる。これに対して、プロセス条件がトランジスタのスイッチング速度を遅くするようなものであった場合には、ｔAACは設計中心値のＴ１より大きな値、例えば、Ｔ３となる。この場合には、電源電圧ＶddをＶ５よりも高い電圧、例えば、Ｖ７とすることにより、ｔAACを設計中心値のＴ１とすることができる。
【００２６】
そこで、特性変動抑圧回路８（Ａ／Ｄ変換器９、デコーダ１０及び電源電圧供給回路１１）は、制御電圧ＶＣＴＲＬを特性変動情報として、ＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力するように入出力特性が設定される。
【００２７】
このように構成された本実施形態においては、プロセス条件及び温度が設計中心値である場合、制御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１となり、特性変動情報信号ＢＨ＝“１００”となる。この結果、スイッチ制御信号Ｓwitchは切換スイッチ１３のノードａ、ｂ５間の接続を指示する内容となり、電源電圧供給回路１１の出力電圧Ｖoutの電圧値は設計中心値のＶ５となる。したがって、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００２８】
これに対して、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも速くするようなものである場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１よりも小さい値となり、特性変動情報信号ＢＨは“１００”よりも小さい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００２９】
また、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも遅くするようなものである場合には、制御電圧ＶＣＴＲＬの電圧値は設計中心値のＶＡ１よりも大きい値となり、特性変動情報信号ＢＨは“１００”よりも大きい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３０】
以上のように、本実施形態によれば、制御電圧ＶＣＴＲＬを特性変動情報としてＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力する特性変動抑圧回路８を搭載しているので、プロセス条件や温度が設計中心値から変化している場合であっても、ＲＡＭ７を設計中心値の速度で動作させることができ、この点から、電圧制御型発振器２を有するＰＬＬ回路１及びＲＡＭ７を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００３１】
（第１の発明の第２実施形態・・図９）
図９は第１の発明の第２実施形態の要部の回路図である。本実施形態は、図１に示すＰＬＬ回路１及び特性変動抑圧回路８の代わりに、これらＰＬＬ回路１及び特性変動抑圧回路８と回路構成の異なるＰＬＬ回路１６及び特性変動抑圧回路１７を設け、その他については、図１に示す第１の発明の第１実施形態と同様に構成したものである。
【００３２】
ＰＬＬ回路１６は、図１に示す電圧制御型発振器２の代わりに、電流制御型発振器１８を設けると共に、チャージポンプ回路５が出力する制御電圧ＶＣＴＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ（電圧／電流）変換器１９を設け、その他については、図１に示すＰＬＬ回路１と同様に構成したものである。
【００３３】
特性変動抑圧回路１７は、Ａ／Ｄ変換器９の前段に、制御電流ＩＣＴＲＬを電圧に変換するＩ／Ｖ（電流／電圧）変換器２０を設け、その他については、図１に示す特性変動抑圧回路８と同様に構成したものである。
【００３４】
本実施形態においては、プロセス条件及び温度が設計中心値である場合、制御電流ＩＣＴＲＬの電流値は設計中心値となり、Ｉ／Ｖ変換器２０の出力電圧は設計中心値のＶＡ１となり、特性変動情報信号ＢＨ＝“１００”となる。この結果、スイッチ制御信号Ｓwitchは切換スイッチ１３のノードａ、ｂ５間の接続を指示する内容となり、電源電圧供給回路１１の出力電圧Ｖoutの電圧値は設計中心値のＶ５となる。したがって、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３５】
これに対して、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも速くするようなものである場合には、制御電流ＩＣＴＲＬの電流値は設計中心値よりも小さい値となり、Ｉ／Ｖ変換器２０の出力電圧は設計中心値のＶＡ１よりも小さい値となる。この結果、特性変動情報信号ＢＨは“１００”よりも小さい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３６】
また、プロセス条件や温度変動が内部回路の動作速度を設計中心値よりも遅くするようなものである場合には、制御電流ＩＣＴＲＬの電流値は設計中心値よりも大きい値となり、Ｉ／Ｖ変換器２０の出力電圧は設計中心値のＶＡ１よりも大きい値となる。この結果、特性変動情報信号ＢＨは“１００”よりも大きい値で、かつ、スイッチ制御信号ＳwitchがＲＡＭ７を設計中心値の速度で動作させる直流電圧を出力する直流電圧源を選択する値となる。したがって、この場合にも、ＲＡＭ７を設計中心値の速度で動作させることができる。
【００３７】
以上のように、本実施形態によれば、制御電流ＩＣＴＲＬを特性変動情報としてＲＡＭ７が設計中心値の速度で動作するような電源電圧Ｖoutを出力する特性変動抑圧回路１７を搭載しているので、プロセス条件や温度が設計中心値から変化している場合であっても、ＲＡＭ７を設計中心値の速度で動作させることができ、この点から、電流制御型発振器１８を有するＰＬＬ回路１６及びＲＡＭ７を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００３８】
（第１の発明の第３実施形態・・図１０）
図１０は第１の発明の第３実施形態の要部の回路図である。図１０中、２１は本実施形態であり、本実施形態２１は、特性変動抑圧回路８を構成する電源電圧供給回路１１を本実施形態を構成するチップに搭載せず、電源電圧供給回路１１を外部回路として使用するようにし、その他については、図１に示す第１の発明の第１実施形態と同様に構成したものである。
【００３９】
本実施形態によれば、第１の発明の第１実施形態と同様に、プロセス条件や温度が設計中心値から変化している場合であっても、ＲＡＭ７を設計中心値の速度で動作させることができ、この点から、電圧制御型発振器２を有するＰＬＬ回路１及びＲＡＭ７を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００４０】
なお、第１の発明の第２実施形態において、電源電圧供給回路１１を外部回路とするようにしても良い。また、制御電圧ＶＣＴＲＬや制御電流ＩＣＴＲＬを特性変動情報信号としてＲＡＭ７のバックバイアス電圧を変化させることによりＲＡＭ７の特性変動を抑圧するようにしても良い。
【００４１】
（第１の発明の第４実施形態・・図１１、図１２）
図１１は第１の発明の第４実施形態の要部の回路図である。本実施形態は、特性変動抑圧対象回路として、図１に示すＲＡＭ７の代わりに、アナログ回路２２を設けると共に、図１に示す特性変動抑圧回路８の代わりに、特性変動抑圧回路８と回路構成の異なる特性変動抑圧回路２３を設け、その他については、図１に示す第１の発明の第１実施形態と同様に構成したものである。
【００４２】
特性変動抑圧回路２３は、図１に示す特性変動抑圧回路８が備える電源電圧供給回路１１の代わりに、アナログ回路２２にバイアス電圧ＶＢを供給するバイアス回路２４を設け、その他については、図１に示す特性変動抑圧回路８と同様に構成したものである。
【００４３】
図１２はバイアス回路２４の回路図である。図１２中、Ｖdd_biasは定電圧の電源電圧、２５〜２７はｐＭＯＳトランジスタ、２８−１〜２８−８は抵抗値をＲ１〜Ｒ８とする抵抗、２９はスイッチ制御信号Ｓwitchにより切換動作が制御される切換スイッチである。このバイアス回路２４は、切換スイッチ２９を図２に示す切換スイッチ１３と同様に制御し、アナログ回路２２の利得が設計中心値となるようなバイアス電圧ＶＢを出力するというものである。
【００４４】
以上のように、本実施形態によれば、制御電圧ＶＣＴＲＬを特性変動情報としてアナログ回路２２の利得が設計中心値となるようなバイアス電圧ＶＢを出力する特性変動抑圧回路２３を搭載しているので、プロセス条件や温度が設計中心値から変化している場合であっても、利得が設計中心値となるようにアナログ回路２２を動作させることができ、この点から、電圧制御型発振器２を有するＰＬＬ回路１及びアナログ回路２２を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００４５】
なお、ＰＬＬ回路１の代わりに図９に示すＰＬＬ回路１６を有するものである場合には、Ａ／Ｄ変換器９の前段に制御電流を電圧に変換するＩ／Ｖ変換器を設けることにより、電流制御型発振器を有するＰＬＬ回路及びアナログ回路２２を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００４６】
（第２の発明の第１実施形態・・図１３、図１４）
図１３は第２の発明の第１実施形態の要部の回路図である。図１４中、３０はＰＬＬ回路であり、３１は電圧制御型発振器、３２は電圧制御型発振器３１の出力を分周する分周器、３３は入力信号ＣＫと分周器３２の出力との位相差を検出する位相差検出器、３４は位相差検出器３３の出力を受けて制御電圧ＶＣＴＲＬを出力するチャージポンプ回路、３５は切換スイッチ、３６はローパスフィルタである。
【００４７】
また、３７はＰＬＬ制御回路であり、３８は制御電圧ＶＣＴＲＬをデジタル化するＡ／Ｄ変換器、３９はＡ／Ｄ変換器３８から出力される制御電圧ＶＣＴＲＬのデジタル値を記憶するＲＡＭ、４０はＲＡＭ３９から読み出した制御電圧ＶＣＴＲＬのデジタル値をアナログ値に変換するＤ／Ａ変換器である。
【００４８】
また、４１はカウンターであり、このカウンター４１は、ＰＬＬ回路３０がパワーダウン後、パワーオンとされた時にカウントを開始し、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントするまでは、切換スイッチ３５のノードｃ、ｄ２間をオンとし、その他の期間は、切換スイッチ３５のノードｃ、ｄ１間をオンとするものである。
【００４９】
なお、ＰＬＬ回路３０は、チャージポンプ回路３４がパワーダウン信号ＰＤによってパワーダウンとされることによりパワーダウンとされる。また、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンタ４１は、パワーダウン信号ＰＤにより、ＰＬＬ回路３０のパワーダウンと同時にパワーダウンとされ、ＰＬＬ回路３０のパワーオンと同時にパワーオンとされる。
【００５０】
本実施形態においては、電源が投入されると、切換スイッチ３５は、ノードｃ、ｄ１間がオンとされ、その後、ＰＬＬ回路３０がロック状態になると、制御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデジタル化されてＲＡＭ３９に記憶される。
【００５１】
その後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１のパワーダウンが解除されてパワーオンとされると、切換スイッチ３５のノードｃ、ｄ２間がＯＮとされると共に、ＲＡＭ３９から記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値が出力され、これがＤ／Ａ変換器４０でアナログ値に変換されて電圧制御型発振器３１に供給される。
【００５２】
その後、カウンター４１が分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントすると、切換スイッチ３５のノードｃ、ｄ１間がＯＮとされ、この結果、チャージポンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制御型発振器３１に供給されるようになり、ＰＬＬ回路３０はロック状態となる。
【００５３】
図１４は第２の発明の第１実施形態の効果を説明するための波形図であり、図１４Ａは切換スイッチ３５及びＰＬＬ制御回路３７を搭載しない場合に電圧制御型発振器３１に供給される制御電圧ＶＣＴＲＬの時間的変化、図１４Ｂは本実施形態において電圧制御型発振器３１に供給される制御電圧ＶＣＴＲＬの時間的変化を示している。
【００５４】
以上のように、本実施形態によれば、ＰＬＬ回路３０のパワーオン時に、電圧制御型発振器３１に対して、ＰＬＬ回路３０のロック時に電圧制御型発振器３１に供給される電圧値の制御電圧ＶＣＴＲＬを、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間だけ、ＰＬＬ制御回路３７から供給するようにしているので、パワーダウン解除後の再ロック時間の短縮化を図ることができ、この点から、ＰＬＬ回路３０を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００５５】
（第２の発明の第２実施形態・・図１５）
図１５は第２の発明の第２実施形態の要部の回路図である。本実施形態は、図１３に示すＰＬＬ制御回路３７の代わりに、ＰＬＬ制御回路３７と回路構成の異なるＰＬＬ制御回路４２を設け、その他については、図１３に示す第２の発明の第１実施形態と同様に構成したものである。
【００５６】
ＰＬＬ制御回路４２は、図１３に示すＲＡＭ３９の代わりに、不揮発性メモリ４３を設けると共に、カウンター４１は、電源が再投入された時と、ＰＬＬ回路３０のパワーダウンが解除された時に、それぞれ、同時にカウントを開始し、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントするまでは、切換スイッチ３５のノードｃ、ｄ２間をオンとし、その他の期間は、切換スイッチ３５のノードｃ、ｄ１間をオンとするように動作させ、その他については、図１３に示すＰＬＬ制御回路３７と同様に構成したものである。
【００５７】
本実施形態においては、電源が投入されると、切換スイッチ３５は、ノードｃ、ｄ１間がオンとされ、その後、ＰＬＬ回路３０がロック状態になると、制御電圧ＶＣＴＲＬの電圧値がＡ／Ｄ変換器３８によりデジタル化されて不揮発性メモリ４３に記憶される。
【００５８】
その後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１がパワーダウンとされた後、ＰＬＬ回路３０、Ａ／Ｄ変換器３８、Ｄ／Ａ変換器４０及びカウンター４１のパワーダウンが解除されてパワーオンとされると、切換スイッチ３５のノードｃ、ｄ２間がＯＮとされると共に、不揮発性メモリ４３から記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値が出力され、これがＤ／Ａ変換器４０でアナログ値に変換されて電圧制御型発振器３１に供給される。
【００５９】
その後、カウンター４１が分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントすると、切換スイッチ３５のノードｃ、ｄ１間がＯＮとされ、この結果、チャージポンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制御型発振器３１に供給されるようになり、ＰＬＬ回路３０はロック状態となる。
【００６０】
また、その後、電源がＯＦＦとされ、再び電源が投入されると、切換スイッチ３５のノードｃ、ｄ２間がＯＮとされると共に、不揮発性メモリ４３から記憶されている制御電圧ＶＣＴＲＬの電圧値のデジタル値が出力され、これがＤ／Ａ変換器４０でアナログ値に変換されて電圧制御型発振器３１に供給される。
【００６１】
その後、カウンター４１が分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間をカウントすると、切換スイッチ３５のノードｃ、ｄ１間がＯＮとされ、この結果、チャージポンプ回路３４の出力である制御電圧ＶＣＴＲＬが電圧制御型発振器３１に供給されるようになり、ＰＬＬ回路３０はロック状態となる。
【００６２】
以上のように、本実施形態によれば、電源の再投入時及びＰＬＬ回路３０のパワーダウン解除時に、電圧制御型発振器３１に対して、ＰＬＬ回路３０のロック時に電圧制御型発振器３１に供給される電圧値の制御電圧ＶＣＴＲＬを、分周器３２、位相差検出器３３及びチャージポンプ回路３４の合計遅延時間と同一時間だけ、ＰＬＬ制御回路４２から供給するようにしているので、電源の再投入後のロック時間及びパワーダウン解除後の再ロック時間の短縮化を図ることができ、この点から、ＰＬＬ回路３０を搭載する半導体集積回路に関し、性能の向上を図ることができる。
【００６３】
なお、第２の発明の第１実施形態及び第２実施形態においては、電圧制御型発振器３１を使用した場合について説明したが、電圧制御型発振器３１の代わりに電流制御型発振器を使用しても良く、この場合には、チャージポンプ回路３４が出力する制御電圧ＶＣＴＲＬを制御電流ＩＣＴＲＬに変換するＶ／Ｉ変換器を設けると共に、Ａ／Ｄ変換器３８の前段にＩ／Ｖ変換器を設け、Ｄ／Ａ変換器４０の後段にＶ／Ｉ変換器を設けるようにする。
【００６４】
【発明の効果】
以上のように、本発明中、第１の発明によれば、ＰＬＬ回路と特性変動抑圧対象回路を搭載する半導体集積回路に関し、プロセス条件や温度変動による特性変動抑圧対象回路の特性変動を抑圧することによる性能向上を図ることができる。
【００６５】
また、本発明中、第２の発明によれば、ＰＬＬ回路を搭載する半導体集積回路に関し、ＰＬＬ回路のパワーダウン解除後の再ロック時間の短縮化による性能向上を図ることができる。
【図面の簡単な説明】
【図１】本発明中、第１の発明の第１実施形態の要部の回路図である。
【図２】本発明中、第１の発明の第１実施形態が搭載する特性変動抑圧回路を構成する電源電圧供給回路の回路図である。
【図３】本発明中、第１の発明の第１実施形態が備えるＰＬＬ回路を構成する電圧制御型発振器の入出力特性の温度依存性を示す図である。
【図４】本発明中、第１の発明の第１実施形態が備えるＰＬＬ回路を構成する電圧制御型発振器の入出力特性のプロセス依存性を示す図である。
【図５】本発明中、第１の発明の第１実施形態が搭載する特性変動抑圧回路を構成するＡ／Ｄ変換器の入出力特性を示す図である。
【図６】本発明中、第１の発明の第１実施形態が備える特性変動抑圧回路を構成するデコーダの入出力特性を示す図である。
【図７】本発明中、第１の発明が備えるＲＡＭの一般的なＶdd（電源電圧）−ｔAAC特性の温度依存性を示す図である。
【図８】本発明中、第１の発明が備えるＲＡＭの一般的なＶdd（電源電圧）−ｔAAC特性のプロセス依存性を示す図である。
【図９】本発明中、第１の発明の第２実施形態の要部の回路図である。
【図１０】本発明中、第１の発明の第３実施形態の要部の回路図である。
【図１１】本発明中、第１の発明の第４実施形態の要部の回路図である。
【図１２】本発明中、第１の発明の第４実施形態が備える特性変動抑圧回路を構成するバイアス回路の回路図である。
【図１３】本発明中、第２の発明の第１実施形態の要部の回路図である。
【図１４】本発明中、第２の発明の第１実施形態の効果を説明するための波形図である。
【図１５】本発明中、第２の発明の第２実施形態の要部の回路図である。
【符号の説明】
ＶＣＴＲＬ制御電圧
ＢＨ特性変動情報信号
Ｓwitch スイッチ制御信号
ＩＣＴＲＬ制御電流[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit on which a PLL (Phase Locked Loop) circuit is mounted.
[0002]
[Prior art]
In a semiconductor integrated circuit, a PLL circuit performs functions such as clock frequency multiplication and clock skew adjustment, and is an essential circuit for realizing high-speed and large-scale semiconductor integrated circuits.
[0003]
[Problems to be solved by the invention]
With respect to a semiconductor integrated circuit equipped with a PLL circuit, there is a demand for improvement in performance by suppressing characteristic variations of various cells due to process conditions, temperature variations, and power supply voltage variations. However, conventionally, the countermeasures against characteristic fluctuations due to process conditions, temperature fluctuations, and power supply voltage fluctuations of various cells are limited to guaranteeing the characteristics by improving the accuracy in the manufacturing process and designing in consideration of operation margins. Was not done in particular. In addition, semiconductor integrated circuits equipped with a PLL circuit are also required to improve performance by shortening the relock time after the power down of the PLL circuit is released.
[0004]
In view of the above, the present invention is a semiconductor integrated circuit equipped with a PLL circuit, and is capable of improving performance by suppressing characteristic fluctuations of a characteristic fluctuation suppression target circuit due to process conditions and temperature fluctuations. A first object is to provide a semiconductor integrated circuit, and a second object is to provide a semiconductor integrated circuit capable of improving performance by shortening the relock time after the power down of the PLL circuit is released. Objective.
[0005]
[Means for Solving the Problems]
In the present invention, a first invention is a semiconductor integrated circuit including a PLL circuit and a characteristic fluctuation suppression target circuit, wherein the characteristic fluctuation suppression target circuit converts a control signal supplied to an oscillator of the PLL circuit to a characteristic fluctuation The characteristic fluctuation suppression circuit used as information suppresses characteristic fluctuations due to process conditions and temperature fluctuations.
[0006]
In the present invention, the second invention is a semiconductor integrated circuit mounting a PLL circuit, the memory circuit storing a value of a control signal supplied to an oscillator of the PLL circuit when the PLL circuit is locked, and the PLL A PLL control circuit that temporarily supplies a control signal having a value stored in the storage circuit to the oscillator when the circuit is powered down is mounted.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
A first embodiment to a fourth embodiment of the first invention and a first embodiment and a second embodiment of the second invention will be described below with reference to FIGS.
[0008]
(First embodiment of the first invention. FIG. 1 to FIG. 8)
FIG. 1 is a circuit diagram of an essential part of the first embodiment of the first invention. In FIG. 1, 1 is a PLL circuit to which a constant voltage is supplied as a power supply voltage Vdd_pll, 2 is a voltage controlled oscillator, 3 is a frequency divider that divides the output of the voltage controlled oscillator 2, and 4 is an input signal CK. The phase difference detector 5 detects the phase difference between the output of the frequency divider 3 and the output of the frequency divider 3, 5 is a charge pump circuit that receives the output of the phase difference detector 4 and supplies the control voltage VCTRL to the voltage controlled oscillator 2, and 6 is the charge This is a low-pass filter circuit that removes high-frequency components from the output of the pump circuit 5.
[0009]
Reference numeral 7 denotes a random access memory (RAM) which is a characteristic fluctuation suppression target circuit, and 8 is a characteristic fluctuation suppression circuit which suppresses characteristic fluctuations of the RAM 7 due to process conditions and temperature fluctuations. The characteristic fluctuation suppression circuit 8 is a charge pump. By changing the voltage value of the power supply voltage Vout supplied to the RAM 7 using the control voltage VCTRL of the voltage controlled oscillator 2 output from the circuit 5 as characteristic fluctuation information, the characteristic fluctuation of the RAM 7 due to process conditions and temperature fluctuations is suppressed. It is.
[0010]
In the characteristic fluctuation suppressing circuit 8, 9 is an A / D (analog / digital) converter that digitizes the control voltage VCTRL output from the charge pump circuit 5 and outputs a 3-bit characteristic fluctuation information signal BH, and 10 is an A / D converter. A decoder 11 decodes the characteristic variation information signal BH output from the converter 9 and outputs a switch control signal Switch, and 11 is a power supply voltage supply circuit that supplies the RAM 7 with the power supply voltage Vout controlled by the switch control signal Switch. is there.
[0011]
FIG. 2 is a circuit diagram of the power supply voltage supply circuit 11. In FIG. 2, reference numerals 12-1 to 12-8 denote DC voltage sources that output DC voltages V1 to V8, and 13 denotes a changeover switch whose switching operation is controlled by a switch control signal Switch. V1 to V8 have a relationship of V1 <V2 <V3 <V4 <V5 <V6 <V7 <V8, and V5 is a voltage value of the power supply voltage Vout to be supplied to the RAM 7 when the process condition and temperature are the design center values. is there.
[0012]
Reference numeral 14 denotes a pMOS transistor that steps down the power supply voltage Vdd_vreg (where Vdd_vreg> V8) and outputs a power supply voltage Vout to be supplied to the RAM 7, and 15 is an operational amplifier. , Its inverting input terminal is connected to the drain of the pMOS transistor 14, its output terminal is connected to the gate of the pMOS transistor 14, the power supply voltage Vout is applied to the drain of the pMOS transistor 14, and the non-inverting input terminal of the operational amplifier 15 is connected. A voltage having the same voltage value as that of the applied DC voltage can be obtained.
[0013]
FIG. 3 is a diagram showing the temperature dependence of the input / output characteristics of the voltage-controlled oscillator 2. The horizontal axis represents the control voltage VCTRL and the vertical axis represents the output frequency Fout. In FIG. 3, C1 is an input / output characteristic when the process condition and temperature are the design center value, C2 is an input / output characteristic when the process condition is the design center value, but the temperature is lower than the design center value, and C3 is Although the process condition is the design center value, the input / output characteristics when the temperature is higher than the design center value, VA1 is the voltage value of the control voltage VCTRL (the design of the control voltage VCTRL when the process condition and the temperature are the design center value) The center value) and f1 are the output frequency Fout (design center value of the output frequency Fout) when the control voltage VCTRL is VA1 when the process conditions and temperature are the design center values.
[0014]
Here, for example, when the temperature is lower than the design center value, the operating speed of the voltage controlled oscillator 2 is increased. Therefore, when the voltage value of the control voltage VCTRL remains VA1, the output frequency Fout is a frequency higher than f1. For example, although f2 is obtained, the PLL circuit 1 operates so as to correct the error by feeding back the output signal of the voltage controlled oscillator 2 so that the output frequency Fout becomes f1, so that the voltage value of the control voltage VCTRL is The voltage control type oscillator 2 is lowered by an amount corresponding to an increase in the operation speed, and becomes, for example, VA2, and the output frequency Fout becomes the design center value f1.
[0015]
On the contrary, when the temperature becomes higher than the design center value, the operation speed of the voltage controlled oscillator 2 becomes slow. Therefore, when the voltage value of the control voltage VCTRL remains VA1, the output frequency Fout is a frequency lower than f1, for example, F3, but the PLL circuit 1 operates so as to correct the error by feeding back the output signal of the voltage controlled oscillator 2 so that the output frequency Fout becomes f1, so that the voltage value of the control voltage VCTRL is voltage controlled. For example, VA3 increases, and the output frequency Fout becomes the design center value f1.
[0016]
FIG. 4 is a diagram showing the process dependence of the input / output characteristics of the voltage-controlled oscillator 2. The horizontal axis represents the control voltage VCTRL and the vertical axis represents the output frequency Fout. In FIG. 4, C4 is the design center value, but the input / output characteristics when the process conditions are such that the switching speed of the transistor is faster than the design center value, and C5 is the design center value. There are input / output characteristics when the process conditions are such that the switching speed of the transistor is slower than the design center value.
[0017]
Here, for example, when the process condition is such that the switching speed of the transistor is faster than the design center value, the operating speed of the voltage-controlled oscillator 2 increases, so the voltage value of the control voltage VCTRL is VA1. If there is, the output frequency Fout is higher than f1, for example, f4, but the PLL circuit 1 feeds back the output signal of the voltage controlled oscillator 2 so that the output frequency Fout becomes f1 to correct the error. Since it operates, the voltage value of the control voltage VCTRL drops by the amount that the operating speed of the voltage controlled oscillator 2 is increased, and becomes, for example, VA4, and the output frequency Fout becomes the design center value f1.
[0018]
Conversely, when the process condition is such that the switching speed of the transistor is slower than the design center value, the operating speed of the voltage-controlled oscillator 2 becomes slow, so that the voltage value of the control voltage VCTRL is VA1. If there is, the output frequency Fout is lower than f1, for example, f5, but the PLL circuit 1 feeds back the output signal of the voltage controlled oscillator 2 so that the output frequency Fout becomes f1, and corrects the error. Since it operates, the voltage value of the control voltage VCTRL rises by the amount by which the operation speed of the voltage controlled oscillator 2 becomes slow, for example, becomes VA5, and the output frequency Fout becomes f1.
[0019]
Thus, in the PLL circuit 1, when the process condition and temperature are the design center value, the voltage value of the control voltage VCTRL is the design center value, and the output frequency Fout is the design center value f1. In addition, when the process conditions and temperature fluctuations increase the operation speed of the internal circuit, the voltage value of the control voltage VCTRL decreases, the output frequency Fout becomes the design center value f1, and the process conditions and temperature fluctuations vary. When the operation speed of the internal circuit is slowed down, the voltage value of the control voltage VCTRL becomes high, and the output frequency Fout becomes the design center value f1.
[0020]
FIG. 5 is a diagram showing the input / output characteristics of the A / D converter 9, wherein the horizontal axis represents the control voltage VCTRL and the vertical axis represents the characteristic variation information signal BH. That is, when the voltage value of the control voltage VCTRL is VA1 (when the process conditions and temperature are the design center values), the characteristic variation information signal BH = “100”, and the voltage value of the control voltage VCTRL is smaller than VA1. In the case of a value (when the process condition or temperature fluctuation is such that the operating speed of the internal circuit is faster than the design center value), the characteristic fluctuation information signal BH becomes a value smaller than “100” and the control voltage When the voltage value of VCTRL is larger than VA1 (when the process condition or temperature fluctuation causes the operation speed of the internal circuit to be slower than the design center value), the characteristic fluctuation information signal BH is “100”. The value is larger than “”.
[0021]
FIG. 6 is a diagram showing the input / output characteristics of the decoder 10. The horizontal axis indicates the characteristic variation information signal BH, and the vertical axis indicates the contents of the switch switching signal Switch. That is, for example, when the characteristic variation information signal BH = “100”, the decoder 10 outputs a switch control signal Switch that turns ON between the nodes a and b5 of the changeover switch 13, for example, the characteristic variation information signal BH. = “000”, a switch control signal Switch for turning ON between the nodes “a” and “b1” of the changeover switch 13 is output. When the characteristic variation information signal BH = “111”, the node “a” of the changeover switch 13 is output. , B8 is turned on to output a switch control signal Switch.
[0022]
FIG. 7 is a diagram showing the temperature dependence of the general Vdd (power supply voltage) -tAAC (time from when the clock is input until the specified data is output) characteristic of the RAM 7, where the horizontal axis indicates Vdd, The axis shows tAAC. In FIG. 7, C11 is the Vdd-tAAC characteristic when the process condition and temperature are the design center value, and C12 is the Vdd-tAAC characteristic when the process condition is the design center value but the temperature is lower than the design center value. C13 is the Vdd-tAAC characteristic when the process condition is the design center value but the temperature is higher than the design center value.
[0023]
That is, for example, when the temperature is lower than the design center value, tAAC is smaller than the design center value T1, for example, T2. In this case, by setting the power supply voltage Vdd to a voltage lower than the design center value V5, for example, V2, tAAC can be set to the design center value T1. On the other hand, when the temperature is higher than the design center value, tAAC is larger than the design center value T1, for example, T3. In this case, by setting the power supply voltage Vdd to a voltage higher than V5, for example, V7, tAAC can be set to the design center value T1.
[0024]
FIG. 8 is a diagram showing the process dependency of a general Vdd-tAAC characteristic of the RAM 7, where the horizontal axis indicates Vdd and the vertical axis indicates tAAC. In FIG. 8, C14 is the design center value, but Vdd-tAAC characteristics when the process conditions are such that the switching speed of the transistor is faster than the design center value, and C15 is the design center value. However, the Vdd-tAAC characteristic is obtained when the process conditions are such that the switching speed of the transistor is slower than the design center value.
[0025]
That is, for example, when the process conditions are such that the switching speed of the transistor is increased, tAAC is a value smaller than the design center value T1, for example, T2. In this case, by setting the power supply voltage Vdd to a voltage lower than V5, for example, V2, tAAC can be set to the design center value T1. On the other hand, when the process condition is such that the switching speed of the transistor is slowed, tAAC becomes a value larger than the design center value T1, for example, T3. In this case, by setting the power supply voltage Vdd to a voltage higher than V5, for example, V7, tAAC can be set to the design center value T1.
[0026]
Therefore, the characteristic fluctuation suppression circuit 8 (A / D converter 9, decoder 10 and power supply voltage supply circuit 11) uses the control voltage VCTRL as characteristic fluctuation information, and the power supply voltage Vout at which the RAM 7 operates at the design center value speed. The input / output characteristics are set to output.
[0027]
In the present embodiment configured as described above, when the process condition and the temperature are the design center value, the voltage value of the control voltage VCTRL is the design center value VA1, and the characteristic variation information signal BH = "100". As a result, the switch control signal Switch is instructed to connect the nodes a and b5 of the changeover switch 13, and the voltage value of the output voltage Vout of the power supply voltage supply circuit 11 becomes the design center value V5. Therefore, the RAM 7 can be operated at the speed of the design center value.
[0028]
On the other hand, when the process conditions and temperature fluctuations are such that the operation speed of the internal circuit is faster than the design center value, the voltage value of the control voltage VCTRL becomes a value smaller than the design center value VA1. The characteristic variation information signal BH is a value smaller than “100”, and the switch control signal Switch is a value for selecting a DC voltage source that outputs a DC voltage for operating the RAM 7 at the design center value speed. Therefore, in this case as well, the RAM 7 can be operated at the design center value speed.
[0029]
In addition, when the process condition and temperature fluctuation are such that the operation speed of the internal circuit is slower than the design center value, the voltage value of the control voltage VCTRL is larger than the design center value VA1, and the characteristic fluctuation occurs. The information signal BH is a value larger than “100”, and the switch control signal Switch is a value for selecting a DC voltage source that outputs a DC voltage that causes the RAM 7 to operate at the speed of the design center value. Therefore, in this case as well, the RAM 7 can be operated at the design center value speed.
[0030]
As described above, according to the present embodiment, the characteristic fluctuation suppression circuit 8 is mounted that outputs the power supply voltage Vout so that the RAM 7 operates at the design center value speed using the control voltage VCTRL as characteristic fluctuation information. Even if the process conditions and temperature are changed from the design center value, the RAM 7 can be operated at the speed of the design center value. From this point, the PLL circuit 1 and the RAM 7 having the voltage controlled oscillator 2 can be operated. With respect to the semiconductor integrated circuit to be mounted, the performance can be improved.
[0031]
(Second Embodiment of the First Invention. FIG. 9)
FIG. 9 is a circuit diagram of an essential part of the second embodiment of the first invention. In this embodiment, instead of the PLL circuit 1 and the characteristic fluctuation suppression circuit 8 shown in FIG. 1, a PLL circuit 16 and a characteristic fluctuation suppression circuit 17 having a circuit configuration different from those of the PLL circuit 1 and the characteristic fluctuation suppression circuit 8 are provided. Is constructed in the same manner as the first embodiment of the first invention shown in FIG.
[0032]
The PLL circuit 16 is provided with a current control type oscillator 18 instead of the voltage control type oscillator 2 shown in FIG. 1, and V / I (voltage / voltage) for converting the control voltage VCTRL output from the charge pump circuit 5 into the control current ICTL. A current) converter 19 is provided, and the others are configured in the same manner as the PLL circuit 1 shown in FIG.
[0033]
The characteristic fluctuation suppression circuit 17 is provided with an I / V (current / voltage) converter 20 that converts the control current ICTL into a voltage in the preceding stage of the A / D converter 9, and other characteristics fluctuation suppression shown in FIG. The configuration is the same as that of the circuit 8.
[0034]
In the present embodiment, when the process condition and temperature are the design center value, the current value of the control current ICTRL is the design center value, the output voltage of the I / V converter 20 is the design center value VA1, and the characteristic variation information The signal BH = "100". As a result, the switch control signal Switch is instructed to connect the nodes a and b5 of the changeover switch 13, and the voltage value of the output voltage Vout of the power supply voltage supply circuit 11 becomes the design center value V5. Therefore, the RAM 7 can be operated at the speed of the design center value.
[0035]
On the other hand, when the process conditions and temperature fluctuations are such that the operating speed of the internal circuit is faster than the design center value, the current value of the control current ICTRL is smaller than the design center value, and I The output voltage of the / V converter 20 is smaller than the design center value VA1. As a result, the characteristic variation information signal BH is a value smaller than “100”, and the switch control signal Switch is a value for selecting a DC voltage source that outputs a DC voltage for operating the RAM 7 at the design center value speed. Therefore, in this case as well, the RAM 7 can be operated at the design center value speed.
[0036]
Further, when the process conditions and temperature fluctuations are such that the operation speed of the internal circuit is slower than the design center value, the current value of the control current ICTRL becomes a value larger than the design center value, and I / V conversion is performed. The output voltage of the device 20 is larger than the design center value VA1. As a result, the characteristic variation information signal BH is a value larger than “100”, and the switch control signal Switch is a value for selecting a DC voltage source that outputs a DC voltage for operating the RAM 7 at the design center value speed. Therefore, in this case as well, the RAM 7 can be operated at the design center value speed.
[0037]
As described above, according to the present embodiment, the characteristic fluctuation suppression circuit 17 that outputs the power supply voltage Vout so that the RAM 7 operates at the design center value speed using the control current CTRL as characteristic fluctuation information is mounted. Even if the process conditions and temperature are changed from the design center value, the RAM 7 can be operated at the speed of the design center value. From this point, the PLL circuit 16 and the RAM 7 having the current control type oscillator 18 are provided. With respect to the semiconductor integrated circuit to be mounted, the performance can be improved.
[0038]
(Third embodiment of the first invention. FIG. 10)
FIG. 10 is a circuit diagram of an essential part of the third embodiment of the first invention. In FIG. 10, reference numeral 21 denotes the present embodiment. In the present embodiment 21, the power supply voltage supply circuit 11 constituting the characteristic variation suppression circuit 8 is not mounted on the chip constituting this embodiment, and The external circuit is configured in the same manner as the first embodiment of the first invention shown in FIG.
[0039]
According to the present embodiment, as in the first embodiment of the first invention, the RAM 7 is operated at the speed of the design center value even when the process conditions and temperature are changed from the design center value. From this point, it is possible to improve the performance of the semiconductor integrated circuit on which the PLL circuit 1 having the voltage controlled oscillator 2 and the RAM 7 are mounted.
[0040]
In the second embodiment of the first invention, the power supply voltage supply circuit 11 may be an external circuit. Further, the characteristic variation of the RAM 7 may be suppressed by changing the back bias voltage of the RAM 7 using the control voltage VCTRL and the control current ICTRL as the characteristic variation information signal.
[0041]
(Fourth embodiment of the first invention. FIG. 11 and FIG. 12)
FIG. 11 is a circuit diagram of an essential part of the fourth embodiment of the first invention. In the present embodiment, an analog circuit 22 is provided as a characteristic fluctuation suppression target circuit instead of the RAM 7 shown in FIG. 1, and the characteristic fluctuation suppression circuit 8 and the circuit configuration are replaced with the characteristic fluctuation suppression circuit 8 shown in FIG. A different characteristic fluctuation suppression circuit 23 is provided, and the others are configured in the same manner as in the first embodiment of the first invention shown in FIG.
[0042]
The characteristic fluctuation suppressing circuit 23 is provided with a bias circuit 24 for supplying a bias voltage VB to the analog circuit 22 instead of the power supply voltage supply circuit 11 provided in the characteristic fluctuation suppressing circuit 8 shown in FIG. This is configured similarly to the characteristic fluctuation suppression circuit 8 shown.
[0043]
FIG. 12 is a circuit diagram of the bias circuit 24. In FIG. 12, Vdd_bias is a constant power supply voltage, 25 to 27 are pMOS transistors, 28-1 to 28-8 are resistors having resistance values R1 to R8, and 29 is a switching operation controlled by a switch control signal Switch. It is a changeover switch. The bias circuit 24 controls the changeover switch 29 in the same manner as the changeover switch 13 shown in FIG. 2, and outputs a bias voltage VB so that the gain of the analog circuit 22 becomes the design center value.
[0044]
As described above, according to the present embodiment, the characteristic variation suppression circuit 23 is mounted that outputs the bias voltage VB so that the gain of the analog circuit 22 becomes the design center value using the control voltage VCTRL as characteristic variation information. Even when the process conditions and temperature are changed from the design center value, the analog circuit 22 can be operated so that the gain becomes the design center value. From this point, the voltage-controlled oscillator 2 is provided. With respect to the semiconductor integrated circuit on which the PLL circuit 1 and the analog circuit 22 are mounted, the performance can be improved.
[0045]
If the PLL circuit 16 shown in FIG. 9 is used instead of the PLL circuit 1, an I / V converter that converts a control current into a voltage is provided in the previous stage of the A / D converter 9. With respect to the semiconductor integrated circuit on which the PLL circuit having the current controlled oscillator and the analog circuit 22 are mounted, the performance can be improved.
[0046]
(First Embodiment of Second Invention .. FIG. 13 and FIG. 14)
FIG. 13 is a circuit diagram of an essential part of the first embodiment of the second invention. In FIG. 14, 30 is a PLL circuit, 31 is a voltage controlled oscillator, 32 is a frequency divider that divides the output of the voltage controlled oscillator 31, and 33 is the level of the input signal CK and the output of the frequency divider 32. A phase difference detector 34 for detecting a phase difference, a charge pump circuit 34 for receiving the output of the phase difference detector 33 and outputting a control voltage VCTRL, 35 for a changeover switch, and 36 for a low-pass filter.
[0047]
37 is a PLL control circuit, 38 is an A / D converter that digitizes the control voltage VCTRL, 39 is a RAM that stores a digital value of the control voltage VCTRL output from the A / D converter 38, and 40 is This is a D / A converter that converts the digital value of the control voltage VCTRL read from the RAM 39 into an analog value.
[0048]
Reference numeral 41 denotes a counter. The counter 41 starts counting when the PLL circuit 30 is powered on after being powered down, and the total delay of the frequency divider 32, the phase difference detector 33, and the charge pump circuit 34. Until the same time as the time is counted, between the nodes c and d2 of the changeover switch 35 is turned on, and between the nodes c and d1 of the changeover switch 35 is turned on during other periods.
[0049]
The PLL circuit 30 is powered down by the charge pump circuit 34 being powered down by the power down signal PD. The A / D converter 38, the D / A converter 40, and the counter 41 are powered down simultaneously with the power down of the PLL circuit 30 and powered on simultaneously with the power on of the PLL circuit 30 by the power down signal PD. Is done.
[0050]
In the present embodiment, when the power is turned on, the changeover switch 35 is turned on between the nodes c and d1, and then the voltage value of the control voltage VCTRL is A / D converted when the PLL circuit 30 is locked. It is digitized by the device 38 and stored in the RAM 39.
[0051]
Thereafter, the PLL circuit 30, the A / D converter 38, the D / A converter 40, and the counter 41 are powered down, and then the PLL circuit 30, the A / D converter 38, the D / A converter 40, and the counter 41 are powered down. When the power down is released and the power is turned on, the node c and d2 of the changeover switch 35 are turned on, and the digital value of the control voltage VCTRL stored in the RAM 39 is output. The analog value is converted by the D / A converter 40 and supplied to the voltage controlled oscillator 31.
[0052]
Thereafter, when the counter 41 counts the same time as the total delay time of the frequency divider 32, the phase difference detector 33, and the charge pump circuit 34, the node c and d1 of the changeover switch 35 are turned on. As a result, the charge pump The control voltage VCTRL, which is the output of the circuit 34, is supplied to the voltage controlled oscillator 31, and the PLL circuit 30 is locked.
[0053]
FIG. 14 is a waveform diagram for explaining the effect of the first embodiment of the second invention. FIG. 14A shows the control supplied to the voltage-controlled oscillator 31 when the changeover switch 35 and the PLL control circuit 37 are not installed. FIG. 14B shows a temporal change of the control voltage VCTRL supplied to the voltage controlled oscillator 31 in the present embodiment.
[0054]
As described above, according to this embodiment, the control voltage VCTRL of the voltage value supplied to the voltage controlled oscillator 31 when the PLL circuit 30 is locked with respect to the voltage controlled oscillator 31 when the PLL circuit 30 is powered on. Is supplied from the PLL control circuit 37 for the same time as the total delay time of the frequency divider 32, the phase difference detector 33 and the charge pump circuit 34, so that the relock time after the power-down is released is shortened. From this point, the performance of the semiconductor integrated circuit on which the PLL circuit 30 is mounted can be improved.
[0055]
(Second embodiment of the second invention, FIG. 15)
FIG. 15 is a circuit diagram of an essential part of the second embodiment of the second invention. In the present embodiment, a PLL control circuit 42 having a circuit configuration different from that of the PLL control circuit 37 is provided instead of the PLL control circuit 37 shown in FIG. 13, and the others are the first embodiment of the second invention shown in FIG. It is comprised similarly to.
[0056]
The PLL control circuit 42 is provided with a non-volatile memory 43 instead of the RAM 39 shown in FIG. 13, and the counter 41 is respectively turned on when the power is turned on again and when the power down of the PLL circuit 30 is released. Counting is started at the same time until the same time as the total delay time of the frequency divider 32, the phase difference detector 33, and the charge pump circuit 34 is counted. Is configured to operate between the nodes c and d1 of the changeover switch 35, and the others are configured in the same manner as the PLL control circuit 37 shown in FIG.
[0057]
In the present embodiment, when the power is turned on, the changeover switch 35 is turned on between the nodes c and d1, and then the voltage value of the control voltage VCTRL is A / D converted when the PLL circuit 30 is locked. Digitized by the device 38 and stored in the non-volatile memory 43.
[0058]
Thereafter, the PLL circuit 30, the A / D converter 38, the D / A converter 40, and the counter 41 are powered down, and then the PLL circuit 30, the A / D converter 38, the D / A converter 40, and the counter 41 are powered down. When the power down is released and the power is turned on, the nodes c and d2 of the changeover switch 35 are turned on, and the digital value of the control voltage VCTRL stored in the nonvolatile memory 43 is output. This is converted into an analog value by the D / A converter 40 and supplied to the voltage controlled oscillator 31.
[0059]
Thereafter, when the counter 41 counts the same time as the total delay time of the frequency divider 32, the phase difference detector 33, and the charge pump circuit 34, the node c and d1 of the changeover switch 35 are turned on. As a result, the charge pump The control voltage VCTRL, which is the output of the circuit 34, is supplied to the voltage controlled oscillator 31, and the PLL circuit 30 is locked.
[0060]
After that, when the power is turned off and the power is turned on again, the nodes c and d2 of the changeover switch 35 are turned on and the voltage value of the control voltage VCTRL stored from the nonvolatile memory 43 is set. A digital value is output, converted into an analog value by the D / A converter 40, and supplied to the voltage controlled oscillator 31.
[0061]
Thereafter, when the counter 41 counts the same time as the total delay time of the frequency divider 32, the phase difference detector 33, and the charge pump circuit 34, the node c and d1 of the changeover switch 35 are turned on. As a result, the charge pump The control voltage VCTRL, which is the output of the circuit 34, is supplied to the voltage controlled oscillator 31, and the PLL circuit 30 is locked.
[0062]
As described above, according to the present embodiment, the voltage controlled oscillator 31 is supplied to the voltage controlled oscillator 31 when the PLL circuit 30 is locked, when the power is turned on again and when the power down of the PLL circuit 30 is released. Since the control voltage VCTRL of the voltage value to be supplied is supplied from the PLL control circuit 42 for the same time as the total delay time of the frequency divider 32, the phase difference detector 33 and the charge pump circuit 34, the power is turned on again. The subsequent lock time and the relock time after the power-down release can be shortened. From this point, the performance of the semiconductor integrated circuit on which the PLL circuit 30 is mounted can be improved.
[0063]
In the first and second embodiments of the second invention, the case where the voltage controlled oscillator 31 is used has been described. However, a current controlled oscillator may be used instead of the voltage controlled oscillator 31. In this case, a V / I converter that converts the control voltage VCTRL output from the charge pump circuit 34 into a control current CTRL is provided, and an I / V converter is provided in front of the A / D converter 38. A V / I converter is provided after the D / A converter 40.
[0064]
【The invention's effect】
As described above, according to the first aspect of the present invention, the semiconductor integrated circuit including the PLL circuit and the characteristic fluctuation suppression target circuit is configured to suppress the characteristic fluctuation of the characteristic fluctuation suppression target circuit due to process conditions and temperature fluctuations. The performance improvement by this can be aimed at.
[0065]
According to the second aspect of the present invention, the semiconductor integrated circuit on which the PLL circuit is mounted can improve the performance by shortening the relock time after releasing the power down of the PLL circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of essential parts of a first embodiment of a first invention in the present invention.
FIG. 2 is a circuit diagram of a power supply voltage supply circuit constituting a characteristic fluctuation suppressing circuit mounted in the first embodiment of the first invention in the present invention.
FIG. 3 is a diagram showing temperature dependency of input / output characteristics of a voltage controlled oscillator constituting the PLL circuit included in the first embodiment of the first invention in the present invention;
FIG. 4 is a diagram showing process dependency of input / output characteristics of a voltage controlled oscillator constituting the PLL circuit included in the first embodiment of the first invention in the present invention;
FIG. 5 is a diagram showing input / output characteristics of an A / D converter constituting the characteristic fluctuation suppression circuit mounted in the first embodiment of the first invention in the present invention;
FIG. 6 is a diagram showing input / output characteristics of a decoder constituting the characteristic fluctuation suppressing circuit included in the first embodiment of the first invention in the present invention;
FIG. 7 is a diagram showing temperature dependency of a general Vdd (power supply voltage) -tAAC characteristic of a RAM included in the first invention in the present invention.
FIG. 8 is a diagram showing process dependency of a general Vdd (power supply voltage) -tAAC characteristic of a RAM included in the first invention in the present invention;
FIG. 9 is a circuit diagram of an essential part of a second embodiment of the first invention in the present invention.
FIG. 10 is a circuit diagram of an essential part of a third embodiment of the first invention in the present invention.
FIG. 11 is a circuit diagram of an essential part of a fourth embodiment of the first invention in the present invention.
FIG. 12 is a circuit diagram of a bias circuit constituting the characteristic fluctuation suppressing circuit included in the fourth embodiment of the first invention in the present invention.
FIG. 13 is a circuit diagram of an essential part of the first embodiment of the second invention in the present invention.
FIG. 14 is a waveform diagram for explaining the effect of the first embodiment of the second invention in the present invention;
FIG. 15 is a circuit diagram of an essential part of a second embodiment of the second invention in the present invention.
[Explanation of symbols]
VCTRL control voltage
BH characteristic fluctuation information signal
Switch switch control signal
ICTRL Control current

Claims

A PLL circuit with a voltage controlled oscillator, a semiconductor integrated circuit equipped with the characteristic fluctuation suppression target circuit,
The characteristic fluctuation suppression target circuit includes an analog / digital converter that digitizes a control voltage supplied to the voltage controlled oscillator and outputs a characteristic fluctuation information signal, and decodes the characteristic fluctuation information signal to generate a switch control signal. A characteristic fluctuation due to process conditions and temperature fluctuations is achieved by a characteristic fluctuation suppression circuit having a decoder that outputs and a power supply voltage supply circuit that supplies a power supply voltage having a voltage value controlled by the switch control signal to the characteristic fluctuation suppression target circuit. A semiconductor integrated circuit which is suppressed.

A semiconductor integrated circuit including a PLL circuit having a current-controlled oscillator and a characteristic fluctuation suppression target circuit,
The characteristic fluctuation suppression target circuit outputs a characteristic fluctuation information signal by digitizing a current / voltage converter that converts a control current supplied to the current-controlled oscillator into a voltage, and an output voltage of the current / voltage converter. An analog / digital converter for decoding, a decoder for decoding the characteristic variation information signal and outputting a switch control signal, and a power source for supplying a power supply voltage of a voltage value controlled by the switch control signal to the characteristic variation suppression target circuit A semiconductor integrated circuit characterized in that a characteristic fluctuation due to process conditions and temperature fluctuations is suppressed by a characteristic fluctuation suppression circuit having a voltage supply circuit.

The power supply voltage supply circuit is an external circuit
The semiconductor integrated circuit according to claim 1 or 2.

A semiconductor integrated circuit including a PLL circuit having a voltage controlled oscillator and a characteristic fluctuation suppression target circuit,
The characteristic fluctuation suppression target circuit includes an analog / digital converter that digitizes a control voltage supplied to the voltage controlled oscillator and outputs a characteristic fluctuation information signal, and decodes the characteristic fluctuation information signal to generate a switch control signal. A characteristic fluctuation suppression circuit having a decoder for outputting and a back bias voltage supply circuit for supplying a back bias voltage having a voltage value controlled by the switch control signal to the characteristic fluctuation suppression target circuit. A semiconductor integrated circuit characterized in that fluctuation is suppressed.

A semiconductor integrated circuit including a PLL circuit having a current-controlled oscillator and a characteristic fluctuation suppression target circuit,
The characteristic fluctuation suppression target circuit outputs a characteristic fluctuation information signal by digitizing a current / voltage converter that converts a control current supplied to the current-controlled oscillator into a voltage, and an output voltage of the current / voltage converter. An analog / digital converter that performs decoding, a decoder that decodes the characteristic variation information signal and outputs a switch control signal, and a back bias voltage of a voltage value controlled by the switch control signal is supplied to the characteristic variation suppression target circuit A semiconductor integrated circuit, wherein a characteristic fluctuation due to process conditions and temperature fluctuations is suppressed by a characteristic fluctuation suppression circuit having a back bias voltage supply circuit.

The back bias voltage supply circuit is an external circuit.
6. The semiconductor integrated circuit according to claim 4, wherein:

A semiconductor integrated circuit including a PLL circuit having a voltage controlled oscillator and a characteristic fluctuation suppression target circuit which is an analog circuit,
The characteristic fluctuation suppression target circuit includes an analog / digital converter that digitizes a control voltage supplied to the voltage controlled oscillator and outputs a characteristic fluctuation information signal, and decodes the characteristic fluctuation information signal to generate a switch control signal. Characteristic fluctuations due to process conditions and temperature fluctuations are suppressed by a characteristic fluctuation suppression circuit having an output decoder and a bias circuit that supplies a bias voltage having a voltage value controlled by the switch control signal to the characteristic fluctuation suppression target circuit. A semiconductor integrated circuit.

A semiconductor integrated circuit including a PLL circuit having a current-controlled oscillator and a characteristic fluctuation suppression target circuit that is an analog circuit,
The characteristic fluctuation suppression target circuit outputs a characteristic fluctuation information signal by digitizing a current / voltage converter that converts a control current supplied to the current-controlled oscillator into a voltage, and an output voltage of the current / voltage converter. An analog / digital converter that decodes the characteristic variation information signal and outputs a switch control signal; and a bias that supplies a bias voltage having a voltage value controlled by the switch control signal to the characteristic variation suppression target circuit A semiconductor integrated circuit, wherein a characteristic fluctuation due to process conditions and temperature fluctuations is suppressed by a characteristic fluctuation suppression circuit having a circuit.

The bias circuit is an external circuit
9. The semiconductor integrated circuit according to claim 7 or 8, wherein: