JP4379193B2 - Nonvolatile semiconductor memory device - Google Patents

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本発明は、浮遊ゲート電極および制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置に関する。   The present invention relates to a nonvolatile semiconductor memory device in which a plurality of memory cells each having a floating gate electrode and a control gate electrode are arranged.

特許文献１には、複数のメモリセルが直線状に配列されており、その一端側にソース線コンタクトが形成された構成が示されている。
特開平１１―１４５４２８号公報 Patent Document 1 shows a configuration in which a plurality of memory cells are arranged in a straight line and a source line contact is formed on one end side thereof.
JP-A-11-145428

不揮発性半導体記憶装置例えばＥＥＰＲＯＭのメモリセルはマトリクス状に配列されており、より具体的には図１０に示すような平面構造となっている。メモリセル１は、浮遊ゲートを有するメモリトランジスタＱ１と選択トランジスタＱ２とから構成されており、１バイト（８ビット）または１ワード（１６ビット）を単位としてデータの読み出しおよび書き込みが行われるようになっている。図１０には、１バイト（８ビット）の単位であるメモリセルユニット２ａ〜２ｄが示されている。   Memory cells of a nonvolatile semiconductor memory device such as an EEPROM are arranged in a matrix, and more specifically, has a planar structure as shown in FIG. The memory cell 1 includes a memory transistor Q1 having a floating gate and a selection transistor Q2, and data is read and written in units of 1 byte (8 bits) or 1 word (16 bits). ing. FIG. 10 shows memory cell units 2a to 2d which are units of 1 byte (8 bits).

メモリセルユニット２ａを構成する８個のメモリトランジスタＱ１の各ソース領域は、図面において左右に延びるソース線３として共通化されており、さらに隣接するメモリセルユニット２ｂを構成する８個のメモリトランジスタＱ１の各ソース領域も同一のソース線３として共通化されている。このソース線３において、メモリセルユニット２ａと２ｂとの間およびメモリセルユニット２ｃと２ｄとの間には、図面で上下方向に延びるソースアルミ配線４と接続するためのソースコンタクト５が設けられている。また、選択トランジスタＱ２のドレインには、図示しないドレイン配線（ビット線）と接続するためのビットコンタクト６が設けられている。さらに、半導体基板上には、絶縁膜、浮遊ゲート（図示せず）を介してメモリトランジスタＱ１のコントロールゲート７と選択トランジスタＱ２のセレクトゲート８すなわちワード線が左右方向に延びている。   Each source region of the eight memory transistors Q1 constituting the memory cell unit 2a is shared as a source line 3 extending left and right in the drawing, and further, the eight memory transistors Q1 constituting the adjacent memory cell unit 2b. These source regions are also shared as the same source line 3. In the source line 3, a source contact 5 is provided between the memory cell units 2a and 2b and between the memory cell units 2c and 2d for connection to a source aluminum wiring 4 extending in the vertical direction in the drawing. Yes. Further, a bit contact 6 for connecting to a drain wiring (bit line) (not shown) is provided at the drain of the selection transistor Q2. Further, on the semiconductor substrate, the control gate 7 of the memory transistor Q1 and the select gate 8 of the selection transistor Q2, that is, the word line extend in the left-right direction via an insulating film and a floating gate (not shown).

このような従来構成では、ソース線３は、メモリセルユニット２ａ〜２ｄの端部でソースコンタクト５によってソースアルミ配線４と接続されているため、８個のメモリトランジスタＱ１の各ソース領域からソースコンタクト５までのソース線長が大きく異なる。隣接するメモリトランジスタＱ１のソース領域間の抵抗値と、ソースコンタクト５に最も近いメモリトランジスタＱ１のソース領域とソースコンタクト５との間の抵抗値をともにｒとしたとき、８個のメモリトランジスタＱ１の各ソース領域からソースコンタクト５までの抵抗値はｒ（最小値）から８ｒ（最大値）の範囲の差が生じる。このソース線の抵抗差により、メモリセル間で読み出し時の電流に大きな差が生じる。   In such a conventional configuration, since the source line 3 is connected to the source aluminum wiring 4 by the source contact 5 at the ends of the memory cell units 2a to 2d, the source contact is made from each source region of the eight memory transistors Q1. The source line lengths up to 5 are greatly different. When the resistance value between the source regions of adjacent memory transistors Q1 and the resistance value between the source region of the memory transistor Q1 closest to the source contact 5 and the source contact 5 are both r, eight memory transistors Q1 The resistance value from each source region to the source contact 5 has a difference between r (minimum value) and 8r (maximum value). Due to the resistance difference of the source line, a large difference occurs in the current during reading between the memory cells.

メモリトランジスタＱ１を読み出した場合、そのメモリトランジスタＱ１がデータの書き込まれたセルなのか消去状態のセルなのかは、通常、ある判定レベルに対してより電流が流れるかまたは流れないかを判定することで決定される。一般に、ＥＥＰＲＯＭの場合には、浮遊ゲートから電子を引き抜きメモリトランジスタＱ１のしきい値電圧を低く（通常０Ｖ以下に）して、判定レベルの電流値に対してより電流が流れるようにした側を書き込み側、逆に浮遊ゲートに電子を蓄積してメモリトランジスタＱ１のしきい値電圧を高くし、判定レベルの電流値に対してより電流が流れないようにした側を消去側としている。通常、特性変動を考慮して、読み出しの判定レベルに対して書き込み側も消去側も読み出し電流のマージンを確保する必要がある。   When the memory transistor Q1 is read, it is usually determined whether the memory transistor Q1 is a cell in which data is written or an erased cell, whether or not current flows more than a certain determination level. Determined by In general, in the case of an EEPROM, the side from which electrons are drawn out from the floating gate and the threshold voltage of the memory transistor Q1 is lowered (usually below 0 V) to allow more current to flow with respect to the current value at the judgment level. On the write side, conversely, the threshold voltage of the memory transistor Q1 is increased by accumulating electrons in the floating gate, and the side on which the current does not flow more than the current value at the determination level is the erase side. Normally, it is necessary to secure a read current margin on both the write side and the erase side with respect to the read determination level in consideration of characteristic fluctuations.

図１１は、読み出し判定レベルと読み出し電流との関係を示したもので、読み出し電流の小さいメモリセル、つまりソースコンタクト５からの距離が最大のメモリセルに対する読み出し時の電流マージンが小さくなる。従って、特に、データの書き換えによりメモリセル１の劣化が進行すると、マージンが一層低減し、寿命が短くなるという問題があった。   FIG. 11 shows the relationship between the read determination level and the read current, and the current margin at the time of reading for a memory cell having a small read current, that is, a memory cell having the maximum distance from the source contact 5 is reduced. Therefore, in particular, when the deterioration of the memory cell 1 progresses due to data rewriting, there is a problem that the margin is further reduced and the life is shortened.

本発明は上記事情に鑑みてなされたもので、その目的は、読み出し時の電流マージンを大きくできる不揮発性半導体記憶装置を提供することにある。   The present invention has been made in view of the above circumstances, and an object thereof is to provide a nonvolatile semiconductor memory device capable of increasing a current margin at the time of reading.

各請求項に記載した手段によれば、メモリセルは、ソース領域、ドレイン領域、浮遊ゲート電極および制御ゲート電極を有しており、複数のメモリセルのソース領域は共通のソース線（例えばソース拡散ライン）を形成している。このソース線は、ソースコンタクトを介してソース配線（例えばソースアルミ配線）と接続されている。そして、本手段では、ソース線を共通とする各メモリセルのソース領域とソースコンタクトとの間の抵抗の差が最小となるようにソースコンタクトが設けられている。 According to the means described in each claim , the memory cell has a source region, a drain region, a floating gate electrode, and a control gate electrode, and the source region of the plurality of memory cells has a common source line (for example, source diffusion). Line). This source line is connected to a source wiring (for example, a source aluminum wiring) through a source contact. In this means, the source contact is provided so that the difference in resistance between the source region and the source contact of each memory cell sharing the source line is minimized.

このようなソースコンタクトの配置とすれば、ソース線を共通とする各メモリセルからのデータの読み出し時に、メモリセル相互間の読み出し電流の差を低減できる。また、これに付随して、メモリセルの読み出し電流の最小値を高めることができる。これにより、判定レベルに対する各メモリセルの読み出し電流マージンを大きくでき、寿命（書き換え可能回数、電荷保持寿命）を高めることができる。また、メモリセル相互間の読み出し電流の差が低減できるので、読み出しレベルを複数設定する多値技術に対しても有利になる。本手段は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどの不揮発性半導体記憶装置に適用できる。   With such a source contact arrangement, a difference in read current between memory cells can be reduced when data is read from each memory cell sharing a source line. Along with this, the minimum value of the read current of the memory cell can be increased. As a result, the read current margin of each memory cell with respect to the determination level can be increased, and the lifetime (number of rewritable times, charge retention lifetime) can be increased. Further, since the difference in read current between the memory cells can be reduced, it is advantageous for a multi-value technique for setting a plurality of read levels. This means can be applied to a nonvolatile semiconductor memory device such as an EPROM, an EEPROM, or a flash memory.

例えば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離された構成の場合、ソースコンタクトは、各メモリセルユニットにおけるソース線の中央位置に設けられている。この配置によれば、ソースコンタクト数が最少でかつ最も効果的に各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を低減でき、さらに、ソースコンタクトとメモリセルユニットの両端部に位置するメモリセルとの間の抵抗値を低減できる。その結果、読み出し時の判定レベルに対する各メモリセルのマージンを大きくできる。なお、メモリセルユニットとは、ソース線を共通とし、同時にデータを書き込んだり消去したり、或いはデータの読み出しを行う際の基本単位となる一群のメモリセルをいい、一般には８個（８ビット）、１６個（１６ビット）などがよく用いられる。 For example , when the source lines of the memory cell units arranged adjacent to each other in the source line direction are separated from each other, the source contact is provided at the center position of the source line in each memory cell unit. According to this arrangement, the number of source contacts can be minimized and the resistance difference between the source region and the source contact of each memory cell can be reduced most effectively. The resistance value with the memory cell to be reduced can be reduced. As a result, the margin of each memory cell with respect to the determination level at the time of reading can be increased. Note that a memory cell unit is a group of memory cells that serve as a basic unit when data is written, erased, or read out at the same time, with a common source line, and generally 8 (8 bits). 16 (16 bits) are often used.

また、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離された構成の場合、ソースコンタクトは、各メモリセルユニットのソース線において当該メモリセルユニットを構成するメモリセルを等しく二分する位置に設けられている。この配置によれば、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を低減でき、さらに、ソースコンタクトとメモリセルユニットの両端部に位置するメモリセルとの間の抵抗値も低減できる。 In the case where the source lines of the memory cell units arranged adjacent to each other in the source line direction are separated from each other, the source contact is connected to the memory cell constituting the memory cell unit in the source line of each memory cell unit. It is provided at a position that equally bisects. According to this arrangement, the difference in resistance between the source region and the source contact of each memory cell can be reduced, and the resistance value between the source contact and the memory cells located at both ends of the memory cell unit is also reduced. it can.

請求項１に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離された構成において、各メモリセルユニットについて２つのソースコンタクトを設ける場合、ソースコンタクトは、８ビット構成のメモリセルユニットのソース線においてメモリセルを１個，６個，１個に分ける位置に設けられている。ソース線において、隣接するメモリセルのソース領域間およびメモリセルのソース領域とこれに隣接するソースコンタクトとの間の距離がほぼ等しい場合、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を最小にすることができる。請求項２に記載した１６ビット構成のメモリセルユニットの場合には、３個，１１個，２個に分ける位置に設ければよい。 According to the means described in claim 1 , when two source contacts are provided for each memory cell unit in a configuration in which the source lines of the memory cell units arranged adjacent to each other in the source line direction are separated, The contact is provided at a position where the memory cell is divided into one, six, and one in the source line of the memory cell unit having an 8-bit configuration. In the source line, when the distances between the source regions of adjacent memory cells and between the source region of the memory cells and the source contact adjacent thereto are approximately equal, the resistance between the source region of each memory cell and the source contact is reduced. The difference can be minimized. In the case of the 16-bit memory cell unit described in claim 2 , the memory cell unit may be provided at a position divided into three, eleven, and two.

請求項３に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続された構成において、ソースコンタクトは、８ビット構成のメモリセルユニットのソース線においてメモリセルを３個（非隣接側）と５個（隣接側）に分ける位置に設けられている。ソース線において、隣接するメモリセルのソース領域間およびメモリセルのソース領域とこれに隣接するソースコンタクトとの間の距離がほぼ等しい場合、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を最小にすることができる。請求項５に記載した１６ビット構成のメモリセルユニットの場合には、５個（非隣接側）と１１個（隣接側）に分ける位置に設ければよい。 According to a third aspect of the present invention , in the configuration in which the source lines of the memory cell units arranged adjacent to each other in the source line direction are connected to each other, the source contact is the source line of the memory cell unit having an 8-bit configuration. The memory cell is provided at a position where the memory cell is divided into three (non-adjacent side) and five (adjacent side). In the source line, when the distances between the source regions of adjacent memory cells and between the source region of the memory cells and the source contact adjacent thereto are approximately equal, the resistance between the source region of each memory cell and the source contact is reduced. The difference can be minimized. In the case of the memory cell unit having a 16-bit configuration according to the fifth aspect , it may be provided at a position divided into 5 (non-adjacent side) and 11 (adjacent side).

請求項４に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続された構成において、各メモリセルユニットについて２つのソースコンタクトを設ける場合、ソースコンタクトは、８ビット構成のメモリセルユニットのソース線においてメモリセルを非隣接側から順に１個，５個，２個に分ける位置に設けられている。ソース線において、隣接するメモリセルのソース領域間およびメモリセルのソース領域とこれに隣接するソースコンタクトとの間の距離がほぼ等しい場合、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を最小にすることができる。請求項６に記載した１６ビット構成のメモリセルユニットの場合には、非隣接側から順に２個，１０個，４個に分ける位置に設ければよい。 According to the means described in claim 4 , in the configuration in which the source lines of the memory cell units arranged adjacent to each other in the source line direction are connected to each other, when two source contacts are provided for each memory cell unit, The contact is provided at a position where the memory cell is divided into one, five, and two in order from the non-adjacent side in the source line of the memory cell unit of 8-bit configuration. In the source line, when the distances between the source regions of adjacent memory cells and between the source region of the memory cells and the source contact adjacent thereto are approximately equal, the resistance between the source region of each memory cell and the source contact is reduced. The difference can be minimized. In the case of the memory cell unit having a 16-bit configuration according to the sixth aspect , the memory cell unit may be provided at a position divided into 2, 10, and 4 in order from the non-adjacent side.

（第１の実施形態）
以下、本発明を電気的書き換え可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭに適用した第１の実施形態について図１ないし図６を参照しながら説明する。
図３は、メモリセルアレイおよびその周辺回路の電気的構成を示すもので、図１０と同一の構成部分には同一符号を付して示している。メモリセルアレイ１０は、複数のメモリセル１がマトリクス状に配列された構成となっている。各メモリセル１は、メモリトランジスタＱ１と選択トランジスタＱ２とから構成されている。１つの行を構成する選択トランジスタＱ２の各ゲートは、共通のワード線ＷＬ０（またはＷＬ１、…）に接続されており、１つの列を構成する選択トランジスタＱ２の各ドレインは、共通のビット線ＢＬ０（またはＢＬ１、…）に接続されている。 (First embodiment)
Hereinafter, a first embodiment in which the present invention is applied to an EEPROM which is an electrically rewritable nonvolatile semiconductor memory device will be described with reference to FIGS.
FIG. 3 shows the electrical configuration of the memory cell array and its peripheral circuits. The same components as those in FIG. 10 are denoted by the same reference numerals. The memory cell array 10 has a configuration in which a plurality of memory cells 1 are arranged in a matrix. Each memory cell 1 is composed of a memory transistor Q1 and a selection transistor Q2. Each gate of the selection transistor Q2 constituting one row is connected to a common word line WL0 (or WL1,...), And each drain of the selection transistor Q2 constituting one column is connected to a common bit line BL0. (Or BL1,...).

本実施形態において、メモリセルアレイ１０からのデータの読み出しは、後述する８ビット構成のメモリセルユニット１９ａ、１９ｂ、１９ｃ、１９ｄ、…（メモリセルユニット１９）を単位として行われるようになっている。このメモリセルユニット１９は、各コントロールゲート７が互いに分離されている構成において、トランジスタＱ３（後述）によってそれぞれのコントロールゲート７の電位を制御しうる構成単位であり、同時にデータを書き込んだり消去したり、あるいはデータの読み出しを行なう場合の基本単位である。   In the present embodiment, reading of data from the memory cell array 10 is performed in units of memory cell units 19a, 19b, 19c, 19d,. This memory cell unit 19 is a structural unit in which the potential of each control gate 7 can be controlled by a transistor Q3 (described later) in a configuration in which the control gates 7 are separated from each other, and data can be written or erased at the same time. Or a basic unit for reading data.

１つの行を構成するメモリトランジスタＱ１のゲート（コントロールゲート）は、メモリセルユニットごとに共通に設けられたトランジスタＱ３のソースに接続されており、このトランジスタＱ３のゲートは、ワード線ＷＬ０（またはＷＬ１、…）に接続されている。各メモリトランジスタＱ１のソースは共通に接続されており、その共通のソースはトランジスタＱ５を介してグランド線１１に接続されている。センスアンプ１２とメモリセルアレイ１０との間のビット線ＢＬ０、ＢＬ１、…には、それぞれカラムセレクタ１３を構成するトランジスタＱ４、Ｑ４、…が接続されている。   The gate (control gate) of the memory transistor Q1 constituting one row is connected to the source of the transistor Q3 provided in common for each memory cell unit, and the gate of the transistor Q3 is connected to the word line WL0 (or WL1). ,…)It is connected to the. The sources of the memory transistors Q1 are connected in common, and the common source is connected to the ground line 11 via the transistor Q5. Transistors Q4, Q4,... Constituting the column selector 13 are connected to the bit lines BL0, BL1,... Between the sense amplifier 12 and the memory cell array 10, respectively.

ロウデコーダ１４は、ロウアドレスに基づいてロウデコード信号ＲＤ０、ＲＤ１、…を出力し、ワード線駆動回路１５は、書き込み、消去、読み出しの各動作に応じて、ワード線ＷＬ０（またはＷＬ１、…）に対しロウデコード信号ＲＤ０（またはＲＤ１、…）に従った電圧を出力するようになっている。   The row decoder 14 outputs row decode signals RD0, RD1,... Based on the row address, and the word line driving circuit 15 selects the word line WL0 (or WL1,...) According to write, erase, and read operations. On the other hand, a voltage according to the row decode signal RD0 (or RD1,...) Is output.

カラムデコーダ１６は、カラムアドレスに基づいてカラムデコード信号ＣＤ０、ＣＤ１、…を出力し、ビット線駆動回路１７は、書き込み、消去、読み出しの各動作に応じて、ビット線ＢＬ０（またはＢＬ１、…）およびトランジスタＱ４のゲートに対しカラムデコード信号ＣＤ０（またはＣＤ１、…）に従った電圧を出力するようになっている。また、カラムデコーダ１６は、コントロールゲート駆動信号ＣＧを出力するようになっており、コントロールゲート駆動回路１８は、トランジスタＱ３のドレインに対しコントロールゲート駆動信号ＣＧに従った電圧を出力するようになっている。   The column decoder 16 outputs the column decode signals CD0, CD1,... Based on the column address, and the bit line drive circuit 17 sets the bit line BL0 (or BL1,...) According to the write, erase, and read operations. A voltage according to the column decode signal CD0 (or CD1,...) Is output to the gate of the transistor Q4. The column decoder 16 outputs a control gate drive signal CG, and the control gate drive circuit 18 outputs a voltage according to the control gate drive signal CG to the drain of the transistor Q3. Yes.

図１は、メモリセルアレイ１０の部分的な平面構造であって、図１０と同一部分には同一符号を付して示している。この図１には、４つのメモリセルユニット１９ａ〜１９ｄが示されているが、実際には半導体基板上にさらに多くのメモリセルユニット１９が形成されている。メモリセルユニット１９ａ〜１９ｄを構成する８個のメモリトランジスタＱ１の各ソース領域は共通のソース線３を形成しており、隣接するメモリセルユニット１９ａと１９ｂあるいは１９ｃと１９ｄのソース線３同士は分離している。   FIG. 1 shows a partial planar structure of the memory cell array 10, and the same parts as those in FIG. Although four memory cell units 19a to 19d are shown in FIG. 1, in reality, more memory cell units 19 are formed on a semiconductor substrate. The source regions of the eight memory transistors Q1 constituting the memory cell units 19a to 19d form a common source line 3, and the adjacent source lines 3 of the memory cell units 19a and 19b or 19c and 19d are separated from each other. is doing.

各メモリセルユニット１９ａ〜１９ｄのソース線３の中央位置には、ソースアルミ配線４と接続するためのソースコンタクト５が設けられている。８個のメモリセル１は、ソース線３の中央位置に対し対称配置とされているため、ソースコンタクト５は、メモリセルユニット１９の各ソース線３において、当該メモリセルユニットを構成する８個のメモリセル１を二等分する位置に設けられている。   A source contact 5 for connection to the source aluminum wiring 4 is provided at the center position of the source line 3 of each of the memory cell units 19a to 19d. Since the eight memory cells 1 are symmetrically arranged with respect to the center position of the source line 3, the source contact 5 is connected to each of the eight source lines 3 of the memory cell unit 19. The memory cell 1 is provided at a position that bisects the memory cell 1.

選択トランジスタＱ２のドレインには、後述するドレインアルミ配線２９（ビット線ＢＬ０、ＢＬ１、…）と接続するためのビットコンタクト６が設けられている。さらに、半導体基板上には、絶縁膜を介してメモリトランジスタＱ１のコントロールゲート７と選択トランジスタＱ２のセレクトゲート８（すなわちワード線ＷＬ０、ＷＬ１、…）が、図１において左右方向に延設されている。   A bit contact 6 for connecting to a drain aluminum wiring 29 (bit lines BL0, BL1,...) To be described later is provided at the drain of the selection transistor Q2. Further, on the semiconductor substrate, a control gate 7 of the memory transistor Q1 and a select gate 8 of the selection transistor Q2 (that is, word lines WL0, WL1,...) Are extended in the left-right direction in FIG. Yes.

図２は、図１のＡ−Ａ′線における断面構造を示している。半導体基板としてのＰ型単結晶シリコン基板２０において、Ｐ型シリコン層２０ａの上にはＰウェル層２０ｂが形成されている。Ｐウェル層２０ｂの表層部には、メモリセル１ごとに、不純物拡散領域であるＮ+型ソース領域２１、Ｎ+型ドレイン領域２２およびＮ+型ドレイン領域２３が離間して形成されている。ここで、ソース領域２１は、メモリトランジスタＱ１のソース領域であり、ドレイン領域２２は、メモリトランジスタＱ１のドレイン領域であるとともに選択トランジスタＱ２のソース領域であり、ドレイン領域２３は、選択トランジスタＱ２のドレイン領域である。 FIG. 2 shows a cross-sectional structure taken along line AA ′ of FIG. In a P-type single crystal silicon substrate 20 as a semiconductor substrate, a P-well layer 20b is formed on the P-type silicon layer 20a. In the surface layer portion of the P well layer 20 b, an N + type source region 21, an N + type drain region 22, and an N + type drain region 23 that are impurity diffusion regions are formed separately for each memory cell 1. Here, the source region 21 is the source region of the memory transistor Q1, the drain region 22 is the drain region of the memory transistor Q1 and the source region of the selection transistor Q2, and the drain region 23 is the drain region of the selection transistor Q2. It is an area.

単結晶シリコン基板２０の上には、ソース領域２１の一部とドレイン領域２２の一部を覆うように、トンネル絶縁膜としての薄いシリコン酸化膜２４を介して多結晶シリコンからなるフローティングゲート２５（浮遊ゲート電極に相当）が形成されている。フローティングゲート２５の上にはゲート層間絶縁膜としてのシリコン酸化膜２６を介して多結晶シリコンからなるコントロールゲート７（制御ゲート電極に相当）が形成されている。また、単結晶シリコン基板２０の上には、ドレイン領域２２の一部とドレイン領域２３の一部を覆うように、シリコン酸化膜２７を介して多結晶シリコンからなるセレクトゲート８が形成されている。   On the single crystal silicon substrate 20, a floating gate 25 made of polycrystalline silicon (through a thin silicon oxide film 24 as a tunnel insulating film) so as to cover a part of the source region 21 and a part of the drain region 22 ( Equivalent to a floating gate electrode). A control gate 7 (corresponding to a control gate electrode) made of polycrystalline silicon is formed on the floating gate 25 through a silicon oxide film 26 as a gate interlayer insulating film. Further, a select gate 8 made of polycrystalline silicon is formed on the single crystal silicon substrate 20 through a silicon oxide film 27 so as to cover a part of the drain region 22 and a part of the drain region 23. .

さらに、コントロールゲート７およびセレクトゲート８の周囲を含めた単結晶シリコン基板２０上にはシリコン酸化膜２８が形成されている。シリコン酸化膜２８の上にはドレインアルミ配線２９が形成され、このドレインアルミ配線２９はビットコンタクト６を通してドレイン領域２３と電気的に接続されている。本実施形態では、２つのメモリセル１に共通して１つのビットコンタクト６が設けられている。   Further, a silicon oxide film 28 is formed on the single crystal silicon substrate 20 including the periphery of the control gate 7 and the select gate 8. A drain aluminum wiring 29 is formed on the silicon oxide film 28, and the drain aluminum wiring 29 is electrically connected to the drain region 23 through the bit contact 6. In the present embodiment, one bit contact 6 is provided in common to two memory cells 1.

次に、本実施形態の作用および効果について図４ないし図６も参照しながら説明する。
まず、メモリセル１からのデータ読み出しについて説明する。読み出し前において、図３に示すカラムセレクタ１３内のトランジスタＱ４は全てオフしている。センスアンプ１２において、ノードＮ１の電位は一定電位（例えば１Ｖ）に制御されており、センスアンプ１２の出力はＨレベルである。 Next, the operation and effect of this embodiment will be described with reference to FIGS.
First, data reading from the memory cell 1 will be described. Before reading, all the transistors Q4 in the column selector 13 shown in FIG. 3 are turned off. In the sense amplifier 12, the potential of the node N1 is controlled to a constant potential (for example, 1V), and the output of the sense amplifier 12 is at the H level.

ロウデコーダ１４に読み出し対象のロウアドレスが入力されると、ワード線駆動回路１５はワード線（例えばＷＬ０）を駆動してその電位をＶddとする。これにより、当該ワード線ＷＬ０上に位置するメモリセル１のトランジスタＱ２、Ｑ３が全てオンとなる。読み出し動作時には、コントロールゲート駆動回路１８は０Ｖを出力しているので、ワード線ＷＬ０に対応するメモリトランジスタＱ１のうちフローティングゲートに電子が注入されていないメモリトランジスタＱ１がオンとなる。   When a row address to be read is input to the row decoder 14, the word line driving circuit 15 drives a word line (for example, WL0) and sets its potential to Vdd. As a result, the transistors Q2 and Q3 of the memory cell 1 located on the word line WL0 are all turned on. During the read operation, the control gate drive circuit 18 outputs 0 V, so that the memory transistor Q1 in which electrons are not injected into the floating gate among the memory transistors Q1 corresponding to the word line WL0 is turned on.

これと同時に、カラムデコーダ１６に読み出し対象のロウアドレスが入力されると、ビット線駆動回路１７はビット線ＢＬ０に介在するトランジスタＱ４をオン駆動する。トランジスタＱ５はオン駆動されているため、メモリトランジスタＱ１がオンしたメモリセル１のビット線（例えばＢＬ０）に充電されていた電荷は、トランジスタＱ２、Ｑ１、Ｑ５を介して放電される。これにより、ノードＮ１の電位は低下し、センスアンプ１２は選択したメモリセル１に書き込まれているデータ（例えば、データ“０”）を出力する。   At the same time, when a row address to be read is input to the column decoder 16, the bit line drive circuit 17 drives on the transistor Q4 interposed in the bit line BL0. Since the transistor Q5 is turned on, the charge charged in the bit line (for example, BL0) of the memory cell 1 in which the memory transistor Q1 is turned on is discharged through the transistors Q2, Q1, and Q5. As a result, the potential of the node N1 decreases, and the sense amplifier 12 outputs data (for example, data “0”) written in the selected memory cell 1.

逆に、フローティングゲートに電子が蓄積されたメモリトランジスタＱ１を読み出す場合には、メモリトランジスタＱ１はオンしないためビット線（例えばＢＬ０）は充電され、ノードＮ１の電位は上昇し、センスアンプ１２はフローティングゲートに電子が蓄積されていないメモリトランジスタＱ１を読み出す場合とは逆のデータ（例えば、データ“１”）を出力することになる。つまり、ノードＮ１の電位によってセンスアンプ１２の出力データは変化する。ノードＮ１の電位が十分低くＧＮＤと同電位の場合には、センスアンプ１２はデータ“０”を出力し、ノードＮ１の電位が上昇し、所定のしきい値を超えるとセンスアンプ１２はデータ“１”を出力するようになる。このしきい値に対するノードＮ１の電位が読み出し時のマージンである。   Conversely, when reading the memory transistor Q1 in which electrons are stored in the floating gate, the memory transistor Q1 is not turned on, so the bit line (for example, BL0) is charged, the potential of the node N1 rises, and the sense amplifier 12 is floating. Data (for example, data “1”) opposite to the case of reading the memory transistor Q1 in which no electrons are accumulated in the gate is output. That is, the output data of the sense amplifier 12 changes depending on the potential of the node N1. When the potential of the node N1 is sufficiently low and the same potential as GND, the sense amplifier 12 outputs data “0”, the potential of the node N1 rises, and when the potential exceeds the predetermined threshold, the sense amplifier 12 1 "is output. The potential of the node N1 with respect to this threshold value is a margin for reading.

従って、センスアンプ１２が正しくデータを出力するためには、ノードＮ１の電位が十分に低く、または十分に高くなければならない。ノードＮ１の電位つまりビット線の電荷は、上述のように、読み出し時にトランジスタＱ２，Ｑ１、Ｑ５を介して流れる電流（以下、読み出し電流と称す）に大きく影響され、その電流の大きさは、その経路の抵抗によって変化する。   Therefore, in order for the sense amplifier 12 to correctly output data, the potential of the node N1 must be sufficiently low or sufficiently high. As described above, the potential of the node N1, that is, the charge of the bit line, is greatly influenced by the current flowing through the transistors Q2, Q1, and Q5 (hereinafter referred to as the read current) at the time of reading. Varies with the resistance of the path.

そして、メモリセルユニット１９を構成するメモリセル間で電流経路の抵抗が異なると、読み出し電流に差が生じ、読み出しマージンが小さくなってしまう。一般に、上記電流経路では、金属配線であるソースアルミ配線４の抵抗よりも不純物拡散領域であるソース線３の抵抗（ソース拡散抵抗）の方が大きく支配的となる。そこで、本実施形態では、各メモリセルユニット１９ａ、１９ｂ、…において、８個のメモリトランジスタＱ１の各ソース領域２１からソースコンタクト５までの抵抗（以下、「メモリトランジスタＱ１（またはメモリセル）のソース線抵抗」と称す）の差を小さくするような構造となっている。   If the resistance of the current path is different between the memory cells constituting the memory cell unit 19, a difference occurs in the read current, and the read margin becomes small. In general, in the current path, the resistance of the source line 3 that is an impurity diffusion region (source diffusion resistance) is more dominant than the resistance of the source aluminum wiring 4 that is a metal wiring. Therefore, in the present embodiment, in each of the memory cell units 19a, 19b,..., Resistances (hereinafter referred to as “sources of the memory transistor Q1 (or memory cell)”) This is a structure that reduces the difference in the line resistance).

図４は、８ビット構成のメモリセルユニットについて、１つのメモリセルユニットに属する８個のメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。図中、白丸印がメモリセルを示し、黒四角印がソースコンタクトを示している。図４には、１つのメモリセルユニットに設けられるソースコンタクト５の数が１から９までの場合を示しているが、実際の設計時にはレイアウトサイズの増加との関係を考慮しながら適切なソースコンタクト数とすればよい。   FIG. 4 shows an arrangement of the source contacts 5 in which the difference in source line resistance of the eight memory transistors Q1 belonging to one memory cell unit is minimized in the 8-bit memory cell unit. In the figure, white circles indicate memory cells, and black squares indicate source contacts. Although FIG. 4 shows the case where the number of source contacts 5 provided in one memory cell unit is 1 to 9, appropriate source contacts are considered in consideration of the relationship with the increase in layout size in actual design. It may be a number.

ソースコンタクト数が１の場合には、ソースコンタクト５は、図１にも示したようにメモリセルユニット１９（１９ａ、１９ｂ、…）に対して設けられたソース線３の中央位置に配置されている。ソース線３において、隣接するメモリセル１のソース領域間およびメモリセル１のソース領域とこれに隣接するソースコンタクト５との間の距離が等しい場合、８個のメモリセル１のソース線抵抗の差（ばらつき）は最大で４倍となる。従来構成（図１０）では、同条件の場合に８倍の抵抗差があった。   When the number of source contacts is 1, the source contact 5 is arranged at the center position of the source line 3 provided for the memory cell unit 19 (19a, 19b,...) As shown in FIG. Yes. In the source line 3, when the distances between the source regions of the adjacent memory cells 1 and between the source region of the memory cell 1 and the source contact 5 adjacent thereto are equal, the difference in the source line resistances of the eight memory cells 1 The (variation) is up to 4 times. In the conventional configuration (FIG. 10), there was an 8-fold resistance difference under the same conditions.

さらに、図４に示すように、１つのメモリセルユニット１９に対し２つのソースコンタクト５を設ける場合には、メモリセルユニット１９の両端に設けるのではなく、メモリセル１を１個，６個，１個に分ける位置に設ける。これにより、各メモリセル１のソース線抵抗の差をさらに低減でき、読み出し電流のマージンをさらに高めることができる。ソースコンタクト数が３個の場合には、メモリセル１を１個，３個，３個，１個に分ける位置に設ける。   Furthermore, as shown in FIG. 4, when two source contacts 5 are provided for one memory cell unit 19, one, six, and six memory cells 1 are not provided at both ends of the memory cell unit 19. It is provided at a position to be divided into one. Thereby, the difference in the source line resistance of each memory cell 1 can be further reduced, and the read current margin can be further increased. When the number of source contacts is three, the memory cell 1 is provided at a position where it is divided into one, three, three, and one.

ソースコンタクト数が４個の場合には、８個のメモリセル１を１個，２個，２個，２個，１個に分ける位置に設ける配置と、両端およびメモリセル１を３個，２個，３個に分ける位置に設ける配置の何れを採用してもよい。後者の場合、３個，２個，３個の組み合わせ順（並び順）は任意である。ソースコンタクト数が５個以上になると、ソースコンタクト５のうち２個が両端に配置される。ソースコンタクト数が５個と９個の場合には、各メモリセル１のソース線抵抗の差が最小（ゼロ）になる。ソースコンタクト数が６個、７個、８個の場合には、それぞれ（１個，２個，２個，２個，１個），（１個，２個，１個，１個，２個，１個），（１個，１個，１個，２個，１個，１個，１個）における各組み合わせ順（並び順）は任意である。   In the case where the number of source contacts is four, an arrangement in which eight memory cells 1 are divided into one, two, two, two, one, and both ends and three memory cells 1 and 2 Any of the arrangements provided at the positions divided into three pieces may be adopted. In the latter case, the combination order (arrangement order) of 3, 2, or 3 is arbitrary. When the number of source contacts is five or more, two of the source contacts 5 are arranged at both ends. When the number of source contacts is 5 and 9, the difference in source line resistance of each memory cell 1 is minimized (zero). When the number of source contacts is 6, 7, or 8, (1, 2, 2, 1, 1), (1, 2, 1, 1, 2) , 1), (1, 1, 1, 2, 1, 1, 1) each combination order (arrangement order) is arbitrary.

図５は、メモリセルユニット１９を１６ビット構成とした場合に、１つのメモリセルユニットに属する１６個のメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。図５には、１つのメモリセルユニット１９に設けられるソースコンタクト５の数が１から６までの場合を示しており、７以上については省略している。ソースコンタクト数が１の場合には、ソースコンタクト５は、図４と同様にメモリセルユニット１９に対して設けられたソース線３の中央位置に配置されている。   FIG. 5 shows an arrangement of the source contacts 5 that minimizes the difference in source line resistance of the 16 memory transistors Q1 belonging to one memory cell unit when the memory cell unit 19 has a 16-bit configuration. FIG. 5 shows a case where the number of source contacts 5 provided in one memory cell unit 19 is 1 to 6, and the number of 7 or more is omitted. When the number of source contacts is 1, the source contact 5 is arranged at the center position of the source line 3 provided for the memory cell unit 19 as in FIG.

１つのメモリセルユニット１９に対し２つのソースコンタクト５を設ける場合には、メモリセルユニット１９の両端に設けるのではなく、メモリセル１を３個，１１個，２個（２個，１１個，３個でもよい）に分ける位置に設ける。これにより、各メモリセル１のソース線抵抗の差をさらに低減でき、読み出し電流のマージンをさらに高めることができる。ソースコンタクト数が３個の場合には、メモリセル１を１個，７個，７個，１個に分ける位置に設ける配置と、メモリセル１を２個，７個，７個に分ける位置と７個側の端に設ける配置の何れを採用してもよい。   When two source contacts 5 are provided for one memory cell unit 19, three, eleven, two (two, eleven, (It may be 3). Thereby, the difference in the source line resistance of each memory cell 1 can be further reduced, and the read current margin can be further increased. When the number of source contacts is three, the memory cell 1 is divided into one, seven, seven, and one position, and the memory cell 1 is divided into two, seven, and seven positions. Any of the arrangements provided at the end on the seven side may be adopted.

このようなソースコンタクト５の配置によれば、ソース線３を共通とする各メモリセル１からのデータの読み出し時に、メモリセル相互間の読み出し電流の差を低減できる。図５は、メモリセルの読み出し電流の差および電流マージンを示している。この図５に示すように、読み出し時の判定レベルに対する各メモリセル１のマージンを大きくでき、寿命（書き換え可能回数、電荷保持寿命）を高めることができる。   According to such an arrangement of the source contact 5, a difference in read current between the memory cells can be reduced when data is read from each memory cell 1 sharing the source line 3. FIG. 5 shows the read current difference and current margin of the memory cell. As shown in FIG. 5, the margin of each memory cell 1 with respect to the determination level at the time of reading can be increased, and the lifetime (number of rewritable times, charge retention lifetime) can be increased.

（第２の実施形態）
次に、本発明をＥＥＰＲＯＭに適用した第２の実施形態について図７ないし図９を参照しながら説明する。
図７は、メモリセルアレイ１０の部分的な平面構造であって、図１と同一部分には同一符号を付して示している。隣接するメモリセルユニット３０ａと３０ｂのソース線３１同士、メモリセルユニット３０ｃと３０ｄのソース線３１同士は接続されている。その他の構造は、ソースコンタクト５の配設位置を除いて図１と同じである。 (Second Embodiment)
Next, a second embodiment in which the present invention is applied to an EEPROM will be described with reference to FIGS.
FIG. 7 shows a partial planar structure of the memory cell array 10, and the same parts as those in FIG. The source lines 31 of the adjacent memory cell units 30a and 30b and the source lines 31 of the memory cell units 30c and 30d are connected to each other. The other structure is the same as that of FIG. 1 except for the arrangement position of the source contact 5.

図８は、８ビット構成のメモリセルユニットに属する各メモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。白丸印がメモリセルを示し、黒四角印がソースコンタクトを示している。ソースコンタクト数が１の場合には、ソース線３１を共有する隣接する２つのメモリセルユニット３０ａと３０ｂを示しているが、両者におけるソースコンタクト５は対称的（鏡像関係）にレイアウトされるため、ソースコンタクト数が２以上の場合についてはメモリセルユニット３０ｂを省略している。   FIG. 8 shows an arrangement of the source contact 5 in which the difference in source line resistance of each memory transistor Q1 belonging to the memory cell unit having an 8-bit configuration is minimized. White circles indicate memory cells, and black squares indicate source contacts. When the number of source contacts is 1, two adjacent memory cell units 30a and 30b sharing the source line 31 are shown, but the source contacts 5 in both are laid out symmetrically (mirror image relationship). When the number of source contacts is 2 or more, the memory cell unit 30b is omitted.

ソースコンタクト数が１の場合には、図７および図８に示すように、メモリセルユニット３０ａにおいて、メモリセル１を３個（非隣接側つまりトランジスタＱ３側）と５個（隣接側つまりメモリセルユニット３０ｂ側）に分ける位置にソースコンタクト５を設ける。これにより、メモリセル１のソース線抵抗の差を低減でき、読み出し電流のマージンを高めることができる。   When the number of source contacts is 1, as shown in FIGS. 7 and 8, in the memory cell unit 30a, there are three memory cells 1 (non-adjacent side, that is, the transistor Q3 side) and five (adjacent side, that is, memory cells). The source contact 5 is provided at a position divided into the unit 30b side). Thereby, the difference in the source line resistance of the memory cell 1 can be reduced, and the read current margin can be increased.

以下、このような配置とする理由について、ソースコンタクト数が１の場合を例に説明する。図７に示すメモリセルユニット３０ａにおいて、８個のメモリセル１をメモリセルユニット３０ｂ側から順にメモリセルＣ１、Ｃ２、…、Ｃ８とし、メモリセルＣ１を基準としてｎ番目の位置にソースコンタクト５を設けた場合のソース線抵抗の値を計算する。ここで、ソースコンタクト５をメモリセルＣ１とＣ２との間に設ける場合が１番目（ｎ＝１）、メモリセルＣ２とＣ３との間に設ける場合が２番目（ｎ＝２）、メモリセルＣ７とＣ８との間に設ける場合が７番目（ｎ＝７）である。図７は、５番目（ｎ＝５）の位置に設けた場合を表わしている。また、ソース線３１のメモリセル間の抵抗値とメモリセル−ソースコンタクト間の抵抗値をｒ、隣接するメモリセルユニット間のソース線３１の抵抗値をＲとする。   Hereinafter, the reason why such an arrangement is used will be described by taking an example in which the number of source contacts is one. In the memory cell unit 30a shown in FIG. 7, eight memory cells 1 are sequentially designated as memory cells C1, C2,..., C8 from the memory cell unit 30b side, and the source contact 5 is provided at the nth position with respect to the memory cell C1. The value of the source line resistance when provided is calculated. Here, the source contact 5 is provided first between the memory cells C1 and C2 (n = 1), and the case provided between the memory cells C2 and C3 is second (n = 2), the memory cell C7. And C8 is the seventh (n = 7). FIG. 7 shows the case where it is provided at the fifth position (n = 5). Further, the resistance value between the memory cells of the source line 31 and the resistance value between the memory cell and the source contact are denoted by r, and the resistance value of the source line 31 between adjacent memory cell units is denoted by R.

メモリセルユニット３０ａの８個メモリセル１のうちでソース線抵抗が最小となるのは、ソースコンタクト５の右側（図７における右）に隣接するメモリセルであり、その抵抗値ｒ(min)は（１）式のようになる。   Of the eight memory cells 1 of the memory cell unit 30a, the source line resistance has the smallest memory cell adjacent to the right side of the source contact 5 (the right side in FIG. 7), and its resistance value r (min) is It becomes like (1) Formula.

Figure 0004379193
Figure 0004379193

一方、メモリセルユニット３０ａの８個メモリセル１のうちでソース線抵抗が最大となるのは、メモリセルＣ１またはメモリセルＣ８であり、何れが最大になるかはソースコンタクト５の位置によって決まる。メモリセルＣ１のソース線抵抗値ｒ(C1)、メモリセルＣ８のソース線抵抗値ｒ(C8)は、それぞれ（２）式、（３）式のようになる。   On the other hand, the memory cell C1 or the memory cell C8 has the largest source line resistance among the eight memory cells 1 of the memory cell unit 30a, and which is the largest depends on the position of the source contact 5. The source line resistance value r (C1) of the memory cell C1 and the source line resistance value r (C8) of the memory cell C8 are expressed by equations (2) and (3), respectively.

Figure 0004379193
Figure 0004379193

ここで、Ｒ＝２ｒの関係を仮定すると、メモリセルＣ１のソース線抵抗値ｒ(C1)およびメモリセルＣ８のソース線抵抗値ｒ(C8)は、それぞれ（４）式、（５）式のようになる。   Here, assuming the relationship of R = 2r, the source line resistance value r (C1) of the memory cell C1 and the source line resistance value r (C8) of the memory cell C8 are expressed by the equations (4) and (5), respectively. It becomes like this.

Figure 0004379193
Figure 0004379193

この結果から、ｎが１から５までの範囲ではｒ(C8)＞ｒ(C1)の関係が成立し、ｎが６または７ではｒ(C8)＜ｒ(C1)の関係が成立する。従って、８個のメモリセル１（メモリセルＣ１〜Ｃ８）について、ソースコンタクト５までの抵抗（ソース線抵抗）の差Δｒは、ｎが１から５までの範囲では（６）式のようになり、ｎが６または７では（７）式のようになる。両式における第２項は、（１）式においてＲ＝２ｒとしたものである。このように、Ｒ＝２ｒの関係の下では、図７に示すようにソースコンタクト５を５番目（ｎ＝５）の位置に設けた場合に抵抗差Δｒが最小値＝（２５／１２）ｒとなる。   From this result, the relationship r (C8)> r (C1) is established when n is in the range of 1 to 5, and the relationship r (C8) <r (C1) is established when n is 6 or 7. Therefore, for eight memory cells 1 (memory cells C1 to C8), the difference Δr in resistance (source line resistance) up to the source contact 5 is expressed by the equation (6) in the range of n from 1 to 5. , N is 6 or 7, the equation (7) is obtained. The second term in both equations is that R = 2r in equation (1). Thus, under the relationship of R = 2r, when the source contact 5 is provided at the fifth (n = 5) position as shown in FIG. 7, the resistance difference Δr is the minimum value = (25/12) r. It becomes.

Figure 0004379193
Figure 0004379193

以下の表に上述した計算結果を示す。

Figure 0004379193
The following table shows the calculation results described above.
Figure 0004379193

ソースコンタクト数が２以上の場合にも同様の計算を行うことにより、メモリセル１のソース線抵抗の差が最小となる配置を得ることができる。例えばソースコンタクト数が２の場合には、メモリセルユニット３０ａにおいて、メモリセル１を非隣接側から順に１個，５個，２個に分ける位置に設ける。   By performing the same calculation when the number of source contacts is 2 or more, an arrangement in which the difference in source line resistance of the memory cell 1 is minimized can be obtained. For example, when the number of source contacts is 2, in the memory cell unit 30a, the memory cell 1 is provided at a position where it is divided into 1, 5, and 2 in order from the non-adjacent side.

図９は、１６ビット構成のメモリセルユニットに属する各メモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。ソースコンタクト数が１の場合には、メモリセルユニット３０ａにおいて、メモリセル１を５個（非隣接側つまりトランジスタＱ３側）と１１個（隣接側つまりメモリセルユニット３０ｂ側）に分ける位置にソースコンタクト５を設ける。これにより、メモリセル１のソース線抵抗の差を低減でき、読み出し電流のマージンを高めることができる。また、１つのメモリセルユニット１９に対し２つのソースコンタクト５を設ける場合には、メモリセルユニット１９の両端に設けるのではなく、メモリセル１を非隣接側から順に２個，１０個，４個に分ける位置に設ける。   FIG. 9 shows an arrangement of the source contacts 5 that minimizes the difference in source line resistance of each memory transistor Q1 belonging to a 16-bit memory cell unit. When the number of source contacts is 1, in the memory cell unit 30a, the source contacts are arranged at positions where the memory cell 1 is divided into 5 (non-adjacent side, that is, transistor Q3 side) and 11 (adjacent side, that is, memory cell unit 30b side). 5 is provided. Thereby, the difference in the source line resistance of the memory cell 1 can be reduced, and the read current margin can be increased. When two source contacts 5 are provided for one memory cell unit 19, two, ten, and four memory cells 1 are sequentially provided from the non-adjacent side instead of being provided at both ends of the memory cell unit 19. It is provided at a position where it is divided.

以上説明したように、本実施形態によれば隣接するメモリセルユニット３０（例えば３０ａと３０ｂ）のソース線３１同士が接続されている構成において、１つのメモリセルユニット３０ａのみならず隣接するメモリセルユニット３０ｂも考慮して、各メモリセル１のソース線抵抗の差を最小にするようにソースコンタクト５を配置したので、第１の実施形態と同様にデータ読み出し時に判定レベルに対する各メモリセル１の電流マージンを大きくでき、寿命（書き換え可能回数、電荷保持寿命）を高めることができる。   As described above, according to the present embodiment, in the configuration in which the source lines 31 of adjacent memory cell units 30 (for example, 30a and 30b) are connected to each other, not only one memory cell unit 30a but also adjacent memory cells. Considering the unit 30b, the source contact 5 is arranged so as to minimize the difference in the source line resistance of each memory cell 1, so that the memory cell 1 can be compared with the determination level at the time of data reading as in the first embodiment. The current margin can be increased, and the lifetime (number of rewritable times, charge retention lifetime) can be increased.

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＥＥＰＲＯＭについて説明したが、ＥＰＲＯＭ、フラッシュメモリ等の不揮発性半導体メモリに適用してもよい。例えば、フラッシュメモリなどでは消去後のしきい値電圧や読み出し電流のばらつきが大きいと過剰消去という問題が発生する。それに対しても、本発明は、メモリセル相互間の読み出し電流の差が低減できるので有利となる。 (Other embodiments)
The present invention is not limited to the embodiments described above and shown in the drawings, and can be modified or expanded as follows, for example.
Although the EEPROM has been described, the present invention may be applied to a nonvolatile semiconductor memory such as an EPROM or a flash memory. For example, in a flash memory or the like, there is a problem of excessive erasure when the variation in threshold voltage and read current after erasure is large. In contrast, the present invention is advantageous because the difference in read current between memory cells can be reduced.

メモリセルユニットを構成するメモリセルの数は８個、１６個に限られない。それ以外の数で構成されている場合でも、第１の実施形態または第２の実施形態で説明したような考え方でメモリセル間のソース線抵抗の差を最小にするようにソースコンタクト５の位置を求めればよい。
第１、第２の実施形態では、ソース線３、３１において、隣接するメモリセル１のソース領域間およびメモリセル１のソース領域とこれに隣接するソースコンタクト５との間の距離が等しいとし、さらに、第２の実施形態では、隣接するメモリセルユニット間のソース線３１の抵抗値Ｒが、ソース線３１のメモリセル間およびメモリセル−ソースコンタクト間の抵抗値ｒの２倍であるとしてソースコンタクト５の最適な配置を説明した。このような関係が成立しない場合には、実際の配置関係、抵抗関係を考慮して第２の実施形態で説明したような計算を行えばよい。 The number of memory cells constituting the memory cell unit is not limited to eight or sixteen. Even in the case of other numbers, the position of the source contact 5 is set so as to minimize the difference in source line resistance between the memory cells based on the concept described in the first embodiment or the second embodiment. You can ask for.
In the first and second embodiments, the source lines 3 and 31 have the same distance between the source regions of the adjacent memory cells 1 and between the source region of the memory cell 1 and the source contact 5 adjacent thereto, Further, in the second embodiment, it is assumed that the resistance value R of the source line 31 between adjacent memory cell units is twice the resistance value r between the memory cells of the source line 31 and between the memory cell and the source contact. The optimum arrangement of the contacts 5 has been described. If such a relationship does not hold, the calculation described in the second embodiment may be performed in consideration of the actual arrangement relationship and resistance relationship.

ソース線方向に、３以上のメモリセルユニットのソース線が接続されている場合でも、第２の実施形態で説明した計算方法により、ソースコンタクト５の最適な配置が得られる。ただし、対象とするメモリセルユニットに対し距離の離れたメモリセルユニットの存在がソース線抵抗に及ぼす影響は、隣接するメモリセルユニットによる影響に比べて小さくなるため、必要に応じて省略して計算してもよい。   Even when the source lines of three or more memory cell units are connected in the source line direction, the optimal arrangement of the source contacts 5 can be obtained by the calculation method described in the second embodiment. However, the influence of the presence of a memory cell unit far away from the target memory cell unit on the source line resistance is smaller than the influence of the adjacent memory cell unit. May be.

本発明の第１の実施形態を示すメモリセルアレイの部分的な平面図1 is a partial plan view of a memory cell array showing a first embodiment of the present invention; 図１のＡ−Ａ′線における縦断面図1 is a longitudinal sectional view taken along line AA ′ of FIG. メモリセルアレイおよびその周辺回路の電気的構成図Electrical configuration diagram of memory cell array and its peripheral circuits ８ビット構成のメモリセルユニットに属するメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクトの配置を示す図The figure which shows arrangement | positioning of the source contact from which the difference of the source line resistance of the memory transistor Q1 which belongs to the memory cell unit of 8-bit structure becomes the minimum １６ビット構成のメモリセルユニットに属するメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクトの配置を示す図The figure which shows arrangement | positioning of the source contact from which the difference of the source line resistance of the memory transistor Q1 which belongs to the memory cell unit of 16 bit structure becomes the minimum 読み出し電流およびマージンを説明する図Diagram explaining read current and margin 本発明の第２の実施形態を示す図１相当図FIG. 1 equivalent diagram showing a second embodiment of the present invention 図４相当図4 equivalent diagram 図５相当図Figure equivalent to FIG. 従来技術を示す図１相当図1 equivalent diagram showing the prior art 図６相当図6 equivalent diagram

符号の説明Explanation of symbols

１、Ｃ１〜Ｃ８はメモリセル、３、３１はソース線、４はソース配線、５はソースコンタクト、７はコントロールゲート（制御ゲート電極）、１９ａ〜１９ｄ、３０ａ〜３０ｄはメモリセルユニット、２０は半導体基板、２１はソース領域、２２はドレイン領域、２４、２６はシリコン酸化膜（絶縁膜）、２５はフローティングゲート（浮遊ゲート電極）である。   1, C1 to C8 are memory cells, 3, 31 are source lines, 4 is a source wiring, 5 is a source contact, 7 is a control gate (control gate electrode), 19a to 19d, 30a to 30d are memory cell units, and 20 is A semiconductor substrate, 21 is a source region, 22 is a drain region, 24 and 26 are silicon oxide films (insulating films), and 25 is a floating gate (floating gate electrode).

Claims (24)

半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを１個，６個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。 A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact that connects the source line and the source wiring is located at a position that divides the eight memory cells into one, six, and one in the source line of each memory cell unit. A nonvolatile semiconductor memory device, comprising: a non-volatile semiconductor memory device; 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを３個，１１個，２個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。 A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact that connects the source line and the source wiring is located at a position that divides the 16 memory cells into 3, 11, and 2 in the source line of each memory cell unit. it characterized in that it is provided nonvolatile semiconductor memory device. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを３個（非隣接側）と５個（隣接側）に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。 A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected, the source contact for connecting the source line and the source wiring has three (non-adjacent side) and five (adjacent side) eight memory cells in the source line of each memory cell unit. it characterized in that it is provided at a position to divide the side) nonvolatile semiconductor memory device. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを非隣接側から順に１個，５個，２個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。 A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected, the source contact for connecting the source line and the source wiring is one, five, and two in order from the non-adjacent side of the eight memory cells in the source line of each memory cell unit. nonvolatile semiconductor memory device you characterized in that it is provided in a position separated into pieces. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを５個（非隣接側）と１１個（隣接側）に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。 A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact for connecting the source line and the source wiring has 5 (non-adjacent side) and 11 (adjacent side) of the 16 memory cells in the source line of each memory cell unit. it characterized in that it is provided at a position to divide the side) nonvolatile semiconductor memory device. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを非隣接側から順に２個，１０個，４個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。 A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact for connecting the source line and the source wiring has two, ten, four in order from the non-adjacent side of the 16 memory cells in the source line of each memory cell unit. nonvolatile semiconductor memory device you characterized in that it is provided in a position separated into pieces. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを１個，３個，３個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact connecting the source line and the source wiring is connected to one, three, three, or one of the eight memory cells in the source line of each memory cell unit. A nonvolatile semiconductor memory device, wherein the nonvolatile semiconductor memory device is provided at a dividing position. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを１個，２個，２個，２個，１個に分ける位置、または、前記メモリセルユニットの両端および前記８個のメモリセルを３個，２個，３個に分ける位置（３個，２個，３個の個数の並び順は任意）の何れかの位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact that connects the source line and the source line is one, two, two, two, eight memory cells in the source line of each memory cell unit. Position to divide into one, or position to divide both ends of the memory cell unit and the eight memory cells into 3, 2, or 3 (arrangement order of the number of 3, 2, or 3 is arbitrary) A non-volatile semiconductor memory device, characterized in that it is provided at any one of the positions. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記８個のメモリセルを１個，２個，２個，２個，１個に分ける位置（１個，２個，２個，２個，１個の個数の並び順は任意）に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact that connects the source line and the source wiring has one or two ends of the memory cell unit and one of the eight memory cells in the source line of each memory cell unit. , 2, 2, 1 position (1, 2, 2, 2, 1 is arranged in any order) . 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記８個のメモリセルを１個，２個，１個，１個，２個，１個に分ける位置（１個，２個，１個，１個，２個，１個の個数の並び順は任意）に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact that connects the source line and the source wiring has one or two ends of the memory cell unit and one of the eight memory cells in the source line of each memory cell unit. , 1, 1, 2, 1 position (1, 2, 1, 1, 2, 1, the arrangement order of the number is arbitrary) A nonvolatile semiconductor memory device. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記８個のメモリセルを１個，１個，１個，２個，１個，１個，１個に分ける位置（１個，１個，１個，２個，１個，１個，１個の個数の並び順は任意）に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact that connects the source line and the source wiring has one end of the memory cell unit and one of the eight memory cells in the source line of each memory cell unit. , 1, 2, 1, 1, 1 position (1, 1, 1, 2, 1, 1, 1, the order of arrangement of the numbers is arbitrary) A non-volatile semiconductor memory device. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを１個，７個，７個，１個に分ける位置、または、前記メモリセルユニットの一端および当該一端から前記１６個のメモリセルを７個，７個，２個に分ける位置の何れかの位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact connecting the source line and the source wiring is connected to one, seven, seven, or one of the 16 memory cells in the source line of each memory cell unit. Non-volatile, characterized in that it is provided at a position to be divided, or one of the memory cell unit and a position where the 16 memory cells are divided into 7, 7, and 2 from the one end. Semiconductor memory device. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの一端および当該一端から前記１６個のメモリセルを５個，５個，５個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact for connecting the source line and the source wiring is connected to one end of the memory cell unit and five of the 16 memory cells from the one end in the source line of each memory cell unit. , 5, 5, and 1 are provided at positions to be divided into one. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記１６個のメモリセルを４個，４個，４個，４個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact for connecting the source line and the source wiring has four or four ends of the memory cell unit and the 16 memory cells on the source line of each memory cell unit. , 4 and 4 are provided at positions divided into four. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの一端および当該一端から前記１６個のメモリセルを３個，３個，３個，３個，３個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are separated from each other, the source contact for connecting the source line and the source wiring is connected to one end of the memory cell unit and three of the 16 memory cells from the one end in the source line of each memory cell unit. , 3, 3, 3, 3, 1, a non-volatile semiconductor memory device, 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを非隣接側から順に１個，３個，３個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact for connecting the source line and the source wiring is one, three, three in order from the non-adjacent side of the eight memory cells in the source line of each memory cell unit. A non-volatile semiconductor memory device, wherein the non-volatile semiconductor memory device is provided at a position divided into one piece. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを非隣接側から順に１個，２個，２個，２個，１個に分ける位置、前記メモリセルユニットの非隣接側端および当該非隣接側端から前記８個のメモリセルを３個，２個，２個，１個に分ける位置、または、前記メモリセルユニットの両端および前記８個のメモリセルを３個，２個，３個に分ける位置の何れかの位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected, the source contact for connecting the source line and the source wiring is one, two, or two in order from the non-adjacent side of the eight memory cells in the source line of each memory cell unit. A position where the memory cell unit is divided into three, two, two, one from the non-adjacent side end of the memory cell unit and the non-adjacent side end, or The non-volatile semiconductor device is provided at either end of the memory cell unit or at any one of the positions where the eight memory cells are divided into three, two, and three. Storage device. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記８個のメモリセルを１個，２個，２個，２個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact for connecting the source line and the source line has one or two ends of the memory cell unit and one of the eight memory cells in the source line of each memory cell unit. A non-volatile semiconductor memory device characterized in that it is provided at a position divided into two, two, and one. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記８個のメモリセルを１個，２個，１個，１個，２個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact for connecting the source line and the source line has one or two ends of the memory cell unit and one of the eight memory cells in the source line of each memory cell unit. , 1, 1, 2, and 1. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記８個のメモリセルを１個，１個，１個，２個，１個，１個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of eight memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact for connecting the source line and the source line has one end of the memory cell unit and one of the eight memory cells in the source line of each memory cell unit. , 1, 2, 1, 1, 1, a non-volatile semiconductor memory device characterized in that 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを非隣接側から順に１個，６個，６個，３個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact that connects the source line and the source wiring is one, six, and six in order from the non-adjacent side of the 16 memory cells in the source line of each memory cell unit. A non-volatile semiconductor memory device, wherein the non-volatile semiconductor memory device is provided at a position divided into three pieces. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの隣接側端および当該隣接側端から前記１６個のメモリセルを５個，５個，５個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact connecting the source line and the source wiring is connected to the 16 memory lines from the adjacent side end of the memory cell unit and the adjacent side end of the source line of each memory cell unit. A non-volatile semiconductor memory device, characterized in that it is provided at a position where cells are divided into five, five, five, and one. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの両端および前記１６個のメモリセルを４個，４個，４個，４個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact for connecting the source line and the source wiring has four or four ends of the memory cell unit and the 16 memory cells in the source line of each memory cell unit. , 4 and 4 are provided at positions divided into four. 半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、A source region and a drain region formed on a semiconductor substrate, a floating gate electrode formed on the semiconductor substrate via an insulating film corresponding to the region, and a control stacked on the floating gate electrode via an insulating film In a nonvolatile semiconductor memory device in which a plurality of memory cells each having a gate electrode are arranged,
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソース線とソース配線とを接続するソースコンタクトは、各メモリセルユニットのソース線において前記メモリセルユニットの隣接側端および当該隣接側端から前記１６個のメモリセルを３個，３個，３個，３個，３個，１個に分ける位置に設けられていることを特徴とする不揮発性半導体記憶装置。A memory cell unit is composed of 16 memory cells as a basic unit for writing data or reading data with a common source line, and the source of the memory cell unit arranged adjacent to the source line direction. When the lines are connected to each other, the source contact connecting the source line and the source wiring is connected to the 16 memory lines from the adjacent side end of the memory cell unit and the adjacent side end of the source line of each memory cell unit. A non-volatile semiconductor memory device, characterized in that it is provided at a position where cells are divided into three, three, three, three, three, and one.
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