JP4368014B2

JP4368014B2 - Schmidt circuit

Info

Publication number: JP4368014B2
Application number: JP28514799A
Authority: JP
Inventors: 伸一亀山
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1999-10-06
Filing date: 1999-10-06
Publication date: 2009-11-18
Anticipated expiration: 2019-10-06
Also published as: JP2001110907A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において、ＭＯＳトランジスタで構成されるシュミット回路のＥＳＤ（Electro-static Discharge）保護構造に関するものである。
【０００２】
【従来の技術】
図５に従来のシュミット回路の一例を示す。１、２、３はＰチャンネルＭＯＳトランジスタ、４、５、６はＮチャンネルＭＯＳトランジスタ、７、８、９はＥＳＤ保護ダイオード（あるいは保護トランジスタなどの保護素子でも良い。）、１０はＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）６のソース−Ｐ型半導体基板間の寄生ダイオードである。
【０００３】
ＮチャンネルＭＯＳトランジスタ６のソースおよびＰ型半導体基板は、それぞれ高電位側電源（以下、Ｖ_DDとする。）、低電位側電源（以下、Ｖ_SSとする。）に接続されており、外部からの静電気が直接印加されやすい構造となっている。
【０００４】
ここで、Ｖ_DDを基準に入力端子（ＩＮ）に負のＥＳＤ電圧が印加されたとするとＶ_DDからＩＮに向かって点線で図示した経路を通してＥＳＤ保護ダイオード７、８、および寄生ダイオード１０に逆方向電圧がかかることになる。しかし、通常、ＥＳＤ保護ダイオード７、８のブレークダウン電圧は、寄生ダイオード１０の逆方向電圧より低く設計されているため、寄生ダイオード１０が破壊される前にＥＳＤ保護ダイオード７、８のいずれかがブレークダウンしてエネルギーを吸収し、寄生ダイオード１０の破壊には至らない。
【０００５】
このため、これまでＮチャンネルＭＯＳトランジスタ６に対する特別なＥＳＤ対策は施さず、そのパターンレイアウトも所定の動作電圧で素子間の短絡現象が起きない距離である設計最小距離（通常、半導体素子を設計する際、レイアウト設計基準として回路の信頼性や特性および集積度などを考慮して最小配線幅や最小配線間隔などを決めており、この場合の設計最小距離とは、半導体素子が正常に動作するところの所定の動作電圧で素子間の短絡現象が起きない最小距離のことをいう。以下、設計最小距離とする。）で行なわれていた。
【０００６】
図６に従来の設計最小距離でのＮチャンネルＭＯＳトランジスタのレイアウト例を示す。１１はソース側Ｎ⁺拡散領域、１２はドレイン側Ｎ⁺拡散領域、１３はＰ型半導体基板上にゲート酸化膜を介して形成されたゲート電極（ポリシリコン配線）、１４はソース電極（アルミ配線）、１５はドレイン電極（アルミ配線）、１６はソースコンタクト（ソース電極とソース側Ｎ⁺拡散領域の接触面）、１７はドレインコンタクト（ドレイン電極とドレイン側Ｎ⁺拡散領域の接触面）である。Ｌｎはソース側Ｎ⁺拡散領域とＰ型半導体基板表面でのＰＮ接合界面（以下、ソース側Ｎ⁺拡散領域端部とする。）から、ソースコンタクト部の端部（以下、ソースコンクト端部）までの設計最小距離、Ｌｇは同じくソースコンタクト端部からゲート電極端部までの設計最小距離である。
【０００７】
【発明が解決しようとする課題】
図６の様にＮチャンネルＭＯＳトランジスタ６を設計最小距離でレイアウトした場合には、ソース−Ｐ型半導体基板間の寄生ダイオード１０の逆方向電圧はＥＳＤ保護ダイオード７、８のブレークダウン電圧よりも高くなっているものの、大きな差異が無いため、必ずしも保護素子にエネルギーが流れるとは限らず、その前に保護されるべき内部回路が破壊するという問題があった。また、配線抵抗等のレイアウト上の問題は実際にチップが出来上がって初めて明らかになる事が多く、ＥＳＤ耐圧を考慮した場合の半導体設計上の障害となっていた。
【０００８】
一方、これらの事から過去にシュミット回路のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のＥＳＤ保護構造に関して、ＮチャンネルＭＯＳトランジスタの寄生ＮＰＮトランジスタのＥＳＤ対策として、ソースコンタクトあるいはドレインコンタクトとゲート電極間距離のみを広くするということが検討されている（特許番号第２９３４１３９号参照）が、この対策は本発明の解決しようとする課題であるＰ型半導体基板へ直接エネルギーが抜けるケースは想定していないものであり、本課題の本質的解決にはなっていなかった。また、前記発明はソースコンタクト−ゲート電極間距離と、ＥＳＤ耐圧のレベル向上の関係についての具体的効果を明確にしたものでは無かった。
本発明は、上記問題点を解決し、シュミット回路のＥＳＤ耐圧を向上することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、共通の入力端子に各ゲートが接続され、高電位側電源Ｖ_DDから低電位側電源Ｖ_SSの間で、順番に縦列接続された第１のＰチャンネルＭＯＳトランジスタ、第２のＰチャンネルＭＯＳトランジスタ、第１のＮチャンネルＭＯＳトランジスタ、第２のＮチャンネルＭＯＳトランジスタと、前記第２のＰチャンネルＭＯＳトランジスタのドレインと前記第１のＮチャンネルＭＯＳトランジスタのドレインとの接続点である出力端子にゲートが接続され、前記第１のＰチャンネルＭＯＳトランジスタのドレインと前記第２のＰチャンネルＭＯＳトランジスタのソースとの接続点にドレインが接続され、低電位側電源Ｖ_SSにソースが接続された第３のＰチャンネルＭＯＳトランジスタと、前記出力端子にゲートが接続され、前記第１のＮチャンネルＭＯＳトランジスタのソースと前記第２のＮチャンネルＭＯＳトランジスタのドレインとの接続点にドレインが接続され、高電位側電源Ｖ_DDにソースが接続された第３のＮチャンネルＭＯＳトランジスタとで構成されＰ型半導体基板上に形成されたシュミット回路において、前記第３のＮチャンネルＭＯＳトランジスタの前記ソース側Ｎ⁺拡散領域と前記Ｐ型半導体基板表面でのＰＮ接合界面から、前記第３のＮチャンネルＭＯＳトランジスタの前記ソース電極と該ソース側Ｎ⁺拡散領域の接触面であるソースコンタクト部の端部までの最小距離が、所定の動作電圧で前記Ｐ型半導体基板と前記ソースコンタクト部間で短絡現象が起きない距離である設計最小距離の２倍以上であり、かつ前記ソースコンタクト部の端部から前記第３のＮチャンネルＭＯＳトランジスタの前記ゲート電極端部までの最小距離が、所定の動作電圧で前記ソースコンタクト部と前記ゲート電極間で短絡現象が起きない距離である設計最小距離の３倍以上である事を特徴とするシュミット回路を提供する。
【００１０】
【作用】
本発明の半導体装置では、ソース側Ｎ⁺拡散領域端部からソースコンタクト端部までの距離、およびソースコンタクト端部からゲート電極端部までの距離を大きくとることにより抵抗値が大きくなり、ＮチャンネルＭＯＳトランジスタの寄生ダイオードの破壊を防ぎ、ＥＳＤ耐圧が向上する。
【００１１】
【実施例】
図１は本発明の一実施例である。なお、複数の図面にわたって同一または相当するものには同一の符号を付し、説明の重複を避けた。
【００１２】
１１はソース側Ｎ⁺拡散領域、１２はドレイン側Ｎ⁺拡散領域、１３はＰ型半導体基板上にゲート酸化膜を介して形成されたゲート電極（ポリシリコン配線）、１４はソース電極（アルミ配線）、１５はドレイン電極（アルミ配線）、１６はソースコンタクト、１７はドレインコンタクトである。ソース側Ｎ⁺拡散領域１１、ドレイン側Ｎ⁺拡散領域１２の周囲はＰ型半導体基板でありＶ_SSに接続されている。また、ソースコンタクト１６は、周囲３方向のソース側Ｎ⁺拡散領域端部に対して、２Ｌｎの距離を離して配置されており、一方ゲート電極１３の端部に対して３Ｌｇの距離を離して配置されている。
【００１３】
このような構成によりＥＳＤ耐圧が向上できる理由を図２を使って説明する。
図２は、図５でのＮチャンネルＭＯＳトランジスタ６の等価回路図である。１０はソース−Ｐ型半導体基板間の寄生ダイオード、１８はソース−ゲート間の寄生容量、１９はソース側Ｎ⁺拡散領域端部−ソースコンタクト端部間のＮ⁺拡散抵抗、２０はソースコンタクト端部−ゲート電極端部間のＮ⁺拡散抵抗である。
【００１４】
寄生ダイオード１０の破壊を防ぎ、ＥＳＤ耐圧を上げることは、Ｎ⁺拡散抵抗１９の抵抗値を大きくすることで実現できる。この抵抗値は、ソース側Ｎ⁺拡散領域端部とソースコンタクト端部間の距離に依存し、距離を大きくすると抵抗値が大きくなる。ソース側Ｎ⁺拡散領域端部−ソースコンタクト端部間距離とＥＳＤ耐圧の関係を実験的に求めた結果を図３に示す。図３から設計最小距離の約２倍以上あれば充分なＥＳＤ耐圧の向上が得られることがわかる。（例えば、設計最小距離が１μmの場合、２μmとする。）
【００１５】
しかし、抵抗値を大きくするだけでは不充分である。寄生ダイオードの耐圧が上がると、静電気エネルギーがさらに蓄積されて、次にソースコンタクト端部−ゲート電極端部間の酸化膜の破壊に至るからである。ソースコンタクト−ゲート電極間には寄生容量１８とＮ⁺拡散抵抗２０で積分された電圧が印加されるため、Ｎ⁺拡散抵抗２０を大きくして積分定数を大きくすることでソースコンタクト−ゲート電極間にかかる電圧を低くし、ＥＳＤ耐圧を上げることが出来る。Ｎ⁺拡散抵抗２０の抵抗値はソースコンタクト端部とゲート電極端部間の距離に依存する。
【００１６】
ソースコンタクト端部−ゲート電極端部間距離とＥＳＤ耐圧の関係を実験的に求めた結果を図４に示す。距離を広くすることでＥＳＤ耐圧は２ＫＶ以上まで向上している。図４から設計最小距離の約３倍以上あれば充分なＥＳＤ耐圧が得られることがわかる。（例えば、設計最小距離が１μmの場合、３μmとする。）
【００１７】
以上のことから、シュミット回路のＮチャンネルＭＯＳトランジスタのレイアウトパターン設計時に、ソース側Ｎ⁺拡散領域端部−ソースコンタクト端部間距離は設計最小距離の２倍以上、ソースコンタクト端部−ゲート電極端部間距離は設計最小距離の３倍以上にすることで、チップサイズの増大を最小限に抑えて、しかも充分なＥＳＤ耐圧の向上が図れることがわかる。
【００１８】
【発明の効果】
以上説明したように、設計段階で、ソース側Ｎ⁺拡散領域端部−ソースコンタクト端部間距離を設計最小距離の２倍以上、ソースコンタクト端部−ゲート電極端部間距離を設計最小距離の３倍以上とすることで、新たな保護素子を設けず、また素子面積を必要以上に大きくすることもなく、シュミット回路内のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のＥＳＤ耐圧を向上させることができ、ＥＳＤ保護素子のブレークダウンが遅れた場合にも破壊を回避することができる。
また、これにより、開発上でのＥＳＤ耐圧に関するトラブルもなくなる。
【図面の簡単な説明】
【図１】本発明のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のパターン配置例である。
【図２】ＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）の等価回路図である。
【図３】ソース側Ｎ⁺拡散領域端部−ソースコンタクト端部間距離とＥＳＤ耐圧の関係を示す図である。
【図４】ソースコンタクト端部−ゲート電極端部間距離とＥＳＤ耐圧の関係を示す図である。
【図５】シュミット回路の等価回路図である。
【図６】従来のＮチャンネルＭＯＳトランジスタ（ヒステリシスＦＥＴ）のパターン配置例である。
【符号の説明】
１、２、３ＰチャンネルＭＯＳトランジスタ
４、５、６ＮチャンネルＭＯＳトランジスタ
７、８、９ＥＳＤ保護ダイオード
１０寄生ダイオード
１１ソース側Ｎ⁺拡散領域
１２ドレイン側Ｎ⁺拡散領域
１３ゲート電極
１４ソース電極
１５ドレイン電極
１６ソースコンタクト
１７ドレインコンタクト
１８寄生容量
１９Ｎ⁺拡散抵抗
２０Ｎ⁺拡散抵抗[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an ESD (Electro-static Discharge) protection structure of a Schmitt circuit composed of MOS transistors in a semiconductor integrated circuit.
[0002]
[Prior art]
FIG. 5 shows an example of a conventional Schmitt circuit. 1, 2 and 3 are P channel MOS transistors, 4, 5 and 6 are N channel MOS transistors, 7, 8 and 9 are ESD protection diodes (or protection elements such as protection transistors), and 10 is an N channel MOS transistor. (Hysteresis FET) 6 is a parasitic diode between the source and the P-type semiconductor substrate.
[0003]
The source of the N-channel MOS transistor 6 and the P-type semiconductor substrate are connected to a high potential side power source (hereinafter referred to as V _DD ) and a low potential side power source (hereinafter referred to as V _SS ), respectively. The structure is easy to apply static electricity directly.
[0004]
Here, _assuming that a negative ESD voltage is applied to the input terminal (IN) with respect to V _DD , the ESD protection diodes 7 and 8 and the parasitic diode 10 are reversely directed from V _DD to IN through a path shown by a dotted line. Voltage will be applied. However, normally, since the breakdown voltage of the ESD protection diodes 7 and 8 is designed to be lower than the reverse voltage of the parasitic diode 10, any one of the ESD protection diodes 7 and 8 is broken before the parasitic diode 10 is destroyed. The energy is absorbed by breakdown, and the parasitic diode 10 is not destroyed.
[0005]
For this reason, no special ESD countermeasures have been taken for the N-channel MOS transistor 6 so far, and the pattern layout is a design minimum distance (usually designing a semiconductor element, which is a distance at which a short-circuit phenomenon between elements does not occur at a predetermined operating voltage. When designing the layout, the minimum wiring width and minimum wiring spacing are determined in consideration of the reliability, characteristics, and integration of the circuit. In this case, the minimum design distance is the place where the semiconductor element operates normally. The minimum distance at which a short-circuit phenomenon between elements does not occur at a predetermined operating voltage (hereinafter referred to as a design minimum distance).
[0006]
FIG. 6 shows a layout example of a conventional N-channel MOS transistor at the minimum design distance. 11 is a source side N ⁺ diffusion region, 12 is a drain side N ⁺ diffusion region, 13 is a gate electrode (polysilicon wiring) formed on a P-type semiconductor substrate via a gate oxide film, and 14 is a source electrode (aluminum wiring) , 15 is a drain electrode (aluminum wiring), 16 is a source contact (contact surface between the source electrode and the source side N ⁺ diffusion region), and 17 is a drain contact (contact surface between the drain electrode and the drain side N ⁺ diffusion region). . Ln is a PN junction interface between the source side N ⁺ diffusion region and the surface of the P-type semiconductor substrate (hereinafter referred to as an end portion of the source side N ⁺ diffusion region) to an end portion of the source contact portion (hereinafter referred to as an end portion of the source contact). Lg is the minimum design distance from the source contact end to the gate electrode end.
[0007]
[Problems to be solved by the invention]
When the N-channel MOS transistor 6 is laid out at the minimum design distance as shown in FIG. 6, the reverse voltage of the parasitic diode 10 between the source and the P-type semiconductor substrate is higher than the breakdown voltage of the ESD protection diodes 7 and 8. However, since there is no significant difference, energy does not always flow through the protection element, and there is a problem that an internal circuit to be protected before that is destroyed. In addition, layout problems such as wiring resistance often become apparent only after a chip is actually manufactured, which has been an obstacle to semiconductor design when considering ESD withstand voltage.
[0008]
On the other hand, regarding the ESD protection structure of the Schmitt circuit N-channel MOS transistor (hysteresis FET) in the past, as a countermeasure against ESD of the parasitic NPN transistor of the N-channel MOS transistor, only the distance between the source contact or drain contact and the gate electrode is used. Although it has been studied to widen (see Patent No. 2934139), this measure does not assume a case where energy directly escapes to the P-type semiconductor substrate, which is a problem to be solved by the present invention. It was not an essential solution to this problem. Further, the invention has not clarified a specific effect on the relationship between the source contact-gate electrode distance and the level of ESD withstand voltage improvement.
An object of the present invention is to solve the above problems and to improve the ESD withstand voltage of a Schmitt circuit.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a first P channel in which each gate is connected to a common input terminal, and cascaded in order between the high potential side power supply V _DD and the low potential side power supply V _SS. A MOS transistor, a second P-channel MOS transistor, a first N-channel MOS transistor, a second N-channel MOS transistor, a drain of the second P-channel MOS transistor, and a drain of the first N-channel MOS transistor; A gate is connected to an output terminal which is a connection point of the first P channel MOS transistor, a drain is connected to a connection point of the drain of the first P channel MOS transistor and the source of the second P channel MOS transistor, and the low potential side power supply V _SS And a third P-channel MOS transistor having a source connected to the output terminal and a gate connected to the output terminal. Is, wherein the first source of N-channel MOS transistor drain to a connection point between the drain of the second N-channel MOS transistor is connected, the third N-channel having its source connected to the high potential side power supply V _DD In a Schmitt circuit composed of a MOS transistor and formed on a P-type semiconductor substrate, the source-side N ⁺ diffusion region of the third N-channel MOS transistor and a PN junction interface on the surface of the P-type semiconductor substrate, The minimum distance between the source electrode of the third N-channel MOS transistor and the end of the source contact portion that is the contact surface of the source-side N ⁺ diffusion region is a predetermined operating voltage and the P-type semiconductor substrate and the source contact More than twice the design minimum distance, which is the distance at which no short circuit occurs between the parts, and the source contact The minimum design distance from the end of the third N-channel MOS transistor to the end of the gate electrode is a distance at which a short-circuit phenomenon does not occur between the source contact portion and the gate electrode at a predetermined operating voltage Provided is a Schmitt circuit characterized by being three times or more.
[0010]
[Action]
In the semiconductor device of the present invention, the resistance value is increased by increasing the distance from the end of the source side N ⁺ diffusion region to the end of the source contact and the distance from the end of the source contact to the end of the gate electrode. The destruction of the parasitic diode of the MOS transistor is prevented, and the ESD withstand voltage is improved.
[0011]
【Example】
FIG. 1 shows an embodiment of the present invention. In addition, the same code | symbol was attached | subjected to the same or equivalent thing over several drawing, and the duplication of description was avoided.
[0012]
11 is a source side N ⁺ diffusion region, 12 is a drain side N ⁺ diffusion region, 13 is a gate electrode (polysilicon wiring) formed on a P-type semiconductor substrate via a gate oxide film, and 14 is a source electrode (aluminum wiring) , 15 is a drain electrode (aluminum wiring), 16 is a source contact, and 17 is a drain contact. The periphery of the source side N ⁺ diffusion region 11 and the drain side N ⁺ diffusion region 12 is a P-type semiconductor substrate and is connected to V _SS . The source contact 16 is arranged at a distance of 2 Ln from the end of the source side N ⁺ diffusion region in the three surrounding directions, while being separated from the end of the gate electrode 13 by 3 Lg. Is arranged.
[0013]
The reason why the ESD withstand voltage can be improved by such a configuration will be described with reference to FIG.
FIG. 2 is an equivalent circuit diagram of the N-channel MOS transistor 6 in FIG. 10 is a parasitic diode between the source and the P-type semiconductor substrate, 18 is a parasitic capacitance between the source and gate, 19 is an N ⁺ diffusion resistance between the source side N ⁺ diffusion region end and the source contact end, and 20 is the source contact end. N ⁺ diffusion resistance between the gate electrode and the end of the gate electrode.
[0014]
Preventing the breakdown of the parasitic diode 10 and increasing the ESD withstand voltage can be realized by increasing the resistance value of the N ⁺ diffusion resistor 19. This resistance value depends on the distance between the source side N ⁺ diffusion region end and the source contact end, and the resistance value increases as the distance increases. FIG. 3 shows the result of experimentally determining the relationship between the distance between the source side N ⁺ diffusion region end-source contact end and the ESD withstand voltage. It can be seen from FIG. 3 that if the design minimum distance is about twice or more, sufficient ESD withstand voltage can be improved. (For example, when the design minimum distance is 1 μm, it is set to 2 μm.)
[0015]
However, it is not sufficient to increase the resistance value. This is because when the breakdown voltage of the parasitic diode is increased, static energy is further accumulated, and then the oxide film between the source contact end portion and the gate electrode end portion is destroyed. Since the voltage integrated by the parasitic capacitance 18 and the N ⁺ diffusion resistance 20 is applied between the source contact and the gate electrode, the N ⁺ diffusion resistance 20 is increased to increase the integration constant, thereby increasing the integration constant between the source contact and the gate electrode. Can be lowered, and the ESD withstand voltage can be increased. The resistance value of the N ⁺ diffusion resistor 20 depends on the distance between the source contact end and the gate electrode end.
[0016]
FIG. 4 shows the results of experimental determination of the relationship between the distance between the source contact end-gate electrode end and the ESD withstand voltage. The ESD withstand voltage is improved to 2 KV or more by increasing the distance. It can be seen from FIG. 4 that a sufficient ESD withstand voltage can be obtained if the distance is about three times the minimum design distance. (For example, when the design minimum distance is 1 μm, it is 3 μm.)
[0017]
From the above, when designing the layout pattern of the N-channel MOS transistor of the Schmitt circuit, the distance between the source side N ⁺ diffusion region end-source contact end is at least twice the design minimum distance, and the source contact end-gate electrode end It can be seen that by setting the inter-unit distance to be at least three times the minimum design distance, the increase in chip size can be minimized and sufficient ESD withstand voltage can be improved.
[0018]
【The invention's effect】
As described above, at the design stage, the distance between the source side N ⁺ diffusion region end-source contact end is at least twice the design minimum distance, and the source contact end-gate electrode end distance is the design minimum distance. By making it more than three times, it is possible to improve the ESD withstand voltage of the N-channel MOS transistor (hysteresis FET) in the Schmitt circuit without providing a new protective element and without increasing the element area more than necessary. Even when the breakdown of the ESD protection element is delayed, the breakdown can be avoided.
This also eliminates problems related to ESD withstand voltage during development.
[Brief description of the drawings]
FIG. 1 is a pattern arrangement example of an N-channel MOS transistor (hysteresis FET) according to the present invention.
FIG. 2 is an equivalent circuit diagram of an N-channel MOS transistor (hysteresis FET).
FIG. 3 is a diagram showing the relationship between the distance between the source side N ⁺ diffusion region end-source contact end and the ESD withstand voltage.
FIG. 4 is a diagram showing a relationship between a distance between an end portion of a source contact and an end portion of a gate electrode and an ESD withstand voltage.
FIG. 5 is an equivalent circuit diagram of a Schmitt circuit.
FIG. 6 is a pattern arrangement example of a conventional N-channel MOS transistor (hysteresis FET).
[Explanation of symbols]
1, 2, 3 P-channel MOS transistors 4, 5, 6 N-channel MOS transistors 7, 8, 9 ESD protection diode 10 Parasitic diode 11 Source side N ⁺ diffusion region 12 Drain side N ⁺ diffusion region 13 Gate electrode 14 Source electrode 15 Drain electrode 16 Source contact 17 Drain contact 18 Parasitic capacitance 19 N ⁺ diffusion resistance 20 N ⁺ diffusion resistance

Claims

Each gate is connected to a common input terminal, and a first P-channel MOS transistor, a second P-channel MOS transistor, which are cascade-connected in order between the high-potential power supply V _DD and the low-potential power supply V _SS , A gate is connected to an output terminal which is a connection point between the drain of the first N-channel MOS transistor, the second N-channel MOS transistor, the drain of the second P-channel MOS transistor, and the drain of the first N-channel MOS transistor. A third P-channel whose drain is connected to a connection point between the drain of the first P-channel MOS transistor and the source of the second P-channel MOS transistor and whose source is connected to the low potential side power source V _SS A MOS transistor and a gate are connected to the output terminal, and the first N-channel MO Drain to a connection point between the source and the drain of the second N-channel MOS transistor of the transistor is connected, and a third N-channel MOS transistor whose source is connected to the high potential side power source V _DD P-type semiconductor In the Schmitt circuit formed on the substrate, from the PN junction interface between the source-side N ⁺ diffusion region of the third N-channel MOS transistor and the surface of the P-type semiconductor substrate, the third N-channel MOS transistor The minimum distance between the source electrode and the end of the source contact portion that is the contact surface of the source side N ⁺ diffusion region is a distance at which a short-circuit phenomenon does not occur between the P-type semiconductor substrate and the source contact portion at a predetermined operating voltage. And the third N-channel from the end of the source contact portion at least twice the design minimum distance The minimum distance to the end of the gate electrode of the OS transistor is at least three times the minimum design distance that is a distance at which a short-circuit does not occur between the source contact portion and the gate electrode at a predetermined operating voltage. Schmitt circuit to do.