JP4363829B2

JP4363829B2 - Game machine control chip

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Publication number: JP4363829B2
Application number: JP2002261253A
Authority: JP
Inventors: 栄一吉田
Original assignee: L E Tech CO Ltd
Current assignee: L E Tech CO Ltd
Priority date: 2002-09-06
Filing date: 2002-09-06
Publication date: 2009-11-11
Anticipated expiration: 2022-09-06
Also published as: JP2004097363A

Description

【０００１】
【発明が属する技術分野】
本発明は、パチンコ遊技機や回胴式遊技機等に使用される遊技機制御用チップ及び遊技機制御方法に関する。
【０００２】
【従来の技術】
従来の遊技機に使用される遊技機制御用チップにおいて、チップの端子自身が自ら出力した信号や端子へ入力された信号をチェックする機能は、外部装置との照合や通信を行う端子は別にして皆無であった。
【０００３】
【発明が解決しようとする課題】
その為、不正を行おうとする者が意図的に出力同士を短絡（ショート）させたり、然るべく外部端子に想定できない信号が入力されても、その信号を識別することはできなかった。
本発明は、かかる従来技術の課題に鑑みなされたものである。すなわち、本発明の目的は、外部端子を常時監視（モニタ）し、異常ある場合にＣＰＵの停止、異常情報の通知を行う遊技機制御用チップ及び遊技機制御方法を提供することにある。
【０００４】
【課題を解決するための手段】
本発明に係る遊技機制御用チップ及び遊技機制御方法では、外部端子における出力データ又は期待値データと入力データ（フィードバックデータ）とを比較する。その時不一致の場合はＣＰＵを停止させたり、検査対象の外部端子からその情報を出力することとした。
【０００５】
請求項１に記載した発明は、外部端子の入出力を自らチェックする機能を持ったバス／信号線制御手段と、セキュリティ機能を有し、遊技機に組み込む遊技機制御用チップであって、前記バス／信号線制御手段は、制御信号の方向制御や駆動能力の強化をするＩ／Ｏバッファと、所定のデータ値や信号パターン等を設定する期待値設定回路と、外部端子から入力された信号と、前記期待値設定回路にて設定された所定のデータ値や信号パターン等の出力信号又はチップ内部の信号を外部端子へ出力する各制御信号とを比較し、不一致の検出を行う不一致検出回路と、前記外部端子へ出力する信号、又は前記期待値設定回路の出力信号のいずれかを選択して前記不一致検出回路へ送出する切換回路と、該切換回路の出力／切換信号の制御や前記不一致検出回路の検出条件設定の制御を行う切換制御回路と、前記不一致検出回路から送られてきた外部端子の信号が不一致であるか否かの判定を行う不一致判定回路を有し、前記不一致判定回路は、前記信号が一致しなければ、前記遊技機制御用チップのＣＰＵを停止させることを特徴とする。
請求項２に記載した発明は、外部端子の入出力を自らチェックする機能を持ったバス／信号線制御手段と、セキュリティ機能を有し、遊技機に組み込む遊技機制御用チップであって、前記バス／信号線制御手段は、制御信号の方向制御や駆動能力の強化をするＩ／Ｏバッファと、所定のデータ値や信号パターン等を設定する期待値設定回路と、外部端子から入力された信号と、前記期待値設定回路にて設定された所定のデータ値や信号パターン等の出力信号又はチップ内部の信号を外部端子へ出力する各制御信号とを比較し、不一致の検出を行う不一致検出回路と、前記外部端子へ出力する信号、又は前記期待値設定回路の出力信号のいずれかを選択して前記不一致検出回路へ送出する切換回路と、該切換回路の出力／切換信号の制御や前記不一致検出回路の検出条件設定の制御を行う切換制御回路と、前記不一致検出回路から送られてきた外部端子の信号が不一致であるか否かの判定を行う不一致判定回路を有し、前記不一致判定回路は、前記信号が一致しなければ、その検査対象である外部端子の情報を異常検出信号として外部へ知らせることを特徴とする。
【０００６】
請求項３に記載した発明は、請求項１に記載した遊技機制御用チップであって、前記バス／信号線制御手段を構成するそれぞれの回路は、前記外部端子毎に設けられ、前記不一致検出回路からは当該外部端子に固有の不一致検出信号が出力されることを特徴とする。
請求項４に記載した発明は、請求項１に記載した遊技機制御用チップであって、前記不一致判定回路は、すべての外部端子について共通で一つ設けられ、判定結果が異常となったときには単一の異常検出信号を出力することを特徴とする。
請求項５に記載した発明は、請求項２に記載した遊技機制御用チップであって、前記バス／信号線制御手段を構成するそれぞれの回路は、前記外部端子毎に設けられ、前記不一致検出回路からは当該外部端子に固有の不一致検出信号が出力されることを特徴とする。
請求項６に記載した発明は、請求項２に記載した遊技機制御用チップであって、前記不一致判定回路は、すべての外部端子について共通で一つ設けられ、判定結果が異常となったときには単一の異常検出信号を出力することを特徴とする。
【０００７】
【発明の実施の形態】
以下に本発明を図示された実施形態に従って詳細に説明する。
【０００８】
＜チップの形態の説明＞本発明に係る遊技機制御用チップは、遊技機内部の基板上に搭載される集積回路として構成される。チップ種別の分類として、開発用チップと量産用チップとがある。図１を参照しつつ、量産用チップと開発用チップとについて説明する。開発用チップは、セキュリティ判定機能を有しないチップであり、それ以外については量産用チップと同等の機能を有する。量産用チップは、内蔵された記憶手段に記憶されているプログラムが、第三者機関による試験に合格した適正なものであるか否かを判定するセキュリティ判定機能を有する。
更にまた、本発明に係る遊技機制御用チップは、ｎ（ｎは２以上の自然数である。以下同様）レベルの認証方式を持った外部入出力手段を内蔵しており、検査装置、照合装置、またはホールコンピュータ等の外部装置（以下、外部装置と省略）を接続することにより、用途に合わせた認証レベルでのチップの真贋検査の実施、及びチップ内の情報（ＩＤ番号等）を読み出すことが可能である。
【０００９】
＜量産用チップの説明＞量産用チップは、ユーザが消去、再書き込みが不可能なユーザ用ＲＯＭを具備しており、図１（ａ）に示すように、セキュリティチェックの結果が不整合の場合はＣＰＵを停止する。また、指定エリア外走行禁止機能により、設定されたアドレス範囲以外（指定エリア外を示すアドレス範囲である。）でのプログラム実行はできない。ここで、ユーザとは、本発明に係る遊技機制御用チップを遊技機に組み込んで製造・販売を行う遊技機メーカーを指す。
【００１０】
＜開発用チップの説明＞開発用チップは、ユーザが消去、再書き込みが可能なユーザ用ＲＯＭを具備しており、図１（ｂ）に示すように、セキュリティチェックの結果に関係無くユーザモードに遷移する。また、指定エリア外走行禁止機能においても、設定可能なアドレス範囲（指定エリアを示すアドレス範囲である。）は制限が無いので、ユーザが自由に開発・デバッグが行えることを可能とする。
【００１１】
＜動作モードの説明＞動作モードとはＣＰＵ動作の制御やメモリマッピング、チップに内蔵された各種レジスタへのアクセス権等基本動作を制御するモードであり、セキュリティモードとユーザモードとプログラムモードがある。また、これらのモードとは別に、外部装置との間で通信を行う通信モードを具備する。
【００１２】
＜セキュリティモードの説明＞ブート用記憶手段が実行され、各機能の環境設定やセキュリティチェックが行われるモードである。セキュリティモード中は、ＣＰＵ動作時の内部バスが外部端子に出力されない。
【００１３】
＜セキュリティチェックの説明＞ユーザプログラムの認証を行う機能である。システムリセット入力時に、ユーザプログラムを基に計算された認証コードが正しいか否かの再計算を行い，結果がＮＧの場合はＣＰＵを停止する。認証コードは、ユーザ用記憶手段への書き込み時にユーザプログラムと共に書き込む。
【００１４】
＜ユーザモードの説明＞セキュリティチェックを通過した正規のユーザプログラムが実行されるモードである。セキュリティモード中のセキュリティチェックでＯＫにならないとこのモードには遷移しない。ユーザモード中はＣＰＵ動作時の内部バスが外部端子に外部バスとして出力される。なお、ユーザモード中はブート用記憶手段にアクセスすることはできない。
【００１５】
＜プログラムモードの説明＞ＣＰＵは動作せず、直接ユーザ用ＲＯＭにリード／ライトを行うモードである。システムリセット後、ＰＲＧ端子の所定レベル（例えばハイレベル）により、このモードに遷移する。なお、量産用チップへの書き込みは一度だけ可能であり、開発用チップは消去や再書き込みが可能なものである。
【００１６】
図２、図３を参照しつつ、遊技機制御用チップに内蔵された各機能ブロックについて説明する。図２、図３に示すｃ１は、中央処理装置（ＣＰＵ）である。（以下、ＣＰＵと省略）
ＣＰＵは、各機能ブロック（以下、便宜上“デバイス”、“回路”と呼称する場合もある。）の制御や指令を行う。
【００１７】
＜タイマシステムの説明＞次に図２、図３に示すタイマシステムｃ２は、ｎ個（例えば４個等）のｎビット（例えば８、１６ビット等）カウンタや各種制御レジスタを内蔵し、それぞれ独立したモードで動作が可能である。タイマシステムは、例えばモードとして大別してタイマモード、カウンタモード等があり、リアルタイム割込みの発生や時間計測を行うことを可能とする。上記これらの機能は、タイマシステム内の各種制御レジスタの設定により制御することができる。また、上記機能を実現する為のゲート信号またはトリガ信号の入力用であるタイマ入力バス、タイマシステムで生成された各種タイマ出力信号を外部へ出力する為のタイマ出力バスを具備する。
【００１８】
＜不正実行禁止手段の説明＞次に図２、図３に示す不正実行禁止手段ｃ３は、所定の指定エリア内で遊技機メーカーが作成したユーザプログラムが正しく実行されているかどうか監視し、指定エリア以外でユーザプログラムが実行されるとリセットが発生するものである。例えばメモリ空間全体を６４ｋバイトとした場合、指定エリア（ユーザプログラム実行可能なアドレス範囲）の設定において、その範囲の先頭アドレスをプログラムコードスタートアドレス（以下ＰＣＳ）として０番地、終了アドレスをプログラムコードエンドアドレス（以下ＰＣＥ）として１ＦＦＦ（１６進）番地とした場合、２０００（１６進）〜ＦＦＦＦ（１６進）番地の範囲に不正プログラムを格納して実行しようとしても実行することはできない。すなわち、不正実行禁止手段とは指定エリア外での命令実行を禁止する機能であり、あらかじめ指定したアドレス範囲（指定エリア）外で命令が実行（オペコードフェッチ）されると，ＩＡＴ（ＩｌｌｅｇａｌＡｄｄｒｅｓｓＴｒａｐ）信号を発生する機能である。このＩＡＴ信号によりリセットが発生する。この指定エリアの情報は、ユーザプログラムと共にユーザ用ＲＯＭに書き込む。
【００１９】
＜暴走監視手段の説明＞次に図２、図３に示すｃ４は、暴走監視手段である。図６を参照しつつ、暴走監視手段ｃ４の構成を更に詳しく説明する。暴走監視手段ｃ４は、クロック選択手段ｃ４ａ、ｎビットカウンタｃ４ｂ、暴走監視制御手段ｃ４ｃ、動作モード制御手段ｃ４ｄ、制御ワード設定手段ｃ４ｅ、出力制御手段ｃ４ｆにより構成される。
暴走監視手段ｃ４は、ユーザモードに遷移する際に自動的に起動され、タイムアウト時間が経過すると、タイムアウト信号を発生させる。このタイムアウト信号を受け付けることによりユーザリセットを発生しユーザプログラムのリセットアドレス（例えば０番地等）からユーザプログラムを再実行させる。
また、動作モード制御手段ｃ４ｄ、制御ワード設定手段ｃ４ｅの各種設定により、
（１）タイムアウト時間の設定・変更、
（２）カウントクリア＆リスタート、
（３）動作許可／禁止、
等の設定を可能とする。
【００２０】
＜クロック選択手段の説明＞クロック選択手段ｃ４ａは、クロック生成手段ｃ９より送られてきたシステムクロックを含む各分周クロックＣＬＫＯ／ｍ^０・・・ＣＬＫＯ／ｍ^ｎの内１本を選択してｎビットカウンタｃ４ｂへ送出するものである。
【００２１】
＜ｎビットカウンタの説明＞ｎビットカウンタｃ４ｂは、クロック選択手段ｃ４ａより送出された分周クロックをカウンタクロックとしてタイムアウト時間のカウントを行う。
【００２２】
＜暴走監視制御手段の説明＞暴走監視制御手段ｃ４ｃは、タイムアウト時間の設定の為の制御、ｎビットカウンタへの動作禁止、クリア、リスタート等の制御を行う。
【００２３】
＜動作モード制御手段の説明＞動作モード制御手段ｃ４ｄは、タイムアウト時間設定用のカウントクロックの選択、動作許可／動作禁止の制御を行い、またタイムアウト時間を変更することができる。なお、一度タイムアウト時間を変更すると、次のシステムリセットが発生するまで変更できないようにしても良い。
【００２４】
＜制御ワード設定手段の説明＞制御ワード設定手段ｃ４ｅは、タイムアウト時間のクリア及びリスタート、動作禁止を設定する。例えば制御ワード設定手段ｃ４ｅに制御ワード（例えばＣＣ（１６進））を書き込むことにより暴走監視手段が動作禁止になる。この設定は、例えばシステムリセット後１回のみ可能にしても良い。５５（１６進）→ＡＡ（１６進）→３３（１６進）によりクリア＆リスタート（再度カウント開始）することで、タイムアウト時間を延長することができる。なお、制御ワードは３バイト連続して書き込む必要は無い。
【００２５】
＜暴走監視手段の動作説明＞暴走監視手段ｃ４は、ユーザモードに遷移することで自動起動される。タイムアウト時間は動作モード制御手段ｃ４ｄによって設定され、デフォルト値は最長タイムアウト時間に設定されている。設定はシステムリセット後１回のみ可能とし、再設定はシステムリセットを無くして行うことができない。タイムアウトに達すると、出力制御手段ｃ４ｆからタイムアウト信号を出力し、暴走監視手段ｃ４の動作はそのまま継続される。
【００２６】
＜リセット／割込制御手段の説明＞次に図２、図３に示すリセット／割込制御手段ｃ５について、図７〜図１０をあわせて参照しつつ説明する。リセット／割込制御手段ｃ５は、各種リセットと、外部からの割込み要求や内蔵の周辺回路（タイマシステム）からの割込み要求を制御する。図７はそのリセット／割込制御手段ｃ５の内部ブロック図を示している。
【００２７】
＜システムリセットの説明＞システムリセットは、ＸＳＲＳＴ端子に一定期間のロ−レベルを入力することにより発生するリセットである。外部入出力手段ｃ１４の一部の回路を除くＣＰＵを含む内部のすべての回路が初期化され、ＰＲＧ端子の入力レベルに応じて、セキュリティモードまたはプログラムモードに遷移する。セキュリティモードで異常がなければ、ユーザモードに遷移してユーザプログラムのリセットアドレス（例えば０番地）からユーザプログラムを実行する。ＸＳＲＳＴ端子から入力された信号は、ノイズフィルタｃ５ａによってチャタリング等のノイズを除去した信号が延長回路ｃ５ｃを介してＣＰＵに入力され、同様にチップ外部の外部デバイスへのリセット信号としてＸＲＳＴＯ端子より外部へ出力される。図８は、そのＸＳＲＳＴ端子に入力された信号がＸＲＳＴＯ端子より外部へ出力される関係をタイミングチャート例として示したものである。
【００２８】
＜ユーザリセットの説明＞次に、ユーザリセットについて説明する。ユーザリセットの要因としては、外部要因としてＸＵＲＳＴ端子によるユーザリセット要求、内部要因として不正実行禁止手段ｃ３のＩＡＴ信号発生によるリセット要求、暴走監視手段ｃ４のタイムアウト信号によるユーザリセット要求等がありえる。これらの要求によるユーザリセットが発生し、ユーザリセットを受け付けると、リセットアドレス（例えば０番地）よりユーザプログラムの実行を開始する。ユーザリセットでは、セキュリティモードまたはプログラムモードには遷移せずに、ユーザモードにとどまったままで、リセットが実行されるものである。また、システムリセットと同様に、ＸＵＲＳＴ端子から入力された信号は、ノイズフィルタｃ５ａによってチャタリング等のノイズを除去した信号が延長回路ｃ５ｃを介してＣＰＵに入力される。図９（ａ）は、そのＸＵＲＳＴ端子に入力された信号によるユーザリセットのタイミングチャートを例として示したものである。また、図９（ｂ）は、内部要因によるユーザリセットのタイミングチャートを例として示したものである。
【００２９】
＜ノンマスカブル割込み（ＮＭＩ）の説明＞次に、ノンマスカブル割込みについて説明する。ノンマスカブル割込み（ＮＭＩ）は、ＣＰＵの割込み禁止状態でも無条件に受け付けられる割込みであり、すべての割込み要求に対して最優先で処理される。ＸＮＭＩ端子によるノンマスカブル割込みは、ノイズフィルタｃ５ａを介してＣＰＵに入力される。図１０は、ノイズフィルタｃ５ａを通過する前と通過後との関係を示すタイミングチャート例としたものである。ＸＮＭＩ信号が一定期間（ここでは４クロックの立ち上がりエッジを検出する間）ローレベルであるとき、ノイズフィルタｃ５ａを通過した信号がＮＭＩ信号となりＣＰＵに入力される。
【００３０】
＜マスカブル割込み（ＩＮＴ）の説明＞マスカブル割込み（ＩＮＴ）は、ユーザプログラムにより割込み要求の受け付けを許可／禁止できる割込みであり、ＩＮＴ優先順位制御回路ｃ５ｄによる多重割込みの実行が可能である。
【００３１】
＜外部マスカブル割込みの説明＞外部マスカブル割込みは、ＸＩＮＴ端子に一定期間のロ−レベルを入力することにより発生し、ＸＩＮＴ端子によるマスカブル割込みは、ノイズフィルタｃ５ａを介してＣＰＵに入力される。図１０は、ノイズフィルタｃ５ａを通過する前と通過後との関係を示すタイミングチャート例としたものである。ＸＩＮＴ信号が一定期間（ここでは４クロックの立ち上がりエッジを検出する間）ローレベルであるとき、ノイズフィルタｃ５ａを通過した信号がＩＮＴ信号となりＣＰＵに入力される。
【００３２】
＜内部マスカブル割込みの説明＞内部マスカブル割込みは、タイマシステムからの割込み要求信号により発生する。
【００３３】
＜デコード手段の説明＞次に図２、図３に示すデコード手段ｃ６は、メモリマップドＩ／Ｏ方式、またはＩ／ＯマップドＩ／Ｏ方式によるチップ内部の各機能ブロックのデコードや外部デバイス用のデコード用信号であるチップセレクト信号のデコードを行い、チップセレクト信号のアドレス範囲を設定する。チップセレクト信号を例にすると、図４にメモリマップドＩ／Ｏ方式によるチップセレクト信号がＦＦ００（１６進）〜ＦＦ１９（１６進）にマッピングされ、図５（ｂ）にＩ／ＯマップドＩ／Ｏ方式によるチップセレクト信号が００（１６進）〜１９（１６進）にマッピングされていることを示している。なお、チップセレクト信号は複数本あるので、便宜上本明細書ではこれらを総称して外部デバイスデコード出力バスとしている。
【００３４】
＜入出力手段の説明＞次に図２、図３に示す入出力手段ｃ７は、入出力ポートと外部デバイス用のデコード用信号であるチップセレクト信号の兼用機能を制御するもので、
（１）入出力制御手段ｃ７ａ、
（２）機能選択手段ｃ７ｂ、
とからなる。更に入出力制御手段ｃ７ａは、
（ａ）パラレル入出力ポート、
（ｂ）外部デバイスデコード、
との二つの機能を持つ。
なお、パラレル入出力ポートは、異なる任意のビット幅の入出力ポートを複数個内蔵しており、それぞれポートの入出力の設定が可能である。
機能選択手段ｃ７ｂによりいずれか１つの機能を選択して外部との入出力を行う。これにより外部端子がパラレル入出力ポート、または外部デバイスデコードのいずれかの状態として機能する。
【００３５】
＜クロック生成手段の説明＞次に図２、図３に示すクロック生成手段ｃ９は、クロック入力端子（図２のＥＸ端子に該当）から入力されたクロックを任意の分周比（例えば２分周等）で分周し、ＣＰＵや内部の各回路に供給する回路である。また、生成されたクロックは、クロック出力端子（図２のＣＬＫＯ端子に該当）から外部へ出力する。また、補助乱数発生手段ｒ１９へのクロックソース源（ｓ３）として乱数発生装置ｃ８へ供給する。
【００３６】
＜セキュリティ手段の説明＞次に図２、図３に示すセキュリティ手段ｃ１０は、図示しない
（１）認証チェック制御手段、
（２）不正実行禁止制御手段、
（３）モード制御手段、
（４）機能制御手段、
（５）記憶手段制御手段、
（６）通信フォーマット制御手段、
の６つの手段からなる。
【００３７】
＜認証チェック制御手段の説明＞認証チェック制御手段は、ユーザプログラム（ＵＰ）の認証を行う機能である。システムリセット入力時に、ユーザプログラムを基に計算された認証コードが正しいか否かの再計算を行い，結果がＮＧの場合はＣＰＵを停止する制御を行う。
【００３８】
＜不正実行禁止制御手段の説明＞不正実行禁止制御手段は、指定エリア外での命令実行を禁止する機能を制御するものであり、
（ａ）不正実行禁止手段ｃ３が不正検出を行った際の指定エリア外での命令実行禁止の制御、
（ｂ）ＲＡＭ（外部／内部両方）上でのプログラム実行禁止の制御、
（ｃ）指定エリアでのプログラム実行監視の制御、
（ｄ）リセット制御、
を行う。
【００３９】
＜モード制御手段の説明＞モード制御手段は、
（ａ）プログラムモード、
（ｂ）セキュリティモード、
（ｃ）ユーザモード、
の三つのモードの制御を行う。
また、その他の制御として外部装置との通信を行う通信モードを制御する。
【００４０】
＜機能制御手段の説明＞機能制御手段は、
（ａ）バス・信号線制御、
（ｂ）ＣＰＵ停止制御、
（ｃ）乱数故障診断機能制御、
（ｄ）ユーザ用ＲＯＭの読み出し／書き込み、
の機能を制御する。
【００４１】
＜記憶手段制御手段の説明＞記憶手段制御手段は、
（ａ）デバイス切り離し、
（ｂ）メモリバンク切り換え、
を行う。
【００４２】
＜通信フォーマット制御手段の説明＞通信フォーマット制御手段は、外部装置との間で通信を行う際の各種通信フォーマット（イニシャル通信、認証通信、試験通信、照合通信）を制御する。
【００４３】
＜記憶手段の説明＞次に図２、図３に示す記憶手段ｃ１１について、図４及び図５を参照しつつ説明する。図４は、チップ全体のメモリマップの具体例図を示し、図５はユーザ用ＲＯＭ内のエリアの具体例図を示し、（ａ）はプログラム管理エリアの具体例図、（ｂ）はＩ／ＯマップドＩ／Ｏ方式による内蔵レジスタや外部出力バスのデコードエリアの具体例図を示したものである。
【００４４】
記憶手段ｃ１１は、ＩＤ格納手段ｃ１１ａ、ブート用記憶手段ｃ１１ｂ、ユーザ用記憶手段ｃ１１ｃで構成される。
【００４５】
＜ＩＤ格納手段の説明＞ＩＤ格納手段ｃ１１ａには、
（ａ）試験年月日時刻、
（ｂ）製造年月日時刻、
（ｃ）製造場所、
（ｄ）製造工場、
（ｅ）製造ライン、
（ｆ）製造ロット、
（ｇ）製造番号、
（ｈ）ユーザ管理番号、
（ｉ）シリアル番号、
等の情報データのうちのいくつかをｎ種類の異なるＩＤ番号として格納することができ、このＩＤ番号が付与されることで量産（例えば１０００万個等）や流通等の管理が可能になる。また、ＩＤ番号とは別に第三者やユーザが知りえないチップ製造者・販売者のみがチップを特定できる情報である秘密情報を格納している。秘密情報の具体例としては、資材管理上の詳細な情報（ウェハー管理番号等）や協力工場に関するコード番号等があり得る。
【００４６】
＜ブート用記憶手段の説明＞ブート用記憶手段ｃ１１ｂは、
（ａ）ブート用ＲＯＭ、
（ｂ）ブート用ＲＡＭ、
とにより構成され、（ａ）ブート用ＲＯＭには、
（イ）セキュリティチェックプログラム、
（ロ）故障診断プログラム、
（ハ）環境設定プログラム、
（ニ）認証／照合プログラム、
等が格納される。また、（ｂ）ブート用ＲＡＭは、ブートプログラムのワークエリア（データエリア，スタックエリア等）として使用する。
【００４７】
＜ユーザ用記憶手段の説明＞ユーザ用記憶手段ｃ１１ｃは、
（ａ）ユーザ用ＲＯＭ、
（ｂ）ユーザ用ＲＡＭ、
により構成される。
【００４８】
＜ユーザ用ＲＯＭの説明＞ユーザ用ＲＯＭは、ユーザが作成したプログラム（ユーザプログラム）を格納する。ユーザ用ＲＯＭには予め定めた指定エリアがあり、（イ）プログラムコード／データエリア及び（ロ）プログラム管理エリアの２つのエリアが割り付けられている。（イ）プログラムコード／データエリアは、ユーザプログラムを格納するエリアである。（ロ）プログラム管理エリアは、ＣＰＵがユーザプログラムを実行するのに必要な情報を格納するエリアであり、ユーザ側で値の設定を行う。ユーザ用ＲＡＭのサイズの選択（例えば２５６／５１２バイト）もこのエリアで行う。
【００４９】
＜プログラム管理エリアに設定するデータの説明＞プログラム管理エリアに設定するデータには、図５に示すように
（１）プログラム管理エリアのスタートを示すコード列を設定する「ヘッダ（ＨＤＲ）」（例として１Ｆ８０（１６進）〜１Ｆ８７（１６進）にマッピング）、
（２）メーカーコードを設定する「メーカーコード（ＭＣＤ）」（例として１Ｆ８８（１６進）〜１Ｆ８Ａ（１６進）にマッピング）、
（３）製品コードを設定する「製品コード（ＰＣＤ）」（例として１Ｆ８Ｂ（１６進）〜１Ｆ９２（１６進）にマッピング）、
（４）ユーザプログラムのプログラムコードエリアの最終アドレスを設定する「プログラムコードエンドアドレス（ＰＣＥ）」（例として１Ｆ９３（１６進）〜１Ｆ９４（１６進）にマッピング）、
（５）ユーザ用ＲＡＭのサイズを設定する「ＲＡＭサイズ選択（ＲＳＳ）」（例として１Ｆ９５（１６進）にマッピング）、
（６）端子をパラレル入出力ポートまたは外部デバイスへのチップセレクトとして使用するかを設定する「端子機能選択」（例として１Ｆ９６（１６進）にマッピング）、
（７）乱数初期値を設定する「乱数初期値選択」（例として１Ｆ９７（１６進）にマッピング）、
（８）乱数初期値選択において指定のユーザ用ＲＡＭの値を選択した場合にそのアドレスを設定する「乱数初期値データアドレス」（例として１Ｆ９８（１６進）〜１Ｆ９９（１６進）にマッピング）、
（９）ユーザが指定したエリアに格納されたデータの情報を外部装置が読み出す為のユーザ用ＲＡＭアドレスを設定する「ユーザが読み出しを行う為のユーザ指定アドレス（エリア）」（例として１ＦＡ０（１６進）〜１ＦＢＦ（１６進）にマッピング）等がある。
【００５０】
＜ユーザ用ＲＡＭの説明＞ユーザ用ＲＡＭは、ユーザプログラムのワークエリア（データエリア，スタックエリア等）として使用する。ユーザの設定により、ＲＡＭサイズの変更（例えば５１２／２５６バイトの切り換え等）が可能である。ユーザ用ＲＡＭにはバックアップ機能があり、バックアップ機能を使用する場合は、Ｖ_ＢＢ端子とＧＮＤ端子間に別電源を供給することにより、チップの電源（Ｖ^＋）切断後も、ＲＡＭ内のデータが保持（バックアップ）できる。
【００５１】
＜記憶監視手段の説明＞次に図２、図３に示す記憶監視手段ｃ１２は、記憶手段ｃ１１の読み出しや書き込みを監視し、セキュリティモード時に所定の記憶手段ｃ１１のアドレス範囲が監視範囲として設定される。
【００５２】
＜バス／信号線制御手段の説明＞次にバス／信号線制御手段ｃ１３（図２及び図３）について、図２６及び図２７を参照しつつ、さらに詳しく説明する。
バス／信号線制御手段ｃ１３は、チップの外部バスと内部バスとのインターフェース機能及びアドレスバス、データバス，及び各制御信号の方向制御や駆動能力を強化するバスインタフェースである。また、上記信号が入力される各端子の状態を監視（モニタ）する機能を具備する。
【００５３】
＜各端子の説明＞アドレスバスは、メモリやＩ／Ｏデバイスとのデータ送受信のためのアドレスを指定する。データバスは、データ送受信を行う。ＸＭ１は、マシンサイクルを示す。ＸＭＲＥＱは、メモリ空間へのリクエスト信号でありメモリのアクセス期間であることを示す。ＸＩＯＲＱは、Ｉ／Ｏ空間へのリクエスト信号でありＩ／Ｏ空間のアクセス期間であることを示す。ＸＲＤは、リードサイクルであることを示す。ＸＷＲは、ライトサイクルであることを示す。ＸＲＦＳＨは、チップ外部のダイナミックメモリ等へのリフレッシュ信号である。ＸＨＡＬＴは、ＣＰＵがＨＡＬＴ命令を実行している状態を示す信号で、ホールト状態中は命令を実行しない状態を保持し、このホールト状態の解除はリセット信号または割込みにより行われ、ＣＰＵの動作を再開する。
【００５４】
バス／信号線制御手段ｃ１３は、Ｉ／Ｏバッファｃ１３ａ、期待値設定回路ｃ１３ｂ、切換回路ｃ１３ｃ、切換制御回路ｃ１３ｄ、不一致検出回路ｃ１３ｅ、不一致判定回路ｃ１３ｆで構成される。
Ｉ／Ｏバッファｃ１３ａは、外部端子から入力された信号をチップ内部へ入力したり、チップ内部の信号を外部端子へ出力したりする各制御信号の方向制御や駆動能力を強化するものである。
期待値設定回路ｃ１３ｂは、所定のデータ値や信号パターン等を設定するものである。
切換回路ｃ１３ｃは、外部端子へ出力する信号、又は期待値設定回路ｃ１３ｂの出力信号のいずれかを選択して不一致検出回路ｃ１３ｅへ送出するものである。
切換制御回路ｃ１３ｄは、切換回路ｃ１３ｃの出力／切換信号の制御や不一致検出回路ｃ１３ｅの検出条件設定の制御を行うものである。
不一致検出回路ｃ１３ｅは、外部端子から入力された信号と、
（１）期待値設定回路ｃ１３ｂにて設定された所定のデータ値や信号パターン等の出力信号、または、（２）チップ内部の信号を外部端子へ出力したりする各制御信号、とを比較し、不一致の検出を行うものである。
不一致判定回路ｃ１３ｆは、不一致検出回路ｃ１３ｅから送られてきた外部端子の信号が不一致であるか否かの判定を行い、一致しなければ、ＣＰＵを停止させたり、その検査対象である外部端子の情報を異常検出信号として外部へ知らせることとなる。
図２６は、本発明のバス／信号線制御手段ｃ１３の端子毎の不一致検出を行う第一実施例を示すブロック構成図である。この実施例では、上記バス／信号線制御手段ｃ１３を構成するそれぞれの回路が端子毎に設けられて、その結果、（例えば不一致検出回路１から外部端子１不一致信号が出力されるというように）それぞれの不一致検出回路からは当該外部端子に固有の不一致信号が出力される。
図２７は、本発明のバス／信号線制御手段ｃ１３の複数端子を同時に不一致判定を行う第二実施例を示すブロック構成図である。この実施例では、不一致判定回路ｃ１３ｆはすべての端子について共通で一つ設けられており、判定結果が異常となったときには単一の異常検出信号を出力してその旨を外部へ知らせる。
【００５５】
＜乱数生成装置の説明＞次に図２、図３に示す乱数発生装置ｃ８について図１１から図１９までを参照しつつ説明する。図１１は、乱数発生の回路構成を示すブロック図である。更新周期設定データ保持回路ｒ１は、ユーザが任意のインターバル周期で乱数更新を行う為のインターバル周期を指定する為の設定データを保持する回路であり、基準となるインターバル周期を指定する為の基準インターバル周期指定回路ｒ１ａと、その基準となるインターバル周期を基に実際の乱数更新を行う為のインターバル周期を指定する為の設定を行う定周期設定値格納回路ｒ１ｂで構成されている。当該回路ｒ１で指定されたデータは、更新周期設定回路ｒ２へロードされる。
【００５６】
更新周期設定回路ｒ２は、定周期で乱数更新を行う為のインターバル周期を設定する回路であり、基準インターバル周期指定回路ｒ１ａで指定されたデータに対応した基準となるインターバル周期を生成する為の基準インターバル周期生成回路ｒ２ａと、当該回路ｒ２ａから供給された基準インターバル周期クロックを基に定周期設定値格納回路ｒ１ｂで指定されたカウントデータ数を基に基準インターバル周期をカウントする為の基準インターバル周期カウント回路ｒ２ｂと、定周期設定値格納回路ｒ１ｂで指定されたカウントデータ数に達した場合にインターバル周期の更新・継続を指定する為のリロードタイミングを生成するリロードタイミング生成回路ｒ２ｃで構成される。したがって、更新周期設定回路ｒ２で設定されたインターバル周期が乱数更新トリガ選択回路ｒ６へ供給される。
【００５７】
例えばシステムクロックの分周波が基準となるインターバル周期（仮にＩとする）だとすると、基準インターバル周期指定回路ｒ１ａで指定したデータ（例えば１２８分周を指定するデータ）に基づき分周したクロックが基準インターバル周期となる。また、定周期設定値格納回路ｒ１ｂの指定できる設定範囲が仮に８ビットだとすると、実際の定周期で乱数更新を行う為の設定できるインターバル周期は、「１２８×システムクロック×１から１２８×システムクロック×２５６迄」のインターバル周期を設定することができる。また、定周期設定値格納回路ｒ１ｂで指定した設定値が仮に「５」だとすると、この設定値が同様にリロードタイミング生成回路ｒ２ｃにロードされ、当該回路にて「１２８×システムクロック×５」に達した場合再度インターバル周期の更新・継続を行う為のリロードタイミングを基準インターバル周期カウント回路ｒ２ｂへ供給することになる。
【００５８】
ソフトウェア更新トリガ発生回路ｒ３は、ＣＰＵからの命令により所定の条件を組み合わせたデータ（アドレス、所定のデータをデコードして発生したデータ等）を当該回路へライトアクセスを行うことによってソフトウェアトリガ信号を発生する。
【００５９】
動作開始指示回路ｒ４は、乱数更新の動作の停止、再始動、継続動作等の指定を行うものである。
【００６０】
乱数更新トリガ選択情報保持回路ｒ５は、乱数値の更新において、更新周期設定回路ｒ２で発生された定周期で乱数更新を行う為のインターバル周期を使用する自動更新方式か、あるいはソフトウェア更新トリガ発生回路ｒ３で発生されたソフトウェアによるトリガ信号を使用する手動更新方式を使用するかのいずれかの方式の選択を行うものである。
【００６１】
乱数更新トリガ選択回路ｒ６は、更新周期設定回路ｒ２で発生されたインターバル周期クロック、またはソフトウェア更新トリガ発生回路ｒ３で生成されたソフトウェアによるトリガ信号のいずれかの内一つを選択して更新制御回路ｒ７へ供給する。
【００６２】
更新制御回路ｒ７は、乱数更新の動作の停止、再始動、継続動作等の制御を行う。
【００６３】
乱数発生回路ｒ８は、所定の設定によりそれぞれ異なる乱数系列の発生を行う為のｎ次の生成多項式、又はｎビットカウンタが複数内蔵されている。
【００６４】
ビットスクランブル設定回路ｒ９は、乱数発生回路ｒ８から出力される乱数データのビットの入れ換えや転置を行うものであり、ビットスクランブル要求回路ｒ９ａ、ビットスクランブルキー生成回路ｒ９ｂ、ビットスクランブル回路ｒ９ｃで構成される。ビットスクランブル要求回路ｒ９ａは、乱数更新トリガ選択回路ｒ６により選択された更新手段により更新されたタイミングにより乱数発生回路ｒ８から出力される乱数データに対しスクランブルをかける要求を指定する回路である。ビットスクランブルキー生成回路ｒ９ｂは、補助乱数発生手段ｒ１９から発生されるビットスクランブル用キー生成の為の補助乱数やビットスクランブル要求回路ｒ９ａからのデータ値を基に乱数データの配置・転置を行う為のビットスクランブルテーブルの選択を行う回路である。ビットスクランブル回路ｒ９ｃは、ビットスクランブルキー生成回路ｒ９ｂから指定されたキーデータにより選択されたビットスクランブルテーブルを基に乱数データのビットの配置・転置を行う回路である。なお、スクランブルをかけるか否かの選択はビットスクランブル要求回路ｒ９ａによりユーザが自由に設定できるが、ビットスクランブル用キーの変更は、乱数発生回路ｒ８より出力される乱数一巡終了信号Ｓ１により行われる。ビットスクランブル要求回路９ａより出力されるビットスクランブル要求信号Ｓ２があっても乱数一巡終了信号Ｓ１が無いと、ビットスクランブル用キーの変更は行われない。このことにより乱数一巡毎の確率が一定となる。
【００６５】
乱数最大値格納回路ｒ１０は、ユーザが任意に設定した乱数周期の最大値を格納する為の回路である。例えば乱数発生範囲が１から４０９５まであるとした場合、ユーザにとって１から３６までの乱数のみ必要な場合、当該回路ｒ１０に最大値として３６を設定すれば１から３６までの乱数を得ることが可能である。
【００６６】
乱数最大値比較回路ｒ１１は、ユーザが任意に設定した乱数周期の最大値と乱数発生回路ｒ８が発生した乱数値をビットスクランブル回路ｒ９ｃがビットスクランブルを行った出力値を比較し、出力値が最大値より大きい場合には乱数発生回路ｒ８に対し次の乱数発生を指示する。最大値以下の場合には乱数値保持回路ｒ１２へ格納する。
【００６７】
乱数値保持回路ｒ１２は、ユーザが任意に設定した乱数周期の最大値以下の場合の時のスクランブルされた乱数データを保持するものである。すなわち最大周期に達するまでの乱数データを保持する回路である。
【００６８】
乱数値要求回路ｒ１３は、ユーザが乱数データを読み出す為の要求を行うものであり、外部トリガ入力による要求やその要求があった場合の情報を割込信号として外部へ出力することも可能である。
【００６９】
乱数値読出回路ｒ１４は、ユーザが乱数データを読み出す為の回路である。
【００７０】
ＲＯＭ内プログラム管理エリアｒ１５は、乱数発生装置の動作指定、制御等を行う為にユーザが設定する動作環境設定の指定を行うエリアであり、乱数系列を発生する為の最初のスタート値である乱数初期値選択定数ｒ１５ａと、ある所定のＲＡＭアドレスに格納されたデータを発生する乱数系列の初期値として使用したい場合、そのデータを乱数初期値選択回路ｒ１７へ送出することを目的とするＲＡＭアドレス指定ｒ１５ｂとで構成される。なお、初期化プログラムで乱数初期値をＲＡＭ値と選択した場合ＲＡＭアドレス指定で示されたアドレスのＲＡＭ値を乱数初期値選択回路ｒ１７へ格納する。
【００７１】
ソフトウェア操作ｒ１６は、乱数の更新処理や所定の初期値をロードする為の制御を行う為の操作を指しており、乱数発生装置自身が持つ値である固定値ｒ１６ａ、乱数発生装置に割り付けられた自身を認識する為の固有の番号であるＩＤ番号ｒ１６ｂ、ＲＡＭアドレス指定ｒ１５ｂで指定された値であるＲＡＭ値ｒ１６ｃ、ＲＡＭ内の全アドレスのデータを基に加算・減算・乗算・除算等の演算処理した値であるＲＡＭ演算値ｒ１６ｄ、プログラムの制御用のデータエリアであるＲＡＭｒ１６ｅ、で構成される。
【００７２】
なお、ＩＤ番号ｒ１６ｂは、前述したＩＤ格納手段ｃ１１ａに格納されたチップのＩＤ番号と同様のものである。前述したチップのＩＤがチップ自身を個別に識別するものであって、乱数発生装置のＩＤ番号は、乱数の初期値をチップ個別に設定するものである。したがって、両者の違いは仕様的な相違のみであり、実際の両者のＩＤ番号は、異なっても良いしまた同一であっても何等問題では無い。したがって、段落番号００４５で示した（ａ）〜（ｉ）の情報データのいくつかを乱数初期値用のＩＤ番号とすることが可能である。乱数初期値選択回路ｒ１７は、乱数初期値として固定値ｒ１６ａ、ＩＤ番号ｒ１６ｂ、ＲＡＭ値ｒ１６ｃ、ＲＡＭ演算値ｒ１６ｄのいずれかの内１つを選択して乱数発生回路ｒ８へ初期値をロードする。
【００７３】
乱数初期値格納回路ｒ１８は、乱数初期値選択回路ｒ１７により選択された初期値又は補助乱数発生手段ｒ１９にて発生された乱数を初期値として格納する為の回路である。乱数初期値は乱数発生回路ｒ８の発生する乱数値が一巡する毎に補助乱数発生手段ｒ１９より乱数初期値格納回路ｒ１８により更新できる。
【００７４】
補助乱数発生手段ｒ１９は、本乱数発生装置とは別の手段にて乱数を発生させたものである。
【００７５】
次に図１３を参照しつつ乱数発生について説明する。図１３は補助乱数発生手段ｒ１９の概要を示すブロック図であり、
（１）は外部トリガ入力バスが無い場合（図２参照）、
（２）は外部トリガ入力バスがある場合（図３参照）
について示している。発生手段として
（ａ）ＣＰＵの命令制御による乱数発生、
（ｂ）熱雑音による乱数発生、
（ｃ）別クロックによる乱数発生、
（ｄ）チップ外部からのトリガ入力、
による乱数発生の４つの場合を含む。
【００７６】
（ａ）ＣＰＵの命令制御による乱数発生は、ＣＰＵが行った命令（命令実行数カウント回路ｒ２１にて保持される）の情報等をカウントしたデータを乱数とするものである。
【００７７】
（ｂ）熱雑音による乱数発生は、抵抗体やダイオード等から発生する熱雑音等のノイズ成分を乱数とするもので、これら熱雑音発生体を内蔵した熱雑音発生回路ｒ２２から発生するアナログのノイズ成分をＡ／Ｄ変換回路ｒ２３にてデジタルデータに変換したものを乱数とするものである。
【００７８】
（ｃ）別クロックによる乱数発生は、本乱数発生装置で使用するクロックとは別のクロックで乱数を生成するものである。
【００７９】
（ｄ）チップ外部からのトリガ入力による乱数発生は、ユーザが任意に設定したトリガ入力で乱数を生成するものである。トリガ入力バスから入力されたトリガ信号は、外部トリガ制御手段ｒ２５に供給され、当該手段ｒ２５は入力された各トリガ信号の選定やイネーブル・ディセーブル等の制御等を行う。
【００８０】
これら上記（ａ）、（ｂ）、（ｃ）、（ｄ）の方法にて生成された乱数は乱数初期値としてビットスクランブルキー生成回路ｒ９ｂ、または乱数初期値格納回路ｒ１８へ供給されることとなる。供給の方法としては上記（ａ）、（ｂ）、（ｃ）、（ｄ）を適宜組み合わせたものとなる。
【００８１】
上記（ｃ）において、カウンタ回路ｒ２４に供給するクロックとして、
（１）の外部トリガ入力バスが無い場合、各機能ブロックに供給するクロックとは異なる分周比率のクロックソース源（ｓ３）がクロック生成手段ｃ９より供給され、
（２）の外部トリガ入力バスがある場合、ＥＸ端子とは別のクロックがＯＳＣ端子より供給される。供給するクロックとして所定のインターバル周期との同期を避ける為に、例えばＥＸ端子に供給される周波数（例えば１２ＭＨｚとする。）とは別の異なる周波数（例えば１１ＭＨｚとする。）を供給するようにしても良いことはいうまでもない。
【００８２】
次に図１４を参照しつつビットスクランブルテーブルについて説明する。図１４は乱数発生装置のビットスクランブル設定回路ｒ９の具体的な説明図であり、ビットスクランブルテーブルとはビットの入れ換えのパターンを示すビットスクランブルテーブル（以下便宜上、「変換テーブル」、または「変換パターン」と略称する場合がある）であり、この変換テーブルにもとづいてビットの配置・転置位置が決定する。例えばデータ長を８ビットし元の配置が最下位ビットから順にＤ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７だとすると
（１）Ｄ０−Ｄ１−Ｄ２−Ｄ３−Ｄ４−Ｄ５−Ｄ６−Ｄ７
（２）Ｄ３−Ｄ０−Ｄ５−Ｄ１−Ｄ７−Ｄ２−Ｄ４−Ｄ６
（３）から（２５５）までの記載を省略。
（２５６）Ｄ７−Ｄ５−Ｄ２−Ｄ４−Ｄ１−Ｄ６−Ｄ０−Ｄ３
といった様に元の変換を行わないものを加味すると２５６通りの変換パターンが存在することになる。この様子を図式イメージ化したものが図１４（ａ）である。
【００８３】
しかし、上記変換パターンをソフトウェアでは無くハードウェアにて実現しようとすると回路規模が大きくなりゲート数の増大を招いてしまう。
【００８４】
そこでその変換テーブルの数を減少させることによって回路規模を小さくしゲート数の増大を招くこと無く２５６通りの変換パターンを確保することが可能にするのがビットスクランブル設定回路ｒ９の特徴であり、その原理を図式イメージ化したものが図１４（ｂ）である。以下にその原理の説明を行うが、便宜上同様にデータ長は８ビットとする。
【００８５】
ビットスクランブルキー発生回路ｒ９ｂのＫＥＹ＿Ａ（４ビット）によって最初に１６通りの変換テーブルを発生する。すなわちこの最初の１６通りの変換パターンがそれぞれ個別に元のパターンとなる。（仮にＯ１〜Ｏ１６とする）
【００８６】
次に上記１６通りの元のパターンに対しＫＥＹ＿Ｂ（２ビット）にてそれぞれ個別に更にパターンの変換を行う。すなわち
（Ｏ１×４通り）から（Ｏ１６×４通り）迄の加算値となるので合計実質上６４通りの変換パターンを実現したことになる。したがって、上記同様６４通りの変換パターンがそれぞれ個別に元のパターンとなる。（仮にＯＨ１〜ＯＨ４とする）
【００８７】
次に上記同様に６４通りのパターンに対しＫＥＹ＿Ｃ（２ビット）にてそれぞれ個別に更にパターンの変換を行う。すなわち（ＯＨ１×４通り）から（ＯＨ４×４通り）迄の加算値となるので最終的に合計した結果、実質上の変換パターンは２５６通り実現したことになる。
【００８８】
したがって本来２５６通りの変換テーブルが必要だったものが、上記の方法により２４通りの変換テーブルを用意するだけで、実質上２５６通りの変換パターンを実現させたことになり回路規模が小さくなる。
【００８９】
また、上記方法の変換パターンのロジック回路はシフトレジスタを用いること無くゲート回路のみで設計できる為、次の変換パターンを交換する処理スピードは遊技機の動作するシステムクロックの１周期分も要しない。
【００９０】
図１５は更新周期設定データ保持回路ｒ１と更新周期設定回路ｒ２の内部構成を示すブロック図である。
【００９１】
次に乱数発生装置の動作について図１６に図示された概要フローに従い順に説明する。図１６は乱数発生装置が所望の動作を行う為の環境設定の設定を行う初期化ルーチン処理を示すフローチャートである。遊技機全体を初期化するシステムリセットが入力されると最初に使用する乱数初期値として
（１）乱数発生装置の固定値、
（２）乱数発生装置のＩＤ番号、
（３）ＲＡＭ値、
（４）ＲＡＭ演算値、
の内、何を使用するかの選定及びその他乱数発生装置の内部回路等の初期化処理の環境設定終了後、ユーザが使用できるユーザモードに遷移しユーザリセット待ちの状態となる。なお、ユーザリセットでは上記処理の初期化は行なわれない。
【００９２】
次に図１７の概要フローを参照しつつ説明する。図１７は乱数発生装置が図１６による初期化処理終了後ユーザが自由に乱数を読み出す為の動作設定処理を示すフローチャートである。ユーザが接続した各周辺装置の初期化及びユーザが作成した遊技制御プログラムの先頭番地に戻る為のユーザリセットが入力されると、インターバル動作の為の定周期が起動される。定周期による更新又は手動更新（ソフトウェアによる更新）の内いずれを使用するかの更新トリガ条件の設定が行われ、手動更新が設定された場合ソフトウェア更新トリガによる乱数更新を行うことになる。次に遊技機のスタートセンサ入力等の乱数読み込みタイミングかの判断が行われソフトウェアによる取込みトリガを使用する場合乱数値要求回路をアクセスすることで乱数値保持回路に保持された乱数値が取り込まれ乱数値読出回路へロードされる。後は読み出した乱数を基にユーザが抽選処理等のアプリケーション操作を行うことになる。
【００９３】
次に図１８の概要フローを参照しつつ説明する。図１８は乱数発生装置の乱数更新及び乱数読出処理のフローチャートの一例を示したもので、（ａ）は自動更新（定周期）及び手動更新（ソフトウェア）による乱数更新処理、（ｂ）は外部トリガ及びソフトウェアによる取込みトリガによる乱数読出処理を示したフローである。
【００９４】
乱数の更新が行われるとビットスクランブルキーデータの示すビットスクランブルテーブルにより乱数値のビットスクランブル処理を行い、乱数値が最大値以内の場合乱数値を乱数値保持回路へ格納し、最大値を超えた場合乱数値の再更新を行う。次に乱数の発生が一巡したか否かの判断が行われ、一巡した場合にビットスクランブルの変更要求は有るか否かの判断が行われ、要求があった場合ビットスクランブルキーデータの更新処理を行う。
【００９５】
なお、乱数値の取込とは発生した乱数を乱数保持回路ｒ１２からユーザがアクセス可能な乱数値読出回路ｒ１４に対して送るか否かの処理のことを指す。定周期による乱数更新トリガを使用した場合乱数値の取込は自動的に行われる。この乱数値の取込処理を行うか否かの選定を行うことでユーザが
（１）更新周期設定回路によって自動的に連続して発生された乱数値を使用するか
（２）任意の時点で更新して読み出した乱数値を使用するかの遊技性の趣向を選定することができる。
【００９６】
したがって、ユーザが実際に乱数の取得を行うには乱数値要求回路ｒ１３にアクセスすることでその時点の本乱数発生装置で発生されている乱数値を取得することができる。
【００９７】
また、ユーザリセットの入力毎に上記動作指定条件の設定をユーザが自由に変更できるが、
（１）最大値設定、
（２）更新トリガ条件設定、
は１度設定を行うと変更することはできない。
【００９８】
次に図３について説明する。図３は、実施形態を示す図２の構成とほぼ同じであるが、図２では、乱数発生装置ｃ８に対してクロック生成手段ｃ９から専用の信号（ｓ３）が入力されているのに対し、図３の構成では、乱数発生装置ｃ８に対しチップ外部からトリガ信号を取り入れる為の入トリガ入力バスと、ＥＸ端子とは別に異なるクロックを供給する為のＯＳＣ端子を有しており、乱数更新トリガ、乱数要求トリガ、補助乱数要求トリガ等を外部から取り入れることを可能とするものである。
【００９９】
次に図１２について説明する。図１２は、図１１の構成とほぼ同じであるが、図１２の構成では、更に外部出力制御手段ｒ２０を設け、乱数値保持回路ｒ１２から出力される乱数データをソフトウェア操作によるスイッチにより外部入出力手段ｃ１４へ送出する実施形態を示した乱数発生の回路構成を示すブロック図である。ソフトウェア操作によるスイッチとは、ユーザではアクセスや操作ができないものであり、例えば所定のアルゴリズムによりコマンドや制御シーケンスを暗号化処理を施した信号が外部入出力手段ｃ１４へ入力され、その信号をＣＰＵが認識した際に起動するものである。このスイッチが起動されると、乱数値保持回路ｒ１２の乱数データがリアルタイムで入賞状態やチップの遊技状態に関わらず、外部入出力手段ｃ１４へ送出されることになる。すなわち、発生した全ての乱数データが出力されることになり、第三者機関での出現乱数の一様性の検査が可能となる。
【０１００】
なお、乱数値は通常、乱数が必要なタイミングで適時に読み出されるため、乱数更新内容や乱数列は外部バス上には出力されない。しかし全ての乱数値をデータバス上に出力させて検査を行う必要が生じた場合は、ソフトウェア更新トリガ使用時に毎回、乱数値読出回路１４の乱数データをＣＰＵが読み出せば全ての乱数値がデータバスへ出力させることが可能となる。図１９にその入賞状態に関わらない乱数発生装置の乱数読出処理及び乱数出力処理のフローチャートを示している。
【０１０１】
また、乱数最大値比較回路ｒ１１から出力される乱数は、データバス上に直結されていない為、上記やソフトウェア乱数のように更新の度に乱数データがデータバス上に乗ることは無い。すなわち、ＣＰＵのリード命令やリードサイクルに関わらず、乱数発生装置内のバス上で自動的に更新制御が行われる。したがって、この乱数の更新タイミングと乱数列の並び（乱数列を生成する数式）は、不正者に予測することはできない。
【０１０２】
＜外部入出力手段の説明＞次に図２、図３に示す外部入出力手段ｃ１４について説明する。外部入出力手段ｃ１４は、外部装置と本チップとを接続し、本チップの真贋を検査する為のものである。ｎレベルの認証通信方式を可能にし、各レベルの認証通信が確立後、照合通信方式に遷移し、チップ内部の情報を外部へ出力したり、チップの遊技状態に関わらず、認証、照合、検査の制御を行う。また、認証通信中にやりとりされる認証データ、及び照合通信中のデータは全て暗号化処理が施されており、乱数を基数にした暗号通信を行い、通信で使用されるデータ、暗号や復号に用いられる認証キー等は、毎回通信を行うごとに異なることで、不正者への解読を困難にする。また、試験通信機能がある。外部入出力手段ｃ１４は、ＳＣ端子及びＢＲＣ端子を監視しており、ＢＲＣ端子へクロック等の信号が供給されると外部装置との認証待ち状態となり、ＳＣ端子から所定の信号を受け取ると、その受け取った信号に対する認証制御を行う。
【０１０３】
次に、図２０、図２１、図２２、図２３、図２４、及び図２５を参照しつつ、遊技機制御用チップと、外部装置との通信の内容及び方法の関係について説明する。
【０１０４】
図２０は、認証方式／照合方式に関わる概念フローチャートである。ここで、外部装置の中で検査装置、照合装置と呼ばれる装置は、第三者機関がチップの検査、真贋チェック等を行う目的で、遊技機制御用チップのＳＣ端子及びＢＲＣ端子（図２、図３に示す外部入出力手段ｃ１４の端子）を介して接続し、通信を実行する装置をいう。外部装置による認証又は照合処理は、通信開始の初期化要求から始まり、認証方式／照合方式の要求をした上で、それぞれのレベルの認証又は照合の通信を開始する。チップが外部装置より通信開始の初期化要求のコマンドを受け取ると、チップは初期化（イニシャル通信）を行い、認証通信に備え、認証方式／照合方式の要求を行い、その要求待ち状態となる。外部装置より認証方式／照合方式の要求を受けると、チップは認証方式を識別し、要求に応じた認証シーケンスで通信を開始する。レベル１、レベル２、・・・、レベルｎとレベルが高くなるごとに、より深いレベルの認証又は照合がなされる。低いレベルの認証又は照合では、その内容に制限が加わることとなる。それぞれのレベルの認証又は照合の通信を開始した後、そのレベルの認証又は照合を実施するか否かを判定する。各レベルにおける認証／照合判定がＮＧだった場合は、外部装置に対し初期化要求を行うが、ＯＫの場合は各認証レベル／照合レベル用に用意された照合通信に遷移することとなる。
【０１０５】
図２１は、外部装置との通信の概要シーケンスを示したものである。ＴＤＴＹ検査に始まり、ＢＲＣ端子へ入力するクロックの検査、ＢＲＣ端子へ入力されたクロックの検出を経て、外部装置との通信が開始される。外部装置とチップとの間で通信が開始されると、まず、イニシャル通信を実行する。そして、イニシャル通信を終えてから認証通信又は試験通信を実行する。認証通信においては、各それぞれのレベルにおける認証通信を終えると、照合通信を実行することとなる。
【０１０６】
以下、通信の概要シーケンスの内容について詳細に説明する。
【０１０７】
＜ＴＤＴＹ検査の説明＞最初にシステムリセット解除後、セキュリティモードにおけるＣＰＵのオペコードフェッチをトリガとした自己端子折り返し検査をＳＣ端子にて行う（以下「ＴＤＴＹ検査」と称する）。
＜ＢＲＣ端子へ入力するクロックの検査＞次にＴＤＴＹ検査がＯＫとなると、ＢＲＣ端子より入力される通信用クロックの入力条件を監視しその検査を行う。
【０１０８】
＜ＢＲＣ端子へ入力されたクロックの検出の説明＞次にＢＲＣ端子へ入力されたクロックを検出し、入力条件が満たされた場合のみクロック入力を許可する。入力されたクロックは図示しない保護回路を経て、イニシャル通信の待ち受け状態となる。
【０１０９】
＜イニシャル通信の説明＞次に外部装置よりイニシャル通信の要求を受信すると、初期化、及びクロックの同期を行う。またどの認証レベルで認証を実施するかの判定を行い、判定後認証通信へと遷移する。また、同様に試験通信の要求を受信すると、データ折り返し試験を行う為の試験通信へと遷移する。
イニシャル通信の内容として
（１）通信要求
外部装置から送られる通信要求情報にしたがって、チップはイニシャル後の通信の内容を決定する。
（２）認証通信要求：認証レベル１〜ｎの要求
（３）試験通信要求：
（４）外部入出力手段ｃ１４へのリセット要求：再度イニシャル通信待ち受け状態に初期化する。認証通信中、照合通信中であってもこのブロックリセット要求を受信した場合は直ちに外部入出力手段ｃ１４の特定された機能ブロックの初期化を行い、イニシャル通信待ち受けとなる。イニシャル通信が正常に終了すると、チップは認証通信待ち受け状態へと遷移する。
【０１１０】
＜認証通信の説明＞ｎレベルの認証レベルによりチップの真偽を検査する。認証後、照合通信へと遷移する。例えばレベル認証の例として
（１）レベル１認証（ｎ_１とする）は、外部装置との真贋判定は、セキュリティレベル１において１回のみ実施する。
（２）レベル２認証（ｎ_２とする）は、外部装置との真贋判定は、セキュリティレベル２においてｍ回実施する。（ｍ≧１、但しｎ_２≧ｎ_１）
（３）レベル３認証（ｎ_３とする）は、外部装置との真贋判定は、セキュリティレベル３においてｍ回実施する。（ｍ≧２、但しｎ_３≧ｎ_２）
（４）レベル４認証（ｎ_４とする）は、外部装置との真贋判定は、セキュリティレベル４においてｍ回実施する。（ｍ≧２、但しｎ_４≧ｎ_３）
（５）レベル５認証（ｎ_５とする）は、外部装置との真贋判定は、セキュリティレベル５においてｍ回実施する。（ｍ≧２、但しｎ_５≧ｎ_４）
（６）レベルｎ認証（ｎ_ｎとする）は、外部装置との真贋判定は、セキュリティレベルｎにおいてｍ回実施する。（ｍ≧２、但しｎ_ｎ≧ｎ_５）
のようにすることができる。なお、数字が大きくなるほど、セキュリティ強度が大きくなる。また、それぞれのセキュリティレベルにおいて、異なる認証コードを使用するものとする。また、実施回数においても、それぞれの認証レベルにおいて、目的・用途に応じて適宜加減する。なお、認証レベルが低い場合は解析の糸口を与えないよう実施回数が少ない方が好ましいと考えられる。
【０１１１】
認証通信は、外部装置とチップ間の相互認証であるため、お互いに相手の真贋に対して判定結果を所有している。認証判定がＮＧ時は照合通信に遷移しないが、ＯＫであった場合は外部装置が認証ＯＫとなったことをチップ側に通知する。また、チップ側の認証判定がＯＫであれば照合通信にそのまま遷移することが可能となる。
なお、認証レベルによって任意の有効データバイト数を与え、外部通信用乱数発生手段ｃ１４ｃより得た乱数値の位置情報にしたがい、送信データの並べ替えを行ってから外部装置側へ送出するものとする。
【０１１２】
＜照合通信の説明＞認証通信を経て、認証判定がＯＫとなった場合は照合通信に遷移する。各認証レベルに応じて各種コマンドを外部装置より受信し、コマンドに対応したチップ内の情報を返送することが可能となる。
【０１１３】
図２２は、外部入出力手段（図２、図３に示すｃ１４）の詳細な構成例を示すブロック図である。本チップは、前述したように、ＢＲＣ端子へクロック等の信号が供給されている場合外部装置との認証待ち状態となり、ＳＣ端子から所定の信号を受け取ると、その受け取った信号に対する認証制御を行うが、その際の重要な役割を果たすのが外部入出力手段ｃ１４である。
【０１１４】
外部入出力手段ｃ１４は、送信部ｃ１４ａ、受信部ｃ１４ｂ、外部通信用乱数発生手段ｃ１４ｃ、チップ内部データ用暗号手段ｃ１４ｄ、チップ内部データ用復号手段ｃ１４ｅ、データ制御手段ｃ１４ｆ、通信制御手段ｃ１４ｇからなる。そして、外部入出力手段ｃ１４は、通信に必要な情報を制御したり、チップ内部データの暗号／復号等のハードウェア演算処理、通信ステータス管理、認証コマンド解析・実行等を行う。
【０１１５】
これらの手段のうち、ＣＰＵにつながるＢＵＳ１（システムバス）につながるのは、データ制御手段ｃ１４ｆ及び通信制御手段ｃ１４ｇである。ＢＵＳ２は、システムバスとは独立した外部入出力手段ｃ１４内の固有のハードウェアバスであって、送信部ｃ１４ａ、受信部ｃ１４ｂ、外部通信用乱数発生手段ｃ１４ｃ、チップ内部データ用暗号手段ｃ１４ｄ、チップ内部データ用復号手段ｃ１４ｅ、データ制御手段ｃ１４ｆ、通信制御手段ｃ１４ｇのすべてがこのＢＵＳ２につながっている。
【０１１６】
＜送信部の説明＞外部入出力手段ｃ１４の送信部ｃ１４ａの内部を更に詳しく見ると、
（１）Ｐ／Ｓ（パラレル／シリアル）変換手段、
（２）送信タイミング制御手段、
（３）スクランブル手段、
（４）外部通信用暗号手段、
（５）多重化手段、
（６）フレーム制御手段、
（７）ＴＤＴＹ検査手段、
で構成される。送信部は、外部装置へデータを送信するブロックである。
【０１１７】
＜Ｐ／Ｓ変換手段の説明＞Ｐ／Ｓ変換手段は、データ制御手段ｃ１４ｆからＢＵＳ２を介して送られてきたパラレルデータ信号をシリアルデータ信号に変換する。
【０１１８】
＜送信タイミング制御手段の説明＞送信タイミング制御手段は、送信の開始要求を受けて、Ｐ／Ｓ変換手段にてチップ内部の暗号化されたデータをパラレルデータからシリアルデータに変換するまでのタイミングの制御、及びフレーム制御のタイミングを制御する。
【０１１９】
＜スクランブル手段の説明＞スクランブル手段は、Ｐ／Ｓ変換手段にてシリアルデータに変換されたチップ内部の暗号化されたデータに対しスクランブル処理を施すものである。後述するスクランブル解除手段とあいまって、暗号通信の秘匿性を高める役割を果たす。
【０１２０】
＜外部通信用暗号手段の説明＞外部通信用暗号手段は、送信する前のチップ内部のデータに対し所定のアルゴリズムによる暗号を施すものである。
【０１２１】
＜多重化手段の説明＞多重化手段は、先頭コードの異なる個々のフレーム長に対し、多重化処理を行うものである。
【０１２２】
＜フレーム制御手段の説明＞フレーム制御手段は、何種類かの先頭コードの異なるフレームを制御するものである。
【０１２３】
＜ＴＤＴＹ検査手段の説明＞ＴＤＴＹ検査はＳＣ端子より所定のパターン（例えば"１０１０"等）を送出し、折り返されたパターンを監視することによって、ＳＣ端子破壊による検査を行うものである。ＴＤＴＹ検査は外部システムリセット解除後（セキュリティモード）にＣＰＵより出力されるオペコードフェッチサイクルをトリガとして行われる。ＴＤＴＹ検査が正常に終了した場合は所定のパターン（例えば"１０１０"等）は一回だけの送出で終了するが、折り返されたデータがＮＧであった場合は、ｎ回（例えば最大５回）のリトライが行われる。ｎ回の検査を行ってもＮＧであった場合はＴＤＴＹＯ信号を発生しＣＰＵがリセットされる。ＴＤＴＹ検査終了後はＢＲＣクロック端子の入力を開放し、外部装置から通信用クロック入力を許可する。なお、検査結果はＮＧであっても通信用クロックの入力は許可するものとする。
【０１２４】
前述のＰ／Ｓ変換手段によりシリアル変換された信号は、スクランブルをかけられたのち、外部通信用暗号手段により暗号化されて、多重化手段により多重化されてＳＣ端子から出力されるが、その際に、フレーム制御手段により、フレーム化がされることとなる。
【０１２５】
＜受信部の説明＞外部入出力手段ｃ１４の受信部ｃ１４ｂの内部を更に詳しく見ると、
（１）パルス検出手段、
（２）通信クロック生成手段、
（３）クロック断検出手段、
（４）ハードウェアリセット手段、
（５）外部通信用復号手段、
（６）受信タイミング制御手段、
（７）スクランブル解除手段、
（８）Ｓ／Ｐ変換手段、
（９）フレーム検出手段、
（１０）通信エラー検出手段、
で構成される。受信部は、外部装置からのデータを受信するブロックである。
【０１２６】
＜パルス検出手段の説明＞パルス検出手段は、ＳＣ端子から入力された信号のスタートビット、ストップビット、先頭コード等のパルスの検出を行うものである。
【０１２７】
＜通信クロック生成手段の説明＞通信クロックはＢＲＣ端子より入力されたクロックの分周を行い、通信を行う上でのクロックを生成する。リセット後は、通信開始時のイニシャルパルスにより、受信データとの同期処理を行う。位相合わせのパルスはＢＲＣクロックに同期する。
【０１２８】
＜クロック断検出手段の説明＞クロック断検出手段は、外部装置から供給される通信クロックが供給されているか否かの検出を行う。外部装置との通信は、外部装置よりＢＲＣ端子へのクロック供給が行われることで動作を開始する為、外部装置が接続されない限りＢＲＣ端子はレベル固定（例えば"Ｈ"レベル固定）であり、クロック断と認識されディセーブル状態となっている。外部装置が接続された場合はＢＲＣ端子より通信クロックが供給され、ある検出条件を満たした時点でクロック断と認識されたディセーブル状態を解除し、通信可能な状態とする。
【０１２９】
＜ハードウェアリセット手段の説明＞ハードウェアリセット手段は、ユーザモードに影響を与えないように、通信エラーからのリカバリ復帰等の初期化処理を行う際に、外部入出力手段ｃ１４の各ブロックをリセットするものである。なお、外部入出力手段ｃ１４の送信部のＰ／Ｓ変換手段、送信タイミング制御手段、スクランブル手段、外部通信用暗号手段、多重化手段、フレーム制御手段、ＴＤＴＹ検査手段、受信部のパルス検出手段、通信クロック生成手段、クロック断手段、外部通信用復号手段、受信タイミング制御手段、スクランブル解除手段、Ｓ／Ｐ変換手段、フレーム検出手段、通信エラー検出手段、及び通信制御手段の各ブロックがリセットされ、外部通信用乱数発生手段、チップ内部データ用暗号手段、チップ内部データ用復号手段、データ制御手段の各ブロックはリセットされない。
【０１３０】
＜外部通信用復号手段の説明＞外部通信用復号手段は、外部装置から送られてきた所定のアルゴリズムにて暗号化されたデータの復号処理を施すものである。
【０１３１】
＜受信タイミング制御手段の説明＞受信タイミング制御手段は、受信の開始要求を受けて、Ｓ／Ｐ変換手段にて外部装置から送られた復号化したデータをシリアルデータからパラレルデータに変換するまでのタイミングの制御を、フレーム検出手段からの信号を基に制御を行うものである。
【０１３２】
＜スクランブル解除手段の説明＞スクランブル解除手段は、外部装置から送られた復号化したデータを更に予めスクランブル処理を施されたデータに対しスクランブル解除処理を施すものである。
【０１３３】
＜Ｓ／Ｐ変換手段の説明＞Ｓ／Ｐ変換手段は、シリアルデータをパラレルデータに変換する。
【０１３４】
＜フレーム検出手段の説明＞フレーム検出手段は、各通信によってフレーム長が異なるものを検出する。このフレーム長によって通信内容（認証レベル）が決定される。
【０１３５】
＜通信エラー検出手段の説明＞通信エラー検出手段は、認証検査を行う際の正確なデータの受け渡しを行なう為の通信上の誤りを検出し、誤動作による内部情報の漏洩とならないよう以下の通信エラーの検出を行う。
【０１３６】
＜通信エラー内容の説明＞通信エラーは、具体的には、次に掲げる４つのエラーがある。
（１）クロックエラー：これはＢＲＣクロックが断状態時に発生するエラーである。エラーが発生している間は、外部入出力手段はすべてディセーブル状態となる。
（２）通信フォーマットエラー：通信フォーマット上におけるエラーである。
（３）照合通信時のコマンドエラー：照合通信に遷移すると、外部装置からコマンドが送信されるようになる。あらかじめ決められたコマンド以外のコードを受信した場合は全てコマンドエラーとしての処理を行う。コマンドエラーが発生した場合時の処理としては、外部装置に送信する。
（４）ユーザモード中の照合通信エラー：ユーザモード中に照合通信が行われた場合は、ＣＰＵへのリセットは禁止のため、ユーザモード中の照合通信においては、外部装置からコマンドを受信した場合、ユーザモード中であることを知らせるコマンドを外部装置に送信し、ＣＰＵへのリセットが不可能なことを通知し、外部入出力手段ｃ１４のハードウェアによる通信を行うことを知らせる。但し、受信したデータが通信エラーを起こしている場合は、通信に異常があることを通知する。
【０１３７】
前述の外部装置からＢＲＣ端子に入力された信号は、パルス検出手段、通信クロック生成手段、クロック断検出手段に送られる。クロック断検出手段により、クロック断が検出されると、ハードウェアリセット手段へ送られて、外部入出力手段ｃ１４の送信部・受信部・通信制御手段の各ブロックへリセット信号が送られる等の処理が行われる。ＢＲＣ信号に基づいて、通信クロック生成手段がクロック信号を生成し、それに基づいて外部通信用復号手段がＳＣ端子からの信号を復号する。復号された信号は、スクランブル解除手段によりスクランブルが解除されて、Ｓ／Ｐ変換手段に送られる。Ｓ／Ｐ変換手段は、受信タイミング制御手段及びフレーム検出手段との連携によりパラレル信号をつくり、ＢＵＳ２からデータ制御手段ｃ１４ｆを介して、チップ側に伝達される。これらの伝達途上において通信エラー検出手段は、フレーム検出及びＳ／Ｐ変換手段からの信号を監視し通信エラーを検出する。
【０１３８】
＜外部通信用乱数発生手段の説明＞外部通信用乱数発生手段ｃ１４ｃは、外部装置との通信の為に設けられた乱数発生手段であって、乱数発生装置ｃ８とは独立して機能する。なお、乱数発生方式としては乱数発生装置ｃ８と同様である。
【０１３９】
＜チップ内部データ用暗号手段の説明＞チップ内部データ用暗号手段ｃ１４ｄは、外部装置へチップ内部のデータを送信する前に予め所定のアルゴリズムにて暗号を施すものである。なお、外部通信用暗号手段とは独立して機能するものである。
【０１４０】
＜チップ内部データ用復号手段の説明＞チップ内部データ用復号手段は、予め所定のアルゴリズムにて暗号化されたチップ内部のデータに対し復号を施すものである。なお、外部通信用復号手段とは独立して機能するものである。
【０１４１】
＜データ制御手段の説明＞データ制御手段ｃ１４ｆは、ＢＵＳ１を介して送られてきたチップ内部のデータである
（１）秘密情報データ、
（２）ＩＤデータ、
（３）ＲＯＭデータ、
（４）デバイス情報データ、
（５）アクセス情報データ、
（６）Ｓ４を介して送られてきたチップ内部のデータである乱数データ、
（７）Ｓ５を介して送られてきたチップ内部のデータであるスチール情報データ（スチールとはデータの取り込みを指す。以下同様）、
を外部装置へ送出する為のデータ制御、外部装置からのコマンド等のデータをＢＵＳ１上に送出する為のデータ制御を行う。
また、上記これらのデータを一旦記憶するバッファを兼ね備えており、具体的には受信部ｃ１４ｂを介して入力された外部装置データを格納するレジスタ、乱数発生装置ｃ８からの信号ｓ４により受け取った乱数データを格納するレジスタ、スチール情報格納手段ｃ１５からの信号ｓ５により受け取ったスチール情報データを格納するレジスタ、チップの他の部分から取得した秘密情報データ、ＩＤデータ、ＲＯＭデータ、デバイス情報データ、アクセス情報データ等をそれぞれ格納するレジスタを有している。
なお、ＲＯＭデータとは、ユーザ用ＲＯＭやブート用ＲＯＭに格納されてあるデータを指し、デバイス情報データとは、量産用チップ／開発用チップのチップ種別、ＣＰＵの種類や型式番号、内蔵された各デバイスの種類や型式番号を指し、アクセス情報データとは、内蔵された各デバイスがアクセスを行った時の状況の履歴データを示すものである。
【０１４２】
＜通信制御手段の説明＞通信制御手段ｃ１４ｇは、チップと外部装置との間で相互認証を行う為の各種制御を行う。図２３は、通信制御手段ｃ１４ｇのブロック図を示すものであり、認証待ち制御手段と、シーケンス制御手段と、認証レベル制御手段と、認証判定手段と、認証コマンド制御手段と通信ステータス制御手段とで構成される。
【０１４３】
＜認証待ち制御手段の説明＞認証待ち制御手段は、外部装置からの通信要求を受けて最初の通信処理を行い、外部装置から次の処理要求を受けるまでのチップ自身のスタンバイ状態を制御するものである。
【０１４４】
＜シーケンス制御手段の説明＞シーケンス制御手段は、それぞれ異なる認証レベルでのシーケンスの制御を行うものである。
【０１４５】
＜認証レベル制御手段の説明＞認証レベル制御手段は、それぞれ異なる認証レベルでのコマンド制御を行うものである。
【０１４６】
＜認証判定手段の説明＞認証判定手段は、それぞれ異なる認証レベルのコマンドの判定や許可を行うものである。
【０１４７】
＜認証コマンド制御手段の説明＞認証コマンド制御手段は、チップ内部の各種データを読み出す為の制御を行うものである。
【０１４８】
＜通信ステータス制御手段の説明＞通信ステータス制御手段は、通信中に発生した各通信ステータスのデータの格納や制御を行う。ステータスとして考えられるのは、受信フレーム中のパリティビット検査を行い、受信したデータのパリティ結果と異なった場合発生する通信フォーマットエラー等の通信エラーステータスや、ブート処理による自己診断情報のステータスや、各認証コマンドの制御ステータス等がある。
【０１４９】
データ制御手段ｃ１４ｆが制御する秘密情報データ、ＩＤデータ、ＲＯＭデータ、デバイス情報データ、アクセス情報データ、乱数データ、スチール情報データのチップ内部データは、通信ステータス制御手段、認証コマンド制御手段、認証判定手段、認証レベル制御手段、シーケンス制御手段、認証待ち制御手段の連携に従い、それぞれ必要に応じて、また、各認証レベルのそれぞれの認証手続に従い、順次チップ内部データが外部装置へ送られていくこととなる。
【０１５０】
＜スチール情報格納手段の説明＞次に図２、図３に示すスチール情報格納手段ｃ１５について説明する。スチール情報格納手段ｃ１５は、プログラム管理エリアにてユーザが指定したエリアに格納されたデータの情報を、ＣＰＵがその指定したエリアにアクセスすることで、リアルタイムにその時のアクセスしたデータの情報が格納されるものである。また、内蔵された各デバイスにＣＰＵがアクセスを行った際に、その時の状況が同様に格納されるものである。
【０１５１】
次に図２４、図２５について説明する。図２４は、ユーザが指定したエリアの情報をスチール情報格納手段に格納する迄のフローチャートである。また、図２５は、チップ内部の情報データを外部装置へ送出する為のフローチャートであり、外部装置からチップ内部の情報データの送信要求がされて、チップがチップ内部情報データを送信する処理を示すフローチャートを外部装置側及びチップ側の動作を対照させて示している。なお、本フローチャートでは、通信処理中に発生する各種エラー処理については、説明を省略してあるが、さまざまな段階で生じ得るエラーに関しては、適切な段階にまで戻るなどのエラー処理が行われる。
【０１５２】
まず、前提として、チップ側のＣＰＵの動作のうち、セキュリティモードの開始処理に始まり、ユーザモードに遷移してからのスチールデータ格納処理について図２４を参照しつつ説明する。図１の量産チップの説明において前述したように、チップのブート時には、セキュリティモードから始まり、所定のブート処理が完了してセキュリティチェックがＯＫになるとユーザモードに遷移する。セキュリティモードにおける一連のブート処理のうちの一つとして、「プログラム管理エリアにてユーザが指定したアドレス（エリア）を読み込むステップ」と、「プログラム管理エリアにてユーザが指定したアドレス（エリア）をブート処理の環境設定値として設定するステップ」とが実行される。ここで、「プログラム管理管理エリアにてユーザが指定したアドレス（エリア）」とは、図５（ａ）に示すプログラム管理エリアの「１ＦＡ０ｈ」から始まり「１ＦＢＦｈ」までのエリアに書き込まれたものを指す。このアドレス（エリア）を読み込んだ上で、ブート処理の環境設定値として設定する。そして、ユーザモードに遷移したのち、ＣＰＵが当該アドレス（エリア）にアクセスをしたか否かを判断する。ＣＰＵが当該アドレス（エリア）にアクセスした時には、その時のデータバス上のデータをスチールし、スチールしたデータをスチール情報格納手段ｃ１５に格納する。これらの処理は、ＣＰＵ、記憶手段ｃ１１、記憶監視手段ｃ１２、スチール情報格納手段ｃ１５の連携によりなされる。
【０１５３】
次に、図２５の右側に記載した外部装置側のフローチャートを説明する。図２５の右側に記載した外部装置側のフローチャートは、主に、チップ内部情報データの送信要求に始まり、その受信処理までの処理を示すものである。外部装置がチップ内部情報データの要求送信を行う場合には、チップへの送信要求処理を行い、チップからの応答がある場合に、レベル認証手続を行い、それをクリアすると、チップ内部情報データの送信要求処理を実行し、その受信処理、受信したデータを外部装置の記憶手段に格納する処理を行い、受信が終了すると、その他の処理を実行して戻る。チップからの応答が無い場合やレベル認証をクリアしない場合は、スタート時点に戻る。また、チップ内部情報データの受信処理が終了しない場合は、再度送信要求処理を実行することとなる。なお、何回かの再度送信要求を行い、チップ内部情報データの受信処理が終了しない場合は、図示しないエラー処理に従うこととなる。
【０１５４】
図２５の左側に記載したチップ側のフローチャートは、外部装置との通信に関するチップ側のフローチャートである。外部装置から照合通信の要求ありと判断すると、外部装置との通信開始処理を実行する。レベル認証をクリアできるとその旨を外部装置へ通知する。そして、照合通信の受信待ちをする。そして、チップ内部情報データの取り出し要求があると、チップ内部情報データの取り出し処理を実行し、そのデータを外部装置へ送信する。その後、照合通信の受信待ちに戻る。
【０１５５】
各機関へ提供する認証レベルの割り当ての例として
（１）レベル１：ユーザＡ
（２）レベル２：ユーザＢ
（３）レベル３：第三者機関Ａ（下位）
（４）レベル４：第三者機関Ｂ（中位）
（５）レベル５：第三者機関Ｃ（上位）
………
（６）レベルｎ：最上位機関
のように考えられる。
【０１５６】
また、認証検査／照合検査の内容の例として、
（１）レベル１（ユーザＡ）：
１種類のＩＤ番号＋ユーザ指定エリア情報
（２）レベル２（ユーザＢ）：
レベル１＋１種類のＩＤ番号＋ユーザプログラム
（３）レベル３（第三者機関Ａ）：
レベル２＋数種類のＩＤ番号＋乱数データ
（４）レベル４（第三者機関Ｂ）：
レベル３＋全種類のＩＤ番号＋デバイス情報データ
（５）レベル５（第三者機関Ｃ）：
レベル４＋アクセス情報データ
………
（６）レベルｎ（最上位機関）：
チップ内部データ全て
のように考えられる。なお、各レベルによる真贋判定の実施の回数については段落番号０１１０で説明したものに対応している。
【０１５７】
上述の例はあくまでも一例であり、各機関へ提供する認証レベルの割り当てや具体的に検査／照合する内容は色々な組み合わせが考えられる。
【０１５８】
また、チップの真贋検査において、認証レベルの低いレベル１及びレベル２については、特に検査装置や照合装置に限らず、ホールコンピュータにこれらの認証レベルに対応した真贋検査の機能を持たせても良いことは言うまでもない。
【０１５９】
【発明の効果】
本発明では、チップの外部端子自身が自ら出力した信号や、外部端子へ入力された信号をチェックする機能を持ったバス／信号線制御手段を内蔵することで、悪意に出力同士を短絡（ショート）したり、然るべく外部端子に想定できない信号が入力されるような不正に対しても、これらの不正を事前に検出することができる。
【図面の簡単な説明】
【図１】チップの動作モード遷移図である。
【図２】チップ全体の機能ブロック図である。
【図３】外部トリガ／クロック入力、及び乱数データを外部へ出力可能な場合のチップ全体の機能ブロック図である。
【図４】チップ全体のメモリマップを示した具体例図である。
【図５】ユーザ用ＲＯＭ内のエリアを示した具体例図である。
【図６】暴走監視手段ｃ４のブロック図である。
【図７】リセット／割込制御手段ｃ５のブロック図である。
【図８】システムリセットのタイミングチャート例である。
【図９】ユーザリセットのタイミングチャート例である。
【図１０】ＮＭＩ及びＩＮＴ割込みのタイミングチャート例である。
【図１１】乱数発生の回路構成を示すブロック図である。
【図１２】乱数データを外部へ出力可能な場合の乱数発生の回路構成機能ブロック図である。
【図１３】補助乱数発生手段ｒ１９の具体例を示すブロック図である。
【図１４】ビットスクランブルテーブルの構成を示す概念説明図である。
【図１５】更新周期設定データ保持回路ｒ１と更新周期設定回路ｒ２の内部構成を示すブロック図である。
【図１６】乱数発生装置ｃ８が所望の動作を行う為の環境設定の設定を行う初期化ルーチン処理を示すフローチャートである。
【図１７】乱数発生装置ｃ８が図１６による初期化処理終了後ユーザが自由に乱数を読み出す為の動作設定処理を示すフローチャートである。
【図１８】乱数発生装置ｃ８の乱数更新及び乱数読出処理のフローチャートを示したものである。
【図１９】入賞状態に関わらない乱数発生装置ｃ８の乱数読出処理及び乱数出力処理のフローチャートを示したものである。
【図２０】認証方式／照合方式に関わる概念フローチャートである。
【図２１】外部装置との通信の概要シーケンスである。
【図２２】外部入出力手段ｃ１４の詳細な構成例を示すブロック図である。
【図２３】外部入出力手段ｃ１４のうちの通信制御手段ｃ１４ｇの詳細を示すブロック図である。
【図２４】ユーザが指定したエリアの情報をスチール情報格納手段に格納する迄のフローチャートである。
【図２５】チップ内部の情報データを外部装置へ送出する為のフローチャートである。外部装置からチップ内部の情報データの送信要求がされて、チップがチップ内部情報データを送信する処理を示すフローチャートを外部装置側及びチップ側の動作を対照させて示している。
【図２６】本発明のバス／信号線制御手段ｃ１３の端子毎の不一致検出を行う第一実施例を示したブロック構成図である。
【図２７】本発明のバス／信号線制御手段ｃ１３の複数端子について同時に不一致判定を行う第二実施例を示したブロック構成図である。
【符号の説明】
ｃ１中央処理装置（ＣＰＵ）
ｃ２タイマシステム
ｃ３不正実行禁止手段
ｃ４暴走監視手段
ｃ４ａクロック選択手段
ｃ４ｂｎビットカウンタ
ｃ４ｃ暴走監視制御手段
ｃ４ｄ動作モード制御手段
ｃ４ｅ制御ワード設定手段
ｃ４ｆ出力制御手段
ｃ５リセット／割込制御手段
ｃ５ａノイズフィルタ
ｃ５ｂＯＲ（論理和）回路
ｃ５ｃ延長回路
ｃ５ｄＩＮＴ優先順位制御回路
ｃ６デコード手段
ｃ７入出力手段
ｃ７ａ入出力制御手段
ｃ７ｂ機能選択手段
ｃ８乱数発生装置
ｃ９クロック生成手段
ｃ１０セキュリティ手段
ｃ１１記憶手段
ｃ１１ａＩＤ格納手段
ｃ１１ｂブート用記憶手段
ｃ１１ｃユーザ用記憶手段
ｃ１２記憶監視手段
ｃ１３バス／信号線制御手段
ｃ１３ａＩ／０バッファ
ｃ１３ｂ期待値設定回路
ｃ１３ｃ切換回路
ｃ１３ｄ切換制御回路
ｃ１３ｅ不一致検出回路
ｃ１３ｆ不一致判定回路
ｃ１４外部入出力手段
ｃ１４ａ送信部
ｃ１４ｂ受信部
ｃ１４ｃ外部通信用乱数発生手段
ｃ１４ｄチップ内部データ用暗号手段
ｃ１４ｅチップ内部データ用復号手段
ｃ１４ｆデータ制御手段
ｃ１４ｇ通信制御手段
ｃ１５スチール情報格納手段
ｒ１更新周期設定データ保持回路
ｒ１ａ基準インターバル周期指定回路
ｒ１ｂ定周期設定値格納回路
ｒ２更新周期設定回路
ｒ２ａ基準インターバル周期生成回路
ｒ２ｂ基準インターバル周期カウント回路
ｒ２ｃリロードタイミング生成回路
ｒ３ソフトウェア更新トリガ発生回路
ｒ４動作開始指示回路
ｒ５乱数更新トリガ選択情報保持回路
ｒ６乱数更新トリガ選択回路
ｒ７更新制御回路
ｒ８乱数発生回路
ｒ９ビットスクランブル設定回路
ｒ９ａビットスクランブル要求回路
ｒ９ｂビットスクランブルキー生成回路
ｒ９ｃビットスクランブル回路
ｒ１０乱数最大値格納回路
ｒ１１乱数最大値比較回路
ｒ１２乱数値保持回路
ｒ１３乱数値要求回路
ｒ１４乱数値読出回路
ｒ１５ＲＯＭ内プログラム管理エリア
ｒ１５ａ乱数初期値選択定数
ｒ１５ｂＲＡＭアドレス指定
ｒ１６ソフトウェア操作
ｒ１６ａ固定値
ｒ１６ｂＩＤ番号
ｒ１６ｃＲＡＭ値
ｒ１６ｄＲＡＭ演算値
ｒ１６ｅＲＡＭ
ｒ１７乱数初期値選択回路
ｒ１８乱数初期値格納回路
ｒ１９補助乱数発生手段
ｒ２０外部出力制御手段
ｒ２１命令実行数カウント回路
ｒ２２熱雑音発生回路
ｒ２３Ａ／Ｄ変換回路
ｒ２４カウンタ回路
ｒ２５外部トリガ制御手段
Ｓ１乱数一巡終了信号
Ｓ２ビットスクランブル要求信号
Ｓ３各機能ブロックに供給するクロックとは異なる分周比率のクロックソース源
Ｓ４ユーザでアクセスできない乱数出力データ
Ｓ５スチール情報データ
ＢＵＳ１システムバス
ＢＵＳ２外部入出力手段ｃ１４内の固有のハードウェアバス[0001]
[Technical field to which the invention belongs]
The present invention relates to a gaming machine control chip and a gaming machine control method used in a pachinko gaming machine, a revolving gaming machine, and the like.
[0002]
[Prior art]
In a gaming machine control chip used in a conventional gaming machine, the function of checking the signal itself output from the terminal of the chip and the signal input to the terminal is different from the terminal that performs verification and communication with an external device. There was nothing.
[0003]
[Problems to be solved by the invention]
For this reason, even if a person who intends to cheat intentionally short-circuits the outputs, or when a signal that cannot be assumed is input to the external terminal, the signal cannot be identified.
The present invention has been made in view of the problems of the prior art. That is, an object of the present invention is to provide a gaming machine control chip and a gaming machine control method for constantly monitoring (monitoring) an external terminal and stopping the CPU and notifying abnormal information when there is an abnormality.
[0004]
[Means for Solving the Problems]
In the gaming machine control chip and gaming machine control method according to the present invention, output data or expected value data at an external terminal is compared with input data (feedback data). If there is a mismatch, the CPU is stopped or the information is output from the external terminal to be inspected.
[0005]
The invention described in claim 1 is a bus / signal line control means having a function of self-checking input / output of an external terminal, and a gaming machine control chip that has a security function and is incorporated in a gaming machine. / Signal line control means includes: an I / O buffer for strengthening control signal direction control and driving capability; an expected value setting circuit for setting predetermined data values, signal patterns, and the like; and a signal input from an external terminal A mismatch detection circuit for detecting a mismatch by comparing an output signal such as a predetermined data value or signal pattern set by the expected value setting circuit or a control signal for outputting a signal inside the chip to an external terminal; A switching circuit that selects either the signal output to the external terminal or the output signal of the expected value setting circuit and sends it to the mismatch detection circuit, and the control of the output / switching signal of the switching circuit, A switching control circuit that controls detection condition setting of the coincidence detection circuit, and a mismatch determination circuit that determines whether or not the signals of the external terminals sent from the mismatch detection circuit are mismatched, and the mismatch determination The circuit stops the CPU of the gaming machine control chip if the signals do not match.
The invention described in claim 2 is a bus / signal line control means having a function of self-checking input / output of an external terminal, and a gaming machine control chip having a security function and incorporated in a gaming machine. / Signal line control means includes: an I / O buffer for strengthening control signal direction control and driving capability; an expected value setting circuit for setting predetermined data values, signal patterns, and the like; and a signal input from an external terminal A mismatch detection circuit for detecting a mismatch by comparing an output signal such as a predetermined data value or signal pattern set by the expected value setting circuit or a control signal for outputting a signal inside the chip to an external terminal; A switching circuit that selects either the signal output to the external terminal or the output signal of the expected value setting circuit and sends it to the mismatch detection circuit, and the control of the output / switching signal of the switching circuit, A switching control circuit that controls detection condition setting of the coincidence detection circuit, and a mismatch determination circuit that determines whether or not the signals of the external terminals sent from the mismatch detection circuit are mismatched, and the mismatch determination If the signals do not match, the circuit informs the outside of the information of the external terminal to be inspected as an abnormality detection signal.
[0006]
A third aspect of the present invention is the gaming machine control chip according to the first aspect, wherein each circuit constituting the bus / signal line control means is provided for each external terminal, and the mismatch detection circuit Is characterized in that a mismatch detection signal unique to the external terminal is output.
A fourth aspect of the present invention is the gaming machine control chip according to the first aspect, wherein one non-coincidence determination circuit is provided in common for all the external terminals, and a single determination is made when the determination result becomes abnormal. One abnormality detection signal is output.
A fifth aspect of the present invention is the gaming machine control chip according to the second aspect, wherein each circuit constituting the bus / signal line control means is provided for each external terminal, and the mismatch detection circuit Is characterized in that a mismatch detection signal unique to the external terminal is output.
A sixth aspect of the present invention is the gaming machine control chip according to the second aspect of the present invention, wherein the mismatch determination circuit is provided in common for all the external terminals, and when the determination result becomes abnormal, One abnormality detection signal is output.
[0007]
DETAILED DESCRIPTION OF THE INVENTION
In the following, the present invention will be described in detail according to the illustrated embodiments.
[0008]
<Description of Chip Form> The gaming machine control chip according to the present invention is configured as an integrated circuit mounted on a board inside the gaming machine. There are two types of chip types: development chips and mass production chips. The mass production chip and the development chip will be described with reference to FIG. The development chip is a chip that does not have a security determination function, and other than that, it has the same function as a mass production chip. The mass production chip has a security judgment function for judging whether or not the program stored in the built-in storage means is an appropriate one that has passed the test by a third party organization.
Furthermore, the gaming machine control chip according to the present invention has built-in external input / output means having an authentication method of n (n is a natural number of 2 or more, the same shall apply hereinafter) level. Or, by connecting an external device such as a hall computer (hereinafter abbreviated as “external device”), it is possible to perform a chip authenticity inspection at an authentication level suitable for the application and to read information (ID number, etc.) in the chip. Is possible.
[0009]
<Description of Chip for Mass Production> The mass production chip has a user ROM that cannot be erased and rewritten by the user, and the security check result is inconsistent as shown in FIG. Stops the CPU. Moreover, the program execution outside the set address range (the address range indicating the outside of the designated area) cannot be executed by the function for prohibiting running outside the designated area. Here, the user refers to a gaming machine manufacturer that manufactures and sells the gaming machine control chip according to the present invention incorporated in the gaming machine.
[0010]
<Explanation of Development Chip> The development chip has a user ROM that can be erased and rewritten by the user. As shown in FIG. 1B, the development chip is set to the user mode regardless of the result of the security check. Transition. In addition, in the out-of-designated area prohibition function, the settable address range (the address range indicating the designated area) is not limited, so that the user can freely develop and debug.
[0011]
<Description of Operation Mode> The operation mode is a mode for controlling basic operations such as CPU operation control, memory mapping, access rights to various registers built in the chip, and includes a security mode, a user mode, and a program mode. In addition to these modes, a communication mode for communicating with an external device is provided.
[0012]
<Description of Security Mode> In this mode, the boot storage unit is executed, and environment settings and security checks of each function are performed. During the security mode, the internal bus during CPU operation is not output to the external terminal.
[0013]
<Description of Security Check> This is a function for authenticating a user program. At the time of system reset input, recalculation of whether or not the authentication code calculated based on the user program is correct is performed. If the result is NG, the CPU is stopped. The authentication code is written together with the user program when writing to the user storage means.
[0014]
<Description of User Mode> This is a mode in which a legitimate user program that has passed the security check is executed. If the security check in the security mode is not OK, the mode does not change. During the user mode, the internal bus during CPU operation is output to the external terminal as an external bus. Note that the boot storage means cannot be accessed during the user mode.
[0015]
<Description of Program Mode> In this mode, the CPU does not operate and directly reads / writes data to / from the user ROM. After the system reset, the mode is changed according to a predetermined level (for example, high level) of the PRG terminal. Note that writing to the mass production chip can be performed only once, and the development chip can be erased and rewritten.
[0016]
Each functional block built in the gaming machine control chip will be described with reference to FIGS. C1 shown in FIGS. 2 and 3 is a central processing unit (CPU). (Hereafter abbreviated as CPU)
The CPU controls and commands each functional block (hereinafter also referred to as “device” or “circuit” for convenience).
[0017]
<Description of Timer System> Next, the timer system c2 shown in FIGS. 2 and 3 has n (for example, 4) n-bit (for example, 8 and 16-bit) counters and various control registers, and is independent of each other. It is possible to operate in the selected mode. For example, the timer system can be broadly classified into a mode, a timer mode, a counter mode, and the like, and can generate a real-time interrupt and measure time. These functions can be controlled by setting various control registers in the timer system. In addition, a timer input bus for inputting a gate signal or trigger signal for realizing the above function and a timer output bus for outputting various timer output signals generated by the timer system to the outside are provided.
[0018]
<Explanation of Unauthorized Execution Prohibiting Unit> Next, the unauthorized execution prohibiting unit c3 shown in FIG. 2 and FIG. 3 monitors whether or not the user program created by the gaming machine manufacturer is correctly executed in a predetermined designated area. When the user program is executed in other cases, a reset occurs. For example, when the entire memory space is 64 kbytes, in setting the designated area (address range where user program can be executed), the start address of that range is set as the program code start address (PCS), and the end address is the program code end. When the address (hereinafter referred to as PCE) is 1FFF (hexadecimal), even if an illegal program is stored and executed in the range of 2000 (hexadecimal) to FFFF (hexadecimal), it cannot be executed. That is, the unauthorized execution prohibition means is a function for prohibiting instruction execution outside the designated area. When an instruction is executed (opcode fetch) outside the address range (designated area) designated in advance, IAT (Illegal Address Trap) This is a function for generating a signal. A reset is generated by this IAT signal. Information on the designated area is written in the user ROM together with the user program.
[0019]
<Description of Runaway Monitoring Unit> Next, c4 shown in FIGS. 2 and 3 is a runaway monitoring unit. The configuration of the runaway monitoring means c4 will be described in more detail with reference to FIG. The runaway monitoring unit c4 includes a clock selection unit c4a, an n-bit counter c4b, a runaway monitoring control unit c4c, an operation mode control unit c4d, a control word setting unit c4e, and an output control unit c4f.
The runaway monitoring means c4 is automatically activated when transitioning to the user mode, and generates a timeout signal when the timeout time elapses. By receiving this timeout signal, a user reset is generated, and the user program is re-executed from the reset address (for example, address 0) of the user program.
Further, by various settings of the operation mode control means c4d and control word setting means c4e,
(1) Setting / changing timeout time,
(2) Count clear & restart,
(3) Operation permission / prohibition,
Etc. can be set.
[0020]
<Explanation of Clock Selection Unit> The clock selection unit c4a includes each divided clock CLKO / m including the system clock sent from the clock generation unit c9. ⁰ ... CLKO / m ⁿ Is selected and sent to the n-bit counter c4b.
[0021]
<Description of n-bit Counter> The n-bit counter c4b counts the time-out period using the divided clock sent from the clock selection means c4a as a counter clock.
[0022]
<Description of Runaway Monitoring Control Unit> The runaway monitoring control unit c4c performs control for setting a timeout time, prohibiting operation to the n-bit counter, clearing, restarting, and the like.
[0023]
<Description of Operation Mode Control Unit> The operation mode control unit c4d can select a count clock for setting a timeout time, control operation permission / prohibition, and change the timeout time. Note that once the timeout period is changed, it may not be changed until the next system reset occurs.
[0024]
<Description of Control Word Setting Unit> The control word setting unit c4e sets clearing, restarting, and prohibition of timeout time. For example, when the control word (for example, CC (hexadecimal)) is written in the control word setting unit c4e, the runaway monitoring unit is disabled. This setting may be possible only once after the system reset, for example. The timeout time can be extended by clearing and restarting (counting again) by 55 (hexadecimal) → AA (hexadecimal) → 33 (hexadecimal). It is not necessary to write the control word continuously for 3 bytes.
[0025]
<Description of Operation of Runaway Monitoring Unit> The runaway monitoring unit c4 is automatically activated by transitioning to the user mode. The timeout time is set by the operation mode control means c4d, and the default value is set to the longest timeout time. The setting can be performed only once after the system reset, and the resetting cannot be performed without the system reset. When the time-out is reached, a time-out signal is output from the output control means c4f, and the operation of the runaway monitoring means c4 is continued as it is.
[0026]
<Description of Reset / Interrupt Control Unit> Next, the reset / interrupt control unit c5 shown in FIGS. 2 and 3 will be described with reference to FIGS. The reset / interrupt control means c5 controls various resets, interrupt requests from the outside, and interrupt requests from a built-in peripheral circuit (timer system). FIG. 7 shows an internal block diagram of the reset / interrupt control means c5.
[0027]
<Description of System Reset> The system reset is a reset generated by inputting a low level for a certain period to the XSRST terminal. All internal circuits including the CPU excluding a part of the circuit of the external input / output means c14 are initialized, and transit to the security mode or the program mode according to the input level of the PRG terminal. If there is no abnormality in the security mode, the mode is changed to the user mode and the user program is executed from the reset address (for example, address 0) of the user program. The signal input from the XSRST terminal is a signal from which noise such as chattering has been removed by the noise filter c5a and is input to the CPU via the extension circuit c5c. Similarly, as a reset signal to an external device outside the chip, the signal is output from the XRSTO terminal Is output. FIG. 8 shows an example of a timing chart illustrating a relationship in which a signal input to the XSRST terminal is output from the XRSTO terminal to the outside.
[0028]
<Description of User Reset> Next, user reset will be described. As a cause of the user reset, there can be a user reset request by the XURST terminal as an external factor, a reset request by generation of an IAT signal of the unauthorized execution prohibition means c3, a user reset request by a timeout signal of the runaway monitoring means c4, and the like. When a user reset occurs due to these requests and the user reset is accepted, execution of the user program is started from a reset address (for example, address 0). In the user reset, the reset is executed without changing to the security mode or the program mode but staying in the user mode. Similarly to the system reset, the signal input from the XURST terminal is input to the CPU through the extension circuit c5c after removing noise such as chattering by the noise filter c5a. FIG. 9A shows an example of a user reset timing chart based on a signal input to the XURST terminal. FIG. 9B shows an example of a user reset timing chart due to internal factors.
[0029]
<Description of Non-Maskable Interrupt (NMI)> Next, a non-maskable interrupt will be described. A non-maskable interrupt (NMI) is an interrupt that is unconditionally accepted even when the CPU is in an interrupt disabled state, and is processed with the highest priority for all interrupt requests. The non-maskable interrupt by the XNMI terminal is input to the CPU via the noise filter c5a. FIG. 10 is an example of a timing chart showing a relationship between before and after passing through the noise filter c5a. When the XNMI signal is at a low level for a certain period (here, the rising edge of 4 clocks is detected), the signal that has passed through the noise filter c5a becomes an NMI signal and is input to the CPU.
[0030]
<Description of Maskable Interrupt (INT)> A maskable interrupt (INT) is an interrupt that can allow / inhibit acceptance of an interrupt request by a user program, and multiple interrupts can be executed by the INT priority control circuit c5d.
[0031]
<Description of External Maskable Interrupt> An external maskable interrupt is generated by inputting a low level for a certain period to the XINT terminal, and a maskable interrupt by the XINT terminal is input to the CPU via the noise filter c5a. FIG. 10 is an example of a timing chart showing a relationship between before and after passing through the noise filter c5a. When the XINT signal is at a low level for a certain period (here, the rising edge of 4 clocks is detected), the signal that has passed through the noise filter c5a becomes the INT signal and is input to the CPU.
[0032]
<Description of Internal Maskable Interrupt> An internal maskable interrupt is generated by an interrupt request signal from the timer system.
[0033]
<Description of Decoding Unit> Next, the decoding unit c6 shown in FIG. 2 and FIG. 3 decodes each functional block in the chip by the memory mapped I / O method or the I / O mapped I / O method or for an external device. The chip select signal which is the decoding signal is decoded, and the address range of the chip select signal is set. Taking the chip select signal as an example, the chip select signal by the memory mapped I / O method is mapped to FF00 (hexadecimal) to FF19 (hexadecimal) in FIG. 4, and the I / O mapped I / O is shown in FIG. It shows that the chip select signal by O method is mapped to 00 (hexadecimal) to 19 (hexadecimal). Since there are a plurality of chip select signals, these are collectively referred to as an external device decode output bus in this specification for convenience.
[0034]
<Description of Input / Output Means> Next, the input / output means c7 shown in FIG. 2 and FIG. 3 controls the shared function of the input / output port and the chip select signal which is a decoding signal for an external device.
(1) Input / output control means c7a,
(2) function selection means c7b,
It consists of. Furthermore, the input / output control means c7a
(A) Parallel input / output port,
(B) external device decoding,
And has two functions.
The parallel input / output port includes a plurality of input / output ports having different arbitrary bit widths, and the input / output of each port can be set.
One of the functions is selected by the function selection unit c7b and input / output with the outside is performed. As a result, the external terminal functions as either a parallel input / output port or an external device decoding state.
[0035]
<Description of Clock Generation Unit> Next, the clock generation unit c9 shown in FIG. 2 and FIG. Etc.) and is supplied to the CPU and internal circuits. The generated clock is output to the outside from a clock output terminal (corresponding to the CLKO terminal in FIG. 2). Further, it is supplied to the random number generator c8 as a clock source source (s3) to the auxiliary random number generator r19.
[0036]
<Description of Security Means> Next, the security means c10 shown in FIGS. 2 and 3 is not shown.
(1) Authentication check control means,
(2) Unauthorized execution prohibition control means,
(3) mode control means,
(4) Function control means,
(5) storage means control means,
(6) Communication format control means,
It consists of six means.
[0037]
<Description of Authentication Check Control Unit> The authentication check control unit is a function for authenticating a user program (UP). At the time of system reset input, recalculation of whether the authentication code calculated based on the user program is correct is performed. If the result is NG, the CPU is stopped.
[0038]
<Explanation of Unauthorized Execution Prohibition Control Unit> The unauthorized execution prohibition control unit controls a function for prohibiting instruction execution outside the designated area.
(A) Control of prohibition of instruction execution outside the designated area when the illegal execution prohibition means c3 detects illegality;
(B) Control of program execution prohibition on RAM (both external / internal)
(C) control of program execution monitoring in the designated area;
(D) reset control,
I do.
[0039]
<Description of Mode Control Unit>
(A) Program mode,
(B) security mode;
(C) User mode,
The three modes are controlled.
Moreover, the communication mode which communicates with an external apparatus is controlled as other control.
[0040]
<Description of function control means>
(A) Bus / signal line control,
(B) CPU stop control,
(C) random number fault diagnosis function control,
(D) Read / write of user ROM,
To control the function.
[0041]
<Description of Storage Unit Control Unit>
(A) Disconnect the device,
(B) Memory bank switching,
I do.
[0042]
<Description of Communication Format Control Unit> The communication format control unit controls various communication formats (initial communication, authentication communication, test communication, verification communication) when performing communication with an external device.
[0043]
<Description of Storage Means> Next, the storage means c11 shown in FIGS. 2 and 3 will be described with reference to FIGS. 4 shows a specific example of a memory map of the entire chip, FIG. 5 shows a specific example of an area in the user ROM, (a) shows a specific example of a program management area, and (b) shows an I / O FIG. 5 is a specific example diagram of a built-in register and an decode area of an external output bus by an O mapped I / O method.
[0044]
The storage unit c11 includes an ID storage unit c11a, a boot storage unit c11b, and a user storage unit c11c.
[0045]
<Description of ID Storage Unit> The ID storage unit c11a includes
(A) Date of test date,
(B) Date of manufacture date,
(C) manufacturing location,
(D) manufacturing plant,
(E) production line,
(F) Production lot,
(G) serial number,
(H) User management number,
(I) serial number,
Can be stored as n different ID numbers, and mass production (for example, 10 million) can be managed by providing these ID numbers. In addition to the ID number, secret information is stored, which is information that allows only a chip manufacturer / seller who cannot be known by a third party or a user to specify a chip. Specific examples of confidential information may include detailed information on material management (such as a wafer management number), a code number related to a subcontract factory, and the like.
[0046]
<Description of Boot Storage Unit> The boot storage unit c11b
(A) Boot ROM,
(B) Boot RAM,
(A) In the boot ROM,
(B) Security check program,
(B) Failure diagnosis program,
(C) Environment setting program,
(D) Authentication / verification program,
Etc. are stored. Further, (b) the boot RAM is used as a work area (data area, stack area, etc.) of the boot program.
[0047]
<Description of User Storage Unit> The user storage unit c11c
(A) User ROM,
(B) User RAM
Consists of.
[0048]
<Description of User ROM> The user ROM stores a program (user program) created by the user. The user ROM has a predetermined designated area, and (a) a program code / data area and (b) a program management area are allocated. (A) The program code / data area is an area for storing a user program. (B) The program management area is an area for storing information necessary for the CPU to execute the user program, and values are set on the user side. Selection of the user RAM size (for example, 256/512 bytes) is also performed in this area.
[0049]
<Description of Data to be Set in Program Management Area> As shown in FIG.
(1) “Header (HDR)” for setting a code string indicating the start of the program management area (for example, mapping from 1F80 (hexadecimal) to 1F87 (hexadecimal)),
(2) “Manufacturer code (MCD)” for setting a manufacturer code (for example, mapping from 1F88 (hexadecimal) to 1F8A (hexadecimal)),
(3) “Product code (PCD)” for setting the product code (mapping from 1F8B (hexadecimal) to 1F92 (hexadecimal) as an example),
(4) “Program code end address (PCE)” for setting the final address of the program code area of the user program (for example, mapping from 1F93 (hexadecimal) to 1F94 (hexadecimal)),
(5) “RAM size selection (RSS)” for setting the size of the user RAM (for example, mapping to 1F95 (hexadecimal)),
(6) “Terminal function selection” for setting whether to use a terminal as a chip select for a parallel input / output port or an external device (mapping to 1F96 (hexadecimal) as an example),
(7) “Random number initial value selection” for setting a random number initial value (mapping to 1F97 (hexadecimal) as an example),
(8) “random number initial value data address” (mapped to 1F98 (hexadecimal) to 1F99 (hexadecimal) as an example) for setting the address when the value of the designated user RAM is selected in the random number initial value selection,
(9) “User designated address (area) for user to read” (example 1FA0 (16) for setting user RAM address for external device to read data information stored in area designated by user) Hex) to 1FBF (hexadecimal)).
[0050]
<Description of User RAM> The user RAM is used as a work area (data area, stack area, etc.) of the user program. The RAM size can be changed (for example, switching between 512/256 bytes) according to user settings. The user RAM has a backup function. When using the backup function, V _BB By supplying a separate power supply between the terminal and the GND terminal, the chip power supply (V ⁺ ) Even after disconnection, the data in the RAM can be retained (backed up).
[0051]
<Description of Storage Monitoring Unit> Next, the storage monitoring unit c12 shown in FIGS. 2 and 3 monitors reading and writing of the storage unit c11, and the address range of the predetermined storage unit c11 is set as the monitoring range in the security mode. The
[0052]
<Description of Bus / Signal Line Control Unit> Next, the bus / signal line control unit c13 (FIGS. 2 and 3) will be described in more detail with reference to FIGS.
The bus / signal line control means c13 is a bus interface that enhances the interface function between the external bus and the internal bus of the chip, the address bus, the data bus, and the direction control and drive capability of each control signal. In addition, it has a function of monitoring the state of each terminal to which the signal is input.
[0053]
<Description of Each Terminal> The address bus designates an address for data transmission / reception with a memory or an I / O device. The data bus performs data transmission / reception. XM1 indicates a machine cycle. XMREQ is a request signal to the memory space and indicates a memory access period. XIORQ is a request signal to the I / O space and indicates an access period of the I / O space. XRD indicates a read cycle. XWR indicates a write cycle. XRFSH is a refresh signal to a dynamic memory or the like outside the chip. XHALT is a signal indicating the state in which the CPU is executing the HALT instruction. The halt state is not executed during the halt state, and the halt state is canceled by a reset signal or an interrupt to resume the CPU operation. To do.
[0054]
The bus / signal line control means c13 includes an I / O buffer c13a, an expected value setting circuit c13b, a switching circuit c13c, a switching control circuit c13d, a mismatch detection circuit c13e, and a mismatch determination circuit c13f.
The I / O buffer c13a reinforces the direction control and driving capability of each control signal that inputs a signal input from an external terminal into the chip or outputs a signal inside the chip to an external terminal.
The expected value setting circuit c13b sets a predetermined data value, signal pattern, and the like.
The switching circuit c13c selects either the signal output to the external terminal or the output signal of the expected value setting circuit c13b and sends it to the mismatch detection circuit c13e.
The switching control circuit c13d controls the output / switching signal of the switching circuit c13c and the detection condition setting of the mismatch detection circuit c13e.
The mismatch detection circuit c13e includes a signal input from an external terminal,
(1) Compare the output signal such as a predetermined data value or signal pattern set by the expected value setting circuit c13b, or (2) each control signal for outputting a signal inside the chip to an external terminal. Inconsistency detection is performed.
The mismatch determination circuit c13f determines whether or not the signals of the external terminals sent from the mismatch detection circuit c13e are mismatched. If they do not match, the CPU is stopped or the external terminal to be inspected is checked. Information is notified to the outside as an abnormality detection signal.
FIG. 26 is a block diagram showing a first embodiment for detecting inconsistency for each terminal of the bus / signal line control means c13 of the present invention. In this embodiment, each circuit constituting the bus / signal line control means c13 is provided for each terminal, and as a result (for example, the mismatch detection circuit 1 outputs an external terminal 1 mismatch signal). Each mismatch detection circuit outputs a mismatch signal specific to the external terminal.
FIG. 27 is a block diagram showing a second embodiment in which a plurality of terminals of the bus / signal line control means c13 of the present invention are simultaneously judged to be inconsistent. In this embodiment, one mismatch determination circuit c13f is provided in common for all the terminals, and when the determination result becomes abnormal, a single abnormality detection signal is output to notify the outside.
[0055]
<Description of Random Number Generator> Next, the random number generator c8 shown in FIGS. 2 and 3 will be described with reference to FIGS. FIG. 11 is a block diagram showing a circuit configuration for random number generation. The update cycle setting data holding circuit r1 is a circuit that holds setting data for designating an interval cycle for the user to perform random number updating at an arbitrary interval cycle, and a reference interval for designating a reference interval cycle. The cycle designation circuit r1a and a constant cycle set value storage circuit r1b for performing settings for designating an interval cycle for performing an actual random number update based on the reference interval cycle. The data designated by the circuit r1 is loaded into the update cycle setting circuit r2.
[0056]
The update cycle setting circuit r2 is a circuit for setting an interval cycle for performing random number update at a fixed cycle, and a reference for generating an interval cycle serving as a reference corresponding to the data specified by the reference interval cycle specifying circuit r1a. A reference interval period count for counting the reference interval period based on the number of count data designated by the constant period set value storage circuit r1b based on the interval period generation circuit r2a and the reference interval period clock supplied from the circuit r2a A circuit r2b and a reload timing generation circuit r2c for generating a reload timing for designating update / continuation of the interval period when the number of count data designated by the fixed period set value storage circuit r1b is reached. Therefore, the interval period set by the update period setting circuit r2 is supplied to the random number update trigger selection circuit r6.
[0057]
For example, assuming that the frequency division of the system clock is the reference interval period (assuming I), the clock divided based on the data specified by the reference interval period specifying circuit r1a (for example, data specifying 128 division) is the reference interval period. It becomes. If the settable range of the fixed cycle set value storage circuit r1b is 8 bits, the settable interval cycle for updating the random number at the actual fixed cycle is “128 × system clock × 1 to 128 × system clock × An interval period of “up to 256” can be set. If the set value specified by the fixed cycle set value storage circuit r1b is “5”, the set value is similarly loaded into the reload timing generation circuit r2c, and reaches “128 × system clock × 5” in the circuit. In this case, reload timing for updating / continuing the interval cycle again is supplied to the reference interval cycle count circuit r2b.
[0058]
The software update trigger generation circuit r3 generates a software trigger signal by performing write access to the data (address, data generated by decoding the predetermined data, etc.) combined with a predetermined condition by an instruction from the CPU. To do.
[0059]
The operation start instruction circuit r4 designates stop, restart, continuous operation, etc. of the random number update operation.
[0060]
The random number update trigger selection information holding circuit r5 is an automatic update method that uses an interval period for updating a random number at a constant period generated by the update period setting circuit r2 in updating a random value, or a software update trigger generation circuit. Either of the manual update methods using the trigger signal generated by the software generated at r3 is selected.
[0061]
The random number update trigger selection circuit r6 selects one of the interval cycle clock generated by the update cycle setting circuit r2 or the trigger signal generated by the software generated by the software update trigger generation circuit r3, and the update control circuit to r7.
[0062]
The update control circuit r7 performs control such as stopping, restarting, and continuing the random number update operation.
[0063]
The random number generation circuit r8 includes a plurality of n-th order generation polynomials or n-bit counters for generating different random number sequences according to predetermined settings.
[0064]
The bit scramble setting circuit r9 replaces or transposes the bits of random number data output from the random number generation circuit r8, and includes a bit scramble request circuit r9a, a bit scramble key generation circuit r9b, and a bit scramble circuit r9c. . The bit scramble request circuit r9a is a circuit that designates a request to scramble the random number data output from the random number generation circuit r8 at the timing updated by the update means selected by the random number update trigger selection circuit r6. The bit scramble key generation circuit r9b is used to perform arrangement / transposition of random number data based on the auxiliary random number for generating the bit scramble key generated from the auxiliary random number generation means r19 and the data value from the bit scramble request circuit r9a. This circuit selects a bit scramble table. The bit scramble circuit r9c is a circuit that arranges and transposes bits of random number data based on the bit scramble table selected by the key data designated by the bit scramble key generation circuit r9b. Whether or not to scramble can be selected by the user using the bit scramble request circuit r9a, but the bit scramble key is changed by a random number round end signal S1 output from the random number generation circuit r8. Even if there is the bit scramble request signal S2 output from the bit scramble request circuit 9a, if there is no random number round end signal S1, the bit scramble key is not changed. This makes the probability for each round of random numbers constant.
[0065]
The random number maximum value storage circuit r10 is a circuit for storing the maximum value of the random number period arbitrarily set by the user. For example, if the random number generation range is from 1 to 4095, the user only needs random numbers from 1 to 36. If 36 is set as the maximum value in the circuit r10, random numbers from 1 to 36 can be obtained. It is.
[0066]
The random number maximum value comparison circuit r11 compares the maximum value of the random number cycle arbitrarily set by the user and the random value generated by the random number generation circuit r8 with the output value that the bit scramble circuit r9c has scrambled, and the output value is the maximum. If larger than the value, the random number generation circuit r8 is instructed to generate the next random number. If it is less than the maximum value, it is stored in the random value holding circuit r12.
[0067]
The random value holding circuit r12 holds scrambled random data when the random number is less than or equal to the maximum value of a random number period arbitrarily set by the user. That is, it is a circuit that holds random number data until the maximum period is reached.
[0068]
The random value request circuit r13 makes a request for the user to read random number data, and can also output a request by an external trigger input and information when there is a request as an interrupt signal to the outside. .
[0069]
The random value reading circuit r14 is a circuit for the user to read random number data.
[0070]
The ROM program management area r15 is an area for designating an operating environment setting set by the user for performing operation designation, control, etc. of the random number generator, and is a random number that is the first start value for generating a random number sequence. When it is desired to use the initial value selection constant r15a and the initial value of the random number sequence for generating the data stored at a predetermined RAM address, the RAM address designation for the purpose of sending the data to the random number initial value selection circuit r17 r15b. When the random number initial value is selected as the RAM value by the initialization program, the RAM value at the address indicated by the RAM address designation is stored in the random number initial value selection circuit r17.
[0071]
The software operation r16 indicates an operation for performing a random number update process or a control for loading a predetermined initial value, and is assigned to the random number generator, a fixed value r16a that is a value of the random number generator itself. Operations such as addition / subtraction / multiplication / division based on the ID number r16b which is a unique number for recognizing itself, the RAM value r16c which is the value specified by the RAM address specification r15b, and the data of all addresses in the RAM It consists of a RAM operation value r16d which is a processed value and a RAMr16e which is a data area for program control.
[0072]
The ID number r16b is the same as the chip ID number stored in the ID storage unit c11a described above. The ID of the chip described above identifies the chip itself, and the ID number of the random number generator sets the initial value of the random number for each chip. Therefore, the difference between them is only a difference in specifications, and the actual ID numbers may be different or the same. Accordingly, some of the information data items (a) to (i) indicated by paragraph number 0045 can be used as ID numbers for initial random numbers. The random number initial value selection circuit r17 selects one of a fixed value r16a, an ID number r16b, a RAM value r16c, and a RAM operation value r16d as a random number initial value and loads the initial value to the random number generation circuit r8.
[0073]
The random number initial value storage circuit r18 is a circuit for storing the initial value selected by the random number initial value selection circuit r17 or the random number generated by the auxiliary random number generation means r19 as an initial value. The random number initial value can be updated by the random number initial value storage circuit r18 from the auxiliary random number generation means r19 every time the random number value generated by the random number generation circuit r8 makes a round.
[0074]
The auxiliary random number generation means r19 generates random numbers by means different from the random number generation apparatus.
[0075]
Next, random number generation will be described with reference to FIG. FIG. 13 is a block diagram showing an outline of the auxiliary random number generation means r19.
(1) when there is no external trigger input bus (see Figure 2)
(2) is when there is an external trigger input bus (see Figure 3)
Shows about. As a means of generation
(A) random number generation by CPU command control,
(B) random number generation due to thermal noise,
(C) random number generation by another clock,
(D) Trigger input from outside the chip,
4 cases of random number generation by.
[0076]
(A) Random number generation by instruction control of the CPU uses data obtained by counting information and the like of instructions executed by the CPU (held in the instruction execution count circuit r21) as random numbers.
[0077]
(B) Random number generation by thermal noise uses random noise components such as thermal noise generated from resistors and diodes, and analog noise generated from a thermal noise generation circuit r22 incorporating these thermal noise generators. The component converted into digital data by the A / D conversion circuit r23 is used as a random number.
[0078]
(C) Random number generation using another clock is to generate a random number using a clock different from the clock used in the random number generation device.
[0079]
(D) Random number generation by trigger input from outside the chip is to generate random numbers by trigger input arbitrarily set by the user. The trigger signal input from the trigger input bus is supplied to the external trigger control means r25, and the means r25 performs control such as selection of each input trigger signal and enable / disable.
[0080]
The random numbers generated by the methods (a), (b), (c), and (d) are supplied to the bit scramble key generation circuit r9b or the random number initial value storage circuit r18 as a random number initial value. Become. As a supply method, the above (a), (b), (c), and (d) are appropriately combined.
[0081]
In (c) above, as a clock to be supplied to the counter circuit r24,
When there is no external trigger input bus of (1), a clock source source (s3) having a frequency division ratio different from the clock supplied to each functional block is supplied from the clock generation means c9.
When there is an external trigger input bus of (2), a clock different from the EX terminal is supplied from the OSC terminal. In order to avoid synchronization with a predetermined interval period as a clock to be supplied, for example, a frequency (for example, 11 MHz) different from a frequency (for example, 12 MHz) supplied to the EX terminal is supplied. It goes without saying that it is also good.
[0082]
Next, the bit scramble table will be described with reference to FIG. FIG. 14 is a specific explanatory diagram of the bit scramble setting circuit r9 of the random number generator. The bit scramble table is a bit scramble table indicating a bit replacement pattern (hereinafter referred to as “conversion table” or “conversion pattern” for convenience). The bit arrangement / transposition position is determined based on this conversion table. For example, if the data length is 8 bits and the original arrangement is D0-D1-D2-D3-D4-D5-D6-D7 in order from the least significant bit
(1) D0-D1-D2-D3-D4-D5-D6-D7
(2) D3-D0-D5-D1-D7-D2-D4-D6
The description from (3) to (255) is omitted.
(256) D7-D5-D2-D4-D1-D6-D0-D3
Thus, there are 256 conversion patterns when the original conversion is not performed. FIG. 14A is a schematic image of this situation.
[0083]
However, if the conversion pattern is to be realized by hardware rather than software, the circuit scale increases and the number of gates increases.
[0084]
Therefore, the feature of the bit scramble setting circuit r9 is that by reducing the number of conversion tables, the circuit scale can be reduced and 256 conversion patterns can be secured without causing an increase in the number of gates. FIG. 14B is a schematic image of the principle. The principle will be described below. For convenience, the data length is assumed to be 8 bits.
[0085]
First, 16 kinds of conversion tables are generated by KEY_A (4 bits) of the bit scramble key generation circuit r9b. That is, the first 16 conversion patterns are individually the original patterns. (Temporarily O1-O16)
[0086]
Next, the above 16 original patterns are further individually converted by KEY_B (2 bits). Ie
Since the addition values are from (O1 × 4 ways) to (O16 × 4 ways), a total of 64 conversion patterns are realized. Therefore, the 64 conversion patterns as described above are individually the original patterns. (Temporarily OH1-OH4)
[0087]
Next, similarly to the above, 64 patterns are further individually converted with KEY_C (2 bits). That is, since it is an addition value from (OH1 × 4 ways) to (OH4 × 4 ways), the final summation results in the realization of 256 conversion patterns.
[0088]
Therefore, although 256 conversion tables are originally required, only 24 conversion tables are prepared by the above method, so that 256 conversion patterns are substantially realized, and the circuit scale is reduced.
[0089]
In addition, since the logic circuit of the conversion pattern of the above method can be designed with only a gate circuit without using a shift register, the processing speed for exchanging the next conversion pattern does not require one cycle of the system clock for operating the gaming machine.
[0090]
FIG. 15 is a block diagram showing the internal configuration of the update cycle setting data holding circuit r1 and the update cycle setting circuit r2.
[0091]
Next, the operation of the random number generator will be described in order according to the outline flow shown in FIG. FIG. 16 is a flowchart showing initialization routine processing for setting environment settings for the random number generator to perform a desired operation. When a system reset that initializes the entire gaming machine is input, the initial random number used first
(1) Fixed value of random number generator,
(2) ID number of the random number generator,
(3) RAM value,
(4) RAM operation value,
After the selection of what to use and the setting of the environment for initialization processing such as other internal circuits of the random number generator, the mode is changed to a user mode that can be used by the user, and a user reset is awaited. Note that the above processing is not initialized by a user reset.
[0092]
Next, a description will be given with reference to the outline flow of FIG. FIG. 17 is a flowchart showing an operation setting process for the user to freely read a random number after the random number generator finishes the initialization process shown in FIG. When an initialization of each peripheral device connected by the user and a user reset for returning to the start address of the game control program created by the user are input, a fixed cycle for the interval operation is started. An update trigger condition is set as to whether to use update at regular intervals or manual update (update by software). When manual update is set, random update by software update trigger is performed. Next, when the random number reading timing such as the start sensor input of the gaming machine is determined and the acquisition trigger by software is used, the random number value held in the random number holding circuit is captured and disturbed by accessing the random value request circuit Loaded into the numerical readout circuit. Thereafter, the user performs an application operation such as a lottery process based on the read random number.
[0093]
Next, a description will be given with reference to the outline flow of FIG. FIG. 18 shows an example of a flowchart of random number update and random number read processing of the random number generator. (A) is a random number update process by automatic update (fixed period) and manual update (software), and (b) is an external trigger. 3 is a flowchart showing random number reading processing by an acquisition trigger by software.
[0094]
When the random number is updated, the bit scramble process of the random number value is performed by the bit scramble table indicated by the bit scramble key data. If the random value is updated again. Next, it is determined whether or not the generation of random numbers has been completed, and if it has been completed, it is determined whether or not there is a request for changing the bit scramble, and if there is a request, update processing of the bit scramble key data is performed. Do.
[0095]
The fetching of the random number value means a process of determining whether or not to send the generated random number from the random number holding circuit r12 to the random value reading circuit r14 accessible by the user. When a random number update trigger with a fixed period is used, the random number value is automatically fetched. By selecting whether or not to perform this random number acquisition process, the user can
(1) Whether to use random values automatically generated continuously by the update cycle setting circuit
(2) It is possible to select a game preference for using a random number value updated and read at an arbitrary time.
[0096]
Therefore, in order for the user to actually acquire the random number, the random number value generated by the random number generation device at that time can be acquired by accessing the random value request circuit r13.
[0097]
In addition, the user can freely change the setting of the above operation designation condition for each user reset input
(1) Maximum value setting,
(2) Update trigger condition setting,
Once set, it cannot be changed.
[0098]
Next, FIG. 3 will be described. FIG. 3 is almost the same as the configuration of FIG. 2 showing the embodiment. In FIG. 2, a dedicated signal (s3) is input from the clock generation unit c9 to the random number generator c8. In the configuration of FIG. 3, the random number generator c8 has an input trigger input bus for taking in a trigger signal from the outside of the chip, and an OSC terminal for supplying a different clock in addition to the EX terminal. , Random number request trigger, auxiliary random number request trigger, etc. can be taken in from the outside.
[0099]
Next, FIG. 12 will be described. FIG. 12 is substantially the same as the configuration of FIG. 11, but in the configuration of FIG. 12, an external output control means r20 is further provided, and random number data output from the random value holding circuit r12 is externally input / output by a switch by software operation. It is a block diagram which shows the circuit structure of the random number generation which showed embodiment sent to the means c14. The switch by software operation cannot be accessed or operated by the user. For example, a signal obtained by encrypting a command or a control sequence by a predetermined algorithm is input to the external input / output means c14, and the signal is input by the CPU. It starts when it is recognized. When this switch is activated, the random number data in the random value holding circuit r12 is sent to the external input / output means c14 in real time regardless of the winning state or the gaming state of the chip. That is, all the generated random number data is output, and it is possible to check the uniformity of the appearing random numbers at a third party.
[0100]
Note that the random number value is normally read out in a timely manner when the random number is necessary, so that the random number update content and the random number sequence are not output on the external bus. However, if it is necessary to output all random numbers on the data bus and perform a check, every time the software update trigger is used, the random number value read circuit 14 reads the random number data and the CPU reads all the random number values. It is possible to output to the bus. FIG. 19 shows a flowchart of random number reading processing and random number output processing of the random number generation device irrespective of the winning state.
[0101]
Further, since the random number output from the random number maximum value comparison circuit r11 is not directly connected to the data bus, the random number data does not get on the data bus every time it is updated as in the above or software random number. That is, update control is automatically performed on the bus in the random number generator regardless of the CPU read command or read cycle. Accordingly, the update timing of the random number and the arrangement of the random number sequence (the mathematical formula for generating the random number sequence) cannot be predicted by an unauthorized person.
[0102]
<Description of External Input / Output Unit> Next, the external input / output unit c14 shown in FIGS. 2 and 3 will be described. The external input / output means c14 is for connecting an external device and the chip and inspecting the authenticity of the chip. Enables n-level authentication communication method, and after each level of authentication communication is established, transitions to verification communication method, outputs information inside the chip to the outside, authentication, verification, inspection regardless of the gaming state of the chip Control. Also, the authentication data exchanged during authentication communication and the data during verification communication are all encrypted, and encrypted communication based on random numbers is used for data used in communication, encryption and decryption. The authentication key or the like to be used is different every time communication is performed, making it difficult for an unauthorized person to decipher. There is also a test communication function. The external input / output means c14 monitors the SC terminal and the BRC terminal. When a signal such as a clock is supplied to the BRC terminal, the external input / output means c14 enters a state of waiting for authentication with the external device, and when receiving a predetermined signal from the SC terminal, Authentication control is performed on the received signal.
[0103]
Next, with reference to FIG. 20, FIG. 21, FIG. 22, FIG. 23, FIG. 24 and FIG. 25, the relationship between the contents and method of communication between the gaming machine control chip and the external device will be described.
[0104]
FIG. 20 is a conceptual flowchart relating to the authentication method / collation method. Here, among the external devices, devices called inspection devices and verification devices are used for the SC terminal and the BRC terminal (FIG. 2, FIG. 3 is a device that performs communication by connecting via the external input / output means c14 shown in FIG. Authentication or verification processing by an external device starts from an initialization request for communication start, and requests authentication method / verification method, and then starts each level of authentication or verification communication. When the chip receives an initialization request command for starting communication from an external device, the chip performs initialization (initial communication), requests authentication method / collation method in preparation for authentication communication, and waits for the request. When receiving an authentication method / collation method request from an external device, the chip identifies the authentication method and starts communication in an authentication sequence according to the request. Each time level 1, level 2,..., Level n becomes higher, deeper level authentication or verification is performed. A low level of authentication or verification places restrictions on the content. After each level of authentication or verification communication is started, it is determined whether or not to perform the authentication or verification of that level. If the authentication / collation determination at each level is NG, an initialization request is made to the external device, but if it is OK, a transition is made to the collation communication prepared for each authentication level / collation level.
[0105]
FIG. 21 shows an outline sequence of communication with an external device. Beginning with the TDTY test, the communication with the external device is started through the test of the clock input to the BRC terminal and the detection of the clock input to the BRC terminal. When communication is started between the external device and the chip, first, initial communication is executed. Then, after completing the initial communication, the authentication communication or the test communication is executed. In the authentication communication, the verification communication is executed after the authentication communication at each level is completed.
[0106]
Hereinafter, the contents of the communication outline sequence will be described in detail.
[0107]
<Description of TDTY Inspection> After the system reset is first canceled, a self-terminal loopback inspection using the CPU opcode fetch in the security mode as a trigger is performed at the SC terminal (hereinafter referred to as “TDTY inspection”).
<Inspection of Clock Input to BRC Terminal> Next, when the TDTY inspection is OK, the input condition of the communication clock input from the BRC terminal is monitored and inspected.
[0108]
<Description of Detection of Clock Input to BRC Terminal> Next, the clock input to the BRC terminal is detected, and the clock input is permitted only when the input condition is satisfied. The input clock passes through a protection circuit (not shown) and enters an initial communication standby state.
[0109]
<Description of Initial Communication> Next, when an initial communication request is received from an external device, initialization and clock synchronization are performed. Further, it is determined at which authentication level the authentication is to be performed, and a transition is made to authentication communication after determination. Similarly, when a test communication request is received, a transition is made to test communication for performing a data loopback test.
As contents of initial communication
(1) Communication request
In accordance with the communication request information sent from the external device, the chip determines the content of the communication after the initial.
(2) Authentication communication request: Request of authentication level 1 to n
(3) Test communication request:
(4) Reset request to the external input / output means c14: It is initialized again to the initial communication standby state. When this block reset request is received even during authentication communication or verification communication, the specified functional block of the external input / output means c14 is immediately initialized, and initial communication standby is performed. When the initial communication ends normally, the chip transitions to an authentication communication standby state.
[0110]
<Description of Authentication Communication> The authenticity of the chip is inspected based on the n-level authentication level. After authentication, transition to verification communication. For example, as an example of level authentication
(1) Level 1 authentication (n ₁ )), The authentication with the external device is performed only once at the security level 1.
(2) Level 2 authentication (n ₂ Is determined m times at security level 2 for authenticity determination with an external device. (M ≧ 1, where n ₂ ≧ n ₁ )
(3) Level 3 authentication (n ₃ ) Is performed m times at security level 3 for authenticity determination with an external device. (M ≧ 2, where n ₃ ≧ n ₂ )
(4) Level 4 authentication (n ₄ ) Is performed m times at security level 4 for authenticity determination with an external device. (M ≧ 2, where n ₄ ≧ n ₃ )
(5) Level 5 authentication (n ₅ ) Is performed m times at security level 5 for authenticity determination with an external device. (M ≧ 2, where n ₅ ≧ n ₄ )
(6) Level n authentication (n _n Is determined m times at security level n. (M ≧ 2, where n _n ≧ n ₅ )
It can be like this. Note that the greater the number, the greater the security strength. Also, different authentication codes are used at each security level. Also, the number of implementations is appropriately adjusted according to the purpose and application at each authentication level. When the authentication level is low, it is considered preferable that the number of implementations is small so as not to give a clue for analysis.
[0111]
Since the authentication communication is mutual authentication between the external device and the chip, each owns the determination result for the authenticity of the other party. When the authentication determination is NG, the transition to the verification communication is not performed, but when the authentication determination is OK, the external device notifies the chip side that the authentication is OK. Further, if the authentication determination on the chip side is OK, it is possible to shift to the verification communication as it is.
It should be noted that an arbitrary number of valid data bytes is given depending on the authentication level, and the transmission data is rearranged and sent to the external device side according to the position information of the random value obtained from the random number generator for external communication c14c. .
[0112]
<Description of verification communication> If the authentication determination is OK through the authentication communication, a transition is made to verification communication. Various commands can be received from an external device according to each authentication level, and information in the chip corresponding to the command can be returned.
[0113]
FIG. 22 is a block diagram showing a detailed configuration example of the external input / output means (c14 shown in FIGS. 2 and 3). As described above, when a signal such as a clock is supplied to the BRC terminal, the chip enters an authentication waiting state with an external device. When a predetermined signal is received from the SC terminal, the chip performs authentication control on the received signal. However, the external input / output means c14 plays an important role in that case.
[0114]
The external input / output unit c14 includes a transmission unit c14a, a reception unit c14b, an external communication random number generation unit c14c, a chip internal data encryption unit c14d, a chip internal data decryption unit c14e, a data control unit c14f, and a communication control unit c14g. . The external input / output unit c14 controls information necessary for communication, performs hardware arithmetic processing such as encryption / decryption of chip internal data, communication status management, and analysis / execution of authentication commands.
[0115]
Of these means, the data control means c14f and the communication control means c14g are connected to BUS1 (system bus) connected to the CPU. BUS2 is a unique hardware bus in the external input / output unit c14 that is independent of the system bus, and includes a transmission unit c14a, a reception unit c14b, an external communication random number generation unit c14c, a chip internal data encryption unit c14d, and a chip. Internal data decoding means c14e, data control means c14f, and communication control means c14g are all connected to this BUS2.
[0116]
<Explanation of Transmitting Unit> Looking more closely at the inside of the transmitting unit c14a of the external input / output means c14,
(1) P / S (parallel / serial) conversion means,
(2) Transmission timing control means,
(3) scramble means,
(4) Encryption means for external communication,
(5) Multiplexing means,
(6) Frame control means,
(7) TDTY inspection means,
Consists of. The transmission unit is a block that transmits data to an external device.
[0117]
<Description of P / S Conversion Unit> The P / S conversion unit converts the parallel data signal sent from the data control unit c14f via the BUS2 into a serial data signal.
[0118]
<Description of Transmission Timing Control Unit> The transmission timing control unit receives a transmission start request and determines the timing until the encrypted data in the chip is converted from parallel data to serial data by the P / S conversion unit. Control the timing of control and frame control.
[0119]
<Description of scramble means> The scramble means performs scramble processing on the encrypted data in the chip converted into serial data by the P / S conversion means. Combined with the descrambling means described later, it plays a role of enhancing the confidentiality of encryption communication.
[0120]
<Description of External Communication Encryption Unit> The external communication encryption unit encrypts data in a chip before transmission using a predetermined algorithm.
[0121]
<Description of Multiplexing Unit> The multiplexing unit performs multiplexing processing on individual frame lengths having different head codes.
[0122]
<Description of Frame Control Unit> The frame control unit controls several types of frames having different head codes.
[0123]
<Description of TDTY Inspection Unit> The TDTY inspection sends out a predetermined pattern (for example, “1010”, etc.) from the SC terminal and monitors the folded pattern to inspect by SC terminal destruction. The TDTY check is triggered by an opcode fetch cycle output from the CPU after the external system reset is released (security mode). When the TDTY inspection is normally completed, a predetermined pattern (for example, “1010” or the like) is completed with only one transmission, but when the returned data is NG, n times (for example, a maximum of 5 times). Will be retried. If it is NG even after n inspections, a TDTYO signal is generated and the CPU is reset. After completion of the TDTY inspection, the input of the BRC clock terminal is released, and the communication clock input is permitted from the external device. Even if the inspection result is NG, the input of the communication clock is permitted.
[0124]
The signal serially converted by the aforementioned P / S conversion means is scrambled, then encrypted by the external communication encryption means, multiplexed by the multiplexing means, and output from the SC terminal. At this time, the frame is controlled by the frame control means.
[0125]
<Description of Receiving Unit> Looking at the inside of the receiving unit c14b of the external input / output unit c14 in more detail,
(1) Pulse detection means,
(2) Communication clock generation means,
(3) Clock loss detection means,
(4) Hardware reset means,
(5) Decoding means for external communication,
(6) Reception timing control means,
(7) scramble release means,
(8) S / P conversion means,
(9) Frame detection means,
(10) Communication error detection means,
Consists of. The receiving unit is a block that receives data from an external device.
[0126]
<Description of Pulse Detection Unit> The pulse detection unit detects pulses such as a start bit, a stop bit, and a head code of a signal input from the SC terminal.
[0127]
<Description of Communication Clock Generating Unit> The communication clock divides the clock input from the BRC terminal and generates a clock for communication. After resetting, synchronization with received data is performed by the initial pulse at the start of communication. The phase matching pulse is synchronized with the BRC clock.
[0128]
<Description of Clock Loss Detection Unit> The clock loss detection unit detects whether or not a communication clock supplied from an external device is supplied. Communication with the external device starts operation by supplying a clock from the external device to the BRC terminal. Therefore, unless the external device is connected, the BRC terminal is fixed at a level (for example, “H” level is fixed). It is recognized as disconnection and is disabled. When an external device is connected, a communication clock is supplied from the BRC terminal, and when a certain detection condition is satisfied, the disabled state recognized as the clock disconnection is canceled, and the communication is enabled.
[0129]
<Description of Hardware Reset Unit> The hardware reset unit resets each block of the external input / output unit c14 when performing initialization processing such as recovery from communication error so as not to affect the user mode. To do. Note that the P / S conversion means, the transmission timing control means, the scramble means, the external communication encryption means, the multiplexing means, the frame control means, the TDTY inspection means, the pulse detection means of the reception section of the external input / output means c14, Each block of the communication clock generation means, clock disconnection means, external communication decoding means, reception timing control means, scramble release means, S / P conversion means, frame detection means, communication error detection means, and communication control means is reset, The blocks of the external communication random number generation means, the chip internal data encryption means, the chip internal data decryption means, and the data control means are not reset.
[0130]
<Description of Decryption Unit for External Communication> The external communication decryption unit performs a process of decrypting data encrypted by a predetermined algorithm sent from an external device.
[0131]
<Description of Reception Timing Control Unit> The reception timing control unit receives a request to start reception until the S / P conversion unit converts the decoded data sent from the external device from serial data to parallel data. The timing is controlled based on a signal from the frame detection means.
[0132]
<Description of the scramble release means> The scramble release means performs a scramble release process on the data that has been previously scrambled from the decoded data sent from the external device.
[0133]
<Description of S / P Conversion Unit> The S / P conversion unit converts serial data into parallel data.
[0134]
<Description of Frame Detection Unit> The frame detection unit detects a frame having a different frame length depending on each communication. The communication content (authentication level) is determined by this frame length.
[0135]
<Description of Communication Error Detection Unit> The communication error detection unit detects a communication error for accurate data transfer when performing an authentication check, and prevents the following communication error from leaking internal information due to malfunction. Detection is performed.
[0136]
<Description of Communication Error Content> Specific communication errors include the following four errors.
(1) Clock error: This is an error that occurs when the BRC clock is off. While the error occurs, all external input / output means are disabled.
(2) Communication format error: An error in the communication format.
(3) Command error during verification communication: When a transition is made to verification communication, a command is transmitted from an external device. When a code other than a predetermined command is received, all are processed as a command error. As a process when a command error occurs, it is transmitted to an external device.
(4) Verification communication error during user mode: If verification communication is performed during user mode, resetting to the CPU is prohibited, so in verification communication during user mode, when a command is received from an external device Then, a command notifying that the user mode is being used is transmitted to the external device, notifying that the reset to the CPU is impossible, and notifying that communication by hardware of the external input / output means c14 is performed. However, if the received data has caused a communication error, it is notified that there is an abnormality in communication.
[0137]
A signal input from the external device to the BRC terminal is sent to pulse detection means, communication clock generation means, and clock loss detection means. When the clock interruption is detected by the clock interruption detection means, it is sent to the hardware reset means, and a reset signal is sent to each block of the transmission unit / reception part / communication control means of the external input / output means c14 Is done. Based on the BRC signal, the communication clock generating means generates a clock signal, and based on this, the external communication decoding means decodes the signal from the SC terminal. The decoded signal is descrambled by the descrambling means and sent to the S / P conversion means. The S / P conversion means creates a parallel signal in cooperation with the reception timing control means and the frame detection means, and transmits the parallel signal from the BUS2 to the chip side via the data control means c14f. During these transmissions, the communication error detection means monitors signals from the frame detection and S / P conversion means to detect communication errors.
[0138]
<Description of Random Number Generation Unit for External Communication> The random number generation unit for external communication c14c is a random number generation unit provided for communication with an external device, and functions independently of the random number generation device c8. The random number generation method is the same as that of the random number generator c8.
[0139]
<Description of Chip Internal Data Encryption Means> The chip internal data encryption means c14d performs encryption in advance with a predetermined algorithm before transmitting the data inside the chip to an external device. The external communication encryption means functions independently.
[0140]
<Description of Chip Internal Data Decryption Unit> The chip internal data decryption unit decrypts the data in the chip encrypted in advance by a predetermined algorithm. The external communication decoding means functions independently.
[0141]
<Description of Data Control Unit> The data control unit c14f is the data inside the chip sent via the BUS1.
(1) confidential information data,
(2) ID data,
(3) ROM data,
(4) Device information data,
(5) Access information data,
(6) Random number data which is data inside the chip sent via S4,
(7) Steel information data (steal refers to data capture; the same applies hereinafter), which is internal data sent via S5.
Is controlled to send data to the external device, and to send data such as commands from the external device to BUS1.
Further, it also has a buffer for temporarily storing these data, specifically, a register for storing external device data input via the receiving unit c14b, and random number data received by a signal s4 from the random number generator c8. , A register for storing the steal information data received by the signal s5 from the steal information storage means c15, secret information data, ID data, ROM data, device information data, and access information data obtained from other parts of the chip And so on.
The ROM data refers to data stored in the user ROM or boot ROM, and the device information data includes the chip type of the mass production chip / development chip, the CPU type and model number, and the built-in It indicates the type and model number of each device, and the access information data indicates history data of the situation when each built-in device performs access.
[0142]
<Description of Communication Control Unit> The communication control unit c14g performs various controls for mutual authentication between the chip and the external device. FIG. 23 shows a block diagram of the communication control means c14g. The authentication waiting control means, sequence control means, authentication level control means, authentication judgment means, authentication command control means, and communication status control means. Composed.
[0143]
<Description of Authentication Wait Control Unit> The authentication wait control unit performs the first communication process in response to a communication request from an external device, and controls the standby state of the chip itself until the next process request is received from the external device. It is.
[0144]
<Description of Sequence Control Unit> The sequence control unit controls sequences at different authentication levels.
[0145]
<Description of Authentication Level Control Unit> The authentication level control unit performs command control at different authentication levels.
[0146]
<Description of Authentication Determining Unit> The authentication determining unit determines and authorizes commands with different authentication levels.
[0147]
<Description of Authentication Command Control Unit> The authentication command control unit performs control for reading various data in the chip.
[0148]
<Description of Communication Status Control Unit> The communication status control unit stores and controls data of each communication status generated during communication. Possible statuses include checking the parity bit in the received frame, communication error status such as communication format error that occurs when the received data is different from the parity result, status of self-diagnosis information by boot processing, There is a control status of the authentication command.
[0149]
Secret information data, ID data, ROM data, device information data, access information data, random number data, and steal information data inside the chip controlled by the data control means c14f are communication status control means, authentication command control means, authentication determination means. In accordance with the cooperation of the authentication level control means, the sequence control means, and the authentication waiting control means, the chip internal data is sequentially sent to the external device as necessary and according to the authentication procedures of each authentication level. Become.
[0150]
<Description of Steel Information Storage Unit> Next, the steel information storage unit c15 shown in FIGS. 2 and 3 will be described. The steel information storage means c15 stores the information of the data accessed at that time in real time by the CPU accessing the specified area of the data stored in the area specified by the user in the program management area. Is. Further, when the CPU accesses each built-in device, the situation at that time is similarly stored.
[0151]
Next, FIGS. 24 and 25 will be described. FIG. 24 is a flowchart until the information of the area designated by the user is stored in the steel information storage means. FIG. 25 is a flowchart for sending information data in the chip to the external device, and shows a process in which the chip sends information information in the chip when a request for transmission of the information data in the chip is received from the external device. The flowchart shows the operations on the external device side and the chip side in contrast. In this flowchart, description of various error processes that occur during the communication process is omitted. However, for errors that may occur at various stages, error processes such as returning to an appropriate stage are performed.
[0152]
First, as a premise, a steal data storage process starting from the security mode start process and transitioning to the user mode in the operation of the CPU on the chip side will be described with reference to FIG. As described above in the description of the mass-produced chip in FIG. 1, when the chip is booted, it starts from the security mode. When the predetermined boot process is completed and the security check is OK, the mode is changed to the user mode. As one of a series of boot processes in the security mode, “step to read the address (area) specified by the user in the program management area” and “boot the address (area) specified by the user in the program management area” Step for setting as environment setting value of processing "is executed. Here, the “address (area) specified by the user in the program management management area” is the one written in the area starting from “1FA0h” to “1FBFh” in the program management area shown in FIG. Point to. After reading this address (area), it is set as an environment setting value for boot processing. Then, after transitioning to the user mode, it is determined whether or not the CPU has accessed the address (area). When the CPU accesses the address (area), the data on the data bus at that time is stealed and the stealed data is stored in the steal information storage means c15. These processes are performed in cooperation with the CPU, the storage unit c11, the storage monitoring unit c12, and the steel information storage unit c15.
[0153]
Next, a flowchart on the external device side described on the right side of FIG. 25 will be described. The flowchart on the side of the external device described on the right side of FIG. 25 mainly shows the processing from the request for transmitting the chip internal information data to the reception processing. When an external device transmits a request for chip internal information data, it performs a transmission request process to the chip, and when there is a response from the chip, performs a level authentication procedure and clears it, The transmission request process is executed, the reception process and the process of storing the received data in the storage means of the external device are performed. When the reception is completed, the other processes are executed and the process returns. If there is no response from the chip or if the level authentication is not cleared, the process returns to the start point. In addition, if the reception process of the chip internal information data is not completed, the transmission request process is executed again. If the transmission request is made several times and the reception processing of the chip internal information data is not completed, error processing (not shown) is followed.
[0154]
The flowchart on the chip side described on the left side of FIG. 25 is a flowchart on the chip side regarding communication with an external device. If it is determined that there is a request for verification communication from the external device, communication start processing with the external device is executed. If the level authentication can be cleared, the fact is notified to the external device. And it waits for reception of collation communication. When there is a request to retrieve the chip internal information data, the chip internal information data retrieval process is executed, and the data is transmitted to the external device. Thereafter, the process returns to reception of verification communication.
[0155]
As an example of assigning the authentication level to be provided to each institution
(1) Level 1: User A
(2) Level 2: User B
(3) Level 3: Third-party organization A (subordinate)
(4) Level 4: Third Party B (Medium)
(5) Level 5: Third-party organization C (high rank)
………
(6) Level n: Top engine
It seems like.
[0156]
In addition, as an example of the contents of authentication inspection / collation inspection,
(1) Level 1 (User A):
One type of ID number + user specified area information
(2) Level 2 (User B):
Level 1 + 1 type of ID number + user program
(3) Level 3 (Third Party Institution A):
Level 2 + several types of ID numbers + random number data
(4) Level 4 (Third Party B):
Level 3 + all types of ID numbers + device information data
(5) Level 5 (Third party organization C):
Level 4 + access information data
………
(6) Level n (top-level organization):
All chip internal data
It seems like. It should be noted that the number of times authentication is performed at each level corresponds to that described in paragraph number 0110.
[0157]
The above example is merely an example, and various combinations are conceivable for the assignment of the authentication level provided to each institution and the contents to be specifically inspected / verified.
[0158]
Further, in the authenticity inspection of the chip, the level 1 and the level 2 having a low authentication level are not limited to the inspection device or the verification device, and the hall computer may be provided with a function of an authenticity inspection corresponding to these authentication levels. Needless to say.
[0159]
【The invention's effect】
In the present invention, by incorporating a bus / signal line control means having a function of checking a signal output from the external terminal of the chip itself or a signal input to the external terminal, the outputs are short-circuited maliciously (short-circuited). ), And even if a signal that cannot be assumed to be input to the external terminal is input, it is possible to detect these frauds in advance.
[Brief description of the drawings]
FIG. 1 is an operation mode transition diagram of a chip.
FIG. 2 is a functional block diagram of the entire chip.
FIG. 3 is a functional block diagram of the entire chip when external trigger / clock input and random number data can be output to the outside.
FIG. 4 is a specific example showing a memory map of the entire chip.
FIG. 5 is a specific example showing an area in a user ROM.
FIG. 6 is a block diagram of the runaway monitoring means c4.
FIG. 7 is a block diagram of reset / interrupt control means c5.
FIG. 8 is a timing chart example of system reset.
FIG. 9 is a timing chart example of user reset.
FIG. 10 is a timing chart example of NMI and INT interrupts.
FIG. 11 is a block diagram showing a circuit configuration for random number generation.
FIG. 12 is a functional block diagram of a circuit configuration for random number generation when random number data can be output to the outside.
FIG. 13 is a block diagram showing a specific example of auxiliary random number generation means r19.
FIG. 14 is a conceptual explanatory diagram showing a configuration of a bit scramble table.
FIG. 15 is a block diagram showing an internal configuration of an update cycle setting data holding circuit r1 and an update cycle setting circuit r2.
FIG. 16 is a flowchart showing initialization routine processing for setting environment settings for the random number generation device c8 to perform a desired operation;
17 is a flowchart showing an operation setting process for the user to freely read a random number after the random number generator c8 finishes the initialization process of FIG.
FIG. 18 shows a flowchart of random number update and random number read processing of the random number generation device c8.
FIG. 19 is a flowchart of random number reading processing and random number output processing of the random number generation device c8 regardless of the winning state.
FIG. 20 is a conceptual flowchart related to an authentication method / collation method.
FIG. 21 is a schematic sequence of communication with an external device.
FIG. 22 is a block diagram showing a detailed configuration example of an external input / output unit c14.
FIG. 23 is a block diagram showing details of communication control means c14g in external input / output means c14.
FIG. 24 is a flowchart until information on an area designated by a user is stored in a steel information storage unit;
FIG. 25 is a flowchart for sending information data in a chip to an external device. A flowchart showing a process in which a chip transmits information information inside the chip when an external device requests transmission of information data inside the chip is shown by comparing operations on the external device side and the chip side.
FIG. 26 is a block diagram showing a first embodiment for detecting inconsistency for each terminal of the bus / signal line control means c13 of the present invention.
FIG. 27 is a block diagram showing a second embodiment in which a mismatch determination is simultaneously made for a plurality of terminals of the bus / signal line control means c13 of the present invention.
[Explanation of symbols]
c1 Central processing unit (CPU)
c2 timer system
c3 Unauthorized execution prohibition means
c4 Runaway monitoring means
c4a clock selection means
c4b n-bit counter
c4c Runaway monitoring control means
c4d operation mode control means
c4e Control word setting means
c4f output control means
c5 Reset / interrupt control means
c5a noise filter
c5b OR (logical sum) circuit
c5c extension circuit
c5d INT priority control circuit
c6 decoding means
c7 Input / output means
c7a Input / output control means
c7b Function selection means
c8 random number generator
c9 Clock generation means
c10 Security measures
c11 storage means
c11a ID storage means
c11b boot storage means
c11c User storage means
c12 Memory monitoring means
c13 Bus / signal line control means
c13a I / 0 buffer
c13b Expected value setting circuit
c13c switching circuit
c13d switching control circuit
c13e mismatch detection circuit
c13f mismatch judgment circuit
c14 External input / output means
c14a transmitter
c14b receiver
c14c Random number generating means for external communication
c14d Chip internal data encryption means
c14e Decoding means for chip internal data
c14f data control means
c14g communication control means
c15 Steel information storage means
r1 update cycle setting data holding circuit
r1a reference interval cycle designation circuit
r1b constant cycle set value storage circuit
r2 update cycle setting circuit
r2a reference interval cycle generation circuit
r2b reference interval cycle counting circuit
r2c reload timing generation circuit
r3 software update trigger generation circuit
r4 operation start instruction circuit
r5 random number update trigger selection information holding circuit
r6 random number update trigger selection circuit
r7 update control circuit
r8 random number generator
r9 bit scramble setting circuit
r9a bit scramble request circuit
r9b bit scramble key generation circuit
r9c bit scramble circuit
r10 random number maximum value storage circuit
r11 random number maximum value comparison circuit
r12 random number value holding circuit
r13 random number request circuit
r14 random number reading circuit
r15 ROM program management area
r15a random number initial value selection constant
r15b RAM addressing
r16 software operation
r16a fixed value
r16b ID number
r16c RAM value
r16d RAM operation value
r16e RAM
r17 random number initial value selection circuit
r18 random number initial value storage circuit
r19 Auxiliary random number generator
r20 external output control means
r21 instruction execution count circuit
r22 thermal noise generation circuit
r23 A / D converter circuit
r24 counter circuit
r25 External trigger control means
S1 Random number end signal
S2 Bit scramble request signal
S3 Clock source source with a frequency division ratio different from the clock supplied to each functional block
S4 Random number output data that cannot be accessed by the user
S5 Steel information data
BUS1 system bus
BUS2 Unique hardware bus in external input / output means c14

Claims

A bus / signal line control means having a function of checking the input / output of an external terminal by itself, a security function, and a gaming machine control chip incorporated in a gaming machine,
The bus / signal line control means includes:
An I / O buffer for controlling the direction of the control signal and enhancing the driving capability;
An expected value setting circuit for setting a predetermined data value, signal pattern, etc .;
Compares the signal input from the external terminal with the output signal such as the predetermined data value and signal pattern set by the expected value setting circuit or each control signal that outputs the signal inside the chip to the external terminal, and does not match A mismatch detection circuit for detecting
A switching circuit that selects either the signal output to the external terminal or the output signal of the expected value setting circuit and sends it to the mismatch detection circuit;
A switching control circuit for controlling the output / switching signal of the switching circuit and the detection condition setting of the mismatch detection circuit;
The signal of the external terminal transmitted from the mismatch detection circuit is closed and a mismatch determination circuit for determining whether or not a mismatch, the mismatch determination circuit, if the signal is match, for the game machine control A gaming machine control chip characterized by stopping the CPU of the chip.

A bus / signal line control means having a function of checking the input / output of an external terminal by itself, a security function, and a gaming machine control chip incorporated in a gaming machine,
The bus / signal line control means includes:
An I / O buffer for controlling the direction of the control signal and strengthening the driving capability;
An expected value setting circuit for setting predetermined data values, signal patterns, and the like;
Compares the signal input from the external terminal with the output signal such as the predetermined data value and signal pattern set by the expected value setting circuit or each control signal that outputs the signal inside the chip to the external terminal, and does not match A mismatch detection circuit for detecting
A switching circuit that selects either the signal output to the external terminal or the output signal of the expected value setting circuit and sends it to the mismatch detection circuit;
A switching control circuit for controlling the output / switching signal of the switching circuit and the detection condition setting of the mismatch detection circuit;
Have a signal whether Urn line determination mismatch determination circuit not match the external terminal transmitted from the mismatch detection circuit, unless the signal match, the information of the external terminal is its inspected A gaming machine control chip characterized by notifying the outside as an abnormality detection signal .

A gaming machine control chip according to claim 1,
Each circuit constituting the bus / signal line control means is provided for each external terminal, and a mismatch detection signal specific to the external terminal is output from the mismatch detection circuit. Chip.

A gaming machine control chip according to claim 1,
One mismatch detection circuit is provided in common for all external terminals, and a single abnormality detection signal is output when a determination result becomes abnormal.

A gaming machine control chip according to claim 2,
Each circuit constituting the bus / signal line control means is provided for each external terminal, and a mismatch detection signal specific to the external terminal is output from the mismatch detection circuit. Chip.

A gaming machine control chip according to claim 2,
One mismatch detection circuit is provided in common for all external terminals, and a single abnormality detection signal is output when a determination result becomes abnormal.