JP4363012B2 - Manufacturing method of semiconductor device - Google Patents

Manufacturing method of semiconductor device Download PDF

Info

Publication number
JP4363012B2
JP4363012B2 JP2002255690A JP2002255690A JP4363012B2 JP 4363012 B2 JP4363012 B2 JP 4363012B2 JP 2002255690 A JP2002255690 A JP 2002255690A JP 2002255690 A JP2002255690 A JP 2002255690A JP 4363012 B2 JP4363012 B2 JP 4363012B2
Authority
JP
Japan
Prior art keywords
pattern
opening portion
hole
design
auxiliary
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002255690A
Other languages
Japanese (ja)
Other versions
JP2004095898A (en
Inventor
稔 菅原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2002255690A priority Critical patent/JP4363012B2/en
Publication of JP2004095898A publication Critical patent/JP2004095898A/en
Application granted granted Critical
Publication of JP4363012B2 publication Critical patent/JP4363012B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に、ランダムな配置のコンタクト・ホール及びビアホールを、微細なパターンピッチでかつ微細なサイズで形成されて微細化・集積化した半導体装置の製造方法に関する。
【0002】
【従来の技術】
電子デバイスの微細化と集積回路の高集積化が進み、半導体設計パターンの寸法は可視光の波長よりも短くなってきた。
具体的に、例えば、MOSトランジスタのゲート電極のゲート長はいわゆるディープサブミクロンの微細幅となっており、また、ウエハ基体上に塗布されたレジストを現像して形成される回路のコンタクト・ホール及びビアホールパターンは、ホール幅およびホール間ピッチの更なる縮小が要求されている。
【0003】
一方、半導体装置では、集積度の向上とともに、高速で大容量のデータを処理できるようにするために、例えばDRAMなどのメモリ素子とロジック素子を同一チップ上に同時に形成する、いわゆるメモリセルとロジック素子を混載することが近年行われている。このような半導体装置では、密なパターンと疎なパターンとを同一チップ上に形成する必要がある。例えば、トランジスタのコンタクト・ホールとビアホール部分に着目すると、メモリ素子のホールパターンが密集して規則正しく配置されているに対して、ロジック素子のホールパターンが比較的疎にランダムに配置されている。
ロジック素子或はロジックとメモリ素子が混載された半導体装置においては、以上のようなランダムな配置のコンタクト・ホールとビアホールを良好な解像度及びプロセス裕度をもって形成することが必要とされている。
【0004】
しかし、半導体装置の設計パターンの微細化により、最小ルールは加工装置又は技術の加工精度の限界に近付くと、回路パターンの加工精度が低下し、設計通りに回路パターンを加工することができなくなる。
例えば、上述したランダムな配置のホールを同一の設計幅でフォトマスクに形成し、当該フォトマスクを用いて露光とエッチングによってウエハ上に転写すると、ウエハ上に形成されるホールのサイズが異なるものとなってしまい、これにより、半導体装置の特性のばらつきを生じ、集積回路としての性能や歩留まりが低下する。
【0005】
加工精度低下の要因としては、例えば、プロセスの不安定性による線幅の変動や、フォトマスク上の線幅のばらつきや、パターン疎密への依存性によりフォトマスク上及び半導体基板上の線幅のばらつきなどが挙げられる。その内、パターン疎密依存性による線幅の変動の主な要因としては、例えば、フォトリソグラフィの際、露光装置の限界解像力に近くなるまで微細化されたマスクパターンをフォトレジスト膜等に露光転写すると、微細なパターンの相互に近接する微細領域で近接光同士が光干渉し、露光像が歪み、フォトマスクのマスクパターンを正確に転写することができない、いわゆる光近接効果(OPE:Optical Proximity Effect)や、エッチングの際、薄膜側面のエッチング(サイドエッチング)や薄膜下方からのエッチング(アンダーカット)や、反応生成物等の堆積物などにより、マスクパターンを忠実に半導体基板上の薄膜に転写することができない、いわゆる、エッチング変換差などがある。しかも、光近接効果とエッチング変換差の影響はパターン疎密依存性により変化する。
【0006】
さらに、コンタクト・ホール又はビアホールのような段差のあるパターンを形成するには、解像度だけではなく、焦点深度の確保も重要である。
フォトリソグラフィの光の波長をλ、フォトリソグラフィの投影光学系の開口数を(NA)とすると、露光装置の解像度Rは、k・λ/(NA)で、焦点深度DOF(Depth of Focus)は、k・λ/(NA)で決定される。ここで、比例係数k、kは、光源の形状、レジストの感光性、レジストプロセスの特性、マスクパターンを通過した光の特性、対物レンズの瞳関数など、フォトリソグラフィ光学系、即ち、露光装置の特性に依存している。現在、k=0.5、k=0.5程度まで達成されている。
解像度Rと焦点深度DOFの定義から分かるように、短波長化、高開口数化で解像度が向上するが、同時に、焦点深度DOFが(NA)の2乗に比例して急激に低下する。したがって、従来からは、コンタクト・ホール又はビアホールのような段差のあるパターンを形成する時に、いかに解像度と焦点深度両方を確保できるかについて研究されてきた。
従来は、幅とピッチが微細化され、かつランダムな配置のコンタクト・ホールとビアホールを形成するためには、位相シフトマスクと2光束照明法を用いて、リソグラフィの解像度Rと焦点深度DOFを改善して、より微細なホールを形成する。また、以上の手法に光近接効果補正を付加し、ランダムなホールパターンを形成する。
【0007】
位相シフトマスクは、透明な薄膜(位相シフタ)をマスク上に設けて、光線の伝播速度を遅らせることによって、光の位相を変えられるフォトマスクである。位相シフトマスク用いれば、シフタを通過して位相が変わった光とシフタを通過せずに位相が変わっていない光との干渉を利用して、焦点深度を深くしながらフォトリソグラフィの解像度を向上させるので、ホールパターンの転写露光に適用できる。
【0008】
また、2光束照明法は、変形照明とも呼ばれる技術であり、マスク又はレティクル(以下、レティクルと総称する)を照明する光のレティクルへの入射角度を制限し、これによって、微細パターンに対する焦点深度を確保することができる。
フォトリソグラフィにおいて、垂直にレティクルに照射する光について、レティクル面で微細のパターンによる0次、±1次、±2次…の回折光がリソグラフィの投影光学系の瞳に照射する。2次以降の回折光が瞳によりカットされるように設定すれば、ウエハ上に0次、±1次回折光の干渉によって像が形成され、いわゆる3光束干渉である。
斜めにレティクルを照明する光の場合は、+1次、−1次のいずれかが瞳によってカットされて、2光束干渉によって像が形成され、いわゆる2光束干渉である。2光束干渉による解像度が3光束干渉の方より高い。また、2光束干渉の方が、ウエハ面上への波面の収束角度が小さいため、得られる焦点深度DOFも大きい。
実際に変形照明法を用いる時には、光源の中央部を遮蔽し、レティクルへの入射角度を制限することにより、3光束干渉による像成分を減少し、軸外照明による2光束干渉成分を多くする。これによって、微細パターンに対する焦点深度を確保しなら、解像度を改善し、ホールパターンの転写露光に適用できる。
【0009】
また、以上の方法で、レティクル上で、隣接するパターンが非常に接近した場合、前述した光近接効果(OPE)が生じる。特に、密なパターンほど光近接効果が顕著に現れ、線幅が細くなる。
光近接効果を抑制して、レティクルパターンを正確にレジスト膜に転写するために、光近接効果補正(OPC:Optical Proximity Correction)が行われている。具体的に、光近接効果を見込んで、レティクル上にホールパターンのサイズを拡大又は縮小などの補正をあらかじめ加え、そして、レジスト膜に露光転写することによって、密なパターンと疎なパターンとで、ほぼ同一の寸法のホールを得られる。個々のホールに対して補正するので、ランダムなパターンでも、形成できる。
光近接効果補正を施すために、レティクルパターンに対する補正の量は、回路パターンの露光工程毎に、実験等によってあらかじめ定める必要がある。
【0010】
従来は、以上の手法を組み合わせて、ランダムに配置された、微細な幅とピッチのホールを形成していた。
しかしながら、上述した従来の方法は、次のような欠点がある。
まず、ホールパターンのレイアウトがランダムである場合、所望のホールサイズを得るために光近接効果を行なうことが有効であるが、レティクル上のホールサイズを縮小又は拡大して補正された箇所は、補正された各々の箇所では焦点深度が変わる。
例えば、ウエハ上に、0.30μmのサイズのホールを形成するために、レティクル上では等倍換算で0.28μm(実際は4倍マスクの場合は1.12μm、5倍マスクの場合は1.4μmとなる)のサイズが好適である。この時、NA=0.55、σ=0.60(σ:開口比、或は、コヒーレンスファクタ、即ち、照明光学系の開口数と投影光学系の開口数との比)の露光光学条件で、レジスト膜厚1.12μmの場合、焦点深度DOFは0.6μmとなる。しかし、光近接効果補正のために、レティクル上のホールのサイズは0.26μm、若しくは、0.30μmに補正された場合は、焦点深度DOFが0.4μm程度になり、小さくなっている。これによって、プロセス余裕度が小さくなる場合がある。
【0011】
また、光透過部と半遮光部とを備えたハーフトーン位相シフトレティクルがランダムに配置された微細なホールパターンの形成に使われていた。このような位相シフトレティクルを用いて、微細かつ密なパターンを形成する場合は、光近接効果により、光透過部による光ピークの間に、ないことが望ましいピーク(サブピーク)が発生してしまう。これはハーフトーン位相シフトレティクルの実用化の大きな障害となっている。
ハーフトーン位相シフトレティクルを用いる場合は、サブピークによる影響を小さくするために、光源の形状を輪帯状に変形した輪帯照明が公知に用いられている。しかし、輪帯照明とハーフトーン位相シフトレティクルを用いて微細ホールを形成する場合は、照明系の輪帯比が、ホールパターンの線幅に整合するように微調整が必要であり、パターンレイアウトによって、わずかなデフォーカスでホールが形成されなくなることがある。例えば、図27に示すように、0.30μmのホールをハーフトーン位相シフトレティクルを用いて露光転写した場合に、ベストフォーカス条件と0.2μmデフォーカスした条件を比較すると、ベストフォーカス条件ではホールが良好に形成されているが、デフォーカス条件では潰れているホールがある。
【0012】
また、レベンソン位相シフトレティクルを用いる場合には、レティクルの隣り合った開口部からの回折光の位相は180゜変化しているので、ランダムなホール配置において、同位相とならざるを得ない矛盾箇所が数多く発生し、即ち、位相不整合が生じる。位相不整合を避けるために、1回の露光にレティクルを複数枚用いる必要がある。また、パターン配置において、孤立ホールにおいてはレベンソン位相シフト法を用いることができない欠点がある。
【0013】
また、2光束照明を用いる場合は、ランダムな配置は、2光束照明に適したレイアウトと適さないレイアウトが混在する。したがって、プロセス余裕度の増大するホールレイアウトと減少するレイアウトが混在する。
具体的に、2光束照明は比較的規則正しいパターンに適している。周期性を持つ規則正しいパターンについては、回折光が特定の方向に発生することから、レティクルを照明する光のレティクルへの入射角度を制限し、2光束照明により、微細パターンに対する焦点深度を確保することができる。このような比較的規則正しいパターンとしては、例えば、局所的に(例えば数十μmの範囲で)密集度が比較的大きく、かつ周期性を持つレイアウトや、大きなエリアで規則正しい“島”がランダムに分布している場合や、レイアウトエリアは任意で良く、かつ、格子点上にホールが置かれてはいないが、密集度が極めて大きいレイアウトなどの場合のパターンである。
【0014】
これに対して、孤立或はランダムなパターンでは、回折光は特定の方向にのみ発生するものではないため、変形照明の技術を利用しても焦点深度が増大しない。コンタクト・ホールのようなホールパターンはこのようなパターンの代表例である。
図28は、局所的に密な領域と疎な領域が混在しているパターンにおいて、0.30μmのホールを通常レティクルを用いて露光転写した例を示す。ベストフォーカス条件と0.2μmデフォーカスした条件を比較すると、ベストフォーカス条件ではホールが良好に形成されているが、デフォーカス条件では幅が著しく異なっている。
【0015】
【発明が解決しようとする課題】
したがって、ランダムに配置された微細な幅とピッチを有するホールパターンを形成する場合は、上述した従来の技術を用いる場合は、光近接効果補正をする場合、製造方法が複雑の上に、光近接効果補正後に、焦点深度が場所によって変化し、プロセス余裕度をレイアウトによって確保できず、また、ハーフトーン位相シフトレティクルと輪帯照明を使用すると、レイアウトによっては焦点深度が小さくなり、プロセス余裕度が小さい、また、2光束照明では通常レティクルを用いて焦点深度が小さく、プロセス余裕度がないなどの欠点がある。
【0016】
本発明は、上記の課題を鑑みてなされ、その目的は、ホール間ピッチが小さくなってもホール幅の縮小を達成でき、かつ十分なプロセス余裕度を具備する半導体製造装置の製造方法を提供することにある。
【0017】
【課題を解決するための手段】
本発明の第1の観点の半導体装置の製造方法は、下層配線層上の絶縁膜に複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)がランダムに配置された半導体装置の製造方法であって、前記複数のホールの設計パターン及び前記下層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、前記下層配線層上の絶縁膜上に、ホール用エッチングマスク膜を形成する工程と、前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に、前記補助パターンを転写する工程と、前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程と、前記ホール形成工程で形成されたホールに導電性物質を埋め込み、前記下層配線層と接続する工程を有する。
【0018】
前記補助パターンにおいて、パターンの幅は前記ビアホール又はコンタクト・ホールの設計幅以上である。また、前記補助パターンはスリットパターンである。
【0019】
前記補助パターンデータ生成工程は、前記複数のホールの設計パターン上に、ホール形成領域を抽出する第1の工程と、前記下層配線層の配線パターン上に、配線形成領域を抽出する第2の工程と、前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程とを有する。
【0020】
前記第1の工程は、前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第3の工程と、前記第3の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第4の工程と、前記第4の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
【0021】
或は、前記第1の工程は、前記複数のホールの設計パターンを反転する第5の工程と、前記第5の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第6の工程と、前記第6の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
前記第2の工程は、前記下層配線層の配線パターンを反転する工程と、前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程をさらに有する。
【0022】
本発明の第2の観点の半導体装置の製造方法は、下層配線層と上層配線層の間の絶縁膜に複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)がランダムに配置された半導体装置の製造方法であって、前記複数のホールの設計パターン及び前記上層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、前記下層配線層上の絶縁膜上に、上層配線層用エッチングマスク膜を形成する工程と、前記上層配線層用エッチングマスク膜に、前記上層配線層の配線溝パターンを転写する工程と、前記絶縁膜上に、前記上層配線層の配線溝パターンが転写された前記上層配線層用エッチングマスク膜を覆うように、ホール用エッチングマスク膜を形成する工程と、前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に前記補助パターンを転写する工程と、前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程とを有する。
【0023】
前記補助パターンのパターン幅は、前記ビアホール又はコンタクト・ホールの設計幅より以上である。また、前記補助パターンはスリットパターンである。
【0024】
前記ホール形成工程の後に、前記ホール用エッチングマスク膜を除去する工程と、前記ホール用エッチングマスク膜を除去した後、前記上層配線層の配線溝のパターンが転写された前記上層配線層用エッチングマスク膜をエッチングマスクとして、前記絶縁膜をエッチングし、前記上層配線層の配線溝を形成し、該配線溝の形成と共に、前記下層配線層に達する複数のホールを形成する工程と、形成された前記配線溝と複数のホールに導電性物質を埋め込み、前記下層配線層と接続する工程と、前記導電性物質を平坦化する工程と、前記上層配線層用エッチングマスク膜を除去する工程とを有する。
【0025】
前記補助パターンデータ生成工程は、前記複数のホールの設計パターン上に、ホール形成領域を抽出する第1の工程と、前記上層配線層の配線パターン上に、配線形成領域を抽出する第2の工程と、前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程とを有する。
【0026】
前記第1の工程は、前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第3の工程と、前記第3の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第4の工程と、前記第4の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
【0027】
或は、前記第1の工程は、前記複数のホールの設計パターンを反転する第5の工程と、前記第5の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第6の工程と、前記第6の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
前記第2の工程は、前記上層配線層の配線パターンを反転する工程と、前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程をさらに有する。
【0028】
上記の本発明の第1の観点の半導体装置の製造方法によれば、配線層の上にランダムに配置された微細なホールパターンを形成する場合に、該ランダムな微細ホールパターンを直接に形成せず、該所望のホールの幅より大きい線幅を有し、かつ該所望のホールパターンを完全に含んだ補助パターン、及び所望のホールパターンと同じ幅と設計ピッチのホールによる構成された規則正しい密集ホールパターンを順次半導体基板上に転写することによって、所望の微細なランダムなホールパターンが得られる。
【0029】
具体的には、ホールを形成する時にエッチングマスク膜として機能する膜をあらかじめ形成し、その膜に、上記補助パターンを転写する。該補助パターンが所望のホールパターンを完全に含んでいるので、上記補助パターンを転写した後に、エッチングマスク膜上に形成された開口部に所望のホールパターンを形成することになる。
続いて、絶縁膜に上記密集ホールパターンを転写する。その時に、該エッチングマスク膜はエッチングストッパとして機能し、上記密集ホールパターンは、エッチングマスク膜上の上記補助パターンの開口部だけに転写され、開口部以外の領域でのエッチングは、該エッチングマスク膜によって阻止されて、不必要なホールが形成されず、所望なホールだけ形成される。
【0030】
既に述べたように、半導体基板上に上記補助パターンと上記密集ホールパターンを順次転写することによって所望のホールパターンが形成されるようになるために、上記補助パターンと上記密集ホールパターンの図形論理和(OR)演算の結果は所望のホールパターンとなることが必須である、そのために、上記補助パターンは上記配線層の配線パターンと所望のホールパターンに基づいて、上記補助パターンと上記密集ホールパターンの図形論理和(OR)演算の結果は所望のホールパターンとなるように作製される。
【0031】
また、本発明の第2の観点の半導体装置の製造方法によれば、下層配線層と上層配線層の間に、ランダムに配置された微細なホールパターンを形成する場合は、本発明の第1の観点と同じ、該ランダムな微細ホールパターンを直接に形成せず、上層配線層の配線溝パターン、該所望のホールの幅より大きい線幅を有し、かつ該所望のホールパターンを完全に含んだ補助パターン、及び所望のホールパターンと同じ幅と設計ピッチのホールによる構成された規則正しい密集ホールパターンを順次半導体基板上に転写することによって、所望の微細なランダムなホールパターンを得る。
ただし、微細なランダムなホールパターンを形成した後は、上層配線層が形成されるので、エッチングによりホールパターンを形成する時に、配線溝間の絶縁膜を除去されないように保護する必要がある。そのため、上層配線溝の溝間絶縁膜を保護するエッチングマスク膜を、前記ホール形成用のエッチングマスク膜に先立って形成する必要がある。所望のホールパターンと上層配線溝パターンを形成した後に、該上層配線層用のエッチングマスク膜を除去する。
【0032】
また、前記補助パターンを生成するために、まず、所望のホールパターン上に全部のホールを形成する領域を図形演算によって抽出し、そして、下層(又は上層)配線層の配線パターン上に、配線形成領域を抽出する。続いて、該ホール形成領域のパターンと配線形成領域のパターンを適切に拡大サイジング処理し、そして、両者の図形論理和の演算を行ない、前記補助パターンを作製できる。
【0033】
したがって、本発明によれば、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写し、密集ホールパターンを転写する時に補助パターンをエッチングマスクとして機能させることによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンが得られる。
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅の縮小を達成し、かつピッチを容易に縮めることができ、ランダムな微細なホールのパターンを形成できる。また、パターン幅の大きい補助パターンを転写するので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正は必要でない。したがって、光近接効果補正によりレティクル上のホールのサイズを縮小又は拡大することはなく、プロセス余裕度が高く、製造プロセスが簡単である。
【0034】
【発明の実施の形態】
以下、本発明の製造方法の実施の形態について、添付の図面を参照して述べる。
第1の実施形態
本実施形態では、コンタクト・ホール、又は、ビアホールを形成するための補助レティクルのパターンデータを生成する方法の一例を説明する。
補助ティクルパターンとしては、パターン幅が所望のホールパターンの幅より大きく、かつ、所望のホールパターンを完全に含むものが必要である。このような補助ティクルパターンによって、所望のホールパターンを形成する領域を大きめにカーバし、その領域を確保する。したがって、補助レティクルパターンは、所望の全てのホールを形成すべき箇所を含む“ホール形成領域”に関連する。
しかし、前述したように、補助パターンを転写した後に、所望ホールパターンの幅及びピッチを有する密集ホールパターンを転写することによって、所望のホールパターンを形成するためには、補助パターンは密集ホールパターンとの図形論理和(OR)演算の結果は、所望のホールパターンとなることが必須である。言い換えれば、所望ホールパターンにとって、密集ホールパターンには多数の不必要なホールがあるので、密集ホールパターン上の不必要なホールは転写されないように補助パターンはそれらをブロックするようになる必要がある。そうでなければ、ウエハ上に不必要なホールが形成されてしまう。
【0035】
補助レティクルのパターンの幅が所望ホールの幅より適切な大きさにし、また、所望パターンのホールと接続する配線層の配線パターンを用いれば、以上の条件を満たす補助レティクルのパターンを形成できる。
配線層に、多数のスリット状の配線パターン(又は、配線溝)が配置されている。各スリット状の配線パターンの両端に、2つのビアホールが配線層上の絶縁層に形成され、スリット配線パターンの両端と接続する。或は、各スリットパターンの両端より内側の絶縁層に、接続ホールは形成されて、スリットパターンと接続する。
スリットパターンの間に絶縁物によって絶縁されているので、ホールを形成しない、逆に言えば、ホールは配線パターンの内部領域に形成される。
したがって、所望の全てのホールの形成領域を大きめに抽出し、そして、配線パターンから配線領域を抽出して、それを利用して、ホール形成領域から配線パターンの外部領域のホールを排除し、目標の補助パターンが得られる。
【0036】
次は、図1〜図9を参照して、補助レティクルパターンデータを生成する方法について述べる。
次に述べる具体例において、ウエハ上の単位で配線パターン間ピッチ(半導体装置の設計ピッチ)を0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールであるとし、設計最小グリッドサイズを0.01μmとする。
【0037】
ステップ1〜ステップ6までは、所望のホールパターンについての処理を説明する。
ステップ1:
図1に示すように、パターンAが所望のホールパターンの一部であり、以降の処理は示されたパターンAの境界内部に限定する。
まず、パターンAにしたがって、ホールを形成すべき箇所を開口し、設計ホールパターン(データ)を準備する。パターンAにおいて、白のドットパターンは開口されたホールであり、ホール幅dは0.20μm、ピッチpは0.40μmであり、設計ルールとなっている。
【0038】
ステップ2:
図1に示すように、パターンAを反転し、パターンBを得る。
【0039】
ステップ3:
図2に示すように、パターンBと密集ホールパターンCとを図形OR(論理和)演算を行ない、パターンDを得る。
密集ホールパターンCにおいて、ホール幅は0.20μm、ホールピッチは0.40μmであり、パターンAと同じである。このようなホールは2次元的に周期的に繰り返して、密集ホールパターンCを構成する。
図形OR(論理和)演算では、黒のドットパターンと黒のドットパターンのORは黒、黒のドットパターンと白のドットパターンのORは黒、白のドットパターンと白のドットパターンのORは白となる。
【0040】
ステップ4:
図3に示すように、パターンDを反転し、パターンEを得る。
【0041】
ステップ5:
図4に示すように、パターンEを2倍拡大サイジングし、パターンFを得る。具体的に、図4のパターンEで示されたように、パターンEの各ドットの各辺の長さは0.20μmであり、各辺を外側に平行に移動させながら、両端を延長させ、0.40μmになるまで続く。これによって、パターンEで隣接するドットは互いに接合し、パターンの最小線幅は0.40μmになる。
【0042】
ステップ6:
図5に示すように、パターンFに最小線幅が0.24μmになるように縮小サイジングを行ない、パターンGを得る。具体的に、パターンFでの各黒いパターンの各辺を内側に平行に0.08μm移動させながら、各辺の長さの両端を縮める。
パターンGの白の部分は広めのホール形成領域である。パターンGとパターンAを比較すれば、パターンAで開口された全てのホールはパターンGの白の部分に含まれていることが分かる。
ここで、パターンGとパターンCの図形ORすれば、パターンAが得られる。即ち、パターンGを転写した後にパターンCを転写すれば、所望のホールパターン(パターンA)が得られる。しかし、一般的には、パターンAのホールが接続する配線パターン若しくは配線溝パターンを利用して、パターンGのホール形成領域をさらに限定することができる。
【0043】
ステップ7〜ステップ9までは、配線パターン若しくは配線溝パターンについての処理を説明する。
ステップ7:
図6に示すように、配線パターン若しくは配線溝パターンHを0.24μmに拡大サイジングしたパターンJを得る。即ち、パターンHにおいて、最小線幅が0.20μmである各スリットパターンの各辺を外側に平行に0.02μm移動させながら、両端を延長させる。これによって、パターンHの各スリットパターンは、最小線幅がパターンGと同じである。
【0044】
ステップ8:
図7に示すように、パターンJを反転し、パターンKを得る。パターンKの黒部分はスリット状の配線パターンの間のホールが形成されない領域である。
【0045】
ステップ9:
図8に示すように、パターンKとパターンGを図形OR演算により、パターンLを得る。
パターンLがホールを形成する領域確保する補助レティクルパターンデータとして用いられる。
パターンLはスリットパターンから構成されている。パターンGとパターンKの線幅は、所望のパターンAのホール幅(0.20μm)より0.24μmに拡大されたので、パターンLのスリットパターンは、所望のホールパターンよりホール開口面積が大きい。これによって、パターンLのスリットパターンと配線パターンとの位置ずれがある程度生じても支障がなく、プロセス余裕度が高い。
パターンLを構成するスリットパターンにおいては、境界部の2つの0.24μm×0.16μmのスリットパターンを除いて、各スリットパターンのサイズは0.24μm×0.40μm、0.24μm×0.56μm、0.24μm×0.64μmとなっており、スリットパターンの最小幅は0.24μmであり、パターンAのホール幅0.20μmより大きい。
なお、スリットパターン間の最小間隔は0.16μmである。
【0046】
ステップ10:
前述したように、補助レティクルパターンであるパターンLを転写した後に、密集ホールパターンであるパターンCを転写するとともに所望のホールパターンであるパターンAが形成されるためには、パターンLとパターンCの図形OR演算の結果は、パターンAとなることが必須である。したがって、ステップ10では、図9に示すように、パターンCとパターンLを図形OR演算し、パターンAが得られることを検証できる。
【0047】
本実施形態によれば、得られた所望のホールパターンとそれと接続する配線パターン或は溝パターンを用いて補助パターンが得られ、該補助パターンと密集ホールパターンと図形OR演算の結果は所望のホールパターンとなるので、補助パターンを転写した後に、密集ホールパターンを転写すれば所望のホールパターンを形成することができる。したがって、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写し、密集ホールパターンを転写する時に補助パターンをエッチングマスクとして機能させることによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンが得られる。また、補助パターンのパターン幅は大きめにしたので、プロセス余裕度が高い。
【0048】
第2の実施形態
本実施形態では、図10〜図15を参照して、コンタクト・ホール、又は、ビアホールを形成するための補助レティクルのパターンデータを生成する方法のもう一例を説明する。
第1の実施形態と同じ、次に述べる具体例において、ウエハ上の単位で配線パターン間ピッチ(半導体装置の設計ピッチ)を0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールであるとし、設計最小グリッドサイズを0.01μmとする。
【0049】
ステップ1:
図10に示すように、パターンAが所望のホールパターンの一部である。
まず、パターンAにしたがって、ホールを形成すべき箇所を開口し、設計ホールパターン(データ)を準備する。パターンAにおいて、白のドットパターンは開口されたホールであり、ホール幅dは0.20μm、ピッチpは0.40μmである。
【0050】
ステップ2:
図10に示すように、パターンAを反転し、パターンBを得る。
【0051】
ステップ3:
図11に示すように、パターンBを2倍拡大サイジングし、パターンMを得る。具体的に、パターンBの各ドットパターンの各辺を外側に平行に移動させながら、両端を延長させ、各辺は0.40μmになるまで続く。これによって、パターンBで隣り合うドットパターンが互いに接合し、パターンの最小線幅は0.40μmになる。
【0052】
ステップ4:
図12に示すように、パターンMを反転し、パターンNを得る。
【0053】
ステップ5:
図13に示すように、パターンNに最小線幅が0.24μmになるように縮小サイジングを行ない、パターンOを得る。具体的に、パターンNでの黒いパターンの各辺を内側に平行に0.08μm移動させながら、各辺の長さの両端を縮める。
得られたパターンOの白い部分は広めのホール形成領域である。パターンOとパターンAを比較すれば、パターンAで開口された全てのホールはパターンOの白い部分に含まれていることが分かる。
第1の実施形態のパターンGと比較すれば、パターンOとパターンGは右辺と下辺だけ違っていることが分かる。したがって、パターンOはパターンGと同じ効果を有する。
【0054】
次は、パターンAのホールが接続する配線パターン若しくは配線溝パターンを用いて、パターンOのホール形成領域をさらに限定することができる。
配線パターン若しくは配線溝パターンの処理方法は第1の実施形態と同様である。即ち、配線パターン若しくは配線溝パターンHを0.24μmに拡大サイジングしたパターンJを得、そして、パターンJを反転し、パターンKを得る。
【0055】
ステップ6:
図14に示すように、パターンKとパターンOを図形OR演算により、パターンPを得る。
パターンPがホールを形成する領域確保する補助レティクルパターンデータとして用いられる。
第1の実施形態のパターンLと比較すれば、パターンPとパターンLはほぼ同じであり、したがって、パターンPはパターンLと同じ性質と効果を有する。
即ち、パターンPはスリットパターンから構成されている。パターンPの線幅は、所望のパターンAのホール幅(0.20μm)より0.24μmに拡大されたので、パターンPのスリットパターンは、所望のホールパターンよりホール開口面積が大きい。これによって、パターンPのスリットパターンと配線パターンとの位置ずれがある程度生じても支障がなく、プロセス余裕度が高い。
パターンPにおいては、スリットパターンの最小幅は0.24μmであり、パターンAのホール幅0.20μmより大きい。スリットパターン間の最小間隔は0.16μmである。
【0056】
ステップ7:
第1の実施形態と同じように、図15に示すように、パターンCとパターンPを図形OR演算し、パターンAが得られることを検証できる。
【0057】
本実施形態は、第1の実施形態と同じ効果を有する。
【0058】
第3の実施形態
本実施形態は、半導体装置の製造に本発明を具体的に適用した例を述べる。具体的に、所定のパターンを有する配線層の上に、該配線層と接続する所望のホールパターンを形成する。
前述した実施形態と同様に、本実施形態では、ウエハ上の単位で配線パターン間ピッチを0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールを例にする。
本実施形態の半導体装置は、図16に示すように、あらかじめ下層のAlCu配線1があり、かつ酸化シリコン(SiO)からなる層間絶縁膜2が形成されている基体がある。AlCu配線層1はパターンHのような配線パターンを有し、本実施形態では、層間絶縁膜2にパターンAのような微細なランダムなホールパターンを形成する方法を説明する。なお、図16(及び図17、18、図19)に示されたAlCu配線層1は、図16(a)においてパターンH上の破線を沿った断面に対応する。
本発明において、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いない。その代わりに、例えばパターンLからなる補助レティクルパターンをエッチングマスク膜に転写し、そして、該エッチングマスクをエッチングストッパとして、パターンCからなる密集ホールパターンを順次層間絶縁膜2に転写することによって、微細なランダムなホールパターンAを形成する。
【0059】
まずは、図16(a)に示すように、層間絶縁膜2の上にアモルファス・シリコン膜3(amorphous Si: a−Si)を50nmの厚さにCVD(Chemical Vapor deposition)法により形成する。アモルファス・シリコン膜3は、密集ホールパターンCを転写する時に、不必要なホールを形成しないためにエッチングマスクとして用いられるものである。
【0060】
次に、図16(b)に示すように、アモルファス・シリコン膜3の上に、補助パターンLを転写するためのレジスト4を塗布する。レジスト4としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図16(b)において、右側のパターンL上に破線を沿った断面のスリットパターンを転写する。図16(b)の左側の半導体基体の断面図に、破線と矢印は、パターンLに対応してレジスト4に露光すべき部分を示している。
【0061】
次に、図17(a)に示すように、補助パターンLをレティクルとして用いて、レジスト4を露光現像し、右のパターンL上に破線を沿った断面のパターンに対応してレジスト4に開口をする。
ここで、補助パターンとして機能し、パターンLを有するレティクルには、クロムからなる通常レティクルを用いる。また、KrFエキシマレーザーを用いた露光機を用いて、NA=0.60の通常照明を用いて露光を行なう。
【0062】
次に、図17(b)に示すように、レジスト4をエッチングマスクとしてアモルファス・シリコン膜3をエッチングし、図17(a)の右側のパターンL上に破線を沿った断面のパターンに対応してアモルファス・シリコン膜3に開口する。そして、レジスト4を除去する。
【0063】
次に、図17(c)において、有機材料からなる反射防止膜を塗布(図示せず)する。そして、パターンAを転写するためのレジスト5を塗布する。レジスト5としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図17(c)において、右側のパターンAに破線を沿った断面のパターンを転写する。図17(c)の左側の半導体基体の断面図に、破線と矢印で右のパターンAに対応してレジスト5に露光すべき部分を示している。
【0064】
次に、図18(a)に示すように、密集ホールパターンCをレティクルとして用いて、レジスト5を露光現像し、右のパターンCに破線を沿った断面のパターンをレジスト5に形成する。
密集ホールパターンCを構成するホールは、ホール幅が0.20μm、ホールピッチが0.40μmであり、パターンAと同じである。このようなホールは2次元的に周期的に繰り返してパターンCを構成する。
ここで、密集ホールパターンを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。露光はKr−Fエキシマレーザーを用いた露光機を用いて、NA=0.60の1/2輪帯照明条件で行ない、サブピークによる不要なパターンが転写されないようにしている。
前述したように、本発明において、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いない。その代わりに、補助パターンをアモルファス・シリコン膜3に転写した後に、密集ホールパターンCを層間絶縁膜2に転写する。
図18(a)に示すように、パターンCに微細なホールが微細なピッチで密集しているので、パターンAにあるホール(矢印と破線で示されている部分)より多くの不必要な開口がレジスト5に形成されている。
【0065】
次に、図18(b)に示すように、レジスト5及び反射防止膜(不図示)をエッチングマスクとして層間絶縁膜3をエッチングし、層間絶縁膜3にホールを形成する。そして、レジスト5を除去する。
図18(a)に示された工程では、不必要な開口も同時にレジスト5に形成されたが、あらかじめ形成されたアモルファス・シリコン膜3がこれら不必要な開口を通して層間絶縁層12へのエッチングをブロックし、不必要なホールが層間絶縁層2に形成されることはない。
【0066】
次に、図19(a)に示すように、レジスト5除去後、タングステン6をCVDで埋め込み下地AlCu配線1と接続する。
続いて、不要なタングステン6をCMP(Chemical Mechanical Polishing:化学的機械研磨)法で除去する。このときアモルファス・シリコンも同時に除去される。
ここで、配線パターンがパターンHとなっているAlCu配線層1と接続するパターンAのような微細なランダムなホールパターンを形成した。
【0067】
本実施形態においては、図17(a)に示された工程で通常レティクルと通常照明の組み合わせを用いたが、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせでももちろん良好にパターンを形成することができる。
また、図18(a)に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、これに限らずレベンソン位相シフトと通常照明の組み合わせでも良好なホールパターンを形成できる。また、通常レティクルと4つ穴照明の組み合わせでも良好なホールパターンを形成できる。
さらに、ArFエキシマレーザーを用いた場合には、図17(a)、図18(a)に示された工程において、通常レティクルと通常照明の組み合わせでも良好なホールパターンが形成できる。
【0068】
本実施形態によれば、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いる必要がない。その代わりに、例えばパターンLからなる補助レティクルパターンとパターンCからなる密集ホールパターンを順次転写し、密集ホールパターンを転写する時に、補助レティクルパターンの転写されたエッチングマスクをエッチングストッパとして用いれば、微細なランダムなホールパターンを形成する。
このように、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写することによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンを形成できる。
【0069】
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅の縮小を達成しやすく、かつピッチを容易に縮められる。また、補助パターンのパターン幅が大きいので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正が不要であり、レティクル上にホールのサイズを縮小又は拡大することはなく、プロセス余裕度を損なうことがなく、製造プロセスが簡単である。
また、補助パターンと密集ホールパターンを容易に形成できるので、その形成工程に適用なレジスト材料と照明方法を選択する余地があり、プロセス余裕度を向上させることができる。例えば、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせ、レベンソン位相シフトレティクルと4つ穴の2光束照明の組み合わせなどが可能である。
【0070】
第4の実施形態
本実施形態は、所定のパターンの下層配線層と上層配線層の間に、ランダムに配置された微細なホールパターンを有する半導体装置を形成する方法を示す。前述した実施形態と同様に、本実施形態では、ウエハ上の単位で配線パターン間ピッチを0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールを例にする。
本実施形態の半導体装置は、図20に示すように、あらかじめ下層のCu配線11があり、かつ酸化シリコン(SiO)からなる層間絶縁膜12が形成されている基体がある。本実施形態では、層間絶縁膜12にパターンAのような微細なランダムなホールパターンを形成し、さらに、それらホールを通してCu配線11と接続する上層配線層を層間絶縁膜12に形成する方法を説明する。該上層配線層の配線溝パターンはパターンHである。即ち、本実施の形態例は、いわゆるデュアルダマシン法で多層配線を形成する場合のホールと配線溝の形成方法の例である。
【0071】
第3の実施形態と同様に、本実施形態では、パターンAのような微細なランダムなホールパターンとパターンHのような配線溝パターンを有する上層配線層を形成するには、直接にパターンAを用いない。その代わりに、層間絶縁層12に配線溝用エッチングマスク膜を形成し、そして、配線溝パターンとなるパターンHをその膜に転写し、続いて、ホール用エッチングマスクを層間絶縁層12に形成し、そして、例えばパターンLからなる補助レティクルパターンをその膜に転写し、最後に、以上のエッチングマスクを用いて、パターンCからなる密集ホールパターンを層間絶縁膜12に転写することによって、微細なランダムなホールパターン及びそれらホールを通して下層配線層と接続する上層配線層を形成する。
最後に上層配線層を形成するので、エッチングによりホールパターンを形成する時に、配線溝間の絶縁膜を除去されないように保護する必要がある。そのため、上層の配線溝の間の絶縁膜を保護する膜を、エッチングを行なう前に形成し、所望のホールパターンと上層配線溝パターンを形成した後に除去する。
【0072】
まず、図20(a)に示すように、下層配線層11上の層間絶縁膜12の上に、窒化シリコン膜(SiN)13を50nmの厚さにCVD法で形成する。窒化シリコン膜13は、上層の配線溝を形成するためのエッチングマスクとして用いられる。
次に、図20(b)に示すように、窒化シリコン膜13上に、配線溝パターンHを転写するためのレジスト14を塗布する。レジスト14としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図20(b)においては、右側のパターンHに破線を沿った断面の溝パターンを転写する。図20(b)の左側の半導体基体の断面図での破線と矢印は、右図の断面パターンに対応する配線溝を形成するために、レジスト14に露光すべき領域を示している。配線溝パターンHでは、黒いパターンは溝を形成する部分である。
なお、図20に示された半導体基体の断面図は、図20(b)の右側のパターン図の破線を沿った断面に対応する。
【0073】
次に、図21(a)に示すように、配線溝パターンHをレティクルとして用いて、レジスト14を露光現像し、レジスト14の配線溝に対応する部分を除去する。
ここで、配線溝パターンとして機能し、パターンHを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。また、KrFエキシマレーザーを用いた露光機を用いて、NA=0.60の1/2輪帯照明を用いて露光を行なう。
【0074】
次に、図21(b)に示すように、レジスト14をエッチングマスクとして窒化シリコン膜13をエッチングし、図21(a)の右側のパターンH上に破線を沿った断面の配線溝パターンに対応して、窒化シリコン膜13に開口する。そして、レジスト14を除去する。
【0075】
次に、図22(a)に示すように、層間絶縁膜12の上に、エッチングされた窒化シリコン膜13を覆うように、アモルファス・シリコン膜15を50nmの厚さにCVD法により形成する。アモルファス・シリコン膜15は、密集ホールパターンCを転写する時に、不必要なホールを形成しないためにエッチングマスクとして用いられるものである。
【0076】
次に、図22(b)に示すように、アモルファス・シリコン膜15の上に、補助パターンLを転写するためのレジスト16を塗布する。レジスト16としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図22(b)において、右側のパターンL上に破線を沿った断面のスリットパターンを転写する。図22(b)の左側の半導体基体の断面図に、破線と矢印は、パターンLに従ってレジスト16に露光すべき部分を示している。
【0077】
次に、図23(a)に示すように、補助パターンLをレティクルとして用いて、レジスト16を露光現像し、右のパターンL上に破線を沿った断面のパターンに対応してレジスト16に開口をする。
ここで、補助パターンとして機能し、パターンLを有するレティクルには、クロムからなる通常レティクルを用いる。また、KrFエキシマレーザーを用いた露光機を用いて、NA=0.60の通常照明を用いて露光を行なう。
【0078】
次に、図23(b)に示すように、レジスト16をエッチングマスクとしてアモルファス・シリコン膜15をエッチングし、図23(a)の右側のパターンL上に破線を沿った断面のパターンに対応してアモルファス・シリコン膜15に開口する。そして、レジスト16を除去する。
【0079】
次に、図24(a)に示すように、有機材料からなる反射防止膜を塗布(図示せず)する。そして、パターンAを転写するためのレジスト17を塗布する。レジスト17としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図24(a)において、右側のパターンAに破線を沿った断面のパターンを転写する。図24(a)の左側の半導体基体の断面図に、破線と矢印で右のパターンAに対応してレジスト17に露光すべき部分を示している。
【0080】
次に、図24(b)に示すように、密集ホールパターンCをレティクルとして用いて、レジスト17を露光現像し、右のパターンCに破線を沿った断面のパターンをレジスト17に形成する。
パターンCを構成するホールは、ホール幅が0.20μm、ホールピッチが0.40μmであり、パターンAと同じである。このようなホールは2次元的に周期的に繰り返してパターンCを構成する。
ここで、密集ホールパターンを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。露光はKr−Fエキシマレーザーを用いた露光機を用いて、NA=0.60の1/2輪帯照明条件で行ない、サブピークによる不要なパターンが転写されないようにしている。
前述したように、本発明において、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いない。その代わりに、補助パターンをアモルファス・シリコン膜15に転写した後に、密集ホールパターンCを層間絶縁膜12に転写する。
図24(b)に示すように、パターンCに微細なホールが微細なピッチで密集しているので、パターンAにあるホール(矢印と破線で示されている部分)より多くの不必要な開口がレジスト17に形成されている。
【0081】
次に、図24(c)に示すように、レジスト17及び反射防止膜(不図示)をエッチングマスクとして層間絶縁膜12をエッチングし、層間絶縁膜12にホール18を形成する。そして、レジスト17を除去する。
図24(b)に示された工程では、不必要な開口も同時にレジスト17に形成されたが、あらかじめ形成されたアモルファス・シリコン膜15がこれら不必要な開口を通して層間絶縁層12へのエッチングをブロックし、不必要なホールが層間絶縁層12に形成されることはない。
【0082】
次に、図25(a)において、レジスト17を除去する。
【0083】
次に、図25(b)に示すように、レジスト19を塗布する。レジスト19は、次のCMP工程でアモルファス・シリコン膜15をエッチングによって除去する時に、ホール18を保護するために用いられる。
【0084】
次に、図25(c)に示すように、CMPを行ない、レジスト19、アモルファス・シリコン膜15を除去する。そして、ホール18内のレジスト19も除去する。
【0085】
次に、図26(a)に示すように、窒シリコン膜13をエッチングマスクとして、層間絶縁膜12を全面エッチングし、ホール18は下地Cu配線11と接続できる深さになるとともに、配線溝20は層間絶縁膜12の表面に形成される。
ここで、あらかじめ窒シリコン膜13を形成し、さらに、パターンHの配線溝パターンが窒シリコン膜13上に形成したので、窒シリコン膜13はエッチングマスクとして配線溝間の絶縁膜を保護する。これによって、所望のホールパターンと配線溝パターンを本発明の方法で形成できる。
【0086】
次に、図26(b)に示すように、層間絶縁層12の表面の配線溝20に、ライナー層を形成後(図示せず)、例えばCuからなる導電物21を、例えばめっき法により堆積する。
【0087】
次に、図26(c)に示すように、不要なCuをCMP法で除去する。この時、不要な窒シリコン膜13も同時にCMPで除去される。
ここで、パターンAのようなランダムに配置された微細なホールを通して、下層のCu配線層11と接続する、配線溝パターンがパターンHとなっている上層配線層21が形成された。
【0088】
本実施形態においては、図21(a)に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、他の組み合わせ、例えば、レベンソン位相シフトと通常照明の組み合わせを用いても良い。また、図23(a)に示された工程において通常レティクルと通常照明の組み合わせを用いたが、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせでももちろん良好にパターンを形成することができる。また、図24(b)に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、これに限らずレベンソン位相シフトと通常照明の組み合わせでも良好なホールパターンを形成できる。また、通常レティクルと4つ穴照明の組み合わせでも良好なホールパターンを形成できる。
さらに、ArFエキシマレーザーを用いた場合には、図23(a)、図24(b)に示された工程において、通常レティクルと通常照明の組み合わせでも良好なホールパターンが形成できる。
【0089】
本実施形態によれば、下層配線層の上に、パターンAのようなランダムに配置された微細なホールを形成し、それらのホールを通して、下層の配線層と接続するパターンHのような配線溝パターンを有する上層配線層を形成するには、直接にパターンAを用いる必要がない。その代わりに、パターンHと例えばパターンLからなる補助レティクルパターンを転写して、2層のエッチングマスク膜を形成し、そして、該2層のエッチングマスクを用いて、パターンCからなる密集ホールパターンを層間絶縁膜12に転写することによって、微細なランダムなホールパターン及びそれらホールを通して下層配線層と接続する上層配線層を形成する。
このように、多層の配線層の間に微細なランダムなホールパターンであっても、それを形成でき、しかも、そのような微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写することによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンを形成できる。
他の効果は第3の実施形態と同じである。
【0090】
以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
第1と第2の実施形態で説明した補助パターンデータの生成方法は具体例であり、これらの例示に対する修正が可能である。
【0091】
また、第3と第4の実施形態では、1層と2層の配線層の場合を例として説明したが、3層以上の場合であっても本発明が適用できる。
例えば、LSIロジックデバイスにおいて、5層メタル構造からなる配線層のうち、最初の3層が0.40μmピッチの設計ルールで構成されている場合は、本発明を最初の3層に適用し、デュアルダマシン法で該多層配線層を製造することができる。
例えば、簡単のため、第1のコンタクト・ホール層及び配線層、第2のビアホール層及び配線層、及び第3のビアホール層及び配線層のパターンはそれぞれ同一であり、また、前述したパターンAとパターンHとなるとする。すると、該三層のホールと配線層はいずれも第4の実施形態の方法で形成できる。補助パターンとして前述したパターンL、密集ホールパターンとして、前述したパターンCを用いれば、パターンH、パターンL、パターンCからなるレティクルを、第1のコンタクト・ホール層、第2のビアホール層及び第3のビアホール層に共通に用いられる。したがって、本発明を3層に適用した場合においても、レティクル1枚しか増加しない。
【0092】
【発明の効果】
本発明によれば、配線層上にランダムに配置された微細なホールパターンを形成するには、該ランダムな微細ホールパターンを直接に形成せず、パターン幅の大きい補助パターン及び規則正しい密集ホールパターンを用いて、比較的に容易に形成できる補助パターンと比較的に容易に形成できる密集ホールパターンを順次半導体基板上に転写し、直接に形成することの難しい微細なランダムなピッチの小さいホールパターンが得られる。
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅を容易に縮小でき、かつピッチを容易に縮められ、これによって、ランダムな微細なホールのパターンを容易に形成できる。また、パターン幅の大きい補助パターンを転写するので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正は必要がなく、そのため、光近接効果補正によりレティクル上のホールのサイズを縮小又は拡大することはなく、プロセス余裕度が高く、製造プロセスが簡単である。
また、補助パターンと密集ホールパターンを容易に形成できるので、その形成工程に適用なレジスト材料と照明方法を選択する余地があり、プロセス余裕度を向上させることができる。
したがって、本発明は、例えば、ロジックデバイス、ロジックとDRAM等のメモリが混載されたデバイスのような半導体装置において、ランダムな配置のコンタクト・ホール及びビアホールを、微細なパターンピッチでかつ微細なサイズで形成することを容易にし、さらに、半導体装置の更なる微細化及び集積化を達成することを可能とする。また、集積回路としての性能や歩留まりを向上させるので、非常に有用である。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図2】図1に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図3】図2に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図4】図3に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図5】図4に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図6】図5に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図7】図6に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図8】図7に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図9】図8に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図10】本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図11】図10に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図12】図11に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図13】図12に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図14】図13に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図15】図14に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図16】本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図17】図16に続いて、本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図18】図17に続いて、本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図19】図18に続いて、本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図20】本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図21】図20に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図22】図21に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図23】図22に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図24】図23に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図25】図24に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図26】図25に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図27】従来技術を用いて、ランダムに配置された微細なホールパターンを形成する方法の問題点の一例を示す図であり、(a)はベストフォーカス条件で形成したホールパターン、(b)は0.2μmデフォーカスした条件で形成したホールのパターンを示す。
【図28】従来技術を用いて、ランダムに配置された微細なホールパターンを形成する方法の問題点のもう一例を示す図であり、(a)はベストフォーカス条件で形成したホールパターン、(b)は0.2μmデフォーカスした条件で形成したホールのパターンを示す。
【符号の説明】
1…下層配線層、2…層間絶縁膜、3…ホール用エッチングマスク、4…レジスト、5…レジスト、6…タングステン、11…下層配線層、12…層間絶縁膜、13…配線層用エッチングマスク、14…レジスト、15…ホール用エッチングマスク、16…レジスト、17…レジスト、18…ホール、19…レジスト、20…配線溝、21…上層配線層、d…ホール幅、p…ホール間ピッチ。
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to manufacture a semiconductor device in which randomly arranged contact holes and via holes are formed with a fine pattern pitch and a fine size to be miniaturized and integrated. Regarding the method.
[0002]
[Prior art]
With the miniaturization of electronic devices and high integration of integrated circuits, the dimensions of semiconductor design patterns have become shorter than the wavelength of visible light.
Specifically, for example, the gate length of the gate electrode of the MOS transistor has a so-called deep submicron fine width, and a contact hole of a circuit formed by developing a resist applied on the wafer substrate and The via hole pattern is required to further reduce the hole width and the pitch between holes.
[0003]
On the other hand, in a semiconductor device, in order to improve the degree of integration and to process a large amount of data at high speed, a so-called memory cell and logic in which a memory element such as a DRAM and a logic element are simultaneously formed on the same chip, for example. In recent years, the elements are mixedly mounted. In such a semiconductor device, it is necessary to form a dense pattern and a sparse pattern on the same chip. For example, focusing on the contact hole and via hole portions of transistors, the hole patterns of memory elements are arranged densely and regularly, whereas the hole patterns of logic elements are arranged relatively sparsely and randomly.
In a semiconductor device in which a logic element or a logic element and a memory element are mixedly mounted, it is necessary to form contact holes and via holes with random arrangement as described above with good resolution and process margin.
[0004]
However, if the minimum rule approaches the limit of the processing accuracy of a processing device or technology due to miniaturization of the design pattern of the semiconductor device, the processing accuracy of the circuit pattern is lowered, and the circuit pattern cannot be processed as designed.
For example, if the above-mentioned randomly arranged holes are formed on a photomask with the same design width and transferred onto the wafer by exposure and etching using the photomask, the size of the holes formed on the wafer is different. As a result, the characteristics of the semiconductor device vary and the performance and yield as an integrated circuit are reduced.
[0005]
Factors that reduce processing accuracy include, for example, line width variations due to process instability, line width variations on the photomask, and line width variations on the photomask and semiconductor substrate due to dependency on pattern density. Etc. Among them, as a main factor of line width variation due to pattern density dependence, for example, in photolithography, when a mask pattern that has been miniaturized until it approaches the limit resolution of the exposure apparatus is exposed and transferred to a photoresist film or the like So-called optical proximity effect (OPE: Optical Proximity Effect), in which close-in light interferes with each other in fine areas close to each other in fine patterns, the exposure image is distorted, and the mask pattern of the photomask cannot be accurately transferred In addition, when etching, the mask pattern is faithfully transferred to the thin film on the semiconductor substrate by etching the side of the thin film (side etching), etching from below the thin film (undercut), or deposits such as reaction products. There are so-called etching conversion differences. In addition, the effects of the optical proximity effect and the etching conversion difference change depending on the pattern density dependency.
[0006]
Furthermore, in order to form a stepped pattern such as a contact hole or a via hole, it is important to secure not only the resolution but also the depth of focus.
Assuming that the wavelength of light of photolithography is λ and the numerical aperture of the projection optical system of photolithography is (NA), the resolution R of the exposure apparatus is k1Λ / (NA) and DOF (Depth of Focus) is k2・ Λ / (NA)2Determined by Where proportional coefficient k1, K2Depends on the characteristics of the photolithographic optical system, that is, the exposure apparatus, such as the shape of the light source, the resist sensitivity, the characteristics of the resist process, the characteristics of the light that has passed through the mask pattern, and the pupil function of the objective lens. Currently k1= 0.5, k2= Achieved to about 0.5.
As can be seen from the definitions of the resolution R and the depth of focus DOF, the resolution is improved by shortening the wavelength and increasing the numerical aperture. At the same time, the depth of focus DOF rapidly decreases in proportion to the square of (NA). Therefore, conventionally, research has been conducted on how to ensure both resolution and depth of focus when forming a stepped pattern such as a contact hole or a via hole.
Conventionally, in order to form contact holes and via holes with a reduced width and pitch and randomly arranged, a phase shift mask and a two-beam illumination method are used to improve lithography resolution R and depth of focus DOF. Thus, a finer hole is formed. Further, the optical proximity effect correction is added to the above method to form a random hole pattern.
[0007]
A phase shift mask is a photomask that can change the phase of light by providing a transparent thin film (phase shifter) on the mask and delaying the propagation speed of light rays. Using a phase shift mask improves the resolution of photolithography while increasing the depth of focus by using interference between light that has passed through the shifter and whose phase has changed and light that has not passed through the shifter and has not changed phase. Therefore, it can be applied to hole pattern transfer exposure.
[0008]
In addition, the two-beam illumination method is a technique called deformed illumination, which limits the incident angle of light that illuminates a mask or reticle (hereinafter collectively referred to as a reticle) to the reticle, thereby reducing the depth of focus for a fine pattern. Can be secured.
In photolithography, light that irradiates a reticle vertically is irradiated with 0th-order, ± 1st-order, ± 2nd-order ... diffracted light by a fine pattern on the reticle surface to the pupil of the lithography projection optical system. If the second-order and subsequent diffraction lights are set to be cut by the pupil, an image is formed on the wafer by interference of the 0th-order and ± 1st-order diffraction lights, which is so-called three-beam interference.
In the case of light that illuminates the reticle obliquely, either the + 1st order or the −1st order is cut by the pupil, and an image is formed by two-beam interference, which is so-called two-beam interference. The resolution by two-beam interference is higher than that by three-beam interference. Further, since the two-beam interference has a smaller convergence angle of the wavefront on the wafer surface, the obtained depth of focus DOF is also large.
When the modified illumination method is actually used, the image light component due to the three-beam interference is reduced and the two-beam interference component due to the off-axis illumination is increased by shielding the central portion of the light source and limiting the incident angle to the reticle. As a result, if the depth of focus for a fine pattern is ensured, the resolution can be improved and applied to transfer exposure of a hole pattern.
[0009]
Further, when the adjacent patterns are very close to each other on the reticle by the above method, the above-described optical proximity effect (OPE) occurs. In particular, the closer the pattern is, the more prominent the optical proximity effect is and the thinner the line width.
In order to suppress the optical proximity effect and accurately transfer the reticle pattern to the resist film, optical proximity effect correction (OPC: Optical Proximity Correction) is performed. Specifically, in anticipation of the optical proximity effect, correction such as enlargement or reduction of the size of the hole pattern on the reticle is performed in advance, and exposure and transfer to the resist film, thereby forming a dense pattern and a sparse pattern, Holes with almost the same dimensions can be obtained. Since each hole is corrected, even a random pattern can be formed.
In order to perform the optical proximity correction, the amount of correction for the reticle pattern needs to be determined in advance by an experiment or the like for each exposure process of the circuit pattern.
[0010]
Conventionally, holes having fine widths and pitches are randomly arranged by combining the above methods.
However, the conventional method described above has the following drawbacks.
First, when the hole pattern layout is random, it is effective to perform an optical proximity effect in order to obtain a desired hole size. However, correction is made by reducing or expanding the hole size on the reticle. The depth of focus changes at each location.
For example, in order to form a hole having a size of 0.30 μm on the wafer, 0.28 μm in terms of the same magnification on the reticle (actually 1.12 μm for a 4 × mask and 1.4 μm for a 5 × mask) Is preferable. At this time, the exposure optical conditions are NA = 0.55, σ = 0.60 (σ: aperture ratio, or coherence factor, ie, the ratio between the numerical aperture of the illumination optical system and the numerical aperture of the projection optical system). When the resist film thickness is 1.12 μm, the depth of focus DOF is 0.6 μm. However, when the hole size on the reticle is corrected to 0.26 μm or 0.30 μm to correct the optical proximity effect, the DOF becomes about 0.4 μm, which is small. This may reduce the process margin.
[0011]
Further, a halftone phase shift reticle provided with a light transmission part and a semi-light-shielding part has been used for forming a fine hole pattern arranged randomly. When such a phase shift reticle is used to form a fine and dense pattern, a desirable peak (sub-peak) is generated between the light peaks due to the light transmitting portion due to the optical proximity effect. This is a major obstacle to the practical application of halftone phase shift reticles.
In the case of using a halftone phase shift reticle, annular illumination in which the shape of the light source is transformed into an annular shape is used in order to reduce the influence of the sub-peak. However, when forming a fine hole using annular illumination and a halftone phase shift reticle, fine adjustment is necessary so that the annular ratio of the illumination system matches the line width of the hole pattern. A hole may not be formed with a slight defocus. For example, as shown in FIG. 27, when a 0.30 μm hole is exposed and transferred using a halftone phase shift reticle, the best focus condition is compared with the 0.2 μm defocused condition. There are holes that are well formed but crushed under defocus conditions.
[0012]
In addition, when the Levenson phase shift reticle is used, the phase of the diffracted light from the adjacent openings of the reticle is changed by 180 °, so that there is a contradiction in the random hole arrangement that must be the same phase. Occur, that is, phase mismatch occurs. In order to avoid phase mismatch, it is necessary to use a plurality of reticles for one exposure. Further, in the pattern arrangement, there is a drawback that the Levenson phase shift method cannot be used in isolated holes.
[0013]
In the case of using two-beam illumination, a random arrangement includes a layout suitable for two-beam illumination and a layout not suitable for the two-beam illumination. Therefore, a hole layout with an increased process margin and a layout with a reduced process margin are mixed.
Specifically, two-beam illumination is suitable for relatively regular patterns. For regular patterns with periodicity, since diffracted light is generated in a specific direction, the incident angle of the light that illuminates the reticle to the reticle is limited, and the depth of focus for a fine pattern is ensured by two-beam illumination. Can do. As such a relatively regular pattern, for example, a layout having a relatively high density and a periodicity locally (for example, in the range of several tens of μm), and regular “islands” are randomly distributed in a large area. In this case, the layout area may be arbitrary, and the hole is not placed on the lattice point, but the pattern is a layout with a very high density.
[0014]
On the other hand, in the isolated or random pattern, the diffracted light is not generated only in a specific direction, so that the depth of focus does not increase even when the modified illumination technique is used. A hole pattern such as a contact hole is a typical example of such a pattern.
FIG. 28 shows an example in which a 0.30 μm hole is exposed and transferred using a normal reticle in a pattern in which locally dense areas and sparse areas are mixed. Comparing the best focus condition with the 0.2 μm defocused condition, the hole is well formed under the best focus condition, but the width is significantly different under the defocus condition.
[0015]
[Problems to be solved by the invention]
Therefore, when forming a hole pattern having a minute width and pitch randomly arranged, when using the above-described conventional technique, when correcting the optical proximity effect, the manufacturing method is complicated and the optical proximity After effect correction, the depth of focus changes depending on the location, the process margin cannot be ensured by the layout, and if the halftone phase shift reticle and annular illumination are used, the depth of focus will be reduced depending on the layout, and the process margin will be reduced. The two-beam illumination has drawbacks such as a small depth of focus using a reticle and a small process margin.
[0016]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor manufacturing apparatus that can achieve a reduction in hole width even when the pitch between holes is reduced and has a sufficient process margin. There is.
[0017]
[Means for Solving the Problems]
A method for manufacturing a semiconductor device according to a first aspect of the present invention is a method for manufacturing a semiconductor device in which a plurality of via holes or contact holes (hereinafter simply referred to as holes) are randomly arranged in an insulating film on a lower wiring layer. An auxiliary pattern data generation step for generating auxiliary pattern data that completely includes the design pattern of the plurality of holes according to the design pattern of the plurality of holes and the wiring pattern of the lower layer wiring layer, and the lower layer wiring layer Forming a hole etching mask film on the upper insulating film; and transferring the auxiliary pattern to the hole etching mask film using a photomask prepared from the auxiliary pattern data; Holes having the same width as the plurality of holes are periodically repeated on the plane at the same pitch as the design pitch of the plurality of holes. Using the photomask having the dense hole pattern formed by returning, the dense hole pattern is transferred to the insulating film using the hole etching mask film to which the auxiliary pattern is transferred as an etching stopper, and the desired design pattern Forming a plurality of holes, and embedding a conductive material in the holes formed in the hole forming step to connect to the lower wiring layer.
[0018]
In the auxiliary pattern, the width of the pattern is not less than the design width of the via hole or contact hole. The auxiliary pattern is a slit pattern.
[0019]
The auxiliary pattern data generation step includes a first step of extracting a hole formation region on the design pattern of the plurality of holes and a second step of extracting a wiring formation region on the wiring pattern of the lower wiring layer. And calculating a logical OR of the pattern of the hole forming region and the pattern of the wiring forming region to generate data of the auxiliary pattern.
[0020]
The first step reverses the pattern obtained in the third step, a third step of inverting the design pattern of the plurality of holes and calculating the logical OR of the dense hole pattern and the graphic, In the inverted pattern, in the fourth step in which sizing processing is performed so that adjacent dot patterns are joined, and in the pattern obtained in the fourth step, the pattern width becomes the pattern width of the auxiliary pattern. And a sizing process.
[0021]
Alternatively, in the first step, a sizing process is performed so that adjacent dot patterns are joined in the fifth step of inverting the design pattern of the plurality of holes and the pattern obtained in the fifth step. A sixth step of performing, and a step of performing a sizing process so that the pattern width of the pattern obtained in the sixth step becomes the pattern width of the auxiliary pattern.
The second step further includes a step of inverting the wiring pattern of the lower wiring layer and a step of performing a sizing process so that the width of the inverted wiring pattern becomes the pattern width of the auxiliary pattern.
[0022]
A method of manufacturing a semiconductor device according to a second aspect of the present invention is a semiconductor in which a plurality of via holes or contact holes (hereinafter simply referred to as holes) are randomly arranged in an insulating film between a lower wiring layer and an upper wiring layer. A method of manufacturing an apparatus, comprising: an auxiliary pattern data generation step for generating auxiliary pattern data that completely includes the design pattern of the plurality of holes by using the design pattern of the plurality of holes and the wiring pattern of the upper wiring layer; A step of forming an upper wiring layer etching mask film on the insulating film on the lower wiring layer; a step of transferring a wiring groove pattern of the upper wiring layer to the upper wiring layer etching mask film; An etching mask for holes so as to cover the etching mask film for the upper wiring layer on which the wiring groove pattern of the upper wiring layer is transferred on the insulating film A step of transferring the auxiliary pattern to the hole etching mask film using a photomask prepared from the auxiliary pattern data, and a hole having the same width as the plurality of holes. Using a photomask having a dense hole pattern formed periodically and repeatedly on a plane at the same pitch as the design pitch of a plurality of holes, using the etching mask film for holes to which the auxiliary pattern is transferred as an etching stopper, Transferring the dense hole pattern to the insulating film, and forming a plurality of holes of the desired design pattern.
[0023]
The pattern width of the auxiliary pattern is greater than the design width of the via hole or contact hole. The auxiliary pattern is a slit pattern.
[0024]
After the hole forming step, the step of removing the etching mask film for the hole, and after removing the etching mask film for the hole, the etching mask for the upper wiring layer in which the pattern of the wiring groove of the upper wiring layer is transferred Etching the insulating film using the film as an etching mask, forming a wiring groove in the upper wiring layer, and forming a plurality of holes reaching the lower wiring layer together with the formation of the wiring groove; A step of embedding a conductive material in the wiring trench and the plurality of holes and connecting to the lower wiring layer; a step of planarizing the conductive material; and a step of removing the etching mask film for the upper wiring layer.
[0025]
The auxiliary pattern data generation step includes a first step of extracting a hole formation region on the design pattern of the plurality of holes and a second step of extracting a wiring formation region on the wiring pattern of the upper wiring layer. And calculating a logical OR of the pattern of the hole forming region and the pattern of the wiring forming region to generate data of the auxiliary pattern.
[0026]
The first step reverses the pattern obtained in the third step, a third step of inverting the design pattern of the plurality of holes and calculating the logical OR of the dense hole pattern and the graphic, In the inverted pattern, in the fourth step in which sizing processing is performed so that adjacent dot patterns are joined, and in the pattern obtained in the fourth step, the pattern width becomes the pattern width of the auxiliary pattern. And a sizing process.
[0027]
Alternatively, in the first step, a sizing process is performed so that adjacent dot patterns are joined in the fifth step of inverting the design pattern of the plurality of holes and the pattern obtained in the fifth step. A sixth step of performing, and a step of performing a sizing process so that the pattern width of the pattern obtained in the sixth step becomes the pattern width of the auxiliary pattern.
The second step further includes a step of inverting the wiring pattern of the upper wiring layer, and a step of performing a sizing process so that the width of the inverted wiring pattern becomes the pattern width of the auxiliary pattern.
[0028]
According to the semiconductor device manufacturing method of the first aspect of the present invention, when forming a fine hole pattern randomly arranged on the wiring layer, the random fine hole pattern is directly formed. In addition, an auxiliary pattern that has a line width larger than that of the desired hole and that completely includes the desired hole pattern, and a regular dense hole that is configured by holes having the same width and design pitch as the desired hole pattern. A desired fine random hole pattern can be obtained by sequentially transferring the pattern onto the semiconductor substrate.
[0029]
Specifically, a film that functions as an etching mask film when forming holes is formed in advance, and the auxiliary pattern is transferred to the film. Since the auxiliary pattern completely includes the desired hole pattern, the desired hole pattern is formed in the opening formed on the etching mask film after the auxiliary pattern is transferred.
Subsequently, the dense hole pattern is transferred to the insulating film. At that time, the etching mask film functions as an etching stopper, and the dense hole pattern is transferred only to the opening of the auxiliary pattern on the etching mask film, and etching in a region other than the opening is performed by the etching mask film. Therefore, unnecessary holes are not formed, and only desired holes are formed.
[0030]
As described above, since the desired hole pattern is formed by sequentially transferring the auxiliary pattern and the dense hole pattern onto the semiconductor substrate, the logical OR of the auxiliary pattern and the dense hole pattern is performed. The result of the (OR) operation must be a desired hole pattern. For this reason, the auxiliary pattern is based on the wiring pattern of the wiring layer and the desired hole pattern, and the auxiliary pattern and the dense hole pattern are The result of the graphic logical sum (OR) operation is made to be a desired hole pattern.
[0031]
According to the method for manufacturing a semiconductor device of the second aspect of the present invention, when a fine hole pattern randomly arranged is formed between the lower wiring layer and the upper wiring layer, the first method of the present invention is used. The random fine hole pattern is not directly formed, but the wiring groove pattern of the upper wiring layer has a line width larger than the width of the desired hole, and completely includes the desired hole pattern. A desired fine random hole pattern is obtained by sequentially transferring a regular dense hole pattern constituted by holes having the same width and design pitch as the desired hole pattern onto the semiconductor substrate.
However, since the upper wiring layer is formed after the fine random hole pattern is formed, it is necessary to protect the insulating film between the wiring trenches from being removed when the hole pattern is formed by etching. Therefore, it is necessary to form an etching mask film that protects the inter-groove insulating film of the upper wiring groove prior to the hole forming etching mask film. After the desired hole pattern and upper wiring groove pattern are formed, the etching mask film for the upper wiring layer is removed.
[0032]
In order to generate the auxiliary pattern, first, a region for forming all holes on a desired hole pattern is extracted by a graphic operation, and then a wiring is formed on the wiring pattern of the lower (or upper) wiring layer. Extract regions. Subsequently, the auxiliary pattern can be produced by appropriately enlarging the pattern of the hole formation region and the pattern of the wiring formation region and calculating the logical OR of the two.
[0033]
Therefore, according to the present invention, an auxiliary pattern having a large pattern width that can be formed relatively easily, and a regular dense hole pattern that can be formed relatively easily, avoiding the direct formation of fine random hole patterns. By sequentially transferring the pattern onto the semiconductor substrate and transferring the dense hole pattern, the auxiliary pattern functions as an etching mask, so that a fine, randomly arranged hole pattern with a small pitch that is difficult to form directly can be obtained.
In order to transfer regular dense hole patterns, it is easy to use super-resolution technology, achieve a reduction in hole width, easily reduce the pitch, and form a random fine hole pattern . In addition, since the auxiliary pattern having a large pattern width is transferred, the process margin can be improved.
Furthermore, since a random fine pattern is not directly formed, optical proximity effect correction is not necessary. Therefore, the optical proximity effect correction does not reduce or enlarge the size of the hole on the reticle, the process margin is high, and the manufacturing process is simple.
[0034]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the manufacturing method of the present invention will be described below with reference to the accompanying drawings.
First embodiment
In the present embodiment, an example of a method of generating auxiliary reticle pattern data for forming a contact hole or a via hole will be described.
The auxiliary tick pattern needs to have a pattern width larger than that of the desired hole pattern and completely include the desired hole pattern. With such an auxiliary tickle pattern, a region where a desired hole pattern is formed is covered with a large size, and the region is secured. Therefore, the auxiliary reticle pattern is related to a “hole forming region” including a portion where all desired holes are to be formed.
However, as described above, in order to form the desired hole pattern by transferring the dense hole pattern having the width and the pitch of the desired hole pattern after the auxiliary pattern is transferred, the auxiliary pattern is the same as the dense hole pattern. It is essential that the result of the logical OR (OR) operation is a desired hole pattern. In other words, for the desired hole pattern, the dense hole pattern has a large number of unnecessary holes, so the auxiliary pattern needs to block them so that unnecessary holes on the dense hole pattern are not transferred. . Otherwise, unnecessary holes are formed on the wafer.
[0035]
If the width of the auxiliary reticle pattern is made larger than the width of the desired hole, and the wiring pattern of the wiring layer connected to the hole of the desired pattern is used, the auxiliary reticle pattern satisfying the above conditions can be formed.
A large number of slit-like wiring patterns (or wiring grooves) are arranged in the wiring layer. Two via holes are formed in the insulating layer on the wiring layer at both ends of each slit-like wiring pattern, and are connected to both ends of the slit wiring pattern. Alternatively, a connection hole is formed in the insulating layer inside the both ends of each slit pattern and is connected to the slit pattern.
The holes are not formed because they are insulated by the insulator between the slit patterns. In other words, the holes are formed in the inner region of the wiring pattern.
Therefore, all the desired hole formation areas are extracted, and then the wiring areas are extracted from the wiring pattern and used to eliminate holes in the external area of the wiring pattern from the hole forming area. The auxiliary pattern is obtained.
[0036]
Next, a method for generating auxiliary reticle pattern data will be described with reference to FIGS.
In the specific example described below, the design rule is that the pitch between wiring patterns (semiconductor device design pitch) is 0.40 μm, the line width of the wiring is 0.20 μm, and the hole width is 0.20 μm in units on the wafer. The minimum design grid size is 0.01 μm.
[0037]
From Step 1 to Step 6, processing for a desired hole pattern will be described.
Step 1:
As shown in FIG. 1, the pattern A is a part of a desired hole pattern, and the subsequent processing is limited to the inside of the boundary of the pattern A shown.
First, according to the pattern A, the part which should form a hole is opened, and a design hole pattern (data) is prepared. In pattern A, the white dot pattern is an open hole, the hole width d is 0.20 μm, and the pitch p is 0.40 μm, which is a design rule.
[0038]
Step 2:
As shown in FIG. 1, pattern A is inverted to obtain pattern B.
[0039]
Step 3:
As shown in FIG. 2, a pattern D is obtained by performing a graphic OR (logical sum) operation on the pattern B and the dense hole pattern C.
In the dense hole pattern C, the hole width is 0.20 μm and the hole pitch is 0.40 μm, which is the same as the pattern A. Such holes are periodically repeated two-dimensionally to form a dense hole pattern C.
In the graphic OR (logical sum) operation, the OR of the black dot pattern and the black dot pattern is black, the OR of the black dot pattern and the white dot pattern is black, and the OR of the white dot pattern and the white dot pattern is white. It becomes.
[0040]
Step 4:
As shown in FIG. 3, pattern D is inverted to obtain pattern E.
[0041]
Step 5:
As shown in FIG. 4, the pattern E is enlarged twice and a pattern F is obtained. Specifically, as shown by the pattern E in FIG. 4, the length of each side of each dot of the pattern E is 0.20 μm, and both ends are extended while moving each side in parallel, Continue until 0.40 μm. As a result, adjacent dots in the pattern E are joined together, and the minimum line width of the pattern becomes 0.40 μm.
[0042]
Step 6:
As shown in FIG. 5, the pattern F is subjected to reduction sizing so that the minimum line width is 0.24 μm. Specifically, both ends of the length of each side are reduced while moving each side of each black pattern in the pattern F by 0.08 μm parallel to the inside.
The white portion of the pattern G is a wider hole formation region. Comparing the pattern G and the pattern A, it can be seen that all the holes opened in the pattern A are included in the white portion of the pattern G.
Here, if the graphic OR of the pattern G and the pattern C is performed, the pattern A is obtained. That is, if the pattern C is transferred after the pattern G is transferred, a desired hole pattern (pattern A) is obtained. However, in general, the hole formation region of the pattern G can be further limited by using the wiring pattern or the wiring groove pattern to which the hole of the pattern A is connected.
[0043]
From step 7 to step 9, the process for the wiring pattern or wiring groove pattern will be described.
Step 7:
As shown in FIG. 6, a pattern J obtained by sizing the wiring pattern or the wiring groove pattern H to 0.24 μm is obtained. That is, in the pattern H, both ends are extended while moving each side of each slit pattern having a minimum line width of 0.20 μm parallel to the outside by 0.02 μm. Thus, each slit pattern of the pattern H has the same minimum line width as the pattern G.
[0044]
Step 8:
As shown in FIG. 7, pattern J is inverted to obtain pattern K. The black portion of the pattern K is a region where no hole is formed between the slit-like wiring patterns.
[0045]
Step 9:
As shown in FIG. 8, a pattern L is obtained from the pattern K and the pattern G by a graphic OR operation.
The pattern L is used as auxiliary reticle pattern data for securing a region for forming a hole.
The pattern L is composed of a slit pattern. Since the line widths of the patterns G and K are expanded to 0.24 μm from the hole width (0.20 μm) of the desired pattern A, the slit pattern of the pattern L has a larger hole opening area than the desired hole pattern. As a result, there is no problem even if a positional deviation between the slit pattern of the pattern L and the wiring pattern occurs to some extent, and the process margin is high.
In the slit pattern constituting the pattern L, the size of each slit pattern is 0.24 μm × 0.40 μm, 0.24 μm × 0.56 μm, excluding two 0.24 μm × 0.16 μm slit patterns at the boundary. 0.24 μm × 0.64 μm, and the minimum width of the slit pattern is 0.24 μm, which is larger than the hole width of pattern A of 0.20 μm.
The minimum interval between the slit patterns is 0.16 μm.
[0046]
Step 10:
As described above, after transferring the pattern L as the auxiliary reticle pattern, the pattern C as the dense hole pattern is transferred and the pattern A as the desired hole pattern is formed. The result of the graphic OR operation must be the pattern A. Therefore, in step 10, as shown in FIG. 9, it is possible to verify that pattern A is obtained by performing a pattern OR operation on patterns C and L.
[0047]
According to the present embodiment, an auxiliary pattern is obtained using the obtained desired hole pattern and a wiring pattern or a groove pattern connected to the desired hole pattern, and the result of the auxiliary pattern, the dense hole pattern, and the graphic OR operation is obtained as the desired hole pattern. Since it becomes a pattern, a desired hole pattern can be formed by transferring a dense hole pattern after transferring the auxiliary pattern. Therefore, avoid direct formation of fine random hole patterns, and transfer auxiliary patterns with a large pattern width that can be formed relatively easily and regular dense hole patterns that can be formed relatively easily onto a semiconductor substrate in sequence. Then, by making the auxiliary pattern function as an etching mask when transferring the dense hole pattern, a fine, randomly arranged hole pattern with a small pitch which is difficult to form directly can be obtained. Further, since the pattern width of the auxiliary pattern is increased, the process margin is high.
[0048]
Second embodiment
In this embodiment, another example of a method of generating auxiliary reticle pattern data for forming a contact hole or a via hole will be described with reference to FIGS.
In the specific example described below, which is the same as that of the first embodiment, the pitch between wiring patterns (semiconductor device design pitch) is 0.40 μm, the line width of the wiring is 0.20 μm, and the hole width is 0.1. Assume that the design rule is 20 μm, and the minimum design grid size is 0.01 μm.
[0049]
Step 1:
As shown in FIG. 10, the pattern A is a part of a desired hole pattern.
First, according to the pattern A, the part which should form a hole is opened, and a design hole pattern (data) is prepared. In the pattern A, the white dot pattern is an opened hole, the hole width d is 0.20 μm, and the pitch p is 0.40 μm.
[0050]
Step 2:
As shown in FIG. 10, pattern A is inverted to obtain pattern B.
[0051]
Step 3:
As shown in FIG. 11, pattern B is enlarged twice to obtain pattern M. Specifically, both ends of each dot pattern of the pattern B are extended in parallel to the outside, and both ends are extended until each side reaches 0.40 μm. As a result, the adjacent dot patterns in the pattern B are joined to each other, and the minimum line width of the pattern becomes 0.40 μm.
[0052]
Step 4:
As shown in FIG. 12, pattern M is inverted to obtain pattern N.
[0053]
Step 5:
As shown in FIG. 13, the pattern N is obtained by reducing sizing the pattern N so that the minimum line width is 0.24 μm. Specifically, both ends of the length of each side are reduced while moving each side of the black pattern in pattern N in parallel by 0.08 μm.
The white portion of the obtained pattern O is a wider hole formation region. Comparing the pattern O and the pattern A, it can be seen that all the holes opened in the pattern A are included in the white portion of the pattern O.
Comparing with the pattern G of the first embodiment, it can be seen that the pattern O and the pattern G are different only in the right side and the lower side. Therefore, the pattern O has the same effect as the pattern G.
[0054]
Next, the hole formation region of the pattern O can be further limited by using a wiring pattern or a wiring groove pattern to which the hole of the pattern A is connected.
The processing method of the wiring pattern or the wiring groove pattern is the same as that of the first embodiment. That is, the pattern J obtained by sizing the wiring pattern or the wiring groove pattern H to 0.24 μm is obtained, and the pattern J is inverted to obtain the pattern K.
[0055]
Step 6:
As shown in FIG. 14, a pattern P is obtained from the pattern K and the pattern O by a graphic OR operation.
The pattern P is used as auxiliary reticle pattern data for securing a region for forming a hole.
Compared with the pattern L of the first embodiment, the pattern P and the pattern L are substantially the same, and therefore the pattern P has the same properties and effects as the pattern L.
That is, the pattern P is composed of a slit pattern. Since the line width of the pattern P is expanded to 0.24 μm from the hole width (0.20 μm) of the desired pattern A, the slit opening pattern of the pattern P has a larger hole opening area than the desired hole pattern. Thus, even if a positional deviation between the slit pattern of the pattern P and the wiring pattern occurs to some extent, there is no problem and the process margin is high.
In the pattern P, the minimum width of the slit pattern is 0.24 μm, which is larger than the hole width of the pattern A of 0.20 μm. The minimum interval between the slit patterns is 0.16 μm.
[0056]
Step 7:
As in the first embodiment, as shown in FIG. 15, it is possible to verify that the pattern A is obtained by performing a graphic OR operation on the pattern C and the pattern P.
[0057]
The present embodiment has the same effect as the first embodiment.
[0058]
Third embodiment
In the present embodiment, an example in which the present invention is specifically applied to the manufacture of a semiconductor device will be described. Specifically, a desired hole pattern connected to the wiring layer is formed on the wiring layer having a predetermined pattern.
Similar to the above-described embodiment, in this embodiment, a design rule in which the pitch between wiring patterns is 0.40 μm, the line width of the wiring is 0.20 μm, and the hole width is 0.20 μm in units on the wafer is taken as an example.
As shown in FIG. 16, the semiconductor device of this embodiment has a lower AlCu wiring 1 in advance and silicon oxide (SiO 2).2There is a base on which an interlayer insulating film 2 made of The AlCu wiring layer 1 has a wiring pattern such as a pattern H. In this embodiment, a method for forming a fine random hole pattern such as the pattern A in the interlayer insulating film 2 will be described. Note that the AlCu wiring layer 1 shown in FIG. 16 (and FIGS. 17, 18, and 19) corresponds to a cross section taken along the broken line on the pattern H in FIG.
In the present invention, the pattern A is not directly used to form a fine random hole pattern such as the pattern A. Instead, for example, the auxiliary reticle pattern composed of the pattern L is transferred to the etching mask film, and the dense hole pattern composed of the pattern C is sequentially transferred to the interlayer insulating film 2 using the etching mask as an etching stopper. A random hole pattern A is formed.
[0059]
First, as shown in FIG. 16A, an amorphous silicon film 3 (amorphous Si: a-Si) is formed on the interlayer insulating film 2 to a thickness of 50 nm by a CVD (Chemical Vapor deposition) method. The amorphous silicon film 3 is used as an etching mask so as not to form unnecessary holes when the dense hole pattern C is transferred.
[0060]
Next, as shown in FIG. 16B, a resist 4 for transferring the auxiliary pattern L is applied on the amorphous silicon film 3. As the resist 4, a resist that is sensitive to the wavelength of a KrF excimer laser used for exposure is applied.
In FIG. 16B, a slit pattern having a cross section along the broken line is transferred onto the pattern L on the right side. In the cross-sectional view of the semiconductor substrate on the left side of FIG. 16B, broken lines and arrows indicate portions that should be exposed to the resist 4 corresponding to the pattern L.
[0061]
Next, as shown in FIG. 17A, the resist 4 is exposed and developed using the auxiliary pattern L as a reticle, and an opening is formed in the resist 4 corresponding to the cross-sectional pattern along the broken line on the right pattern L. do.
Here, a normal reticle made of chromium is used as a reticle that functions as an auxiliary pattern and has a pattern L. Further, exposure is performed using normal illumination with NA = 0.60 using an exposure machine using a KrF excimer laser.
[0062]
Next, as shown in FIG. 17B, the amorphous silicon film 3 is etched using the resist 4 as an etching mask, and corresponds to the pattern of the cross section along the broken line on the pattern L on the right side of FIG. Open to the amorphous silicon film 3. Then, the resist 4 is removed.
[0063]
Next, in FIG. 17C, an antireflection film made of an organic material is applied (not shown). Then, a resist 5 for transferring the pattern A is applied. As the resist 5, a resist that is sensitive to the wavelength of a KrF excimer laser used for exposure is applied.
In FIG. 17C, a cross-sectional pattern along the broken line is transferred to the pattern A on the right side. In the cross-sectional view of the semiconductor substrate on the left side of FIG. 17C, a portion to be exposed to the resist 5 corresponding to the pattern A on the right side is indicated by a broken line and an arrow.
[0064]
Next, as illustrated in FIG. 18A, the resist 5 is exposed and developed using the dense hole pattern C as a reticle, and a pattern having a cross section along the broken line is formed on the resist 5.
The holes constituting the dense hole pattern C have the same hole width as 0.20 μm and the hole pitch of 0.40 μm. Such holes form a pattern C by repeating two-dimensionally periodically.
Here, a halftone phase shift reticle is used for a reticle having a dense hole pattern. The exposure is performed using an exposure machine using a Kr-F excimer laser under the 1/2 annular illumination condition of NA = 0.60 so that an unnecessary pattern due to the sub-peak is not transferred.
As described above, in the present invention, the pattern A is not directly used to form a fine random hole pattern such as the pattern A. Instead, after transferring the auxiliary pattern to the amorphous silicon film 3, the dense hole pattern C is transferred to the interlayer insulating film 2.
As shown in FIG. 18A, since fine holes are densely packed in the pattern C at a fine pitch, more unnecessary openings than holes in the pattern A (portions indicated by arrows and broken lines) are present. Is formed in the resist 5.
[0065]
Next, as shown in FIG. 18B, the interlayer insulating film 3 is etched using the resist 5 and the antireflection film (not shown) as an etching mask to form holes in the interlayer insulating film 3. Then, the resist 5 is removed.
In the step shown in FIG. 18A, unnecessary openings are also formed in the resist 5 at the same time. However, the previously formed amorphous silicon film 3 is etched into the interlayer insulating layer 12 through these unnecessary openings. Blocking and unnecessary holes are not formed in the interlayer insulating layer 2.
[0066]
Next, as shown in FIG. 19A, after the resist 5 is removed, tungsten 6 is connected to the buried underlying AlCu wiring 1 by CVD.
Subsequently, unnecessary tungsten 6 is removed by a CMP (Chemical Mechanical Polishing) method. At this time, the amorphous silicon is also removed.
Here, a fine random hole pattern such as the pattern A connected to the AlCu wiring layer 1 whose wiring pattern is the pattern H was formed.
[0067]
In the present embodiment, the combination of the normal reticle and the normal illumination is used in the process shown in FIG. 17A. However, the combination of the halftone phase shift reticle and the annular illumination can of course form a good pattern. it can.
In the step shown in FIG. 18A, the halftone phase shift reticle and annular illumination are used. However, the present invention is not limited to this, and a good hole pattern can be formed even by a combination of Levenson phase shift and normal illumination. A good hole pattern can also be formed by a combination of normal reticle and four-hole illumination.
Further, when an ArF excimer laser is used, a good hole pattern can be formed even with a combination of a normal reticle and normal illumination in the steps shown in FIGS. 17A and 18A.
[0068]
According to this embodiment, in order to form a fine random hole pattern such as the pattern A, it is not necessary to use the pattern A directly. Instead, for example, when the auxiliary reticle pattern consisting of the pattern L and the dense hole pattern consisting of the pattern C are sequentially transferred and the dense hole pattern is transferred, if the etching mask to which the auxiliary reticle pattern is transferred is used as an etching stopper, A random hole pattern is formed.
In this way, it is possible to avoid forming a minute random hole pattern directly, and to form an auxiliary pattern having a large pattern width that can be formed relatively easily and a regular dense hole pattern that can be formed relatively easily on a semiconductor substrate. Therefore, it is possible to form fine, randomly arranged hole patterns with a small pitch that are difficult to form directly.
[0069]
In order to transfer a regular dense hole pattern, it is easy to use a super-resolution technique, the hole width can be easily reduced, and the pitch can be easily reduced. Further, since the pattern width of the auxiliary pattern is large, the process margin can be improved.
Furthermore, since a random fine pattern is not directly formed, optical proximity correction is unnecessary, the size of the hole is not reduced or enlarged on the reticle, the process margin is not impaired, and the manufacturing process is reduced. Simple.
In addition, since the auxiliary pattern and the dense hole pattern can be easily formed, there is room for selecting a resist material and an illumination method applicable to the formation process, and the process margin can be improved. For example, a combination of a halftone phase shift reticle and annular illumination, a combination of a Levenson phase shift reticle and four-hole two-beam illumination, and the like are possible.
[0070]
Fourth embodiment
This embodiment shows a method of forming a semiconductor device having a fine hole pattern randomly arranged between a lower wiring layer and an upper wiring layer having a predetermined pattern. Similar to the above-described embodiment, in this embodiment, a design rule in which the pitch between wiring patterns is 0.40 μm, the line width of the wiring is 0.20 μm, and the hole width is 0.20 μm in units on the wafer is taken as an example.
As shown in FIG. 20, the semiconductor device according to the present embodiment has a lower Cu wiring 11 in advance and silicon oxide (SiO 2).2There is a base on which an interlayer insulating film 12 made of In the present embodiment, a method of forming a fine random hole pattern such as pattern A in the interlayer insulating film 12 and further forming an upper wiring layer connected to the Cu wiring 11 through these holes in the interlayer insulating film 12 will be described. To do. The wiring groove pattern of the upper wiring layer is a pattern H. In other words, the present embodiment is an example of a method for forming holes and wiring grooves when multilayer wiring is formed by a so-called dual damascene method.
[0071]
Similar to the third embodiment, in this embodiment, in order to form an upper wiring layer having a fine random hole pattern such as pattern A and a wiring groove pattern such as pattern H, pattern A is directly formed. Do not use. Instead, a wiring groove etching mask film is formed on the interlayer insulating layer 12, and a pattern H to be a wiring groove pattern is transferred to the film, and then a hole etching mask is formed on the interlayer insulating layer 12. Then, for example, the auxiliary reticle pattern made of the pattern L is transferred to the film, and finally, the dense hole pattern made of the pattern C is transferred to the interlayer insulating film 12 by using the above etching mask, so that the fine random pattern is transferred. An upper wiring layer connected to the lower wiring layer through the hole pattern and the holes is formed.
Finally, since the upper wiring layer is formed, it is necessary to protect the insulating film between the wiring grooves from being removed when the hole pattern is formed by etching. Therefore, a film for protecting the insulating film between the upper wiring grooves is formed before etching, and is removed after forming a desired hole pattern and upper wiring groove pattern.
[0072]
First, as shown in FIG. 20A, a silicon nitride film (SiN) 13 is formed to a thickness of 50 nm on the interlayer insulating film 12 on the lower wiring layer 11 by a CVD method. The silicon nitride film 13 is used as an etching mask for forming an upper wiring groove.
Next, as shown in FIG. 20B, a resist 14 for transferring the wiring groove pattern H is applied on the silicon nitride film 13. As the resist 14, a resist that is sensitive to the wavelength of a KrF excimer laser used for exposure is applied.
In FIG. 20B, the groove pattern having a cross section along the broken line is transferred to the pattern H on the right side. A broken line and an arrow in the cross-sectional view of the semiconductor substrate on the left side of FIG. 20B indicate a region to be exposed on the resist 14 in order to form a wiring groove corresponding to the cross-sectional pattern in the right diagram. In the wiring groove pattern H, the black pattern is a portion for forming a groove.
The cross-sectional view of the semiconductor substrate shown in FIG. 20 corresponds to the cross section taken along the broken line in the pattern diagram on the right side of FIG.
[0073]
Next, as shown in FIG. 21A, the resist 14 is exposed and developed using the wiring groove pattern H as a reticle, and a portion of the resist 14 corresponding to the wiring groove is removed.
Here, a halftone phase shift reticle is used for a reticle that functions as a wiring groove pattern and has a pattern H. Further, exposure is performed using a half annular illumination with NA = 0.60 using an exposure machine using a KrF excimer laser.
[0074]
Next, as shown in FIG. 21B, the silicon nitride film 13 is etched using the resist 14 as an etching mask, and corresponds to the wiring groove pattern in the section along the broken line on the pattern H on the right side of FIG. Then, the silicon nitride film 13 is opened. Then, the resist 14 is removed.
[0075]
Next, as shown in FIG. 22A, an amorphous silicon film 15 is formed on the interlayer insulating film 12 to a thickness of 50 nm by the CVD method so as to cover the etched silicon nitride film 13. The amorphous silicon film 15 is used as an etching mask so as not to form unnecessary holes when the dense hole pattern C is transferred.
[0076]
Next, as shown in FIG. 22B, a resist 16 for transferring the auxiliary pattern L is applied on the amorphous silicon film 15. As the resist 16, a resist that is sensitive to the wavelength of a KrF excimer laser used for exposure is applied.
In FIG. 22B, a slit pattern having a cross section along the broken line is transferred onto the pattern L on the right side. In the cross-sectional view of the semiconductor substrate on the left side of FIG. 22 (b), the broken line and the arrow indicate the portion that should be exposed to the resist 16 according to the pattern L.
[0077]
Next, as shown in FIG. 23A, the resist 16 is exposed and developed using the auxiliary pattern L as a reticle, and an opening is formed in the resist 16 corresponding to the cross-sectional pattern along the broken line on the right pattern L. do.
Here, a normal reticle made of chromium is used as a reticle that functions as an auxiliary pattern and has a pattern L. Further, exposure is performed using normal illumination with NA = 0.60 using an exposure machine using a KrF excimer laser.
[0078]
Next, as shown in FIG. 23B, the amorphous silicon film 15 is etched using the resist 16 as an etching mask, and corresponds to the pattern of the cross section along the broken line on the pattern L on the right side of FIG. Open to the amorphous silicon film 15. Then, the resist 16 is removed.
[0079]
Next, as shown in FIG. 24A, an antireflection film made of an organic material is applied (not shown). Then, a resist 17 for transferring the pattern A is applied. As the resist 17, a resist that is sensitive to the wavelength of a KrF excimer laser used for exposure is applied.
In FIG. 24A, the pattern of the cross section along the broken line is transferred to the pattern A on the right side. In the cross-sectional view of the semiconductor substrate on the left side of FIG.
[0080]
Next, as shown in FIG. 24B, the resist 17 is exposed and developed using the dense hole pattern C as a reticle, and a pattern having a cross section along the broken line is formed on the resist 17.
The holes constituting the pattern C have the same hole width as that of the pattern A with a hole width of 0.20 μm and a hole pitch of 0.40 μm. Such holes form a pattern C by repeating two-dimensionally periodically.
Here, a halftone phase shift reticle is used for a reticle having a dense hole pattern. The exposure is performed using an exposure machine using a Kr-F excimer laser under the 1/2 annular illumination condition of NA = 0.60 so that an unnecessary pattern due to the sub-peak is not transferred.
As described above, in the present invention, the pattern A is not directly used to form a fine random hole pattern such as the pattern A. Instead, after the auxiliary pattern is transferred to the amorphous silicon film 15, the dense hole pattern C is transferred to the interlayer insulating film 12.
As shown in FIG. 24B, since fine holes are densely packed in the pattern C at a fine pitch, more unnecessary openings than holes in the pattern A (portions indicated by arrows and broken lines) are present. Is formed in the resist 17.
[0081]
Next, as shown in FIG. 24C, the interlayer insulating film 12 is etched using the resist 17 and the antireflection film (not shown) as an etching mask to form holes 18 in the interlayer insulating film 12. Then, the resist 17 is removed.
In the step shown in FIG. 24B, unnecessary openings are also formed in the resist 17 at the same time. However, the previously formed amorphous silicon film 15 is etched into the interlayer insulating layer 12 through these unnecessary openings. Blocking and unnecessary holes are not formed in the interlayer insulating layer 12.
[0082]
Next, in FIG. 25A, the resist 17 is removed.
[0083]
Next, as shown in FIG. 25B, a resist 19 is applied. The resist 19 is used to protect the holes 18 when the amorphous silicon film 15 is removed by etching in the next CMP process.
[0084]
Next, as shown in FIG. 25C, CMP is performed to remove the resist 19 and the amorphous silicon film 15. Then, the resist 19 in the hole 18 is also removed.
[0085]
Next, as shown in FIG. 26A, the entire surface of the interlayer insulating film 12 is etched using the silicon nitride film 13 as an etching mask so that the hole 18 can be connected to the underlying Cu wiring 11 and the wiring groove 20 Is formed on the surface of the interlayer insulating film 12.
Here, since the silicon nitride film 13 is formed in advance and the wiring groove pattern of the pattern H is formed on the silicon nitride film 13, the silicon nitride film 13 protects the insulating film between the wiring grooves as an etching mask. Thereby, a desired hole pattern and wiring groove pattern can be formed by the method of the present invention.
[0086]
Next, as shown in FIG. 26B, after forming a liner layer (not shown) in the wiring groove 20 on the surface of the interlayer insulating layer 12, a conductive material 21 made of, for example, Cu is deposited by, for example, a plating method. To do.
[0087]
Next, as shown in FIG. 26C, unnecessary Cu is removed by a CMP method. At this time, unnecessary silicon nitride film 13 is simultaneously removed by CMP.
Here, the upper wiring layer 21 in which the wiring groove pattern is the pattern H, which is connected to the lower Cu wiring layer 11 through the randomly arranged fine holes such as the pattern A, was formed.
[0088]
In the present embodiment, the halftone phase shift reticle and annular illumination are used in the process shown in FIG. 21A, but other combinations, for example, a combination of Levenson phase shift and normal illumination may be used. good. In addition, although the combination of the normal reticle and the normal illumination is used in the process shown in FIG. 23A, a pattern can be formed satisfactorily with the combination of the halftone phase shift reticle and the annular illumination. In the step shown in FIG. 24B, a halftone phase shift reticle and annular illumination are used. However, the present invention is not limited to this, and a good hole pattern can be formed even by a combination of Levenson phase shift and normal illumination. A good hole pattern can also be formed by a combination of normal reticle and four-hole illumination.
Further, when an ArF excimer laser is used, a good hole pattern can be formed even with a combination of a normal reticle and normal illumination in the steps shown in FIGS. 23 (a) and 24 (b).
[0089]
According to the present embodiment, fine holes randomly arranged like the pattern A are formed on the lower wiring layer, and the wiring groove like the pattern H connected to the lower wiring layer through these holes. In order to form an upper wiring layer having a pattern, it is not necessary to use the pattern A directly. Instead, the auxiliary reticle pattern composed of the pattern H and the pattern L, for example, is transferred to form a two-layer etching mask film, and the dense hole pattern composed of the pattern C is formed using the two-layer etching mask. By transferring to the interlayer insulating film 12, a fine random hole pattern and an upper wiring layer connected to the lower wiring layer through these holes are formed.
Thus, even if it is a fine random hole pattern between the multilayer wiring layers, it can be formed, and it is relatively easy to avoid forming such a fine random hole pattern directly. By transferring the auxiliary pattern with a large pattern width that can be easily formed and the regular dense hole pattern that can be formed relatively easily onto the semiconductor substrate in sequence, it is possible to form fine randomly arranged pitches that are difficult to form directly. A small hole pattern can be formed.
Other effects are the same as those of the third embodiment.
[0090]
Although the present invention has been described based on the preferred embodiments, the present invention is not limited to the embodiments described above, and various modifications can be made without departing from the gist of the present invention.
The method for generating auxiliary pattern data described in the first and second embodiments is a specific example, and modifications to these examples are possible.
[0091]
In the third and fourth embodiments, the case of one and two wiring layers has been described as an example. However, the present invention can also be applied to a case of three or more layers.
For example, in an LSI logic device, when the first three of the wiring layers having a five-layer metal structure are configured with a design rule having a pitch of 0.40 μm, the present invention is applied to the first three layers, The multilayer wiring layer can be manufactured by a damascene method.
For example, for simplicity, the first contact hole layer and wiring layer, the second via hole layer and wiring layer, and the third via hole layer and wiring layer have the same pattern. Assume that pattern H is obtained. Then, both the three-layer hole and the wiring layer can be formed by the method of the fourth embodiment. If the above-described pattern L is used as the auxiliary pattern and the above-described pattern C is used as the dense hole pattern, the reticle including the pattern H, the pattern L, and the pattern C is used as the first contact hole layer, the second via hole layer, and the third pattern. Commonly used for the via hole layer. Therefore, even when the present invention is applied to three layers, only one reticle increases.
[0092]
【The invention's effect】
According to the present invention, in order to form a fine hole pattern randomly arranged on the wiring layer, the random fine hole pattern is not directly formed, but an auxiliary pattern having a large pattern width and a regular dense hole pattern are formed. Using this, the auxiliary pattern that can be formed relatively easily and the dense hole pattern that can be formed relatively easily are sequentially transferred onto the semiconductor substrate to obtain a fine hole pattern with a small random pitch that is difficult to form directly. It is done.
To transfer regular dense hole patterns, it is easy to use super-resolution technology, the hole width can be easily reduced, and the pitch can be easily reduced, which makes it easy to pattern random fine holes Can be formed. In addition, since the auxiliary pattern having a large pattern width is transferred, the process margin can be improved.
Further, since a random fine pattern is not directly formed, optical proximity effect correction is not necessary, and therefore the optical proximity effect correction does not reduce or enlarge the size of the hole on the reticle, and the process margin is high. The manufacturing process is simple.
In addition, since the auxiliary pattern and the dense hole pattern can be easily formed, there is room for selecting a resist material and an illumination method applicable to the formation process, and the process margin can be improved.
Therefore, according to the present invention, for example, in a semiconductor device such as a logic device or a device in which logic and a memory such as DRAM are mixedly mounted, randomly arranged contact holes and via holes are formed with a fine pattern pitch and a fine size. The semiconductor device can be easily formed, and further miniaturization and integration of the semiconductor device can be achieved. In addition, it is very useful because it improves the performance and yield of the integrated circuit.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining graphic operations for generating auxiliary pattern data in a method of manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the semiconductor device manufacturing method according to the first embodiment of the present invention, following FIG. 1;
FIG. 3 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the method for manufacturing a semiconductor device according to the first embodiment of the present invention, following FIG. 2;
FIG. 4 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the semiconductor device manufacturing method according to the first embodiment of the present invention, following FIG. 3;
FIG. 5 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the semiconductor device manufacturing method according to the first embodiment of the present invention, following FIG. 4;
FIG. 6 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the semiconductor device manufacturing method according to the first embodiment of the present invention, following FIG. 5;
FIG. 7 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the semiconductor device manufacturing method according to the first embodiment of the present invention, following FIG. 6;
FIG. 8 is a diagram for explaining graphic calculation for generating auxiliary pattern data in the method for manufacturing a semiconductor device according to the first embodiment of the present invention, following FIG. 7;
FIG. 9 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the method for manufacturing a semiconductor device according to the first embodiment of the present invention, following FIG. 8;
FIG. 10 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the semiconductor device manufacturing method according to the second embodiment of the present invention;
FIG. 11 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the method for manufacturing a semiconductor device according to the second embodiment of the present invention, following FIG. 10;
FIG. 12 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the method for manufacturing a semiconductor device according to the second embodiment of the present invention, following FIG. 11;
FIG. 13 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the semiconductor device manufacturing method according to the second embodiment of the present invention, following FIG. 12;
FIG. 14 is a diagram for explaining graphic calculation for generating auxiliary pattern data in the method for manufacturing a semiconductor device according to the second embodiment of the present invention, following FIG. 13;
FIG. 15 is a diagram for explaining a graphic operation for generating auxiliary pattern data in the method for manufacturing a semiconductor device according to the second embodiment of the present invention, following FIG. 14;
FIG. 16 is a schematic cross-sectional view for explaining the method for manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 17 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention following FIG. 16;
FIG. 18 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention following FIG. 17;
FIG. 19 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the third embodiment of the present invention following FIG. 18;
FIG. 20 is a schematic cross-sectional view for explaining the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 21 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention following FIG. 20;
FIG. 22 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention following FIG. 21;
FIG. 23 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention following FIG. 22;
FIG. 24 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention, following FIG. 23;
FIG. 25 is a schematic cross-sectional view for explaining the manufacturing method of the semiconductor device according to the fourth embodiment of the present invention, following FIG. 24;
FIG. 26 is a schematic cross-sectional view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment of the present invention following FIG. 25;
FIG. 27 is a diagram showing an example of a problem of a method for forming fine hole patterns randomly arranged using the conventional technique, (a) is a hole pattern formed under best focus conditions; Indicates a hole pattern formed under the condition of 0.2 μm defocusing.
FIG. 28 is a diagram showing another example of a problem of a method of forming fine hole patterns randomly arranged using the conventional technique, (a) is a hole pattern formed under the best focus condition; ) Shows a hole pattern formed under the condition of 0.2 μm defocusing.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Lower layer wiring layer, 2 ... Interlayer insulating film, 3 ... Etching mask for holes, 4 ... Resist, 5 ... Resist, 6 ... Tungsten, 11 ... Lower layer wiring layer, 12 ... Interlayer insulating film, 13 ... Etching mask for wiring layers , 14 ... resist, 15 ... hole etching mask, 16 ... resist, 17 ... resist, 18 ... hole, 19 ... resist, 20 ... wiring groove, 21 ... upper wiring layer, d ... hole width, p ... inter-hole pitch.

Claims (13)

下層配線層上の絶縁膜に、複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)を、第1方向と当該第1方向に直交する第2方向とにおいてランダムに配置することによって、半導体装置を製造する工程  By disposing a plurality of via holes or contact holes (hereinafter simply referred to as holes) in an insulating film on a lower wiring layer in a first direction and a second direction orthogonal to the first direction, a semiconductor Process for manufacturing equipment
を具備しており、  It has
当該半導体装置の製造工程は、  The manufacturing process of the semiconductor device is as follows:
前記絶縁膜上に形成されたエッチングマスク膜を、補助パターンに加工するエッチングマスク層加工工程と、  An etching mask layer processing step of processing the etching mask film formed on the insulating film into an auxiliary pattern;
前記絶縁膜上に形成されたレジスト膜を、密集ホールパターンに加工するレジスト膜加工工程と、  A resist film processing step of processing the resist film formed on the insulating film into a dense hole pattern;
前記補助パターンのエッチングマスク膜と前記密集ホールパターンのレジスト膜とをマスクとして用いて、前記絶縁膜をエッチングすることによって前記複数のホールを形成するホール形成工程と  A hole forming step of forming the plurality of holes by etching the insulating film using the etching mask film of the auxiliary pattern and the resist film of the dense hole pattern as a mask;
を有し、  Have
前記密集ホールパターンは、  The dense hole pattern is:
前記複数のホールの設計パターンにおいて前記複数のホールが形成される部分が開口しており、当該開口部分が、前記設計パターンのホールの設計幅と同じ幅であると共に、当該複数の開口部分が前記第1方向と前記第2方向とにおいて、非開口部分を介して、前記設計パターンにおける複数のホールの設計ピッチと同じピッチで繰り返し配置されており、  A portion where the plurality of holes are formed in the design pattern of the plurality of holes is open, the opening portion has the same width as the design width of the hole of the design pattern, and the plurality of opening portions are the The first direction and the second direction are repeatedly arranged at the same pitch as the design pitch of a plurality of holes in the design pattern via a non-opening portion,
前記補助パターンは、  The auxiliary pattern is
前記設計パターンにおいて前記複数のホールが形成される部分が開口しており、当該開口部分が、前記第1方向と前記第2方向とにおいて、当該設計パターンのホールの設計幅よりも広く、当該設計幅の2倍よりも最小線幅が狭い第1パターンと、  A portion where the plurality of holes are formed in the design pattern is open, and the opening portion is wider than the design width of the hole of the design pattern in the first direction and the second direction, and the design A first pattern having a minimum line width narrower than twice the width;
前記下層配線層の配線パターンにおいて当該下層配線層が形成される部分が開口されており、当該開口部分が、前記第1方向と前記第2方向とにおいて、前記設計パターンのホールの設計幅よりも広く、最小線幅が前記第1パターンの開口部分の最小線幅と同じである第2パターンと  A portion where the lower wiring layer is formed is opened in the wiring pattern of the lower wiring layer, and the opening portion is smaller than the design width of the hole of the design pattern in the first direction and the second direction. A second pattern which is wide and has a minimum line width equal to the minimum line width of the opening portion of the first pattern;
の間において図形論理和の演算がされることによって生成されており、  Is generated by performing a logical OR operation between
前記補助パターンと前記密集ホールパターンとの間において図形論理和の演算がされることによって、前記設計パターンになる、  A graphic OR operation between the auxiliary pattern and the dense hole pattern results in the design pattern.
半導体装置の製造方法。  A method for manufacturing a semiconductor device.
前記第1パターンを生成する第1パターン生成工程と、  A first pattern generating step for generating the first pattern;
前記第2パターンを生成する第2パターン生成工程と、  A second pattern generation step of generating the second pattern;
前記第1パターンと前記第2パターンとの間で図形論理和の演算を実施することによって、前記補助パターンを生成する補助パターン生成工程と  An auxiliary pattern generation step of generating the auxiliary pattern by performing a graphic OR operation between the first pattern and the second pattern;
を具備しており、  It has
前記第1パターン生成工程は、  The first pattern generation step includes
前記設計パターンを準備する第1ステップと、  A first step of preparing the design pattern;
前記設計パターンにおいて前記複数のホールが形成される開口部分と当該開口部分以外の非開口部分とを反転する第2ステップと、  A second step of inverting an opening portion in which the plurality of holes are formed in the design pattern and a non-opening portion other than the opening portion;
前記第2ステップでの反転により生成されたパターンと前記密集ホールパターンとの間で図形論理和の演算を実施する第3ステップと、  A third step of performing a graphic OR operation between the pattern generated by the inversion in the second step and the dense hole pattern;
前記第3ステップでの図形論理和の演算の実施により生成されたパターンについて、開口部分と非開口部分とを反転する第4ステップと、  A fourth step of inverting the opening portion and the non-opening portion for the pattern generated by performing the graphic OR operation in the third step;
前記第4ステップでの反転により生成されたパターンの非開口部分の幅を、前記第1方向と前記第2方向とにおいて、2倍に広げるサイジング処理を実施する第5ステップと、  A fifth step of performing a sizing process that doubles the width of the non-opening portion of the pattern generated by the inversion in the fourth step in the first direction and the second direction;
前記第5ステップでのサイジング処理の実施により生成されたパターンの非開口部分の最小線幅が、前記第1方向と前記第2方向において前記設計パターンにおけるホールの設計幅よりも広くなるように、当該第5ステップで生成されたパターンの非開口部分を縮小するサイジング処理を実施することによって、前記第1パターンを生成する第6ステップと  The minimum line width of the non-opening portion of the pattern generated by performing the sizing process in the fifth step is wider than the design width of the hole in the design pattern in the first direction and the second direction. A sixth step of generating the first pattern by performing a sizing process for reducing a non-opening portion of the pattern generated in the fifth step;
を含み、  Including
前記第2パターン生成工程は、  The second pattern generation step includes
前記配線パターンにおいて前記下層配線層が形成される非開口部分の最小線幅が、前記第1パターンの最小線幅と同じになるまで、当該配線パターンの非開口部分を、前記第1方向と前記第2方向とにおいて広げるサイジング処理を実施する第7ステップと、  Until the minimum line width of the non-opening portion in which the lower wiring layer is formed in the wiring pattern is the same as the minimum line width of the first pattern, the non-opening portion of the wiring pattern is moved in the first direction and the first direction. A seventh step of carrying out a sizing process that extends in the second direction;
前記第7ステップでのサイジング処理の実施によって生成されたパターンについて、開口部分と非開口部分とを反転することによって、前記第2パターンを生成する第8ステップと  An eighth step of generating the second pattern by inverting the opening portion and the non-opening portion of the pattern generated by performing the sizing process in the seventh step;
を含み、  Including
前記エッチングマスク膜加工工程においては、前記補助パターンデータ生成工程で生成された補助パターンに、前記エッチングマスク膜を加工する、  In the etching mask film processing step, the etching mask film is processed into the auxiliary pattern generated in the auxiliary pattern data generation step.
請求項1に記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 1.
前記第1パターンを生成する第1パターン生成工程と、  A first pattern generating step for generating the first pattern;
前記第2パターンを生成する第2パターン生成工程と、  A second pattern generation step of generating the second pattern;
前記第1パターンと前記第2パターンとの間で図形論理和の演算を実施することによって、前記補助パターンを生成する補助パターン生成工程と  An auxiliary pattern generation step of generating the auxiliary pattern by performing a graphic OR operation between the first pattern and the second pattern;
を具備しており、  It has
前記第1パターン生成工程は、  The first pattern generation step includes
前記設計パターンを準備する第1ステップと、  A first step of preparing the design pattern;
前記設計パターンにおいて前記複数のホールが形成される開口部分と当該開口部分以外の非開口部分とを反転する第2ステップと、  A second step of inverting an opening portion in which the plurality of holes are formed in the design pattern and a non-opening portion other than the opening portion;
前記第2ステップでの反転により生成されたパターンの非開口部分の幅を、前記第1方向と前記第2方向とにおいて2倍に広げるサイジング処理を実施する第3ステップと、  A third step of performing a sizing process that doubles the width of the non-opening portion of the pattern generated by the reversal in the second step in the first direction and the second direction;
前記第3ステップでのサイジング処理の実施により生成されたパターンについて、開口部分と非開口部分とを反転する第4ステップと、  A fourth step of inverting the opening portion and the non-opening portion for the pattern generated by performing the sizing process in the third step;
前記第4ステップでの反転により生成されたパターンの非開口部分の最小線幅が、前記第1方向と前記第2方向において、前記設計パターンのホールの設計幅を超える幅になるように、当該第4ステップで生成されたパターンの非開口部分を縮小するサイジング処理を実施することによって、前記第1パターンを生成する第5ステップと、  In order that the minimum line width of the non-opening portion of the pattern generated by the inversion in the fourth step exceeds the design width of the hole of the design pattern in the first direction and the second direction. A fifth step of generating the first pattern by performing a sizing process for reducing a non-opening portion of the pattern generated in the fourth step;
前記第2パターン生成工程は、  The second pattern generation step includes
前記配線パターンにおいて前記下層配線層が形成される非開口部分の最小線幅が、前記第1パターンの最小線幅と同じになるまで、当該配線パターンの非開口部分を、前記第1方向と前記第2方向とにおいて広げるサイジング処理を実施する第6ステップと、  Until the minimum line width of the non-opening portion in which the lower wiring layer is formed in the wiring pattern is the same as the minimum line width of the first pattern, the non-opening portion of the wiring pattern is moved in the first direction and the first direction. A sixth step of carrying out a sizing process that spreads in the second direction;
前記第6ステップでのサイジング処理の実施によって生成されたパターンについて、開口部分と非開口部分とを反転することによって、前記第2パターンを生成する第7ステップと  A seventh step of generating the second pattern by inverting the opening portion and the non-opening portion of the pattern generated by performing the sizing process in the sixth step;
を含み、  Including
前記エッチングマスク膜加工工程においては、前記補助パターンデータ生成工程で生成された補助パターンに、前記エッチングマスク膜を加工する、  In the etching mask film processing step, the etching mask film is processed into the auxiliary pattern generated in the auxiliary pattern data generation step.
請求項1に記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 1.
前記絶縁膜に形成された前記ホールに導電性物質を埋め込み、前記下層配線層と接続する工程  A step of burying a conductive material in the hole formed in the insulating film and connecting to the lower wiring layer
をさらに有する、  Further having
請求項1から3のいずれかに記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 1.
前記補助パターンは、スリットパターンである、  The auxiliary pattern is a slit pattern.
請求項1から4のいずれかに記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 1.
前記エッチングマスク膜は、アモルファス・シリコン膜である、  The etching mask film is an amorphous silicon film,
請求項1から5のいずれかに記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 1.
下層配線層上の絶縁膜に、複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)を、第1方向と当該第1方向に直交する第2方向とにおいてランダムに配置後、前記ホールにおいて前記下層配線層に接続する上層配線層を形成することによって、半導体装置を製造する工程  A plurality of via holes or contact holes (hereinafter simply referred to as holes) are randomly arranged in the insulating film on the lower wiring layer in the first direction and the second direction orthogonal to the first direction, and then in the holes. A step of manufacturing a semiconductor device by forming an upper wiring layer connected to the lower wiring layer
を具備しており、  It has
当該半導体装置の製造工程は、  The manufacturing process of the semiconductor device is as follows:
前記絶縁膜上に形成された第1エッチングマスク膜を、前記上層配線層の配線溝パターンに加工する第1エッチングマスク膜加工工程と、  A first etching mask film processing step of processing the first etching mask film formed on the insulating film into a wiring groove pattern of the upper wiring layer;
前記絶縁膜上に形成された第2エッチングマスク膜を、補助パターンに加工する第2エッチングマスク膜加工工程と、  A second etching mask film processing step of processing the second etching mask film formed on the insulating film into an auxiliary pattern;
前記絶縁膜上に形成されたレジスト膜を、密集ホールパターンに加工するレジスト膜加工工程と、  A resist film processing step of processing the resist film formed on the insulating film into a dense hole pattern;
前記補助パターンの第2エッチングマスク膜と前記密集ホールパターンのレジスト膜とをマスクとして用いて、前記絶縁膜をエッチングし、当該第2エッチングマスク膜と当該レジスト膜とを除去した後、前記配線溝パターンの第1エッチングマスク膜をマスクとして用いて、前記絶縁膜をエッチングすることによって、前記絶縁膜に前記ホールと前記上層配線層の配線溝とを形成するホール形成工程と  Using the second etching mask film of the auxiliary pattern and the resist film of the dense hole pattern as a mask, the insulating film is etched and the second etching mask film and the resist film are removed, and then the wiring groove Forming a hole and a wiring groove of the upper wiring layer in the insulating film by etching the insulating film using the first etching mask film of the pattern as a mask;
を有し、  Have
前記密集ホールパターンは、  The dense hole pattern is:
前記複数のホールの設計パターンにおいて前記複数のホールが形成される部分が開口しており、当該開口部分が、前記設計パターンのホールの設計幅と同じ幅であると共に、当該複数の開口部分が前記第1方向と前記第2方向とにおいて、非開口部分を介して、前記設計パターンにおける複数のホールの設計ピッチと同じピッチで繰り返し配置されており、  A portion where the plurality of holes are formed in the design pattern of the plurality of holes is open, the opening portion has the same width as the design width of the hole of the design pattern, and the plurality of opening portions are the The first direction and the second direction are repeatedly arranged at the same pitch as the design pitch of a plurality of holes in the design pattern via a non-opening portion,
前記補助パターンは、  The auxiliary pattern is
前記設計パターンにおいて前記複数のホールが形成される部分が開口しており、当該開口部分が、前記第1方向と前記第2方向とにおいて、当該設計パターンのホールの設計幅よりも広く、当該設計幅の2倍よりも最小線幅が狭い第1パターンと、  A portion where the plurality of holes are formed in the design pattern is open, and the opening portion is wider than the design width of the hole of the design pattern in the first direction and the second direction, and the design A first pattern having a minimum line width narrower than twice the width;
前記下層配線層の配線パターンにおいて当該下層配線層が形成される部分が開口されており、当該開口部分が、前記第1方向と前記第2方向とにおいて、前記設計パターンのホールの設計幅よりも広く、最小線幅が前記第1パターンの開口部分の最小線幅と同じである第2パターンと  A portion where the lower wiring layer is formed is opened in the wiring pattern of the lower wiring layer, and the opening portion is smaller than the design width of the hole of the design pattern in the first direction and the second direction. A second pattern which is wide and has a minimum line width equal to the minimum line width of the opening portion of the first pattern;
の間において図形論理和の演算がされることによって生成されており、  Is generated by performing a logical OR operation between
前記補助パターンと前記密集ホールパターンとの間において図形論理和の演算がされることによって、前記設計パターンになる、  A graphic OR operation between the auxiliary pattern and the dense hole pattern results in the design pattern.
半導体装置の製造方法。  A method for manufacturing a semiconductor device.
前記第1パターンを生成する第1パターン生成工程と、  A first pattern generating step for generating the first pattern;
前記第2パターンを生成する第2パターン生成工程と、  A second pattern generation step of generating the second pattern;
前記第1パターンと前記第2パターンとの間で図形論理和の演算を実施することによって、前記補助パターンを生成する補助パターン生成工程と  An auxiliary pattern generation step of generating the auxiliary pattern by performing a graphic OR operation between the first pattern and the second pattern;
を具備しており、  It has
前記第1パターン生成工程は、  The first pattern generation step includes
前記設計パターンを準備する第1ステップと、  A first step of preparing the design pattern;
前記設計パターンにおいて前記複数のホールが形成される開口部分と当該開口部分以外の非開口部分とを反転する第2ステップと、  A second step of inverting an opening portion in which the plurality of holes are formed in the design pattern and a non-opening portion other than the opening portion;
前記第2ステップでの反転により生成されたパターンと前記密集ホールパターンとの間で図形論理和の演算を実施する第3ステップと、  A third step of performing a graphic OR operation between the pattern generated by the inversion in the second step and the dense hole pattern;
前記第3ステップでの図形論理和の演算の実施により生成されたパターンについて、開口部分と非開口部分とを反転する第4ステップと、  A fourth step of inverting the opening portion and the non-opening portion for the pattern generated by performing the graphic OR operation in the third step;
前記第4ステップでの反転により生成されたパターンの非開口部分の幅を、前記第1方向と前記第2方向とにおいて、2倍に広げるサイジング処理を実施する第5ステップと、  A fifth step of performing a sizing process that doubles the width of the non-opening portion of the pattern generated by the inversion in the fourth step in the first direction and the second direction;
前記第5ステップでのサイジング処理の実施により生成されたパターンの非開口部分の最小線幅が、前記第1方向と前記第2方向において前記設計パターンにおけるホールの設計幅よりも広くなるように、当該第5ステップで生成されたパターンの非開口部分を縮小するサイジング処理を実施することによって、前記第1パターンを生成する第6ステップと  The minimum line width of the non-opening portion of the pattern generated by performing the sizing process in the fifth step is wider than the design width of the hole in the design pattern in the first direction and the second direction. A sixth step of generating the first pattern by performing a sizing process for reducing a non-opening portion of the pattern generated in the fifth step;
を含み、  Including
前記第2パターン生成工程は、  The second pattern generation step includes
前記配線パターンにおいて前記下層配線層が形成される非開口部分の最小線幅が、前記第1パターンの最小線幅と同じになるまで、当該配線パターンの非開口部分を、前記第1方向と前記第2方向とにおいて広げるサイジング処理を実施する第7ステップと、  Until the minimum line width of the non-opening portion in which the lower wiring layer is formed in the wiring pattern is the same as the minimum line width of the first pattern, the non-opening portion of the wiring pattern is moved in the first direction and the first direction. A seventh step of carrying out a sizing process that extends in the second direction;
前記第7ステップでのサイジング処理の実施によって生成されたパターンについて、開口部分と非開口部分とを反転することによって、前記第2パターンを生成する第8ステップと  An eighth step of generating the second pattern by inverting the opening portion and the non-opening portion of the pattern generated by performing the sizing process in the seventh step;
を含み、  Including
前記エッチングマスク膜加工工程においては、前記補助パターンデータ生成工程で生成された補助パターンに、前記エッチングマスク膜を加工する、  In the etching mask film processing step, the etching mask film is processed into the auxiliary pattern generated in the auxiliary pattern data generation step.
請求項7に記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 7.
前記第1パターンを生成する第1パターン生成工程と、  A first pattern generating step for generating the first pattern;
前記第2パターンを生成する第2パターン生成工程と、  A second pattern generation step of generating the second pattern;
前記第1パターンと前記第2パターンとの間で図形論理和の演算を実施することによって、前記補助パターンを生成する補助パターン生成工程と  An auxiliary pattern generation step of generating the auxiliary pattern by performing a graphic OR operation between the first pattern and the second pattern;
を具備しており、  It has
前記設計パターンを準備する第1ステップと、  A first step of preparing the design pattern;
前記設計パターンにおいて前記複数のホールが形成される開口部分と当該開口部分以外の非開口部分とを反転する第2ステップと、  A second step of inverting an opening portion in which the plurality of holes are formed in the design pattern and a non-opening portion other than the opening portion;
前記第2ステップでの反転により生成されたパターンの非開口部分の幅を、前記第1方向と前記第2方向とにおいて2倍に広げるサイジング処理を実施する第3ステップと、  A third step of performing a sizing process that doubles the width of the non-opening portion of the pattern generated by the reversal in the second step in the first direction and the second direction;
前記第3ステップでのサイジング処理の実施により生成されたパターンについて、開口部分と非開口部分とを反転する第4ステップと、  A fourth step of inverting the opening portion and the non-opening portion for the pattern generated by performing the sizing process in the third step;
前記第4ステップでの反転により生成されたパターンの非開口部分の最小線幅が、前記第1方向と前記第2方向において、前記設計パターンのホールの設計幅を超える幅になるように、当該第4ステップで生成されたパターンの非開口部分を縮小するサイジング処理を実施することによって、前記第1パターンを生成する第5ステップと、  In order that the minimum line width of the non-opening portion of the pattern generated by the inversion in the fourth step exceeds the design width of the hole of the design pattern in the first direction and the second direction. A fifth step of generating the first pattern by performing a sizing process for reducing a non-opening portion of the pattern generated in the fourth step;
前記第2パターン生成工程は、  The second pattern generation step includes
前記配線パターンにおいて前記下層配線層が形成される非開口部分の最小線幅が、前記第1パターンの最小線幅と同じになるまで、当該配線パターンの非開口部分を、前記第1方向と前記第2方向とにおいて広げるサイジング処理を実施する第6ステップと、  Until the minimum line width of the non-opening portion in which the lower wiring layer is formed in the wiring pattern is the same as the minimum line width of the first pattern, the non-opening portion of the wiring pattern is moved in the first direction and the first direction. A sixth step of carrying out a sizing process that spreads in the second direction;
前記第6ステップでのサイジング処理の実施によって生成されたパターンについて、開口部分と非開口部分とを反転することによって、前記第2パターンを生成する第7ステップと  A seventh step of generating the second pattern by inverting the opening portion and the non-opening portion of the pattern generated by performing the sizing process in the sixth step;
を含み、  Including
前記エッチングマスク膜加工工程においては、前記補助パターンデータ生成工程で生成された補助パターンに、前記エッチングマスク膜を加工する、  In the etching mask film processing step, the etching mask film is processed into the auxiliary pattern generated in the auxiliary pattern data generation step.
請求項7に記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 7.
前記ホール形成工程の後に、前記第1エッチングマスク膜を除去する工程  Removing the first etching mask film after the hole forming step;
を有する、  Having
請求項7から9のいずれかに記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 7.
前記配線溝と前記ホールに導電性物質を埋め込んだ後、平坦化することによって、前記上層配線層を形成する工程  A step of forming the upper wiring layer by embedding a conductive material in the wiring groove and the hole and then planarizing the conductive material.
を有する、  Having
請求項10に記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 10.
前記補助パターンは、スリットパターンである  The auxiliary pattern is a slit pattern.
請求項11に記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 11.
前記第1エッチングマスク膜は、窒化シリコン膜であり、  The first etching mask film is a silicon nitride film;
前記第2エッチングマスク膜は、アモルファス・シリコン膜である、  The second etching mask film is an amorphous silicon film;
請求項7から12のいずれかに記載の半導体装置の製造方法。  A method for manufacturing a semiconductor device according to claim 7.
JP2002255690A 2002-08-30 2002-08-30 Manufacturing method of semiconductor device Expired - Fee Related JP4363012B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002255690A JP4363012B2 (en) 2002-08-30 2002-08-30 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002255690A JP4363012B2 (en) 2002-08-30 2002-08-30 Manufacturing method of semiconductor device

Publications (2)

Publication Number Publication Date
JP2004095898A JP2004095898A (en) 2004-03-25
JP4363012B2 true JP4363012B2 (en) 2009-11-11

Family

ID=32061151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002255690A Expired - Fee Related JP4363012B2 (en) 2002-08-30 2002-08-30 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP4363012B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613461B1 (en) * 2005-06-29 2006-08-17 주식회사 하이닉스반도체 Double exposure method using double exposure technique and photomask for the exposure method
JP2008185970A (en) * 2007-01-31 2008-08-14 Renesas Technology Corp Pattern forming method, manufacturing method of electronic device, and electronic device
EP2613367A3 (en) 2012-01-06 2013-09-04 Imec Method for producing a led device .

Also Published As

Publication number Publication date
JP2004095898A (en) 2004-03-25

Similar Documents

Publication Publication Date Title
US6660462B1 (en) Semiconductor device and method of producing the same
US9685367B2 (en) Photomask for forming multiple layer patterns with a single exposure
KR101531761B1 (en) Method to define multiple layer patterns using a single exposure
TWI232511B (en) Fabrication method of semiconductor integrated circuit device
US7252909B2 (en) Method to reduce CD non-uniformity in IC manufacturing
US7670755B2 (en) Photomask correcting method and manufacturing method of semiconductor device
WO2000025181A1 (en) Method for fabricating semiconductor device and method for forming mask suitable therefor
US7737016B2 (en) Two-print two-etch method for enhancement of CD control using ghost poly
JP3363799B2 (en) Method of arranging structural part of device and device
KR20120011902A (en) Patterning a single integrated circuit layer using automatically-generated masks and multiple masking layers
US7807343B2 (en) EDA methodology for extending ghost feature beyond notched active to improve adjacent gate CD control using a two-print-two-etch approach
EP1752825B1 (en) Lithography Masks and Methods
US6573027B1 (en) Manufacturing method of semiconductor device
US7859645B2 (en) Masks and methods of manufacture thereof
US20030077526A1 (en) Two-exposure phase shift photolithography with improved inter-feature separation
TWI438824B (en) Manufacturing method of semiconductor device
JP2001235850A (en) Method for designing photomask pattern, method for forming resist pattern and method for manufacturing semiconductor device
KR20030030964A (en) Fabrication method of semiconductor integrated circuit device, and mask
JP4190227B2 (en) Photomask, method for designing the same, and method for manufacturing a semiconductor device using the same
JP2000019710A (en) Manufacture of semiconductor integrated circuit device
JP4363012B2 (en) Manufacturing method of semiconductor device
JP2003322949A (en) Photomask and pattern forming method using the same
JP2005157022A (en) Method for manufacturing mask having auxiliary pattern
US20060194397A1 (en) Application of single exposure alternating aperture phase shift mask to form sub 0.18 micron polysilicon gates
US20110250530A1 (en) Semiconductor Devices and Methods of Manufacturing Thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090519

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090710

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090728

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090810

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120828

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees