JP4348495B2 - Cavity type mounting substrate device and method for manufacturing the same - Google Patents

Cavity type mounting substrate device and method for manufacturing the same Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は、内部に所定の電極パターンが露出形成されたキャビティーを有する多層配線板を備え、この多層配線板のキャビティー内にて、半導体チップ、半導体素子等の半導体装置と上記電極パターンとが電気的に接続されるキャビティー型実装基板装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化は年々ますます高まる傾向にあり、また、この種の半導体装置を高密度にプリント配線板に実装することが求められて来ている。プリント配線板への半導体装置の高密度の実装を実現するために、パッケージングされた半導体装置（以下半導体素子と称する）をプリント配線板に実装するのではなく、プリント配線板にパッケージングされていない半導体装置（以下半導体チップと称する）を直接実装する（以下、ベアチップ実装とする）技術がいくつか提案され、製品の製造に適用されている。
その中で、ベアチップ実装技術の中核技術として、プリント配線板と半導体チップとの物理的・電気的接続を保つために、いくつかのボンディング技術が現在実用化されていて、ワイヤボンディング技術とフリップチップボンディング技術を用いた様々な電子製品が生産されてきている。
【０００３】
また、プリント配線板の表面上に各種の電子部品を実装する、いわゆる面実装においても、片面実装や両面実装のような平面による２次元的な実装構造では、同一平面内で幾種類ものベアチップ実装を駆使しても、実装の更なる高密度化へは対応が難しくなってきている。
このため、最近では実装形態を同一平面に限らない、３次元実装構造や積層型実装構造が提案されるようになってきた。３次元あるいは積層型実装構造を実現する手段として、プリント配線板を多層配線板とし、この多層配線板に対して、予めキャビティーと呼ばれる凹型の窪みを施しておき、その凹型の窪みに半導体チップを実装するキャビティー構造が多くの場合用いられている。
【０００４】
図１４は、フリップチップボンディング技術を用い、かつ多層配線板にキャビティーを施した、従来の３次元実装構造を持つキャビティー型実装基板装置の断面図を示している（特開平９ー９２７８０号公報参照）。
図１４において、１０は全体としての実装基板装置を示し、多層配線板１１には、その上面１４、下面１５に形成された電極ランド３１、３４と電気的接続される複数の表面実装型電子部品である能動素子部品３２、パッケージング半導体装置３３が実装されている。また、この多層配線板１１には、後述するように半導体チップ１Ａ、１Ｂ、１Ｃが実装されている。また、多層配線板１１にはキャビティー１３が設けられ、このキャビティー１３内の段差面１２Ｂに、導体パターン２１Ｂの一部である電極パターン１６Ｂが、半導体チップ１Ｂの突起電極３Ｂと対応する位置に形成されている。
また、キャビティー１３内の段差面（底面）１２Ｃに、導体パターン２１Ｃの一部である電極パターン１６Ｃが、半導体チップ１Ｃの突起電極３Ｃと対応する位置に形成されており、更にキャビティー１３の底面中央部には空気抜き用貫通穴４２が設けられている。また、多層配線板１１には、電極パターン１６Ａが、その上面１４に半導体チップ１Ａの突起電極３Ａと対応する位置に形成されている。
【０００５】
上記半導体チップ１Ａ、１Ｂ、１Ｃは、多層配線板１１の上面１４に形成された電極パターン１６Ａ、及びキャビティー１３内にそれぞれ形成された電極パターン１６Ｂ、１６Ｃに対して、半導体チップ１Ａ、１Ｂ、１Ｃ上に形成された複数個の突起電極３Ａ、３Ｂ、３Ｃを介して電気的・物理的に接続されている。更に実装された半導体チップ１Ｂ、１Ｃ及び貫通穴４２を含むキャビティー１３は、絶縁性樹脂４１にて一体的に封止されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したように、従来の３次元実装構造を持つキャビティー型実装基板装置は、絶縁性樹脂４１にて半導体チップ１Ｂ、１Ｃを一体に封止していて、キャビティー１３内に実装された半導体チップ１Ｂ、１Ｃの各々は封止用の絶縁性樹脂４１が浸透して行くための軌道をふさぐような実装構造をとっているため、空気抜き用貫通穴４２が設けられているものの、絶縁性樹脂４１が半導体チップの１Ｂ、１Ｃの周囲を覆うようには充分浸透せず、封止を施すべき半導体チップ１Ｂ、１Ｃの上部個所に空隙４３が発生した。
この結果、本来 半導体チップ１Ｂ、１Ｃの周囲が必要な絶縁性樹脂４１による封止がなされずに、耐湿性が劣ったり、あるいは半導体チップ１Ｂ、１Ｃ上の応力状態が絶縁性樹脂４１で封止されている部分とされていない部分とで異なり、熱応力等による温度サイクル性が劣ったりして、キャビティー型実装基板装置の信頼性を著しく損なうという問題点があった。
【０００７】
また、半導体チップ１Ａ、１Ｂ、１Ｃは、多層配線板１１に実装していないチップ状態では検出できず、多層配線板１１への実装後に行う電気的テスト（電圧・温度により一定時間のストレスをかけてからテストを行う、いわゆるバーイングテスト）で顕在化する本質的な欠陥（参加膜・絶縁膜のピンホール、注入・拡散原子の分布の不均一等）が内在することがある。また、ベアチップ実装は実装技術そのものが製造技術としては極めて高度な技術を必要としており、その製造工程における不良率が高いうえに、リペア作業ができず、不良を含む実装基板装置自体を廃棄しているのが現状である。
従って、全ての半導体チップ１Ａ、１Ｂ、１Ｃを、多層配線板１１の表面、及びキャビティー１３内に実装し、絶縁性樹脂４１により一体封止する製造方法では、多層配線板１１への実装後に行う電気的テストなど各種テストで半導体チップ１Ａ、１Ｂ、１Ｃに不具合があった場合、キャビティー型実装基板装置を廃棄せざる得ず、製造コストが極めて高価となる課題を抱かえている。
【０００８】
更に、半導体チップ１Ａ、１Ｂ、１Ｃは全く同一の性能を有していながら、半導体チップ１Ａ、１Ｂ、１Ｃの寸法や、半導体チップ１Ａ、１Ｂ、１Ｃ表面に形成されたパッド電極の配置が異なることがしばしばある。特に汎用の半導体チップ１Ａ、１Ｂ、１Ｃの場合、メーカによりチップサイズが異なり、半導体チップ１Ａ、１Ｂ、１Ｃ上のパッド電極位置に互換性がないため、半導体チップ１Ａ、１Ｂ、１Ｃの製造メーカを変更しただけで、多層配線板１１のキャビティー１３内に半導体チップが納まらなくなったりする現状がある。
特に、フリップチップボンディング技術を用いた実装構造では、半導体チップ１Ａ、１Ｂ、１Ｃのパッド電極位置と多層配線板１１のパッド位置とを一対一に対応させる必要があり、半導体チップ１Ａ、１Ｂ、１Ｃ寸法が同一であっても、半導体チップ１Ａ、１Ｂ、１Ｃ上のパッド電極の寸法や配置がわずかに異なるだけで、高価なキャビティー型多層配線板１１を新たに製作する必要があり、また必要に応じて幾種類も用意する必要があった。
従って、この基板装置を用いた製品の製造コストを著しく高価にするという問題があった。
なお、半導体チップ１Ａ、１Ｂ、１Ｃ上のパッド電極と同一のピッチで多層配線板１１のパッドを製造することが困難な場合もあり、この場合、事実上、基板製造が不可能となるという問題もあった。
【０００９】
この発明は上述した問題点を解決するためになされたもので、信頼性を確保でき、しかも比較的安価に製造できるキャビティー型実装基板装置及びその製造方法を提供するものである。
【００１０】
【課題を解決するための手段】
この発明に係るキャビティー型実装基板装置は、内部に所定の電極パターンが露出形成されたキャビティーを有する多層配線板を備え、この多層配線板のキャビティー内にて、半導体チップと上記電極パターンとを物理的・電気的に接続してなるキャビティー型実装基板装置において、片面のみに上記キャビティーに露出形成された電極パターンと対応する電極パッドおよび半導体チップの電極と対応する電極パターンとを有するキャリア基板に半導体チップを実装するとともに、この半導体チップを実装したキャリア基板の電極パッドと上記電極パターンとを、対向するように配置し、異方性導電樹脂にて物理的・電気的に接続するとともに、上記半導体チップを封止したものである。
【００１４】
また、この発明に係るキャビティー型実装基板装置の製造方法は、内部に所定の電極パターンが複数層に亘って露出形成されたキャビティーを有する多層配線板を備え、この多層配線板のキャビティー内にて、複数の半導体チップと上記電極パターンとが電気的に接続され、且つ上記半導体チップが絶縁樹脂にて封止されるキャビティー型実装基板装置の製造方法において、
片面のみに上記キャビティーに露出形成された電極パターンと対応する電極パッドおよび半導体チップの電極と対応する電極パターンとを有するキャリア基板に半導体チップを予め実装しておき、この半導体チップを実装したキャリア基板の電極パッドと上記電極パターンとを、対向するように配置し、最下層から一層毎に、異方性導電樹脂を用い、上記半導体チップと電極パターンとの電気的接続及び上記半導体チップの封止を同時に行うものである。
【００１６】
【発明の実施の形態】
実施の形態１．
以下、図１〜図５を用いて、この発明の実施の形態１を説明する。なお、図１はキャビティー型実装基板装置の構造を示す縦断面図、図２は半導体チップを実装したキャリア基板の構成を示す図、図３は半導体チップのキャリア基板への実装方法を示す図、図４、図５は図１に示すキャビティー型実装基板装置の製造方法を示す縦断面図である。
【００１７】
図１において、１０は全体としてのキャビティー型実装基板装置、１１は多層配線板で、その上面１４、下面１５に形成された電極ランド３１、３４と電気的・物理的に接続される能動素子部品３２、パッケージング半導体装置３３が実装されている。また、この多層配線板１１には、後述するように半導体チップ１Ａ、１Ｂ、１Ｃが実装されている。またこの多層配線板１１は、その上面１４に、図２に詳細に示すキャリア基板４Ａの電極パッド５０Ａと対応するパターン配置を持つ電極パターン１６Ａが形成され、また中間層にそれぞれ所定の導体パターン２１Ｂ及び２１Ｃが複数個形成された複数層構成となっている。
【００１８】
１３は多層配線板１１に形成されたほぼ逆四角錐台状のキャビティーで、ほぼ直方体状のキャビティー１３Ｂと、このキャビティー１３Ｂより僅かに小さいほぼ直方体状のキャビティー１３Ｃとから構成されている。なお、このキャビティー１３の大きさ・形状は、実装される半導体チップ１Ａ、１Ｂ、１Ｃの大きさ・形状と、図２に詳細に示すキャリア基板４Ａ、４Ｂの大きさ・形状に応じて選定されている。また、キャビティー１３Ｂの段差面１２Ｂには、導体パターン２１Ｂの一部が、キャリア基板４Ｂの電極パッド５０Ｂと対応するパターン配置を持つ電極パターン１６Ｂとして露出形成されており、またキャビティー１３Ｃの段差面（底面）１２Ｃには、導体パターン２１Ｃの一部が、半導体チップ１Ｃのパッド電極（図示せず）と対応するパターン配置を持つ電極パターン１６Ｃとして露出形成されている。
【００１９】
また半導体チップ１Ｃは、キャビティー１３Ｃの段差面（底面）１２Ｃに、例えばエポキシ系樹脂を主成分とする接着剤などで構成されたダイボンド剤８Ｃにより物理的に固着されている。また、この半導体チップ１Ｃは、その上に予め形成されたパッド電極（図示せず）と段差面（底面）１２Ｃの所定の位置に所定の寸法で露出形成された電極パターン１６Ｃとが、金線等からなるボンディングワイヤ２Ｃにより電気的に接続されることにより、ベアチップ実装されている。
７Ｃは粒径５〜３０マイクロメートルの導電性の微粒子を含むエポキシ樹脂を主成分とする異方性導電樹脂で、半導体チップ１Ｃが上述のとおりベアチップ実装された後、半導体チップ１Ｃ、ボンディングワイヤ２Ｃ、電極パターン１６Ｂ及び段差面１２Ｂを覆うよう所定量注入される。なお、この異方性導電樹脂７Ｃは、公知のとおり、加熱・圧力を加えると、圧力が加えられた個所のみが導電性の微粒子の作用により導電性を持った状態で熱硬化し、その他の個所は電気絶縁性を保ったまま熱硬化する特性を有するものである。
【００２０】
また、突起電極３Ｂを有する半導体チップ１Ｂは、図２、図３に詳細に示すように、半導体チップ１Ｂより外形寸法が大きい正方形状のキャリア基板４Ｂと電気的・物理的に接続された後、キャリア基板４Ｂと共にキャビティー１３Ｂ、１３Ｃ内に配置される。
なお、キャリア基板４Ｂは、図２に詳細に示すように、ベースとしては絶縁材料である、有機基板として通常よく用いられるガラスエポキシ材にて構成され、そのベースの片面のみに、銅薄膜にて電極パターン９Ｂ、電極パッド５０Ｂ、及び電極パターン９Ｂと電極パッド５０Ｂ間を電気的に接続する導体パターン５Ｂが形成されている。
【００２１】
またキャリア基板４Ｂは、ベースとなるガラスエポキシ材が0.1〜0.3ミリメートルの厚さであり、また銅薄膜が0.005〜0.03ミリメートルの厚さであって、キャリア基板全体が薄く構成されている。また電極パッド５０Ｂは、キャリア基板４Ｂへの半導体チップ１Ｂの実装後に行う電気的テスト用の電極パッドの機能を兼ね備えているとともに、このキャリア基板４Ｂをキャビティー１３Ｂ内に配置した際に、キャビティー１３Ｂの段差面１２Ｂに露出形成された所定のパターン配置を有する電極パターン１６Ｂと対応する位置に形成されており、また電極パターン９Ｂは、半導体チップ１Ｂの突起電極３Ｂと対応する位置に形成されている。
【００２２】
そして、半導体チップ１Ｂとキャリア基板４Ｂとは、図３（半導体チップ１Ｂとキャリア基板４Ｂとの実装方法を工程ごとに断面図として示す）に詳細に示すように、電気的・物理的に接続される。
即ち、先ず図３(a)に示すように、突起電極３Ｂが形成された半導体チップ１Ｂを準備するとともに、キャリア基板４Ｂに半導体チップ１Ｂとほぼ同じ寸法で、上記異方性導電樹脂７Ｃと同様の組成を持つ異方性導電樹脂６Ｂを均一に注入する。
次に図３(b)に示すように、半導体チップ１Ｂの突起電極３Ｂと、異方性導電樹脂６Ｂが注入されたキャリア基板４Ｂの電極パターン９Ｂとが、対向するように位置決めを行い、最後に図３(c)に示すように、半導体チップ１Ｂの突起電極３Ｂ部分と電極パターン９Ｂ部分に加熱・圧力を加える。
【００２３】
この結果、異方性導電樹脂６Ｂの作用により、半導体チップ１Ｂの突起電極３Ｂとキャリア基板４Ｂの電極パターン９Ｂとが電気的に接続され、また半導体チップ１Ｂ本体とキャリア基板４Ｂ本体とが、上記加熱による熱伝導によって伝導した熱によりその部分に位置する異方性導電樹脂６Ｂが電気絶縁性を保ったまま熱硬化することによって物理的に接続され、半導体チップ１Ｂとキャリア基板４Ｂとが一体のものとなる。
【００２４】
よって、キャリア基板４Ｂの構成が簡単でしかも安価な部材で容易に製造できるため、半導体チップ４Ｂの仕様変更（メーカ変更等）などに際しても、キャリア基板４Ｂのサイズ、電極パッド５０Ｂの位置、電極パターン９Ｂの位置を変更するだけで、容易に対応でき、従って短期間かつ低コストで製造できる。
しかも、キャリア基板４Ｂが上述のとおり簡単な構成であるがゆえに、半導体チップのパッド電極ほどの狭ピッチでも容易に製造することが可能となる。
【００２５】
また、実装前の半導体チップ１Ｂ単体の電気検査では、半導体検査装置のプロービングシステム上の制約により、電気的検査項目のうちで、静的特性検査しか行えないので、半導体メーカより供給される半導体チップ１Ｂは不良品を含んでいる可能性がある（業界ではKnown good dieとして問題視されている）。ところがこの実施の形態によれば、半導体チップ１Ｂがキャリア基板４Ｂに実装されるので、この状態、即ちキャビティー１３Ｂ、１３Ｃ内に配置される前の状態において、市販の半導体検査用のソケットを用いて、キャリア基板４Ｂの電極パッド５０Ｂを介して半導体チップ１Ｂとの電気的接続を容易に行うことが可能となる。このため、半導体検査装置のプロービングシステムを用いる必要がなく、ひいては半導体検査装置のプロービングシステム上の制約を受けることがなくなるので、静的特性検査のみならず、高温動作検査などのいわゆる動的特性検査も併せた電気的検査の全ての検査項目を実施することが可能となる。しかも、バーイングテストなどのスクリーニング試験も可能となり、半導体チップ１Ｂに内在する不良欠陥も検査できるようになる。
従って、半導体チップ１Ｂの良品、不良品の判定を確実に行った上で、良品と判別された半導体チップ１Ｂのみを、その後のキャビティー型実装基板装置１０の実装工程に用いることが可能となる。
【００２６】
再び図１において、このように一体化した半導体チップ１Ｂとキャリア基板４Ｂを、そのキャリア基板４Ｂの表面に形成された電極パッド５０Ｂが、キャビティー１３Ｂの段差面１２Ｂに露出形成された電極パターン１６Ｂと対向するように配置する。その後、キャリア基板４Ｂの表面に形成された電極パッド５０Ｂ部分と電極パターン１６Ｂ部分に、加熱・圧力をかけることにより、上述したように異方性導電樹脂７Ｃが電極パターン１６Ｂを覆うよう予め所定量注入されているので、異方性導電樹脂７Ｃが導電性を持った状態で熱硬化し、この電極パターン１６Ｂとキャリア基板４Ｂの表面に形成された電極パッド５０Ｂとが電気的に接続される。
【００２７】
この結果、半導体チップ１Ｂが、その突起電極３Ｂ、キャリア基板４Ｂの表面に形成された電極パターン９Ｂ、この電極パターン９Ｂと電気的接続された導体パターン５Ｂ、この導体パターン５Ｂと電気的接続された電極パッド５０Ｂ、及び電極パターン１６Ｂを介して、導体パターン２１Ｂと電気的に接続される。
また、半導体チップ１Ｃ、ボンディングワイヤ２Ｃ、半導体チップ１Ｂ及びキャリア基板４Ｂが、上記加熱による熱伝導によって伝導した熱により、その部分に位置する異方性導電樹脂７Ｃが電気絶縁性を保ったまま熱硬化するので、キャビティー１３Ｂ、１３Ｃ内に固着・封止される。
【００２８】
７Ｂは上記異方性導電樹脂７Ｃと同様の組成を持つ異方性導電樹脂で、半導体チップ１Ｂ及びキャリア基板４Ｂが上述のとおり配置された後、キャリア基板４Ｂ及び所定のパターン配置を有する電極パターン１６Ａを覆うよう所定量注入される。
また、突起電極３Ａを有する半導体チップ１Ａは、図２、図３に詳細に示すように、キャリア基板４Ａと電気的・物理的に接続された後、キャリア基板４Ａと共にキャビティー１３Ｂ内に配置される。
【００２９】
なお、半導体チップ１Ａとキャリア基板４Ａとの一体化構成・実装方法は、図２、図３で説明した半導体チップ１Ｂとキャリア基板４Ｂとの一体化構成・実装方法と同様であるので説明を省略する。
そして、このように一体化した半導体チップ１Ａとキャリア基板４Ａを、そのキャリア基板４Ａの表面に形成された電極パッド５０Ａが、多層配線板１１の上面１４に露出形成された電極パターン１６Ａと対向するように配置する。その後、キャリア基板４Ａの表面に形成された電極パッド５０Ａ部分と電極パターン１６Ａ部分に、加熱・圧力をかけることにより、上述したように異方性導電樹脂７Ｂが電極パターン１６Ａを覆うよう予め所定量注入されているので、異方性導電樹脂７Ｂが導電性を持った状態で熱硬化し、この電極パターン１６Ａとキャリア基板４Ａの表面に形成された電極パッド５０Ａとが電気的に接続される。
【００３０】
この結果、半導体チップ１Ａが、その突起電極３Ａ、キャリア基板４Ａの表面に形成された電極パターン９Ａ、この電極パターン９Ａと電気的接続された導体パターン５Ａ、及びこの導体パターン５Ａと電気的接続された電極パッド５０Ａを介して、電極パターン１６Ａと電気的に接続される。
また半導体チップ１Ａ、キャリア基板４Ａ及びキャリア基板４Ｂが、上記加えられた熱により異方性導電樹脂７Ｂが絶縁性を保ったまま熱硬化するので、キャビティー１３Ｂ内及び多層配線板１１の上面１４に固着・封止される。
以上のように、3次元的構造のキャビティー型実装基板装置１０は構成されている。
【００３１】
次に、図１に示す3次元的構造のキャビティー型実装基板装置１０の製造方法を、図４、図５（工程ごとに縦断面図として示す）を用いて説明する。
先ず図４(a)に示すように、多層配線板１１に、エポキシ系樹脂を主成分とするダイボンド剤８Ｃにて半導体チップ１Ｃをキャビティー１３における最下面となる段差面（底面）１２Ｃにダイボンディングし、引き続き、半導体チップ１Ｃ上のパッド電極（図示せず）と段差面１２Ｃに設けられた電極パターン１６Ｃの所定の位置とを金線などのボンディングワイヤ２Ｃで結線する。
【００３２】
その後、図４(b)に示すように、粒径５〜３０マイクロメートルの導電性の微粒子を含むエポキシ樹脂を主成分とし加熱により硬化特性を有する異方性導電樹脂７Ｃをキャビティー１３Ｃに対して注入する。このとき異方性導電樹脂７Ｃは、キャビティー１３Ｃのみならず、電極パターン１６Ｂ及び段差面１２Ｂがこの異方性導電樹脂７Ｃにて覆われるよう注入する。
【００３３】
引き続いて、図４(c)に示すように、前述の図３に示す方法で半導体チップ１Ｂが予め実装されたキャリア基板４Ｂを、キャリア基板４Ｂ上の電極パッド５０Ｂと多層配線板１１の段差面１２Ｂに形成された電極パターン１６Ｂとが相対するように位置決めする。
しかる後、キャリア基板４Ｂの表面に形成された電極パッド５０Ｂ部分と電極パターン１６Ｂ部分に、加熱・圧力をかけることにより、上述したように異方性導電樹脂７Ｃが電極パターン１６Ｂを覆うよう予め所定量注入されているので、この電極パターン１６Ｂとキャリア基板４Ｂの表面に形成された電極パッド５０Ｂとを、異方性導電樹脂７Ｃの作用により電気的に接続する。
この結果、半導体チップ１Ｂが、その突起電極３Ｂ、キャリア基板４Ｂの表面に形成された電極パターン９Ｂ、この電極パターン９Ｂと電気的接続された導体パターン５Ｂ、この導体パターン５Ｂと電気的接続された電極パッド５０Ｂ、及び電極パターン１６Ｂを介して、導体パターン２１Ｂと電気的に接続される。
また半導体チップ１Ｃ、ボンディングワイヤ２Ｃ、半導体チップ１Ｂ及びキャリア基板４Ｂが、加えられた熱により異方性導電樹脂７Ｃが絶縁性を保ったまま硬化することにより、キャビティー１３Ｂ、１３Ｃ内に固着・封止される。
【００３４】
次に図５(d)に示すように、異方性導電樹脂７Ｂを、キャビティー１３Ｂのみならず、電極パターン１６Ａに対しても所定量覆われるようにキャビティー１３Ｂに対して注入する。
【００３５】
次に図５(e)に示すように、前述の図３に示す方法で半導体チップ１Ａが予め実装されたキャリア基板４Ａを、キャリア基板４Ａ上の電極パッド５０Ａと多層配線板１１の上面１４に形成された電極パターン１６Ａとが相対するように位置決めする。
しかる後、図４（c）と同様に、即ち、キャリア基板４Ａの表面に形成された電極パッド５０Ａ部分と電極パターン１６Ａ部分とに、加熱・圧力をかけることにより、上述したように異方性導電樹脂７Ｂが電極パターン１６Ａを覆うよう予め所定量注入されているので、この電極パターン１６Ａとキャリア基板４Ａの表面に形成された電極パッド５０Ａとを、異方性導電樹脂７Ｂの作用により電気的に接続する。
【００３６】
この結果、半導体チップ１Ａが、その突起電極３Ａ、キャリア基板４Ａの表面に形成された電極パターン９Ａ、この電極パターン９Ａと電気的接続された導体パターン５Ａ、及びこの導体パターン５Ａと電気的接続された電極パッド５０Ａ、を介して、電極パターン１６Ａと電気的に接続される。
また半導体チップ１Ａ及びキャリア基板４Ａ、４Ｂが、加えられた熱により異方性導電樹脂７Ｂが絶縁性を保ったまま硬化することにより、キャビティー１３Ａ内及び多層配線板１１の上面１４に固着・封止される。
【００３７】
最後に図５(f)に示すように、能動素子部品３２を多層配線板１１の上面１４に形成された電極ランド３１に物理的・電気的に接続し、また多層配線板１１の下面１５に形成された電極ランド３４に、パッケージング半導体装置３３を電気的・物理的に接続することにより、キャビティー型実装基板装置１０の製造が完了する。
【００３８】
以上説明したように、この実施の形態１に係る3次元的構造のキャビティー型実装基板装置１０は、各キャビティー１３Ｂ及び１３Ｃの段差面１２Ｃ及び１２Ｂに対して、それぞれ半導体チップ１Ｃ、及び半導体チップ１Ｂが実装されたキャリア基板４Ｂを配置し、また多層配線板１１の上面１４に半導体チップ１Ａが実装されたキャリア基板４Ａを配置し、異方性導電樹脂６Ａ、６Ｂ、７Ｂ、７Ｃを用いて実装しているため、多層配線板１１と半導体チップとの電気的接続、及び半導体チップを保護する封止工程を一括して行うことができ、従って複雑な実装構造であっても、製造コストが比較的安価なものを得ることができる。
【００３９】
また、多層配線板１１に対するキャリア基板４Ａ、４Ｂ、及び半導体チップ１Ａ、１Ｂ、１Ｃの固着・封止を、最下層から一層毎に実施するため、半導体チップ１Ｃ表面やキャリア基板４Ｂの表面に空隙などが発生することがなく、多層配線板１１のキャビティー１３内部で半導体チップ１Ａ、１Ｂ、１Ｃの固着・封止を確実に行うことができ、信頼性が高い3次元的構造のキャビティー型実装基板装置１０を得ることが可能となる。
【００４０】
実施の形態２．
次に図６〜図８を用いて実施の形態２を説明する。なお、図６は半導体チップを実装したキャリア基板の構成を示す図、図７は半導体チップのキャリア基板への実装方法を示す図、図８は図６に示す半導体チップを実装したキャリア基板を用いたキャビティー型実装基板装置の構造を示すとともに、そのキャビティー型実装基板装置の製造方法を示す縦断面図である。
【００４１】
図６において、キャリア基板４Ａ、４Ｂ、４Ｃには、半導体チップ１Ａ、１Ｂ、１Ｃのパッド電極（図示せず）と金線等からなるボンディングワイヤ２Ａ、２Ｂ、２Ｃによって電気的に接続するための電極パッド５１Ａ、５１Ｂ、５１Ｃが、所定の位置に複数個形成されている。またこのパッド電極５１Ａ、５１Ｂ、５１Ｃは、ボンディングワイヤ２Ａ、２Ｂ、２Ｃにて半導体チップ１Ａ、１Ｂ、１Ｃと接合された状態で、テスト用のプローブピン（図示せず）が接触でき、しかも図８に示すキャビティー型の多層配線板１１に直接実装できる寸法・形状に設計されている。またキャリア基板４Ａ、４Ｂ、４Ｃは、図２のキャリア基板４Ａ、４Ｂと同様に、ベースがガラスエポキシ材にて構成され、ベースの片面のみに、銅薄膜にて電極パッド５１Ａ、５１Ｂ、５１Ｃが形成され、更に電極パッド５１Ａ、５１Ｂ、５１Ｃには、ボンディングワイヤ２Ａ、２Ｂ、２Ｃとの接合が容易になるように、金メッキなどの表面処理が施されている。
【００４２】
またキャリア基板４Ｂは、ベースとなるガラスエポキシ材が0.1〜0.3ミリメートルの厚さであり、また銅薄膜が0.005〜0.03ミリメートルの厚さであって、キャリア基板全体が薄く構成されている。また、キャリア基板４Ａ、４Ｂ、４Ｃと半導体チップ１Ａ、１Ｂ、１Ｃとは、例えばエポキシ樹脂を主成分とするダイボンド剤８Ａ、８Ｂ、８Ｃにて、物理的に固着されていると共に、ボンディングワイヤ２Ａ、２Ｂ、２Ｃにて電気的に接続されている。
なお、このキャリア基板４Ａ、４Ｂ、４Ｃと半導体チップ１Ａ、１Ｂ、１Ｃとが一体化されたものは、図８に示すキャビティー型の多層配線板１１に実装する前に、予め形成される。
【００４３】
そして、半導体チップ１Ａ、１Ｂ、１Ｃとキャリア基板４Ａ、４Ｂ、４Ｃとは、図７（半導体チップ１Ａ、１Ｂ、１Ｃとキャリア基板４Ａ、４Ｂ、４Ｃとの実装方法を工程ごとに断面図として示す）に詳細に示すように、電気的・物理的に接続される。
即ち、先ず図７(a)に示すように、半導体チップ１Ａ、１Ｂ、１Ｃを、キャリア基板４Ａ、４Ｂ、４Ｃの所定の位置に例えばエポキシ樹脂を主成分とするダイボンド剤８Ａ、８Ｂ、８Ｃにて固着する。その後図７(b)に示すように、金線やアルミニウム線などのボンディングワイヤ２Ａ、２Ｂ、２Ｃによって、半導体チップ１Ａ、１Ｂ、１Ｃ上に形成された所定のパッド電極（図示せず）とキャリア基板４Ａ、４Ｂ、４Ｃに形成された所定の電極パッド５１Ａ、５１Ｂ、５１Ｃとを電気的に接続する。ここで、図示していないが、必要に応じてエポキシ樹脂を主成分とするチップコート剤を半導体チップ１Ａ、１Ｂ、１Ｃ及びボンディングワイヤ２Ａ、２Ｂ、２Ｃに対して注入して、実装部を保護しておくことも可能である。
【００４４】
なお、このように半導体チップ１Ａ、１Ｂ、１Ｃがキャリア基板４Ａ、４Ｂ、４Ｃに実装されるので、実施の形態１で既に述べたようにこの状態、即ちキャビティー１３内に配置される前に、電気的検査に際しキャリア基板４Ａ、４Ｂ、４Ｃの電極パッド５１Ａ、５１Ｂ、５１Ｃを用いることで、必要に応じて半導体チップ１Ａ、１Ｂ、１Ｃの電気的検査を実施（図示せず）することができる。
また、キャリア基板４Ａ、４Ｂ、４Ｃの構成が簡単でしかも安価な部材で容易に製造できるため、半導体チップ１Ａ、１Ｂ、１Ｃの仕様変更（メーカ変更等）などに際しても、キャリア基板４Ａ、４Ｂ、４Ｃのサイズ、電極パッド５１Ａ、５１Ｂ、５１Ｃの位置を変更するだけで、容易に対応でき、従って短期間かつ低コストで製造できる。しかも、キャリア基板４Ａ、４Ｂ、４Ｃが簡単な構成であるがゆえに、半導体チップのパッド電極ほどの狭ピッチでも容易に製造することが可能となる。
【００４５】
次に図８を用いて、図６に示す半導体チップ１Ａ、１Ｂ、１Ｃを実装したキャリア基板４Ａ、４Ｂ、４Ｃを用いたキャビティー型実装基板装置の構造を説明するとともに、そのキャビティー型実装基板装置の製造方法を説明する。
多層配線板１１には、前述の実施の形態１と同様に、半導体チップ１Ａ、１Ｂ、１Ｃ及びキャリア基板４Ａ、４Ｂ、４Ｃが実装されうる寸法・形状に設計されたキャビティー１３Ｃ、１３Ｂ及び１３Ａからなる、ほぼ逆四角錐台状のキャビティー１３が設けられている。なお、多層配線板１１のその他の構成は、実施の形態１の多層配線板１１と実質的に同一構成であるので説明を省略する。
【００４６】
先ず異方性導電樹脂７Ｃを、電極パターン１６Ｃ及び段差面１２Ｃに対してもこの異方性導電樹脂７Ｃで覆われるように、キャビティー１３Ｃ内に所定量注入した後、前述の図７で示した方法で半導体チップ１Ｃが予め実装されたキャリア基板４Ｃを、電極パターン１６Ｃと電極パッド５１Ｃが所望の位置で重なるように位置決めする。
その後、電極パターン１６Ｃ部分と電極パッド５１Ｃ部分とに、加熱・圧力をかけることにより、上述したように異方性導電樹脂７Ｃが電極パターン１６Ｃを覆うよう予め所定量注入されているので、異方性導電樹脂７Ｃが導電性を持った状態で熱硬化し、この電極パターン１６Ｃとキャリア基板４Ｃの表面に形成された電極パッド５１Ｃとが、異方性導電樹脂７Ｃの作用により電気的に接続される。
【００４７】
この結果、半導体チップ１Ｃが、ボンディングワイヤ２Ｃ、このボンディングワイヤ２Ｃと電気的接続された電極パッド５１Ｃ、及び電極パターン１６Ｃを介して、導体パターン２１Ｃと電気的に接続される。
また、半導体チップ１Ｃ、ボンディングワイヤ２Ｃ、及びキャリア基板４Ｃが、上記加熱による熱伝導によって伝導した熱により、その部分に位置する異方性導電樹脂７Ｃが電気絶縁性を保ったまま熱硬化するので、キャビティー１３Ｂ、１３Ｃ内に固着・封止される。
【００４８】
同様に電極パターン１６Ｂ、段差面１２Ｂ及びキャビティー１３Ｂに対して、異方性導電樹脂７Ｂを所定量注入した後に、電極パターン１６Ｂと、前述の図７で示した方法で半導体チップ１Ｂが予め実装されたキャリア基板４Ｂの電極パッド５１Ｂとが、所定の位置にて接続されるようにキャリア基板４Ｂを位置決めする。
その後、電極パターン１６Ｂ部分と電極パッド５１Ｂ部分とに、加熱・圧力をかけることにより、上記と同様に多層配線板１１とキャリア基板４Ｂとを、異方性導電樹脂７Ｂの作用により電気的に接続する。このとき、キャビティー１３Ｂ内に注入されていた異方性導電樹脂７Ｂが熱伝導により加わった熱により絶縁性を有したまま硬化し、半導体チップ１Ｂ、キャリア基板４Ｃ、ボンディングワイヤ２Ｂ及びキャリア基板４Ｂが固着・封止された構造となる。
【００４９】
さらに同様に、異方性導電樹脂７Ａを、多層配線板１１の上面１４の電極パターン１６Ａもこの異方性導電樹脂７Ａにて覆われるよう、キャビティー１３Ａに対して所定量注入した後に、電極パターン１６Ａと、前述の図７で示した方法で半導体チップ１Ａが予め実装されたキャリア基板４Ａの電極パッド５１Ａとが、所定の位置にて接続されるようにキャリア基板４Ａを位置決する。
その後、電極パターン１６Ａ部分と電極パッド５１Ａ部分とに、加熱・圧力をかけることにより、上記と同様に多層配線板１１とキャリア基板４Ａとを、異方性導電樹脂７Ａの作用により電気的に接続する。このとき、キャビティー１３Ａ内に注入されていた異方性導電樹脂７Ａが熱伝導により加わった熱により絶縁性を有したまま硬化し、半導体チップ１Ａ、キャリア基板４Ｂ、ボンディングワイヤ２Ａ及びキャリア基板４Ａが異方性導電樹脂７Ｂにて封止・固着された構造となる。
【００５０】
最後に能動素子部品３２を多層配線板１１の上面１４に形成された電極ランド３１に物理的・電気的に接続し、また多層配線板１１の下面１５に形成された電極ランド３４に、パッケージング半導体装置３３を接続することにより、キャビティー型実装基板装置１０を構成する。
【００５１】
この実施の形態２に係るキャビティー型実装基板装置１０は、上述したように、半導体チップ１Ａ、１Ｂ、１Ｃをキャリア基板４Ａ、４Ｂ、４Ｃに予め実装しておき、このキャリア基板４Ａ、４Ｂ、４Ｃをキャビティー１３Ｃ、１３Ｂ、１３Ａ内に最下層より順次積層配置するものであるので、前述の実施の形態１によるキャビティー型実装基板装置１０と同様の効果を得ることできる。
【００５２】
実施の形態３．
図９は実施の形態３に係るキャビティー型実装基板装置１０の縦断面を示す。
この実施の形態３に示すものは、実施の形態２における、半導体チップ１Ａ、１Ｂ、１Ｃをボンディングワイヤ２Ａ、２Ｂ、２Ｃを用いて接続したキャリア基板４Ａ、４Ｂ、４Ｃを、図２、３で説明した方法により予め作成したキャリア基板４Ａ、４Ｂ、４Ｃ、いわゆる半導体チップ１Ａ、１Ｂ、１Ｃを突起電極３Ａ、３Ｂ、３Ｃ及び異方性導電樹脂６Ａ、６Ｂ、６Ｃを用いて実装したキャリア基板４Ａ、４Ｂ、４Ｃに、置き換えたものである。なお、その他の構成・製造方法は実施の形態２と同様である。
この実施の形態３に係るキャビティー型実装基板装置１０においても、前述の実施の形態１、２によるキャビティー型実装基板装置１０と同様の効果を得ることできる。
【００５３】
実施の形態４
図１０は実施の形態４に係るキャビティー型実装基板装置１０の縦断面を示す。
この実施の形態４に示すものは、実施の形態２における、半導体チップ１Ａ、１Ｃをボンディングワイヤ２Ａ、２Ｃで接続したキャリア基板４Ａ、４Ｃを、図２、３で説明した方法により予め作成したキャリア基板４Ａ、４Ｃ、いわゆる半導体チップ１Ａ、１Ｃを突起電極３Ａ、３Ｃ及び異方性導電樹脂６Ａ、６Ｃを用いて実装したキャリア基板４Ａ、４Ｃに、置き換えたものである。なお、その他の構成・製造方法は実施の形態２と同様である。
この実施の形態４に係るキャビティー型実装基板装置１０においても、前述の実施の形態１、２によるキャビティー型実装基板装置１０と同様の効果を得ることできる。
【００５４】
実施の形態５
図１１は実施の形態５に係るキャビティー型実装基板装置１０の縦断面を示す。
この実施の形態５に示すものは、実施の形態２における、半導体チップ１Ｂをボンディングワイヤ２Ｂで接続したキャリア基板４Ｂを、図２、３で説明した方法を用いて作成したキャリア基板４Ｂ、いわゆる半導体チップ１Ｂを突起電極３Ｂ及び異方性導電樹脂６Ｂを用いて実装したキャリア基板４Ｂに、置き換えたものである。なお、その他の構成・製造方法は実施の形態２と同様である。
この実施の形態５に係るキャビティー型実装基板装置１０においても、前述の実施の形態１、２によるキャビティー型実装基板装置１０と同様の効果を得ることできる。
【００５５】
実施の形態６
次に図１２、図１３を用いて実施の形態６を説明する。なお、図１２、図１３はキャビティー型実装基板装置の構造を示すとともに、そのキャビティー型実装基板装置の製造方法を示す縦断面図である。
図１２、図１３において、多層配線板１１は、実施の形態１における半多層配線板１１と実質的に同一構成となっており、次のようにキャビティー型実装基板装置１０を製造する。
【００５６】
即ち、図１２(a)に示すように、先ずキャビティー１３Ｃに対して異方性導電樹脂７Ｃを所定量注入した後、半導体チップ１Ｃを、半導体チップ１Ｃに形成された突起電極３Ｃがキャビティー１３Ｃの段差面（底面）１２Ｃに形成された電極パターン１６Ｃと一致するように位置決めする。
その後、電極パターン１６Ｃ部分と半導体チップ１Ｃの突起電極３Ｃ部分とに、加熱・圧力をかけることにより、多層配線板１１と半導体チップ１Ｃとを、異方性導電樹脂７Ｃの作用により電気的に接続する。このとき、キャビティー１３Ｃ内に注入されていた異方性導電樹脂７Ｃが熱伝導により加わった熱により絶縁性を有したまま熱硬化し、半導体チップ１Ｃがキャビティー１３Ｃの段差面（底面）１２Ｃに固着された構造となる。
【００５７】
次に図１２(b)に示すように、半導体チップ１Ｂを、実装した半導体チップ１Ｃの裏面に上記ダイボンド剤と同様の組成を有するダイボンド剤８Ｂにより固着し、しかる後、ボンディングワイヤ２Ｂにて、半導体チップ１Ｂ上のパッド電極（図示せず）と段差面１２Ｂに形成された電極パターン１６Ｂとを電気的接続することにより、半導体チップ１Ｂと多層配線板１１とを電気的に接続する。
【００５８】
次に図１２(c)に示すように、異方性導電樹脂７Ｂを、キャビティー１３Ｂのみならず、多層配線板１１の上面１４に形成された電極パターン１６Ａに対しても所定量注入する。
【００５９】
更に図１３(ｄ)に示すように、半導体チップ１Ａを、半導体チップ１Ａ上のパッド電極に形成された突起電極３Ａが多層配線板１１上の電極パターン１６Ａと相対するように位置決めする。
その後、電極パターン１６Ａ部分と半導体チップ１Ａの突起電極３Ａ部分とに、加熱・圧力をかけることにより、多層配線板１１と半導体チップ１Ａとを電気的に接続する。このとき、キャビティー１３Ｂ内に注入されていた異方性導電樹脂７Ｂが熱伝導により加わった熱により絶縁性を有したまま熱硬化し、半導体チップ１Ａ、１Ｂ、１Ｃ及びボンディングワイヤ２Ｃが封止された構造となる。
【００６０】
最後に、図１３(ｅ)に示すように、最後に能動素子部品３２を多層配線板１１の上面１４に形成された電極ランド３１に物理的・電気的に接続し、また多層配線板１１の下面１５に形成された電極ランド３４に、パッケージング半導体装置３３を接続することにより、キャビティー型実装基板装置１０を構成する。
なお、上記説明しなかった事項については、上述の実施の形態１〜５のものと同様である。
【００６１】
このような3次元的構造のキャビティー型実装基板装置１０では、キャビティー１３を有し、このキャビティー１３内及び多層配線板１１に配置される半導体チップ１Ａ、１Ｂ、１Ｃの固着・封止を、異方性導電樹脂７Ｂ、７Ｃ及びダイボンド剤８Ｂを用いることにより最下層より一層毎に実施するため、半導体チップ１Ｂ、１Ｃ表面に空隙などが発生することなく、半導体チップ１Ａ、１Ｂ、１Ｃの封止を確実に行うことができ、また電気的接続と半導体チップを保護する封止工程を一括して行えるために、複雑な実装構造であっても、製造コストも比較的安価でしかも信頼性が高いキャビティー型実装基板装置１０を得ることが可能となる。
【００６２】
また、半導体チップ１Ｂを、半導体チップ１Ｃの裏面にダイボンド剤８Ｂにて固着しているので、即ち、実施の形態１〜５のようにキャリア基板を用いていないので、実施の形態１〜５のものに比べ、半導体チップ１Ｂ及び半導体チップ１Ｃの取付け高さ方向寸法を小さくすることができ、ひいては多層配線板１１の厚みを薄くすることができる。
【００６３】
実施の形態７
上述の実施の形態においては、異方性導電樹脂としてエポキシ系樹脂を主成分としたものを用いているが、アクリル系樹脂、シリコーン系樹脂などでもよい。
また、キャリア基板のベースはガラスエポキシ材に固執するものではなく、セラミックス材、ポリイミド材などであってもよい。
【００６４】
また、図３に示す半導体チップのキャリア基板への実装方法において、半導体チップに形成された突起電極を介して、半導体チップとキャリア基板とを異方性導電樹脂を用いて固着・接続する実装方法を提示したが、突起電極を介して半導体チップとキャリア基板を接続する方法は、はんだ材料などを用いた溶融接合であっても、導電接着材を用いた接続方法であってもよい。
【００６５】
また、上述の実施の形態においては、半導体チップを実装する場合について説明したが、パッケージングされた半導体素子を用いることもできる。
また、半導体チップを３層に亘って実装する場合に説明したが、２層実装する場合や、４層以上実装する場合であっても本発明を適用できる。
なおまた、キャビティーは、必要に応じて複数個形成してもよい。
【００６６】
【発明の効果】
以上のようにこの発明によれば、多層配線板のキャビティー内に半導体チップを実装する際、半導体チップを実装した、キャビティー内に形成された電極パターンと対応する電極パッドを有するキャリア基板を用いるので、半導体チップをキャビティー内に実装する前に、電気的検査に際しキャリア基板の電極パッドを用いることで、半導体チップの電気的検査を実施することができる。
このため、半導体チップは、多層配線板に実装していないチップ状態では検出できず、多層配線板への実装後に行う電気的テストで顕在化する本質的な欠陥が内在することがあるが、このような問題を解決することができ、ひいては実装後のテストにおける不良発生にかかる製造コストを低下させることが可能となる。
また、キャリア基板の構成が簡単でしかも安価な部材で容易に製造できるため、半導体チップの仕様変更（メーカ変更等）などに際しても、キャリア基板のサイズ、電極パッドの位置、電極パターンの位置等をを変更するだけで、容易に対応できる。
また、同一性能を有しながら半導体チップのパッド電極の寸法配置が異なる関係上、高価な多層配線板を予め幾種類も製作しておいて実装基板装置を製造する場合においても、安価なキャリア基板に半導体チップを実装し、いわば標準化された状態で多層配線板に実装することができるため、多層配線板を幾種類も製作する必要が無く、開発期間を短縮し開発コストと、製造コストを低下させることができる。
【００６７】
またこの発明によれば、上記半導体チップを実装したキャリア基板の電極パッドと上記電極パターンとを、異方性導電樹脂にて物理的・電気的に接続するようにとともに、上記半導体チップを封止するようにしたので、多層配線板と半導体チップとの電気的接続、及び半導体チップを保護する封止工程を一括して行うことができ、従って複雑な実装構造であっても、製造コストが安価となる。
【００６８】
またこの発明によれば、半導体チップまたは半導体素子と電極パターンとの電気的接続、及び上記半導体チップまたは半導体素子の絶縁樹脂による封止を、最下層から一層毎に行うので、半導体チップの表面、或いはその周囲に空隙などが発生することがなく、多層配線板のキャビティー内部で半導体チップの封止を確実に行うことができ、信頼性が高い3次元的構造のキャビティー型実装基板装置を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るキャビティー型実装基板装置の構造を示す縦断面図である。
【図２】 本発明の実施の形態１に係るキャリア基板の構成を示す上面図である。
【図３】 本発明の実施の形態１に係る、半導体チップのキャリア基板への実装方法を示す断面図である。
【図４】 本発明の実施の形態１に係るキャビティー型実装基板装置の製造方法を示す縦断面図である。
【図５】 本発明の実施の形態１に係るキャビティー型実装基板装置の製造方法を示す縦断面図である。
【図６】 本発明の実施の形態２に係るキャリア基板の構成を示す上面図である。
【図７】 本発明の実施の形態２に係る、半導体チップのキャリア基板への実装方法を示す断面図である。
【図８】 本発明の実施の形態２に係るキャビティー型実装基板装置の構造とその製造方法を示す縦断面図である。
【図９】 本発明の実施の形態３に係るキャビティー型実装基板装置の構造を示す縦断面図である。
【図１０】 本発明の実施の形態４に係るキャビティー型実装基板装置の構造を示す縦断面図である。
【図１１】 本発明の実施の形態５に係るキャビティー型実装基板装置の構造を示す縦断面図である。
【図１２】 本発明の実施の形態６に係るキャビティー型実装基板装置の構造とその製造方法を示す縦断面図である。
【図１３】 本発明の実施の形態６に係るキャビティー型実装基板装置の構造とその製造方法を示す縦断面図である。
【図１４】 従来のキャビティー型実装基板装置の構造を示す縦断面図ある。
【符号の説明】
１Ａ、１Ｂ、１Ｃ 半導体チップ、２Ａ、２Ｂ、２Ｃ ボンディングワイヤ、３Ａ、３Ｂ、３Ｃ 突起電極、４Ａ、４Ｂ、４Ｃ キャリア基板、５Ａ、５Ｂ、５Ｃ、２１Ｂ、２１Ｃ 導体パターン、６Ａ、６Ｂ、６Ｃ、７Ａ、７Ｂ、７Ｃ 異方性導電樹脂、８Ａ、８Ｂ、８Ｃ ダイボンド剤、９Ａ、９Ｂ、９Ｃ、１６Ａ、１６Ｂ、１６Ｃ 電極パターン、１０ キャビティー型実装基板装置、１１ 多層配線板、１２Ｂ、１２Ｃ 段差面、１３、１３Ａ、１３Ｂ、１３Ｃ キャビティー、１４ 基板上面、１５ 基板下面、３１、３４ 電極ランド、３２ 能動素子部品、３３ パッケージ半導体装置、５０Ａ、５０Ｂ、５０Ｃ、５１、５１Ａ、５１Ｂ、５１Ｃ 電極パッド。[0001]
BACKGROUND OF THE INVENTION
The present invention includes a multilayer wiring board having a cavity in which a predetermined electrode pattern is exposed, and a semiconductor device such as a semiconductor chip or a semiconductor element, and the electrode pattern in the cavity of the multilayer wiring board. The present invention relates to a cavity type mounting board device to which are electrically connected and a method for manufacturing the same.
[0002]
[Prior art]
High integration of semiconductor devices tends to increase year by year, and there is a demand for mounting this type of semiconductor device on a printed wiring board at high density. In order to realize high-density mounting of the semiconductor device on the printed wiring board, the packaged semiconductor device (hereinafter referred to as a semiconductor element) is not mounted on the printed wiring board but packaged on the printed wiring board. Several technologies for directly mounting a semiconductor device (hereinafter referred to as a semiconductor chip) (hereinafter referred to as “bare chip mounting”) have been proposed and applied to manufacture of products.
Among them, as the core technology of bare chip mounting technology, several bonding technologies are currently put into practical use in order to maintain physical and electrical connection between the printed wiring board and the semiconductor chip. Wire bonding technology and flip chip Various electronic products using bonding technology have been produced.
[0003]
Also, in the so-called surface mounting, where various electronic components are mounted on the surface of a printed wiring board, two-dimensional mounting structures using a flat surface such as single-sided mounting or double-sided mounting, several types of bare chip mounting are performed within the same plane. Even if it makes full use of it, it has become difficult to cope with higher density mounting.
For this reason, recently, a three-dimensional mounting structure and a stacked mounting structure have been proposed in which the mounting form is not limited to the same plane. As a means for realizing a three-dimensional or laminated mounting structure, a printed wiring board is a multilayer wiring board, and a concave depression called a cavity is applied to the multilayer wiring board in advance, and a semiconductor chip is placed in the concave depression. A cavity structure for mounting is often used.
[0004]
FIG. 14 is a cross-sectional view of a conventional cavity type mounting board device having a conventional three-dimensional mounting structure using a flip chip bonding technique and having a multilayer wiring board provided with a cavity (Japanese Patent Laid-Open No. 9-92780). See the official gazette).
In FIG. 14, reference numeral 10 denotes a mounting substrate device as a whole, and the multilayer wiring board 11 has a plurality of surface mount electronic components that are electrically connected to electrode lands 31 and 34 formed on the upper surface 14 and the lower surface 15 thereof. The active element component 32 and the packaging semiconductor device 33 are mounted. In addition, semiconductor chips 1A, 1B, and 1C are mounted on the multilayer wiring board 11, as will be described later. Further, the multilayer wiring board 11 is provided with a cavity 13, and an electrode pattern 16B, which is a part of the conductor pattern 21B, is provided on the step surface 12B in the cavity 13 at a position corresponding to the protruding electrode 3B of the semiconductor chip 1B. Is formed.
An electrode pattern 16C, which is a part of the conductor pattern 21C, is formed on the step surface (bottom surface) 12C in the cavity 13 at a position corresponding to the protruding electrode 3C of the semiconductor chip 1C. An air vent through hole 42 is provided at the center of the bottom surface. In the multilayer wiring board 11, an electrode pattern 16A is formed on the upper surface 14 at a position corresponding to the protruding electrode 3A of the semiconductor chip 1A.
[0005]
The semiconductor chips 1A, 1B, and 1C are different from the electrode patterns 16A formed on the upper surface 14 of the multilayer wiring board 11 and the electrode patterns 16B and 16C formed in the cavity 13, respectively. It is electrically and physically connected via a plurality of protruding electrodes 3A, 3B, 3C formed on 1C. Further, the cavity 13 including the mounted semiconductor chips 1 </ b> B and 1 </ b> C and the through hole 42 is integrally sealed with an insulating resin 41.
[0006]
[Problems to be solved by the invention]
However, as described above, the cavity-type mounting board device having the conventional three-dimensional mounting structure is mounted in the cavity 13 by integrally sealing the semiconductor chips 1B and 1C with the insulating resin 41. Further, each of the semiconductor chips 1B and 1C has a mounting structure that closes the track for the sealing insulating resin 41 to permeate. The porous resin 41 did not penetrate sufficiently to cover the periphery of the semiconductor chips 1B and 1C, and a gap 43 was generated at the upper portion of the semiconductor chips 1B and 1C to be sealed.
As a result, the surroundings of the semiconductor chips 1B and 1C are not sealed with the insulating resin 41 that is originally necessary, and the moisture resistance is poor, or the stress state on the semiconductor chips 1B and 1C is sealed with the insulating resin 41. There is a problem in that the reliability of the cavity-type mounting board device is remarkably impaired due to inferior temperature cycleability due to thermal stress or the like, which is different from the portion that is not made.
[0007]
In addition, the semiconductor chips 1A, 1B, and 1C cannot be detected in a chip state that is not mounted on the multilayer wiring board 11, and electrical tests performed after mounting on the multilayer wiring board 11 (stress is applied for a certain period of time depending on voltage and temperature). In some cases, intrinsic defects (such as pinholes in the participating film / insulating film, nonuniform distribution of implanted / diffused atoms, etc.) that are manifested in the so-called burning test are inherent. Also, bare chip mounting requires a very high level of manufacturing technology as the manufacturing technology. The defect rate in the manufacturing process is high, and repair work cannot be performed. The current situation is.
Therefore, in the manufacturing method in which all the semiconductor chips 1A, 1B, and 1C are mounted on the surface of the multilayer wiring board 11 and the cavity 13, and are integrally sealed with the insulating resin 41, When the semiconductor chips 1A, 1B, and 1C are defective in various tests such as an electrical test to be performed, the cavity-type mounting board device has to be discarded, and the manufacturing cost is extremely high.
[0008]
Furthermore, the semiconductor chips 1A, 1B, and 1C have exactly the same performance, but the dimensions of the semiconductor chips 1A, 1B, and 1C and the arrangement of the pad electrodes formed on the surfaces of the semiconductor chips 1A, 1B, and 1C are different. There are often. In particular, in the case of general-purpose semiconductor chips 1A, 1B, and 1C, the chip size differs depending on the manufacturer and the pad electrode positions on the semiconductor chips 1A, 1B, and 1C are not compatible. There is a current situation in which the semiconductor chip cannot be accommodated in the cavity 13 of the multilayer wiring board 11 only by changing.
Particularly, in the mounting structure using the flip chip bonding technique, it is necessary to make the pad electrode positions of the semiconductor chips 1A, 1B, and 1C and the pad positions of the multilayer wiring board 11 correspond one-to-one, and the semiconductor chips 1A, 1B, and 1C. Even if the dimensions are the same, the size and arrangement of the pad electrodes on the semiconductor chips 1A, 1B, and 1C are slightly different, so that it is necessary and necessary to newly manufacture an expensive cavity type multilayer wiring board 11 It was necessary to prepare several types according to the situation.
Therefore, there is a problem that the manufacturing cost of a product using the substrate device is remarkably increased.
In some cases, it is difficult to manufacture the pads of the multilayer wiring board 11 at the same pitch as the pad electrodes on the semiconductor chips 1A, 1B, and 1C. In this case, it is practically impossible to manufacture the substrate. There was also.
[0009]
The present invention has been made to solve the above-described problems, and provides a cavity-type mounting board device that can ensure reliability and can be manufactured at a relatively low cost, and a manufacturing method thereof.
[0010]
[Means for Solving the Problems]
A cavity-type mounting board device according to the present invention includes a multilayer wiring board having a cavity in which a predetermined electrode pattern is exposed, and a semiconductor chip and the electrode pattern are formed in the cavity of the multilayer wiring board. In the cavity-type mounting board device that is connected physically and electrically, On one side only the above Exposed to the cavity Electrode pattern and corresponding electrode pad And electrode patterns corresponding to the electrodes of the semiconductor chip A semiconductor substrate is mounted on a carrier substrate having a semiconductor substrate, and the electrode pad of the carrier substrate on which the semiconductor chip is mounted and the electrode pattern are arranged to face each other With anisotropic conductive resin Physically and electrically connected And sealing the semiconductor chip It is a thing.
[0014]
Further, the method for manufacturing a cavity type mounting board device according to the present invention includes a multilayer wiring board having a cavity in which a predetermined electrode pattern is exposed and formed over a plurality of layers, and the cavity of the multilayer wiring board is provided. In the manufacturing method of the cavity-type mounting substrate device in which a plurality of semiconductor chips and the electrode pattern are electrically connected, and the semiconductor chip is sealed with an insulating resin.
On one side only the above Exposed to the cavity Electrode pattern and corresponding electrode pad And electrode patterns corresponding to the electrodes of the semiconductor chip A semiconductor chip is mounted in advance on a carrier substrate having an electrode, and the electrode pad of the carrier substrate on which the semiconductor chip is mounted and the above electrode pattern are arranged so as to face each other, and anisotropic conduction is performed layer by layer from the bottom layer. Resin is used to simultaneously perform electrical connection between the semiconductor chip and the electrode pattern and sealing of the semiconductor chip.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiment 1 FIG.
Hereinafter, Embodiment 1 of the present invention will be described with reference to FIGS. 1 is a longitudinal sectional view showing the structure of a cavity-type mounting substrate device, FIG. 2 is a diagram showing a configuration of a carrier substrate on which a semiconductor chip is mounted, and FIG. 3 is a diagram showing a method for mounting the semiconductor chip on the carrier substrate. 4 and 5 are longitudinal sectional views showing a method for manufacturing the cavity-type mounting board device shown in FIG.
[0017]
In FIG. 1, 10 is a cavity-type mounting board device as a whole, 11 is a multilayer wiring board, and an active element electrically and physically connected to electrode lands 31 and 34 formed on the upper surface 14 and lower surface 15 thereof. A component 32 and a packaging semiconductor device 33 are mounted. In addition, semiconductor chips 1A, 1B, and 1C are mounted on the multilayer wiring board 11, as will be described later. The multilayer wiring board 11 has an electrode pattern 16A having a pattern arrangement corresponding to the electrode pad 50A of the carrier substrate 4A shown in detail in FIG. 2 formed on the upper surface 14 thereof, and a predetermined conductor pattern 21B on the intermediate layer. And a plurality of layers 21C are formed.
[0018]
Reference numeral 13 denotes a substantially inverted quadrangular frustum-shaped cavity formed in the multilayer wiring board 11, which is composed of a substantially rectangular parallelepiped cavity 13B and a substantially rectangular parallelepiped cavity 13C slightly smaller than the cavity 13B. Yes. The size / shape of the cavity 13 is selected according to the size / shape of the semiconductor chips 1A, 1B, 1C to be mounted and the size / shape of the carrier substrates 4A, 4B shown in detail in FIG. Has been. Further, a part of the conductor pattern 21B is exposed on the step surface 12B of the cavity 13B as an electrode pattern 16B having a pattern arrangement corresponding to the electrode pad 50B of the carrier substrate 4B, and the step of the cavity 13C is formed. A part of the conductor pattern 21C is exposed and formed on the surface (bottom surface) 12C as an electrode pattern 16C having a pattern arrangement corresponding to the pad electrode (not shown) of the semiconductor chip 1C.
[0019]
Further, the semiconductor chip 1C is physically fixed to the step surface (bottom surface) 12C of the cavity 13C with a die bond agent 8C made of, for example, an adhesive mainly composed of an epoxy resin. The semiconductor chip 1C has a pad electrode (not shown) formed thereon and an electrode pattern 16C exposed at a predetermined position on a step surface (bottom surface) 12C with a predetermined dimension. Bare chips are mounted by being electrically connected by bonding wires 2 </ b> C made of, for example.
7C is an anisotropic conductive resin mainly composed of an epoxy resin containing conductive fine particles having a particle size of 5 to 30 micrometers. After the semiconductor chip 1C is mounted on the bare chip as described above, the semiconductor chip 1C and the bonding wire 2C are provided. A predetermined amount is injected so as to cover the electrode pattern 16B and the step surface 12B. In addition, as is known, when the anisotropic conductive resin 7C is applied with heating and pressure, only the portion where the pressure is applied is thermally cured by the action of the conductive fine particles, The part has the property of thermosetting while maintaining electrical insulation.
[0020]
In addition, as shown in detail in FIGS. 2 and 3, the semiconductor chip 1B having the protruding electrode 3B is electrically and physically connected to a square carrier substrate 4B having a larger outer dimension than the semiconductor chip 1B. It arrange | positions in the cavities 13B and 13C with the carrier board | substrate 4B.
As shown in detail in FIG. 2, the carrier substrate 4B is made of a glass epoxy material which is an insulating material as a base and is usually used as an organic substrate. A copper thin film is formed only on one surface of the base. The electrode pattern 9B, the electrode pad 50B, and the conductor pattern 5B that electrically connects the electrode pattern 9B and the electrode pad 50B are formed.
[0021]
The carrier substrate 4B has a glass epoxy material as a base with a thickness of 0.1 to 0.3 millimeters and a copper thin film with a thickness of 0.005 to 0.03 millimeters, and the entire carrier substrate is thin. The electrode pad 50B also has a function of an electrode pad for electrical testing performed after mounting the semiconductor chip 1B on the carrier substrate 4B, and when the carrier substrate 4B is disposed in the cavity 13B, the cavity The electrode pattern 16B is formed at a position corresponding to the protruding electrode 3B of the semiconductor chip 1B, and is formed at a position corresponding to the electrode pattern 16B having a predetermined pattern arrangement exposed on the step surface 12B of 13B. Yes.
[0022]
The semiconductor chip 1B and the carrier substrate 4B are electrically and physically connected as shown in detail in FIG. 3 (the mounting method of the semiconductor chip 1B and the carrier substrate 4B is shown in cross-sectional views for each process). The
That is, first, as shown in FIG. 3A, a semiconductor chip 1B on which protruding electrodes 3B are formed is prepared, and the carrier substrate 4B has substantially the same dimensions as the semiconductor chip 1B and is similar to the anisotropic conductive resin 7C. An anisotropic conductive resin 6B having the following composition is uniformly injected.
Next, as shown in FIG. 3B, positioning is performed so that the protruding electrode 3B of the semiconductor chip 1B and the electrode pattern 9B of the carrier substrate 4B into which the anisotropic conductive resin 6B is injected face each other. As shown in FIG. 3C, heating and pressure are applied to the protruding electrode 3B portion and the electrode pattern 9B portion of the semiconductor chip 1B.
[0023]
As a result, the protruding electrode 3B of the semiconductor chip 1B and the electrode pattern 9B of the carrier substrate 4B are electrically connected by the action of the anisotropic conductive resin 6B, and the main body of the semiconductor chip 1B and the main body of the carrier substrate 4B are The anisotropic conductive resin 6B located in the portion is thermally connected while being electrically insulated by heat conducted by heat conduction by heating, so that the semiconductor chip 1B and the carrier substrate 4B are integrated. It will be a thing.
[0024]
Therefore, since the structure of the carrier substrate 4B is simple and can be easily manufactured with an inexpensive member, the size of the carrier substrate 4B, the position of the electrode pad 50B, the electrode pattern even when the specifications of the semiconductor chip 4B are changed (manufacturer change, etc.). By simply changing the position of 9B, it can be easily handled, and therefore can be manufactured in a short period of time and at a low cost.
Moreover, since the carrier substrate 4B has a simple configuration as described above, it can be easily manufactured even with a pitch as narrow as the pad electrode of the semiconductor chip.
[0025]
In addition, in the electrical inspection of the semiconductor chip 1B alone before mounting, only static characteristic inspection can be performed among the electrical inspection items due to restrictions on the probing system of the semiconductor inspection apparatus. Therefore, the semiconductor chip supplied from the semiconductor manufacturer 1B may contain a defective product (in the industry, it is regarded as a problem as a Known good die). However, according to this embodiment, since the semiconductor chip 1B is mounted on the carrier substrate 4B, a commercially available socket for semiconductor inspection is used in this state, that is, the state before being disposed in the cavities 13B and 13C. Thus, the electrical connection with the semiconductor chip 1B can be easily performed via the electrode pad 50B of the carrier substrate 4B. For this reason, it is not necessary to use a probing system for a semiconductor inspection apparatus, and as a result, there are no restrictions on the probing system for the semiconductor inspection apparatus. Therefore, not only static characteristic inspection but also so-called dynamic characteristic inspection such as high-temperature operation inspection. In addition, it is possible to carry out all the inspection items of the electrical inspection. In addition, a screening test such as a burning test is also possible, and a defective defect inherent in the semiconductor chip 1B can be inspected.
Therefore, it is possible to reliably use only the semiconductor chip 1B determined to be a non-defective product in the subsequent mounting process of the cavity-type mounting substrate device 10 after reliably determining whether the semiconductor chip 1B is good or defective. .
[0026]
In FIG. 1 again, the electrode pattern 16B in which the electrode pad 50B formed on the surface of the carrier substrate 4B of the semiconductor chip 1B and the carrier substrate 4B integrated in this manner is exposed on the step surface 12B of the cavity 13B. It arranges so that it may face. Thereafter, by applying heat and pressure to the electrode pad 50B portion and the electrode pattern 16B portion formed on the surface of the carrier substrate 4B, a predetermined amount is previously applied so that the anisotropic conductive resin 7C covers the electrode pattern 16B as described above. Since it is injected, the anisotropic conductive resin 7C is thermally cured in a conductive state, and the electrode pattern 16B and the electrode pad 50B formed on the surface of the carrier substrate 4B are electrically connected.
[0027]
As a result, the semiconductor chip 1B is electrically connected to the protruding electrode 3B, the electrode pattern 9B formed on the surface of the carrier substrate 4B, the conductor pattern 5B electrically connected to the electrode pattern 9B, and the conductor pattern 5B. It is electrically connected to the conductor pattern 21B through the electrode pad 50B and the electrode pattern 16B.
The semiconductor chip 1C, the bonding wire 2C, the semiconductor chip 1B and the carrier substrate 4B are heated by the heat conducted by the heat conduction by the heating, while the anisotropic conductive resin 7C located in the portion maintains the electric insulation. Since it is cured, it is fixed and sealed in the cavities 13B and 13C.
[0028]
7B is an anisotropic conductive resin having the same composition as the anisotropic conductive resin 7C. After the semiconductor chip 1B and the carrier substrate 4B are arranged as described above, the carrier substrate 4B and an electrode pattern having a predetermined pattern arrangement are provided. A predetermined amount is injected to cover 16A.
Further, as shown in detail in FIGS. 2 and 3, the semiconductor chip 1A having the protruding electrode 3A is disposed in the cavity 13B together with the carrier substrate 4A after being electrically and physically connected to the carrier substrate 4A. The
[0029]
The integrated configuration / mounting method of the semiconductor chip 1A and the carrier substrate 4A is the same as the integrated configuration / mounting method of the semiconductor chip 1B and the carrier substrate 4B described with reference to FIGS. To do.
Then, the electrode pad 50A formed on the surface of the carrier substrate 4A of the semiconductor chip 1A and the carrier substrate 4A integrated in this way is opposed to the electrode pattern 16A exposed on the upper surface 14 of the multilayer wiring board 11. Arrange as follows. Thereafter, by applying heat and pressure to the electrode pad 50A portion and the electrode pattern 16A portion formed on the surface of the carrier substrate 4A, a predetermined amount is previously applied so that the anisotropic conductive resin 7B covers the electrode pattern 16A as described above. Since it is injected, the anisotropic conductive resin 7B is thermally cured in a conductive state, and the electrode pattern 16A and the electrode pad 50A formed on the surface of the carrier substrate 4A are electrically connected.
[0030]
As a result, the semiconductor chip 1A is electrically connected to the protruding electrode 3A, the electrode pattern 9A formed on the surface of the carrier substrate 4A, the conductor pattern 5A electrically connected to the electrode pattern 9A, and the conductor pattern 5A. The electrode pattern 16A is electrically connected via the electrode pad 50A.
In addition, the semiconductor chip 1A, the carrier substrate 4A, and the carrier substrate 4B are thermally cured by the applied heat while the anisotropic conductive resin 7B is kept insulative, so that the inside of the cavity 13B and the upper surface 14 of the multilayer wiring board 11 are obtained. Fixed and sealed.
As described above, the cavity-type mounting board device 10 having a three-dimensional structure is configured.
[0031]
Next, a method for manufacturing the cavity-type mounting board device 10 having the three-dimensional structure shown in FIG. 1 will be described with reference to FIGS. 4 and 5 (shown as longitudinal sectional views for each step).
First, as shown in FIG. 4A, a semiconductor chip 1C is formed on a multilayer wiring board 11 with a die bonding agent 8C mainly composed of an epoxy-based resin on a step surface (bottom surface) 12C which is the lowermost surface of the cavity 13. After the bonding, a pad electrode (not shown) on the semiconductor chip 1C and a predetermined position of the electrode pattern 16C provided on the step surface 12C are connected by a bonding wire 2C such as a gold wire.
[0032]
Thereafter, as shown in FIG. 4 (b), an anisotropic conductive resin 7C having an epoxy resin containing conductive fine particles having a particle diameter of 5 to 30 micrometers as a main component and having a curing property by heating is applied to the cavity 13C. Inject. At this time, the anisotropic conductive resin 7C is injected so that not only the cavity 13C but also the electrode pattern 16B and the stepped surface 12B are covered with the anisotropic conductive resin 7C.
[0033]
Subsequently, as shown in FIG. 4 (c), the carrier substrate 4B on which the semiconductor chip 1B is mounted in advance by the method shown in FIG. 3 is applied to the step surface of the electrode pad 50B on the carrier substrate 4B and the multilayer wiring board 11. The electrode pattern 16B formed on 12B is positioned so as to face each other.
Thereafter, by applying heat and pressure to the electrode pad 50B and the electrode pattern 16B formed on the surface of the carrier substrate 4B, the anisotropic conductive resin 7C covers the electrode pattern 16B in advance as described above. Since the fixed amount is injected, the electrode pattern 16B and the electrode pad 50B formed on the surface of the carrier substrate 4B are electrically connected by the action of the anisotropic conductive resin 7C.
As a result, the semiconductor chip 1B is electrically connected to the protruding electrode 3B, the electrode pattern 9B formed on the surface of the carrier substrate 4B, the conductor pattern 5B electrically connected to the electrode pattern 9B, and the conductor pattern 5B. It is electrically connected to the conductor pattern 21B through the electrode pad 50B and the electrode pattern 16B.
Further, the semiconductor chip 1C, the bonding wire 2C, the semiconductor chip 1B, and the carrier substrate 4B are fixed in the cavities 13B and 13C by curing the anisotropic conductive resin 7C while maintaining the insulating property by the applied heat. Sealed.
[0034]
Next, as shown in FIG. 5D, the anisotropic conductive resin 7B is injected into the cavity 13B so as to cover not only the cavity 13B but also the electrode pattern 16A by a predetermined amount.
[0035]
Next, as shown in FIG. 5E, the carrier substrate 4A on which the semiconductor chip 1A is mounted in advance by the method shown in FIG. 3 is applied to the electrode pad 50A on the carrier substrate 4A and the upper surface 14 of the multilayer wiring board 11. Positioning is performed so as to face the formed electrode pattern 16A.
Thereafter, in the same manner as in FIG. 4C, that is, by applying heat and pressure to the electrode pad 50A portion and the electrode pattern 16A portion formed on the surface of the carrier substrate 4A, the anisotropy is performed as described above. Since a predetermined amount of the conductive resin 7B is injected in advance so as to cover the electrode pattern 16A, the electrode pattern 16A and the electrode pad 50A formed on the surface of the carrier substrate 4A are electrically connected by the action of the anisotropic conductive resin 7B. Connect to.
[0036]
As a result, the semiconductor chip 1A is electrically connected to the protruding electrode 3A, the electrode pattern 9A formed on the surface of the carrier substrate 4A, the conductor pattern 5A electrically connected to the electrode pattern 9A, and the conductor pattern 5A. The electrode pattern 16A is electrically connected via the electrode pad 50A.
Further, the semiconductor chip 1A and the carrier substrates 4A and 4B are fixed to the inside of the cavity 13A and the upper surface 14 of the multilayer wiring board 11 by curing the anisotropic conductive resin 7B while maintaining the insulating property by the applied heat. Sealed.
[0037]
Finally, as shown in FIG. 5 (f), the active element component 32 is physically and electrically connected to the electrode land 31 formed on the upper surface 14 of the multilayer wiring board 11, and is connected to the lower surface 15 of the multilayer wiring board 11. The packaging semiconductor device 33 is electrically and physically connected to the formed electrode land 34, whereby the manufacture of the cavity-type mounting substrate device 10 is completed.
[0038]
As described above, the cavity-type mounting board device 10 having the three-dimensional structure according to the first embodiment has the semiconductor chip 1C and the semiconductor on the step surfaces 12C and 12B of the cavities 13B and 13C, respectively. The carrier substrate 4B on which the chip 1B is mounted is disposed, and the carrier substrate 4A on which the semiconductor chip 1A is mounted is disposed on the upper surface 14 of the multilayer wiring board 11, and anisotropic conductive resins 6A, 6B, 7B, and 7C are used. Therefore, the electrical connection between the multilayer wiring board 11 and the semiconductor chip and the sealing process for protecting the semiconductor chip can be performed at a time. However, a relatively inexpensive one can be obtained.
[0039]
Further, since the carrier substrates 4A, 4B and the semiconductor chips 1A, 1B, 1C are fixed and sealed to the multilayer wiring board 11 from the bottom layer one layer at a time, there are voids on the surface of the semiconductor chip 1C and the surface of the carrier substrate 4B. The semiconductor chip 1A, 1B, 1C can be securely fixed and sealed inside the cavity 13 of the multilayer wiring board 11, and a highly reliable three-dimensional cavity type The mounting substrate device 10 can be obtained.
[0040]
Embodiment 2. FIG.
Next, the second embodiment will be described with reference to FIGS. 6 is a diagram illustrating the configuration of a carrier substrate on which a semiconductor chip is mounted, FIG. 7 is a diagram illustrating a method for mounting the semiconductor chip on the carrier substrate, and FIG. 8 is a diagram illustrating the carrier substrate on which the semiconductor chip illustrated in FIG. 6 is mounted. It is the longitudinal cross-sectional view which shows the manufacturing method of the cavity type mounting substrate apparatus while showing the structure of the cavity type mounting substrate apparatus which had been.
[0041]
In FIG. 6, the carrier substrates 4A, 4B, and 4C are electrically connected to the pad electrodes (not shown) of the semiconductor chips 1A, 1B, and 1C by bonding wires 2A, 2B, and 2C including gold wires. A plurality of electrode pads 51A, 51B, 51C are formed at predetermined positions. The pad electrodes 51A, 51B, and 51C can be contacted with test probe pins (not shown) while being bonded to the semiconductor chips 1A, 1B, and 1C with bonding wires 2A, 2B, and 2C. Designed to have dimensions and shapes that can be directly mounted on the cavity type multilayer wiring board 11 shown in FIG. Similarly to the carrier substrates 4A and 4B in FIG. 2, the carrier substrates 4A, 4B and 4C have a base made of a glass epoxy material, and electrode pads 51A, 51B and 51C are made of copper thin film only on one side of the base. Further, the electrode pads 51A, 51B, 51C are subjected to a surface treatment such as gold plating so that the bonding with the bonding wires 2A, 2B, 2C is facilitated.
[0042]
The carrier substrate 4B has a glass epoxy material as a base with a thickness of 0.1 to 0.3 millimeters and a copper thin film with a thickness of 0.005 to 0.03 millimeters, and the entire carrier substrate is thin. Further, the carrier substrates 4A, 4B, and 4C and the semiconductor chips 1A, 1B, and 1C are physically fixed by, for example, die bonding agents 8A, 8B, and 8C mainly composed of an epoxy resin, and the bonding wire 2A. 2B and 2C are electrically connected.
The carrier substrate 4A, 4B, 4C and the semiconductor chip 1A, 1B, 1C integrated are formed in advance before being mounted on the cavity type multilayer wiring board 11 shown in FIG.
[0043]
The semiconductor chips 1A, 1B, and 1C and the carrier substrates 4A, 4B, and 4C are shown in FIG. 7 (a method of mounting the semiconductor chips 1A, 1B, and 1C and the carrier substrates 4A, 4B, and 4C is shown in cross-sectional views for each process. ), As shown in detail in FIG.
That is, as shown in FIG. 7A, first, the semiconductor chips 1A, 1B, and 1C are transferred to predetermined positions on the carrier substrates 4A, 4B, and 4C, for example, as die bond agents 8A, 8B, and 8C mainly composed of epoxy resin. And stick. Thereafter, as shown in FIG. 7B, predetermined pad electrodes (not shown) and carriers formed on the semiconductor chips 1A, 1B and 1C by bonding wires 2A, 2B and 2C such as gold wires and aluminum wires and carriers. The predetermined electrode pads 51A, 51B and 51C formed on the substrates 4A, 4B and 4C are electrically connected. Here, although not shown, a chip coating agent mainly composed of an epoxy resin is injected into the semiconductor chips 1A, 1B, 1C and bonding wires 2A, 2B, 2C as necessary to protect the mounting portion. It is also possible to keep it.
[0044]
Since the semiconductor chips 1A, 1B, and 1C are mounted on the carrier substrates 4A, 4B, and 4C in this way, as described in the first embodiment, this state, that is, before being arranged in the cavity 13 is performed. By using the electrode pads 51A, 51B, and 51C of the carrier substrates 4A, 4B, and 4C for the electrical inspection, the electrical inspection of the semiconductor chips 1A, 1B, and 1C can be performed (not shown) as necessary. it can.
Further, since the carrier substrates 4A, 4B, and 4C have a simple configuration and can be easily manufactured with inexpensive members, the carrier substrates 4A, 4B, By changing the size of 4C and the positions of the electrode pads 51A, 51B, 51C, it can be easily handled, and therefore can be manufactured in a short period of time and at low cost. In addition, since the carrier substrates 4A, 4B, and 4C have a simple configuration, the carrier substrates 4A, 4B, and 4C can be easily manufactured even with a pitch as narrow as the pad electrodes of the semiconductor chip.
[0045]
Next, with reference to FIG. 8, the structure of the cavity-type mounting substrate device using the carrier substrates 4A, 4B, 4C on which the semiconductor chips 1A, 1B, 1C shown in FIG. 6 are mounted will be described, and the cavity-type mounting will be described. A method for manufacturing the substrate device will be described.
In the multilayer wiring board 11, as in the first embodiment, cavities 13C, 13B, and 13A designed to have dimensions and shapes on which the semiconductor chips 1A, 1B, and 1C and the carrier substrates 4A, 4B, and 4C can be mounted. A substantially inverted quadrangular frustum-shaped cavity 13 is provided. Since the other configuration of the multilayer wiring board 11 is substantially the same as that of the multilayer wiring board 11 of the first embodiment, the description thereof is omitted.
[0046]
First, a predetermined amount of anisotropic conductive resin 7C is injected into the cavity 13C so that the electrode pattern 16C and the stepped surface 12C are also covered with the anisotropic conductive resin 7C, and then shown in FIG. The carrier substrate 4C on which the semiconductor chip 1C is previously mounted is positioned by the above method so that the electrode pattern 16C and the electrode pad 51C overlap at a desired position.
Thereafter, by applying heat and pressure to the electrode pattern 16C portion and the electrode pad 51C portion, the anisotropic conductive resin 7C is injected in advance so as to cover the electrode pattern 16C as described above. The conductive conductive resin 7C is thermally cured in a conductive state, and the electrode pattern 16C and the electrode pad 51C formed on the surface of the carrier substrate 4C are electrically connected by the action of the anisotropic conductive resin 7C. The
[0047]
As a result, the semiconductor chip 1C is electrically connected to the conductor pattern 21C via the bonding wire 2C, the electrode pad 51C electrically connected to the bonding wire 2C, and the electrode pattern 16C.
Also, the semiconductor chip 1C, the bonding wire 2C, and the carrier substrate 4C are thermoset while the anisotropic conductive resin 7C located in the portion is thermally insulated by heat conducted by the heat conduction by the heating. These are fixed and sealed in the cavities 13B and 13C.
[0048]
Similarly, after a predetermined amount of anisotropic conductive resin 7B is injected into the electrode pattern 16B, the stepped surface 12B, and the cavity 13B, the semiconductor chip 1B is mounted in advance by the electrode pattern 16B and the method shown in FIG. The carrier substrate 4B is positioned so that the electrode pad 51B of the carrier substrate 4B thus formed is connected at a predetermined position.
After that, by applying heat and pressure to the electrode pattern 16B portion and the electrode pad 51B portion, the multilayer wiring board 11 and the carrier substrate 4B are electrically connected in the same manner as described above by the action of the anisotropic conductive resin 7B. To do. At this time, the anisotropic conductive resin 7B injected into the cavity 13B is cured while having insulation by heat applied by heat conduction, and the semiconductor chip 1B, the carrier substrate 4C, the bonding wire 2B, and the carrier substrate 4B. The structure is fixed and sealed.
[0049]
Similarly, after injecting a predetermined amount of anisotropic conductive resin 7A into the cavity 13A so that the electrode pattern 16A on the upper surface 14 of the multilayer wiring board 11 is also covered with the anisotropic conductive resin 7A, the electrode The carrier substrate 4A is positioned so that the pattern 16A and the electrode pad 51A of the carrier substrate 4A on which the semiconductor chip 1A is mounted in advance by the method shown in FIG. 7 are connected at a predetermined position.
After that, by applying heat and pressure to the electrode pattern 16A portion and the electrode pad 51A portion, the multilayer wiring board 11 and the carrier substrate 4A are electrically connected in the same manner as described above by the action of the anisotropic conductive resin 7A. To do. At this time, the anisotropic conductive resin 7A injected into the cavity 13A is cured while having insulation by heat applied by heat conduction, and the semiconductor chip 1A, the carrier substrate 4B, the bonding wire 2A, and the carrier substrate 4A. Is sealed and fixed with the anisotropic conductive resin 7B.
[0050]
Finally, the active element component 32 is physically and electrically connected to the electrode land 31 formed on the upper surface 14 of the multilayer wiring board 11, and packaging is performed on the electrode land 34 formed on the lower surface 15 of the multilayer wiring board 11. By connecting the semiconductor device 33, the cavity type mounting substrate device 10 is configured.
[0051]
As described above, the cavity-type mounting substrate device 10 according to the second embodiment has the semiconductor chips 1A, 1B, 1C mounted in advance on the carrier substrates 4A, 4B, 4C, and the carrier substrates 4A, 4B, Since 4C is sequentially stacked from the bottom layer in the cavities 13C, 13B, and 13A, the same effect as the cavity-type mounting substrate device 10 according to the first embodiment can be obtained.
[0052]
Embodiment 3 FIG.
FIG. 9 shows a longitudinal section of the cavity-type mounting board device 10 according to the third embodiment.
In the third embodiment, the carrier substrates 4A, 4B, and 4C in which the semiconductor chips 1A, 1B, and 1C in the second embodiment are connected using bonding wires 2A, 2B, and 2C are shown in FIGS. Carrier substrate 4A in which carrier substrates 4A, 4B and 4C prepared in advance by the described method, so-called semiconductor chips 1A, 1B and 1C, are mounted using protruding electrodes 3A, 3B and 3C and anisotropic conductive resins 6A, 6B and 6C. 4B and 4C. Other configurations and manufacturing methods are the same as those in the second embodiment.
Also in the cavity type mounting substrate apparatus 10 according to the third embodiment, the same effect as the cavity type mounting substrate apparatus 10 according to the first and second embodiments can be obtained.
[0053]
Embodiment 4
FIG. 10 shows a longitudinal section of the cavity-type mounting board device 10 according to the fourth embodiment.
In the fourth embodiment, the carrier substrates 4A and 4C in which the semiconductor chips 1A and 1C are connected by the bonding wires 2A and 2C in the second embodiment are prepared in advance by the method described with reference to FIGS. Substrates 4A and 4C, so-called semiconductor chips 1A and 1C, are replaced with carrier substrates 4A and 4C mounted using protruding electrodes 3A and 3C and anisotropic conductive resins 6A and 6C. Other configurations and manufacturing methods are the same as those in the second embodiment.
Also in the cavity type mounting board device 10 according to the fourth embodiment, the same effects as those of the cavity type mounting board device 10 according to the first and second embodiments can be obtained.
[0054]
Embodiment 5
FIG. 11 shows a longitudinal section of the cavity-type mounting board device 10 according to the fifth embodiment.
In the fifth embodiment, the carrier substrate 4B in which the semiconductor chip 1B is connected by the bonding wire 2B in the second embodiment is formed by using the method described with reference to FIGS. The chip 1B is replaced with a carrier substrate 4B mounted with a protruding electrode 3B and an anisotropic conductive resin 6B. Other configurations and manufacturing methods are the same as those in the second embodiment.
Also in the cavity-type mounting board device 10 according to the fifth embodiment, the same effects as those of the cavity-type mounting board device 10 according to the first and second embodiments can be obtained.
[0055]
Embodiment 6
Next, the sixth embodiment will be described with reference to FIGS. 12 and 13 are longitudinal sectional views showing the structure of the cavity-type mounting board device and the method for manufacturing the cavity-type mounting board device.
12 and 13, the multilayer wiring board 11 has substantially the same configuration as the semi-multilayer wiring board 11 in the first embodiment, and the cavity-type mounting board device 10 is manufactured as follows.
[0056]
That is, as shown in FIG. 12 (a), first, a predetermined amount of anisotropic conductive resin 7C is injected into the cavity 13C, and then the semiconductor chip 1C is inserted into the protruding electrode 3C formed on the semiconductor chip 1C. Positioning is performed so as to coincide with the electrode pattern 16C formed on the step surface (bottom surface) 12C of 13C.
Thereafter, the multilayer wiring board 11 and the semiconductor chip 1C are electrically connected by the action of the anisotropic conductive resin 7C by applying heat and pressure to the electrode pattern 16C portion and the protruding electrode 3C portion of the semiconductor chip 1C. To do. At this time, the anisotropic conductive resin 7C injected into the cavity 13C is thermally cured while having insulation by heat applied by heat conduction, and the semiconductor chip 1C has a step surface (bottom surface) 12C of the cavity 13C. It becomes the structure fixed to.
[0057]
Next, as shown in FIG. 12 (b), the semiconductor chip 1B is fixed to the back surface of the mounted semiconductor chip 1C by a die bond agent 8B having the same composition as the above die bond agent, and then, with a bonding wire 2B, By electrically connecting a pad electrode (not shown) on the semiconductor chip 1B and an electrode pattern 16B formed on the step surface 12B, the semiconductor chip 1B and the multilayer wiring board 11 are electrically connected.
[0058]
Next, as shown in FIG. 12C, the anisotropic conductive resin 7B is injected not only into the cavity 13B but also into the electrode pattern 16A formed on the upper surface 14 of the multilayer wiring board 11.
[0059]
Further, as shown in FIG. 13D, the semiconductor chip 1A is positioned so that the protruding electrode 3A formed on the pad electrode on the semiconductor chip 1A faces the electrode pattern 16A on the multilayer wiring board 11.
Thereafter, the multilayer wiring board 11 and the semiconductor chip 1A are electrically connected by applying heat and pressure to the electrode pattern 16A portion and the protruding electrode 3A portion of the semiconductor chip 1A. At this time, the anisotropic conductive resin 7B injected into the cavity 13B is thermally cured while having insulation by heat applied by heat conduction, and the semiconductor chips 1A, 1B, 1C and the bonding wire 2C are sealed. It becomes the structure made.
[0060]
Finally, as shown in FIG. 13 (e), the active element component 32 is finally physically and electrically connected to the electrode land 31 formed on the upper surface 14 of the multilayer wiring board 11. By connecting the packaging semiconductor device 33 to the electrode land 34 formed on the lower surface 15, the cavity-type mounting substrate device 10 is configured.
Note that matters not described above are the same as those in the first to fifth embodiments.
[0061]
The cavity-type mounting substrate device 10 having such a three-dimensional structure has a cavity 13, and the semiconductor chips 1A, 1B, 1C disposed in the cavity 13 and the multilayer wiring board 11 are fixed and sealed. Since the anisotropic conductive resins 7B and 7C and the die bond agent 8B are used for each layer from the lowermost layer, the semiconductor chips 1A, 1B, and 1C do not generate voids on the surfaces of the semiconductor chips 1B and 1C. Can be reliably sealed, and the electrical connection and the sealing process for protecting the semiconductor chip can be performed in a lump. Therefore, even with a complicated mounting structure, the manufacturing cost is relatively inexpensive and reliable. It is possible to obtain a cavity-type mounting board device 10 having high performance.
[0062]
Further, since the semiconductor chip 1B is fixed to the back surface of the semiconductor chip 1C with the die bond agent 8B, that is, the carrier substrate is not used as in the first to fifth embodiments. Compared to the semiconductor chip 1B, the size in the mounting height direction of the semiconductor chip 1B and the semiconductor chip 1C can be reduced, and as a result, the thickness of the multilayer wiring board 11 can be reduced.
[0063]
Embodiment 7
In the above-described embodiment, an anisotropic conductive resin containing an epoxy resin as a main component is used, but an acrylic resin, a silicone resin, or the like may be used.
The base of the carrier substrate does not stick to the glass epoxy material, and may be a ceramic material, a polyimide material, or the like.
[0064]
Further, in the mounting method of the semiconductor chip shown in FIG. 3 to the carrier substrate, the mounting method of fixing and connecting the semiconductor chip and the carrier substrate using an anisotropic conductive resin via the protruding electrode formed on the semiconductor chip. However, the method of connecting the semiconductor chip and the carrier substrate via the protruding electrode may be a fusion bonding using a solder material or the like, or a connection method using a conductive adhesive.
[0065]
In the above-described embodiment, the case where a semiconductor chip is mounted has been described. However, a packaged semiconductor element can also be used.
Further, although the case where the semiconductor chip is mounted over three layers has been described, the present invention can be applied to the case where two layers are mounted or four or more layers are mounted.
In addition, a plurality of cavities may be formed as necessary.
[0066]
【The invention's effect】
As described above, according to the present invention, when the semiconductor chip is mounted in the cavity of the multilayer wiring board, the carrier substrate having the electrode pad corresponding to the electrode pattern formed in the cavity on which the semiconductor chip is mounted is provided. Therefore, before mounting the semiconductor chip in the cavity, the electrical inspection of the semiconductor chip can be performed by using the electrode pad of the carrier substrate for the electrical inspection.
For this reason, the semiconductor chip cannot be detected in a chip state that is not mounted on the multilayer wiring board, and there may be inherent defects that are manifested in an electrical test performed after mounting on the multilayer wiring board. Such a problem can be solved, and as a result, it is possible to reduce the manufacturing cost related to the occurrence of defects in the test after mounting.
In addition, since the carrier substrate configuration is simple and can be easily manufactured with inexpensive members, the size of the carrier substrate, the position of the electrode pad, the position of the electrode pattern, etc. can be changed when changing the specifications of the semiconductor chip (such as changing the manufacturer). It can be easily handled by simply changing
In addition, due to the different dimensions and layout of the pad electrodes of the semiconductor chip while having the same performance, even when manufacturing a mounting substrate device by manufacturing several kinds of expensive multilayer wiring boards in advance, an inexpensive carrier substrate Since it can be mounted on a multilayer wiring board in a standardized state, there is no need to manufacture multiple types of multilayer wiring boards, shortening the development period and reducing development costs and manufacturing costs Can be made.
[0067]
According to the invention, the electrode pad of the carrier substrate on which the semiconductor chip is mounted and the electrode pattern are physically and electrically connected with an anisotropic conductive resin, and the semiconductor chip is sealed. As a result, the electrical connection between the multilayer wiring board and the semiconductor chip and the sealing process for protecting the semiconductor chip can be performed in a lump. Therefore, even with a complicated mounting structure, the manufacturing cost is low. It becomes.
[0068]
According to the invention, since the electrical connection between the semiconductor chip or the semiconductor element and the electrode pattern and the sealing of the semiconductor chip or the semiconductor element with the insulating resin are performed layer by layer from the bottom layer, the surface of the semiconductor chip, Alternatively, a cavity-type mounting board device with a highly reliable three-dimensional structure can be obtained, in which a semiconductor chip can be reliably sealed inside the cavity of a multilayer wiring board without generating voids around it. Obtainable.
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view showing a structure of a cavity type mounting board device according to a first embodiment of the present invention.
FIG. 2 is a top view showing a configuration of a carrier substrate according to the first embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a method of mounting a semiconductor chip on a carrier substrate according to the first embodiment of the present invention.
FIG. 4 is a longitudinal sectional view showing a method for manufacturing the cavity-type mounting board device according to the first embodiment of the present invention.
FIG. 5 is a longitudinal sectional view showing the method for manufacturing the cavity-type mounting board device according to the first embodiment of the present invention.
FIG. 6 is a top view showing a configuration of a carrier substrate according to a second embodiment of the present invention.
7 is a cross-sectional view showing a method of mounting a semiconductor chip on a carrier substrate according to Embodiment 2 of the present invention. FIG.
FIG. 8 is a longitudinal sectional view showing a structure of a cavity-type mounting board device according to a second embodiment of the present invention and a manufacturing method thereof.
FIG. 9 is a longitudinal sectional view showing a structure of a cavity type mounting board device according to a third embodiment of the present invention.
FIG. 10 is a longitudinal sectional view showing the structure of a cavity type mounting board device according to a fourth embodiment of the present invention.
FIG. 11 is a longitudinal sectional view showing the structure of a cavity type mounting board device according to a fifth embodiment of the present invention.
12 is a longitudinal sectional view showing a structure of a cavity-type mounting board device according to a sixth embodiment of the present invention and a method for manufacturing the same. FIG.
FIG. 13 is a longitudinal sectional view showing a structure of a cavity type mounting board device according to a sixth embodiment of the present invention and a manufacturing method thereof.
FIG. 14 is a longitudinal sectional view showing a structure of a conventional cavity type mounting board device.
[Explanation of symbols]
1A, 1B, 1C Semiconductor chip, 2A, 2B, 2C Bonding wire, 3A, 3B, 3C Projection electrode, 4A, 4B, 4C Carrier substrate, 5A, 5B, 5C, 21B, 21C Conductor pattern, 6A, 6B, 6C, 7A, 7B, 7C Anisotropic conductive resin, 8A, 8B, 8C Die bond agent, 9A, 9B, 9C, 16A, 16B, 16C Electrode pattern, 10 Cavity type mounting board device, 11 Multilayer wiring board, 12B, 12C Step Surface, 13, 13A, 13B, 13C Cavity, 14 Substrate upper surface, 15 Substrate lower surface, 31, 34 Electrode land, 32 Active element parts, 33 Package semiconductor device, 50A, 50B, 50C, 51, 51A, 51B, 51C Electrode pad.

Claims (2)

内部に所定の電極パターンが露出形成されたキャビティーを有する多層配線板を備え、この多層配線板のキャビティー内にて、半導体チップと上記電極パターンとを物理的・電気的に接続してなるキャビティー型実装基板装置において、
片面のみに上記キャビティーに露出形成された電極パターンと対応する電極パッドおよび半導体チップの電極と対応する電極パターンとを有するキャリア基板に半導体チップを実装するとともに、
この半導体チップを実装したキャリア基板の電極パッドと上記電極パターンとを、対向するように配置し、異方性導電樹脂にて物理的・電気的に接続するとともに、上記半導体チップを封止したことを特徴とするキャビティー型実装基板装置。A multilayer wiring board having a cavity in which a predetermined electrode pattern is exposed is provided, and the semiconductor chip and the electrode pattern are physically and electrically connected in the cavity of the multilayer wiring board. In the cavity type mounting board device,
A semiconductor chip is mounted on a carrier substrate having an electrode pattern exposed on the cavity only on one side and an electrode pad corresponding to the electrode pattern and an electrode pattern corresponding to the electrode of the semiconductor chip, and
To the electrode pads and the electrode pattern of the carrier board mounted with the semiconductor chip, arranged so as to face, as well as physically and electrically connected by the anisotropic conductive resin to seal the semiconductor chip A cavity-type mounting board device characterized by 内部に所定の電極パターンが複数層に亘って露出形成されたキャビティーを有する多層配線板を備え、この多層配線板のキャビティー内にて、複数の半導体チップと上記電極パターンとが電気的に接続され、且つ上記半導体チップが絶縁樹脂にて封止されるキャビティー型実装基板装置の製造方法において、A multilayer wiring board having a cavity in which a predetermined electrode pattern is exposed and formed over a plurality of layers is provided, and a plurality of semiconductor chips and the electrode pattern are electrically connected within the cavity of the multilayer wiring board. In the manufacturing method of the cavity-type mounting substrate device that is connected and the semiconductor chip is sealed with an insulating resin,
片面のみに上記キャビティーに露出形成された電極パターンと対応する電極パッドおよび半導体チップの電極と対応する電極パターンとを有するキャリア基板に半導体チップを予め実装しておき、A semiconductor chip is mounted in advance on a carrier substrate having an electrode pattern corresponding to an electrode pattern exposed in the cavity only on one side and an electrode pattern corresponding to an electrode of the semiconductor chip,
この半導体チップを実装したキャリア基板の電極パッドと上記電極パターンとを、対向するように配置し、最下層から一層毎に、異方性導電樹脂を用い、上記半導体チップと電極パターンとの電気的接続及び上記半導体チップの封止を同時に行うことを特徴とするキャビティー型実装基板装置の製造方法。The electrode pad of the carrier substrate on which the semiconductor chip is mounted and the electrode pattern are arranged so as to face each other, and anisotropic conductive resin is used for each layer from the bottom layer to electrically connect the semiconductor chip and the electrode pattern. A method for manufacturing a cavity-type mounting substrate device, wherein the connection and the sealing of the semiconductor chip are performed simultaneously.
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