JP4342226B2

JP4342226B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4342226B2
Application number: JP2003192810A
Authority: JP
Inventors: 正也大塚; 庸二岡田; 和巳原; 友一安藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-08-08
Filing date: 2003-07-07
Publication date: 2009-10-14
Anticipated expiration: 2023-07-07
Also published as: JP2004128466A

Description

【０００１】
【発明の属する技術分野】
本発明は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ（Metal-Insulator-Metal）容量素子を備えた半導体装置及びその製造方法に関するものである。本明細書において容量絶縁膜とは下部電極と上部電極の間に設けられた絶縁膜をいう。
【０００２】
【従来の技術】
近年、半導体装置は線幅の微細化により、ますます高密度化された回路構成で形成されている。特に、０.１３μｍ（マイクロメートル）以降のプロセスでは、配線抵抗の低減やエレクトロマイグレーション耐圧の向上を図るため、銅（Ｃｕ）を主成分とした配線が用いられている。
【０００３】
銅配線を形成する工程では、従来アルミ配線などに用いられてきたドライエッチングのように反応生成物の気化性が良くないことから、ドライエッチングを用いることができない。そのため、層間絶縁層に配線用の溝を形成し、その溝に銅を埋め込んで銅配線を形成するダマシン（damascene）法が用いられている。
このように、配線形成工程において、配線自体の微細化を推進し、スケーリング則に則ってチップ（半導体装置）のサイズを小さくしている。
【０００４】
一方、高容量の容量素子に関しては、高誘電率の材料を用いる試みがあるが、形状は従来通りの２つの大きな平行平板を対向して配置したＭＩＭ容量素子又はＰＩＰ（Poly silicon Insulator Poly silicon）容量素子が用いられている。このような高容量の容量素子がチップ上で占める面積は大きく、配線の微細化の利益を活かしきれない。高容量の容量素子が半導体装置に形成される場合、容量素子の形成領域がチップサイズを支配的にさせてしまう虞れがあった。
【０００５】
ダマシン法を用いたＭＩＭ容量素子の形成方法としては、例えば特許文献１に開示されている。特許文献１では、ダマシン法を用いて、電圧依存性のない容量素子を形成することを特徴としている。しかし、容量素子の構造は従来のＭＩＭ構造と同様であり、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【０００６】
また、ダマシン法を用いたＭＩＭ容量素子の他の形成方法として、例えば特許文献２に開示されているものがある。特許文献２では、ＭＩＭ容量素子として用いられる上層のＣｕ配線と下層のＣｕ配線の形状を、四角以外の格子状、すのこ状又はくし形の形状にし、その上層にＣｕの拡散防止膜を形成することにより、容量素子での電気的なリークを効果的に抑えることを特徴としている。しかし、特許文献２でも、一対の大きな電極板を必要とし、容量素子の面積サイズの低減にはならない。
【０００７】
【特許文献１】
特開２００１−２４０５６号公報
【特許文献２】
特開２００２−９０４１６号公報
【０００８】
【発明が解決しようとする課題】
そこで本発明は、単位面積あたりの電気容量を大きくすることができるＭＩＭ容量素子を備えた半導体装置及びその製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えたものであって、ＭＩＭ容量素子の下部電極と上部電極は、一方の電極に他方の電極側に突出する凸部が形成されており、他方の電極に上記凸部に対応して凹部が形成されており、上記凸部は上記凹部内に容量絶縁膜を介して配置されているものである。
上記容量絶縁膜の材料は窒化シリコン膜である。
【００１０】
一方の電極に凸部が形成され、他方の電極に上記凸部に対応して凹部が形成されていることにより、凸部の側面と凹部の側面の間にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができる。これにより、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００１１】
本発明の半導体装置の製造方法は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置の製造方法であって、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）第１層間絶縁層上に、上面に凸部又は凹部をもつ下部電極を形成する下部電極形成工程、
（Ｂ）上記下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程、
（Ｃ）上記容量絶縁膜上及び上記第１層間絶縁層上に上層層間絶縁層を形成する第２層間絶縁層形成工程、
（Ｄ）上記容量絶縁膜上の上記上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、上記下部電極上に上記容量絶縁膜を介して上部電極を形成する上部電極形成工程。
【００１２】
本発明の半導体装置の製造方法によれば、下部電極と上部電極のうち一方の電極に他方の電極側に突出する凸部が形成されており、他方の電極に上記凸部に対応して凹部が形成されており、上記凸部は上記凹部内に容量絶縁膜を介して配置されているＭＩＭ容量素子を備えた本発明の半導体装置を製造することができ、ＭＩＭ容量素子において凸部の側面と凹部の側面の間にも電気容量を形成して単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００１３】
上部電極形成工程（Ｄ）において、例えば層間絶縁層にビアを形成する際に従来から用いられている写真製版技術及びエッチング技術により、容量絶縁膜上の上層層間絶縁層を選択的に除去する場合、写真製版工程に関して、下部電極の凸部又は凹部に対して精度の高いアライメント（位置合わせ）を必要とする。つまり、アライメントズレを起こした場合、上部電極と下部電極に挟まれる容量絶縁膜の膜厚が異なってしまい、最悪の場合にはショートを起こす。また、エッチング工程においては、テーパーの付かない垂直エッチングが必要とされる。
【００１４】
そこで、本発明の半導体装置の製造方法の第１局面において、上記上層層間絶縁層形成工程（Ｃ）は、上記容量絶縁膜として上記上層層間絶縁層とはエッチング選択比があるものを形成し、上記上部電極形成工程（Ｄ）は、ダマシン法により、上記容量絶縁膜をエッチングストッパー層として上記容量絶縁膜上の上記上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで上記上部電極を形成することが好ましい。上記容量絶縁膜は窒化シリコン膜、上記上層層間絶縁層は酸化シリコン膜である。
【００１５】
ダマシン法を用いることにより、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００１６】
本発明の半導体装置の製造方法において、上記上層層間絶縁層形成工程（Ｃ）は、上記容量絶縁膜上及び上記第１層間絶縁層上に第２層間絶縁層を形成し、さらにその上に上記第２層間絶縁層とはエッチング選択比があるエッチングストッパー層を形成し、さらにその上に第３層間絶縁層を形成して、下層側から順に第２層間絶縁層、エッチングストッパー層、及び第３層間絶縁層からなる上層層間絶縁層を形成し、上記上部電極形成工程（Ｄ）は、デュアルダマシン法により、上記容量絶縁膜上の上記第３層間絶縁層、上記エッチングストッパー層及び上記第２層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、上記下部電極上に上記容量絶縁膜を介して上部電極を形成することが好ましい。上記容量絶縁膜は窒化シリコン膜、上記第２層間絶縁層は酸化シリコン膜である。
【００１７】
デュアルダマシン法を用いることにより、上記のダマシン法を用いた場合と同様に、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００１８】
本発明の半導体装置の参考例は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置であって、下部電極は絶縁層に形成された開口部の内壁面及び底面に形成されており、上部電極は上記開口部内に上記下部電極とは容量絶縁膜を介して形成されているものである。
【００１９】
絶縁層に形成された開口部の内壁面及び底面に下部電極が形成され、開口部内に下部電極とは容量絶縁膜を介して上部電極が形成されていることにより、絶縁層の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができる。これにより、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００２０】
半導体装置の参考例において、上記絶縁膜の厚み方向の上記開口部断面形状はＴ字型又は逆Ｌ字型に形成されている例を挙げることができる。Ｔ字型又は逆Ｌ字型の開口部断面形状はデュアルダマシン法により形成することができる。
【００２１】
また、半導体装置の参考例において、上記下部電極はアルミニウムにより形成され、上記上部電極は銅により形成されている例を挙げることができる。本明細書において、アルミニウムにはアルミニウムを主成分とするアルミニウム合金を含み、銅には銅を主成分とする銅合金を含む。これにより、従来のアルミニウム配線形成技術を用いて下部電極を形成でき、ダマシン法又はデュアルダマシン法を用いて上部電極を形成することができるので、参考例のＭＩＭ容量素子を容易に形成することができる。
【００２２】
本発明の半導体装置の製造方法の参考例は、金属材料からなる下部電極と、容量絶縁膜を介して下部電極上に形成された上部電極をもつＭＩＭ容量素子を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｄ）を含む。
（Ａ）第１層間絶縁膜上に形成された上層層間絶縁層にＭＩＭ容量素子を形成するための開口部を形成する開口部形成工程、
（Ｂ）上記開口部を埋め込むことなく上記開口部の内壁面及び底面に下部電極を形成する下部電極形成工程、
（Ｃ）上記開口部を埋め込むことなく上記下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程、
（Ｄ）上記容量絶縁膜の表面に上部電極を形成する上部電極形成工程。
【００２３】
製造方法の参考例によれば、下部電極は絶縁層に形成された開口部の内壁面及び底面に形成されており、上部電極は上記開口部内に上記下部電極とは容量絶縁膜を介して形成されているＭＩＭ容量素子を備えた半導体装置を製造することができ、ＭＩＭ容量素子において絶縁層の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００２４】
製造方法の参考例において、上記上部電極形成工程（Ｄ）は、上記開口部に金属材料を埋め込んで上記上部電極を形成することが好ましい。このようにダマシン法を用いることにより、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００２５】
また、製造方法の参考例において、上記開口部形成工程（Ａ）は、上記上層層間絶縁層としての第２層間絶縁膜、エッチングストッパー層及び第３層間絶縁膜に上記開口部を形成し、上記上部電極形成工程（Ｄ）は、上記開口部に金属材料を埋め込んで上記上部電極を形成するようにしてもよい。この局面において、上記開口部形成工程（Ａ）で上記第３層間絶縁膜に対する開口寸法を上記第２層間絶縁膜及びエッチングストッパー層に対する開口寸法よりも大きくして上記開口部の厚み方向の断面形状をＴ字型又は逆Ｌ字型に形成する例を挙げることができる。
このようにデュアルダマシン法を用いることにより、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００２６】
製造方法の参考例において、上記下部電極形成工程（Ｂ）は、アルミニウムからなる上記下部電極を形成し、上記上部電極形成工程（Ｄ）は、銅からなる上記上部電極を形成する例を挙げることができる。これにより、従来のアルミニウム配線形成技術を用いて下部電極を形成でき、ダマシン法又はデュアルダマシン法を用いて上部電極を形成することができるので、参考例のＭＩＭ容量素子を容易に形成することができる。
【００２７】
【発明の実施の形態】
図１は半導体装置の一実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。
【００２８】
半導体基板（図示は省略）上に形成された第１層間絶縁層１の表面側に、例えばダマシン法により形成された下部電極部分３及び第１メタル配線層５が設けられている。第１層間絶縁層１は、例えば下層が低誘電率の酸化シリコン膜１ａ、上層が窒化シリコン膜１ｂからなる。酸化シリコン膜１ａの膜厚は例えば１００〜１０００ｎｍ（ナノメートル）、ここでは５００ｎｍである。窒化シリコン膜１ｂの膜厚は例えば１０〜３００ｎｍ、ここでは１００ｎｍである。下部電極部分３及び第１メタル配線層５は例えばＣｕからなり、その膜厚は３００ｎｍである。
【００２９】
下部電極部分３及び第１メタル配線層５の側面及び底面にバリヤメタル層７が形成されている。バリヤメタル層７は例えば窒化チタン（ＴｉＮ）からなり、その膜厚は３０ｎｍである。
【００３０】
下部電極部分３上に、例えばダマシン法により形成された下部電極部分９が形成されている。下部電極部分３と下部電極部分９の間（下部電極部分９の底面）と下部電極部分９の側面にバリヤメタル層１１が形成されている。図１（Ｂ）に示すように、下部電極部分９は下部電極部分３上に帯状に形成されている。バリヤメタル層１１は例えば窒化チタンからなり、その膜厚は３０ｎｍである。
【００３１】
第１下部電極３、バリヤメタル層７，１１及び下部電極部分９はＭＩＭ容量素子の下部電極１３を構成する。下部電極部分９及びバリヤメタル層１１は下部電極１３の凸部を構成している。
【００３２】
第１メタル配線層５上及び下部電極１３上を含む第１層間絶縁層１上に、例えば膜厚が５０ｎｍの窒化シリコン膜１５ａが均一な膜厚をもって形成されている。下部電極１３上の窒化シリコン膜１５ａは容量絶縁膜１５を構成し、第１メタル配線層５上の窒化シリコン膜１５ａはキャップレイヤーを構成する。
【００３３】
第１メタル配線層５上及び下部電極１３上を含む第１層間絶縁層１上に第２層間絶縁層１７が形成されている。第２層間絶縁層１７は例えば下層が低誘電率の酸化シリコン膜１７ａ、上層が窒化シリコン膜１７ｂからなる。
【００３４】
第２層間絶縁層１７上に第３層間絶縁層１９が形成されている。第３層間絶縁層１９は例えば下層が低誘電率の酸化シリコン膜１９ａ、上層が窒化シリコン膜１９ｂからなる。
酸化シリコン膜１７ａ，１９ａの膜厚は例えば１００〜１０００ｎｍ、ここでは５００ｎｍであり、窒化シリコン膜１７ｂ，１９ｂの膜厚は例えば１０〜３００ｎｍ、ここでは１００ｎｍである。
【００３５】
下部電極１３上の第２層間絶縁層１７及び第３層間絶縁層１９に、例えばデュアルダマシン法によりＭＩＭ容量素子の上部電極２１が形成されている。上部電極２１は例えばＣｕからなる上部電極部分２３と、上部電極部分２３の底面及び側面に形成されたバリヤメタル層２５により構成されている。バリヤメタル層２５は例えば窒化チタンからなり、その膜厚は３０ｎｍである。
【００３６】
上部電極２１は、断面方向から見て、下部電極１３の凸部（下部電極部分９及びバリヤメタル１１）に対応して凹部をもつ形状に形成されている。ＭＩＭ容量素子は、容量絶縁膜１５を介して、下部電極１３の凸部に上部電極２１の凹部がはめ込まれた構造になっている。
【００３７】
第１メタル配線層５上の第２層間絶縁層１７及び第３層間絶縁層１９に、例えばデュアルダマシン法により上部電極２１と同時に形成された第２メタル配線層及びビア２７が形成されている。第２メタル配線層及びビア２７は例えばＣｕからなる。第２メタル配線層及びビア２７の側面及び底面にバリヤメタル層２５が形成されている。
上部電極２１上及び第２メタル配線層及びビア２７を含む第３層間絶縁層１９上に例えば膜厚が５０ｎｍ程度の窒化シリコン膜からなるキャップレイヤー２９が形成されている。
【００３８】
このようなＭＩＭ容量素子構造を有することにより、下部電極１３の上面と上部電極２１の下面との間の電気容量だけでなく、両電極１３，２１の側面の間でも電気容量が取れる。これにより、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００３９】
図２は半導体装置の他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００４０】
この実施例では、下部電極１３の下部電極部分９及びバリヤメタル層１１は上面側から見て島状に複数個形成されている。下部電極部分９及びバリヤメタル層１１の上面及び側面に容量絶縁膜１５が均一な膜厚で形成されている。
【００４１】
上部電極２１は下部電極１３の凸部（下部電極部分９及びバリヤメタル１１）に対応して凹部をもつ形状に形成されている。ＭＩＭ容量素子は、容量絶縁膜１５を介して、下部電極１３の凸部に上部電極２１の凹部がはめ込まれた構造になっている。
【００４２】
この実施例でも、図１を参照して説明した実施例と同様に、下部電極１３の上面と上部電極２１の下面との間の電気容量だけでなく、下部電極１３の下部電極部分９の側面と上部電極２１の凹部内の側面の間でも電気容量が取れる。これにより、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００４３】
図３及び図４は半導体装置の製造方法の一実施例を示す工程断面図である。図１と同じ機能を果たす部分には同じ符号を付す。図１、図３及び図４を参照してこの実施例を説明する。
【００４４】
（１）例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板（図示は省略）上に酸化シリコン膜１ａを５００ｎｍの膜厚に形成する。酸化シリコン膜１ａ上に、例えばＣＶＤ法により、窒化シリコン膜１ｂを１００ｎｍの膜厚に形成する。酸化シリコン膜１ａ及び窒化シリコン膜１ｂは第１層間絶縁層１を構成する。
【００４５】
ダマシン法により、第１層間絶縁層１の表面側に、下部電極部分３、第１メタル配線層５及びバリヤメタル層７を形成する（図３（ａ）参照）。
工程（１）におけるダマシン法の一例を以下に簡単に説明する。
【００４６】
写真製版技術により、ＭＩＭ容量素子の下部電極部分３の形成領域及び第１メタル配線層５の形成領域に開口部をもつレジストパターンを形成する。そのレジストパターンをマスクにして、例えばＡｒ／ＣＦ₄／Ｏ₂系のガスを用いたドライエッチングにより窒化シリコン膜１ｂを選択的に除去して窒化シリコン膜１ｂに開口部を形成する。パターニングされた窒化シリコン膜１ｂをマスクにして、例えばＣ₄Ｆ₆／ＣＯ／Ａｒ／Ｏ₂系のガスを用いたドライエッチングにより酸化シリコン膜１ａの表面側の一部を選択的に除去して、酸化シリコン膜１ａに下部電極用の溝及び第１メタル配線用の溝を形成する。
【００４７】
その溝内を含む第１層間絶縁層１の表面に、スパッタ法により窒化チタンからなるバリヤメタル層７を形成する。Ｃｕスパッタ法によりバリヤメタル層７の表面にシード層を形成し、シード層の導電性を用いて、メッキ技術により、バリヤメタル層７上にＣｕを成膜する。例えば硝酸／硝酸鉄／アンモニア／シリカからなるスラリーを用いたＣＭＰ（Chemical Mechanical Polishing）法により、溝外のＣｕ及びバリヤメタル７を研磨削除して下部電極部分３及び第１メタル配線層を形成する。このように溝構造を形成し、金属物質を埋め込んで配線などを形成する方法をダマシン法という。
【００４８】
（２）下部電極部分３上及び第１メタル配線層５上を含む第１層間絶縁層１上に、例えばＣＶＤ法により、酸化シリコン膜３１ａを５００ｎｍの膜厚に形成し、さらにその上に、ＣＶＤ法により、窒化シリコン膜３１ｂを１００ｎｍの膜厚に形成する。上記と同様のダマシン法により、下部電極部分３上の酸化シリコン膜３１ａ及び窒化シリコン膜３１ｂに、バリヤメタル層１１及び下部電極部分９を形成する。これにより、下部電極部分９及びバリヤメタル層１１を凸部とする、下部電極部分３，９及びバリヤメタル層７，１１からなる下部電極１３を形成する（図３（ｂ）参照）。
【００４９】
（３）窒化シリコン膜３１ｂ及び酸化シリコン膜３１ａを除去する。例えばＣＶＤ法により、下部電極１３上及び第１メタル配線層５上を含む第１層間絶縁層１上全面に、窒化シリコン膜１５ａを５０ｎｍの膜厚に形成する（図３（ｃ）参照）。
【００５０】
（４）例えばＣＶＤ法により、第１層間絶縁層１上全面に酸化シリコン膜１７ａを８００ｎｍの膜厚に形成する。ＣＭＰ法を用いて、下部電極部分９の上面に形成された窒化シリコン膜１５ａの表面まで平坦化エッチングを行なう。平坦化後の酸化シリコン膜１７ａの膜厚は５００ｎｍ程度である。酸化シリコン膜１７ａ上及び露出した窒化シリコン膜１５ａ上に、例えばＣＶＤ法により、エッチングストッパー層としての窒化シリコン膜１７ｂを１００ｎｍの膜厚に形成する。酸化シリコン膜１７ａ及び窒化シリコン膜１７ｂは第２層間絶縁層１７を構成する。
【００５１】
ここでは下部電極部分９の上面に形成された窒化シリコン膜１５ａの表面が露出するように酸化シリコン膜１７ａを形成しているが、本発明の半導体装置の製造方法はこれに限定されるものではなく、下部電極部分９の上面に形成された窒化シリコン膜１５ａ上にも酸化シリコン膜１７ａを形成しておき、下部電極部分９上の領域において、窒化シリコン膜１５ａと窒化シリコン膜１７ｂの間に酸化シリコン膜１７ａを形成するようにしてもよい。その場合、下記の工程（６）で下部電極１３上の窒化膜１７ｂを除去する際に容量絶縁膜となる下部電極１３上の窒化シリコン膜１５ａを除去しないようにすることができる。
【００５２】
例えばＣＶＤ法により、第２層間絶縁層１７上に酸化シリコン膜１９ａを５００ｎｍの膜厚に形成する。酸化シリコン膜１９ａ上に、例えばＣＶＤ法により、窒化シリコン膜１９ｂを１００ｎｍの膜厚に形成する。酸化シリコン膜１９ａ及び窒化シリコン膜１９ｂは第３層間絶縁層１９を構成する（図４（ｄ）参照）。第２層間絶縁層１７及び第３層間絶縁層１９は本発明の半導体装置の製造方法での上層層間絶縁層を構成する。
【００５３】
（５）写真製版技術及びエッチング技術により、窒化シリコン膜１９ｂ及び酸化シリコン膜１９ａに上部電極用溝３３及び第２メタル配線用溝３５を形成する。酸化シリコン膜１９ａのエッチング時に、窒化シリコン膜１７ｂはエッチングストッパー層として機能する（図４（ｅ）参照）。
【００５４】
（６）写真製版技術により、ＭＩＭ容量素子の上部電極の凹部突起となる領域及びビア形成領域に開口部をもつレジストパターンを形成する。エッチング技術により、窒化シリコン膜１７ｂ及び酸化シリコン膜１７ａを選択的に除去して、下部電極１３の形成領域に上部電極用開口部３７を形成し、第１メタル配線層５の形成領域にビアホール３９を形成する。窒化シリコン膜１７ｂをエッチングする際、窒化シリコン膜１５ａをエッチングしないようにする。酸化シリコン膜１７ａのエッチング時に、窒化シリコン膜１５ａはエッチングストッパー層として機能する。その後、レジストパターンを除去する。
【００５５】
写真製版技術により、上部電極用溝３３及び上部電極用開口部３７を覆い、第２メタル配線用溝３５及びビアホール３９に対応して開口部をもつレジストパターンを形成した後、エッチング技術により、そのレジストパターンをマスクにして、上部電極用溝３３内の窒化シリコン膜１７ｂ及びスルーホール３９底部の窒化シリコン膜１５ａを選択的に除去する。その後、レジストパターンを除去する（図４（ｆ）参照）。
【００５６】
（７）上記のダマシン法と同様にして、上部電極用溝３３内、第２メタル配線用溝３５内、上部電極用開口部３７内及びビアホール３９内にバリヤメタル層２５の形成及びＣｕの埋込みを行なって、上部電極部分２３及び第２メタル配線層及びビア２７を同時に形成する。下部電極１３と上部電極２１の間の窒化シリコン膜１５ａは容量絶縁膜１５を構成する。その後、ＣＶＤ法により、例えば窒化シリコン膜からなるキャップレイヤー２９を１０〜３００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図１参照）。
一般的に、このようにメタル配線層とビアを同時に埋め込むプロセスはデュアルダマシン法と呼ばれている。
【００５７】
このように、この実施例によれば、下部電極１３に上部電極２１側に突出する凸部が形成されており、上部電極２１に下部電極１３の凸部に対応して凹部が形成されており、下部電極１３の凸部は上部電極２１の凹部内に容量絶縁膜１５を介して配置されているＭＩＭ容量素子を備えた本発明の半導体装置を製造することができる。
【００５８】
さらに、上部電極２１をデュアルダマシン法により形成しているので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００５９】
図５は半導体装置の参考例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６０】
半導体基板（図示は省略）上に形成された第１層間絶縁層１の表面側に下部電極部分３及び第１メタル配線層５が形成され、下部電極部分３及び第１メタル配線層５の側面及び底面にバリヤメタル層７が形成されている。下部電極部分３上、第１メタル配線層５上及びバリヤメタル層７上を含む第１層間絶縁層１上に、例えば膜厚が１０〜１００ｎｍ、ここでは１０ｎｍの窒化シリコン膜１６ａが均一な膜厚をもって形成されている。窒化シリコン膜１６ａは下部電極部分３及び第１メタル配線層５を形成する銅材料の拡散を防ぐキャップレイヤーとして働く。下部電極部分３上の窒化シリコン膜１６ａが一部除去されており、その除去部分に下部電極部分９が形成されている。下部電極部分３と下部電極部分９の間と、下部電極部分９の側面にバリヤメタル層１１が形成されている。下部電極部分３，９及びバリヤメタル層７，１１は下部電極を構成する。
【００６１】
下部電極１３上に、例えば膜厚が１０〜５０ｎｍ、ここでは３０ｎｍの酸化シリコン膜１６ｂが形成されている。酸化シリコン膜１６ｂは、下部電極部分９の形成領域を除く下部電極部分３上の領域において窒化シリコン膜１６ａを介して形成されている。
【００６２】
第１メタル配線層５上及び下部電極１３上を含む第１層間絶縁層１上に、下層が酸化シリコン膜１７ａ、上層が窒化シリコン膜１７ｂからなる第２層間絶縁層１７が形成され、さらにその上に、下層が酸化シリコン膜１９ａ、上層が窒化シリコン膜１９ｂからなる第３層間絶縁層１９が形成されている。
【００６３】
下部電極１３上の第２層間絶縁層１７及び第３層間絶縁層１９に、上部電極部分２３とバリヤメタル層２５からなる上部電極２１が形成されている。下部電極１３と上部電極２１の間の窒化シリコン膜１６ａ及び酸化シリコン膜１６ｂは容量絶縁膜を構成する。第１メタル配線層５上の第２層間絶縁層１７及び第３層間絶縁層１９に、第２メタル配線層及びビア２７が形成されている。上部電極２１上及び第２メタル配線層及びビア２７を含む第３層間絶縁層１９上にキャップレイヤー２９が形成されている。
【００６４】
この実施例では、図１に示した実施例と同様に、下部電極１３の上面と上部電極２１の下面との間の電気容量だけでなく、両電極１３，２１の側面の間でも電気容量が取れので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００６５】
この実施例では下部電極１３の下部電極部分９及びバリヤメタル層１１は上面側から見て帯状に形成されているが、本発明の半導体装置はこれに限定されるものではなく、図２に示した実施例と同様に、下部電極部分９及びバリヤメタル層１１は上面側から見て島状に複数個形成されているようにしてもよい。
【００６６】
図６及び図７は半導体装置の製造方法の参考例を示す工程断面図である。図５と同じ機能を果たす部分には同じ符号を付す。図５、図６及び図７を参照してこの実施例を説明する。
【００６７】
（１）図３（ａ）を参照して説明した製造方法の実施例の工程（１）と同様にして、半導体基板（図示は省略）上に酸化シリコン膜１ａと窒化シリコン膜１ｂを順次形成して第１層間絶縁層１を形成し、ダマシン法により、第１層間絶縁層１の表面側に、下部電極部分３、第１メタル配線層５及びバリヤメタル層７を形成する。さらに、膜厚が１０〜１００ｎｍ、ここでは１０ｎｍの窒化シリコン膜１６ａを形成する（図６（ａ）参照）。
【００６８】
（２）図３（ｂ）を参照して説明した製造方法の実施例の工程（２）と同様にして、第１層間絶縁層１上に酸化シリコン膜３１ａと窒化シリコン膜３１ｂを順次形成し、ダマシン法により、下部電極部分３上の酸化シリコン膜３１ａ、窒化シリコン膜３１ｂ及び窒化シリコン膜１６ａにバリヤメタル層１１及び下部電極部分９を形成して下部電極１３を形成する（図６（ｂ）参照）。
【００６９】
（３）窒化シリコン膜３１ｂ及び酸化シリコン膜３１ａを除去する。例えばＣＶＤ法により、下部電極１３上及び第１メタル配線層５上を含む第１層間絶縁層１上全面に、膜厚が３０ｎｍの酸化シリコン膜１６ｂ、膜厚が１０〜１００ｎｍ、ここでは３０ｎｍの窒化シリコン膜１６ｃを順次形成する。写真製版技術により、下部電極１３の形成領域を覆うようにレジストパターンを形成した後、エッチング技術により、そのレジストパターンをマスクにして、窒化シリコン膜１６ｃ及び酸化シリコン膜１６ｂを選択的に除去する。これにより、第１メタル配線層５上の窒化シリコン膜１６ｃ及び酸化シリコン膜１６ｂが除去される。その後、レジストパターンを除去する（図６（ｃ）参照）。
【００７０】
（４）例えばＣＶＤ法及びＣＭＰ法により、下部電極部分９の上面の上に形成された窒化シリコン膜１６ｃの表面が露出するように、第１層間絶縁層１上全面に酸化シリコン膜１７ａを形成し、さらにその上に、例えばＣＶＤ法により窒化シリコン膜１７ｂを形成して、第２層間絶縁層１７を形成する。例えばＣＶＤ法により、第２層間絶縁層１７上に酸化シリコン膜１９ａを形成し、さらにその上に窒化シリコン膜１９ｂを形成して第３層間絶縁層１９を形成する（図７（ｄ）参照）。
【００７１】
（５）写真製版技術及びエッチング技術により、窒化シリコン膜１９ｂ及び酸化シリコン膜１９ａに上部電極用溝３３及び第２メタル配線用溝３５を形成する（図７（ｅ）参照）。
【００７２】
（６）写真製版技術により、ＭＩＭ容量素子の上部電極の凹部突起となる領域及びビア形成領域に開口部をもつレジストパターンを形成する。エッチング技術により、窒化シリコン膜１７ｂ及び酸化シリコン膜１７ａを選択的に除去して、上部電極用開口部３７及びビアホール３９を形成する。窒化シリコン膜１７ｂをエッチングする際、下部電極１３の形成領域において窒化シリコン膜１６ｃが除去されて酸化シリコン膜１６ｂが露出しないようにする。
続いて、エッチング技術により、ビアホール３９底部の窒化シリコン膜１６ａを除去する。このとき、上部電極用開口部３７内の窒化シリコン膜１６ｃも除去される。その後、レジストパターンを除去する（図７（ｆ）参照）。
【００７３】
（７）上記のダマシン法と同様にして、上部電極用溝３３内、第２メタル配線用溝３５内、上部電極用開口部３７内及びビアホール３９内にバリヤメタル層２５の形成及びＣｕの埋込みを行なって、上部電極部分２３及び第２メタル配線層及びビア２７を同時に形成する。下部電極１３と上部電極２３の間の窒化シリコン膜１６ａ及び酸化シリコン膜１６ｂは容量絶縁膜１６を構成する。その後、ＣＶＤ法により、例えば窒化シリコン膜からなるキャップレイヤー２９を１０〜３００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図５参照）。
【００７４】
このように、この実施例によれば、下部電極１３に上部電極２１側に突出する凸部が形成されており、上部電極２１に下部電極１３の凸部に対応して凹部が形成されており、下部電極１３の凸部は、下層が窒化シリコン膜１６ａ、上層が酸化シリコン膜１６ｂの積層膜からなる容量絶縁膜１６を介して上部電極２１の凹部内に配置されているＭＩＭ容量素子を備えた本発明の半導体装置を製造することができる。
【００７５】
さらに、上部電極２１をデュアルダマシン法により形成しているので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００７６】
この製造方法の実施例の工程（６）において、上部電極用開口部３７内の窒化シリコン膜１６ｃ及びスルーホール３９底部の窒化シリコン膜１６ａを除去した後、上部電極用開口部３７内の酸化シリコン膜１６ｂを除去するようにしてもよい。これにより、窒化シリコン膜１６ａを容量絶縁膜とするＭＩＭ容量素子を形成することができる。
【００７７】
図３及び図４を参照して説明した製造方法の実施例ならびに図６及び図７を参照して説明した製造方法の実施例では、デュアルダマシン法により上部電極２１を形成しているが、本発明の製造方法はこれに限定されるものではない。例えばダマシン法により、下部電極１３の凸部を構成する下部電極部分９の側面に対応して、上部電極２１の凹部を形成するための上部電極部分を形成した後、その上部電極部分上、及び、下部電極部分９上の容量絶縁膜１５又は１６上に別の上部電極部分を形成して、それらの上部電極部分により上部電極を形成するようにしてもよい。この場合でも、上部電極を形成する際に、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００７８】
図１から図７では、下部電極１３に上部電極２１側に突出する凸部が形成されており、上部電極２１に下部電極１３の凸部に対応して凹部が形成されており、下部電極１３の凸部は上部電極２１の凹部内に容量絶縁膜１５又は１６を介して配置されているＭＩＭ容量素子を示しているが、本発明が適用されるＭＩＭ容量素子はこれに限定されるものではなく、上部電極に下部電極側に突出する凸部が形成されており、下部電極に上部電極の凸部に対応して凹部が形成されており、下部電極の凸部は上部電極の凹部内に容量絶縁膜を介して配置されているＭＩＭ容量素子であってもよい。
【００７９】
また、上部電極又は下部電極に形成される凸部、及び他方の電極に形成される凹部は、例えば図８に示すように、下部電極１３に複数本の帯状の凸部を構成する下部電極部分９を設け、上部電極２１に下部電極部分９に対応して凹部を設けてもよいし、図９に示すように、下部電極１３にマトリクス状に下部電極部分９を設け、上部電極２１に下部電極部分９に対応して凹部を設けてもよい。ただし、上部電極又は下部電極に形成される凸部、及び他方の電極に形成される凹部の形状及び配置はこれらに限定されるものではなく、他の形状及び配置であってもよい。
【００８０】
図１０は半導体装置の参考例の一例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００８１】
半導体基板（図示は省略）上に形成された第１層間絶縁層１の表面側に、例えばダマシン法により形成された第１メタル配線層５及び第１メタル配線層（下層配線層）４７が設けられている。第１層間絶縁層１は下層が低誘電率の酸化シリコン膜１ａ、上層が窒化シリコン膜１ｂからなる。第１メタル配線層４７及び第１メタル配線層５は例えばＣｕからなり、その膜厚は例えば３００ｎｍである。第１メタル配線層４７及び第１メタル配線層５の側面及び底面にバリヤメタル層７が形成されている。
【００８２】
第１メタル配線層５上及び第１メタル配線層４７上を含む第１層間絶縁層１上に、例えば膜厚が１０〜３００ｎｍ、膜厚が５０ｎｍの窒化シリコン膜４９が形成されている。窒化シリコン膜４９はキャップレイヤーを構成する。
第１メタル配線層５上及び第１メタル配線層４７上を含む窒化シリコン膜４９上に、下層が低誘電率の酸化シリコン膜１７ａ、上層が窒化シリコン膜１７ｂからなる第２層間絶縁層１７が形成され、さらにその上に、下層が低誘電率の酸化シリコン膜１９ａ、上層が窒化シリコン膜１９ｂからなる第３層間絶縁層１９が形成されている。
【００８３】
第１メタル配線層４７上の窒化シリコン膜４９、第２層間絶縁層１７及び第３層間絶縁層１９に、厚み方向の断面形状がＴ字型の開口部５１が形成されている。開口部５１は紙面垂直方向に帯状に形成されている。
開口部５１の内壁面及び底面に、例えば膜厚が５０〜５００ｎｍ、ここでは２００ｎｍのアルミニウムからなる下部電極５３が形成されている。下部電極５３は開口部５１の底面で第１メタル配線層４７と接触している。図示は省略するが、下部電極５３と第１メタル配線層４７の間には例えば窒化チタンからなる膜厚が３０ｎｍのバリヤメタルが形成されている。
開口部５１内で下部電極５３の表面に、容量絶縁膜を構成する酸化シリコン膜５５が形成されている。酸化シリコン膜５５の膜厚は例えば５〜１００ｎｍ、ここでは５０ｎｍである。
【００８４】
例えばデュアルダマシン法により、下部電極５３及び酸化シリコン膜５５が内部に形成された開口部５１内に導電材料が埋め込まれて上部電極５７が形成されている。上部電極５７は例えばＣｕからなる上部電極部分５９と、上部電極部分５９の底面及び側面に形成されたバリヤメタル層６１により構成されている。バリヤメタル層６１は例えば窒化チタンからなり、その膜厚は３０ｎｍである。
ＭＩＭ容量素子は、開口部５１内に形成された下部電極５３、容量絶縁膜５５及び上部電極５７により構成されている。
【００８５】
第１メタル配線層５上の第２層間絶縁層１７及び第３層間絶縁層１９に、例えばデュアルダマシン法により上部電極５７と同時に形成された第２メタル配線層及びビア２７が形成されている。第２メタル配線層及びビア２７の側面及び底面にバリヤメタル層２５が形成されている。
上部電極５７上及び第２メタル配線層及びビア２７を含む第３層間絶縁層１９上に窒化シリコン膜からなるキャップレイヤー２９が形成されている。
【００８６】
このようなＭＩＭ容量素子構造を有することにより、絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００８７】
図１１は半導体装置の参考例の他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１０と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【００８８】
この実施例が図１０に示した実施例と異なる点は、開口部５１が上面側から見て島状に複数個形成されている点である。
各開口部５１内に、下部電極５３、容量絶縁膜５５及び上部電極５７からなるＭＩＭ容量素子が形成されている。
【００８９】
この実施例でも、図１０を参照して説明した実施例と同様に、絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００９０】
図１２及び図１３は半導体装置の製造方法の参考例の一例を示す工程断面図である。図１０と同じ機能を果たす部分には同じ符号を付す。図１０、図１２及び図１３を参照してこの実施例を説明する。
【００９１】
（１）図３（ａ）を参照して説明した製造方法の実施例の工程（１）と同様にして、半導体基板（図示は省略）上に酸化シリコン膜１ａと窒化シリコン膜１ｂを順次形成して第１層間絶縁層１を形成し、ダマシン法により、第１層間絶縁層１の表面側に、第１メタル配線層４７、第１メタル配線層５及びバリヤメタル層７を形成する。さらに、膜厚が１０〜３００ｎｍ、ここでは５０ｎｍの窒化シリコン膜４９を形成する（図１２（ａ）参照）。
【００９２】
（２）例えばＣＶＤ法により、窒化シリコン膜４９上全面に、低誘電率の酸化シリコン膜１７ａ、エッチングストッパー層としての窒化シリコン膜１７ｂ、低誘電率の酸化シリコン膜１９ａ、及びエッチングストッパー層としての窒化シリコン膜１９ｂを順次形成する。酸化シリコン膜１７ａ，１９ａの膜厚は例えば１００〜１０００ｎｍ、ここでは５００ｎｍに形成し、窒化シリコン膜１７ｂ，１９ｂの膜厚は例えば１０〜３００ｎｍ、ここでは１００ｎｍに形成する。酸化シリコン膜１７ａ及び窒化シリコン膜１７ｂは第２層間絶縁層１７を構成し、酸化シリコン膜１９ａ及び窒化シリコン膜１９ｂは第９層間絶縁層１９を構成する（図１２（ｂ）参照）。
【００９３】
（３）写真製版技術及びエッチング技術により、窒化シリコン膜１９ｂ及び酸化シリコン膜１９ａにＭＩＭ容量素子用溝５１ａ及び第２メタル配線用溝３５を形成する。
写真製版技術により、ＭＩＭ容量素子用溝５１ａの所定の領域及びビア形成領域に開口部をもつレジストパターンを形成し、エッチング技術により、窒化シリコン膜１７ｂ、酸化シリコン膜１７ａ及び窒化シリコン膜４９を選択的に除去して、ＭＩＭ容量素子用開口部５１ｂ及びビアホール３９を形成する。その後、レジストパターンを除去する（図１２（ｃ）参照）。ＭＩＭ容量素子用溝５１ａ及びＭＩＭ容量素子用開口部５１ｂは開口部５１を構成する。
【００９４】
（４）スパッタ法により、開口部５１内、第２メタル配線用溝３５内及びビアホール３９内を含む第３層間絶縁膜１９上全面にバリヤメタル（図示は省略）を形成し、さらにその上に下部電極用のアルミニウム膜６３を例えば５０〜５００ｎｍ、ここでは２００ｎｍの膜厚に形成する。さらにその上に、ＣＶＤ法により、容量絶縁膜用の酸化シリコン膜６５を例えば５〜１００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図１３（ｄ）参照）。
【００９５】
（５）写真製版技術により、ＭＩＭ容量素子形成領域である開口部５１の形成領域のみを覆うレジストパターンを形成し、エッチング技術によりそのレジストパターンをマスクにして酸化シリコン膜６５及びアルミニウム膜６３を選択的に除去する。酸化シリコン膜６５に対するエッチング処理は、Ｃ₄Ｆ₆／ＣＯ／Ａｒ／Ｏ₂系のガスを用いたドライエッチングにより行ない、アルミニウム膜６３に対するエッチング処理はＣｌ₂／ＢＣｌ₃系のガスを用いたドライエッチングにより行なった。これにより、開口部５１内の酸化シリコン膜６５及びアルミニウム膜６３のみを残存させてアルミニウム膜６３から下部電極５３を形成し、酸化シリコン膜６５から容量絶縁膜５５を形成する。その後、レジストパターンを除去する（図１３（ｅ）参照）。
【００９６】
（７）上記のダマシン法と同様にして、下部電極５３及び容量絶縁膜５５が形成された開口部５１内、第２メタル配線用溝３５内及びビアホール３９内にバリヤメタル層６１の形成及びＣｕの埋込みを行なって、上部電極部分５９及び第２メタル配線層及びビア２７を同時に形成する。これにより、開口部５１内に、上部電極部分５９及びバリヤメタル６１からなる上部電極５７を形成し、下部電極５３、容量絶縁膜５５及び上部電極部分５９からなるＭＩＭ容量素子を形成する。その後、ＣＶＤ法により、例えば窒化シリコン膜からなるキャップレイヤー２９を１０〜３００ｎｍ、ここでは５０ｎｍの膜厚に形成する（図１０参照）。
【００９７】
このように、この実施例によれば、下部電極５３は絶縁層１７，１９に形成された開口部５１の内壁面及び底面に形成されており、上部電極５７は開口部５１内に下部電極５３とは容量絶縁膜５５を介して形成されているＭＩＭ容量素子を備えた半導体装置を製造することができ、ＭＩＭ容量素子において絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【００９８】
さらに、上部電極５７をデュアルダマシン法により形成しているので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【００９９】
また、この実施例では図１０に示したＭＩＭ容量素子を形成しているが、同様にして図１１に示したＭＩＭ容量素子も形成することができる。
【０１００】
図１４は半導体装置の参考例のさらに他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１０と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【０１０１】
この実施例が図１０に示した実施例と異なる点は、ＭＩＭ容量素子が形成される開口部６７は厚み方向の断面形状が逆Ｌ字型に形成されている点である。開口部６７内に、下部電極５３、容量絶縁膜５５及び上部電極５７からなるＭＩＭ容量素子が形成されている。
【０１０２】
この実施例でも、図１０を参照して説明した実施例と同様に、絶縁層１７，１９の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【０１０３】
この実施例のＭＩＭ容量素子は、図１０、図１２及び図１３を参照して説明した製造方法の実施例と同様にして形成することができる。
また、この実施例のＭＩＭ容量素子について、上面側から見た断面図は図１５に示すように島状に形成されていてもよい。
【０１０４】
図１６は半導体装置の参考例のさらに他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。（Ａ）のＭＩＭ容量素子の断面は（Ｂ）のＢ−Ｂ’位置に対応している。（Ａ）ではＭＩＭ容量素子とビアで接続された２階層のメタル配線構造を示し、（Ｂ）ではＭＩＭ容量素子のみを示している。図１０と同じ機能を果たす部分には同じ符号を付し、それらの部分の説明は省略する。
【０１０５】
この実施例が図１０に示した実施例と異なる点は、ＭＩＭ容量素子が形成される開口部６９は第２層間絶縁膜１７に形成されている点である。開口部６９内に、下部電極５３、容量絶縁膜５５及び上部電極５７からなるＭＩＭ容量素子が形成されている。また、第１メタル配線層５上に、上部電極５７と同時に形成されたバリヤメタル２５及びビア７１が形成されている。図１６では第２層間絶縁膜１７上に形成される第３層間絶縁膜の図示はしていない。
【０１０６】
この実施例でも、絶縁層１７の厚み方向にも電気容量を形成することができるので、単位面積あたりの電気容量を大きくすることができ、ＭＩＭ容量素子の面積サイズを小さくすることができる。
【０１０７】
この実施例のＭＩＭ容量素子は、デュアルダマシン法ではなく、絶縁層１７を形成した後、シングルダマシン法を用いることにより形成することができる。
また、この実施例のＭＩＭ容量素子について、上面側から見た断面図は図１７に示すように島状に形成されていてもよい。
【０１０８】
図１から図１７では、半導体基板の図示を省略しているが、第１層間絶縁層１は半導体基板に接して形成されたものであってもよいし、半導体基板と第１層間絶縁層１の間に１層又は複数層の層間絶縁層が形成されていてもよい。また、第１メタル配線層は最下層のメタル配線層であってもよいし、第１メタル配線層５よりも下層に他のメタル配線層が形成されていてもよい。
【０１０９】
上記の実施例では、バリヤメタル層として窒化チタンを用いているが、本発明はこれに限定されるものではなく、バリヤメタル層としては、例えば窒化タングステン（Ｗ_xＮ）等、他の材料からなるものを用いることができる。
【０１１０】
また、本発明の半導体装置及びその製造方法は、例えば電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に適用することができる。そのような半導体装置では、例えば図１８に示すように、ＭＩＭ容量素子４１は電源Ｖｃｃに接続されている電源ライン４３と、グランド（ＧＮＤ）に接続されているグランドライン４５の間に接続されている。これにより、電源Ｖｃｃから来るノイズをＭＩＭ容量素子４１で鈍らせ、安定した電圧を供給することができる。
【０１１１】
ただし、本発明が適用される半導体装置及びその製造方法は電源ラインのノイズ除去用にＭＩＭ容量素子を備えている半導体装置及びその製造方法に限定されるものではなく、ＭＩＭ容量素子を備えた半導体装置及びその製造方法であれば本発明を適用することができる。
【０１１２】
以上、本発明の半導体装置及びその製造方法の実施例を説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【０１１３】
【発明の効果】
請求項４に記載された半導体装置では、ＭＩＭ容量素子を備え、ＭＩＭ容量素子の下部電極と上部電極は、一方の電極に他方の電極側に突出する凸部が形成されており、他方の電極に上記凸部に対応して凹部が形成されており、上記凸部は上記凹部内に容量絶縁膜を介して配置されているようにしたので、凸部の側面と凹部の側面の間にも電気容量を形成することができ、単位面積あたりの電気容量を大きくすることができる。
【０１１６】
請求項１に記載された半導体装置の製造方法では、第１層間絶縁層上に、上面に凸部又は凹部をもつ下部電極を形成する下部電極形成工程（Ａ）、下部電極の表面に容量絶縁膜を形成する容量絶縁膜形成工程（Ｂ）、容量絶縁膜上及び第１層間絶縁層上に上層層間絶縁層を形成する第２層間絶縁層形成工程（Ｃ）、容量絶縁膜上の上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、下部電極上に容量絶縁膜を介して上部電極を形成する上部電極形成工程（Ｄ）を含むようにしたので、ＭＩＭ容量素子を備えた本発明の半導体装置を製造することができ、凸部の側面と凹部の側面の間にも電気容量を形成することができ、単位面積あたりの電気容量を大きくすることができる。
【０１１７】
請求項１及び２に記載された半導体装置の製造方法では、上層層間絶縁層形成工程（Ｃ）は、容量絶縁膜として上層層間絶縁層とはエッチング選択比があるものを形成し、上部電極形成工程（Ｄ）は、ダマシン法により、容量絶縁膜をエッチングストッパー層として容量絶縁膜上の上層層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで上部電極を形成するようにしたので、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【０１１８】
請求項３に記載された半導体装置の製造方法では、上層層間絶縁層形成工程（Ｃ）は、容量絶縁膜上及び第１層間絶縁層上に第２層間絶縁層を形成し、さらにその上に第２層間絶縁層とはエッチング選択比があるエッチングストッパー層を形成し、さらにその上に第３層間絶縁層を形成して、下層側から順に第２層間絶縁層、エッチングストッパー層、及び第３層間絶縁層からなる上層層間絶縁層を形成し、上部電極形成工程（Ｄ）は、デュアルダマシン法により、容量絶縁膜上の第３層間絶縁層、エッチングストッパー層及び第２層間絶縁層を選択的に除去した後、その除去部分に金属材料を埋め込んで、下部電極上に容量絶縁膜を介して上部電極を形成するようにしたので、のダマシン法を用いた場合と同様に、ＭＩＭ容量素子の形成領域において写真製版工程での高いアライメント精度及びエッチング工程で高い加工精度を必要とはしないので、プロセスマージンを広げることができる。
【図面の簡単な説明】
【図１】半導体装置の一実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図２】半導体装置の他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図３】半導体装置の製造方法の一実施例の前半部を示す工程断面図である。
【図４】同実施例の後半部を示す工程断面図である。
【図５】半導体装置の参考例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図６】半導体装置の製造方法の参考例の前半部を示す工程断面図である。
【図７】同参考例の後半部を示す工程断面図である。
【図８】半導体装置のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図９】半導体装置のさらに他の実施例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１０】半導体装置の参考例の一例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１１】半導体装置の参考例の他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１２】半導体装置の製造方法の参考例の一例の前半部を示す工程断面図である。
【図１３】同参考例の後半部を示す工程断面図である。
【図１４】半導体装置の参考例のさらに他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１５】半導体装置の参考例のさらに他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１６】半導体装置の参考例のさらに他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１７】半導体装置の参考例のさらに他の例を示す断面図であり、（Ａ）は側面から見た断面図、（Ｂ）は（Ａ）のＡ−Ａ’位置での上面側から見た断面図である。
【図１８】本発明が適用される半導体装置の一部分を示す回路図である。
【符号の説明】
１第１層間絶縁層
１ａ，１７ａ，１９ａ，３１ａ，６５酸化シリコン膜
１ｂ，１７ｂ，１９ｂ，３１ｂ，４９窒化シリコン膜
３，９下部電極部分
５第１メタル配線層
７，１１，２５，６１バリヤメタル層
１３，５３下部電極
１５，５５容量絶縁膜
１７第２層間絶縁膜
１９第３層間絶縁膜
２１，５７上部電極
２３上部電極部分
２７第２メタル配線層及びビア
２９キャップレイヤー
３３上部電極用溝
３５第２メタル配線用溝
３７上部電極用開口部
３９ビアホール
４１ＭＩＭ容量素子
４３電源ライン
４５グランドライン
４７下層配線
５１，６７，６９開口部
５１ａＭＩＭ容量素子用溝
５１ｂＭＩＭ容量素子用開口部
６３アルミニウム膜
７１ビア[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device including a MIM (Metal-Insulator-Metal) capacitor element having a lower electrode made of a metal material and an upper electrode formed on the lower electrode through a capacitive insulating film, and a method for manufacturing the same. It is. In this specification, the capacitor insulating film refers to an insulating film provided between a lower electrode and an upper electrode.
[0002]
[Prior art]
In recent years, semiconductor devices have been formed with an increasingly high-density circuit configuration due to the fine line width. In particular, in a process after 0.13 μm (micrometer), wiring mainly composed of copper (Cu) is used in order to reduce wiring resistance and improve electromigration withstand voltage.
[0003]
In the process of forming a copper wiring, the dry etching cannot be used because the vaporization property of the reaction product is not good like the dry etching conventionally used for an aluminum wiring or the like. Therefore, a damascene method is used in which a trench for wiring is formed in an interlayer insulating layer, and copper is buried in the trench to form a copper wiring.
Thus, in the wiring formation process, the miniaturization of the wiring itself is promoted, and the size of the chip (semiconductor device) is reduced in accordance with the scaling law.
[0004]
On the other hand, there is an attempt to use a material having a high dielectric constant for a high-capacity capacitive element, but the shape is the same as a conventional MIM capacitive element or PIP (Poly silicon Insulator Poly silicon) in which two large parallel plates are arranged facing each other. Capacitance elements are used. Such a large capacity capacitive element occupies a large area on the chip, and cannot take full advantage of the miniaturization of wiring. When a high-capacitance capacitive element is formed in a semiconductor device, the formation area of the capacitive element may dominate the chip size.
[0005]
For example, Patent Document 1 discloses a method for forming an MIM capacitor element using the damascene method. Patent Document 1 is characterized in that a capacitive element having no voltage dependency is formed using a damascene method. However, the structure of the capacitive element is the same as that of the conventional MIM structure, and requires a pair of large electrode plates, which does not reduce the area size of the capacitive element.
[0006]
Another method for forming the MIM capacitor element using the damascene method is disclosed in Patent Document 2, for example. In Patent Document 2, the shape of the upper layer Cu wiring and the lower layer Cu wiring used as the MIM capacitor element is made into a lattice shape other than a square, a sawtooth shape, or a comb shape, and a Cu diffusion prevention film is formed on the upper layer. In this way, electrical leakage in the capacitor element is effectively suppressed. However, Patent Document 2 also requires a pair of large electrode plates, and does not reduce the area size of the capacitive element.
[0007]
[Patent Document 1]
JP 2001-24056 A
[Patent Document 2]
JP 2002-90416 A
[0008]
[Problems to be solved by the invention]
Accordingly, an object of the present invention is to provide a semiconductor device provided with an MIM capacitor capable of increasing the electric capacity per unit area, and a manufacturing method thereof.
[0009]
[Means for Solving the Problems]
Semiconductor device of the present invention Is And an MIM capacitor element having a lower electrode made of a metal material and an upper electrode formed on the lower electrode via a capacitive insulating film, wherein the lower electrode and the upper electrode of the MIM capacitor element The electrode has a convex portion protruding to the other electrode side, and the other electrode has a concave portion corresponding to the convex portion, and the convex portion is disposed in the concave portion via a capacitive insulating film. It is what has been.
Material of the above capacitive insulating film Is Silicon nitride film In The
[0010]
A convex portion is formed on one electrode, and a concave portion is formed on the other electrode corresponding to the convex portion, so that an electric capacity can be formed between the side surface of the convex portion and the side surface of the concave portion. Therefore, the electric capacity per unit area can be increased. As a result, the area size of the MIM capacitor element can be reduced.
[0011]
Manufacturing method of semiconductor device of the present invention Law is A method of manufacturing a semiconductor device comprising a MIM capacitor element having a lower electrode made of a metal material and an upper electrode formed on the lower electrode through a capacitive insulating film, comprising the following steps (A) to (D )including.
(A) A lower electrode forming step of forming a lower electrode having a convex portion or a concave portion on the upper surface on the first interlayer insulating layer;
(B) a capacitor insulating film forming step of forming a capacitor insulating film on the surface of the lower electrode;
(C) a second interlayer insulating layer forming step of forming an upper interlayer insulating layer on the capacitive insulating film and on the first interlayer insulating layer;
(D) After selectively removing the upper interlayer insulating layer on the capacitive insulating film, an upper electrode is formed on the lower electrode via the capacitive insulating film by embedding a metal material in the removed portion Electrode formation process.
[0012]
Manufacturing method of semiconductor device of the present invention To the law According to the present invention, one of the lower electrode and the upper electrode is formed with a convex portion protruding toward the other electrode, and the other electrode is formed with a concave portion corresponding to the convex portion. Can manufacture the semiconductor device of the present invention including the MIM capacitor element disposed in the concave portion through the capacitive insulating film, and the MIM capacitor element can also be electrically connected between the side surfaces of the convex portion and the concave portion. Capacitance can be formed to increase the electric capacity per unit area, and the area size of the MIM capacitor element can be reduced.
[0013]
In the upper electrode formation step (D), for example, when the via interlayer is formed in the interlayer insulating layer, the upper interlayer insulating layer on the capacitor insulating film is selectively removed by a photolithography technique and an etching technique conventionally used. With respect to the photoengraving process, highly accurate alignment (positioning) is required for the convex portion or concave portion of the lower electrode. That is, when an alignment shift occurs, the film thickness of the capacitive insulating film sandwiched between the upper electrode and the lower electrode is different, and in the worst case, a short circuit occurs. In the etching process, vertical etching without a taper is required.
[0014]
Therefore, in the first aspect of the method for manufacturing a semiconductor device of the present invention, the upper interlayer insulating layer forming step (C) forms a capacitor insulating film having an etching selectivity with respect to the upper interlayer insulating layer, In the upper electrode forming step (D), the upper interlayer insulating layer on the capacitive insulating film is selectively removed by a damascene method using the capacitive insulating film as an etching stopper layer, and then a metal material is embedded in the removed portion. It is preferable to form the upper electrode with . Up The capacitor insulating film is a silicon nitride film, and the upper interlayer insulating layer is a silicon oxide film. In The
[0015]
By using the damascene method, high alignment accuracy in the photoengraving process and high processing accuracy in the etching process are not required in the formation region of the MIM capacitor element, so that the process margin can be widened.
[0016]
Manufacturing method of semiconductor device of the present invention To the law In the upper interlayer insulating layer forming step (C), a second interlayer insulating layer is formed on the capacitive insulating film and the first interlayer insulating layer, and the second interlayer insulating layer is further formed thereon. An etching stopper layer having an etching selectivity is formed, a third interlayer insulating layer is further formed thereon, and an upper interlayer composed of a second interlayer insulating layer, an etching stopper layer, and a third interlayer insulating layer in order from the lower layer side An insulating layer is formed, and the upper electrode forming step (D) selectively removes the third interlayer insulating layer, the etching stopper layer, and the second interlayer insulating layer on the capacitive insulating film by a dual damascene method. Then, it is preferable to bury a metal material in the removed portion and form the upper electrode on the lower electrode through the capacitive insulating film. . Up The capacitor insulating film is a silicon nitride film, and the second interlayer insulating layer is a silicon oxide film. In The
[0017]
By using the dual damascene method, as in the case of using the above-mentioned damascene method, high alignment accuracy in the photoengraving process and high processing accuracy in the etching process are not required in the MIM capacitor element formation region. The margin can be widened.
[0018]
The semiconductor device of the present invention Reference example Is a semiconductor device including a MIM capacitor element having a lower electrode made of a metal material and an upper electrode formed on the lower electrode via a capacitive insulating film, the lower electrode being an opening formed in an insulating layer The upper electrode is formed in the opening through the capacitor insulating film.
[0019]
A lower electrode is formed on the inner wall surface and bottom surface of the opening formed in the insulating layer, and the lower electrode is formed in the opening via a capacitive insulating film, so that the thickness of the insulating layer is also increased. Since the electric capacity can be formed, the electric capacity per unit area can be increased. As a result, the area size of the MIM capacitor element can be reduced.
[0020]
Semiconductor device Reference example In the above example, the opening cross-sectional shape in the thickness direction of the insulating film may be formed in a T shape or an inverted L shape. A T-shaped or inverted L-shaped opening cross-sectional shape can be formed by a dual damascene method.
[0021]
In addition, the semiconductor device Reference example The lower electrode is made of aluminum, and the upper electrode is made of copper. In this specification, aluminum includes an aluminum alloy containing aluminum as a main component, and copper includes a copper alloy containing copper as a main component. Thereby, the lower electrode can be formed using the conventional aluminum wiring formation technology, and the upper electrode can be formed using the damascene method or the dual damascene method. Reference example The MIM capacitor element can be easily formed.
[0022]
Of the manufacturing method of the semiconductor device of the present invention Reference example In the method of manufacturing a semiconductor device including a MIM capacitor element having a lower electrode made of a metal material and an upper electrode formed on the lower electrode via a capacitive insulating film, the following steps (A) to (D) including.
(A) an opening forming step for forming an opening for forming an MIM capacitor in an upper interlayer insulating layer formed on the first interlayer insulating film;
(B) a lower electrode forming step of forming a lower electrode on the inner wall surface and the bottom surface of the opening without embedding the opening;
(C) a capacitor insulating film forming step of forming a capacitor insulating film on the surface of the lower electrode without embedding the opening;
(D) An upper electrode forming step of forming an upper electrode on the surface of the capacitive insulating film.
[0023]
Manufacturing method Reference example According to the present invention, the lower electrode is formed on the inner wall surface and the bottom surface of the opening formed in the insulating layer, and the upper electrode is formed in the opening through the capacitive insulating film from the lower electrode. A semiconductor device including an element can be manufactured, and an electric capacity can be formed in the thickness direction of the insulating layer in the MIM capacitor element. Therefore, the electric capacity per unit area can be increased, and the MIM capacitor element The area size of can be reduced.
[0024]
Manufacturing method Reference example In the upper electrode forming step (D), the upper electrode is preferably formed by embedding a metal material in the opening. By using the damascene method in this way, high alignment accuracy in the photolithography process and high processing accuracy in the etching process are not required in the formation region of the MIM capacitor element, so that the process margin can be widened.
[0025]
Also, the manufacturing method Reference example In the opening forming step (A), the opening is formed in the second interlayer insulating film, the etching stopper layer and the third interlayer insulating film as the upper interlayer insulating layer, and the upper electrode forming step (D) The upper electrode may be formed by embedding a metal material in the opening. In this aspect, the opening dimension for the third interlayer insulating film is larger than the opening dimension for the second interlayer insulating film and the etching stopper layer in the opening forming step (A), and the sectional shape in the thickness direction of the opening is formed. The example which forms in a T shape or a reverse L shape can be given.
By using the dual damascene method in this way, high alignment accuracy in the photoengraving process and high processing accuracy in the etching process are not required in the MIM capacitor forming region, so that the process margin can be widened.
[0026]
Manufacturing method Reference example The lower electrode forming step (B) forms the lower electrode made of aluminum, and the upper electrode forming step (D) gives an example of forming the upper electrode made of copper. Thereby, the lower electrode can be formed using the conventional aluminum wiring formation technology, and the upper electrode can be formed using the damascene method or the dual damascene method. Reference example The MIM capacitor element can be easily formed.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 shows a semiconductor device. One It is sectional drawing which shows an Example, (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A). The cross section of the MIM capacitive element in (A) corresponds to the BB ′ position in (B). (A) shows a two-level metal wiring structure connected to the MIM capacitor element by a via, and (B) shows only the MIM capacitor element.
[0028]
A lower electrode portion 3 and a first metal wiring layer 5 formed by, for example, a damascene method are provided on the surface side of the first interlayer insulating layer 1 formed on a semiconductor substrate (not shown). The first interlayer insulating layer 1 is made of, for example, a silicon oxide film 1a having a low dielectric constant in the lower layer and a silicon nitride film 1b in the upper layer. The film thickness of the silicon oxide film 1a is, for example, 100 to 1000 nm (nanometers), here, 500 nm. The thickness of the silicon nitride film 1b is, for example, 10 to 300 nm, here 100 nm. The lower electrode portion 3 and the first metal wiring layer 5 are made of, for example, Cu and have a film thickness of 300 nm.
[0029]
Barrier metal layers 7 are formed on the side and bottom surfaces of the lower electrode portion 3 and the first metal wiring layer 5. The barrier metal layer 7 is made of, for example, titanium nitride (TiN) and has a thickness of 30 nm.
[0030]
A lower electrode portion 9 formed by, for example, a damascene method is formed on the lower electrode portion 3. A barrier metal layer 11 is formed between the lower electrode portion 3 and the lower electrode portion 9 (the bottom surface of the lower electrode portion 9) and on the side surface of the lower electrode portion 9. As shown in FIG. 1B, the lower electrode portion 9 is formed in a strip shape on the lower electrode portion 3. The barrier metal layer 11 is made of, for example, titanium nitride and has a thickness of 30 nm.
[0031]
The first lower electrode 3, the barrier metal layers 7 and 11, and the lower electrode portion 9 constitute a lower electrode 13 of the MIM capacitor element. The lower electrode portion 9 and the barrier metal layer 11 constitute a convex portion of the lower electrode 13.
[0032]
On the first interlayer insulating layer 1 including the first metal wiring layer 5 and the lower electrode 13, for example, a silicon nitride film 15 a having a thickness of 50 nm is formed with a uniform thickness. The silicon nitride film 15a on the lower electrode 13 forms a capacitive insulating film 15, and the silicon nitride film 15a on the first metal wiring layer 5 forms a cap layer.
[0033]
A second interlayer insulating layer 17 is formed on the first interlayer insulating layer 1 including the first metal wiring layer 5 and the lower electrode 13. The second interlayer insulating layer 17 is made of, for example, a low dielectric constant silicon oxide film 17a and an upper layer made of a silicon nitride film 17b.
[0034]
A third interlayer insulating layer 19 is formed on the second interlayer insulating layer 17. For example, the third interlayer insulating layer 19 includes a silicon oxide film 19a having a low dielectric constant in the lower layer and a silicon nitride film 19b in the upper layer.
The film thickness of the silicon oxide films 17a and 19a is, for example, 100 to 1000 nm, 500 nm here, and the film thickness of the silicon nitride films 17b and 19b is, for example, 10 to 300 nm, here 100 nm.
[0035]
An upper electrode 21 of the MIM capacitor element is formed on the second interlayer insulating layer 17 and the third interlayer insulating layer 19 on the lower electrode 13 by, for example, a dual damascene method. The upper electrode 21 includes an upper electrode portion 23 made of, for example, Cu, and a barrier metal layer 25 formed on the bottom and side surfaces of the upper electrode portion 23. The barrier metal layer 25 is made of, for example, titanium nitride and has a thickness of 30 nm.
[0036]
The upper electrode 21 is formed in a shape having a concave portion corresponding to the convex portion (the lower electrode portion 9 and the barrier metal 11) of the lower electrode 13 when viewed from the cross-sectional direction. The MIM capacitor element has a structure in which the concave portion of the upper electrode 21 is fitted into the convex portion of the lower electrode 13 through the capacitive insulating film 15.
[0037]
In the second interlayer insulating layer 17 and the third interlayer insulating layer 19 on the first metal wiring layer 5, a second metal wiring layer and a via 27 formed simultaneously with the upper electrode 21 by, for example, a dual damascene method are formed. The second metal wiring layer and the via 27 are made of Cu, for example. Barrier metal layers 25 are formed on the side surfaces and bottom surfaces of the second metal wiring layer and vias 27.
A cap layer 29 made of, for example, a silicon nitride film having a thickness of about 50 nm is formed on the upper electrode 21 and the third interlayer insulating layer 19 including the second metal wiring layer and the via 27.
[0038]
By having such an MIM capacitor structure, not only the capacitance between the upper surface of the lower electrode 13 and the lower surface of the upper electrode 21 but also the capacitance between the side surfaces of both electrodes 13 and 21 can be obtained. Thereby, the electric capacity per unit area can be increased, and the area size of the MIM capacitor element can be reduced.
[0039]
FIG. 2 shows a semiconductor device. Other It is sectional drawing which shows the Example of this, (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A). The cross section of the MIM capacitive element in (A) corresponds to the BB ′ position in (B). (A) shows a two-level metal wiring structure connected to the MIM capacitor element by a via, and (B) shows only the MIM capacitor element. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
[0040]
In this embodiment, a plurality of lower electrode portions 9 and barrier metal layers 11 of the lower electrode 13 are formed in an island shape when viewed from the upper surface side. A capacitive insulating film 15 is formed with a uniform thickness on the upper surface and side surfaces of the lower electrode portion 9 and the barrier metal layer 11.
[0041]
The upper electrode 21 is formed in a shape having a concave portion corresponding to the convex portion (the lower electrode portion 9 and the barrier metal 11) of the lower electrode 13. The MIM capacitor element has a structure in which the concave portion of the upper electrode 21 is fitted into the convex portion of the lower electrode 13 through the capacitive insulating film 15.
[0042]
Also in this embodiment, as in the embodiment described with reference to FIG. 1, not only the electric capacity between the upper surface of the lower electrode 13 and the lower surface of the upper electrode 21 but also the side surface of the lower electrode portion 9 of the lower electrode 13. And the capacitance between the side surfaces of the upper electrode 21 in the recess. Thereby, the electric capacity per unit area can be increased, and the area size of the MIM capacitor element can be reduced.
[0043]
3 and 4 show a method for manufacturing a semiconductor device. One It is process sectional drawing which shows an Example. Parts having the same functions as those in FIG. This embodiment will be described with reference to FIGS. 1, 3 and 4. FIG.
[0044]
(1) A silicon oxide film 1a is formed to a thickness of 500 nm on a semiconductor substrate (not shown) by, eg, CVD (Chemical Vapor Deposition). A silicon nitride film 1b is formed to a thickness of 100 nm on the silicon oxide film 1a by, for example, a CVD method. The silicon oxide film 1 a and the silicon nitride film 1 b constitute the first interlayer insulating layer 1.
[0045]
A lower electrode portion 3, a first metal wiring layer 5, and a barrier metal layer 7 are formed on the surface side of the first interlayer insulating layer 1 by a damascene method (see FIG. 3A).
An example of the damascene method in step (1) will be briefly described below.
[0046]
A resist pattern having openings in the formation region of the lower electrode portion 3 of the MIM capacitor element and the formation region of the first metal wiring layer 5 is formed by photolithography. Using the resist pattern as a mask, for example, Ar / CF _Four / O ₂ The silicon nitride film 1b is selectively removed by dry etching using a system gas to form an opening in the silicon nitride film 1b. Using the patterned silicon nitride film 1b as a mask, for example, C _Four F ₆ / CO / Ar / O ₂ A portion of the surface side of the silicon oxide film 1a is selectively removed by dry etching using a system gas to form a groove for the lower electrode and a groove for the first metal wiring in the silicon oxide film 1a.
[0047]
A barrier metal layer 7 made of titanium nitride is formed by sputtering on the surface of the first interlayer insulating layer 1 including the inside of the groove. A seed layer is formed on the surface of the barrier metal layer 7 by Cu sputtering, and Cu is formed on the barrier metal layer 7 by plating using the conductivity of the seed layer. For example, the lower electrode portion 3 and the first metal wiring layer are formed by polishing and removing Cu and barrier metal 7 outside the groove by CMP (Chemical Mechanical Polishing) using a slurry of nitric acid / iron nitrate / ammonia / silica. A method of forming a groove structure in this way and embedding a metal material to form a wiring is called a damascene method.
[0048]
(2) A silicon oxide film 31a is formed to a thickness of 500 nm on the first interlayer insulating layer 1 including the lower electrode portion 3 and the first metal wiring layer 5 by, for example, a CVD method. A silicon nitride film 31b is formed to a thickness of 100 nm by a CVD method. The barrier metal layer 11 and the lower electrode portion 9 are formed on the silicon oxide film 31a and the silicon nitride film 31b on the lower electrode portion 3 by the same damascene method. As a result, the lower electrode 13 composed of the lower electrode portions 3 and 9 and the barrier metal layers 7 and 11 is formed with the lower electrode portion 9 and the barrier metal layer 11 as projections (see FIG. 3B).
[0049]
(3) The silicon nitride film 31b and the silicon oxide film 31a are removed. For example, a silicon nitride film 15a is formed to a thickness of 50 nm on the entire surface of the first interlayer insulating layer 1 including the lower electrode 13 and the first metal wiring layer 5 by CVD (see FIG. 3C).
[0050]
(4) A silicon oxide film 17a is formed to a thickness of 800 nm on the entire surface of the first interlayer insulating layer 1 by, eg, CVD. Using the CMP method, planarization etching is performed to the surface of the silicon nitride film 15a formed on the upper surface of the lower electrode portion 9. The thickness of the planarized silicon oxide film 17a is about 500 nm. A silicon nitride film 17b as an etching stopper layer is formed to a thickness of 100 nm on the silicon oxide film 17a and the exposed silicon nitride film 15a by, for example, a CVD method. The silicon oxide film 17 a and the silicon nitride film 17 b constitute the second interlayer insulating layer 17.
[0051]
Here, the silicon oxide film 17a is formed so that the surface of the silicon nitride film 15a formed on the upper surface of the lower electrode portion 9 is exposed, but the method of manufacturing the semiconductor device of the present invention is not limited to this. In addition, a silicon oxide film 17a is also formed on the silicon nitride film 15a formed on the upper surface of the lower electrode portion 9, and the region on the lower electrode portion 9 is interposed between the silicon nitride film 15a and the silicon nitride film 17b. A silicon oxide film 17a may be formed. In that case, when the nitride film 17b on the lower electrode 13 is removed in the following step (6), it is possible not to remove the silicon nitride film 15a on the lower electrode 13 which becomes a capacitive insulating film.
[0052]
For example, a silicon oxide film 19a is formed to a thickness of 500 nm on the second interlayer insulating layer 17 by CVD. A silicon nitride film 19b is formed to a thickness of 100 nm on the silicon oxide film 19a by, eg, CVD. The silicon oxide film 19a and the silicon nitride film 19b constitute a third interlayer insulating layer 19 (see FIG. 4D). The second interlayer insulating layer 17 and the third interlayer insulating layer 19 constitute an upper interlayer insulating layer in the method for manufacturing a semiconductor device of the present invention.
[0053]
(5) An upper electrode groove 33 and a second metal wiring groove 35 are formed in the silicon nitride film 19b and the silicon oxide film 19a by photolithography and etching techniques. During the etching of the silicon oxide film 19a, the silicon nitride film 17b functions as an etching stopper layer (see FIG. 4E).
[0054]
(6) A resist pattern having an opening in a region serving as a concave protrusion and a via formation region of the upper electrode of the MIM capacitor element is formed by photolithography. The silicon nitride film 17b and the silicon oxide film 17a are selectively removed by an etching technique, an upper electrode opening 37 is formed in the formation region of the lower electrode 13, and the via hole 39 is formed in the formation region of the first metal wiring layer 5. Form. When the silicon nitride film 17b is etched, the silicon nitride film 15a is not etched. During the etching of the silicon oxide film 17a, the silicon nitride film 15a functions as an etching stopper layer. Thereafter, the resist pattern is removed.
[0055]
A resist pattern covering the upper electrode groove 33 and the upper electrode opening 37 by the photoengraving technique and having an opening corresponding to the second metal wiring groove 35 and the via hole 39 is formed. Using the resist pattern as a mask, the silicon nitride film 17b in the upper electrode trench 33 and the silicon nitride film 15a at the bottom of the through hole 39 are selectively removed. Thereafter, the resist pattern is removed (see FIG. 4F).
[0056]
(7) In the same manner as in the above damascene method, the barrier metal layer 25 is formed in the upper electrode groove 33, the second metal wiring groove 35, the upper electrode opening 37, and the via hole 39, and Cu is embedded. The upper electrode portion 23, the second metal wiring layer, and the via 27 are simultaneously formed. The silicon nitride film 15 a between the lower electrode 13 and the upper electrode 21 constitutes the capacitive insulating film 15. Thereafter, a cap layer 29 made of, for example, a silicon nitride film is formed to a thickness of 10 to 300 nm, here 50 nm, by CVD (see FIG. 1).
In general, the process of simultaneously embedding a metal wiring layer and a via in this way is called a dual damascene method.
[0057]
As described above, according to this embodiment, the lower electrode 13 is formed with the convex portion protruding toward the upper electrode 21, and the upper electrode 21 is formed with the concave portion corresponding to the convex portion of the lower electrode 13. The semiconductor device of the present invention can be manufactured in which the convex portion of the lower electrode 13 includes the MIM capacitor element disposed in the concave portion of the upper electrode 21 via the capacitive insulating film 15.
[0058]
Furthermore, since the upper electrode 21 is formed by the dual damascene method, high alignment accuracy in the photoengraving process and high processing accuracy in the etching process are not required in the MIM capacitor formation region, thereby widening the process margin. Can do.
[0059]
FIG. 5 shows a semiconductor device. Reference example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A). The cross section of the MIM capacitive element in (A) corresponds to the BB ′ position in (B). (A) shows a two-level metal wiring structure connected to the MIM capacitor element by a via, and (B) shows only the MIM capacitor element. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0060]
A lower electrode portion 3 and a first metal wiring layer 5 are formed on the surface side of the first interlayer insulating layer 1 formed on a semiconductor substrate (not shown), and side surfaces of the lower electrode portion 3 and the first metal wiring layer 5 A barrier metal layer 7 is formed on the bottom surface. On the first interlayer insulating layer 1 including the lower electrode portion 3, the first metal wiring layer 5, and the barrier metal layer 7, for example, a silicon nitride film 16 a having a film thickness of 10 to 100 nm, here 10 nm, is uniform. It is formed with. The silicon nitride film 16a functions as a cap layer that prevents diffusion of the copper material forming the lower electrode portion 3 and the first metal wiring layer 5. A part of the silicon nitride film 16a on the lower electrode portion 3 is removed, and the lower electrode portion 9 is formed in the removed portion. A barrier metal layer 11 is formed between the lower electrode portion 3 and the lower electrode portion 9 and on the side surface of the lower electrode portion 9. The lower electrode portions 3 and 9 and the barrier metal layers 7 and 11 constitute a lower electrode.
[0061]
On the lower electrode 13, for example, a silicon oxide film 16 b having a thickness of 10 to 50 nm, here 30 nm, is formed. The silicon oxide film 16b is formed via the silicon nitride film 16a in the region on the lower electrode portion 3 except for the region where the lower electrode portion 9 is formed.
[0062]
On the first interlayer insulating layer 1 including the first metal wiring layer 5 and the lower electrode 13, a second interlayer insulating layer 17 having a lower layer made of a silicon oxide film 17a and an upper layer made of a silicon nitride film 17b is formed. A third interlayer insulating layer 19 having a lower layer made of a silicon oxide film 19a and an upper layer made of a silicon nitride film 19b is formed thereon.
[0063]
An upper electrode 21 including an upper electrode portion 23 and a barrier metal layer 25 is formed on the second interlayer insulating layer 17 and the third interlayer insulating layer 19 on the lower electrode 13. The silicon nitride film 16a and the silicon oxide film 16b between the lower electrode 13 and the upper electrode 21 constitute a capacitive insulating film. A second metal wiring layer and a via 27 are formed in the second interlayer insulating layer 17 and the third interlayer insulating layer 19 on the first metal wiring layer 5. A cap layer 29 is formed on the upper electrode 21 and on the third interlayer insulating layer 19 including the second metal wiring layer and the via 27.
[0064]
In this embodiment, as in the embodiment shown in FIG. 1, not only the electric capacity between the upper surface of the lower electrode 13 and the lower surface of the upper electrode 21 but also the electric capacity between the side surfaces of both electrodes 13 and 21. Therefore, the electric capacity per unit area can be increased, and the area size of the MIM capacitor element can be reduced.
[0065]
In this embodiment, the lower electrode portion 9 and the barrier metal layer 11 of the lower electrode 13 are formed in a band shape when viewed from the upper surface side, but the semiconductor device of the present invention is not limited to this, and is shown in FIG. Similarly to the embodiment, a plurality of lower electrode portions 9 and barrier metal layers 11 may be formed in an island shape when viewed from the upper surface side.
[0066]
6 and 7 show a method for manufacturing a semiconductor device. Reference example It is process sectional drawing which shows these. Parts that perform the same functions as in FIG. This embodiment will be described with reference to FIGS.
[0067]
(1) A silicon oxide film 1a and a silicon nitride film 1b are sequentially formed on a semiconductor substrate (not shown) in the same manner as in step (1) of the embodiment of the manufacturing method described with reference to FIG. Then, the first interlayer insulating layer 1 is formed, and the lower electrode portion 3, the first metal wiring layer 5, and the barrier metal layer 7 are formed on the surface side of the first interlayer insulating layer 1 by the damascene method. Further, a silicon nitride film 16a having a thickness of 10 to 100 nm, here 10 nm, is formed (see FIG. 6A).
[0068]
(2) A silicon oxide film 31a and a silicon nitride film 31b are sequentially formed on the first interlayer insulating layer 1 in the same manner as in step (2) of the embodiment of the manufacturing method described with reference to FIG. The barrier metal layer 11 and the lower electrode portion 9 are formed on the silicon oxide film 31a, the silicon nitride film 31b and the silicon nitride film 16a on the lower electrode portion 3 by the damascene method to form the lower electrode 13 (FIG. 6B). reference).
[0069]
(3) The silicon nitride film 31b and the silicon oxide film 31a are removed. For example, a silicon oxide film 16b having a film thickness of 30 nm and a film thickness of 10 to 100 nm, here 30 nm, are formed on the entire surface of the first interlayer insulating layer 1 including the lower electrode 13 and the first metal wiring layer 5 by CVD. A silicon nitride film 16c is sequentially formed. After forming a resist pattern so as to cover the formation region of the lower electrode 13 by photolithography, the silicon nitride film 16c and the silicon oxide film 16b are selectively removed by the etching technique using the resist pattern as a mask. Thereby, the silicon nitride film 16c and the silicon oxide film 16b on the first metal wiring layer 5 are removed. Thereafter, the resist pattern is removed (see FIG. 6C).
[0070]
(4) A silicon oxide film 17a is formed on the entire surface of the first interlayer insulating layer 1 so that the surface of the silicon nitride film 16c formed on the upper surface of the lower electrode portion 9 is exposed, for example, by CVD and CMP. Further, a silicon nitride film 17b is formed thereon by, eg, CVD, and a second interlayer insulating layer 17 is formed. For example, a silicon oxide film 19a is formed on the second interlayer insulating layer 17 by CVD, and a silicon nitride film 19b is further formed thereon to form a third interlayer insulating layer 19 (see FIG. 7D). .
[0071]
(5) Upper electrode grooves 33 and second metal wiring grooves 35 are formed in the silicon nitride film 19b and the silicon oxide film 19a by photolithography and etching techniques (see FIG. 7E).
[0072]
(6) A resist pattern having an opening in a region serving as a concave protrusion and a via formation region of the upper electrode of the MIM capacitor element is formed by photolithography. The silicon nitride film 17b and the silicon oxide film 17a are selectively removed by an etching technique to form an upper electrode opening 37 and a via hole 39. When etching the silicon nitride film 17b, the silicon nitride film 16c is removed in the formation region of the lower electrode 13 so that the silicon oxide film 16b is not exposed.
Subsequently, the silicon nitride film 16a at the bottom of the via hole 39 is removed by an etching technique. At this time, the silicon nitride film 16c in the upper electrode opening 37 is also removed. Thereafter, the resist pattern is removed (see FIG. 7F).
[0073]
(7) In the same manner as the above damascene method, the barrier metal layer 25 is formed and the Cu is embedded in the upper electrode groove 33, the second metal wiring groove 35, the upper electrode opening 37, and the via hole 39. The upper electrode portion 23, the second metal wiring layer, and the via 27 are simultaneously formed. The silicon nitride film 16 a and the silicon oxide film 16 b between the lower electrode 13 and the upper electrode 23 constitute a capacitive insulating film 16. Thereafter, a cap layer 29 made of, for example, a silicon nitride film is formed to a thickness of 10 to 300 nm, here 50 nm, by CVD (see FIG. 5).
[0074]
As described above, according to this embodiment, the lower electrode 13 is formed with the convex portion protruding toward the upper electrode 21, and the upper electrode 21 is formed with the concave portion corresponding to the convex portion of the lower electrode 13. The convex portion of the lower electrode 13 includes an MIM capacitive element disposed in the concave portion of the upper electrode 21 via a capacitive insulating film 16 made of a laminated film of a silicon nitride film 16a as a lower layer and a silicon oxide film 16b as an upper layer. The semiconductor device of the present invention can be manufactured.
[0075]
Furthermore, since the upper electrode 21 is formed by the dual damascene method, high alignment accuracy in the photoengraving process and high processing accuracy in the etching process are not required in the MIM capacitor formation region, thereby widening the process margin. Can do.
[0076]
In step (6) of the embodiment of this manufacturing method, after removing the silicon nitride film 16c in the upper electrode opening 37 and the silicon nitride film 16a at the bottom of the through hole 39, the silicon oxide in the upper electrode opening 37 is removed. The film 16b may be removed. Thereby, an MIM capacitor element using the silicon nitride film 16a as a capacitor insulating film can be formed.
[0077]
In the embodiment of the manufacturing method described with reference to FIGS. 3 and 4 and the embodiment of the manufacturing method described with reference to FIGS. 6 and 7, the upper electrode 21 is formed by the dual damascene method. The manufacturing method of the invention is not limited to this. For example, after forming the upper electrode portion for forming the concave portion of the upper electrode 21 corresponding to the side surface of the lower electrode portion 9 constituting the convex portion of the lower electrode 13 by the damascene method, Alternatively, another upper electrode portion may be formed on the capacitive insulating film 15 or 16 on the lower electrode portion 9, and the upper electrode may be formed by these upper electrode portions. Even in this case, when the upper electrode is formed, the process margin can be widened because high alignment accuracy in the photolithography process and high processing accuracy in the etching process are not required in the MIM capacitor formation region.
[0078]
In FIG. 1 to FIG. 7, the lower electrode 13 is formed with a convex portion protruding toward the upper electrode 21, and the upper electrode 21 is formed with a concave portion corresponding to the convex portion of the lower electrode 13. The convex portion of FIG. 6 shows the MIM capacitive element disposed in the concave portion of the upper electrode 21 via the capacitive insulating film 15 or 16, but the MIM capacitive element to which the present invention is applied is not limited to this. The upper electrode has a convex portion protruding toward the lower electrode, and the lower electrode has a concave portion corresponding to the convex portion of the upper electrode. The convex portion of the lower electrode is in the concave portion of the upper electrode. It may be an MIM capacitive element arranged via a capacitive insulating film.
[0079]
Moreover, the convex part formed in the upper electrode or the lower electrode and the concave part formed in the other electrode are, for example, as shown in FIG. 8, the lower electrode part constituting a plurality of belt-shaped convex parts on the lower electrode 13 9, and the upper electrode 21 may be provided with a recess corresponding to the lower electrode portion 9, or the lower electrode portion 9 is provided in a matrix form on the lower electrode 13, and the upper electrode 21 is provided with a lower portion as shown in FIG. A recess may be provided corresponding to the electrode portion 9. However, the shape and arrangement of the convex portions formed on the upper electrode or the lower electrode and the concave portions formed on the other electrode are not limited to these, and may be other shapes and arrangements.
[0080]
FIG. 10 shows a semiconductor device. Reference example of One case (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A). The cross section of the MIM capacitive element in (A) corresponds to the BB ′ position in (B). (A) shows a two-level metal wiring structure connected to the MIM capacitor element by a via, and (B) shows only the MIM capacitor element. Parts having the same functions as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0081]
A first metal wiring layer 5 and a first metal wiring layer (lower wiring layer) 47 formed by, for example, a damascene method are provided on the surface side of the first interlayer insulating layer 1 formed on a semiconductor substrate (not shown). It has been. The first interlayer insulating layer 1 includes a silicon oxide film 1a having a low dielectric constant as a lower layer and a silicon nitride film 1b as an upper layer. The first metal wiring layer 47 and the first metal wiring layer 5 are made of, for example, Cu, and the film thickness thereof is, for example, 300 nm. Barrier metal layers 7 are formed on the side and bottom surfaces of the first metal wiring layer 47 and the first metal wiring layer 5.
[0082]
On the first interlayer insulating layer 1 including the first metal wiring layer 5 and the first metal wiring layer 47, for example, a silicon nitride film 49 having a thickness of 10 to 300 nm and a thickness of 50 nm is formed. The silicon nitride film 49 constitutes a cap layer.
On the silicon nitride film 49 including the first metal wiring layer 5 and the first metal wiring layer 47, the second interlayer insulating layer 17 is formed of a silicon oxide film 17a having a low dielectric constant as a lower layer and a silicon nitride film 17b as an upper layer. Further formed thereon is a third interlayer insulating layer 19 having a low dielectric constant silicon oxide film 19a as a lower layer and a silicon nitride film 19b as an upper layer.
[0083]
An opening 51 having a T-shaped cross section in the thickness direction is formed in the silicon nitride film 49, the second interlayer insulating layer 17, and the third interlayer insulating layer 19 on the first metal wiring layer 47. The opening 51 is formed in a band shape in the direction perpendicular to the paper surface.
On the inner wall surface and bottom surface of the opening 51, for example, a lower electrode 53 made of aluminum having a film thickness of 50 to 500 nm, here 200 nm, is formed. The lower electrode 53 is in contact with the first metal wiring layer 47 at the bottom surface of the opening 51. Although illustration is omitted, a barrier metal made of, for example, titanium nitride and having a thickness of 30 nm is formed between the lower electrode 53 and the first metal wiring layer 47.
A silicon oxide film 55 constituting a capacitive insulating film is formed on the surface of the lower electrode 53 in the opening 51. The film thickness of the silicon oxide film 55 is, for example, 5 to 100 nm, here 50 nm.
[0084]
For example, by the dual damascene method, the upper electrode 57 is formed by embedding a conductive material in the opening 51 in which the lower electrode 53 and the silicon oxide film 55 are formed. The upper electrode 57 includes an upper electrode portion 59 made of, for example, Cu, and a barrier metal layer 61 formed on the bottom and side surfaces of the upper electrode portion 59. The barrier metal layer 61 is made of, for example, titanium nitride and has a thickness of 30 nm.
The MIM capacitor element includes a lower electrode 53, a capacitor insulating film 55, and an upper electrode 57 formed in the opening 51.
[0085]
In the second interlayer insulating layer 17 and the third interlayer insulating layer 19 on the first metal wiring layer 5, a second metal wiring layer and a via 27 formed simultaneously with the upper electrode 57 by, for example, a dual damascene method are formed. Barrier metal layers 25 are formed on the side surfaces and bottom surfaces of the second metal wiring layer and vias 27.
A cap layer 29 made of a silicon nitride film is formed on the upper electrode 57 and on the third interlayer insulating layer 19 including the second metal wiring layer and the via 27.
[0086]
By having such an MIM capacitor element structure, an electric capacity can be formed also in the thickness direction of the insulating layers 17 and 19, so that the electric capacity per unit area can be increased, and the area of the MIM capacitor element The size can be reduced.
[0087]
FIG. 11 shows a semiconductor device. Reference example Other Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A). The cross section of the MIM capacitive element in (A) corresponds to the BB ′ position in (B). (A) shows a two-level metal wiring structure connected to the MIM capacitor element by a via, and (B) shows only the MIM capacitor element. Parts having the same functions as those in FIG. 10 are denoted by the same reference numerals, and description thereof will be omitted.
[0088]
This embodiment is different from the embodiment shown in FIG. 10 in that a plurality of openings 51 are formed in an island shape when viewed from the upper surface side.
In each opening 51, an MIM capacitor element including a lower electrode 53, a capacitor insulating film 55, and an upper electrode 57 is formed.
[0089]
Also in this embodiment, as in the embodiment described with reference to FIG. 10, the electric capacity can be formed in the thickness direction of the insulating layers 17 and 19, so that the electric capacity per unit area can be increased. In addition, the area size of the MIM capacitor element can be reduced.
[0090]
12 and 13 show a method for manufacturing a semiconductor device. Reference example of One case It is process sectional drawing which shows these. Parts having the same functions as those in FIG. 10 are denoted by the same reference numerals. This embodiment will be described with reference to FIGS. 10, 12 and 13. FIG.
[0091]
(1) A silicon oxide film 1a and a silicon nitride film 1b are sequentially formed on a semiconductor substrate (not shown) in the same manner as in step (1) of the embodiment of the manufacturing method described with reference to FIG. Then, the first interlayer insulating layer 1 is formed, and the first metal wiring layer 47, the first metal wiring layer 5, and the barrier metal layer 7 are formed on the surface side of the first interlayer insulating layer 1 by the damascene method. Further, a silicon nitride film 49 having a thickness of 10 to 300 nm, here, 50 nm is formed (see FIG. 12A).
[0092]
(2) A low dielectric constant silicon oxide film 17a, a silicon nitride film 17b as an etching stopper layer, a low dielectric constant silicon oxide film 19a, and an etching stopper layer are formed on the entire surface of the silicon nitride film 49 by, eg, CVD. A silicon nitride film 19b is sequentially formed. The silicon oxide films 17a and 19a are formed to a thickness of, for example, 100 to 1000 nm, here 500 nm, and the silicon nitride films 17b and 19b are formed to a thickness of, for example, 10 to 300 nm, here 100 nm. The silicon oxide film 17a and the silicon nitride film 17b constitute the second interlayer insulating layer 17, and the silicon oxide film 19a and the silicon nitride film 19b constitute the ninth interlayer insulating layer 19 (see FIG. 12B).
[0093]
(3) The MIM capacitor groove 51a and the second metal wiring groove 35 are formed in the silicon nitride film 19b and the silicon oxide film 19a by photolithography and etching techniques.
A resist pattern having openings in predetermined regions and via formation regions of the MIM capacitor groove 51a is formed by photolithography and a silicon nitride film 17b, a silicon oxide film 17a, and a silicon nitride film 49 are selected by an etching technique. Then, the MIM capacitor element opening 51b and the via hole 39 are formed. Thereafter, the resist pattern is removed (see FIG. 12C). The MIM capacitor element groove 51 a and the MIM capacitor element opening 51 b constitute the opening 51.
[0094]
(4) A barrier metal (not shown) is formed on the entire surface of the third interlayer insulating film 19 including the opening 51, the second metal wiring trench 35, and the via hole 39 by sputtering, and a lower portion is further formed thereon. The electrode aluminum film 63 is formed to a thickness of, for example, 50 to 500 nm, here 200 nm. Furthermore, a silicon oxide film 65 for a capacitive insulating film is formed to a thickness of, for example, 5 to 100 nm, here 50 nm by CVD (see FIG. 13D).
[0095]
(5) A resist pattern that covers only the formation region of the opening 51 that is the MIM capacitor element formation region is formed by photolithography, and the silicon oxide film 65 and the aluminum film 63 are selected by using the resist pattern as a mask by the etching technology. To remove. The etching process for the silicon oxide film 65 is C _Four F ₆ / CO / Ar / O ₂ The etching process for the aluminum film 63 is performed by dry etching using a system gas. ₂ / BCl _Three This was performed by dry etching using a system gas. Thereby, the lower electrode 53 is formed from the aluminum film 63 while leaving only the silicon oxide film 65 and the aluminum film 63 in the opening 51, and the capacitive insulating film 55 is formed from the silicon oxide film 65. Thereafter, the resist pattern is removed (see FIG. 13E).
[0096]
(7) In the same manner as in the damascene method, the barrier metal layer 61 is formed in the opening 51 where the lower electrode 53 and the capacitor insulating film 55 are formed, in the second metal wiring trench 35 and in the via hole 39, and Cu is formed. By embedding, the upper electrode portion 59, the second metal wiring layer, and the via 27 are formed at the same time. As a result, an upper electrode 57 composed of the upper electrode portion 59 and the barrier metal 61 is formed in the opening 51, and an MIM capacitor element composed of the lower electrode 53, the capacitor insulating film 55 and the upper electrode portion 59 is formed. Thereafter, a cap layer 29 made of, for example, a silicon nitride film is formed to a thickness of 10 to 300 nm, here 50 nm, by CVD (see FIG. 10).
[0097]
Thus, according to this embodiment, the lower electrode 53 is formed on the inner wall surface and the bottom surface of the opening 51 formed in the insulating layers 17 and 19, and the upper electrode 57 is formed in the opening 51. Can manufacture a semiconductor device including an MIM capacitor element formed via a capacitor insulating film 55, and can also form an electric capacity in the thickness direction of the insulating layers 17 and 19 in the MIM capacitor element. Therefore, the electric capacity per unit area can be increased, and the area size of the MIM capacitor element can be reduced.
[0098]
Further, since the upper electrode 57 is formed by the dual damascene method, high alignment accuracy in the photoengraving process and high processing accuracy in the etching process are not required in the MIM capacitor forming region, thereby widening the process margin. Can do.
[0099]
In this embodiment, the MIM capacitive element shown in FIG. 10 is formed, but the MIM capacitive element shown in FIG. 11 can be formed in the same manner.
[0100]
FIG. 14 shows a semiconductor device. Reference example Yet another Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A). The cross section of the MIM capacitive element in (A) corresponds to the BB ′ position in (B). (A) shows a two-level metal wiring structure connected to the MIM capacitor element by a via, and (B) shows only the MIM capacitor element. Parts having the same functions as those in FIG. 10 are denoted by the same reference numerals, and description thereof will be omitted.
[0101]
This embodiment differs from the embodiment shown in FIG. 10 in that the opening 67 in which the MIM capacitor element is formed has a cross-sectional shape in the thickness direction formed in an inverted L shape. In the opening 67, an MIM capacitor element including the lower electrode 53, the capacitor insulating film 55, and the upper electrode 57 is formed.
[0102]
Also in this embodiment, as in the embodiment described with reference to FIG. 10, the electric capacity can be formed in the thickness direction of the insulating layers 17 and 19, so that the electric capacity per unit area can be increased. In addition, the area size of the MIM capacitor element can be reduced.
[0103]
The MIM capacitor element of this embodiment can be formed in the same manner as the embodiment of the manufacturing method described with reference to FIG. 10, FIG. 12, and FIG.
Further, the cross-sectional view of the MIM capacitor element of this embodiment viewed from the upper surface side may be formed in an island shape as shown in FIG.
[0104]
FIG. 16 shows a semiconductor device. Reference example Yet another Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A). The cross section of the MIM capacitive element in (A) corresponds to the BB ′ position in (B). (A) shows a two-level metal wiring structure connected to the MIM capacitor element by a via, and (B) shows only the MIM capacitor element. Parts having the same functions as those in FIG. 10 are denoted by the same reference numerals, and description thereof will be omitted.
[0105]
This embodiment is different from the embodiment shown in FIG. 10 in that the opening 69 in which the MIM capacitor element is formed is formed in the second interlayer insulating film 17. In the opening 69, an MIM capacitor element including the lower electrode 53, the capacitor insulating film 55, and the upper electrode 57 is formed. Further, on the first metal wiring layer 5, the barrier metal 25 and the via 71 formed simultaneously with the upper electrode 57 are formed. In FIG. 16, the third interlayer insulating film formed on the second interlayer insulating film 17 is not shown.
[0106]
Also in this embodiment, since the electric capacity can be formed in the thickness direction of the insulating layer 17, the electric capacity per unit area can be increased, and the area size of the MIM capacitor element can be reduced.
[0107]
The MIM capacitor element of this embodiment can be formed by using the single damascene method after forming the insulating layer 17 instead of the dual damascene method.
Further, the cross-sectional view of the MIM capacitor element of this embodiment viewed from the upper surface side may be formed in an island shape as shown in FIG.
[0108]
1 to 17, the semiconductor substrate is not shown, but the first interlayer insulating layer 1 may be formed in contact with the semiconductor substrate, or the semiconductor substrate and the first interlayer insulating layer 1 may be formed. One or more interlayer insulating layers may be formed between them. The first metal wiring layer may be the lowermost metal wiring layer, or another metal wiring layer may be formed below the first metal wiring layer 5.
[0109]
In the above embodiment, titanium nitride is used as the barrier metal layer. However, the present invention is not limited to this, and as the barrier metal layer, for example, tungsten nitride (W _x N) or other materials can be used.
[0110]
Further, the semiconductor device and the manufacturing method thereof according to the present invention can be applied to, for example, a semiconductor device including an MIM capacitor element for noise removal of a power supply line and a manufacturing method thereof. In such a semiconductor device, for example, as shown in FIG. 18, the MIM capacitor element 41 is connected between a power supply line 43 connected to a power supply Vcc and a ground line 45 connected to the ground (GND). Yes. Thereby, noise coming from the power supply Vcc can be dulled by the MIM capacitor element 41 and a stable voltage can be supplied.
[0111]
However, the semiconductor device to which the present invention is applied and the method for manufacturing the semiconductor device are not limited to the semiconductor device having the MIM capacitor element for removing noise from the power supply line and the method for manufacturing the semiconductor device, and the semiconductor device having the MIM capacitor element. The present invention can be applied to any apparatus and manufacturing method thereof.
[0112]
Although the embodiments of the semiconductor device and the manufacturing method thereof according to the present invention have been described above, the present invention is not limited thereto, and various modifications are possible within the scope of the present invention described in the claims. It is.
[0113]
【The invention's effect】
Claim 4 In the semiconductor device described in the above, the MIM capacitor element is provided, and the lower electrode and the upper electrode of the MIM capacitor element have one electrode formed with a protruding portion projecting toward the other electrode side, and the other electrode has the above-described protruding portion. Since the concave portion is formed corresponding to the portion, and the convex portion is arranged in the concave portion via the capacitive insulating film, the capacitance is also provided between the side surface of the convex portion and the side surface of the concave portion. The electric capacity per unit area can be increased.
[0116]
Claim 1 In the method for manufacturing a semiconductor device described in 1), a lower electrode forming step (A) for forming a lower electrode having a convex portion or a concave portion on an upper surface on a first interlayer insulating layer, and forming a capacitive insulating film on the surface of the lower electrode A capacitor insulating film forming step (B), a second interlayer insulating layer forming step (C) for forming an upper interlayer insulating layer on the capacitor insulating film and the first interlayer insulating layer, and an upper interlayer insulating layer on the capacitor insulating film. After the selective removal, an upper electrode forming step (D) in which a metal material is buried in the removed portion and an upper electrode is formed on the lower electrode through a capacitive insulating film is included. The provided semiconductor device of the present invention can be manufactured, and an electric capacity can be formed between the side surface of the convex part and the side surface of the concave part, and the electric capacity per unit area can be increased.
[0117]
Claim 1 and 2 In the manufacturing method of the semiconductor device described in the above, the upper interlayer insulating layer forming step (C) forms a capacitor insulating film having an etching selectivity with respect to the upper interlayer insulating layer, and the upper electrode forming step (D) Since the upper interlayer insulating layer on the capacitor insulating film is selectively removed by the damascene method using the capacitor insulating film as an etching stopper layer, the upper electrode is formed by embedding a metal material in the removed portion. Since high alignment accuracy in the photoengraving process and high processing accuracy in the etching process are not required in the capacitor element formation region, the process margin can be widened.
[0118]
Claim 3 In the method for manufacturing a semiconductor device described in the above, in the upper interlayer insulating layer forming step (C), a second interlayer insulating layer is formed on the capacitor insulating film and the first interlayer insulating layer, and further on the second interlayer insulating layer. An etching stopper layer having an etching selection ratio with the insulating layer is formed, a third interlayer insulating layer is further formed thereon, and a second interlayer insulating layer, an etching stopper layer, and a third interlayer insulating layer are sequentially formed from the lower layer side. In the upper electrode forming step (D), the third interlayer insulating layer, the etching stopper layer, and the second interlayer insulating layer on the capacitor insulating film were selectively removed by the dual damascene method. After that, a metal material was buried in the removed portion, and the upper electrode was formed on the lower electrode through the capacitive insulating film. Therefore, as in the case of using the damascene method, in the MIM capacitor element formation region. Because do not require high processing accuracy with a high alignment accuracy and an etching step in the photolithography process, it is possible to widen the process margin.
[Brief description of the drawings]
FIG. 1 Semiconductor device One It is sectional drawing which shows an Example, (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 2 Semiconductor device Other It is sectional drawing which shows the Example of this, (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 3 shows a method for manufacturing a semiconductor device. One It is process sectional drawing which shows the first half part of an Example.
FIG. 4 is a process sectional view showing the latter half of the same example;
FIG. 5 shows a semiconductor device. Reference example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 6 shows a manufacturing method of a semiconductor device. Reference example It is process sectional drawing which shows the first half part.
[Figure 7] Reference example It is process sectional drawing which shows the latter half part.
FIG. 8 shows a semiconductor device. Nosa Furthermore, it is sectional drawing which shows another Example, (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 9 shows a semiconductor device. Nosa Furthermore, it is sectional drawing which shows another Example, (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 10 shows a semiconductor device. Reference example of One case (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 11 shows a semiconductor device. Reference example Other Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 12 shows a manufacturing method of a semiconductor device. Reference example of One case It is process sectional drawing which shows the first half part.
Fig. 13 Reference example It is process sectional drawing which shows the latter half part.
FIG. 14 shows a semiconductor device. Reference example Yet another Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 15 shows a semiconductor device. Reference example Yet another Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 16 shows a semiconductor device. Reference example Yet another Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 17 shows a semiconductor device. Reference example Yet another Example (A) is sectional drawing seen from the side surface, (B) is sectional drawing seen from the upper surface side in the AA 'position of (A).
FIG. 18 is a circuit diagram showing a part of a semiconductor device to which the present invention is applied;
[Explanation of symbols]
1 First interlayer insulating layer
1a, 17a, 19a, 31a, 65 Silicon oxide film
1b, 17b, 19b, 31b, 49 Silicon nitride film
3,9 Lower electrode part
5 First metal wiring layer
7, 11, 25, 61 Barrier metal layer
13,53 Lower electrode
15,55 capacitive insulating film
17 Second interlayer insulating film
19 Third interlayer insulating film
21, 57 Upper electrode
23 Upper electrode part
27 Second metal wiring layer and via
29 Cap Layer
33 Upper electrode groove
35 Second metal wiring groove
37 Opening for upper electrode
39 Beer Hall
41 MIM capacitor
43 Power line
45 Grand Line
47 Lower layer wiring
51, 67, 69 opening
51a MIM capacitor groove
51b MIM Capacitor Opening
63 Aluminum film
71 Via

Claims

A manufacturing method of a semiconductor device including a MIM capacitor element having a lower electrode made of a metal material and an upper electrode formed on the lower electrode via a capacitive insulating film includes the following steps (A) to (D): A method of manufacturing a semiconductor device.
(A) A lower electrode forming step of forming a lower electrode having a convex portion or a concave portion on the upper surface on the first interlayer insulating layer;
(B) a capacitor insulating film forming step of forming a capacitor insulating film made of a silicon nitride film on the surface of the lower electrode;
(C) An upper interlayer insulating layer that forms an upper interlayer insulating layer made of a laminated film including a silicon oxide film having an etching selectivity with respect to the silicon nitride film as a lowermost layer on the capacitor insulating film and the first interlayer insulating layer Forming process,
(D) After selectively removing the upper interlayer insulating layer on the capacitive insulating film using the capacitive insulating film as an etching stopper layer , a metal material is embedded in the removed portion, and the capacitive insulating film is formed on the lower electrode. Forming an upper electrode through the upper electrode;

In the upper electrode forming step (D), the upper interlayer insulating layer on the capacitive insulating film is selectively removed by a damascene method using the capacitive insulating film as an etching stopper layer, and then a metal material is embedded in the removed portion. the method of manufacturing a semiconductor device according to claim 1, forming the upper electrode in.

In the upper interlayer insulating layer forming step (C), a second interlayer insulating layer of a laminated film composed of a silicon oxide film and a silicon nitride film is formed on the capacitor insulating film and the first interlayer insulating layer in order from the lower layer side. further lower layer side from the silicon oxide in order film thereon, forming a third interlayer insulating layer of a multilayer film made of a silicon nitride film forming the upper interlayer insulating layer,
The upper electrode forming step (D) is by a dual damascene method, after selectively removing the third interlayer insulating So及 beauty the second interlayer insulating layer on the capacitor insulating film, a metallic material to the removed portion embedded method for producing a MIM capacitor element according to claim 1 to form the upper electrode through the capacitor insulating film on the lower electrode.

A semiconductor device comprising a MIM capacitor element having a lower electrode made of a metal material and an upper electrode formed on the lower electrode through a capacitive insulating film,
A MIM capacitor having an upper electrode and a lower electrode formed by the method for manufacturing a semiconductor device according to claim 1,
The lower electrode and the upper electrode of the MIM capacitor element have a protruding portion formed on one electrode projecting to the other electrode side, and a concave portion formed on the other electrode corresponding to the protruding portion, The convex portion is disposed in the concave portion via a capacitive insulating film,
The lower electrode is formed on the first interlayer insulating film;
The capacitive insulating film is made of a silicon nitride film,
The upper electrode is formed on a part of the upper interlayer insulating layer formed on the capacitor insulating film, which is a laminated film including a silicon oxide film having an etching selectivity ratio with respect to the silicon nitride film as a lowermost layer. A semiconductor device which is formed of an embedded metal material.