JP4335846B2 - Game machine - Google Patents
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Description
本発明は、遊技機全体を制御する主制御装置の起動を指示する起動指示信号を入力した場合、主制御装置に出力する遊技機用不正防止回路を備えた遊技機に関するものである。 The present invention is, if you enter a start instruction signal instructing the start of the main control unit for controlling the whole gaming machine, it relates to a gaming machine having a fraud prevention circuit to that Yu TECHNICAL generator output to the main controller.
従来、遊技機の一種であるパチンコ機は、その機内に不正基板（ぶら下げ基板とも言われる。）が取り付けられて、不正行為が行われる場合があった。具体的には、パチンコ機に設けられた大当り抽選用乱数を更新する手段と同等の働きをする手段を不正基板内に設け、その手段の更新値をパチンコ機の電源投入に合わせてリセット（０クリア）することにより、大当りの発生タイミングを把握する。そして、大当り発生タイミングに合わせて、不正基板にて入賞信号を作成し、該入賞信号を主制御基板のメインＣＰＵに出力し、不正に大当りを発生させていた。その結果、遊技店では、不正行為を行った遊技者に大当りを付与することになり、不利益を得る虞があった。 Conventionally, pachinko machines, which are a type of gaming machine, sometimes have a fraudulent act with a fraudulent board (also called a hanging board) attached in the machine. Specifically, a means for performing the same function as the means for updating the jackpot lottery random number provided in the pachinko machine is provided in the illegal board, and the updated value of the means is reset (0) when the power of the pachinko machine is turned on. By clearing it, the timing of the big hit is grasped. Then, in accordance with the big hit occurrence timing, a winning signal is created on the illegal board, and the winning signal is output to the main CPU on the main control board, and the big hit is generated illegally. As a result, in the game store, a big hit is given to a player who has performed an illegal act, and there is a possibility that a disadvantage may be obtained.
そこで、このような不正行為の対策として、大当りの発生タイミングの把握を困難にしたパチンコ機が提案された（例えば、特許文献１参照）。特許文献１に記載されたパチンコ機は、大当り抽選用乱数を更新する手段によって大当り抽選用乱数が１回り更新されるごとに、大当り抽選用乱数を更新するときの初期値（即ち、大当り抽選用乱数の更新を開始する初期値）を変更するようにした。これにより、大当りの発生タイミングの把握を困難にして、不正行為を防止していた。
ところで、パチンコ機は、電源投入がなされると、電源基板からリセット信号が主制御基板のメインＣＰＵに出力され、該リセット信号の入力を契機に制御を開始（即ち、起動）するようになっている。このとき、メインＣＰＵは、記憶手段（ＲＡＭ）の記憶内容を初期化して制御を開始させることから、リセット信号入力後、１回り目の大当り抽選用乱数の初期値は必ず「０（零）」が設定される。このため、不正基板から前記リセット信号と同様の機能（役割）を果たす類似のリセット信号が出力された場合、大当り抽選用乱数の初期値には必ず「０」が設定されるので、大当りの発生タイミングが把握されてしまう。 By the way, when the power is turned on, a reset signal is output from the power supply board to the main CPU of the main control board, and the pachinko machine starts control (that is, starts) when the reset signal is input. Yes. At this time, since the main CPU initializes the storage contents of the storage means (RAM) and starts control, the initial value of the first big hit lottery random number is always “0 (zero)” after the reset signal is input. Is set. For this reason, when a similar reset signal that performs the same function (role) as the reset signal is output from the illegal board, the initial value of the big hit lottery random number is always set to “0”, so that the big hit is generated The timing is grasped.
この発明は、このような従来技術に存在する問題点に着目してなされたものであり、その目的は、制御装置の起動タイミングをランダムに変更して、大当りの発生タイミングの把握を困難にする遊技機用不正防止回路を備えた遊技機を提供することにある。 The present invention has been made paying attention to such problems existing in the prior art, and its purpose is to make it difficult to grasp the occurrence timing of a big hit by randomly changing the start timing of the control device. It is to provide a gaming machine having a fraud prevention circuit that Yu technique machine.
上記目的を達成するために、請求項１に記載の発明は、起動を指示する起動指示信号の入力を契機に起動し、起動してから大当り判定用乱数の値を所定の周期毎に更新し、始動入賞手段への遊技球の入賞を契機に取得した大当り判定用乱数の値を用いて大当りか否かを判定する大当り判定を行うメイン制御装置と、前記メイン制御装置を有し、遊技機全体を制御する主制御基板と、前記主制御基板が出力した制御信号に基づき演出実行手段を制御するサブ制御基板と、電源投入時に前記主制御基板及び前記サブ制御基板に電源を供給する電源基板を備え、前記大当り判定の判定結果が肯定である場合に大当り遊技状態を付与する遊技機において、前記電源基板は、前記主制御基板及び前記サブ制御基板に電源を供給する場合に、前記起動指示信号を出力する起動指示信号出力手段を備え、前記メイン制御装置は、不正防止回路を介して起動指示信号を入力するようになっており、前記起動指示信号は、その信号レベルとして第１状態及び第２状態を示す２値信号であり、前記メイン制御装置は、入力した起動指示信号の信号レベルが、第１状態である場合には、その動作が規制される一方、第１状態から第２状態に遷移した場合には、起動するように構成されており、前記不正防止回路は、電源投入から前記不正防止回路に起動指示信号が入力されるまでの間に複数回出力することができる程度の周期を有する内部クロック信号を生成して出力する第１信号生成手段と、前記第１信号生成手段により出力された内部クロック信号の周期毎にカウンタ値を予め定めた範囲内で更新する更新手段と、入力した前記起動指示信号の信号レベルが異なる状態に遷移した場合に前記カウンタ値を取得する取得手段と、大当り判定用乱数の更新周期とは異なる所定の周期毎に更新用クロック信号を生成して出力する第２信号生成手段と、前記取得手段が前記カウンタ値を取得した後から前記第２信号生成手段により出力された更新用クロック信号の周期毎に判定値を更新する更新手段と、前記取得手段が取得したカウンタ値と前記計測手段が更新している判定値が一致したときに、前記メイン制御装置に出力する前記起動指示信号の信号レベルを異なる状態に遷移させることを指示するタイミング指示手段と、前記タイミング指示手段の指示に従って、前記メイン制御装置に出力する起動指示信号の信号レベルを異なる状態に遷移させる遷移手段とを備えたことを要旨とする。
In order to achieve the above object, the invention described in
請求項２に記載の発明は、請求項１に記載の発明において、前記主制御基板は、前記不正防止回路を備え、当該主制御基板は、取り外し不可能なケースカバーに収容されていることを要旨とする。 According to a second aspect of the present invention, in the first aspect of the invention, the main control board includes the fraud prevention circuit, and the main control board is accommodated in a non-removable case cover. The gist.
請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記第１信号生成手段が出力する内部クロック信号の周期と、前記第２信号生成手段が出力する更新用クロック信号の周期は、異なることを要旨とする。 According to a third aspect of the present invention, in the first or second aspect of the present invention, the cycle of the internal clock signal output from the first signal generating unit and the update clock output from the second signal generating unit. The gist is that the periods of the signals are different .
請求項４に記載の発明は、請求項１〜請求項３のうちいずれか一項に記載の発明において、前記主制御基板は、前記起動指示信号出力手段から入力した起動指示信号を前記不正防止回路に中継する中継手段を備え、前記サブ制御基板は、前記主制御基板のメイン制御装置から出力される制御信号に基づき、演出実行手段を制御するサブ制御装置を備え、前記サブ制御装置は、入力した起動指示信号の信号レベルが、第１状態である場合には、その動作が規制される一方、第１状態から第２状態に遷移した場合には、起動するように構成されており、前記起動指示信号出力手段は、前記起動指示信号の信号レベルを第２状態から第１状態に遷移させたとき、予め決められた第１の出力時間経過後、前記起動指示信号の信号レベルを第１状態から第２状態に遷移させるように構成されており、前記中継手段は、前記起動指示信号出力手段から入力した起動指示信号の信号レベルが第２状態から第１状態に遷移した場合、前記不正防止回路に出力する起動指示信号の信号レベルを第２状態から第１状態に遷移させ、当該不正防止回路に出力する起動指示信号の信号レベルを第１状態に遷移させたときから前記第１の出力時間よりも長く設定された第２の出力時間経過後、前記不正防止回路に出力する起動指示信号の信号レベルを第１状態から第２状態に遷移させるように構成されていることを要旨とする。 According to a fourth aspect of the present invention, in the invention according to any one of the first to third aspects, the main control board receives the activation instruction signal input from the activation instruction signal output means as the anti-fraud. Relay means for relaying to the circuit, the sub control board comprises a sub control device for controlling the effect execution means based on a control signal output from the main control device of the main control board, the sub control device, When the signal level of the input activation instruction signal is in the first state, the operation is restricted, and when the transition is made from the first state to the second state, the operation is restricted. The activation instruction signal output means changes the signal level of the activation instruction signal after a predetermined first output time when the signal level of the activation instruction signal is changed from the second state to the first state. From 1 state When the signal level of the activation instruction signal input from the activation instruction signal output means transitions from the second state to the first state, the relay means is configured to make transition to the two states. From the first output time from when the signal level of the start instruction signal to be output is changed from the second state to the first state and the signal level of the start instruction signal to be output to the fraud prevention circuit is changed to the first state. The gist of the invention is that the signal level of the activation instruction signal output to the fraud prevention circuit is shifted from the first state to the second state after the elapse of the second output time set to be longer .
本発明によれば、制御装置の起動タイミングをランダムに変更して、大当りの発生タイミングの把握を困難にすることができる。 According to the present invention, it is possible to make it difficult to grasp the occurrence timing of a big hit by randomly changing the start timing of the control device.
以下、本発明をその一種であるパチンコ遊技機（以下、「パチンコ機」と示す）に具体化した第一実施形態を図１〜図５に基づき説明する。
図１には、パチンコ機１０の機表側が略示されており、機体の外郭をなす外枠１１の開口前面側には、各種の遊技用構成部材をセットする縦長方形の中枠１２が開閉及び着脱自在に組み付けられている。また、中枠１２の前面側には、機内部に配置された遊技盤１３を透視保護するためのガラス枠を備えた前枠１４と上球皿１５が共に横開き状態で開閉可能に組み付けられている。また、前枠１４の前面側及び遊技盤１３の遊技領域１３ａには、点灯（点滅）又は消灯し、発光装飾に基づく発光演出を行う装飾ランプ４０が設けられている。また、上球皿１５の前面側には、各種音声（効果音）を出力し、音声出力に基づく音声演出を行うスピーカ４１が設けられている。中枠１２の下部には、下球皿１６及び発射装置１７が装着されている。
Hereinafter, a first embodiment in which the present invention is embodied in a pachinko gaming machine (hereinafter referred to as a “pachinko machine”) that is a kind of the present invention will be described with reference to FIGS.
In FIG. 1, the front side of the
遊技盤１３の遊技領域１３ａの略中央には、液晶ディスプレイ型の可変表示器Ｈを備えた表示装置１８が配設されている。表示装置１８の可変表示器Ｈでは、変動画像（又は画像表示）に基づく遊技演出（表示演出）が行われるようになっている。そして、表示装置１８の可変表示器Ｈでは、複数種類の図柄を複数列で変動させて表示する図柄組み合わせゲーム（図柄変動ゲーム）が行われるようになっている。本実施形態では、図柄組み合わせゲームで３列の図柄による組み合わせを導出し、該組み合わせを形成する各列の図柄の種類を１〜８の８種類としている。
A
そして、遊技者は、図柄組み合わせゲームにおいて最終的に表示された図柄組み合わせから大当り又ははずれを認識できる。可変表示器Ｈに表示された全列の図柄が同一種類の場合には、その図柄組み合わせ（［２２２］［７７７］など）から大当りを認識できる。この大当りを認識できる図柄組み合わせが大当りの図柄組み合わせとなる。大当りの図柄組み合わせが表示されると、遊技者には、大当り遊技状態が付与される。一方、表示装置１８の可変表示器Ｈに表示された全列の図柄が同一種類でない場合には、その図柄組み合わせ（［１２３］［１２２］［７６７］など）からはずれを認識できる。このはずれを認識できる図柄組み合わせがはずれの図柄組み合わせとなる。
Then, the player can recognize a big hit or loss from the symbol combination finally displayed in the symbol combination game. When all the symbols displayed on the variable display H are of the same type, the big hit can be recognized from the symbol combination ([222] [777], etc.). The symbol combination that can recognize the jackpot is a jackpot symbol combination. When the jackpot symbol combination is displayed, the player is given a jackpot gaming state. On the other hand, when the symbols of all the columns displayed on the variable display H of the
また、表示装置１８の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う開閉羽根を備えた始動入賞手段としての始動入賞口１９が配設されている。始動入賞口１９の奥方には、入賞した遊技球を検知する入賞検知センサＳＥ（図２に示す）が設けられている。始動入賞口１９は、遊技球の入賞検知を契機に、図柄組み合わせゲームの始動条件を付与し得る。また、始動入賞口１９の下方には、図示しないアクチュエータ（ソレノイド、モータなど）の作動により開閉動作を行う大入賞口扉を備えた大入賞口２０が配設されている。そして、大当り遊技状態が付与されると、大入賞口扉の開動作によって大入賞口２０が開放されて遊技球が入賞可能となるため、遊技者は、多数の賞球が獲得できるチャンスを得ることができる。
A
次に、パチンコ機１０の制御構成を図２に基づき説明する。
パチンコ機１０の機裏側には、遊技場の電源（例えば、ＡＣ２４Ｖ）を、パチンコ機１０を構成する各種構成部材に供給する電源基板２１が装着されている。また、パチンコ機１０の機裏側には、パチンコ機１０全体を制御する主制御基板２２が装着されている。主制御基板２２は、パチンコ機１０全体を制御するための各種処理を実行し、該処理結果に応じて遊技を制御するための各種の制御信号（制御コマンド）を演算処理し、該制御信号（制御コマンド）を出力する。また、機裏側には、サブ制御基板２３が装着されている。サブ制御基板２３は、主制御基板２２が出力した制御信号（制御コマンド）に基づき、表示装置１８の可変表示器Ｈの表示態様（図柄、背景、文字などの表示画像）、装飾ランプ４０の発光態様（点灯（点滅）／消灯のタイミングなど）、及びスピーカ４１の音声出力態様（音声出力のタイミングなど）とを制御する。なお、主制御基板２２は、主制御基板２２に不正基板を装着できないようにするために、ケースカバーに収容されて機裏側に装着されている。
Next, the control configuration of the
On the back side of the
以下、電源基板２１、主制御基板２２、サブ制御基板２３の具体的な構成を説明する。
電源基板２１には、遊技場の電源をパチンコ機１０への供給電圧として電源電圧Ｖ１（例えば、ＤＣ３０Ｖ）に変換処理する電源回路２４が設けられている。電源回路２４には、主制御基板２２及びサブ制御基板２３が接続されている。そして、電源回路２４は、変換処理された後の電源電圧Ｖ１を主制御基板２２及びサブ制御基板２３に対応する供給すべき所定の電源電圧Ｖ２，Ｖ３にさらに変換処理し、変換後の電源電圧Ｖ２，Ｖ３を主制御基板２２及びサブ制御基板２３に供給するようになっている。
Hereinafter, specific configurations of the
The
また、電源基板２１には、電源断監視回路２５が設けられており、電源断監視回路２５が電源回路２４に接続されている。電源断監視回路２５は、電源回路２４から供給される電源電圧Ｖ１の電圧値を監視するようになっている。すなわち、電源断監視回路２５は、電源電圧Ｖ１が所定の電圧Ｖ（例えば、ＤＣ２０Ｖ）に降下したか否かを判定している。なお、この電圧Ｖは、遊技に支障をきたすことなくパチンコ機１０を動作させるために最低限必要な電圧とされる。ここで、電源電圧Ｖ１が電圧Ｖに降下するのは、例えば、電源断（電源ＯＦＦ）時や停電時の場合である。この場合、パチンコ機１０に電源が供給されなくなってしまうため、電源電圧Ｖ１から電圧Ｖに降下する。これとは逆に、電源投入（電源ＯＮ）時や復電（復旧電源）時の場合は、パチンコ機１０に電源が供給されるので、電圧が上昇して電源電圧Ｖ１となる。
Further, the
また、電源基板２１には、リセット信号回路２６が設けられており、リセット信号回路２６は電源断監視回路２５に接続されている。電源断監視回路２５は、その判定結果が肯定（即ち、電源電圧Ｖ１≦電圧Ｖ）である場合に、主制御基板２２及びリセット信号回路２６に対して電源電圧Ｖ１が電圧Ｖに降下したことを示す電源断信号Ｓを出力するようになっている。また、リセット信号回路２６は、電源供給の開始時（電源投入時或いは復電時）又は電源断信号Ｓの入力時に、主制御基板２２及びサブ制御基板２３に対してリセット信号Ｒｅを出力し、主制御基板２２及びサブ制御基板２３の動作を規制するようになっている。このリセット信号Ｒｅは、その信号レベルとしてハイレベル状態とローレベル状態を示す２値信号となっている。なお、本実施形態では、リセット信号Ｒｅを入力（出力）する場合には、リセット信号Ｒｅの信号レベルをハイレベル状態にし、リセット信号Ｒｅの入力（出力）を停止する場合には、リセット信号Ｒｅの信号レベルをローレベル状態にすることとしている。また、リセット信号回路２６は、リセット信号Ｒｅのハイレベル状態を一定の時間Ｔ１（例えば、４００ｍｓ〜１８００ｍｓ程度）の間継続した後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。
Further, the
また、電源基板２１は、例えば、電気二重層コンデンサからなるバックアップ用電源（図示略）を備えている。そして、バックアップ用電源は、電源回路２４に接続されており、該電源回路２４から電源電圧が当該バックアップ用電源に供給されるようになっている。また、電源基板２１は、主制御基板２２（ＲＡＭ２２ｃ）に記憶保持され、パチンコ機１０の動作中に適宜書き換えられる各種制御情報（記憶内容）を消去したい場合に操作されるＲＡＭクリアスイッチ３６を備えている。そして、ＲＡＭクリアスイッチ３６には、該ＲＡＭクリアスイッチ３６の操作を受けて、記憶保持された記憶内容の消去（初期化処理）を指示する初期化指示信号を、主制御基板２２に出力するためのＲＡＭクリアスイッチ回路３７が接続されている。本実施形態では、ＲＡＭクリアスイッチ３６は、遊技店の店員のみの操作が許容されるように機裏側に設けられており、該ＲＡＭクリアスイッチ３６を操作すると、ＲＡＭクリアスイッチ回路３７から初期化指示信号が出力されるようになっている。そして、該ＲＡＭクリアスイッチ３６を操作しながら（操作と同時に）電源を投入すると、ＲＡＭクリアスイッチ回路３７から初期化指示信号が出力されて、初期化処理が実行されるようになっている。従って、本実施形態のＲＡＭクリアスイッチ３６とＲＡＭクリアスイッチ回路３７は、遊技機の電源投入時に初期化処理の実行を指示する初期化指示手段となる。
The
次に、主制御基板２２の構成を説明する。
主制御基板２２には、メインＣＰＵ２２ａと、ＲＯＭ２２ｂと、ＲＡＭ２２ｃとが設けられている。メインＣＰＵ２２ａには、ＲＯＭ２２ｂと、ＲＡＭ２２ｃと、入賞検知センサＳＥが接続されている。メインＣＰＵ２２ａは、起動後、大当り判定に使用する大当り判定用乱数などの各種乱数の値を所定の周期（例えば、２ｍｓ）毎に順次更新し、更新後の値をＲＡＭ２２ｃの設定領域に設定して更新前の値を書き換えている。ＲＯＭ２２ｂには、パチンコ機１０を制御するための各種制御プログラム（メイン制御プログラム、割込み処理プログラム、電源断処理プログラムなど）や、複数種類の変動パターンなどが記憶されている。ＲＡＭ２２ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（大当り判定用乱数の値など）が記憶（設定）されるようになっている。なお、本実施形態のメインＣＰＵ２２ａには、外部クロック信号を生成し、出力する外部発振回路７０が接続されており、当該外部発振回路７０が出力する外部クロック信号の周期に基づき、各種乱数を更新するようになっている。
Next, the configuration of the
The
前記変動パターンは、図柄が変動を開始（図柄組み合わせゲームの開始）してから全列の図柄が表示（図柄組み合わせゲームの終了）される迄の間の遊技演出（表示演出、発光演出、音声演出）のベースとなるパターンを示すものである。また、複数種類の変動パターンは、大当り演出用の変動パターンと、はずれ演出用の変動パターンとに分類されている。大当り演出は、図柄組み合わせゲームが、最終的に大当りの図柄組み合わせを表示するように展開される演出である。はずれ演出は、図柄組み合わせゲームが、最終的にはずれの図柄組み合わせを表示するように展開される演出である。 The variation pattern is a game effect (display effect, light emission effect, sound effect) from when the symbol starts to change (start of the symbol combination game) to when all the symbols are displayed (the symbol combination game ends). ) Is a base pattern. Further, the plurality of types of variation patterns are classified into variation patterns for a big hit effect and variation patterns for a loss effect. The jackpot effect is an effect that the symbol combination game is developed so as to finally display the symbol combination of the jackpot. The outlier effect is an effect in which the symbol combination game is finally developed so as to display a symbol pattern combination that is out of place.
また、前記大当り判定用乱数は、予め定められた数値範囲内（例えば、「０」〜「６３０」の全６３１通りの整数）の数値を取り得るように、メインＣＰＵ２２ａが所定の周期毎（２ｍｓ毎）に数値を１加算して更新するようになっている。そして、メインＣＰＵ２２ａは、更新後の値を大当り判定用乱数の値としてＲＡＭ２２ｃに記憶し、既に記憶されている大当り判定用乱数の値を書き換えることで大当り判定用乱数の値を順次更新するようになっている。より詳しく言えば、メインＣＰＵ２２ａは、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「６２９」→「６３０」というように数値を１加算して更新するようになっている。そして、メインＣＰＵ２２ａは、大当り判定用乱数の値として更新された数値が最後に更新される数値（終期値）である「６３０（最大値）」に達すると、再び「０」〜「６３０」までの数値を１加算して更新するようになっている。即ち、本実施形態のパチンコ機１０では、大当り判定用乱数の値を「０」〜「６３０」に更新するまでを大当り判定用乱数の１周期として大当り判定用乱数の値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行するようになっている。
In addition, the
ＲＡＭ２２ｃは、電源基板２１のバックアップ用電源が接続されており、電源電圧Ｖ１（電源）の遮断時（電圧Ｖへの降下時）において、バックアップ用電源から供給された電源電圧ＶＢ（例えば、ＤＣ５Ｖ）に基づき各種制御情報を記憶保持可能に構成されている。これにより、電源遮断時における遊技状態（遊技内容）をバックアップすることが可能となる。
The RAM 22c is connected to the backup power supply of the
また、主制御基板２２には、リセット入力回路（遅延手段）２２ｄが設けられている。リセット入力回路２２ｄは、電源基板２１のリセット信号回路２６に接続されており、該リセット信号回路２６が出力したリセット信号Ｒｅを入力するようになっている。そして、リセット入力回路２２ｄは、入力したリセット信号ＲｅをメインＣＰＵ２２ａ側に出力するようになっている。このとき、リセット入力回路２２ｄは、リセット信号回路２６からのリセット信号Ｒｅの入力状態がハイレベル状態を継続する時間Ｔ１に、予め定めた遅延時間Ｔ２（一定の時間）を加えた時間Ｔ１＋Ｔ２の間、メインＣＰＵ２２ａに対するリセット信号Ｒｅの出力状態をハイレベル状態とするようになっている。そして、リセット入力回路２２ｄは、時間Ｔ１＋Ｔ２の経過後、リセット信号Ｒｅの出力状態をハイレベル状態からローレベル状態に遷移させるようになっている。なお、このリセット信号Ｒｅがハイレベル状態からローレベル状態に遷移すると、メインＣＰＵ２２ａは、起動を開始するようになっている。即ち、メインＣＰＵ２２ａは、リセット信号の信号レベルがハイレベル状態となっている間、動作（制御処理）の実行が規制されるようになっている。従って、本実施形態では、リセット信号Ｒｅが起動指示信号となる。
The
次に、主制御基板２２のメインＣＰＵ２２ａが実行する各種処理について説明する。
まず、電源断処理プログラムに基づく処理について説明する。主制御基板２２（メインＣＰＵ２２ａ）は、電源断監視回路２５から電源断信号Ｓを入力すると、電源断処理プログラムに基づき、バックアップ処理を実行する。即ち、メインＣＰＵ２２ａは、電源断信号Ｓの入力を契機に電源断処理プログラムを実行し、電源断信号Ｓを入力していない場合には電源断処理プログラムを実行しない（バックアップ処理を実行しない）。バックアップ処理にてメインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持されている大当り判定用乱数の値などの各種制御情報に加えて、新たにレジスタ５５及びスタックポインタなどの制御情報をＲＡＭ２２ｃに記憶保持させる。また、メインＣＰＵ２２ａは、ＲＡＭ２２ｃにバックアップフラグ（電源投入時にＲＡＭ２２ｃに記憶保持されている制御情報が正しいか否かを判定するためのフラグ）を設定する。その後、メインＣＰＵ２２ａは、ＲＡＭ２２ｃへのアクセスを禁止し、リセット入力回路２２ｄ（リセット信号回路２６）から出力されたリセット信号Ｒｅが入力される（ハイレベル状態になる）まで待機する。そして、リセット信号Ｒｅを入力すると、メインＣＰＵ２２ａの動作は規制される。
Next, various processes executed by the
First, processing based on the power-off processing program will be described. The main control board 22 (
次に、メイン制御プログラムに基づく処理について説明する。
主制御基板２２のリセット入力回路２２ｄは、電源供給の開始に伴いリセット信号回路２６から出力されたリセット信号Ｒｅを入力すると、メインＣＰＵ２２ａに対して所定の規制時間の間、リセット信号Ｒｅを継続出力する（ハイレベル状態に維持する）。そして、リセット入力回路２２ｄからのリセット信号Ｒｅの出力が停止され（ローレベル状態に遷移され）、メインＣＰＵ２２ａへのリセット信号Ｒｅの入力が停止すると（ローレベル状態に遷移すると）、メインＣＰＵ２２ａは起動し、メイン制御プログラム（図３参照）を実行する。
Next, processing based on the main control program will be described.
When the reset signal Re output from the
メインＣＰＵ２２ａは、メイン制御プログラムに基づき、遊技中、所定周期（本実施形態では２ｍｓ）毎に実行する割込み処理プログラムの割込みを禁止に設定し、該割込み処理プログラムの実行を待機状態とする（ステップＭ１）。そして、メインＣＰＵ２２ａは、レジスタ、ポートなどの各種デバイスの初期設定を行う（ステップＭ２）。続いて、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された各種制御情報（大当り判定用乱数の値、バックアップフラグなど）の消去を指示する初期化指示信号を入力したか否かを判定する（ステップＭ３）。そして、この判定結果が肯定の場合、即ち、初期化指示信号を入力していた場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された各種制御情報を消去（クリア）する（ステップＭ４）。
Based on the main control program, the
次に、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに対して遊技を開始させるための各種初期値を設定することにより、ＲＡＭ２２ｃを初期化する（ステップＭ５）。このステップＭ５の処理により、大当り判定用乱数の値には、初期値として「０（零）」が設定されることとなる。続いて、メインＣＰＵ２２ａは、スタックポインタを初期設定する（ステップＭ６）。従って、本実施形態のステップＭ４〜ステップＭ６の処理は初期化処理となる。そして、メインＣＰＵ２２ａは、ＲＡＭ２２ｃを初期化したことに基づく各種制御信号（初期化信号）をサブ制御基板２３に対して出力する（ステップＭ７）。ステップＭ７の処理では、例えば、サブ制御基板２３に対して初期図柄を表示させるための制御コマンド（制御信号）が出力される。
Next, the
次に、メインＣＰＵ２２ａは、割込み処理プログラムの実行周期（本実施形態では、２ｍｓ）を設定する（ステップＭ８）。そして、メインＣＰＵ２２ａは、前記ステップＭ１で禁止した割込み処理プログラムの割込みを許可に設定する（ステップＭ９）。続いて、メインＣＰＵ２２ａは、大当りに直接関与しない乱数（例えば、変動パターンを決定する際に使用する変動パターン振分乱数など）の更新処理を実行し（ステップＭ１０）、前記ステップＭ９に移行する。以降、メインＣＰＵ２２ａは、割込み処理プログラムの割込みが発生するまでステップＭ９とステップＭ１０の処理を繰り返し実行する。その後、割込み処理プログラムの割込みが発生すると、メインＣＰＵ２２ａは、メイン制御プログラムから割込み処理プログラムに移行し、該割込み処理プログラムに基づきパチンコ機１０の遊技を制御する。
Next, the
一方、ステップＭ３の判定結果が否定、即ち、初期化指示信号を入力していない場合、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持された制御情報（記憶内容）があるか否か、また記憶保持された制御情報がある場合には記憶保持された制御情報に異常があるか否かを判定する（ステップＭ１１）。このとき、メインＣＰＵ２２ａは、電源断時に実行される電源断処理プログラムにおいてＲＡＭ２２ｃに設定されたバックアップフラグ（バックアップ実行情報）を確認することで、ＲＡＭ２２ｃに記憶保持された制御情報が正常な情報であるか否か判定する。そして、その判定結果が肯定、即ち、ＲＡＭ２２ｃに記憶保持された制御情報に異常がある場合、メインＣＰＵ２２ａはステップＭ４に移行してＲＡＭ２２ｃを初期化する。これ以降、メインＣＰＵ２２ａは、ステップＭ５〜ステップＭ１０の処理を実行する。従って、ＲＡＭ２２ｃに記憶保持された制御情報が異常である場合、ＲＡＭ２２ｃは初期値が設定されて、初期化されることとなる。
On the other hand, when the determination result of step M3 is negative, that is, when the initialization instruction signal is not input, the
なお、ステップＭ１１の判定結果が肯定となる場合としては、電源断時に電源断処理プログラムを実行したものの、バックアップ処理が正常に行われなかった場合やバックアップ処理後にノイズ等によって、記憶内容に異常が発生した場合がある。なお、このような場合にはバックアップフラグが異常（異常値）を示すことになる。また、電源が遮断されていない時（電源断信号Ｓを入力せず）に、メインＣＰＵ２２ａがリセット信号Ｒｅを入力し、メイン制御プログラムを最初（ステップＭ１）から実行した場合（即ち、メインＣＰＵ２２ａが再起動した場合）がある。なお、この場合にはバックアップ処理を実行していないことから、バックアップフラグは設定されない。メインＣＰＵ２２ａが再起動する要因としては、電源基板２１のリセット信号回路２６の誤動作か、又はリセット信号Ｒｅと同様の機能（役割）を果たす類似の信号（以下、この信号を「不正リセット信号Ｒｅ１」と示す）が不正に取り付けられた不正基板から出力されたことが考えられる。従って、本実施形態では、不正リセット信号Ｒｅ１は、起動指示信号となる。
If the determination result in step M11 is affirmative, the power-off process program is executed at the time of power-off, but the stored contents are abnormal due to noise or the like after the backup process is not performed normally or after the backup process. May have occurred. In such a case, the backup flag indicates an abnormality (abnormal value). When the
メイン制御プログラムの説明に戻り、ステップＭ１１の判定結果が否定、即ち、ＲＡＭ２２ｃに記憶保持された制御情報が正常である場合、メインＣＰＵ２２ａは制御情報として記憶保持されているスタックポインタを復帰設定する（ステップＭ１２）。また、メインＣＰＵ２２ａは、ＲＡＭ２２ｃに記憶保持されているバックアップフラグをクリアする（ステップＭ１３）。そして、メインＣＰＵ２２ａは、割込み処理プログラムの戻り番地としてＲＡＭ２２ｃに記憶保持されている制御情報に基づき電源断前の戻り番地を設定し、該戻り番地から割込み処理プログラムに基づきパチンコ機１０の遊技を制御する（ステップＭ１４）。
Returning to the description of the main control program, if the determination result in step M11 is negative, that is, if the control information stored and held in the RAM 22c is normal, the
ここで、メインＣＰＵ２２ａは、ステップＭ５の処理を実行し、大当り判定用乱数の値として初期値「０」をＲＡＭ２２ｃに設定した場合、起動後に割込み処理プログラムを実行すると、大当り判定用乱数の更新を初期値「０」から開始する。一方、メインＣＰＵ２２ａは、メイン制御プログラムのステップＭ１１を否定判定し、ステップＭ１２〜Ｍ１４の処理を実行した場合、起動後に割込み処理プログラムを実行すると、大当り判定用乱数の更新をバックアップ（記憶保持）されていた値から開始する。例えば、大当り判定用乱数の値として「５」がバックアップされていた場合には、「５」の値から更新を開始する。
Here, when the
次に割込み処理プログラムついて説明する。
メインＣＰＵ２２ａは、割込み処理プログラムに基づき、大当り判定用乱数の更新、大当り判定、最終的に表示させる最終停止図柄の決定、及び変動パターンの決定などの各種処理を実行するようになっている。例えば、メインＣＰＵ２２ａは、入賞検知センサＳＥからの遊技球が入賞検知されたことを示す入賞検知信号を入力すると、そのタイミングでＲＡＭ２２ｃに記憶されている大当り判定用乱数の値を取得する。そして、メインＣＰＵ２２ａは、図柄組み合わせゲームを開始する際、遊技球の入賞検知時に取得した大当り判定用乱数の値がＲＯＭ２２ｂに記憶されている所定の大当り判定値（例えば、「７」と「５１１」）と一致するか否かを判定することにより、大当り判定を行う。なお、メインＣＰＵ２２ａは、大当り判定の判定結果が肯定（一致）の場合に大当り遊技状態を付与するようになっている。また、大当り判定用乱数の数値が「０」〜「６３０」（全６３１通り）であるので、前記大当り値を「７」と「５１１」に定めた場合、パチンコ機１０の大当り確率は、３１５．５分の１（＝６３１分の２）となる。
Next, the interrupt processing program will be described.
Based on the interrupt processing program, the
そして、大当り判定の判定結果が肯定の場合（大当りの場合）、メインＣＰＵ２２ａは、全列が同一種類となるように最終停止図柄を決定すると共に、大当り演出用の変動パターンの中から変動パターンを決定する。一方、大当り判定の判定結果が否定の場合（はずれの場合）、メインＣＰＵ２２ａは、全列の図柄が同一種類とならないように最終停止図柄を決定すると共に、はずれ演出用の変動パターンの中から変動パターンを決定する。
If the determination result of the jackpot determination is affirmative (in the case of a jackpot), the
変動パターン及び最終停止図柄を決定したメインＣＰＵ２２ａは、サブ制御基板２３（サブＣＰＵ２３ａ）に対し、所定の制御コマンドを所定のタイミングで出力する。具体的に言えば、メインＣＰＵ２２ａは、変動パターンを指定すると共に図柄変動の開始を指示する変動パターン指定コマンドを最初に出力する。次に、メインＣＰＵ２２ａは、各列毎の最終停止図柄を指定するための図柄指定コマンドを出力する。その後に、メインＣＰＵ２２ａは、前記指定した変動パターンに定められている変動時間に基づいて変動停止を指示し、図柄組み合わせゲームを終了するための全図柄停止コマンドを出力する。
The
以上のことから、本実施形態において、メインＣＰＵ２２ａは、リセット信号Ｒｅの入力を契機に起動し、起動してから大当り判定用乱数を更新し、遊技球の入賞を契機に大当り判定を行う制御装置となる。
From the above, in the present embodiment, the
次に、サブ制御基板２３の構成を説明する。
サブ制御基板２３には、サブＣＰＵ２３ａと、ＲＯＭ２３ｂと、ＲＡＭ２３ｃとが設けられている。サブＣＰＵ２３ａには、ＲＯＭ２３ｂと、ＲＡＭ２３ｃとが接続されている。ＲＯＭ２３ｂには、遊技演出（表示演出、発光演出、音声演出）を制御するための遊技演出制御プログラムなどが記憶されている。また、ＲＡＭ２３ｃには、パチンコ機１０の動作中に適宜書き換えられる各種の情報（各種制御フラグ、各種タイマの値など）が記憶（設定）されるようになっている。
Next, the configuration of the
The
また、サブ制御基板２３には、リセット入力回路２３ｄが設けられている。このリセット入力回路２３ｄは、電源基板２１のリセット信号回路２６に接続されており、該リセット信号回路２６が出力したリセット信号Ｒｅを入力するようになっている。また、リセット入力回路２３ｄは、サブＣＰＵ２３ａに接続されており、リセット信号Ｒｅを入力すると、該リセット信号Ｒｅを予め定めた時間Ｔ１の間、サブＣＰＵ２３ａに継続出力するようになっている。サブＣＰＵ２３ａは、リセット信号Ｒｅの信号レベルがハイレベル状態となっている間、動作（制御処理）の実行が規制され、信号レベルがローレベル状態になると、起動を開始する。本実施形態では、リセット入力回路２３ｄにおけるリセット信号Ｒｅの出力時間Ｔ１が、主制御基板２２のリセット入力回路２２ｄにおけるリセット信号Ｒｅの出力時間（出力時間Ｔ１＋遅延時間Ｔ２）よりも短く設定されている。このため、サブＣＰＵ２３ａは、メインＣＰＵ２２ａよりも早く起動を開始することとなる。そして、サブ制御基板２３のサブＣＰＵ２３ａは、起動を開始すると、初期設定を行う。この初期設定において、サブＣＰＵ２３ａは、ＲＡＭ２３ｃの記憶内容の初期化などの処理を行う。
The
そして、サブＣＰＵ２３ａは、初期設定終了後、通常処理に移行する。この通常処理において、サブＣＰＵ２３ａは、主制御基板２２（メインＣＰＵ２２ａ）から制御コマンドを入力すると、遊技演出制御プログラムに基づき、入力した制御コマンドに応じた制御を行う。具体的には、サブＣＰＵ２３ａは、変動パターン指定コマンドを入力すると、変動パターン指定コマンドにて指定された変動パターンに基づき、図柄組み合わせゲームを開始させるように表示装置１８、装飾ランプ４０及びスピーカ４１を制御する。そして、サブＣＰＵ２３ａは、全図柄停止コマンドを入力すると、入力した図柄指定コマンドで指定された図柄組み合わせを表示装置１８の可変表示器Ｈに表示させるように表示装置１８の可変表示器Ｈの表示内容を制御する。なお、サブＣＰＵ２３ａは、メインＣＰＵ２２ａが起動するよりも早く起動して、通常処理に移行するため、メインＣＰＵ２２ａの起動直後に制御コマンドを入力しても、制御コマンドに応じた処理を確実に実行することができる。
Then, after the initial setting is completed, the
そして、本実施形態のパチンコ機１０では、主制御基板２２のメインＣＰＵ２２ａとリセット入力回路２２ｄとの間に、メインＣＰＵ２２ａの起動（制御の開始）を指示する指示回路Ｉが接続されている。以下、指示回路Ｉについて図４に基づき詳しく説明する。
In the
指示回路Ｉは、主制御基板２２に設けられており、主制御基板２２のリセット入力回路２２ｄに接続されている。そして、指示回路Ｉは、当該リセット入力回路２２ｄからリセット信号Ｒｅが入力されるようになっている。そして、指示回路Ｉには、タイミングジェネレータ５１（Timing Generator）と遅延回路５２が設けられており、当該タイミングジェネレータ５１及び遅延回路５２にリセット入力回路２２ｄからのリセット信号Ｒｅが入力されるようになっている。
The instruction circuit I is provided on the
遅延回路５２は、タイミングジェネレータ５１と接続されている。そして、遅延回路５２は、リセット入力回路２２ｄから入力したリセット信号Ｒｅの信号レベルが異なる状態に遷移した場合、タイミングジェネレータ５１からの指示（信号）を受けた後にメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させる。すなわち、遅延回路５２は、入力したリセット信号Ｒｅを遅延してメインＣＰＵ２２ａ側に出力するようになっている。なお、リセット信号Ｒｅの信号レベルが異なる状態に遷移するとは、ハイレベル状態からローレベル状態へ遷移すること又はローレベル状態からハイレベル状態へ遷移することである。
The
そして、タイミングジェネレータ５１は、指示回路Ｉに設けられた発振回路５３（oscillator）に接続されている。発振回路５３は、内部クロック信号を生成し、当該内部クロック信号を所定の周期毎に出力している。タイミングジェネレータ５１は、この内部クロック信号を入力し、この内部クロック信号に基づき指示回路Ｉにおいて同期を取っている。また、発振回路５３は、指示回路Ｉに設けられた第１カウンタ５４（10bit binary counter１）に接続されており、第１カウンタ５４は、発振回路５３から内部クロック信号を入力する。そして、第１カウンタ５４は、当該内部クロック信号を入力する毎に（内部クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）でカウンタ値を１加算して更新する。すなわち、第１カウンタ５４は、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「１０２２」→「１０２３」というようにカウンタ値を１加算して更新する。そして、第１カウンタ５４は、カウンタ値が最後に更新される数値（終期値）である「１０２３（最大値）」に達すると、再び「０」〜「１０２３」までの数値を１加算して更新する。つまり、本実施形態では、「０」〜「１０２３」までを１周期としてカウンタ値を順次更新し、この１周期の更新処理をパチンコ機１０の動作中、繰り返し実行する。なお、カウンタ値の更新周期（すなわち、内部クロック信号の周期）は、大当り判定用乱数の更新周期（本実施形態では、２ｍｓ）と異なるようになっている。具体的には、カウンタ値の更新周期の方が遙かに早くなっている。
The
また、タイミングジェネレータ５１は、指示回路Ｉに設けられたレジスタ５５（10bit register）と接続されている。レジスタ５５は、カウンタ値を入力可能に第１カウンタ５４に接続されている。そして、タイミングジェネレータ５１は、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移すると、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示（信号）を送るようになっている。このレジスタ５５は、タイミングジェネレータ５１からの当該指示を受けると、第１カウンタ５４のカウンタ値を記憶するようになっている。すなわち、レジスタ５５は、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移したときにおける第１カウンタ５４のカウンタ値を記憶するようになっている。
The
また、タイミングジェネレータ５１は、指示回路Ｉに設けられた第２カウンタ５６（10bit binary counter２）と接続されている。第２カウンタ５６は、指示回路Ｉに設けられた分周回路６０から所定の周期を有する更新用クロック信号を入力するようになっている。そして、第２カウンタ５６は、当該更新用クロック信号を入力する毎に（更新用クロック信号の周期毎に）、予め定められた数値範囲内（例えば、「０」〜「１０２３」の全１０２４通りの整数）で判定値を１加算して更新するようになっている。すなわち、第２カウンタ５６は、更新を開始する際の値（初期値）を最小値である「０」とし、該初期値から順に「０」→「１」→…→「１０２２」→「１０２３」というように判定値を１加算して更新するようになっている。なお、本実施形態では、判定値の更新周期（更新用クロック信号の周期）は、大当り判定用乱数の更新周期（本実施形態では、２ｍｓ）と異なるように設定されている。具体的には、判定値の更新周期（本実施形態では、１ｍｓ）の方が早くなっている。
The
そして、タイミングジェネレータ５１は、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルが異なる状態に遷移すると、第２カウンタ５６に対して、初期値「０」から判定値を更新するように指示（信号）を送るようになっている。すなわち、第２カウンタ５６は、レジスタ５５にカウンタ値が記憶された後から判定値の更新を開始するようになっている。そして、第２カウンタ５６は、判定値を更新する毎に、判定値がカウンタ値と一致するか否か判定し、判定値がカウンタ値と一致すると判定すると、タイミングジェネレータ５１にその旨の通知（信号）を送る。
Then, the
そして、タイミングジェネレータ５１は、第２カウンタ５６から判定値とカウンタ値と一致したとの通知を受け取ると、遅延回路５２に対してメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移するように指示する。これにより、遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移する。
When the
以上のことから、本実施形態の指示回路Ｉは、不正防止回路（遊技機用不正防止回路）となる。また、第１カウンタ５４がカウンタ値を更新する更新手段となる。また、レジスタ５５がカウンタ値を取得する取得手段となる。また、第２カウンタ５６が判定値を更新する計測手段となる。また、遅延回路５２が、リセット信号Ｒｅを出力する出力手段となる。また、発振回路５３が、第１カウンタ５４に内部クロック信号を出力する第１信号生成手段となり、外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する第２信号生成手段となる。また、発振回路５３が、第１カウンタ５４に内部クロック信号を出力する第１発振回路となり、外部発振回路７０が、第２カウンタ５６に外部クロック信号を出力する第２発振回路となる。また、タイミングジェネレータ５１が、遅延回路５２に対してリセット信号Ｒｅの信号レベルを異なる状態に遷移させることを指示するタイミング指示回路となる。
From the above, the instruction circuit I of this embodiment is a fraud prevention circuit (a gaming machine fraud prevention circuit). Further, the
このように、リセット信号Ｒｅの信号レベルが異なる状態に遷移したとき、レジスタ５５に第１カウンタ５４のカウンタ値を記憶させると共に、第２カウンタ５６に判定値を更新させる。タイミングジェネレータ５１は、判定値とカウンタ値が一致したとき、遅延回路５２にリセット信号Ｒｅの信号レベルを異なる状態に遷移させるように指示する。このため、リセット信号Ｒｅの信号レベルが異なる状態に遷移したときにおけるカウンタ値によってリセット信号Ｒｅの遅延時間が左右される。
Thus, when the signal level of the reset signal Re transits to a different state, the
そして、第１カウンタ５４は、指示回路Ｉ、すなわち、主制御基板２２に電源が供給されてから、カウンタ値を更新し続ける。このため、リセット信号Ｒｅの信号レベルが異なる状態に遷移したときのカウンタ値は、リセット信号Ｒｅの信号レベルが異なる状態に遷移するときが一定でないので、結果的に乱数となり、リセット信号Ｒｅの遅延時間が一定でなくなる。すなわち、指示回路Ｉに入力されたリセット信号Ｒｅの信号レベルが異なる状態に遷移したときから、指示回路ＩがメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移させるタイミングまでの遅延時間は、一定でなくなる。
The
このため、リセット信号Ｒｅを主制御基板２２に入力してからメインＣＰＵ２２ａが起動を開始し、大当り判定用乱数の更新を開始するまでの時間が一定でなくなり、リセット信号Ｒｅを主制御基板２２に入力してから時間を計測しても、大当りとなるタイミングを把握できなくなる。従って、不正リセット信号Ｒｅ１を主制御基板２２に入力してからの時間を計測しても大当りとなるタイミングを把握することができにくくなり、不正を防止できる。
For this reason, the time from when the reset signal Re is input to the
また、本実施形態の発振回路５３は、コンデンサ、キャパシタ、抵抗などから構成されており、これらの性能には通常ばらつきがあり、また、電源が供給されていないときにおいてコンデンサの残留電荷などにも通常ばらつきがある。このため、電源投入直後において、発振回路５３が生成する内部クロック信号の周期は、一定でない場合が多い。また、電源投入毎に同一タイミングでリセット信号回路２６がリセット信号Ｒｅを出力した場合であっても、電源投入からリセット信号Ｒｅが指示回路Ｉに入力されるまでの時間は一定でない可能性が高い。また、電源投入から指示回路Ｉにリセット信号Ｒｅが入力されるまでの間に、第１カウンタ５４のカウンタ値は、少なくとも複数回更新されるようになっている。すなわち、発振回路５３は、電源投入から指示回路Ｉにリセット信号Ｒｅが入力されるまでの間に、複数回内部クロック信号を入力する程度の速さの周期を有する内部クロック信号を生成するようになっている。以上のことから、電源投入後から最初にリセット信号Ｒｅの信号レベルが異なる状態に遷移したときに取得するカウンタ値にばらつきが生じる可能性が高い。このため、遅延時間も異なり、電源投入後から最初の大当りとなるタイミングを把握することができにくくなる。
In addition, the
また、指示回路Ｉは、リセット信号Ｒｅの信号レベルが異なる状態に遷移するたびに、当該遷移するタイミングを遅延させる。このため、リセット信号Ｒｅの入力時間が短すぎた場合、指示回路Ｉからリセット信号Ｒｅが正常に出力されない場合がある。具体的には、指示回路Ｉに入力されるリセット信号Ｒｅがハイレベル状態に遷移したときからローレベル状態に遷移するまでの時間が、指示回路Ｉに入力されるリセット信号Ｒｅがハイレベル状態に遷移してから遅延回路５２が出力するリセット信号Ｒｅをハイレベル状態に遷移するまでの時間よりも短い場合、正常に出力されない場合がある。また、同様に、指示回路Ｉに入力されるリセット信号Ｒｅがローレベル状態に遷移したときからハイレベル状態に遷移するまでの時間が、指示回路Ｉに入力されるリセット信号Ｒｅがローレベル状態に遷移してから遅延回路５２が出力するリセット信号Ｒｅをローレベル状態に遷移するまでの時間よりも短い場合も、正常に出力されない場合がある。このため、リセット信号Ｒｅの最大遅延時間を予め把握しておかなければ、正確なリセット信号Ｒｅの入力時間を設定することができなくなる。従って、入力時間が短い不正リセット信号Ｒｅ１の入力を防止できる。また、同様にして、瞬間的にハイレベル状態に遷移した後、ローレベル状態に遷移するようなノイズを除去することが可能となる。
Further, the instruction circuit I delays the transition timing every time the signal level of the reset signal Re transitions to a different state. For this reason, when the input time of the reset signal Re is too short, the reset signal Re may not be normally output from the instruction circuit I. Specifically, the time from when the reset signal Re input to the instruction circuit I transitions to the high level state to when it transitions to the low level state indicates that the reset signal Re input to the instruction circuit I is at the high level state. If the reset signal Re output from the
また、本実施形態において、カウンタ値は指示回路Ｉ内部で更新されており、また、カウンタ値の更新周期は、環境変化やＩＣの個体差により変化することがあるため、カウンタ値を把握することは困難である。また、発振回路５３が出力する内部クロック信号の周期、すなわち、カウンタ値の更新周期と、大当り判定用乱数の更新周期は同期していないため、大当り判定用乱数を把握しつつ、カウンタ値を把握することは極めて困難となる。同様に、カウンタ値の更新周期と、判定値の更新周期も異なるため（非同期であるため）、判定値を把握しつつ、カウンタ値を把握することは極めて困難となる。
Further, in the present embodiment, the counter value is updated inside the instruction circuit I, and the counter value update cycle may change due to environmental changes or individual differences of ICs, so that the counter value is grasped. It is difficult. The cycle of the internal clock signal output from the
なお、指示回路Ｉに設けられた分周回路６０は、指示回路Ｉの外部であって、主制御基板２２に設けられた外部発振回路７０から入力した外部クロック信号の周波数が高い場合に、当該外部クロック信号の周波数を分周して周波数を低くして更新用クロック信号とすることができるように構成されている。具体的には、分周回路６０には、データ線Ｓ１，Ｓ２が設けられており、このデータ線Ｓ１，Ｓ２への信号の入力状況に応じて外部クロック信号の周波数を１６０００分の１又は２００００分の１に分周した信号を更新用クロック信号として出力する、若しくはそのまま更新用クロック信号として出力するようになっている。
Note that the
より詳しくは、分周回路６０は、第３カウンタ６１（15bit binary counter３）、データセレクタ６３（ＳＥＬ）、分割器６２（Divide 20000/Divide16000）、及び選択切替器６４（ＭＵＸ：Multiplexer ）から構成されている。そして、データセレクタ６３は、データ線Ｓ１，Ｓ２から入力された信号に基づき、分割器６２に対して外部から入力した外部クロック信号の周波数を、そのままにして出力するか、若しくは１６０００分の１又は２００００分の１に分周して出力するかを設定する。そのままの周期で更新用クロック信号として出力すると設定された場合、データセレクタ６３は、選択切替器６４に対して、外部から入力した外部クロック信号をそのまま更新用クロック信号として第２カウンタ５６に出力するように指示する。これにより、外部から入力された外部クロック信号は、そのまま更新用クロック信号として第２カウンタ５６に出力される。例えば、分周回路６０は、１ＫＨｚ（キロヘルツ）の外部クロック信号を入力した場合には、分周せずに、１ＫＨｚの更新用クロック信号として第２カウンタ５６に出力する。
More specifically, the
一方、１６０００分の１に分周すると設定された場合は、データセレクタ６３は、分割器６２に対してその旨を指示する。この指示を受けた分割器６２は、第３カウンタ６１が１６０００回外部クロック信号を入力すると計測する毎に、選択切替器６４に対して１回更新用クロック信号を出力させる。すなわち、外部から入力された外部クロック信号を１６０００回入力する毎に、選択切替器６４に１回更新用クロック信号を出力する。選択切替器６４は、当該更新用クロック信号を第２カウンタ５６に出力する。なお、２００００分の１に分周する場合も同様の処理を行うので詳細な説明は省略する。例えば、分周回路６０は、１６ＭＨｚ（メガヘルツ）の外部クロック信号を入力した場合には、周波数を１６０００分の１に分周して、１ＫＨｚの更新用クロック信号として出力する。同様に、分周回路６０は、２０ＭＨｚ（メガヘルツ）の外部クロック信号を入力した場合には、周波数を２００００分の１に分周して、１ＫＨｚの更新用クロック信号として出力する。
On the other hand, if it is set to divide by 16000, the data selector 63 instructs the divider 62 to that effect. Receiving this instruction, the divider 62 causes the
このように、外部から入力した外部クロック信号を分周することにより、様々な周波数を有する外部クロック信号を入力しても、判定値を更新するのに適切な周期を有する（例えば、１ＫＨｚの）更新用クロック信号に変換することができる。また、外部クロック信号の分周した場合、大当り判定用乱数と判定値の更新周期が異なるため、判定値の更新周期を把握しにくくなり、大当りとなるタイミングの把握を一層困難なものとすることができる。 In this way, by dividing the external clock signal input from the outside, even if an external clock signal having various frequencies is input, it has an appropriate period for updating the determination value (for example, 1 KHz). It can be converted into an update clock signal. In addition, when the external clock signal is divided, the big hit determination random number and the update period of the judgment value are different, so it is difficult to grasp the update period of the judgment value, making it even more difficult to grasp the timing of the big hit. Can do.
次に、指示回路Ｉにおいて、リセット信号Ｒｅの信号レベルが遷移するタイミングについて図５に基づき説明する。
パチンコ機１０へ電源投入がされると（時点Ａ１）、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルは、ローレベル状態からハイレベル状態に遷移する。これにより、指示回路Ｉのタイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、タイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて第２カウンタ５６は、分周回路６０から入力した更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ５１は、遅延回路５２にリセット信号Ｒｅの信号レベルを異なる状態に遷移させるように指示する。
Next, the timing at which the signal level of the reset signal Re transitions in the instruction circuit I will be described with reference to FIG.
When the
この指示を受けた遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをローレベル状態からハイレベル状態に遷移させる（時点Ａ２）。すなわち、遅延回路５２は、ハイレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α１だけメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをハイレベル状態に遷移させるタイミングを遅延させる。メインＣＰＵ２２ａに入力されるリセット信号Ｒｅの信号レベルがハイレベル状態となると、メインＣＰＵ２２ａの起動が規制される。
Receiving this instruction, the
そして、電源投入後から時間Ｔ１＋Ｔ２経過後、指示回路Ｉに入力されるリセット信号Ｒｅの信号レベルがハイレベル状態からローレベル状態に遷移する（時点Ａ３）。これにより、タイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、タイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて第２カウンタ５６は、更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ５１は、遅延回路５２にリセット信号Ｒｅの信号レベルを異なる状態に遷移させるように指示する。
Then, after time T1 + T2 elapses after the power is turned on, the signal level of the reset signal Re input to the instruction circuit I changes from the high level state to the low level state (time point A3). As a result, the
この指示を受けた遅延回路５２は、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをハイレベル状態からローレベル状態に遷移させる（時点Ａ４）。すなわち、遅延回路５２は、ローレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α２だけメインＣＰＵ２２ａ側に出力するリセット信号Ｒｅの信号レベルをローレベル状態に遷移させるタイミングを遅延させる。
Upon receiving this instruction, the
メインＣＰＵ２２ａに入力されるリセット信号Ｒｅの信号レベルがローレベル状態に遷移すると、メインＣＰＵ２２ａの規制が解除され、起動を開始する。その際、メインＣＰＵ２２ａは、初期化指示信号を入力していた場合又はＲＡＭ２２ｃの記憶内容が異常である場合、初期化処理を行う。これにより、メインＣＰＵ２２ａは、大当り判定用乱数を初期値「０」から更新し続ける。このため、リセット入力回路２２ｄの出力時間Ｔ１＋Ｔ２に、指示回路Ｉの遅延時間α２及び大当り判定用乱数の値が初期値「０」から大当り判定値（「７」又は「５１１」）に到達するまでの時間を加算した時間が電源投入から経過した時に、大当り判定用乱数を取得すれば、大当りとなる。しかしながら、遅延時間α２は一定でないために、電源投入から大当りとなるタイミングは一定でなくなり、電源投入から時間を計測しても大当りとなるタイミングを把握することができず、不正を防止できる。
When the signal level of the reset signal Re input to the
なお、初期化指示信号を入力せず、かつ、ＲＡＭ２２ｃの記憶内容が正常である場合、メインＣＰＵ２２ａは、バックアップされた記憶内容を復旧して通常処理に移行する。これにより、メインＣＰＵ２２ａは、大当り判定用乱数をバックアップされていた値から更新し続ける。この場合、さらにバックアップ内容を知らなくては大当りとなるタイミングを把握することができないので、一層不正ができにくくなる。
If the initialization instruction signal is not input and the stored contents of the RAM 22c are normal, the
次に、パチンコ機１０の動作中に、不正基板から不正リセット信号Ｒｅ１が主制御基板２２に入力された場合について説明する。
不正基板から入力された不正リセット信号Ｒｅ１の信号レベルが、ローレベル状態からハイレベル状態に遷移すると（時点Ａ５）、タイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、タイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて第２カウンタ５６は、分周回路６０から入力した更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ５１は、遅延回路５２に不正リセット信号Ｒｅ１の信号レベルを異なる状態に遷移させるように指示する。
Next, a case where the unauthorized reset signal Re1 is input from the unauthorized board to the
When the signal level of the illegal reset signal Re1 input from the illegal board changes from the low level state to the high level state (time point A5), the
この指示を受けた遅延回路５２は、メインＣＰＵ２２ａ側に出力する不正リセット信号Ｒｅ１の信号レベルをローレベル状態からハイレベル状態に遷移させる（時点Ａ６）。すなわち、遅延回路５２は、ハイレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α３だけメインＣＰＵ２２ａ側に出力する不正リセット信号Ｒｅ１の信号レベルをハイレベル状態に遷移させるタイミングを遅延させる。メインＣＰＵ２２ａに入力されるリセット信号Ｒｅの信号レベルがハイレベル状態となると、メインＣＰＵ２２ａの起動が規制される。
Upon receiving this instruction, the
そして、不正基板から入力された不正リセット信号Ｒｅ１の信号レベルが、ハイレベル状態からローレベル状態に遷移すると（時点Ａ７）、タイミングジェネレータ５１は、レジスタ５５に第１カウンタ５４のカウンタ値を記憶するように指示をする。この指示を受けてレジスタ５５は、第１カウンタ５４のカウンタ値を記憶する。それと共に、タイミングジェネレータ５１は、第２カウンタ５６に対して初期値から判定値を更新させるように指示をする。この指示を受けて第２カウンタ５６は、更新用クロック信号の周期毎に判定値を初期値から更新する。そして、第２カウンタ５６は、判定値がレジスタ５５に記憶されたカウンタ値と一致すると、タイミングジェネレータ５１に対して判定値がカウンタ値に一致した旨を指示する。この指示を受けたタイミングジェネレータ５１は、遅延回路５２に不正リセット信号Ｒｅ１の信号レベルを異なる状態に遷移させるように指示する。
When the signal level of the illegal reset signal Re1 input from the illegal board changes from the high level state to the low level state (time point A7), the
この指示を受けた遅延回路５２は、メインＣＰＵ２２ａ側に出力する不正リセット信号Ｒｅ１の信号レベルをハイレベル状態からローレベル状態に遷移させる（時点Ａ８）。すなわち、遅延回路５２は、ローレベル状態に遷移したときのカウンタ値に更新用クロック信号の周期を乗じた時間α４だけメインＣＰＵ２２ａ側に出力する不正リセット信号Ｒｅ１の信号レベルをローレベル状態に遷移させるタイミングを遅延させる。
Upon receiving this instruction, the
メインＣＰＵ２２ａに入力される不正リセット信号Ｒｅ１の信号レベルがローレベル状態に遷移すると、メインＣＰＵ２２ａの規制が解除され、起動を開始する。その際、動作中に不正リセット信号Ｒｅ１を入力しため、メインＣＰＵ２２ａは、初期化指示信号を入力しておらず、またＲＡＭ２２ｃの記憶内容が異常であるので、初期化処理を行っている。これにより、メインＣＰＵ２２ａは、大当り判定用乱数を初期値「０」から更新し続ける。このため、主制御基板２２へ不正リセット信号Ｒｅ１を入力してから、リセット入力回路２２ｄの出力時間Ｔ１＋Ｔ２に、指示回路Ｉの遅延時間α４及び大当り判定用乱数の値が初期値「０」から大当り判定値（「７」又は「５１１」）に到達するまでの時間を加算した時間が経過した時に、大当り判定用乱数を取得すれば大当りとなる。しかしながら、遅延時間α４は不明であるため、不正リセット信号Ｒｅ１の入力から大当りとなるタイミングは不明となり、電源投入から時間を計測しても大当りとなるタイミングを把握することができず、不正を防止できる。
When the signal level of the illegal reset signal Re1 input to the
以上詳述したように、本実施形態は、以下の効果を有する。
（１）指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の入力が開始（又は終了）したときにレジスタ５５が取得したカウンタ値と、レジスタ５５がカウンタ値を取得した後から第２カウンタ５６が更新する判定値とが一致した場合に、メインＣＰＵ２２ａに出力するリセット信号Ｒｅの信号レベルを異なる状態に遷移する。すなわち、リセット信号回路２６又は不正基板からリセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の入力が開始（又は終了）されたときからカウンタ値に基づく時間遅延して、リセット信号Ｒｅは、メインＣＰＵ２２ａへ入力が開始（又は終了）される。そして、遅延する時間は、カウンタ値に基づくため、一定でない。以上のことから、主制御基板２２へリセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の入力を開始（又は終了）してからメインＣＰＵ２２ａが起動するタイミングが一定でなくなり、大当りとなるタイミングも一定でなくなる。従って、大当りの発生タイミングの把握を困難にすることができ、不正を防止できる。
As described above in detail, the present embodiment has the following effects.
(1) The instruction circuit I receives the counter value acquired by the
（２）カウンタ値は、大当り判定用乱数の更新周期とは異なる所定の更新周期毎に更新されるので、リセット信号回路２６又は不正基板が、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）を出力してから一定の更新周期で大当りとなるタイミングを計測しようとしても、大当りとなるタイミングを把握することは困難となる。従って、大当りの発生タイミングの把握を困難にすることができ、不正を防止できる。
(2) Since the counter value is updated at a predetermined update period different from the update period of the big hit determination random number, the
（３）指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移するたびに、そのタイミングを遅延させてリセット信号ＲｅをメインＣＰＵ２２ａ側に出力する。このため、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の入力時間が短すぎると、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅがハイレベル状態となる前に指示回路Ｉに入力されるリセット信号Ｒｅがローレベル状態となる場合がある。また、同様に、メインＣＰＵ２２ａ側に出力するリセット信号Ｒｅがローレベル状態となる前に指示回路Ｉに入力されるリセット信号Ｒｅがハイレベル状態となる場合がある。これらの場合、指示回路Ｉは、正常にリセット信号ＲｅをメインＣＰＵ２２ａ側に出力することができなくなり、メインＣＰＵ２２ａの規制や起動を正常に行えなくなる。従って、入力時間の短い不正リセット信号Ｒｅ１の入力を防止できる。
(3) The instruction circuit I delays the timing and outputs the reset signal Re to the
（４）指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移するたびに、そのタイミングを遅延させてリセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）をメインＣＰＵ２２ａ側に出力する。このため、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが、ローレベル状態からハイレベル状態に遷移した場合にメインＣＰＵ２２ａを起動するようにしても、ハイレベル状態からローレベル状態に遷移した場合にメインＣＰＵ２２ａを起動するようにしてもメインＣＰＵ２２ａに対応することができる。
(4) The instruction circuit I delays the timing each time the signal level of the reset signal Re (or illegal reset signal Re1) changes to a different state, and sends the reset signal Re (or illegal reset signal Re1) to the
（５）発振回路５３に使用されているコンデンサや抵抗には、通常、性能のばらつきがあり、また、電源投入時においてコンデンサに蓄えられている残留電荷も通常ばらつきがあるため、電源投入後において、発振回路５３が出力するクロック信号の周期にはばらつきが生じる。このため、電源投入毎に、電源投入後最初のリセット信号Ｒｅの遅延時間が異なる可能性が高い。すなわち、電源投入毎に、電源投入後最初の大当りとなるタイミングが異なる可能性が高い。また、カウンタ値は、電源投入からリセット信号Ｒｅが入力されるまでの時間に複数回更新される、すなわち、カウンタ値の更新周期は極めて早いため、電源投入毎に取得するカウンタ値が異なる可能性が高い。このため、電源投入毎に、遅延時間が異なり、大当りとなるタイミングも異なる可能性が高い。従って、電源投入した時点から時間を計測して大当りタイミングを把握することが困難となる。
(5) Capacitors and resistors used in the
（６）主制御基板２２は、ケースカバー内に収容されており、当該ケースカバーには、外部から主制御基板２２に直接不正回路などを装着できないように不正防止対策がなされている。このため、主制御基板２２に指示回路Ｉを取り付けることにより、メインＣＰＵ２２ａと指示回路Ｉとの間に不正基板が取り付けられることを防止できる。従って、指示回路Ｉを介してリセット信号Ｒｅを入力することが確実にできる。すなわち、確実にリセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）を遅延させてメインＣＰＵ２２ａに入力することができる。
(6) The
（７）指示回路Ｉに分周回路６０を設け、指示回路Ｉの外部に備えられた外部発振回路７０から入力した外部クロック信号の周期を遅くしたものを更新用クロック信号として出力するようにした。このため、高周波数の外部クロック信号を入力しても、リセット信号Ｒｅを十分に遅延させることができる。
(7) A
（８）更新用クロック信号の周期毎に、第２カウンタ５６は判定値を更新する。このため、更新用クロック信号の周期と大当り判定用乱数の更新周期を異ならせれば、リセット信号Ｒｅが異なる状態に遷移してから一定周期でタイミングを計った場合、大当りとなるタイミングがずれることとなる。また、計測する周期を途中で切り替えるには、指示回路Ｉのレジスタ５５に記憶されたカウンタ値を知る必要があるため、困難である。従って、大当りとなるタイミングを把握しにくくすることができ、不正リセット信号Ｒｅ１の入力による不正を防止できる。
(8) The
（９）カウンタ値の更新周期を定める内部クロック信号を生成、出力する発振回路５３を指示回路Ｉに設けた。このため、内部クロック信号の周期を指示回路Ｉの外部から認識することは困難となる。従って、大当りとなるタイミングを把握し難くでき、不正を防止できる。
(9) The instruction circuit I is provided with an
（１０）指示回路Ｉの外部に設けた外部発振回路７０から入力した外部クロック信号の周波数を分周回路６０により１６０００分の１又は２００００分の１に分周することができるようにした。このため、外部発振回路７０から入力した外部クロック信号がどれだけ分周されているか指示回路Ｉの外部からは認識しにくくなり、判定値の更新周期を認識することが困難となる。従って、大当りとなるタイミングを把握し難くでき、不正を防止できる。
(10) The frequency of the external clock signal input from the external oscillation circuit 70 provided outside the instruction circuit I can be divided by 1/16000 or 1/20000 by the
尚、上記実施形態は、次のような別の実施形態（別例）にて具体化できる。
○上記実施形態において、リセット信号Ｒｅ（及び不正リセット信号Ｒｅ１）が指示回路Ｉを介して主制御基板２２に入力されるならば、指示回路Ｉを主制御基板２２に設けなくても良い。
In addition, the said embodiment can be embodied in another embodiment (another example) as follows.
In the above embodiment, if the reset signal Re (and the illegal reset signal Re1) is input to the
○上記実施形態において、判定値の更新周期がリセット信号Ｒｅの遅延時間を設けるために適切な周期になるならば、外部発振回路７０が出力する外部クロック信号を分周する分周回路６０を設けなくても良い。すなわち、第２カウンタ５６は、外部発振回路７０が出力する外部クロック信号の周期毎に判定値を更新するようにしても良い。
In the above embodiment, if the update period of the determination value is an appropriate period for providing the delay time of the reset signal Re, the
○上記実施形態において、メインＣＰＵ２２ａは、リセット信号Ｒｅがハイレベル状態からローレベル状態に遷移したときに起動するようになっていたが、ローレベル状態からハイレベル状態に遷移したときに起動するようにしても良い。この場合、指示回路Ｉから出力されるリセット信号Ｒｅを反転する必要がある。
In the above embodiment, the
○上記実施形態において、指示回路Ｉは、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の信号レベルが異なる状態に遷移するたびに、その遷移するタイミングを遅延させていた。この別例として、メインＣＰＵ２２ａの起動開始がハイレベル状態からローレベル状態に遷移するタイミングで行われるのであれば、リセット信号Ｒｅがハイレベル状態からローレベル状態に遷移するときだけ遅延させるようにしてもよい。また、メインＣＰＵ２２ａの起動開始がローレベル状態からハイレベル状態に遷移するタイミングで行われるのであれば、リセット信号Ｒｅがローレベル状態からハイレベル状態に遷移するときだけ遅延させるようにしてもよい。
In the above embodiment, the instruction circuit I delays the transition timing every time the reset signal Re (or the illegal reset signal Re1) transitions to a different state. As another example, if the start of the
○上記実施形態において、大当り判定用乱数は、最大値まで更新されると、最小値から継続して更新するようにしていたが、必ずしも最小値から継続して更新しなくても良い。例えば、「０」→「１」→…「６３０」→「１００」→「１０１」→…といように、最大値の次に、最小値でない値から継続して更新しても良い。このようにすれば、大当りとなるタイミングを把握しにくくすることができ、不正を防止できる。 In the above embodiment, when the big hit determination random number is updated to the maximum value, it is continuously updated from the minimum value, but it is not always necessary to continuously update from the minimum value. For example, “0” → “1” →... “630” → “100” → “101” →... May be continuously updated from a non-minimum value next to the maximum value. In this way, it is possible to make it difficult to grasp the timing of a big hit and to prevent fraud.
○上記実施形態では、指示回路Ｉが出力するリセット信号Ｒｅの信号レベルを遷移させるタイミングを決定するために、判定値を１ずつ加算していき、カウンタ値に達するか否か判定していたが、カウンタ値を１ずつ減算していき、カウンタ値が０になったか否かを判定するようにしても良い。 In the above embodiment, the determination value is incremented by one to determine the timing for transitioning the signal level of the reset signal Re output from the instruction circuit I, and it is determined whether or not the counter value is reached. Alternatively, the counter value may be subtracted by 1 to determine whether or not the counter value has become 0.
○上記実施形態では、外部クロック信号を出力する外部発振回路７０を指示回路Ｉの外部に設けていたが、指示回路Ｉに設けても良い。このようにすれば、判定値の更新周期がより判別しにくくなり、不正を防止できる。 In the above embodiment, the external oscillation circuit 70 that outputs the external clock signal is provided outside the instruction circuit I, but may be provided in the instruction circuit I. In this way, it becomes more difficult to determine the update period of the determination value, and fraud can be prevented.
○上記実施形態では、内部クロック信号を生成、出力する発振回路５３を指示回路Ｉに設けたが、指示回路Ｉの外部に発振回路５３を設けても良い。
○上記実施形態では、バックアップ処理が実行可能に構成されていたが、バックアップ処理ができなくてもよい。この場合、電源遮断時には、必ず初期化処理がなされることとなる。
In the above embodiment, the
In the above embodiment, the backup process is configured to be executable, but the backup process may not be performed. In this case, initialization processing is always performed when the power is shut off.
○上記実施形態では、ＲＡＭクリアスイッチ３６及びＲＡＭクリアスイッチ回路３７を設けたが、設けなくても良い。
○上記実施形態では、メインＣＰＵ２２ａと、指示回路Ｉは、外部発振回路７０から同じ周期の外部クロック信号を入力していたが、メインＣＰＵ２２ａと指示回路Ｉは、異なる周期の信号をそれぞれ入力しても良い。このようにすれば、大当たり判定用乱数の更新周期と、判定値の更新周期とが非同期となる。そして、主制御基板２２の外部からこれらの２つの異なる周期を把握することは、困難であるため、不正リセット信号Ｒｅ１の入力による不正を防止できる。
In the above embodiment, the RAM
In the above embodiment, the
○上記実施形態では、リセット信号Ｒｅの信号レベルがハイレベル状態のとき、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）が入力（出力）されたとし、ローレベル状態のとき、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の入力（出力）が終了したとしていた。この別例として、リセット信号Ｒｅの信号レベルがローレベル状態のとき、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）が入力（出力）されたとし、ハイレベル状態のとき、リセット信号Ｒｅ（又は不正リセット信号Ｒｅ１）の入力（出力）が終了したとしてもよい。 In the above embodiment, the reset signal Re (or illegal reset signal Re1) is input (output) when the signal level of the reset signal Re is high, and the reset signal Re (or illegal) is low when it is low. It was assumed that the input (output) of the reset signal Re1) was completed. As another example, when the signal level of the reset signal Re is in a low level state, it is assumed that the reset signal Re (or illegal reset signal Re1) is input (output), and in the high level state, the reset signal Re (or illegal reset) The input (output) of the signal Re1) may be completed.
次に、上記実施形態及び別例から把握できる技術的思想を以下に追記する。
（イ）前記不正防止回路は、前記制御装置が設けられた基板と同一基板に設けられたことを特徴とする請求項１〜請求項３のうちいずれか一項に記載の遊技機。制御装置が設けられる基板は、通常、不正基板が取り付けられないように、基板の周りをカバーで覆うなど、不正防止対策がなされている。このため、制御装置が設けられた基板に不正防止回路を取り付けることにより、制御基板と不正防止回路との間に不正基板を取り付けられることを防止できる。従って、確実に起動指示信号を遅延させて制御装置に入力することができる。
Next, a technical idea that can be grasped from the above embodiment and another example will be added below.
(A) The gaming machine according to any one of
（ロ）前記不正防止回路は、第２信号生成手段から入力した信号の周期を分周する分周回路を備え、前記計測手段は、前記分周回路が分周した信号の周期毎に判定値を更新することを特徴とする請求項１〜請求項３のうちいずれか一項に記載の遊技機。これにより、第２信号生成手段から入力したクロック信号の周期を遅くすることができる。このため、高周波数のクロック信号を第２信号生成手段から入力しても、十分に遅延時間を取ることができる。
(B) The fraud prevention circuit includes a frequency dividing circuit that divides the cycle of the signal input from the second signal generating unit, and the measuring unit determines a determination value for each cycle of the signal divided by the frequency dividing circuit. The game machine according to any one of
（ハ）所定の周期毎に更新される大当り判定用乱数を使用して大当り判定を行う制御装置の起動を指示する起動指示信号を制御装置に中継する遊技機用不正防止回路において、第１信号生成手段により出力された信号の周期毎にカウンタ値を更新する更新手段と、前記起動指示信号の入力を開始又は終了したときに前記カウンタ値を取得する取得手段と、前記取得手段が前記カウンタ値を取得した後から第２信号生成手段により出力された信号の周期毎に判定値を更新する計測手段と、前記判定値がカウンタ値に至ったとき、前記起動指示信号を出力している場合には前記起動指示信号の出力を終了する一方、前記起動指示信号を出力していない場合には前記起動指示信号の出力を開始する出力手段を備えたことを特徴とする遊技機用不正防止回路。
（ニ）前記更新手段は、大当り判定用乱数の更新周期とは異なる所定の更新周期毎に前記カウンタ値を更新することを特徴とする技術的思想（ハ）に記載の遊技機用不正防止回路。
（ホ）前記起動指示信号は、その信号レベルとしてハイレベル状態及びローレベル状態を示す２値信号であり、前記取得手段は、入力した起動指示信号の信号レベルが異なる状態に遷移したときに前記カウンタ値を取得し、前記出力手段は、前記判定値がカウンタ値に至ったときに出力する前記起動指示信号の信号レベルを異なる状態に遷移することを特徴とする技術的思想（ハ）又は技術的思想（ニ）に記載の遊技機用不正防止回路。
（ヘ）所定の周期毎に更新される大当り判定用乱数を使用して大当り判定を行う制御装置の起動を指示する起動指示信号を制御装置に中継する遊技機用不正防止回路において、第１発振回路から入力したクロック信号の周期毎にカウンタ値を更新する第１カウンタと、入力した起動指示信号の信号レベルが異なる状態に遷移したときに、第１カウンタのカウンタ値を記憶するレジスタと、前記レジスタがカウンタ値を記憶した後から第２発振回路から入力したクロック信号の周期毎に判定値を更新する第２カウンタと、レジスタに記憶されているカウンタ値と第２カウンタが更新している判定値が一致したときに、出力する起動指示信号の信号レベルを異なる状態に遷移させることを指示するタイミング指示回路と、タイミング指示回路の指示に従って、出力する起動指示信号の信号レベルを異なる状態に遷移させる遅延回路とを備えていることを特徴とする遊技機用不正防止回路。
（ト）前記遊技機用不正防止回路は、前記第１発振回路を備え、前記第１発振回路は、所定の周期を有するクロック信号を生成し、出力することを特徴とする技術的思想（ヘ）に記載の遊技機用不正防止回路。 (C) A first signal in a fraud prevention circuit for gaming machines that relays an activation instruction signal for instructing activation of a control device that performs jackpot determination using random numbers for jackpot determination updated every predetermined cycle to the control device. Updating means for updating a counter value for each cycle of the signal output by the generating means; acquisition means for acquiring the counter value when input of the activation instruction signal is started or terminated; and A measurement unit that updates a determination value for each cycle of a signal output by the second signal generation unit after obtaining the signal, and when the activation instruction signal is output when the determination value reaches a counter value Is provided with output means for starting output of the start instruction signal when output of the start instruction signal is not output, while terminating output of the start instruction signal. Circuit.
( D ) The updating means updates the counter value at a predetermined update period different from the update period of the big hit determination random number, and the fraud prevention circuit for gaming machines according to the technical concept (c) .
( E ) The activation instruction signal is a binary signal indicating a high level state and a low level state as its signal level, and the acquisition means is configured to change the signal level of the input activation instruction signal to a different state. A technical idea (c) or a technique in which a counter value is acquired, and the output means transitions the signal level of the activation instruction signal output when the determination value reaches the counter value to a different state. An anti-tamper circuit for gaming machines described in ( iv ).
(F) In a fraud prevention circuit for a gaming machine that relays an activation instruction signal for instructing activation of a control device that performs jackpot determination using random numbers for jackpot determination updated every predetermined cycle to the control device, the first oscillation A first counter that updates a counter value for each cycle of a clock signal input from the circuit, a register that stores a counter value of the first counter when the signal level of the input activation instruction signal changes to a different state, After the register stores the counter value, a second counter that updates the determination value every cycle of the clock signal input from the second oscillation circuit, and a determination that the counter value stored in the register and the second counter are updated When the values match, the timing instruction circuit for instructing the transition of the signal level of the start instruction signal to be output to a different state and the instructions of the timing instruction circuit Accordingly activation instruction signal fraud prevention circuit for a game machine, characterized in that a signal level and a delay circuit for shifting the different states of the output.
(G) The gaming machine fraud prevention circuit includes the first oscillation circuit, and the first oscillation circuit generates and outputs a clock signal having a predetermined period. ) Fraud prevention circuit for gaming machines described in).
（チ）起動を指示する起動指示信号の入力を契機に起動してから大当り判定用乱数の値を所定の周期毎に更新し、始動入賞手段への遊技球の入賞を契機に取得した大当り判定用乱数の値を用いて大当りか否かを判定する大当り判定を行う制御装置を備え、前記大当り判定の判定結果が肯定である場合に大当り遊技状態を付与する遊技機において、前記制御装置は、不正防止回路を介して起動指示信号を入力するようになっており、前記不正防止回路は、第１信号生成手段から入力した信号の周期毎にカウンタ値を更新する更新手段と、前記起動指示信号の入力を開始又は終了したときに前記カウンタ値を取得する取得手段と、前記取得手段が取得したカウンタ値が０になるまで第２信号生成手段から入力した信号の周期毎にカウンタ値を減算する計測手段と、前記取得手段が取得した前記カウンタ値が０に至ったとき、前記起動指示信号を出力している場合には前記起動指示信号の出力を終了する一方、前記起動指示信号を出力していない場合には前記起動指示信号の出力を開始する出力手段を備えたことを特徴とする遊技機。 ( H ) The jackpot determination obtained by starting with the input of the start instruction signal instructing the start and then updating the value of the random number for determining the big hit every predetermined period and acquiring the game ball to the start winning means In a gaming machine that includes a control device that performs a jackpot determination that determines whether or not a big hit using a random number value for the game, and that gives a jackpot gaming state when the determination result of the jackpot determination is affirmative, the control device, An activation instruction signal is input via a fraud prevention circuit, and the fraud prevention circuit includes an update means for updating a counter value for each cycle of a signal input from the first signal generation means, and the activation instruction signal. Acquisition means for acquiring the counter value when starting or ending input, and subtracting the counter value for each cycle of the signal input from the second signal generation means until the counter value acquired by the acquisition means becomes zero When the start instruction signal is output when the counter value acquired by the acquisition means and the counter means reaches 0, the start instruction signal is output while the start instruction signal is output. A gaming machine comprising output means for starting output of the start instruction signal if not.
１０…パチンコ遊技機（遊技機）、１８…表示装置、２１…電源基板、２２…主制御基板、２２ａ…メインＣＰＵ（制御装置）、２３…サブ制御基板、２３ａ…サブＣＰＵ、２４…電源回路、２５…電源断監視回路、２６…リセット信号回路、３６…ＲＡＭクリアスイッチ、３７…ＲＡＭクリアスイッチ回路、５１…タイミングジェネレータ（タイミング指示回路）、５２…遅延回路（出力手段）、５３…発振回路（第１信号生成手段、第１発振回路）、５４…第１カウンタ（更新手段）、５５…レジスタ（取得手段）、５６…第２カウンタ（計測手段）、６０…分周回路、６１…第３カウンタ、６２…分割器、６３…データセレクタ、６４…選択切替器、７０…外部発振回路（第２信号生成手段、第２発振回路）、Ｉ…指示回路（不正防止回路、遊技機用不正防止回路）、Ｒｅ…リセット信号（起動指示信号）、Ｒｅ１…不正リセット信号（起動指示信号）、Ｓ…電源断信号。
DESCRIPTION OF
Claims (4)
前記電源基板は、前記主制御基板及び前記サブ制御基板に電源を供給する場合に、前記起動指示信号を出力する起動指示信号出力手段を備え、
前記メイン制御装置は、不正防止回路を介して起動指示信号を入力するようになっており、
前記起動指示信号は、その信号レベルとして第１状態及び第２状態を示す２値信号であり、
前記メイン制御装置は、入力した起動指示信号の信号レベルが、第１状態である場合には、その動作が規制される一方、第１状態から第２状態に遷移した場合には、起動するように構成されており、
前記不正防止回路は、
電源投入から前記不正防止回路に起動指示信号が入力されるまでの間に複数回出力することができる程度の周期を有する内部クロック信号を生成して出力する第１信号生成手段と、
前記第１信号生成手段により出力された内部クロック信号の周期毎にカウンタ値を予め定めた範囲内で更新する更新手段と、
入力した前記起動指示信号の信号レベルが異なる状態に遷移した場合に前記カウンタ値を取得する取得手段と、
大当り判定用乱数の更新周期とは異なる所定の周期毎に更新用クロック信号を生成して出力する第２信号生成手段と、
前記取得手段が前記カウンタ値を取得した後から前記第２信号生成手段により出力された更新用クロック信号の周期毎に判定値を更新する更新手段と、
前記取得手段が取得したカウンタ値と前記計測手段が更新している判定値が一致したときに、前記メイン制御装置に出力する前記起動指示信号の信号レベルを異なる状態に遷移させることを指示するタイミング指示手段と、
前記タイミング指示手段の指示に従って、前記メイン制御装置に出力する起動指示信号の信号レベルを異なる状態に遷移させる遷移手段とを備えたことを特徴とする遊技機。 The jackpot determination is triggered by the input of the start instruction signal to instruct the start, and after the start, the value of the random number for determining the big hit is updated every predetermined period, and the big hit determination obtained by winning the game ball to the start winning means A main control device for determining whether or not a big hit is determined using a random number value for a game, a main control board having the main control device for controlling the entire gaming machine, and a control output by the main control board A sub-control board that controls the effect execution means based on the signal, and a power-supply board that supplies power to the main control board and the sub-control board when the power is turned on, and when the determination result of the jackpot determination is affirmative In a gaming machine that grants a state,
The power supply board comprises a start instruction signal output means for outputting the start instruction signal when supplying power to the main control board and the sub control board,
The main control device is adapted to input a start instruction signal via a fraud prevention circuit,
The activation instruction signal is a binary signal indicating the first state and the second state as the signal level thereof,
The main control device is controlled to operate when the signal level of the input activation instruction signal is in the first state, and is activated when the signal shifts from the first state to the second state. Is composed of
The fraud prevention circuit is
First signal generating means for generating and outputting an internal clock signal having a period capable of being output a plurality of times from when the power is turned on to when the activation instruction signal is input to the fraud prevention circuit;
And updating means for updating the extent that the counter value previously determined for each period of the output internal clock signal by said first signal generating means,
An acquisition means for acquiring the counter value when the signal level of the input activation instruction signal transits to a different state ;
Second signal generating means for generating and outputting an update clock signal at a predetermined cycle different from the update cycle of the big hit determination random number;
And updating means for the acquisition unit updates the determination value every period of the update clock signal outputted by said second signal generating means from the after obtaining the counter value,
Timing for instructing to change the signal level of the start instruction signal output to the main control device to a different state when the counter value acquired by the acquisition unit and the determination value updated by the measurement unit match Instruction means;
A gaming machine comprising transition means for transitioning a signal level of an activation instruction signal output to the main control device to a different state in accordance with an instruction from the timing instruction means .
前記サブ制御基板は、前記主制御基板のメイン制御装置から出力される制御信号に基づき、演出実行手段を制御するサブ制御装置を備え、
前記サブ制御装置は、入力した起動指示信号の信号レベルが、第１状態である場合には、その動作が規制される一方、第１状態から第２状態に遷移した場合には、起動するように構成されており、
前記起動指示信号出力手段は、前記起動指示信号の信号レベルを第２状態から第１状態に遷移させたとき、予め決められた第１の出力時間経過後、前記起動指示信号の信号レベルを第１状態から第２状態に遷移させるように構成されており、
前記中継手段は、前記起動指示信号出力手段から入力した起動指示信号の信号レベルが第２状態から第１状態に遷移した場合、前記不正防止回路に出力する起動指示信号の信号レベルを第２状態から第１状態に遷移させ、当該不正防止回路に出力する起動指示信号の信号レベルを第１状態に遷移させたときから前記第１の出力時間よりも長く設定された第２の出力時間経過後、前記不正防止回路に出力する起動指示信号の信号レベルを第１状態から第２状態に遷移させるように構成されていることを特徴とする請求項１〜請求項３のうちいずれか一項に記載の遊技機。 The main control board comprises relay means for relaying the activation instruction signal input from the activation instruction signal output means to the fraud prevention circuit,
The sub-control board includes a sub-control device that controls the effect execution means based on a control signal output from the main control device of the main control board,
When the signal level of the input activation instruction signal is in the first state, the operation of the sub-control device is restricted. On the other hand, the sub-control device is activated when the signal shifts from the first state to the second state. Is composed of
The activation instruction signal output means changes the signal level of the activation instruction signal after a predetermined first output time when the signal level of the activation instruction signal is changed from the second state to the first state. Configured to transition from one state to a second state,
The relay means sets the signal level of the activation instruction signal output to the fraud prevention circuit to the second state when the signal level of the activation instruction signal input from the activation instruction signal output means transitions from the second state to the first state. After the transition from the first state to the first state, after the passage of the second output time set longer than the first output time from when the signal level of the activation instruction signal output to the fraud prevention circuit is shifted to the first state The signal level of the start instruction signal output to the fraud prevention circuit is configured to transition from the first state to the second state, according to any one of claims 1 to 3. The gaming machine described.
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