JP4334187B2 - Circuit device manufacturing method - Google Patents

Circuit device manufacturing method Download PDF

Info

Publication number
JP4334187B2
JP4334187B2 JP2002207450A JP2002207450A JP4334187B2 JP 4334187 B2 JP4334187 B2 JP 4334187B2 JP 2002207450 A JP2002207450 A JP 2002207450A JP 2002207450 A JP2002207450 A JP 2002207450A JP 4334187 B2 JP4334187 B2 JP 4334187B2
Authority
JP
Japan
Prior art keywords
block
insulating resin
conductive
conductive pattern
dicing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002207450A
Other languages
Japanese (ja)
Other versions
JP2003078073A (en
Inventor
則明 坂本
義幸 小林
純次 阪本
幸夫 岡田
優助 五十嵐
栄寿 前原
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002207450A priority Critical patent/JP4334187B2/en
Publication of JP2003078073A publication Critical patent/JP2003078073A/en
Application granted granted Critical
Publication of JP4334187B2 publication Critical patent/JP4334187B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、回路装置の製造方法に関し、特に支持基板を不要にした薄型の回路装置の製造方法に関するものである。
【0002】
【従来の技術】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【0003】
例えば、回路装置として半導体装置を例にして述べると、一般的な半導体装置として、従来通常のトランスファーモールドで封止されたパッケージ型半導体装置がある。この半導体装置は、図12のように、プリント基板PSに実装される。
【0004】
またこのパッケージ型半導体装置は、半導体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の側部から外部接続用のリード端子4が導出されたものである。
【0005】
しかしこのパッケージ型半導体装置1は、リード端子4が樹脂層3から外に出ており、全体のサイズが大きく、小型化、薄型化および軽量化を満足するものではなかった。
【0006】
そのため、各社が競って小型化、薄型化および軽量化を実現すべく、色々な構造を開発し、最近ではCSP(チップサイズパッケージ)と呼ばれる、チップのサイズと同等のウェハスケールCSP、またはチップサイズよりも若干大きいサイズのCSPが開発されている。
【0007】
図13は、支持基板としてガラスエポキシ基板5を採用した、チップサイズよりも若干大きいCSP6を示すものである。ここではガラスエポキシ基板5にトランジスタチップTが実装されたものとして説明していく。
【0008】
このガラスエポキシ基板5の表面には、第1の電極7、第2の電極8およびダイパッド9が形成され、裏面には第1の裏面電極10と第2の裏面電極11が形成されている。そしてスルーホールTHを介して、前記第1の電極7と第1の裏面電極10が、第2の電極8と第2の裏面電極11が電気的に接続されている。またダイパッド9には前記ベアのトランジスタチップTが固着され、トランジスタのエミッタ電極と第1の電極7が金属細線12を介して接続され、トランジスタのベース電極と第2の電極8が金属細線12を介して接続されている。更にトランジスタチップTを覆うようにガラスエポキシ基板5に樹脂層13が設けられている。
【0009】
前記CSP6は、ガラスエポキシ基板5を採用するが、ウェハスケールCSPと違い、チップTから外部接続用の裏面電極10、11までの延在構造が簡単であり、安価に製造できるメリットを有する。
【0010】
また前記CSP6は、図12のように、プリント基板PSに実装される。プリント基板PSには、電気回路を構成する電極、配線が設けられ、前記CSP6、パッケージ型半導体装置1、チップ抵抗CRまたはチップコンデンサCC等が電気的に接続されて固着される。
【0011】
そしてこのプリント基板で構成された回路は、色々なセットの中に取り付けられる。
【0012】
つぎに、このCSPの製造方法を図14および図15を参照しながら説明する。
【0013】
まず基材(支持基板)としてガラスエポキシ基板5を用意し、この両面に絶縁性接着剤を介してCu箔20、21を圧着する。(以上図14Aを参照)
続いて、第1の電極7,第2の電極8、ダイパッド9、第1の裏面電極10および第2の裏面電極11対応するCu箔20、21に耐エッチング性のレジスト22を被覆し、Cu箔20、21をパターニングする。尚、パターニングは、表と裏で別々にしても良い(以上図14Bを参照)
続いて、ドリルやレーザを利用してスルーホールTHのための孔を前記ガラスエポキシ基板に形成し、この孔にメッキを施し、スルーホールTHを形成する。このスルーホールTHにより第1の電極7と第1の裏面電極10、第2の電極8と第2の裏面電極10が電気的に接続される。(以上図14Cを参照)
更に、図面では省略をしたが、ボンデイングポストと成る第1の電極7,第2の電極8にAuメッキを施すと共に、ダイボンディングポストとなるダイパッド9にAuメッキを施し、トランジスタチップTをダイボンディングする。
【0014】
最後に、トランジスタチップTのエミッタ電極と第1の電極7、トランジスタチップTのベース電極と第2の電極8を金属細線12を介して接続し、樹脂層13で被覆している。(以上図14Dを参照)
以上の製造方法により、支持基板5を採用したCSP型の電気素子が完成する。この製造方法は、支持基板としてフレキシブルシートを採用しても同様である。
【0015】
一方、セラミック基板を採用した製造方法を図15のフローに示す。支持基板であるセラミック基板を用意した後、スルーホールを形成し、その後、導電ペーストを使い、表と裏の電極を印刷し、焼結している。その後、前製造方法の樹脂層を被覆するまでは図14の製造方法と同じであるが、セラミック基板は、非常にもろく、フレキシブルシートやガラスエポキシ基板と異なり、直ぐに欠けてしまうため金型を用いたモールドができない問題がある。そのため、封止樹脂をポッティングし、硬化した後、封止樹脂を平らにする研磨を施し、最後にダイシング装置を使って個別分離している。
【0016】
【発明が解決しようとする課題】
図13に於いて、トランジスタチップT、接続手段7〜12および樹脂層13は、外部との電気的接続、トランジスタの保護をする上で、必要な構成要素であるが、これだけの構成要素で小型化、薄型化、軽量化を実現する回路素子を提供するのは難しかった。
【0017】
また、支持基板となるガラスエポキシ基板5は、前述したように本来不要なものである。しかし製造方法上、電極を貼り合わせるため、支持基板として採用しており、このガラスエポキシ基板5を無くすことができなかった。
【0018】
そのため、このガラスエポキシ基板5を採用することによって、コストが上昇し、更にはガラスエポキシ基板5が厚いために、回路素子として厚くなり、小型化、薄型化、軽量化に限界があった。
【0019】
更に、ガラスエポキシ基板やセラミック基板では必ず両面の電極を接続するスルーホール形成工程が不可欠であり、製造工程も長くなり量産に向かない問題もあった。
【0020】
更にまた、上述した小型の回路装置を最後まで個別の回路装置に分離することなく製造する方法が確立されていない問題もあった。
【0021】
【課題を解決するための手段】
本発明の回路装置の製造方法は、回路素子が配置された複数の導電パターンから構成される搭載部をマトリックス状に配置して絶縁性樹脂により一括して封止され、前記絶縁性樹脂の配置領域の内側で且つ周辺部に位置合わせマークが形成されたブロックを用意する工程と、前記ブロックを、前記絶縁性樹脂を当接させて粘着シートに貼り付ける工程と、前記粘着シートに貼り付けられた状態で、前記位置合わせマークを基準として、前記ブロックをダイシングすることにより、前記搭載部を個別の回路装置に分離する工程と、を備えたことを特徴とする。

【0022】
本発明では、導電パターンを形成する導電箔がスタートの材料であり、絶縁性樹脂がモールドされるまでは導電箔が支持機能を有し、モールド後は絶縁性樹脂が支持機能を有することで支持基板を不要にでき、従来の課題を解決することができる。
【0023】
また本発明では、モールド後の裏面導電箔処理で短冊状の導電箔で各ブロックを処理し、その後の測定およびダイシング等の工程で粘着シートに複数のブロックを貼り付けて作業できるので、多数個の回路装置を量産でき、従来の課題を解決することができる。
【0024】
【発明の実施の形態】
まず本発明の回路装置の製造方法について図1を参照しながら説明する。
【0025】
本発明は、導電箔を用意し、少なくとも回路素子の搭載部を多数個形成する導電パターンを除く領域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を形成してブロック毎の導電パターンを形成する工程と、所望の前記導電パターンの前記各搭載部に回路素子を固着する工程と、各搭載部の前記回路素子を一括して被覆し、前記分離溝に充填されるように絶縁性樹脂で共通モールドする工程と、前記分離溝を設けていない厚み部分の前記導電箔の前記ブロックの少なくとも前記導電パターンを設けた領域を除去し、前記ブロック間を連結する連結部となる前記導電箔を選択的に残す工程と、前記ブロックを前記導電箔の前記連結部から分離する工程と、複数個の前記ブロックを前記絶縁性樹脂を当接させて粘着シートに貼り付ける工程と、前記粘着シートに貼り付けられた状態で前記ブロックの各搭載部の前記回路素子の特性の測定を行う工程と、前記粘着シートに貼り付けられた状態で前記ブロックの前記絶縁性樹脂を各搭載部毎にダイシングにより分離する工程とから構成されている。
【0026】
図1に示すフローは上述した工程とは一致していないが、Cu箔、Agメッキ、ハーフエッチングの3つのフローで導電パターンの形成が行われる。ダイボンドおよびワイヤーボンディングの2つのフローで各搭載部への回路素子の固着と回路素子の電極と導電パターンの接続が行われる。トランスファーモールドのフローでは絶縁性樹脂による共通モールドが行われる。裏面Cu箔除去のフローでは分離溝のない厚み部分の導電箔のエッチングが行われる。裏面処理のフローでは裏面に露出した導電パターンの電極処理が行われる。ブロック分離のフローでは導電箔の連結部から各ブロックを機械的に分離される。粘着シートのフローでは粘着シートに複数個のブロックが貼り付けられる。測定のフローでは各搭載部に組み込まれた回路素子の良品判別や特性ランク分けが行われる。ダイシングのフローでは絶縁性樹脂からダイシングで個別の回路素子への分離が行われる。
【0027】
以下に、本発明の各工程を図2〜図11を参照して説明する。なお、図2〜図5は、各ブロックに搭載部を構成する導電パターンを形成し、この導電パターン上に回路素子を固着する工程を示している。
【0028】
本発明の第1の工程は、図2から図4に示すように、導電箔60を用意し、少なくとも回路素子52の搭載部を多数個形成する導電パターン51を除く領域の導電箔60に導電箔60の厚みよりも浅い分離溝61を形成してブロック毎の導電パターン51を形成することにある。
【0029】
本工程では、まず図2Aの如く、シート状の導電箔60を用意する。この導電箔60は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成る導電箔等が採用される。
【0030】
導電箔の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましく、ここでは70μm(2オンス)の銅箔を採用した。しかし300μm以上でも10μm以下でも基本的には良い。後述するように、導電箔60の厚みよりも浅い分離溝61が形成できればよい。
【0031】
尚、シート状の導電箔60は、所定の幅、例えば45mmでロール状に巻かれて用意され、これが後述する各工程に搬送されても良いし、所定の大きさにカットされた短冊状の導電箔60が用意され、後述する各工程に搬送されても良い。
【0032】
具体的には、図2Bに示す如く、短冊状の導電箔60に多数の搭載部が形成されるブロック62が4〜5個離間して並べられる。各ブロック62間にはスリット63が設けられ、モールド工程等での加熱処理で発生する導電箔60の応力を吸収する。また導電箔60の上下周端にはインデックス孔64が一定の間隔で設けられ、各工程での位置決めに用いられる。
【0033】
続いて、ブロック毎の導電パターン51を形成する。
【0034】
まず、図3に示す如く、Cu箔60の上に、ホトレジスト(耐エッチングマスク)PRを形成し、導電パターン51となる領域を除いた導電箔60が露出するようにホトレジストPRをパターニングする。そして、図4Aに示す如く、ホトレジストPRを介して導電箔60を選択的にエッチングする。
【0035】
エッチングにより形成された分離溝61の深さは、例えば50μmであり、その側面は、粗面となるため絶縁性樹脂50との接着性が向上される。
【0036】
またこの分離溝61の側壁は、模式的にストレートで図示しているが、除去方法により異なる構造となる。この除去工程は、ウェットエッチング、ドライエッチング、レーザによる蒸発、ダイシングが採用できる。ウェットエッチングの場合、エッチャントは、塩化第二鉄または塩化第二銅が主に採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントでシャワーリングされる。ここでウェットエッチングは、一般に非異方性にエッチングされるため、側面は湾曲構造になる。
【0037】
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
【0038】
またレーザでは、直接レーザ光を当てて分離溝61を形成でき、この場合は、どちらかといえば分離溝61の側面はストレートに形成される。
【0039】
なお、図3に於いて、ホトレジストの代わりにエッチング液に対して耐食性のある導電被膜(図示せず)を選択的に被覆しても良い。導電路と成る部分に選択的に被着すれば、この導電被膜がエッチング保護膜となり、レジストを採用することなく分離溝をエッチングできる。この導電被膜として考えられる材料は、Ag、Ni、Au、PtまたはPd等である。しかもこれら耐食性の導電被膜は、ダイパッド、ボンディングパッドとしてそのまま活用できる特徴を有する。
【0040】
例えばAg被膜は、Auと接着するし、ロウ材とも接着する。よってチップ裏面にAu被膜が被覆されていれば、そのまま導電路51上のAg被膜にチップを熱圧着でき、また半田等のロウ材を介してチップを固着できる。またAgの導電被膜にはAu細線が接着できるため、ワイヤーボンディングも可能となる。従ってこれらの導電被膜をそのままダイパッド、ボンディングパッドとして活用できるメリットを有する。
【0041】
図4Bに具体的な導電パターン51を示す。本図は図2Bで示したブロック62の1個を拡大したもの対応する。黒く塗られた部分の1個が1つの搭載部65であり、導電パターン51を構成し、1つのブロック62には5行10列のマトリックス状に多数の搭載部65が配列され、各搭載部65毎に同一の導電パターン51が設けられている。各ブロックの周辺には枠状のパターン66が設けられ、それと少し離間してその内側にダイシング時の位置合わせマーク67が設けられている。枠状のパターン66はモールド金型との嵌合に使用し、また導電箔60の裏面エッチング後には絶縁性樹脂50の補強をする働きを有する。
【0042】
本発明の第2の工程は、図5に示す如く、所望の導電パターン51の各搭載部65に回路素子52を固着し、各搭載部65の回路素子52の電極と所望の導電パターン51とを電気的に接続する接続手段を形成することにある。
【0043】
回路素子52としては、トランジスタ、ダイオード、ICチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、CSP、BGA等のフェイスダウンの半導体素子も実装できる。
【0044】
ここでは、ベアのトランジスタチップ52Aが導電パターン51Aにダイボンディングされ、エミッタ電極と導電パターン51B、ベース電極と導電パターン51Bが、熱圧着によるボールボンディングあるいは超音波によるウェッヂボンディング等で固着された金属細線55Aを介して接続される。また52Bは、チップコンデンサまたは受動素子であり、半田等のロウ材または導電ペースト55Bで固着される。
【0045】
本工程では、各ブロック62に多数の導電パターン51が集積されているので、回路素子52の固着およびワイヤーボンディングが極めて効率的に行える利点がある。
【0046】
本発明の第3の工程は、図6に示す如く、各搭載部63の回路素子52を一括して被覆し、分離溝61に充填されるように絶縁性樹脂50で共通モールドすることにある。
【0047】
本工程では、図6Aに示すように、絶縁性樹脂50は回路素子52A、52Bおよび複数の導電パターン51A、51B、51Cを完全に被覆し、導電パターン51間の分離溝61には絶縁性樹脂50が充填されてた導電パターン51A、51B、51Cの側面の湾曲構造と嵌合して強固に結合する。そして絶縁性樹脂50により導電パターン51が支持されている。
【0048】
また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
【0049】
更に、本工程でトランスファーモールドあるいはインジェクションモールドする際に、図6Bに示すように各ブロック62は1つの共通のモールド金型に搭載部63を納め、各ブロック毎に1つの絶縁性樹脂50で共通にモールドを行う。このために従来のトランスファーモールド等の様に各搭載部を個別にモールドする方法に比べて、大幅な樹脂量の削減が図れ、モールド金型の共通化も図れる。
【0050】
導電箔60表面に被覆された絶縁性樹脂50の厚さは、回路素子52のボンディングワイヤー55Aの最頂部から約100μm程度が被覆されるように調整されている。この厚みは、強度を考慮して厚くすることも、薄くすることも可能である。
【0051】
本工程の特徴は、絶縁性樹脂50を被覆するまでは、導電パターン51となる導電箔60が支持基板となることである。従来では、図12の様に、本来必要としない支持基板5を採用して導電路7〜11を形成しているが、本発明では、支持基板となる導電箔60は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【0052】
また分離溝61は、導電箔の厚みよりも浅く形成されているため、導電箔60が導電パターン51として個々に分離されていない。従ってシート状の導電箔60として一体で取り扱え、絶縁性樹脂50をモールドする際、金型への搬送、金型への実装の作業が非常に楽になる特徴を有する。
【0053】
本発明の第4の工程は、図7に示す如く、分離溝61を設けていない厚み部分の導電箔60のブロック62の少なくとも導電パターン51を設けた領域を除去し、ブロック62間を連結する連結部90となる導電箔60を選択的に残すことにある。
【0054】
本工程では、図7Aに示す如く、導電箔60の裏面に各ブロック62の少なくとも導電パターン51を設けた領域91を除き、且つ絶縁性樹脂50の周端部と重ねて被覆される。その後、露出された導電箔60をエッチング液をシャワーして導電パターン51を設けた領域91を選択的にウェトエッチングして、導電パター51を露出させる。
【0055】
図7Bは上記したウェトエッチング終了後の断面図を示し、導電箔60の上下周端と各ブロック62のスリット63を設けた部分は連結部90として導電箔60がエッチングされないまま残り、各ブロック62をそのままの状態で維持する働きを有する。この連結部90の働きで、各ブロック62は連結部90とともにエッチング装置から取り出せる。
【0056】
本工程では、図6に点線で示した絶縁性樹脂50が露出する手前まで、導電箔60を選択的に導電パターン51を設けた領域をウェトエッチングする。その結果、約40μmの厚さの導電パターン51となって分離され、絶縁性樹脂50に導電パターン51の裏面が露出する構造となる。すなわち、分離溝61に充填された絶縁性樹脂50の表面と導電パターン51の表面は、実質一致している構造となっている。従って、本発明の回路装置53は図12に示した従来の裏面電極10、11のように段差が設けられないため、マウント時に半田等の表面張力でそのまま水平に移動してセルフアラインできる特徴を有する。
【0057】
更に、導電パターン51の裏面処理を行い、図8に示す最終構造を得る。すなわち、必要によって露出した導電パターン51に半田等の導電材を被着して裏面電極56A、56B、56Cを形成し、回路装置として完成する。
【0058】
本発明の第5の工程は、図7Bに示す如く、ブロック62を導電箔60の連結部90から分離することにある。
【0059】
本工程では、連結部90で繋がった各ブロック62を矢印のように連結部90側から突き上げるように押圧して、連結部90と絶縁性樹脂50との接着面を機械的に剥がして各ブロック62を分離する。従って、本工程では特別な切断金型も不要であり、極めて単純な方法で作業できる利点がある。
【0060】
本発明の第6の工程は、図9に示す如く、複数個のブロック62を絶縁性樹脂を当接させて粘着シート80に貼り付けることにある。
【0061】
前工程で導電箔60の裏面エッチングをした後に、導電箔60から各ブロック62が切り離される。
【0062】
本工程では、ステンレス製のリング状の金属枠81に粘着シート80の周辺を貼り付け、粘着シート80の中央部分には4個のブロック62をダイシング時のブレードが当たらないような間隔を設けて絶縁性樹脂50を当接させて貼り付けられる。粘着シート80としてはUVシート(リンテック社製)が用いられるが、各ブロック62は絶縁性樹脂50で機械的強度があるので、安価なダイシングシートでも使用できる。
【0063】
本発明の第7の工程は、図10に示す如く、粘着シート80に貼り付けられた状態で絶縁性樹脂50で一括してモールドされた各ブロック62の各搭載部65の回路素子52の特性の測定を行うことにある。
【0064】
各ブロック62の裏面には図10に示すように導電パターン51の裏面が露出されており、各搭載部65が導電パターン51形成時と全く同一にマトリックス状に配列されている。この導電パターン51の絶縁性樹脂50から露出した裏面電極56にプローブ68を当てて、各搭載部65の回路素子52の特性パラメータ等を個別に測定して良不良の判定を行い、不良品には磁気インク等でマーキングを行う。
【0065】
本工程では、各搭載部65の回路装置53は絶縁性樹脂50でブロック62毎に一体で支持されているので、個別にバラバラに分離されていない。従って、粘着シート80に貼り付けられた複数個のブロック62をテスターの載置台に真空で吸着させ、ブロック62毎に搭載部65のサイズ分だけ矢印のように縦方向および横方向にピッチ送りをすることで、極めて早く大量にブロック62の各搭載部65の回路装置53の測定を行える。すなわち、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にでき、更に複数個のブロック62を同時に処理するので、測定時間の大幅な短縮を図れる。
【0066】
本発明の第8の工程は、図11に示す如く、粘着シート80に貼り付けられた状態でブロック62の絶縁性樹脂50を各搭載部65毎にダイシングにより分離することにある。
【0067】
本工程では、粘着シート80に貼り付けられた複数個のブロック62をダイシング装置の載置台に真空で吸着させ、ダイシングブレード69で各搭載部65間のダイシングライン70に沿って分離溝61の絶縁性樹脂50をダイシングし、個別の回路装置53に分離する。
【0068】
本工程で、ダイシングブレード69は完全に絶縁性樹脂50を切断し粘着シートの表面に達する切削深さでダイシングを行い、完全に各搭載部65毎に分離する。ダイシング時は予め前述した第1の工程で設けた各ブロックの周辺の枠状のパターン66の内側の位置合わせマーク67を認識して、これを基準としてダイシングを行う。周知ではあるが、ダイシングは縦方向にすべてのダイシングライン70をダイシングをした後、載置台を90度回転させて横方向のダイシングライン70に従ってダイシングを行う。
【0069】
また本工程では、ダイシングライン70には分離溝61に充填された絶縁性樹脂50しか存在しないので、ダイシングブレード69の摩耗は少なく、金属バリも発生せず極めて正確な外形にダイシングできる特徴がある。
【0070】
更に本工程後でも、ダイシング後も粘着シート80の働きで個別の回路装置にバラバラにならず、その後のテーピング工程でも効率よく作業できる。すなわち、粘着シート80に一体に支持された回路装置は良品のみを識別してキャリアテープの収納孔に吸着コレットで粘着シート80から離脱させて収納できる。このために微小な回路装置であっても、テーピングまで一度もバラバラに分離されない特徴がある。
【0071】
【発明の効果】
本発明では、導電パターンの材料となる導電箔自体を支持基板として機能させ、分離溝の形成時あるいは回路素子の実装、絶縁性樹脂の被着時までは導電箔で全体を支持し、また導電箔を各導電パターンとして分離する時は、絶縁性樹脂を支持基板にして機能させている。従って、回路素子、導電箔、絶縁性樹脂の必要最小限で製造できる。従来例で説明した如く、本来回路装置を構成する上で支持基板が要らなくなり、コスト的にも安価にできる。また支持基板が不要であること、導電パターンが絶縁性樹脂に埋め込まれていること、更には絶縁性樹脂と導電箔の厚みの調整が可能であることにより、非常に薄い回路装置が形成できるメリットもある。
【0072】
また、粘着シート80に複数個のブロックを貼り付けることで、微小な回路装置を最後までバラバラにすることなく処理でき、極めて量産効果が高い製造方法を実現できる。
【0073】
更に、導電箔の裏面エッチングを連結部を残して導電パターンを設けた部分に選択的に行うことで、各ブロックをエッチング装置のエッチング液内に落下させることなく連結部で各ブロックを連結した状態で取り出せるので、エッチングの作業が極めて容易で、大量生産に適する。
【0074】
更にまた、その後の測定工程およびダイシング工程で粘着シートに貼り付けられた複数個のブロックで処理を行える利点を有する。従って、測定工程では極めて早く大量にブロックの各搭載部の回路装置の測定を行え、従来必要であった回路装置の表裏の判別、電極の位置の認識等が不要にでき、複数個のブロックを一括で処理できるので、測定時間の大幅な短縮を図れる。またダイシング工程では位置合わせマークを用いてダイシングラインの認識が早く確実に行われる利点を有する。更にダイシングは絶縁性樹脂層のみの切断でよく、導電箔を切断しないことによりダイシングブレードの寿命も長くでき、導電箔を切断する場合に発生する金属バリの発生もない。
【0075】
また図14から明白なように、スルーホールの形成工程、導体の印刷工程(セラミック基板の場合)等を省略できるので、従来より従来より製造工程を大幅に短縮でき、全行程を内作できる利点を有する。またフレーム金型も一切不要であり、極めて短納期となる製造方法である。
【図面の簡単な説明】
【図1】本発明の製造フローを説明する図である。
【図2】本発明の回路装置の製造方法を説明する図である。
【図3】本発明の回路装置の製造方法を説明する図である。
【図4】本発明の回路装置の製造方法を説明する図である。
【図5】本発明の回路装置の製造方法を説明する図である。
【図6】本発明の回路装置の製造方法を説明する図である。
【図7】本発明の回路装置の製造方法を説明する図である。
【図8】本発明の回路装置の製造方法を説明する図である。
【図9】本発明の回路装置の製造方法を説明する図である。
【図10】本発明の回路装置の製造方法を説明する図である。
【図11】本発明の回路装置の製造方法を説明する図である。
【図12】従来の回路装置の実装構造を説明する図である。
【図13】従来の回路装置を説明する図である。
【図14】従来の回路装置の製造方法を説明する図である。
【図15】従来の回路装置の製造方法を説明する図である。
【符号の説明】
50 絶縁性樹脂
51 導電パターン
52 回路素子
53 回路装置
61 分離溝
62 ブロック
80 粘着シート
90 連結部
[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a circuit device, and more particularly to a method of manufacturing a thin circuit device that does not require a support substrate.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a circuit device set in an electronic device is used in a mobile phone, a portable computer, and the like.
[0003]
For example, a semiconductor device as an example of a circuit device will be described. As a general semiconductor device, there is a package type semiconductor device sealed by a conventional transfer mold. This semiconductor device is mounted on a printed circuit board PS as shown in FIG.
[0004]
In this package type semiconductor device, the periphery of the semiconductor chip 2 is covered with a resin layer 3, and lead terminals 4 for external connection are led out from the side of the resin layer 3.
[0005]
However, the package type semiconductor device 1 has lead terminals 4 protruding from the resin layer 3 and has a large overall size, which does not satisfy the miniaturization, thickness reduction, and weight reduction.
[0006]
Therefore, various companies have competed to develop various structures to achieve miniaturization, thinning, and weight reduction, and recently called CSP (chip size package), wafer scale CSP equivalent to chip size, or chip size A slightly larger CSP has been developed.
[0007]
FIG. 13 shows a CSP 6 that employs a glass epoxy substrate 5 as a support substrate and is slightly larger than the chip size. Here, description will be made assuming that the transistor chip T is mounted on the glass epoxy substrate 5.
[0008]
A first electrode 7, a second electrode 8 and a die pad 9 are formed on the surface of the glass epoxy substrate 5, and a first back electrode 10 and a second back electrode 11 are formed on the back surface. The first electrode 7 and the first back electrode 10 are electrically connected to the second electrode 8 and the second back electrode 11 through the through hole TH. Further, the bare transistor chip T is fixed to the die pad 9, the emitter electrode of the transistor and the first electrode 7 are connected via the fine metal wire 12, and the base electrode of the transistor and the second electrode 8 are connected to the fine metal wire 12. Connected through. Further, a resin layer 13 is provided on the glass epoxy substrate 5 so as to cover the transistor chip T.
[0009]
The CSP 6 employs the glass epoxy substrate 5, but unlike the wafer scale CSP, the extending structure from the chip T to the backside electrodes 10 and 11 for external connection is simple, and has an advantage that it can be manufactured at low cost.
[0010]
The CSP 6 is mounted on a printed circuit board PS as shown in FIG. The printed circuit board PS is provided with electrodes and wirings constituting an electric circuit, and the CSP 6, the package type semiconductor device 1, the chip resistor CR, the chip capacitor CC, and the like are electrically connected and fixed.
[0011]
And the circuit comprised with this printed circuit board is attached in various sets.
[0012]
Next, a method for manufacturing the CSP will be described with reference to FIGS.
[0013]
First, a glass epoxy substrate 5 is prepared as a base material (support substrate), and Cu foils 20 and 21 are pressure-bonded to both surfaces via an insulating adhesive. (See FIG. 14A above)
Subsequently, the Cu foils 20, 21 corresponding to the first electrode 7, the second electrode 8, the die pad 9, the first back electrode 10, and the second back electrode 11 are covered with an etching resistant resist 22, and Cu The foils 20 and 21 are patterned. Patterning may be performed separately for the front and back sides (see FIG. 14B above).
Subsequently, a hole for the through hole TH is formed in the glass epoxy substrate by using a drill or a laser, and the hole is plated to form the through hole TH. The first electrode 7 and the first back electrode 10, and the second electrode 8 and the second back electrode 10 are electrically connected through the through hole TH. (See FIG. 14C above)
Furthermore, although omitted in the drawings, the first electrode 7 and the second electrode 8 that become bonding posts are plated with Au, and the die pad 9 that becomes a die bonding post is plated with Au, and the transistor chip T is die bonded. To do.
[0014]
Finally, the emitter electrode of the transistor chip T and the first electrode 7, the base electrode of the transistor chip T and the second electrode 8 are connected via the metal thin wire 12 and covered with the resin layer 13. (See FIG. 14D above)
With the above manufacturing method, a CSP type electric element employing the support substrate 5 is completed. This manufacturing method is the same even if a flexible sheet is adopted as the support substrate.
[0015]
On the other hand, a manufacturing method employing a ceramic substrate is shown in the flow of FIG. After preparing the ceramic substrate as the support substrate, through holes are formed, and then the front and back electrodes are printed and sintered using a conductive paste. After that, it is the same as the manufacturing method of FIG. 14 until the resin layer of the pre-manufacturing method is coated. There is a problem that can not be molded. Therefore, the potting resin is potted and cured, and then polishing for flattening the sealing resin is performed, and finally, the dicing apparatus is used for individual separation.
[0016]
[Problems to be solved by the invention]
In FIG. 13, a transistor chip T, connecting means 7 to 12 and a resin layer 13 are necessary components for electrical connection with the outside and protection of the transistor. It has been difficult to provide a circuit element that can be made thinner, thinner and lighter.
[0017]
Moreover, the glass epoxy board | substrate 5 used as a support substrate is an essentially unnecessary thing as mentioned above. However, since the electrodes are bonded together in the manufacturing method, it is adopted as a support substrate, and the glass epoxy substrate 5 cannot be eliminated.
[0018]
For this reason, the use of the glass epoxy substrate 5 increases the cost. Further, since the glass epoxy substrate 5 is thick, it becomes thick as a circuit element, and there is a limit to miniaturization, thickness reduction, and weight reduction.
[0019]
Furthermore, a glass epoxy substrate or a ceramic substrate always requires a through-hole forming process for connecting electrodes on both sides, and the manufacturing process becomes long and is not suitable for mass production.
[0020]
Furthermore, there has been a problem that a method for manufacturing the above-described small circuit device without being separated into individual circuit devices until the end has not been established.
[0021]
[Means for Solving the Problems]
In the method for manufacturing a circuit device according to the present invention, the mounting portion composed of a plurality of conductive patterns in which circuit elements are arranged is arranged in a matrix and sealed together with an insulating resin, and the arrangement of the insulating resin is performed. A step of preparing a block in which an alignment mark is formed on the inner side of the region and in a peripheral portion; a step of affixing the block to the adhesive sheet by contacting the insulating resin; and affixing the block to the adhesive sheet And the step of dicing the block with the alignment mark as a reference to separate the mounting portion into individual circuit devices.

[0022]
In the present invention, the conductive foil forming the conductive pattern is a starting material, and the conductive foil has a supporting function until the insulating resin is molded, and after the molding, the insulating resin has a supporting function. A board | substrate can be made unnecessary and the conventional subject can be solved.
[0023]
In the present invention, each block is processed with a strip-shaped conductive foil in the back surface conductive foil treatment after molding, and a plurality of blocks can be affixed to the pressure-sensitive adhesive sheet in subsequent steps such as measurement and dicing. The circuit device can be mass-produced and the conventional problems can be solved.
[0024]
DETAILED DESCRIPTION OF THE INVENTION
First, a method for manufacturing a circuit device of the present invention will be described with reference to FIG.
[0025]
The present invention provides a conductive foil for each block by preparing a conductive foil and forming a separation groove shallower than the thickness of the conductive foil in the conductive foil in a region excluding the conductive pattern forming at least a large number of circuit element mounting portions. A step of fixing circuit elements to each mounting portion of the desired conductive pattern, and covering the circuit elements of each mounting portion in a lump so as to fill the separation groove. The step of common molding with resin, and the conductive foil serving as a connecting portion for connecting at least the conductive pattern by removing at least the region of the conductive foil in the thickness portion where the separation groove is not provided. A step of selectively leaving, a step of separating the block from the connecting portion of the conductive foil, a step of affixing the insulating resin to the adhesive sheet with a plurality of the blocks abutting, Measuring the characteristics of the circuit elements of the mounting portions of the block in a state of being attached to the adhesive sheet; and mounting portions of the insulating resin of the block in a state of being attached to the adhesive sheet. And a step of separating by dicing every time.
[0026]
Although the flow shown in FIG. 1 does not coincide with the above-described process, the conductive pattern is formed by three flows of Cu foil, Ag plating, and half etching. The circuit element is fixed to each mounting portion and the electrodes of the circuit element and the conductive pattern are connected in two flows of die bonding and wire bonding. In the transfer mold flow, a common mold using an insulating resin is performed. In the flow of removing the rear Cu foil, the conductive foil in the thickness portion without the separation groove is etched. In the back surface processing flow, electrode processing of the conductive pattern exposed on the back surface is performed. In the block separation flow, each block is mechanically separated from the connecting portion of the conductive foil. In the flow of the adhesive sheet, a plurality of blocks are attached to the adhesive sheet. In the measurement flow, non-defective product discrimination and characteristic rank classification of circuit elements incorporated in each mounting part are performed. In the dicing flow, the insulating resin is separated into individual circuit elements by dicing.
[0027]
Below, each process of this invention is demonstrated with reference to FIGS. 2 to 5 show a process of forming a conductive pattern constituting the mounting portion in each block and fixing a circuit element on the conductive pattern.
[0028]
In the first step of the present invention, as shown in FIGS. 2 to 4, a conductive foil 60 is prepared, and at least the conductive foil 60 in the region excluding the conductive pattern 51 that forms a large number of mounting portions of the circuit elements 52 is conductive. The purpose is to form the separation groove 61 shallower than the thickness of the foil 60 to form the conductive pattern 51 for each block.
[0029]
In this step, first, a sheet-like conductive foil 60 is prepared as shown in FIG. 2A. The conductive foil 60 is selected in consideration of the adhesiveness, bonding property, and plating property of the brazing material. As the material, a conductive foil mainly composed of Cu, a conductive foil mainly composed of Al, or Fe is used. A conductive foil made of an alloy such as Ni is employed.
[0030]
The thickness of the conductive foil is preferably about 10 μm to 300 μm in consideration of the later etching, and here, a copper foil of 70 μm (2 ounces) is employed. However, it is basically good if it is 300 μm or more and 10 μm or less. As will be described later, it is only necessary that the separation groove 61 shallower than the thickness of the conductive foil 60 can be formed.
[0031]
In addition, the sheet-like conductive foil 60 is prepared by being wound into a roll with a predetermined width, for example, 45 mm, which may be conveyed to each step described later, or a strip-shaped cut into a predetermined size. The conductive foil 60 may be prepared and conveyed to each process described later.
[0032]
Specifically, as shown in FIG. 2B, 4 to 5 blocks 62 in which a large number of mounting portions are formed are arranged on a strip-shaped conductive foil 60 so as to be spaced apart. A slit 63 is provided between each block 62 to absorb the stress of the conductive foil 60 generated by the heat treatment in the molding process or the like. In addition, index holes 64 are provided at regular intervals at the upper and lower peripheral ends of the conductive foil 60, and are used for positioning in each step.
[0033]
Subsequently, a conductive pattern 51 for each block is formed.
[0034]
First, as shown in FIG. 3, a photoresist (etching-resistant mask) PR is formed on the Cu foil 60, and the photoresist PR is patterned so that the conductive foil 60 excluding the region to be the conductive pattern 51 is exposed. Then, as shown in FIG. 4A, the conductive foil 60 is selectively etched through the photoresist PR.
[0035]
The depth of the separation groove 61 formed by etching is, for example, 50 μm, and its side surface is a rough surface, so that the adhesiveness with the insulating resin 50 is improved.
[0036]
The side wall of the separation groove 61 is schematically illustrated as a straight line, but has a different structure depending on the removal method. This removal process can employ wet etching, dry etching, laser evaporation, and dicing. In the case of wet etching, ferric chloride or cupric chloride is mainly used as the etchant, and the conductive foil is dipped in the etchant or showered with the etchant. Since wet etching is generally non-anisotropic, the side surface has a curved structure.
[0037]
In the case of dry etching, etching can be performed anisotropically or non-anisotropically. At present, it is said that Cu cannot be removed by reactive ion etching, but it can be removed by sputtering. Etching can be anisotropic or non-anisotropic depending on sputtering conditions.
[0038]
Further, in the laser, the separation groove 61 can be formed by direct laser light irradiation. In this case, the side surface of the separation groove 61 is formed straight.
[0039]
In FIG. 3, a conductive film (not shown) having corrosion resistance to the etching solution may be selectively coated instead of the photoresist. If the conductive film is selectively deposited on the conductive path, this conductive film becomes an etching protective film, and the separation groove can be etched without employing a resist. Possible materials for this conductive film are Ag, Ni, Au, Pt, Pd, and the like. In addition, these corrosion-resistant conductive films have the feature that they can be used as they are as die pads and bonding pads.
[0040]
For example, the Ag coating adheres to Au and also to the brazing material. Therefore, if the Au coating is coated on the back surface of the chip, the chip can be thermocompression bonded to the Ag coating on the conductive path 51 as it is, and the chip can be fixed via a brazing material such as solder. Further, since an Au fine wire can be adhered to the Ag conductive film, wire bonding is also possible. Accordingly, there is an advantage that these conductive films can be used as they are as die pads and bonding pads.
[0041]
FIG. 4B shows a specific conductive pattern 51. This figure corresponds to an enlarged view of one of the blocks 62 shown in FIG. 2B. One of the portions painted in black is one mounting portion 65, which constitutes the conductive pattern 51. A large number of mounting portions 65 are arranged in a matrix of 5 rows and 10 columns in one block 62. The same conductive pattern 51 is provided every 65. A frame-like pattern 66 is provided around each block, and an alignment mark 67 at the time of dicing is provided inside the pattern slightly apart from the frame-like pattern 66. The frame-like pattern 66 is used for fitting with a mold, and has a function of reinforcing the insulating resin 50 after the back surface etching of the conductive foil 60.
[0042]
In the second step of the present invention, as shown in FIG. 5, the circuit element 52 is fixed to each mounting portion 65 of the desired conductive pattern 51, and the electrode of the circuit element 52 of each mounting portion 65 and the desired conductive pattern 51. It is to form connection means for electrically connecting the two.
[0043]
The circuit element 52 is a semiconductor element such as a transistor, a diode or an IC chip, or a passive element such as a chip capacitor or a chip resistor. Although the thickness is increased, face-down semiconductor elements such as CSP and BGA can also be mounted.
[0044]
Here, a bare transistor chip 52A is die-bonded to a conductive pattern 51A, and an emitter electrode and a conductive pattern 51B, and a base electrode and a conductive pattern 51B are fixed by ball bonding by thermocompression bonding or wedge bonding by ultrasonic waves. It is connected via 55A. Reference numeral 52B denotes a chip capacitor or a passive element, which is fixed with a brazing material such as solder or a conductive paste 55B.
[0045]
In this step, since a large number of conductive patterns 51 are integrated in each block 62, there is an advantage that the circuit element 52 can be fixed and wire bonded extremely efficiently.
[0046]
As shown in FIG. 6, the third step of the present invention is to collectively cover the circuit elements 52 of the mounting portions 63 and to perform common molding with the insulating resin 50 so that the separation grooves 61 are filled. .
[0047]
In this step, as shown in FIG. 6A, the insulating resin 50 completely covers the circuit elements 52A, 52B and the plurality of conductive patterns 51A, 51B, 51C, and the insulating resin is formed in the separation grooves 61 between the conductive patterns 51. The conductive patterns 51A, 51B, 51C filled with 50 are fitted into the curved structures on the side surfaces and firmly bonded. The conductive pattern 51 is supported by the insulating resin 50.
[0048]
Further, this step can be realized by transfer molding, injection molding, or dipping. As the resin material, a thermosetting resin such as an epoxy resin can be realized by transfer molding, and a thermoplastic resin such as polyimide resin or polyphenylene sulfide can be realized by injection molding.
[0049]
Furthermore, when performing transfer molding or injection molding in this step, each block 62 has a mounting portion 63 placed in one common mold as shown in FIG. 6B, and one insulating resin 50 is common to each block. Mold. For this reason, compared with the method of molding each mounting part individually as in the case of a conventional transfer mold or the like, the amount of resin can be greatly reduced, and the mold can be shared.
[0050]
The thickness of the insulating resin 50 coated on the surface of the conductive foil 60 is adjusted so that about 100 μm is coated from the top of the bonding wire 55A of the circuit element 52. This thickness can be increased or decreased in consideration of strength.
[0051]
The feature of this step is that the conductive foil 60 that becomes the conductive pattern 51 becomes a support substrate until the insulating resin 50 is covered. Conventionally, as shown in FIG. 12, the conductive paths 7 to 11 are formed by using the support substrate 5 that is not originally required, but in the present invention, the conductive foil 60 that becomes the support substrate is necessary as an electrode material. Material. Therefore, there is a merit that the work can be performed with the constituent materials omitted as much as possible, and the cost can be reduced.
[0052]
Further, since the separation groove 61 is formed shallower than the thickness of the conductive foil, the conductive foil 60 is not individually separated as the conductive pattern 51. Therefore, the sheet-like conductive foil 60 can be handled as a unit, and when the insulating resin 50 is molded, it has a feature that the work of transporting to the mold and mounting to the mold becomes very easy.
[0053]
In the fourth step of the present invention, as shown in FIG. 7, at least the region provided with the conductive pattern 51 of the block 62 of the conductive foil 60 in the thickness portion where the separation groove 61 is not provided is removed, and the blocks 62 are connected. The purpose is to selectively leave the conductive foil 60 to be the connecting portion 90.
[0054]
In this step, as shown in FIG. 7A, at least the region 91 where the conductive pattern 51 of each block 62 is provided on the back surface of the conductive foil 60, and the peripheral end portion of the insulating resin 50 is overlaid. Thereafter, the exposed conductive foil 60 is showered with an etchant, and the region 91 provided with the conductive pattern 51 is selectively wet-etched to expose the conductive pattern 51.
[0055]
FIG. 7B shows a cross-sectional view after completion of the above-described wet etching. The upper and lower circumferential ends of the conductive foil 60 and the portions provided with the slits 63 of the respective blocks 62 remain as the connecting portions 90 without etching the conductive foil 60, Has the function of maintaining the state as it is. Each block 62 can be taken out of the etching apparatus together with the connecting portion 90 by the function of the connecting portion 90.
[0056]
In this step, the conductive foil 60 is selectively wet-etched in the region where the conductive pattern 51 is provided until the insulating resin 50 indicated by the dotted line in FIG. 6 is exposed. As a result, the conductive pattern 51 having a thickness of about 40 μm is separated and the back surface of the conductive pattern 51 is exposed to the insulating resin 50. That is, the surface of the insulating resin 50 filled in the separation groove 61 and the surface of the conductive pattern 51 are substantially coincident with each other. Accordingly, since the circuit device 53 of the present invention does not have a step as in the conventional backside electrodes 10 and 11 shown in FIG. 12, the circuit device 53 can be self-aligned by moving horizontally with the surface tension of solder or the like during mounting. Have.
[0057]
Further, the back surface treatment of the conductive pattern 51 is performed to obtain the final structure shown in FIG. That is, if necessary, a conductive material such as solder is applied to the exposed conductive pattern 51 to form the back electrodes 56A, 56B, and 56C, thereby completing the circuit device.
[0058]
The fifth step of the present invention is to separate the block 62 from the connecting portion 90 of the conductive foil 60 as shown in FIG. 7B.
[0059]
In this step, each block 62 connected by the connecting portion 90 is pressed so as to push up from the connecting portion 90 side as indicated by an arrow, and the adhesive surface between the connecting portion 90 and the insulating resin 50 is mechanically peeled off to block each block. 62 is separated. Therefore, a special cutting die is not necessary in this step, and there is an advantage that work can be performed by a very simple method.
[0060]
The sixth step of the present invention is to affix the plurality of blocks 62 to the adhesive sheet 80 with the insulating resin in contact with each other as shown in FIG.
[0061]
After etching the back surface of the conductive foil 60 in the previous step, each block 62 is separated from the conductive foil 60.
[0062]
In this process, the periphery of the pressure-sensitive adhesive sheet 80 is pasted on a stainless steel ring-shaped metal frame 81, and the central portion of the pressure-sensitive adhesive sheet 80 is provided with an interval so that the four blocks 62 do not hit the blade during dicing. The insulating resin 50 is abutted and attached. A UV sheet (manufactured by Lintec Corporation) is used as the adhesive sheet 80, but each block 62 is an insulating resin 50 and has mechanical strength, so that even an inexpensive dicing sheet can be used.
[0063]
In the seventh step of the present invention, as shown in FIG. 10, the characteristics of the circuit element 52 of each mounting portion 65 of each block 62 molded together with the insulating resin 50 in a state of being attached to the adhesive sheet 80. It is to measure.
[0064]
As shown in FIG. 10, the back surface of the conductive pattern 51 is exposed on the back surface of each block 62, and the mounting portions 65 are arranged in a matrix exactly the same as when the conductive pattern 51 is formed. A probe 68 is applied to the back surface electrode 56 exposed from the insulating resin 50 of the conductive pattern 51, and the characteristic parameters and the like of the circuit elements 52 of each mounting portion 65 are individually measured to determine whether the product is defective or not. Mark with magnetic ink.
[0065]
In this step, since the circuit devices 53 of the mounting portions 65 are integrally supported by the insulating resin 50 for each block 62, they are not individually separated. Accordingly, the plurality of blocks 62 attached to the adhesive sheet 80 are vacuum-adsorbed on the tester mounting table, and the pitch is fed in the vertical and horizontal directions as indicated by the arrows for each block 62 by the size of the mounting portion 65. By doing so, the circuit device 53 of each mounting part 65 of the block 62 can be measured very quickly and in large quantities. That is, it is possible to eliminate the need for the front and back of the circuit device and the recognition of the position of the electrodes, which were necessary in the past, and to process a plurality of blocks 62 simultaneously, so that the measurement time can be greatly shortened.
[0066]
As shown in FIG. 11, the eighth step of the present invention is to separate the insulating resin 50 of the block 62 by dicing for each mounting portion 65 in a state of being attached to the adhesive sheet 80.
[0067]
In this step, the plurality of blocks 62 attached to the pressure-sensitive adhesive sheet 80 are vacuum-adsorbed on the mounting table of the dicing apparatus, and the dicing blade 69 insulates the separation grooves 61 along the dicing lines 70 between the mounting portions 65. The functional resin 50 is diced and separated into individual circuit devices 53.
[0068]
In this step, the dicing blade 69 completely cuts the insulating resin 50 and performs dicing at a cutting depth reaching the surface of the adhesive sheet, and completely separates each mounting portion 65. At the time of dicing, the alignment mark 67 inside the frame-like pattern 66 around each block provided in the first step described above is recognized and dicing is performed based on this. As is well known, after dicing all dicing lines 70 in the vertical direction, the mounting table is rotated 90 degrees and dicing is performed according to the dicing lines 70 in the horizontal direction.
[0069]
Further, in this process, since only the insulating resin 50 filled in the separation groove 61 is present in the dicing line 70, the dicing blade 69 is less worn, and there is a feature that dicing can be performed to an extremely accurate outer shape without generating metal burrs. .
[0070]
Further, even after this step, even after dicing, the adhesive sheet 80 does not break apart into individual circuit devices, and the subsequent taping step can be efficiently performed. That is, the circuit device integrally supported by the pressure-sensitive adhesive sheet 80 can identify only non-defective products, and can be separated from the pressure-sensitive adhesive sheet 80 by the suction collet and stored in the storage hole of the carrier tape. For this reason, even a minute circuit device has a feature that it is not separated even once until taping.
[0071]
【The invention's effect】
In the present invention, the conductive foil itself, which is the material of the conductive pattern, functions as a support substrate, and the whole is supported by the conductive foil until the separation groove is formed or the circuit element is mounted and the insulating resin is applied. When separating the foil as each conductive pattern, the insulating resin is used as a support substrate to function. Therefore, the circuit element, conductive foil, and insulating resin can be manufactured with the minimum necessary. As described in the conventional example, a support substrate is not necessary in constructing a circuit device originally, and the cost can be reduced. In addition, because the support substrate is not required, the conductive pattern is embedded in the insulating resin, and the thickness of the insulating resin and conductive foil can be adjusted, it is possible to form a very thin circuit device. There is also.
[0072]
Further, by sticking a plurality of blocks to the adhesive sheet 80, it is possible to process a minute circuit device without breaking up to the end, and it is possible to realize a manufacturing method with extremely high mass production effect.
[0073]
Furthermore, by selectively performing the backside etching of the conductive foil on the portion provided with the conductive pattern, leaving the connecting portion, the blocks are connected at the connecting portion without dropping into the etching solution of the etching apparatus. Therefore, the etching process is very easy and suitable for mass production.
[0074]
Furthermore, there exists an advantage which can process by the several block affixed on the adhesive sheet at the subsequent measurement process and dicing process. Therefore, in the measurement process, the circuit devices on each mounting part of the block can be measured very quickly and in large quantities, making it unnecessary to discriminate the front and back of the circuit device and recognizing the position of the electrodes, which were necessary in the past. Since it can be processed in a batch, the measurement time can be greatly shortened. Further, the dicing process has an advantage that the recognition of the dicing line is performed quickly and reliably using the alignment mark. Furthermore, dicing may be performed by cutting only the insulating resin layer, and by not cutting the conductive foil, the life of the dicing blade can be extended, and no metal burrs are generated when the conductive foil is cut.
[0075]
Further, as apparent from FIG. 14, the through-hole formation process, conductor printing process (in the case of a ceramic substrate), etc. can be omitted, so that the manufacturing process can be greatly shortened compared to the prior art, and the entire process can be made in-house. Have Also, a frame mold is not required at all, and this is a manufacturing method with extremely short delivery time.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a production flow of the present invention.
FIG. 2 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 3 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 4 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 5 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 6 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 7 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 8 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 9 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 10 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 11 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.
FIG. 12 is a diagram illustrating a mounting structure of a conventional circuit device.
FIG. 13 is a diagram illustrating a conventional circuit device.
FIG. 14 is a diagram illustrating a conventional method for manufacturing a circuit device.
FIG. 15 is a diagram illustrating a conventional method for manufacturing a circuit device.
[Explanation of symbols]
50 Insulating resin
51 Conductive pattern
52 Circuit elements
53 Circuit equipment
61 Separation groove
62 blocks
80 Adhesive sheet
90 connecting part

Claims (4)

回路素子が配置された複数の導電パターンから構成される搭載部をマトリックス状に配置して絶縁性樹脂により一括して封止され、前記絶縁性樹脂の配置領域の内側で且つ周辺部に位置合わせマークが形成されたブロックを用意する工程と、  A mounting portion composed of a plurality of conductive patterns on which circuit elements are arranged is arranged in a matrix and sealed together with an insulating resin, and is aligned with the inside of the insulating resin arrangement region and on the periphery. Preparing a block on which a mark is formed;
前記ブロックを、前記絶縁性樹脂を当接させて粘着シートに貼り付ける工程と、  Attaching the block to the adhesive sheet by contacting the insulating resin;
前記粘着シートに貼り付けられた状態で、前記位置合わせマークを基準として、前記ブロックをダイシングすることにより、前記搭載部を個別の回路装置に分離する工程と、を備えたことを特徴とする回路装置の製造方法。  A step of separating the mounting portion into individual circuit devices by dicing the block with the alignment mark as a reference in a state of being attached to the adhesive sheet. Device manufacturing method.
前記ブロックを用意する工程は、前記ブロックを複数用意するものであり、  The step of preparing the block is to prepare a plurality of the blocks,
支持基板に前記搭載部をマトリックス状に配置して前記ブロックを形成し、前記ブロックの周辺部に位置合わせマークを形成する工程と、  Forming the block by arranging the mounting portions in a matrix on a support substrate, and forming alignment marks on the periphery of the block;
前記各搭載部に回路素子を載置して、前記回路素子と前記導電パターンとを接続する工程と、  Placing a circuit element on each mounting part and connecting the circuit element and the conductive pattern;
前記ブロックに含まれる前記搭載部の前記導電パターンおよび前記回路素子を、前記絶縁性樹脂により一括して被覆する工程と、  A step of collectively covering the conductive pattern and the circuit element of the mounting portion included in the block with the insulating resin;
前記支持基板から前記ブロックの前記絶縁性樹脂を分離する工程と、を含むことを特徴とする請求項1記載の回路装置の製造方法。  The method for manufacturing a circuit device according to claim 1, further comprising: separating the insulating resin of the block from the support substrate.
前記位置合わせマークは、前記ダイシングが行われるダイシングラインの延長線に沿って配置されることを特徴とする請求項1記載の回路装置の製造方法。  2. The method of manufacturing a circuit device according to claim 1, wherein the alignment mark is arranged along an extension line of a dicing line where the dicing is performed. 前記導電パターンと前記位置合わせマークとは、エッチングにより同時に形成されることを特徴とする請求項1記載の回路装置の製造方法。  2. The method of manufacturing a circuit device according to claim 1, wherein the conductive pattern and the alignment mark are simultaneously formed by etching.
JP2002207450A 2002-07-16 2002-07-16 Circuit device manufacturing method Expired - Fee Related JP4334187B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002207450A JP4334187B2 (en) 2002-07-16 2002-07-16 Circuit device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002207450A JP4334187B2 (en) 2002-07-16 2002-07-16 Circuit device manufacturing method

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000266751A Division JP3600133B2 (en) 2000-09-04 2000-09-04 Circuit device manufacturing method

Publications (2)

Publication Number Publication Date
JP2003078073A JP2003078073A (en) 2003-03-14
JP4334187B2 true JP4334187B2 (en) 2009-09-30

Family

ID=19195814

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002207450A Expired - Fee Related JP4334187B2 (en) 2002-07-16 2002-07-16 Circuit device manufacturing method

Country Status (1)

Country Link
JP (1) JP4334187B2 (en)

Also Published As

Publication number Publication date
JP2003078073A (en) 2003-03-14

Similar Documents

Publication Publication Date Title
JP3609737B2 (en) Circuit device manufacturing method
JP4618941B2 (en) Semiconductor device
JP4761662B2 (en) Circuit device manufacturing method
JP3963655B2 (en) Circuit device manufacturing method
JP3600131B2 (en) Circuit device manufacturing method
JP4342157B2 (en) Circuit device manufacturing method
JP4698080B2 (en) Circuit device manufacturing method
JP3600130B2 (en) Circuit device manufacturing method
JP4334187B2 (en) Circuit device manufacturing method
JP3600137B2 (en) Circuit device manufacturing method
JP3600133B2 (en) Circuit device manufacturing method
JP4393038B2 (en) Circuit device manufacturing method
JP3600136B2 (en) Circuit device manufacturing method
JP3600135B2 (en) Circuit device manufacturing method
JP3600132B2 (en) Circuit device manufacturing method
JP4471559B2 (en) Circuit device manufacturing method
JP3600134B2 (en) Circuit device manufacturing method
JP4708625B2 (en) Bonding apparatus and semiconductor device manufacturing method using the same
JP4748892B2 (en) Circuit device manufacturing method
JP2003188333A (en) Semiconductor device and its manufacturing method
JP2005045270A (en) Method for manufacturing circuit device
JP2003037345A (en) Circuit device and its manufacturing method
JP2002329739A (en) Method of manufacturing circuit device
JP2003077947A (en) Method of manufacturing circuit device
JP2003051576A (en) Method for manufacturing circuit device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080401

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090526

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090623

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120703

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130703

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees