JP2003077947A - Method of manufacturing circuit device - Google Patents

Method of manufacturing circuit device

Info

Publication number
JP2003077947A
JP2003077947A JP2002207449A JP2002207449A JP2003077947A JP 2003077947 A JP2003077947 A JP 2003077947A JP 2002207449 A JP2002207449 A JP 2002207449A JP 2002207449 A JP2002207449 A JP 2002207449A JP 2003077947 A JP2003077947 A JP 2003077947A
Authority
JP
Japan
Prior art keywords
circuit device
manufacturing
conductive
block
conductive foil
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002207449A
Other languages
Japanese (ja)
Inventor
Noriaki Sakamoto
則明 坂本
Yoshiyuki Kobayashi
義幸 小林
Junji Sakamoto
純次 阪本
Yukio Okada
幸夫 岡田
Yuusuke Igarashi
優助 五十嵐
Eiju Maehara
栄寿 前原
Yukitsugu Takahashi
幸嗣 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2002207449A priority Critical patent/JP2003077947A/en
Publication of JP2003077947A publication Critical patent/JP2003077947A/en
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a method of mass manufacturing a smaller and thinner circuit device which is installed on a supporting substrate such as a ceramic substrate, a flexible sheet or the like. SOLUTION: After a conductive pattern 51 for every block 62 is formed, a circuit device is installed and molded by an insulative resin 50, and a reverse surface of a conductive foil 60 is etched for formation of the conductive pattern 51 for every block. The remainder 57 of the conductive foil 60 is sandwiched by molds 58 such that the mold of the insulative resin 50 is transfer molded by the block 62. This enables to implement a circuit device manufacturing method suited to mass manufacturing with extremely saving resources.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】本発明は、回路装置の製造方
法に関し、特に支持基板を不要にした薄型の回路装置の
製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a circuit device, and more particularly to a method for manufacturing a thin circuit device which does not require a supporting substrate.

【0002】[0002]

【従来の技術】従来、電子機器にセットされる回路装置
は、携帯電話、携帯用のコンピューター等に採用される
ため、小型化、薄型化、軽量化が求められている。
2. Description of the Related Art Conventionally, a circuit device set in an electronic apparatus has been used in a mobile phone, a portable computer, etc., and thus has been required to be small, thin and lightweight.

【0003】例えば、回路装置として半導体装置を例に
して述べると、一般的な半導体装置として、従来通常の
トランスファーモールドで封止されたパッケージ型半導
体装置がある。この半導体装置は、図12のように、プ
リント基板PSに実装される。
For example, when a semiconductor device is taken as an example of a circuit device, there is a package type semiconductor device sealed by a conventional transfer mold as a general semiconductor device. This semiconductor device is mounted on a printed circuit board PS as shown in FIG.

【0004】またこのパッケージ型半導体装置は、半導
体チップ2の周囲を樹脂層3で被覆し、この樹脂層3の
側部から外部接続用のリード端子4が導出されたもので
ある。
Further, in this package type semiconductor device, the periphery of the semiconductor chip 2 is covered with a resin layer 3, and lead terminals 4 for external connection are led out from the side portions of the resin layer 3.

【0005】しかしこのパッケージ型半導体装置1は、
リード端子4が樹脂層3から外に出ており、全体のサイ
ズが大きく、小型化、薄型化および軽量化を満足するも
のではなかった。
However, this package type semiconductor device 1 is
Since the lead terminal 4 is out of the resin layer 3, the overall size is large, and the reduction in size, thickness, and weight are not satisfied.

【0006】そのため、各社が競って小型化、薄型化お
よび軽量化を実現すべく、色々な構造を開発し、最近で
はCSP(チップサイズパッケージ)と呼ばれる、チッ
プのサイズと同等のウェハスケールCSP、またはチッ
プサイズよりも若干大きいサイズのCSPが開発されて
いる。
[0006] Therefore, each company has developed various structures in order to competitively realize downsizing, thinning, and weight reduction, and recently, a wafer scale CSP called a CSP (chip size package), which is equivalent to a chip size, Alternatively, a CSP having a size slightly larger than the chip size has been developed.

【0007】図13は、支持基板としてガラスエポキシ
基板5を採用した、チップサイズよりも若干大きいCS
P6を示すものである。ここではガラスエポキシ基板5
にトランジスタチップTが実装されたものとして説明し
ていく。
FIG. 13 shows a CS which uses a glass epoxy substrate 5 as a supporting substrate and is slightly larger than the chip size.
It shows P6. Here, glass epoxy substrate 5
The description will be made assuming that the transistor chip T is mounted on.

【0008】このガラスエポキシ基板5の表面には、第
1の電極7、第2の電極8およびダイパッド9が形成さ
れ、裏面には第1の裏面電極10と第2の裏面電極11
が形成されている。そしてスルーホールTHを介して、
前記第1の電極7と第1の裏面電極10が、第2の電極
8と第2の裏面電極11が電気的に接続されている。ま
たダイパッド9には前記ベアのトランジスタチップTが
固着され、トランジスタのエミッタ電極と第1の電極7
が金属細線12を介して接続され、トランジスタのベー
ス電極と第2の電極8が金属細線12を介して接続され
ている。更にトランジスタチップTを覆うようにガラス
エポキシ基板5に樹脂層13が設けられている。
A first electrode 7, a second electrode 8 and a die pad 9 are formed on the front surface of the glass epoxy substrate 5, and a first back surface electrode 10 and a second back surface electrode 11 are formed on the back surface.
Are formed. And through the through hole TH,
The first electrode 7 and the first back surface electrode 10 are electrically connected, and the second electrode 8 and the second back surface electrode 11 are electrically connected. The bare transistor chip T is fixed to the die pad 9, and the emitter electrode of the transistor and the first electrode 7 are attached.
Are connected via a metal thin wire 12, and the base electrode of the transistor and the second electrode 8 are connected via a metal thin wire 12. Further, a resin layer 13 is provided on the glass epoxy substrate 5 so as to cover the transistor chip T.

【0009】前記CSP6は、ガラスエポキシ基板5を
採用するが、ウェハスケールCSPと違い、チップTか
ら外部接続用の裏面電極10、11までの延在構造が簡
単であり、安価に製造できるメリットを有する。
The CSP 6 adopts the glass epoxy substrate 5, but unlike the wafer scale CSP, it has a simple structure of extending from the chip T to the backside electrodes 10 and 11 for external connection, and has an advantage that it can be manufactured at low cost. Have.

【0010】また前記CSP6は、図12のように、プ
リント基板PSに実装される。プリント基板PSには、
電気回路を構成する電極、配線が設けられ、前記CSP
6、パッケージ型半導体装置1、チップ抵抗CRまたは
チップコンデンサCC等が電気的に接続されて固着され
る。
The CSP 6 is mounted on a printed circuit board PS as shown in FIG. The printed circuit board PS has
The CSP is provided with electrodes and wiring that form an electric circuit.
6, the package type semiconductor device 1, the chip resistor CR, the chip capacitor CC, etc. are electrically connected and fixed.

【0011】そしてこのプリント基板で構成された回路
は、色々なセットの中に取り付けられる。
The circuit composed of this printed circuit board is mounted in various sets.

【0012】つぎに、このCSPの製造方法を図14お
よび図15を参照しながら説明する。
Next, a method of manufacturing this CSP will be described with reference to FIGS. 14 and 15.

【0013】まず基材(支持基板)としてガラスエポキ
シ基板5を用意し、この両面に絶縁性接着剤を介してC
u箔20、21を圧着する。(以上図14Aを参照) 続いて、第1の電極7,第2の電極8、ダイパッド9、
第1の裏面電極10および第2の裏面電極11対応する
Cu箔20、21に耐エッチング性のレジスト22を被
覆し、Cu箔20、21をパターニングする。尚、パタ
ーニングは、表と裏で別々にしても良い(以上図14B
を参照) 続いて、ドリルやレーザを利用してスルーホールTHの
ための孔を前記ガラスエポキシ基板に形成し、この孔に
メッキを施し、スルーホールTHを形成する。このスル
ーホールTHにより第1の電極7と第1の裏面電極1
0、第2の電極8と第2の裏面電極10が電気的に接続
される。(以上図14Cを参照) 更に、図面では省略をしたが、ボンデイングポストと成
る第1の電極7,第2の電極8にNiメッキを施すと共
に、ダイボンディングポストとなるダイパッド9にAu
メッキを施し、トランジスタチップTをダイボンディン
グする。
First, a glass epoxy substrate 5 is prepared as a base material (supporting substrate), and C is formed on both surfaces of the glass epoxy substrate 5 via an insulating adhesive.
The u foils 20 and 21 are pressure bonded. (See FIG. 14A above) Subsequently, the first electrode 7, the second electrode 8, the die pad 9,
The Cu foils 20 and 21 corresponding to the first back surface electrode 10 and the second back surface electrode 11 are covered with an etching resistant resist 22, and the Cu foils 20 and 21 are patterned. The patterning may be performed separately for the front and back (see FIG. 14B above).
Next, a hole for the through hole TH is formed in the glass epoxy substrate by using a drill or a laser, and the hole is plated to form the through hole TH. Due to this through hole TH, the first electrode 7 and the first back surface electrode 1
0, the second electrode 8 and the second back surface electrode 10 are electrically connected. Although not shown in the drawing, the first electrode 7 and the second electrode 8 to be the bonding posts are plated with Ni, and the die pad 9 to be the die bonding post is Au-plated, although not shown in the drawing.
Plating is performed, and the transistor chip T is die-bonded.

【0014】最後に、トランジスタチップTのエミッタ
電極と第1の電極7、トランジスタチップTのベース電
極と第2の電極8を金属細線12を介して接続し、樹脂
層13で被覆している。(以上図14Dを参照) 以上の製造方法により、支持基板5を採用したCSP型
の電気素子が完成する。この製造方法は、支持基板とし
てフレキシブルシートを採用しても同様である。
Finally, the emitter electrode of the transistor chip T and the first electrode 7, and the base electrode of the transistor chip T and the second electrode 8 are connected via a thin metal wire 12 and covered with a resin layer 13. (Refer to FIG. 14D above) By the above manufacturing method, a CSP type electric element employing the supporting substrate 5 is completed. This manufacturing method is the same when a flexible sheet is used as the supporting substrate.

【0015】一方、セラミック基板を採用した製造方法
を図15のフローに示す。支持基板であるセラミック基
板を用意した後、スルーホールを形成し、その後、導電
ペーストを使い、表と裏の電極を印刷し、焼結してい
る。その後、前製造方法の樹脂層を被覆するまでは図1
4の製造方法と同じであるが、セラミック基板は、非常
にもろく、フレキシブルシートやガラスエポキシ基板と
異なり、直ぐに欠けてしまうため金型を用いたモールド
ができない問題がある。そのため、封止樹脂をポッティ
ングし、硬化した後、封止樹脂を平らにする研磨を施
し、最後にダイシング装置を使って個別分離している。
またガラスエポキシ基板を用いた場合も、トランスファ
ーモールドのモールド金型で強く挟んだ場合に基板を潰
す恐れがある。
On the other hand, a manufacturing method using a ceramic substrate is shown in the flow chart of FIG. After preparing a ceramic substrate that is a supporting substrate, through holes are formed, and thereafter, a conductive paste is used to print electrodes on the front and back sides and sintering is performed. After that, the process shown in FIG.
Although it is the same as the manufacturing method of No. 4, the ceramic substrate is very brittle, and unlike a flexible sheet or a glass epoxy substrate, the ceramic substrate is easily chipped, so that there is a problem that molding using a mold cannot be performed. Therefore, the sealing resin is potted, cured, and then polished to flatten the sealing resin, and finally separated by a dicing device.
Further, even when a glass epoxy substrate is used, the substrate may be crushed if it is strongly sandwiched between transfer molds.

【0016】[0016]

【発明が解決しようとする課題】図13に於いて、トラ
ンジスタチップT、接続手段7〜12および樹脂層13
は、外部との電気的接続、トランジスタの保護をする上
で、必要な構成要素であるが、これだけの構成要素で小
型化、薄型化、軽量化を実現する回路素子を提供するの
は難しかった。
In FIG. 13, the transistor chip T, the connecting means 7 to 12 and the resin layer 13 are provided.
Is a necessary component for electrical connection with the outside and protection of the transistor, but it was difficult to provide a circuit element that achieves downsizing, thinning, and weight saving with only these components. .

【0017】また、支持基板となるガラスエポキシ基板
5は、前述したように本来不要なものである。しかし製
造方法上、電極を貼り合わせるため、支持基板として採
用しており、このガラスエポキシ基板5を無くすことが
できなかった。
Further, the glass epoxy substrate 5 serving as the supporting substrate is essentially unnecessary as described above. However, because of the manufacturing method, since the electrodes are bonded together, they are used as a supporting substrate, and the glass epoxy substrate 5 cannot be eliminated.

【0018】そのため、このガラスエポキシ基板5を採
用することによって、コストが上昇し、更にはガラスエ
ポキシ基板5が厚いために、回路素子として厚くなり、
小型化、薄型化、軽量化に限界があった。
Therefore, by adopting this glass epoxy substrate 5, the cost increases, and further, since the glass epoxy substrate 5 is thick, it becomes thick as a circuit element,
There were limits to miniaturization, thinning, and weight reduction.

【0019】更に、ガラスエポキシ基板やセラミック基
板では必ず両面の電極を接続するスルーホール形成工程
が不可欠であり、製造工程も長くなり量産に向かない問
題もあった。そしてガラスエポキシ基板は厚みにばらつ
きがあり、セラミック基板は割れやすいので、圧力を加
えると潰れてしまうためにトランスファモールドを行え
ず、効率の悪い樹脂ポッティングで封止をせざるを得な
い問題もあった。
Further, in the glass epoxy substrate and the ceramic substrate, the through hole forming step for connecting the electrodes on both sides is indispensable, and the manufacturing process becomes long, which is not suitable for mass production. And since the glass epoxy board has a variation in thickness and the ceramic board is easily broken, it collapses when pressure is applied, transfer molding cannot be performed, and there is a problem that sealing with inefficient resin potting is unavoidable. It was

【0020】更にまた、上述した小型の回路装置を最後
まで個別の回路装置に分離することなく製造する方法が
確立されていない問題もあった。
Furthermore, there is a problem that a method for manufacturing the above-mentioned small circuit device without separating it into individual circuit devices until the end has not been established.

【0021】[0021]

【課題を解決するための手段】本発明は、導電箔に回路
素子の搭載部を多数個形成する導電パターンをブロック
毎に形成する工程と、前記ブロック毎の前記導電パター
ンの前記各搭載部に前記回路素子を配置する工程と、前
記導電箔の前記ブロック周辺の残余部をモールド金型で
挟み、前記ブロックの各搭載部を同一のキャビティ内に
配置して前記分離溝に充填されるように絶縁性樹脂でト
ランスファモールドする工程と、前記絶縁性樹脂を前記
各搭載部毎にダイシングにより分離する工程とを具備す
ることを特徴とする。
According to the present invention, a step of forming a conductive pattern for forming a large number of circuit element mounting portions on a conductive foil for each block, and a step of forming the conductive pattern on each block for each conductive portion. The step of arranging the circuit element, and sandwiching the remaining portion of the conductive foil around the block with a molding die, arranging each mounting portion of the block in the same cavity to fill the separation groove. The method is characterized by including a step of transfer molding with an insulating resin and a step of separating the insulating resin for each of the mounting portions by dicing.

【0022】本発明では、導電パターンを形成する導電
箔がスタートの材料であり、絶縁性樹脂がモールドされ
るまでは導電箔が支持機能を有し、モールド後は絶縁性
樹脂が支持機能を有することで支持基板を不要にでき、
従来の課題を解決することができる。
In the present invention, the conductive foil forming the conductive pattern is the starting material, the conductive foil has a supporting function until the insulating resin is molded, and the insulating resin has a supporting function after the molding. This can eliminate the need for a support substrate,
The conventional problem can be solved.

【0023】また本発明では、均一な厚みを有する導電
箔の残余部をモールド金型で挟むことによりトランスフ
ァモールドを可能とし、短冊状の導電箔で各ブロックを
トランスファモールドし、その後の測定およびダイシン
グ等の工程で粘着シートに複数のブロックを貼り付けて
作業できるので、多数個の回路装置を量産でき、従来の
課題を解決することができる。
Further, according to the present invention, transfer molding is made possible by sandwiching the remaining portion of the conductive foil having a uniform thickness with a molding die, and transfer-molding each block with the strip-shaped conductive foil, followed by measurement and dicing. Since a plurality of blocks can be attached to the pressure-sensitive adhesive sheet in the steps such as the above, it is possible to mass-produce a large number of circuit devices and solve the conventional problems.

【0024】[0024]

【発明の実施の形態】まず本発明の回路装置の製造方法
について図1を参照しながら説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a method of manufacturing a circuit device according to the present invention will be described with reference to FIG.

【0025】本発明は、導電箔を用意し、少なくとも回
路素子の搭載部を多数個形成する導電パターンを除く領
域の前記導電箔に前記導電箔の厚みよりも浅い分離溝を
形成してブロック毎の導電パターンを形成する工程と、
所望の前記導電パターンの前記各搭載部に回路素子を固
着する工程と、前記導電箔の前記ブロック周辺の残余部
をモールド金型で挟み、前記ブロックの各搭載部を同一
のキャビティ内に配置して前記分離溝に充填されるよう
に絶縁性樹脂でトランスファモールドする工程と、前記
分離溝を設けていない厚み部分の前記導電箔を除去する
工程と、複数個の前記ブロックを前記絶縁性樹脂を当接
させて粘着シートに貼り付ける工程と、前記粘着シート
に貼り付けられた状態で前記ブロックの各搭載部の前記
回路素子の特性の測定を行う工程と、前記粘着シートに
貼り付けられた状態で前記ブロックの前記絶縁性樹脂を
各搭載部毎にダイシングにより分離する工程とから構成
されている。
According to the present invention, a conductive foil is prepared, and a separation groove shallower than the thickness of the conductive foil is formed in the conductive foil in a region except at least a conductive pattern for forming a large number of circuit element mounting portions. Forming a conductive pattern of
A step of fixing a circuit element to each of the mounting portions of the desired conductive pattern, and sandwiching the remaining portion of the conductive foil around the block with a molding die, placing each mounting portion of the block in the same cavity. Transfer molding with an insulating resin so that the separation groove is filled with the insulating resin, a step of removing the conductive foil in a thickness portion where the separation groove is not provided, and a plurality of blocks are covered with the insulating resin. A step of contacting and adhering to the adhesive sheet; a step of measuring characteristics of the circuit element of each mounting portion of the block in a state of being adhered to the adhesive sheet; and a state of adhering to the adhesive sheet And the step of separating the insulating resin of the block by dicing for each mounting portion.

【0026】図1に示すフローは上述した工程とは一致
していないが、Cu箔、Agメッキ、ハーフエッチング
の3つのフローで導電パターンの形成が行われる。ダイ
ボンドおよびワイヤーボンディングの2つのフローで各
搭載部への回路素子の固着と回路素子の電極と導電パタ
ーンの接続が行われる。トランスファーモールドのフロ
ーでは絶縁性樹脂による共通モールドが行われる。裏面
Cu箔除去のフローでは分離溝のない厚み部分の導電箔
のエッチングが行われる。裏面処理のフローでは裏面に
露出した導電パターンの電極処理が行われる。ブロック
分離のフローでは導電箔の連結部から各ブロックを機械
的に分離される。粘着シートのフローでは粘着シートに
複数個のブロックが貼り付けられる。測定のフローでは
各搭載部に組み込まれた回路素子の良品判別や特性ラン
ク分けが行われる。ダイシングのフローでは絶縁性樹脂
からダイシングで個別の回路素子への分離が行われる。
Although the flow shown in FIG. 1 does not correspond to the above-mentioned process, the conductive pattern is formed by three flows of Cu foil, Ag plating and half etching. The circuit element is fixed to each mounting portion and the electrode of the circuit element and the conductive pattern are connected by two flows of die bonding and wire bonding. In the transfer molding flow, common molding is performed using an insulating resin. In the flow of removing the Cu foil on the back surface, the conductive foil in the thickness portion without the separation groove is etched. In the back surface processing flow, the electrode processing of the conductive pattern exposed on the back surface is performed. In the block separation flow, each block is mechanically separated from the connecting portion of the conductive foil. In the flow of the adhesive sheet, a plurality of blocks are attached to the adhesive sheet. In the measurement flow, the non-defective products and the characteristic ranks of the circuit elements incorporated in each mounting portion are determined. In the dicing flow, the insulating resin is separated into individual circuit elements by dicing.

【0027】以下に、本発明の各工程を図2〜図11を
参照して説明する。なお、図2〜図5は、各ブロックに
搭載部を構成する導電パターンを形成し、この導電パタ
ーン上に回路素子を固着する工程を示している。
Each step of the present invention will be described below with reference to FIGS. 2 to 5 show a process of forming a conductive pattern forming a mounting portion in each block and fixing a circuit element on the conductive pattern.

【0028】本発明の第1の工程は、図2から図4に示
すように、導電箔60を用意し、少なくとも回路素子5
2の搭載部を多数個形成する導電パターン51を除く領
域の導電箔60に導電箔60の厚みよりも浅い分離溝6
1を形成してブロック毎の導電パターン51を形成する
ことにある。
In the first step of the present invention, as shown in FIGS. 2 to 4, a conductive foil 60 is prepared and at least the circuit element 5 is provided.
In the conductive foil 60 in the region excluding the conductive pattern 51 that forms a large number of mounting portions of the second mounting portion 2, the separation groove 6 that is shallower than the thickness of the conductive foil 60 is formed.
1 to form the conductive pattern 51 for each block.

【0029】本工程では、まず図2Aの如く、シート状
の導電箔60を用意する。この導電箔60は、ロウ材の
付着性、ボンディング性、メッキ性が考慮されてその材
料が選択され、材料としては、Cuを主材料とした導電
箔、Alを主材料とした導電箔またはFe−Ni等の合
金から成る導電箔等が採用される。
In this step, first, as shown in FIG. 2A, a sheet-shaped conductive foil 60 is prepared. The material of the conductive foil 60 is selected in consideration of the adhesiveness, the bonding property, and the plating property of the brazing material, and the material is a conductive foil containing Cu as a main material, a conductive foil containing Al as a main material, or Fe. -A conductive foil or the like made of an alloy such as Ni is adopted.

【0030】導電箔の厚さは、後のエッチングを考慮す
ると10μm〜300μm程度が好ましく、ここでは7
0μm(2オンス)の銅箔を採用した。しかし300μ
m以上でも10μm以下でも基本的には良い。後述する
ように、導電箔60の厚みよりも浅い分離溝61が形成
できればよい。
The thickness of the conductive foil is preferably about 10 μm to 300 μm in consideration of later etching.
A copper foil of 0 μm (2 ounce) was used. But 300μ
It is basically good if it is m or more or 10 μm or less. As described later, it suffices if the separation groove 61 that is shallower than the thickness of the conductive foil 60 can be formed.

【0031】尚、シート状の導電箔60は、所定の幅、
例えば45mmでロール状に巻かれて用意され、これが
後述する各工程に搬送されても良いし、所定の大きさに
カットされた短冊状の導電箔60が用意され、後述する
各工程に搬送されても良い。
The sheet-shaped conductive foil 60 has a predetermined width,
For example, it may be prepared by being rolled into a roll of 45 mm and conveyed to each step described below, or a strip-shaped conductive foil 60 cut into a predetermined size may be prepared and conveyed to each step described below. May be.

【0032】具体的には、図2Bに示す如く、短冊状の
導電箔60に多数の搭載部が形成されるブロック62が
4〜5個離間して並べられる。各ブロック62間にはス
リット63が設けられ、モールド工程等での加熱処理で
発生する導電箔60の応力を吸収する。また導電箔60
の上下周端にはインデックス孔64が一定の間隔で設け
られ、各工程での位置決めに用いられる。
Specifically, as shown in FIG. 2B, 4 to 5 blocks 62, each having a large number of mounting portions, are arranged on a strip-shaped conductive foil 60 so as to be spaced apart from each other. Slits 63 are provided between the blocks 62 to absorb the stress of the conductive foil 60 generated by the heat treatment in the molding process or the like. In addition, the conductive foil 60
Index holes 64 are provided at the upper and lower peripheral ends at a constant interval and are used for positioning in each step.

【0033】続いて、ブロック毎の導電パターン51を
形成する。
Subsequently, the conductive pattern 51 for each block is formed.

【0034】まず、図3に示す如く、Cu箔60の上
に、ホトレジスト(耐エッチングマスク)PRを形成
し、導電パターン51となる領域を除いた導電箔60が
露出するようにホトレジストPRをパターニングする。
そして、図4Aに示す如く、ホトレジストPRを介して
導電箔60を選択的にエッチングする。
First, as shown in FIG. 3, a photoresist (etching resistant mask) PR is formed on a Cu foil 60, and the photoresist PR is patterned so that the conductive foil 60 except for the region to be the conductive pattern 51 is exposed. To do.
Then, as shown in FIG. 4A, the conductive foil 60 is selectively etched through the photoresist PR.

【0035】エッチングにより形成された分離溝61の
深さは、例えば50μmであり、その側面は、粗面とな
るため絶縁性樹脂50との接着性が向上される。
The depth of the separation groove 61 formed by etching is, for example, 50 μm, and the side surface thereof is a rough surface, so that the adhesiveness with the insulating resin 50 is improved.

【0036】またこの分離溝61の側壁は、模式的にス
トレートで図示しているが、除去方法により異なる構造
となる。この除去工程は、ウェットエッチング、ドライ
エッチング、レーザによる蒸発、ダイシングが採用でき
る。ウェットエッチングの場合、エッチャントは、塩化
第二鉄または塩化第二銅が主に採用され、前記導電箔
は、このエッチャントの中にディッピングされるか、こ
のエッチャントでシャワーリングされる。ここでウェッ
トエッチングは、一般に非異方性にエッチングされるた
め、側面は湾曲構造になる。
Although the side wall of the separation groove 61 is schematically shown as straight, it has a different structure depending on the removing method. For this removing step, wet etching, dry etching, laser evaporation, or dicing can be adopted. In the case of wet etching, ferric chloride or cupric chloride is mainly used as the etchant, and the conductive foil is dipped in the etchant or showered with the etchant. Since the wet etching is generally non-anisotropic, the side surface has a curved structure.

【0037】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Cuを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
In the case of dry etching, anisotropy,
Non-anisotropic etching is possible. At present, it is said that Cu cannot be removed by reactive ion etching, but it can be removed by sputtering. Moreover, anisotropic or non-anisotropic etching can be performed depending on the sputtering conditions.

【0038】またレーザでは、直接レーザ光を当てて分
離溝61を形成でき、この場合は、どちらかといえば分
離溝61の側面はストレートに形成される。
In the case of a laser, the separation groove 61 can be formed by direct application of laser light. In this case, the side surface of the separation groove 61 is rather straight.

【0039】なお、図3に於いて、ホトレジストの代わ
りにエッチング液に対して耐食性のある導電被膜(図示
せず)を選択的に被覆しても良い。導電路と成る部分に
選択的に被着すれば、この導電被膜がエッチング保護膜
となり、レジストを採用することなく分離溝をエッチン
グできる。この導電被膜として考えられる材料は、A
g、Ni、Au、PtまたはPd等である。しかもこれ
ら耐食性の導電被膜は、ダイパッド、ボンディングパッ
ドとしてそのまま活用できる特徴を有する。
In FIG. 3, instead of the photoresist, a conductive film (not shown) having corrosion resistance to the etching solution may be selectively coated. When the conductive film is selectively deposited on the part to be the conductive path, the conductive film serves as an etching protection film, and the separation groove can be etched without using a resist. The material considered as the conductive coating is A
g, Ni, Au, Pt, or Pd. Moreover, these corrosion-resistant conductive coatings have the feature that they can be used as they are as die pads and bonding pads.

【0040】例えばAg被膜は、Auと接着するし、ロ
ウ材とも接着する。よってチップ裏面にAu被膜が被覆
されていれば、そのまま導電路51上のAg被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またAgの導電被膜にはAu細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。
For example, the Ag coating adheres not only to Au but also to the brazing material. Therefore, if the back surface of the chip is covered with the Au film, the chip can be directly thermocompression-bonded to the Ag film on the conductive path 51, and the chip can be fixed via a brazing material such as solder. Further, since the Au thin wire can be adhered to the Ag conductive film, wire bonding is also possible. Therefore, there is a merit that these conductive coatings can be directly used as a die pad and a bonding pad.

【0041】図4Bに具体的な導電パターン51を示
す。本図は図2Bで示したブロック62の1個を拡大し
たもの対応する。黒く塗られた部分の1個が1つの搭載
部65であり、導電パターン51を構成し、1つのブロ
ック62には5行10列のマトリックス状に多数の搭載
部65が配列され、各搭載部65毎に同一の導電パター
ン51が設けられている。各ブロックの周辺には枠状の
パターン66が設けられ、それと少し離間してその内側
にダイシング時の位置合わせマーク67が設けられてい
る。枠状のパターン66はモールド金型との嵌合に使用
され、また導電箔60の裏面エッチング後には絶縁性樹
脂50の補強をする働きを有する。
FIG. 4B shows a specific conductive pattern 51. This figure corresponds to an enlargement of one of the blocks 62 shown in FIG. 2B. One of the portions painted in black is one mounting portion 65, which constitutes the conductive pattern 51, and a large number of mounting portions 65 are arranged in a matrix of 5 rows and 10 columns in one block 62. The same conductive pattern 51 is provided for each 65. A frame-shaped pattern 66 is provided around each block, and an alignment mark 67 for dicing is provided inside the pattern 66 with a slight distance therebetween. The frame-shaped pattern 66 is used for fitting with a molding die, and has a function of reinforcing the insulating resin 50 after the back surface of the conductive foil 60 is etched.

【0042】本発明の第2の工程は、図5に示す如く、
所望の導電パターン51の各搭載部65に回路素子52
を固着し、各搭載部65の回路素子52の電極と所望の
導電パターン51とを電気的に接続する接続手段を形成
することにある。
The second step of the present invention is as shown in FIG.
The circuit element 52 is attached to each mounting portion 65 of the desired conductive pattern 51.
To form a connection means for electrically connecting the electrode of the circuit element 52 of each mounting portion 65 and the desired conductive pattern 51.

【0043】回路素子52としては、トランジスタ、ダ
イオード、ICチップ等の半導体素子、チップコンデン
サ、チップ抵抗等の受動素子である。また厚みが厚くは
なるが、CSP、BGA等のフェイスダウンの半導体素
子も実装できる。
The circuit element 52 is a semiconductor element such as a transistor, a diode or an IC chip, or a passive element such as a chip capacitor or a chip resistor. Although the thickness is increased, face-down semiconductor elements such as CSP and BGA can also be mounted.

【0044】ここでは、ベアのトランジスタチップ52
Aが導電パターン51Aにダイボンディングされ、エミ
ッタ電極と導電パターン51B、ベース電極と導電パタ
ーン51Bが、熱圧着によるボールボンディングあるい
は超音波によるウェッヂボンディング等で固着された金
属細線55Aを介して接続される。また52Bは、チッ
プコンデンサまたは受動素子であり、半田等のロウ材ま
たは導電ペースト55Bで固着される。
Here, the bare transistor chip 52 is used.
A is die-bonded to the conductive pattern 51A, and the emitter electrode and the conductive pattern 51B, and the base electrode and the conductive pattern 51B are connected to each other through a metal thin wire 55A fixed by ball bonding by thermocompression bonding or wedge bonding by ultrasonic waves. . Further, 52B is a chip capacitor or a passive element, which is fixed by a brazing material such as solder or a conductive paste 55B.

【0045】本工程では、各ブロック62に多数の導電
パターン51が集積されているので、回路素子52の固
着およびワイヤーボンディングが極めて効率的に行える
利点がある。
In this step, since a large number of conductive patterns 51 are integrated in each block 62, there is an advantage that the circuit element 52 can be fixed and wire bonded very efficiently.

【0046】本発明の第3の工程は、図6に示す如く、
導電箔60のブロック62周辺の残余部57をモールド
金型58A、58Bで挟み、ブロック62の各搭載部6
5を同一のキャビティ59内に配置して分離溝61に充
填されるように絶縁性樹脂50でトランスファモールド
することにある。
The third step of the present invention is as shown in FIG.
The remaining portion 57 of the conductive foil 60 around the block 62 is sandwiched between the molding dies 58A and 58B, and the mounting portions 6 of the block 62 are mounted.
5 is arranged in the same cavity 59 and transfer molding is performed with the insulating resin 50 so that the separation groove 61 is filled with the resin.

【0047】本工程では、図6Aに示すように、絶縁性
樹脂50は回路素子52A、52Bおよび複数の導電パ
ターン51A、51B、51Cを完全に被覆し、導電パ
ターン51間の分離溝61には絶縁性樹脂50が充填さ
れてた導電パターン51A、51B、51Cの側面の湾
曲構造と嵌合して強固に結合する。そして絶縁性樹脂5
0により導電パターン51が支持されている。
In this step, as shown in FIG. 6A, the insulating resin 50 completely covers the circuit elements 52A, 52B and the plurality of conductive patterns 51A, 51B, 51C, and the isolation grooves 61 between the conductive patterns 51 are formed in the isolation grooves 61. The conductive patterns 51A, 51B, and 51C filled with the insulating resin 50 are fitted with the curved structures on the side surfaces and firmly coupled. And insulating resin 5
The conductive pattern 51 is supported by 0.

【0048】また本工程では、エポキシ樹脂等の熱硬化
性樹脂を用いてトランスファーモールドを行うことに特
徴を有する。すなわち、図6Bに示すように各ブロック
62は1つの共通のモールド金型に搭載部65を納め、
各ブロック毎に1つの絶縁性樹脂50で共通にモールド
を行う。このために従来のトランスファーモールド等の
様に各搭載部を個別にモールドする方法に比べて、大幅
な樹脂量の削減が図れ、モールド金型の共通化も図れ
る。
Further, this step is characterized in that transfer molding is performed using a thermosetting resin such as an epoxy resin. That is, as shown in FIG. 6B, each block 62 accommodates the mounting portion 65 in one common molding die,
Molding is performed in common with one insulating resin 50 for each block. Therefore, compared to the conventional method of individually molding each mounting portion such as transfer molding, the amount of resin can be significantly reduced, and the molding die can be shared.

【0049】更に、図6Cを参照して詳述すると、導電
箔60のブロック62周辺の残余部57をモールド金型
58A、58Bで挟み、ブロック62の各搭載部65を
同一のキャビティ59内に配置している。この残余部5
7は金属よりなる導電箔60で形成されているので、モ
ールド金型58A、58Bで圧着して挟持して変形して
も後工程で除去されるので問題はない。またキャビティ
59には各ブロック62の各搭載部65を下側に向けて
配置され、分離溝61に充填されるように絶縁性樹脂5
0をトランスファモールドする。
Further, referring to FIG. 6C in detail, the remaining portion 57 of the conductive foil 60 around the block 62 is sandwiched between molding dies 58A and 58B, and the mounting portions 65 of the block 62 are placed in the same cavity 59. It is arranged. This residual part 5
Since 7 is formed of the conductive foil 60 made of metal, there is no problem because it is removed in a later step even if it is deformed by being pressed and clamped by the molding dies 58A and 58B. In addition, each mounting portion 65 of each block 62 is arranged in the cavity 59 so as to face downward, and the insulating resin 5 is filled so as to fill the separation groove 61.
Transfer mold 0.

【0050】導電箔60表面に被覆された絶縁性樹脂5
0の厚さは、回路素子52のボンディングワイヤー55
Aの最頂部から約100μm程度が被覆されるように調
整されている。この厚みは、強度を考慮して厚くするこ
とも、薄くすることも可能である。
Insulating resin 5 coated on the surface of the conductive foil 60
The thickness of 0 is the bonding wire 55 of the circuit element 52.
It is adjusted so that about 100 μm from the top of A is covered. This thickness can be increased or decreased in consideration of strength.

【0051】本工程の特徴は、絶縁性樹脂50を被覆す
るまでは、導電パターン51となる導電箔60が支持基
板となることである。従来では、図12の様に、本来必
要としない支持基板5を採用して導電路7〜11を形成
しているが、本発明では、支持基板となる導電箔60
は、電極材料として必要な材料である。そのため、構成
材料を極力省いて作業できるメリットを有し、コストの
低下も実現できる。
The feature of this step is that the conductive foil 60 which becomes the conductive pattern 51 serves as a supporting substrate until the insulating resin 50 is covered. Conventionally, as shown in FIG. 12, the conductive substrate 7 to 11 is formed by using the supporting substrate 5 which is not necessary originally, but in the present invention, the conductive foil 60 serving as the supporting substrate.
Is a material required as an electrode material. Therefore, there is a merit that the constituent materials can be omitted as much as possible, and the cost can be reduced.

【0052】また分離溝61は、導電箔の厚みよりも浅
く形成されているため、導電箔60が導電パターン51
として個々に分離されていない。従ってシート状の導電
箔60として一体で取り扱え、絶縁性樹脂50をモール
ドする際、金型への搬送、金型への実装の作業が非常に
楽になる特徴を有する。
Further, since the separation groove 61 is formed shallower than the thickness of the conductive foil, the conductive foil 60 is formed in the conductive pattern 51.
As not individually separated. Therefore, the sheet-shaped conductive foil 60 can be handled as a unit, and when the insulating resin 50 is molded, the work of transferring to the mold and mounting on the mold is very easy.

【0053】本発明の第4の工程は、図7に示す如く、
分離溝61を設けていない厚み部分の導電箔60を除去
することにある。具体的には、分離溝61を設けていな
い厚み部分の導電箔60のブロック62の少なくとも導
電パターン51を設けた領域を除去し、ブロック62間
を連結する連結部90(前工程の残余部57と同じ)と
なる導電箔60を選択的に残すことにある。
The fourth step of the present invention is as shown in FIG.
The purpose is to remove the conductive foil 60 in the thickness portion where the separation groove 61 is not provided. Specifically, at least a region of the block 62 of the conductive foil 60 where the separation groove 61 is not provided, in which the conductive pattern 51 is provided, is removed, and a connecting portion 90 that connects the blocks 62 (the remaining portion 57 in the previous step). The same as the above) is to selectively leave the conductive foil 60.

【0054】本工程では、図7Aに示す如く、導電箔6
0の裏面に各ブロック62の少なくとも導電パターン5
1を設けた領域91を除き、且つ絶縁性樹脂50の周端
部と重ねて被覆される。その後、露出された導電箔60
をエッチング液をシャワーして導電パターン51を設け
た領域91を選択的にウェトエッチングして、導電パタ
ーン51を露出させる。
In this step, as shown in FIG. 7A, the conductive foil 6
At least the conductive pattern 5 of each block 62 on the back surface of 0
Except for the region 91 in which 1 is provided, it is covered so as to overlap with the peripheral end portion of the insulating resin 50. After that, the exposed conductive foil 60
The area 91 where the conductive pattern 51 is provided is selectively wet-etched by exposing the conductive solution 51 to expose the conductive pattern 51.

【0055】図7Bは上記したウェトエッチング終了後
の断面図を示し、導電箔60の上下周端と各ブロック6
2のスリット63を設けた部分は連結部90として導電
箔60がエッチングされないまま残り、各ブロック62
をそのままの状態で維持する働きを有する。この連結部
90の働きで、各ブロック62は連結部90とともにエ
ッチング装置から取り出せる。
FIG. 7B is a cross-sectional view after the above-mentioned wet etching is completed, showing the upper and lower peripheral edges of the conductive foil 60 and each block 6.
The portion where the slit 63 of 2 is provided remains as the connecting portion 90 without the conductive foil 60 being etched, and each block 62
Has the function of maintaining the state as it is. By the action of the connecting portion 90, each block 62 can be taken out from the etching apparatus together with the connecting portion 90.

【0056】本工程では、図6に点線で示した絶縁性樹
脂50が露出する手前まで、導電箔60を選択的に導電
パターン51を設けた領域をウェトエッチングする。そ
の結果、約40μmの厚さの導電パターン51となって
分離され、絶縁性樹脂50に導電パターン51の裏面が
露出する構造となる。すなわち、分離溝61に充填され
た絶縁性樹脂50の表面と導電パターン51の表面は、
実質一致している構造となっている。従って、本発明の
回路装置53は図13に示した従来の裏面電極10、1
1のように段差が設けられないため、マウント時に半田
等の表面張力でそのまま水平に移動してセルフアライン
できる特徴を有する。
In this step, the region where the conductive pattern 51 is selectively provided on the conductive foil 60 is wet-etched before the insulating resin 50 shown by the dotted line in FIG. 6 is exposed. As a result, the conductive pattern 51 having a thickness of about 40 μm is separated, and the back surface of the conductive pattern 51 is exposed to the insulating resin 50. That is, the surface of the insulating resin 50 filled in the separation groove 61 and the surface of the conductive pattern 51 are
The structure is substantially the same. Therefore, the circuit device 53 of the present invention is the same as the conventional back surface electrodes 10 and 1 shown in FIG.
Since the step is not provided unlike in No. 1, it has a feature that it can be horizontally moved as it is by the surface tension of solder or the like during mounting and self-aligned.

【0057】更に、導電パターン51の裏面処理を行
い、図8に示す最終構造を得る。すなわち、必要によっ
て露出した導電パターン51に半田等の導電材を被着し
て裏面電極56A、56B、56Cを形成し、回路装置
として完成する。
Further, the back surface of the conductive pattern 51 is processed to obtain the final structure shown in FIG. That is, a conductive material such as solder is applied to the conductive pattern 51 exposed as necessary to form the back surface electrodes 56A, 56B, 56C, and the circuit device is completed.

【0058】本発明の第5の工程は、図7Bに示す如
く、ブロック62を導電箔60の連結部90から分離す
ることにある。
The fifth step of the present invention is to separate the block 62 from the connecting portion 90 of the conductive foil 60, as shown in FIG. 7B.

【0059】本工程では、連結部90で繋がった各ブロ
ック62を矢印のように連結部90側から突き上げるよ
うに押圧して、連結部90と絶縁性樹脂50との接着面
を機械的に剥がして各ブロック62を分離する。従っ
て、本工程では特別な切断金型も不要であり、極めて単
純な方法で作業できる利点がある。
In this step, each block 62 connected by the connecting portion 90 is pressed so as to be pushed up from the connecting portion 90 side as shown by an arrow, and the adhesive surface between the connecting portion 90 and the insulating resin 50 is mechanically peeled off. And each block 62 is separated. Therefore, in this step, no special cutting die is required, and there is an advantage that the work can be performed by an extremely simple method.

【0060】本発明の第6の工程は、図9に示す如く、
複数個のブロック62を絶縁性樹脂を当接させて粘着シ
ート80に貼り付けることにある。
The sixth step of the present invention is as shown in FIG.
This is to attach the plurality of blocks 62 to the adhesive sheet 80 by bringing the insulating resin into contact therewith.

【0061】前工程で導電箔60の裏面エッチングをし
た後に、導電箔60から各ブロック62が切り離され
る。
After the back surface of the conductive foil 60 is etched in the previous step, the blocks 62 are separated from the conductive foil 60.

【0062】本工程では、ステンレス製のリング状の金
属枠81に粘着シート80の周辺を貼り付け、粘着シー
ト80の中央部分には4個のブロック62をダイシング
時のブレードが当たらないような間隔を設けて絶縁性樹
脂50を当接させて貼り付けられる。粘着シート80と
してはUVシート(リンテック社製)が用いられるが、
各ブロック62は絶縁性樹脂50で機械的強度があるの
で、安価なダイシングシートでも使用できる。
In this step, the periphery of the pressure-sensitive adhesive sheet 80 is attached to a stainless steel ring-shaped metal frame 81, and four blocks 62 are provided in the central portion of the pressure-sensitive adhesive sheet 80 at intervals so that the blade does not hit the dicing blade. Is provided and the insulating resin 50 is brought into contact with and affixed. A UV sheet (manufactured by Lintec) is used as the adhesive sheet 80.
Since each block 62 is made of insulating resin 50 and has mechanical strength, an inexpensive dicing sheet can be used.

【0063】本発明の第7の工程は、図10に示す如
く、粘着シート80に貼り付けられた状態で絶縁性樹脂
50で一括してモールドされた各ブロック62の各搭載
部65の回路素子52の特性の測定を行うことにある。
In the seventh step of the present invention, as shown in FIG. 10, the circuit element of each mounting portion 65 of each block 62, which is collectively molded with the insulating resin 50 while being adhered to the adhesive sheet 80. 52 to measure the characteristics.

【0064】各ブロック62の裏面には図10に示すよ
うに導電パターン51の裏面が露出されており、各搭載
部65が導電パターン51形成時と全く同一にマトリッ
クス状に配列されている。この導電パターン51の絶縁
性樹脂50から露出した裏面電極56にプローブ68を
当てて、各搭載部65の回路素子52の特性パラメータ
等を個別に測定して良不良の判定を行い、不良品には磁
気インク等でマーキングを行う。
As shown in FIG. 10, the back surface of each block 62 exposes the back surface of the conductive pattern 51, and the respective mounting portions 65 are arranged in a matrix exactly as when the conductive pattern 51 was formed. A probe 68 is applied to the back surface electrode 56 exposed from the insulating resin 50 of the conductive pattern 51, and characteristic parameters and the like of the circuit element 52 of each mounting portion 65 are individually measured to determine whether they are good or bad, and to determine defective products. Mark with magnetic ink.

【0065】本工程では、各搭載部65の回路装置53
は絶縁性樹脂50でブロック62毎に一体で支持されて
いるので、個別にバラバラに分離されていない。従っ
て、粘着シート80に貼り付けられた複数個のブロック
62をテスターの載置台に真空で吸着させ、ブロック6
2毎に搭載部65のサイズ分だけ矢印のように縦方向お
よび横方向にピッチ送りをすることで、極めて早く大量
にブロック62の各搭載部65の回路装置53の測定を
行える。すなわち、従来必要であった回路装置の表裏の
判別、電極の位置の認識等が不要にでき、更に複数個の
ブロック62を同時に処理するので、測定時間の大幅な
短縮を図れる。
In this process, the circuit device 53 of each mounting portion 65
Since the blocks are integrally supported by the insulating resin 50 for each block 62, they are not individually separated. Therefore, the plurality of blocks 62 attached to the adhesive sheet 80 are vacuum-sucked to the mounting table of the tester, and the blocks 6
By performing pitch feed in the vertical direction and the horizontal direction by the size of the mounting portion 65 for each 2 as shown by the arrow, the circuit devices 53 of the mounting portions 65 of the block 62 can be measured extremely quickly and in large quantities. That is, it is possible to eliminate the need for discrimination between the front and the back of the circuit device and the recognition of the electrode positions, which are conventionally required, and since a plurality of blocks 62 are processed at the same time, the measurement time can be greatly shortened.

【0066】本発明の第8の工程は、図11に示す如
く、粘着シート80に貼り付けられた状態でブロック6
2の絶縁性樹脂50を各搭載部65毎にダイシングによ
り分離することにある。
In the eighth step of the present invention, as shown in FIG. 11, the block 6 is attached to the adhesive sheet 80.
The second insulating resin 50 is separated for each mounting portion 65 by dicing.

【0067】本工程では、粘着シート80に貼り付けら
れた複数個のブロック62をダイシング装置の載置台に
真空で吸着させ、ダイシングブレード69で各搭載部6
5間のダイシングライン70に沿って分離溝61の絶縁
性樹脂50をダイシングし、個別の回路装置53に分離
する。
In this step, the plurality of blocks 62 attached to the adhesive sheet 80 are vacuum-sucked to the mounting table of the dicing device, and each mounting portion 6 is moved by the dicing blade 69.
The insulating resin 50 in the separation groove 61 is diced along the dicing line 70 between the five to separate the individual circuit devices 53.

【0068】本工程で、ダイシングブレード69は完全
に絶縁性樹脂50を切断し粘着シートの表面に達する切
削深さでダイシングを行い、完全に各搭載部65毎に分
離する。ダイシング時は予め前述した第1の工程で設け
た各ブロックの周辺の枠状のパターン66と一体の位置
合わせマーク67を認識して、これを基準としてダイシ
ングを行う。周知ではあるが、ダイシングは縦方向にす
べてのダイシングライン70をダイシングをした後、載
置台を90度回転させて横方向のダイシングライン70
に従ってダイシングを行う。
In this step, the dicing blade 69 completely cuts the insulating resin 50 and performs dicing with a cutting depth reaching the surface of the adhesive sheet, and completely separates each mounting portion 65. At the time of dicing, the alignment mark 67 integrated with the frame-shaped pattern 66 around each block previously provided in the first step is recognized, and dicing is performed based on this. As is well known, the dicing is performed by dicing all the dicing lines 70 in the vertical direction and then rotating the mounting table by 90 degrees to obtain the horizontal dicing lines 70.
Dicing according to.

【0069】また本工程では、ダイシングライン70に
は分離溝61に充填された絶縁性樹脂50しか存在しな
いので、ダイシングブレード69の摩耗は少なく、金属
バリも発生せず極めて正確な外形にダイシングできる特
徴がある。
Further, in this step, since only the insulating resin 50 with which the separation groove 61 is filled is present in the dicing line 70, the dicing blade 69 is less worn, and metal burrs do not occur, so that the dicing can be performed with an extremely accurate outer shape. There are features.

【0070】更に本工程後でも、ダイシング後も粘着シ
ート80の働きで個別の回路装置にバラバラにならず、
その後のテーピング工程でも効率よく作業できる。すな
わち、粘着シート80に一体に支持された回路装置は良
品のみを識別してキャリアテープの収納孔に吸着コレッ
トで粘着シート80から離脱させて収納できる。このた
めに微小な回路装置であっても、テーピングまで一度も
バラバラに分離されない特徴がある。
Furthermore, even after this step, the adhesive sheet 80 does not cause the individual circuit devices to fall apart after the dicing.
You can work efficiently in the subsequent taping process. That is, in the circuit device integrally supported by the adhesive sheet 80, only non-defective products can be identified and stored in the storage hole of the carrier tape by separating from the adhesive sheet 80 with the suction collet. For this reason, even a minute circuit device is characterized in that it is not separated into pieces even before taping.

【0071】[0071]

【発明の効果】本発明では、導電パターンの材料となる
導電箔自体を支持基板として機能させ、分離溝の形成時
あるいは回路素子の実装、絶縁性樹脂の被着時までは導
電箔で全体を支持し、また導電箔を各導電パターンとし
て分離する時は、絶縁性樹脂を支持基板にして機能させ
ている。従って、回路素子、導電箔、絶縁性樹脂の必要
最小限で製造できる。従来例で説明した如く、本来回路
装置を構成する上で支持基板が要らなくなり、コスト的
にも安価にできる。また支持基板が不要であること、導
電パターンが絶縁性樹脂に埋め込まれていること、更に
は絶縁性樹脂と導電箔の厚みの調整が可能であることに
より、非常に薄い回路装置が形成できるメリットもあ
る。
According to the present invention, the conductive foil itself, which is the material of the conductive pattern, functions as a supporting substrate, and the conductive foil is used as a whole until the formation of the separation groove, the mounting of the circuit element, and the deposition of the insulating resin. When supporting and separating the conductive foil as each conductive pattern, an insulating resin is used as a support substrate to function. Therefore, the circuit element, the conductive foil, and the insulating resin can be manufactured with the minimum necessary amount. As described in the conventional example, a supporting substrate is not required to originally configure a circuit device, and the cost can be reduced. In addition, a support substrate is not required, the conductive pattern is embedded in the insulating resin, and the thickness of the insulating resin and conductive foil can be adjusted. There is also.

【0072】また、粘着シート80に複数個のブロック
を貼り付けることで、微小な回路装置を最後までバラバ
ラにすることなく処理でき、極めて量産効果が高い製造
方法を実現できる。
Further, by sticking a plurality of blocks to the adhesive sheet 80, it is possible to process a minute circuit device without breaking it up to the end, and it is possible to realize a manufacturing method having an extremely high mass production effect.

【0073】更に、本発明では導電箔の各ブロック毎の
トランスファモールドを実現できるので、各ブロックの
一括モールドを行え、大量生産に適する。また、このモ
ールド金型はブロックの大きさを共通化することで、従
来の様に製品毎にモールド金型を設計する煩わしさから
解放される。
Further, according to the present invention, since transfer molding can be realized for each block of the conductive foil, the blocks can be collectively molded, which is suitable for mass production. Further, by making the size of the block common in this molding die, the troublesomeness of designing the molding die for each product as in the conventional case is released.

【0074】更にまた、ダイシング工程では位置合わせ
マークを用いてダイシングラインの認識が早く確実に行
われる利点を有する。更にダイシングは絶縁性樹脂層の
みの切断でよく、導電箔を切断しないことによりダイシ
ングブレードの寿命も長くでき、導電箔を切断する場合
に発生する金属バリの発生もない。
Furthermore, in the dicing process, there is an advantage that the dicing line can be recognized quickly and surely by using the alignment mark. Further, dicing may be performed by cutting only the insulating resin layer, and by not cutting the conductive foil, the life of the dicing blade can be extended and metal burrs generated when cutting the conductive foil are not generated.

【0075】また図14から明白なように、スルーホー
ルの形成工程、導体の印刷工程(セラミック基板の場
合)等を省略できるので、従来より従来より製造工程を
大幅に短縮でき、全行程を内作できる利点を有する。ま
たフレーム金型も一切不要であり、極めて短納期となる
製造方法である。
Further, as apparent from FIG. 14, since the through hole forming step, the conductor printing step (in the case of a ceramic substrate) and the like can be omitted, the manufacturing process can be greatly shortened as compared with the conventional one, and the entire process can be completed. It has the advantage of being made. In addition, no frame mold is required, and the manufacturing method is extremely short.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の製造フローを説明する図である。FIG. 1 is a diagram illustrating a manufacturing flow of the present invention.

【図2】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 2 is a diagram illustrating a method of manufacturing a circuit device according to the present invention.

【図3】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 3 is a diagram illustrating a method of manufacturing a circuit device according to the present invention.

【図4】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 4 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図5】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 5 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図6】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 6 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図7】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 7 is a diagram illustrating a method of manufacturing a circuit device according to the present invention.

【図8】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 8 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図9】本発明の回路装置の製造方法を説明する図であ
る。
FIG. 9 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図10】本発明の回路装置の製造方法を説明する図で
ある。
FIG. 10 is a drawing for explaining the manufacturing method of the circuit device of the present invention.

【図11】本発明の回路装置の製造方法を説明する図で
ある。
FIG. 11 is a diagram illustrating a method for manufacturing a circuit device according to the present invention.

【図12】従来の回路装置の実装構造を説明する図であ
る。
FIG. 12 is a diagram illustrating a mounting structure of a conventional circuit device.

【図13】従来の回路装置を説明する図である。FIG. 13 is a diagram illustrating a conventional circuit device.

【図14】従来の回路装置の製造方法を説明する図であ
る。
FIG. 14 is a diagram illustrating a conventional method for manufacturing a circuit device.

【図15】従来の回路装置の製造方法を説明する図であ
る。
FIG. 15 is a diagram illustrating a conventional method for manufacturing a circuit device.

【符号の説明】[Explanation of symbols]

50 絶縁性樹脂 51 導電パターン 52 回路素子 53 回路装置 57 残余部 58 モールド金型 61 分離溝 62 ブロック 80 粘着シート 50 Insulating resin 51 Conductive pattern 52 circuit elements 53 Circuit device 57 Residual part 58 Mold Dies 61 separation groove 62 blocks 80 Adhesive sheet

フロントページの続き (72)発明者 阪本 純次 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 岡田 幸夫 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 五十嵐 優助 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Fターム(参考) 5F061 AA01 BA03 CA21 Continued front page    (72) Inventor Junji Sakamoto             2-5-3 Keihan Hondori, Moriguchi City, Osaka Prefecture             Within Yo Denki Co., Ltd. (72) Inventor Yukio Okada             2-5-3 Keihan Hondori, Moriguchi City, Osaka Prefecture             Within Yo Denki Co., Ltd. (72) Inventor Yusuke Igarashi             2-5-3 Keihan Hondori, Moriguchi City, Osaka Prefecture             Within Yo Denki Co., Ltd. (72) Inventor Eiju Maehara             2-5-3 Keihan Hondori, Moriguchi City, Osaka Prefecture             Within Yo Denki Co., Ltd. (72) Inventor Kouji Takahashi             29 Kita-cho, Isesaki-shi, Gunma Kanto Sanyoden             Child Co., Ltd. F-term (reference) 5F061 AA01 BA03 CA21

Claims (14)

【特許請求の範囲】[Claims] 【請求項1】 導電箔に回路素子の搭載部を多数個形成
する導電パターンをブロック毎に形成する工程と、 前記ブロック毎の前記導電パターンの前記各搭載部に前
記回路素子を配置する工程と、 前記導電箔の前記ブロック周辺の残余部をモールド金型
で挟み、前記ブロックの各搭載部を同一のキャビティ内
に配置して前記分離溝に充填されるように絶縁性樹脂で
トランスファモールドする工程と、 前記絶縁性樹脂を前記各搭載部毎にダイシングにより分
離する工程とを具備することを特徴とする回路装置の製
造方法。
1. A step of forming a conductive pattern for forming a large number of circuit element mounting portions on a conductive foil for each block, and a step of disposing the circuit element on each mounting portion of the conductive pattern of each block. A step of sandwiching the remaining portion of the conductive foil around the block with a molding die, placing each mounting portion of the block in the same cavity, and transfer-molding with an insulating resin so as to fill the separation groove. And a step of separating the insulating resin for each of the mounting parts by dicing.
【請求項2】 導電箔に回路素子の搭載部を多数個形成
する導電パターンをブロック毎に形成する工程と、 前記ブロック毎の前記導電パターンの前記各搭載部に前
記回路素子を配置する工程と、 前記各搭載部の前記回路素子の電極と所望の前記導電パ
ターンとを電気的に接続する接続手段を形成する工程
と、 前記導電箔の前記ブロック周辺の残余部をモールド金型
で挟み、前記ブロックの各搭載部を同一のキャビティ内
に配置して前記分離溝に充填されるように絶縁性樹脂で
トランスファモールドする工程と、 前記絶縁性樹脂を前記各搭載部毎にダイシングにより分
離する工程とを具備することを特徴とする回路装置の製
造方法。
2. A step of forming a conductive pattern for forming a plurality of circuit element mounting portions on a conductive foil for each block, and a step of disposing the circuit element on each mounting portion of the conductive pattern of each block. A step of forming a connecting means for electrically connecting the electrode of the circuit element of each of the mounting parts and the desired conductive pattern, and sandwiching the remaining part of the conductive foil around the block with a molding die, A step of placing each mounting portion of the block in the same cavity and transfer-molding it with an insulating resin so as to fill the separation groove; and a step of separating the insulating resin for each mounting portion by dicing. A method of manufacturing a circuit device, comprising:
【請求項3】 前記導電箔は銅、アルミニウム、鉄−ニ
ッケルのいずれかで構成されることを特徴とする請求項
1または請求項2に記載された回路装置の製造方法。
3. The method for manufacturing a circuit device according to claim 1, wherein the conductive foil is made of any one of copper, aluminum and iron-nickel.
【請求項4】 前記導電箔の表面を導電皮膜で少なくと
も部分的に被覆することを特徴とする請求項1または請
求項2に記載された回路装置の製造方法。
4. The method for manufacturing a circuit device according to claim 1, wherein the surface of the conductive foil is at least partially covered with a conductive film.
【請求項5】 前記導電被膜はニッケル、金あるいは銀
メッキ形成されることを特徴とする請求項4に記載され
た回路装置の製造方法。
5. The method of manufacturing a circuit device according to claim 4, wherein the conductive coating is formed by nickel, gold or silver plating.
【請求項6】 前記回路素子は半導体ベアチップ、チッ
プ回路部品のいずれかあるいは両方を固着されることを
特徴とする請求項1または請求項2に記載された回路装
置の製造方法。
6. The method of manufacturing a circuit device according to claim 1, wherein either or both of a semiconductor bare chip and a chip circuit component are fixed to the circuit element.
【請求項7】 前記接続手段はワイヤーボンディングで
形成されることを特徴とする請求項2に記載された回路
装置の製造方法。
7. The method of manufacturing a circuit device according to claim 2, wherein the connecting means is formed by wire bonding.
【請求項8】 前記導電箔には少なくとも回路素子の搭
載部を多数個形成する導電パターンをマトリックス状に
配列したブロックを複数個並べたことを特徴とする請求
項1または請求項2に記載された回路装置の製造方法。
8. The conductive foil according to claim 1, wherein a plurality of blocks in which conductive patterns forming at least a large number of circuit element mounting portions are arranged in a matrix are arranged on the conductive foil. Circuit device manufacturing method.
【請求項9】 前記絶縁性樹脂は前記導電箔のすべての
前記ブロックを同時にトランスファーモールドして形成
されることを特徴とする請求項8に記載された回路装置
の製造方法。
9. The method for manufacturing a circuit device according to claim 8, wherein the insulating resin is formed by simultaneously transfer-molding all the blocks of the conductive foil.
【請求項10】 前記導電箔から分離された前記各ブロ
ックは粘着シートに貼り付けられた状態で以降の工程を
流されることを特徴とする請求項8に記載された回路装
置の製造方法。
10. The method of manufacturing a circuit device according to claim 8, wherein each of the blocks separated from the conductive foil is subjected to the subsequent steps while being attached to an adhesive sheet.
【請求項11】 前記粘着シートに貼り付けられた前記
絶縁性樹脂でモールドされた前記各ブロック毎に各搭載
部にダイシングにより分離することを特徴とする請求項
10に記載された回路装置の製造方法。
11. The manufacturing of the circuit device according to claim 10, wherein each of the blocks molded by the insulating resin attached to the adhesive sheet is separated into each mounting portion by dicing. Method.
【請求項12】 前記導電パターンと一緒に形成した合
わせマークを用いてダイシングを行うことを特徴とする
請求項11に記載された回路装置の製造方法。
12. The method of manufacturing a circuit device according to claim 11, wherein dicing is performed using a registration mark formed together with the conductive pattern.
【請求項13】 前記粘着シートを載置台に真空で吸着
してダイシングを行うことを特徴とする請求項11に記
載された回路装置の製造方法。
13. The method of manufacturing a circuit device according to claim 11, wherein the pressure-sensitive adhesive sheet is vacuum-sucked to a mounting table to perform dicing.
【請求項14】 前記絶縁性樹脂のダイシング時の切削
深さを前記絶縁性樹脂の厚み以上とし、完全に回路装置
に分離することを特徴とする請求項11に記載された回
路装置の製造方法。
14. The method for manufacturing a circuit device according to claim 11, wherein the cutting depth of the insulating resin during dicing is set to be equal to or larger than the thickness of the insulating resin, and the circuit device is completely separated. .
JP2002207449A 2002-07-16 2002-07-16 Method of manufacturing circuit device Pending JP2003077947A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002207449A JP2003077947A (en) 2002-07-16 2002-07-16 Method of manufacturing circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002207449A JP2003077947A (en) 2002-07-16 2002-07-16 Method of manufacturing circuit device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000266752A Division JP3600134B2 (en) 2000-09-04 2000-09-04 Circuit device manufacturing method

Publications (1)

Publication Number Publication Date
JP2003077947A true JP2003077947A (en) 2003-03-14

Family

ID=19195813

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002207449A Pending JP2003077947A (en) 2002-07-16 2002-07-16 Method of manufacturing circuit device

Country Status (1)

Country Link
JP (1) JP2003077947A (en)

Similar Documents

Publication Publication Date Title
KR100639738B1 (en) Fabrication method of circuit device
JP4761662B2 (en) Circuit device manufacturing method
JP3963655B2 (en) Circuit device manufacturing method
JP2003037239A (en) Semiconductor device and manufacturing method therefor
US6531370B2 (en) Method for manufacturing circuit devices
JP3600131B2 (en) Circuit device manufacturing method
JP4698080B2 (en) Circuit device manufacturing method
JP3600130B2 (en) Circuit device manufacturing method
JP3600137B2 (en) Circuit device manufacturing method
JP4342157B2 (en) Circuit device manufacturing method
JP3600133B2 (en) Circuit device manufacturing method
JP3600136B2 (en) Circuit device manufacturing method
JP4334187B2 (en) Circuit device manufacturing method
JP3600132B2 (en) Circuit device manufacturing method
JP3600134B2 (en) Circuit device manufacturing method
JP3600135B2 (en) Circuit device manufacturing method
JP2003188333A (en) Semiconductor device and its manufacturing method
JP2003077947A (en) Method of manufacturing circuit device
JP4393038B2 (en) Circuit device manufacturing method
JP4471559B2 (en) Circuit device manufacturing method
JP4708625B2 (en) Bonding apparatus and semiconductor device manufacturing method using the same
JP2005045270A (en) Method for manufacturing circuit device
JP2003037345A (en) Circuit device and its manufacturing method
JP2002329739A (en) Method of manufacturing circuit device
JP2003078074A (en) Manufacturing method for circuit device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070410

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080318

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091013

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091125

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100119