JP4323124B2 - LIGHT EMITTING DEVICE AND ELECTRONIC DEVICE - Google Patents

Description

【００７５】
本実施の形態では、ＳＦ１：ＳＦ２：ＳＦ３：（ＳＦ４＿１＋ＳＦ４＿２）：（ＳＦ５＿１＋ＳＦ５＿２）：（ＳＦ６＿１＋ＳＦ６＿２＋ＳＦ６＿３）＝２⁰：２¹：２²：２³：２⁴：２⁵となっている。そして、どのサブフレーム期間において発光素子が発光するかはデジタルビデオ信号によって決まり、発光するサブフレーム期間の組み合わせで２⁶階調のうち所望の階調表示を行うことができる。なおｎビットのデジタルビデオ信号を用いて駆動を行うとき、各ビットに対応するサブフレーム期間の長さの比は、２⁰：２¹：…：２^(n-1)となる。
【００７６】
なお、サブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【００７７】
なお本実施の形態では、４ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ４＿１とＳＦ４＿２の２つに分割している。また、５ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ５＿１とＳＦ５＿２の２つに分割しているまた、６ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ６＿１とＳＦ６＿２とＳＦ６＿３の３つに分割している。しかし本発明において分割するサブフレーム期間が対応するデジタルビデオ信号のビット数は、必ずしもこれに限定されない。
【００７８】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【００７９】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【００８０】
また同じビットのデジタルビデオ信号に対応する、分割したサブフレーム期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割したサブフレーム期間の長さは必ずしも同じである必要はない。
【００８１】
また分割数もこれに限定されない。そして、サブフレーム期間を分割し、分割したサブフレーム期間同士が同じ副画素において連続して出現しないように、間に他のサブフレーム期間または表示を行わない期間（非表示期間）を設けていても良い。なお非表示期間においては、画素部の全ての画素において発光素子は発光しない。
【００８２】
上記構成により、動画擬似輪郭が発生するのを防ぐことができる。ただし、本発明はこの構成に限定されず、必ずしもサブフレーム期間を分割する必要はない。
【００８３】
次に、各サブフレーム期間における画素の動作について説明する。各サブフレーム期間が開始されると、全ての画素に順にデジタルビデオ信号が入力される。そして、該デジタルビデオ信号の有する１または０の情報によって、第１副画素１０５と、第２副画素１０６がそれぞれ有する発光素子が、発光するかしないかが選択される。
【００８４】
上記動作についてより詳しく説明する。まず各画素が有する書き込み用ゲート信号線が順に選択される。なお、書き込み用ゲート信号線は１つずつ選択され、同時に２つ以上の書き込み用ゲート信号線は選択されない。例えば書き込み用ゲート信号線Ｇａ＿ｊが選択されると、書き込み用ゲート信号線Ｇａ＿ｊにゲート電極が接続されたスイッチング用ＴＦＴ１１０が全てオンになる。
【００８５】
そして全てのソース信号線（本実施例では第１ソース信号線と第２ソース信号線）に、各サブフレーム期間に対応するビットのデジタルビデオ信号が入力される。つまり、ＳＦ１〜ＳＦ３では、それぞれ１ビット目〜３ビット目のデジタルビデオ信号が入力される。また、ＳＦ４＿１と、ＳＦ４＿２では共に４ビット目のデジタルビデオ信号が入力され、ＳＦ５＿１と、ＳＦ５＿２では共に５ビット目のデジタルビデオ信号が入力され、ＳＦ６＿１と、ＳＦ６＿２と、ＳＦ６＿３では共に６ビット目のデジタルビデオ信号が入力される。ただし、第１ソース信号線には、第１副画素において出現するサブフレーム期間に対応するビットのデジタルビデオ信号が入力され、第２ソース信号線には、第２副画素において出現するサブフレーム期間に対応するビットのデジタルビデオ信号が入力される。
【００８６】
図１（Ｂ）に示した画素においては、第１ソース信号線ＳＬ＿ｉに、第１副画素において出現するサブフレーム期間に対応するビット数のデジタルビデオ信号が入力される。また、第２ソース信号線ＳＲ＿ｉに、第２副画素において出現するサブフレーム期間に対応するビット数のデジタルビデオ信号が入力される。
【００８７】
各副画素において、デジタルビデオ信号はオンのスイッチング用ＴＦＴ１１０を介して、駆動用ＴＦＴ１１１のゲート電極に入力される。駆動用ＴＦＴ１１１は、入力されたデジタルビデオ信号によってそのスイッチングが制御される。
【００８８】
駆動用ＴＦＴ１１１がオンだと、電源供給線の電位（電源電位）が駆動用ＴＦＴ１１１を介して発光素子１１３の画素電極に与えられる。よって発光素子１１３が有する有機化合物層に電源電位と対向電位の電位差（発光素子駆動電圧）が印加され、発光素子１１３が発光する。
【００８９】
逆に駆動用ＴＦＴ１１１がオフだと、電源電位は発光素子１１３の画素電極に与えられない。よって発光素子駆動電圧が有機化合物層に印加されないため、発光素子１１３は発光しない。
【００９０】
上記動作が画素部の全ての画素において行われ、全ての画素、具体的には各副画素にデジタルビデオ信号が入力される。なお本明細書において画素、または副画素にデジタルビデオ信号が入力されるとは、当該画素または副画素の駆動用ＴＦＴのゲート電極にデジタルビデオ信号の電位が与えられることを意味する。なお、本明細書では、全ての画素にデジタルビデオ信号を入力するまでの期間を書き込み期間Ｔａと呼ぶ。
【００９１】
次に、書き込み期間Ｔａが終了する前、もしくは終了した後に、第１消去用ゲート信号線または第２消去用ゲート信号線が選択される。第１消去用ゲート信号線が選択されると、第１消去用ゲート信号線にゲート電極が接続された第１副画素１０５の消去用ＴＦＴ１１２が全てオンになり、電源電位が第１副画素１０５の駆動用ＴＦＴ１１１のゲート電極に与えられる。よって、第１副画素１０５の駆動用ＴＦＴ１１１は、ゲート電極とソース領域の電位が等しくなるのでオフになり、第１副画素１０５の発光素子１１３は非発光状態になる。そして、第１副画素１０５においてサブフレーム期間が終了する。
【００９２】
同様に、第２消去用ゲート信号線が選択されると、第２消去用ゲート信号線にゲート電極が接続された第２副画素１０６の消去用ＴＦＴ１１２が全てオンになり、電源電位が第２副画素１０６の駆動用ＴＦＴ１１１のゲート電極に与えられる。よって、第２副画素１０６の駆動用ＴＦＴ１１１は、ゲート電極とソース領域の電位が等しくなるのでオフになり、第２副画素１０６の発光素子１１３は非発光状態になる。そして、第２副画素１０６においてサブフレーム期間が終了する。
【００９３】
なお、同じ画素においても、第１消去用ゲート信号線と第２消去用ゲート信号線の選択されるタイミングは同じであるとは限らない。第１消去用ゲート信号線と第２消去用ゲート信号線の選択されるタイミングは、当該副画素において出現するサブフレーム期間の長さによって決まる。
【００９４】
なお本明細書では、全ての第１消去用ゲート信号線が選択されるまでの期間、または全ての第２消去用ゲート信号線が選択されるまでの期間を、消去期間Ｔｅと呼ぶ。なお第１消去用ゲート信号線の選択は１つずつ行われ、同時に２つ以上選択されない。同様に、第２消去用ゲート信号線の選択は１つずつ行われ、同時に２つ以上選択されない。
【００９５】
図４（Ａ）に、書き込み期間Ｔａにおいて、書き込み用ゲート信号線が選択されるタイミングを示す。また図４（Ｂ）に、第１副画素１０５において出現した消去期間Ｔｅにおいて、第１消去用ゲート信号線が選択されるタイミングを示す。なお、第２副画素１０６において出現した消去期間において、第２消去用ゲート信号線が選択されるタイミングは、第１副画素１０５と同じであるので、図４（Ｂ）を参照できる。
【００９６】
そして、同じ画素が有する複数の副画素のうち、先にサブフレーム期間が終了した副画素においては、他の副画素においてサブフレーム期間が終了するまで、発光素子が非表示状態になっている。そして全ての副画素においてサブフレーム期間が終了した後に、当該画素が有する全ての副画素において次のサブフレーム期間が一斉に開始される。なお、先のサブフレーム期間が終了してから、次のサブフレーム期間が開始されるまでの、発光素子が非発光状態にある期間を、非表示期間ＢＦと呼ぶ。
【００９７】
また、サブフレーム期間を分割することで、サブフレーム期間どうしの長さの差を縮めることができる。よって同じ画素が有する複数の副画素のそれぞれにおいて同時に開始されるサブフレーム期間の長さの差を縮めることができ、１フレーム期間における非表示期間の長さを短くし、コントラストを高めることもできる。
【００９８】
なお上述した動作において、サブフレーム期間が書き込み期間よりも長い場合、言いかえると書き込み期間Ｔａが終了した後にサブフレーム期間が終了する場合、第１消去用ゲート信号線または第２消去用ゲート信号線を選択せずに、次のサブフレーム期間を開始しても良い。この場合、サブフレーム期間とサブフレーム期間の間に非表示期間ＢＦは出現しない。
【００９９】
なお、画素におけるサブフレーム期間の出現するタイミングは、各ラインの画素毎に異なっている。なお本発明において１ライン分の画素は、同じ書き込み用ゲート信号線を有している。図５に各ラインの画素毎のサブフレーム期間の出現するタイミングを示す。横軸はタイムスケールを、縦軸は書き込み用ゲート信号線の位置を示している。
【０１００】
１番最初のラインの画素においてサブフレーム期間が開始されてから、最後のラインの画素においてサブフレーム期間が開始されるまでの期間が、書き込み期間Ｔａに相当する。また、１番最初のラインの画素において非表示期間が開始されてから、最後のラインの画素において非表示期間が開始されるまでの期間が消去期間Ｔｅに相当する。本実施の形態においては、サブフレーム期間ＳＦ２、ＳＦ４＿１、ＳＦ４＿２、ＳＦ５＿１、ＳＦ１、ＳＦ３が終了した直後に非表示期間が出現している。本発明において非表示期間は、必ずしも上述したサブフレーム期間の直後に開始されるとは限らない。ただし少なくとも、書き込み期間よりも長さの短いサブフレーム期間の直後に、非表示期間は設けられる。
【０１０１】
本発明の発光装置では、各副画素に消去用ＴＦＴ１１２を設けることで、非表示期間ＢＦを出現させることができる。そのため、図１７に示した一般的な発光装置とは異なり、サブフレーム期間を全ての画素に１ビット分のデジタルビデオ信号が入力される期間の長さ、（本発明の発光装置では書き込み期間の長さに相当する）よりも短くすることができる。
【０１０２】
図６は本発明の発光装置において、時間分割駆動法を用いて表示を行った際に、サブフレーム期間ＳＦ（ｋ−１）、ＳＦｋ、ＳＦ（ｋ＋１）（ｋは任意の自然数）の出現するタイミングを示している。横軸はタイムスケールを、縦軸は各ラインの画素の位置を示している。またｔ１はサブフレーム期間ＳＦｋにおいて、全ての画素に１ビット分のデジタルビデオ信号が入力される書き込み期間の長さを示しており、ｔ２は各ラインの画素におけるサブフレーム期間ＳＦｋの長さを示している。なお１ライン分の画素は、同じゲート信号線を有している。
【０１０３】
ｔ３は各ラインの画素における非表示期間ＢＦの長さである。非表示期間の長さｔ３は、ＳＦｋと重なっている書き込み期間と、ＳＦ（ｋ＋１）と重なっている書き込み期間とが、互いに重ならないような長さであることが重要である。つまりｔ３≧ｔ１−ｔ２とすることが重要である。
【０１０４】
上記動作により、階調数を高くするためにサブフレーム期間ｔ２を短くし、ｔ１＞ｔ２となっても、１ビット分のデジタルビデオ信号の画素への入力と並行して、同じ画素部内において次の１ビット分のデジタルビデオ信号の画素への入力を開始する必要がない。
【０１０５】
また、本発明の発光装置では、画素が有する複数の副画素のそれぞれにおいて出現するサブフレーム期間において、各副画素の発光素子が発光するかしないかで階調表示を行っている。そのため、副画素を設けない一般的な発光装置で時間分割駆動を行う場合に比べて、サブフレーム期間が短くなるのを抑えることができる。よって、サブフレーム期間の数が増加しても、ソース信号線駆動回路の駆動周波数が高くなるのを抑えることができる。したがって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数の高い画像を表示することが可能になる。
【０１０６】
また、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、動画擬似輪郭の視認されずらい画像を表示することが可能になる。
【０１０７】
【実施例】
以下に、本発明の実施例について説明する。
【０１０８】
（実施例１）
本実施例では、図１（Ｂ）に示した本発明の発光装置の画素の上面図について説明する。図７に本実施例の画素の上面図を示す。
【０１０９】
２０５は第１副画素、２０６は第２副画素を示しており、各副画素にはスイッチング用ＴＦＴ２１０、駆動用ＴＦＴ２１１、消去用ＴＦＴ２１２が形成されている。
【０１１０】
また、第１副画素２０５と第２副画素２０６は、書き込み用ゲート信号線Ｇａ＿ｊ及び電源供給線Ｖ＿ｉを共有している。そして第１副画素２０５は第１消去用ゲート信号線ＧｅＬ＿ｊを有しており、第２副画素２０６は第２消去用ゲート信号線ＧｅＲ＿ｊを有している。
【０１１１】
各副画素において、スイッチング用ＴＦＴ２１０のソース領域とドレイン領域は、一方は各副画素が有するソース信号線に、もう一方は接続配線２２５を介してゲート配線２２２に接続されている。ゲート配線２２２の一部は駆動用ＴＦＴ２１１のゲート電極として用いられている。
【０１１２】
また駆動用ＴＦＴ２１１のソース領域は電源供給線Ｖ＿ｉに、ドレイン領域は発光素子の画素電極２２０に接続されている。なお本実施例では図示していないが、画素電極に接して有機化合物層が形成されており、該有機化合物層に接して対向電極が形成されている。
【０１１３】
ゲート配線２２２は書き込み用ゲート信号線及び消去用ゲート信号線と同じ層に形成される。そしてゲート配線２２２はゲート絶縁膜（図示せず）を間に介してＴＦＴの活性層と同じ層に形成された容量用活性層２２１と重なっている。容量用活性層２２１は電源供給線Ｖ＿ｉと接続されており、電源電位が与えられている。ゲート配線２２２と容量用活性層２２１とでコンデンサ２１４が形成される。
【０１１４】
また、ゲート配線２２２は層間絶縁膜（図示せず）を間に介して電源供給線Ｖ＿ｉとも重なっており、ゲート配線２２２と電源供給線Ｖ＿ｉとの間に形成される容量を用いて、駆動用ＴＦＴ２１１のゲート電極の電位を保持するようにしても良い。
【０１１５】
また消去用ＴＦＴ２１２のソース領域とドレイン領域は、一方は接続配線２２４を介してゲート配線２２２に接続され、もう一方は電源供給線Ｖ＿ｉに接続されている。なお、接続配線２２５と２２４は、ソース信号線及び電源供給線と同じ層に形成されている。
【０１１６】
また消去用ＴＦＴ２１２のゲート電極は、各副画素が有する消去用ゲート信号線に接続されている。
【０１１７】
なお本実施例は本発明の一実施例を示しただけであり、本発明の発光装置は本実施例で示した構成に限定されない。
【０１１８】
（実施例２）
本実施例では、図１（Ｂ）に示した構成を有する本発明の発光装置において、６ビットのデジタルビデオ信号を用いて表示を行った場合について説明する。ただしサブフレーム期間は分割せずに、デジタルビデオ信号のビット数と同じ数のサブフレーム期間を用いて表示を行う例について説明する。
【０１１９】
表２に、各副画素において出現するサブフレーム期間の出現する順序と、長さの比を示す。なお括弧内の数字は当該サブフレーム期間の、他のサブフレーム期間に対する長さの比に相当する。
【０１２０】
【表２】

【０１２１】
第１副画素１０５では、１フレーム期間内にサブフレーム期間ＳＦ６、ＳＦ３、ＳＦ１が順に出現する。第２副画素１０６では、１フレーム期間内にサブフレーム期間ＳＦ５、ＳＦ４、ＳＦ２が順に出現する。
【０１２２】
なお、サブフレーム期間ＳＦ１〜ＳＦ６は、１〜６ビット目のデジタルビデオ信号にそれぞれ対応している。
【０１２３】
第１副画素１０５においてサブフレーム期間ＳＦ６が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ５が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ３が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ４が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ２が開始されるタイミングは同じである。
【０１２４】
本実施例では、ＳＦ１：ＳＦ２：ＳＦ３：ＳＦ４：ＳＦ５：ＳＦ６＝２⁰：２¹：２²：２³：２⁴：２⁵となっている。このサブフレーム期間の組み合わせで２⁶階調のうち所望の階調表示を行うことができる。なおｎビットのデジタルビデオ信号を用いて駆動を行うとき、各ビットに対応するサブフレーム期間の長さの比は、２⁰：２¹：…：２^(n-1)となる。
【０１２５】
サブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【０１２６】
本発明の発光装置では、画素が有する複数の副画素のそれぞれにおいて出現するサブフレーム期間において、各副画素の発光素子が発光するかしないかで階調表示を行っている。そのため、副画素を設けない一般的な発光装置で時間分割駆動を行う場合に比べて、サブフレーム期間が短くなるのを抑えることができる。よって、サブフレーム期間の数が増加しても、ソース信号線駆動回路の駆動周波数が高くなるのを抑えることができる。したがって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数が高い画像を表示することが可能になる。
【０１２７】
なお本発明は６ビットのデジタルビデオ信号のみ用いることができるわけではない。対応するビット数は、設計者が適宜設定することが可能である。
【０１２８】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０１２９】
（実施例３）
本実施例では、図１（Ｂ）に示した構成を有する本発明の発光装置において、８ビットのデジタルビデオ信号を用いて表示を行った場合について説明する。
【０１３０】
表３に、各副画素において出現するサブフレーム期間の出現する順序と、長さの比を示す。なお括弧内の数字は当該サブフレーム期間の、他のサブフレーム期間に対する長さの比に相当する。
【０１３１】
【表３】

【０１３２】
第１副画素１０５では、１フレーム期間内にサブフレーム期間ＳＦ８＿１、ＳＦ２、ＳＦ６＿１、ＳＦ７＿２、ＳＦ８＿３、ＳＦ１が順に出現する。第２副画素１０６では、１フレーム期間内にサブフレーム期間ＳＦ４、ＳＦ７＿１、ＳＦ８＿２、ＳＦ３、ＳＦ５、ＳＦ６＿２が順に出現する。
【０１３３】
なお、サブフレーム期間ＳＦ１〜ＳＦ５は、１〜５ビット目のデジタルビデオ信号にそれぞれ対応している。また、サブフレーム期間ＳＦ６＿１と、ＳＦ６＿２は共に６ビット目のデジタルビデオ信号に対応している。また、サブフレーム期間ＳＦ７＿１と、ＳＦ７＿２は共に７ビット目のデジタルビデオ信号に対応している。また、サブフレーム期間ＳＦ８＿１と、ＳＦ８＿２と、ＳＦ８＿３は共に８ビット目のデジタルビデオ信号に対応している。
【０１３４】
第１副画素１０５においてサブフレーム期間ＳＦ８＿１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ４が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ２が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ７＿１が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ６＿１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ８＿２が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ７＿２が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ３が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ８＿３が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ５が開始されるタイミングは同じである。同様に、第１副画素１０５においてサブフレーム期間ＳＦ１が開始されるタイミングと、第２副画素１０６においてサブフレーム期間ＳＦ６＿２が開始されるタイミングは同じである。
【０１３５】
本実施例では、ＳＦ１：ＳＦ２：ＳＦ３：ＳＦ４：ＳＦ５：（ＳＦ６＿１＋ＳＦ６＿２）：ＳＦ（ＳＦ７＿１＋ＳＦ７＿２）：（ＳＦ８＿１＋ＳＦ８＿２＋ＳＦ８＿３）＝２⁰：２¹：２²：２³：２⁴：２⁵：２⁶：２⁷となっている。このサブフレーム期間の組み合わせで２⁸階調のうち所望の階調表示を行うことができる。なおｎビットのデジタルビデオ信号を用いて駆動を行うとき、各ビットに対応するサブフレーム期間の長さの比は、２⁰：２¹：…：２^(n-1)となる。
【０１３６】
サブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【０１３７】
なお本実施例では、６ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ６＿１とＳＦ６＿２の２つに分割している。また、７ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ７＿１とＳＦ７＿２の２つに分割している。また、８ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ８＿１とＳＦ８＿２とＳＦ８＿３の３つに分割している。しかし本発明において分割するサブフレーム期間が対応するデジタルビデオ信号のビット数は、必ずしもこれに限定されない。
【０１３８】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【０１３９】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【０１４０】
また同じビットのデジタルビデオ信号に対応する、分割したサブフレーム期間の長さは同じであることが望ましいが、本発明はこれに限定されない。分割したサブフレーム期間の長さは必ずしも同じである必要はない。
【０１４１】
また分割数もこれに限定されない。そして、サブフレーム期間を分割し、分割したサブフレーム期間同士が同じ副画素において連続して出現しないように、間に他のサブフレーム期間または表示を行わない期間（非表示期間）を設けていても良い。なお非表示期間においては、画素部の全ての画素において発光素子は発光しない。
【０１４２】
上記構成により、動画擬似輪郭の発生を防ぐことができる。ただし、本発明はこの構成に限定されず、必ずしも分割する必要はない。
【０１４３】
また、サブフレーム期間を分割することで、サブフレーム期間どうしの長さの差を縮めることができる。よって同じ画素が有する複数の副画素のそれぞれにおいて同時に開始されるサブフレーム期間の長さの差を縮めることができ、１フレーム期間における非表示期間の長さを短くし、コントラストを高めることもできる。
【０１４４】
本発明の発光装置では、画素が有する複数の副画素のそれぞれにおいて出現するサブフレーム期間において、各副画素の発光素子が発光するかしないかで階調表示を行っている。そのため、副画素を設けない一般的な発光装置で時間分割駆動を行う場合に比べて、サブフレーム期間が短くなるのを抑えることができる。よって、サブフレーム期間の数が増加しても、ソース信号線駆動回路の駆動周波数が高くなるのを抑えることができる。したがって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数が高い画像を表示することが可能になる。
【０１４５】
なお本発明は８ビットのデジタルビデオ信号のみ用いることができるわけではない。対応するビット数は、設計者が適宜設定することが可能である。
【０１４６】
本実施例は、実施例１と自由に組み合わせて実施することが可能である。
【０１４７】
（実施例４）
本実施例では、図１（Ｂ）に示した構成を有する本発明の発光装置において、各副画素において出現するサブフレーム期間を、フレーム期間毎に互いに入れ替える場合について説明する。
【０１４８】
表４に、各副画素において出現するサブフレーム期間の出現する順序と、長さの比を示す。なお括弧内の数字は当該サブフレーム期間の、他のサブフレーム期間に対する長さの比に相当する。
【０１４９】
【表４】

【０１５０】
第１副画素１０５では、先に出現する第１フレーム期間内に、サブフレーム期間ＳＦ３、ＳＦ１が順に出現する。第２副画素１０６では、先に出現する第１フレーム期間内に、サブフレーム期間ＳＦ４＿１、ＳＦ２、ＳＦ４＿２が順に出現する。
【０１５１】
また、第１副画素１０５では、後に出現する第２フレーム期間内に、サブフレーム期間ＳＦ４＿１、ＳＦ２、ＳＦ４＿２が順に出現する。第２副画素１０６では、後に出現する第２フレーム期間内に、サブフレーム期間ＳＦ３、ＳＦ１が順に出現する。
【０１５２】
なお、サブフレーム期間ＳＦ１〜ＳＦ３は、１〜３ビット目のデジタルビデオ信号にそれぞれ対応している。また、サブフレーム期間ＳＦ４＿１と、ＳＦ４＿２は、共に４ビット目のデジタルビデオ信号に対応している。
【０１５３】
サブフレーム期間ＳＦ３が開始されるタイミングと、サブフレーム期間ＳＦ４＿１が開始されるタイミングは同じである。また、サブフレーム期間ＳＦ１が開始されるタイミングと、サブフレーム期間ＳＦ２が開始されるタイミングは同じである。また、片方の副画素においてサブフレーム期間ＳＦ４＿２が出現しているとき、もう片方の副画素において非表示ＢＦが出現している。
【０１５４】
本実施例では、ＳＦ１：ＳＦ２：ＳＦ３：（ＳＦ４＿１＋ＳＦ４＿２）＝２⁰：２¹：２²：２³となっている。このサブフレーム期間の組み合わせで２⁴階調のうち所望の階調表示を行うことができる。
【０１５５】
本実施例では、各副画素において出現するサブフレーム期間を、フレーム期間毎に互いに入れ替えており、これによって各副画素が有する発光素子の発光する期間を、互いに同じぐらいにすることができる。
【０１５６】
なお、本実施例においてサブフレーム期間の出現する順序や、各副画素において出現するサブフレーム期間の対応するビットは、設計者が適宜選択可能である。
【０１５７】
また、本実施例では４ビット目のデジタルビデオ信号に対応するサブフレーム期間を、ＳＦ４＿１とＳＦ４＿２の２つに分割している。しかし本実施例において分割するサブフレーム期間が対応するデジタルビデオ信号のビット数は、必ずしもこれに限定されない。また分割数もこれに限定されない。
【０１５８】
分割するサブフレーム期間は１つでも複数でも良い。ただし上位ビットに対応するサブフレーム期間、言いかえると長さの長いサブフレーム期間から順に分割することが好ましい。
【０１５９】
また、サブフレーム期間の分割数は設計者が適宜選択可能であるが、いくつまで分割するかは、発光装置の駆動速度と、要求される画像の表示品質とのバランスによって決めるのが好ましい。
【０１６０】
なお本実施例は４ビットのデジタルビデオ信号のみ用いることができるわけではない。対応するビット数は、設計者が適宜設定することが可能である。
【０１６１】
本実施例は、実施例１〜３と自由に組み合わせて実施することが可能である。
【０１６２】
（実施例５）
本実施例では、本発明の発光装置において、図１（Ｂ）に示したのとは異なる構成の画素について、図８を用いて説明する。
【０１６３】
図８に本実施例の画素の回路図を示す。画素３０４が有する第１副画素３０５と第２副画素３０６は、１つの電源供給線Ｖ＿ｉ（ｉは１〜ｘの任意の数）を共有している。
【０１６４】
また、第１副画素３０５と第２副画素３０６は、異なるソース信号線を１つずつ有しており、本実施例では、第１副画素３０５が有するソース信号線を第１ソース信号線ＳＬ＿ｉ（ｉは１〜ｘの任意の数）、第２副画素３０６が有するソース信号線を第２ソース信号線ＳＲ＿ｉ（ｉは１〜ｘの任意の数）とする。
【０１６５】
また、第１副画素３０５と第２副画素３０６は、異なる書き込み用ゲート信号線を１つずつ有しており、本実施例では、第１副画素３０５が有する書き込み用ゲート信号線を第１書き込み用ゲート信号線ＧａＬ＿ｊ（ｊは１〜ｙの任意の数）、第２副画素３０６が有する書き込み用ゲート信号線を第２書き込み用ゲート信号線ＧａＲ＿ｊ（ｊは１〜ｙの任意の数）とする。
【０１６６】
また、第１副画素３０５と第２副画素３０６は、異なる消去用ゲート信号線を１つずつ有しており、本実施例では、第１副画素３０５が有する消去用ゲート信号線を第１消去用ゲート信号線ＧｅＬ＿ｊ（ｊは１〜ｙの任意の数）、第２副画素３０６が有する消去用ゲート信号線を第２消去用ゲート信号線ＧｅＲ＿ｊ（ｊは１〜ｙの任意の数）とする。
【０１６７】
また各副画素は、それぞれスイッチング用ＴＦＴ３１０、駆動用ＴＦＴ３１１、消去用ＴＦＴ３１２、発光素子３１３、コンデンサ３１４を有している。
【０１６８】
各副画素が有するスイッチング用ＴＦＴ３１０のゲート電極は、各副画素が有する書き込み用ゲート信号線Ｇａ＿ｊに接続されている。本実施例の場合、第１副画素３０５が有するスイッチング用ＴＦＴ３１０のゲート電極は、第１書き込み用ゲート信号線ＧａＬ＿ｊに接続されている。また、第２副画素３０６が有するスイッチング用ＴＦＴ３１０のゲート電極は、第２書き込み用ゲート信号線ＧａＲ＿ｊに接続されている。
【０１６９】
また各副画素が有するスイッチング用ＴＦＴ３１０のソース領域とドレイン領域は、一方は各副画素が有するソース信号線に、もう一方は各副画素が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。本実施例の場合、第１副画素３０５が有するスイッチング用ＴＦＴ３１０のソース領域とドレイン領域は、一方は第１ソース信号線ＳＬ＿ｉに、もう一方は第１副画素３０５が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。また、第２副画素３０６が有するスイッチング用ＴＦＴ３１０のソース領域とドレイン領域は、一方は第２ソース信号線ＳＲ＿ｉに、もう一方は第２副画素３０６が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。
【０１７０】
各副画素が有する駆動用ＴＦＴ３１１のソース領域は電源供給線Ｖ＿ｉに、ドレイン領域は各副画素が有する発光素子３１３の画素電極にそれぞれ接続されている。
【０１７１】
また、各副画素が有する消去用ＴＦＴ３１２は、各副画素が有する消去用ゲート信号線にそれぞれ接続されている。本実施例の場合、第１副画素３０５が有する消去用ＴＦＴ３１２のゲート電極は、第１消去用ゲート信号線ＧｅＬ＿ｊに接続されており、第２副画素３０６が有する消去用ＴＦＴ３１２のゲート電極は、第２消去用ゲート信号線ＧｅＲ＿ｊに接続されている。
【０１７２】
また各副画素が有する消去用ＴＦＴ３１２のソース領域とドレイン領域は、一方は電源供給線Ｖ＿ｉに、もう一方は各副画素が有する駆動用ＴＦＴ３１１のゲート電極に接続されている。
【０１７３】
本実施例では、書き込み期間において第１書き込み用ゲート信号線ＧａＬ＿ｊと第２書き込み用ゲート信号線ＧａＲ＿ｊが同時に選択される。
【０１７４】
本実施例では、図１（Ｂ）に示した構成に比べ、１つの書き込み用ゲート信号線に接続されているスイッチング用ＴＦＴの数が半分になる。よって書き込み用ゲート信号線の負荷が小さくなるので、該信号線を選択する際の応答速度が早くなる。
【０１７５】
本実施例は、実施例１〜４と自由に組み合わせて実施することが可能である。
【０１７６】
（実施例６）
本実施例では、本発明の発光装置において、各画素に副画素が３つずつ設けられている場合について説明する。
【０１７７】
図９を用いて、本発明の発光装置の構造について説明する。図９（Ａ）は本発明の発光装置に含まれる表示用パネルのブロック図である。基板（図示せず）上に、画素部４００と、ソース信号線駆動回路４０１と、書き込み用ゲート信号線駆動回路４０２と、消去用ゲート信号線駆動回路４０３とが設けられている。
【０１７８】
なお、本実施例では、画素部４００と、駆動回路群（ソース信号線駆動回路４０１、書き込み用ゲート信号線駆動回路４０２及び消去用ゲート信号線駆動回路４０３が含まれる）とが同一基板上に形成されているが、本発明はこの構成に限定されない。画素部４００と駆動回路群とが異なる基板上に形成され、ＦＰＣ等のコネクターを介して互いに接続されていてもよい。
【０１７９】
また、ソース信号線駆動回路４０１とゲート信号線駆動回路（書き込み用ゲート信号線駆動回路４０２及び消去用ゲート信号線駆動回路４０３が含まれる）の数は、図９（Ａ）に示した数に限定されない。ソース信号線駆動回路４０１は１つ以上設けられていれば良い。またゲート信号線駆動回路も１つ以上設けられていれば良く、書き込み用ゲート信号線駆動回路４０２と消去用ゲート信号線駆動回路４０３とを、１つのゲート信号線駆動回路で代用しても良い。
【０１８０】
画素部４００には複数の画素４０４がマトリクス状に設けられており、各画素４０４は複数の副画素を有している。なお各画素が有する副画素の数は、作製が可能な限りいくつでも良い。本実施例では１つの画素４０４が第１副画素４０５と、第２副画素４０６と、第３副画素４０７の３つの副画素を有している。
【０１８１】
図９（Ｂ）に画素の回路図を示す。画素４０４が有する第１副画素４０５と、第２副画素４０６と、第３副画素４０７は、１つの電源供給線Ｖ＿ｉ（ｉは１〜ｘの任意の数）と、１つの書き込み用ゲート信号線Ｇａ＿ｊ（ｊは１〜ｙの任意の数）とを共有している。
【０１８２】
また、第１副画素４０５と、第２副画素４０６と、第３副画素４０７は、異なるソース信号線を１つずつ有しており、本実施例では、第１副画素４０５が有するソース信号線を第１ソース信号線ＳＬ＿ｉ（ｉは１〜ｘの任意の数）、第２副画素４０６が有するソース信号線を第２ソース信号線ＳＲ＿ｉ（ｉは１〜ｘの任意の数）、第３副画素４０７が有するソース信号線を第３ソース信号線ＳＴ＿ｉ（ｉは１〜ｘの任意の数）とする。
【０１８３】
また、第１副画素４０５と、第２副画素４０６、第３副画素４０７は、異なる消去用ゲート信号線を１つずつ有しており、本実施例では、第１副画素４０５が有する消去用ゲート信号線を第１消去用ゲート信号線ＧｅＬ＿ｊ（ｊは１〜ｙの任意の数）、第２副画素４０６が有する消去用ゲート信号線を第２消去用ゲート信号線ＧｅＲ＿ｊ（ｊは１〜ｙの任意の数）、第３副画素４０７が有する消去用ゲート信号線を第３消去用ゲート信号線ＧｅＴ＿ｊ（ｊは１〜ｙの任意の数）とする。
【０１８４】
また各副画素は、それぞれスイッチング用ＴＦＴ４１０、駆動用ＴＦＴ４１１、消去用ＴＦＴ４１２、発光素子４１３、コンデンサ４１４を有している。
【０１８５】
各副画素が有するスイッチング用ＴＦＴ４１０のゲート電極は、書き込み用ゲート信号線Ｇａ＿ｊに接続されている。また各副画素が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は各副画素が有するソース信号線に、もう一方は各副画素が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。本実施例の場合、第１副画素４０５が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は第１ソース信号線ＳＬ＿ｉに、もう一方は第１副画素４０５が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。また、第２副画素４０６が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は第２ソース信号線ＳＲ＿ｉに、もう一方は第２副画素４０６が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。また、第３副画素４０７が有するスイッチング用ＴＦＴ４１０のソース領域とドレイン領域は、一方は第１ソース信号線ＳＴ＿ｉに、もう一方は第３副画素４０７が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。
【０１８６】
各副画素が有する駆動用ＴＦＴ４１１のソース領域は電源供給線Ｖ＿ｉに、ドレイン領域は各副画素が有する発光素子４１３の画素電極にそれぞれ接続されている。
【０１８７】
また、各副画素が有する消去用ＴＦＴ４１２は、各副画素が有する消去用ゲート信号線にそれぞれ接続されている。本実施例の場合、第１副画素４０５が有する消去用ＴＦＴ４１２のゲート電極は、第１消去用ゲート信号線ＧｅＬ＿ｊに接続されており、第２副画素４０６が有する消去用ＴＦＴ４１２のゲート電極は、第２消去用ゲート信号線ＧｅＲ＿ｊに接続されている。また、第３副画素４０７が有する消去用ＴＦＴ４１２のゲート電極は、第３消去用ゲート信号線ＧｅＴ＿ｊに接続されている。
【０１８８】
また各副画素が有する消去用ＴＦＴ４１２のソース領域とドレイン領域は、一方は電源供給線Ｖ＿ｉに、もう一方は各副画素が有する駆動用ＴＦＴ４１１のゲート電極に接続されている。
【０１８９】
このように本発明では、各画素が有する副画素の数を任意に設定することが可能である。副画素の数が多ければ多いほど、サブフレーム期間の長さを抑えることができる。
【０１９０】
本実施例は、実施例１〜５と自由に組み合わせて実施することが可能である。
【０１９１】
（実施例７）
本実施例では、本発明の発光装置の駆動回路群に含まれる、ソース信号線駆動回路、書き込み用ゲート信号線駆動回路及び消去用ゲート信号線駆動回路の詳しい構成について説明する。
【０１９２】
図１０に本実施例の発光装置の駆動回路のブロック図を示す。図１０（Ａ）はソース信号線駆動回路６０１であり、シフトレジスタ６０２、ラッチ（Ａ）６０３、ラッチ（Ｂ）６０４を有している。
【０１９３】
ソース信号線駆動回路６０１において、シフトレジスタ６０２にクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ６０２は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ等（図示せず）を通して後段の回路へタイミング信号を順次入力する。
【０１９４】
シフトレジスタ６０２からのタイミング信号は、バッファ等によって緩衝増幅される。タイミング信号が入力される配線には、多くの回路あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファが設けられる。なおバッファは必ずしも設ける必要はない。
【０１９５】
バッファによって緩衝増幅されたタイミング信号は、ラッチ（Ａ）６０３に入力される。ラッチ（Ａ）６０３は、ｎビットデジタルビデオ信号を処理する複数のステージのラッチを有している。ラッチ（Ａ）６０３は、前記タイミング信号が入力されると、ソース信号線駆動回路６０１の外部から入力されるｎビットのデジタルビデオ信号を順次取り込み、保持する。
【０１９６】
なお、ラッチ（Ａ）６０３にデジタルビデオ信号を取り込む際に、ラッチ（Ａ）６０３が有する複数のステージのラッチに、順にデジタルビデオ信号を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１９７】
ラッチ（Ａ）６０３の全てのステージのラッチにデジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１９８】
１ライン期間が終了すると、ラッチ（Ｂ）６０４にラッチシグナル（Latch Signal）が入力される。この瞬間、ラッチ（Ａ）６０３に書き込まれ保持されているデジタルビデオ信号は、ラッチ（Ｂ）６０４に一斉に送出され、ラッチ（Ｂ）６０４の全ステージのラッチに書き込まれ、保持される。
【０１９９】
デジタルビデオ信号をラッチ（Ｂ）６０４に送出し終えたラッチ（Ａ）６０３には、シフトレジスタ６０２からのタイミング信号に基づき、デジタルビデオ信号の書き込みが順次行われる。
【０２００】
この２順目の１ライン期間中には、ラッチ（Ｂ）６０４に書き込まれ、保持されているデジタルビデオ信号がソース信号線に入力される。
【０２０１】
図１０（Ｂ）は書き込み用ゲート信号線駆動回路の構成を示すブロック図である。
【０２０２】
書き込み用ゲート信号線駆動回路６０５は、それぞれシフトレジスタ６０６、バッファ６０７を有している。また場合によってはレベルシフトを有していても良い。
【０２０３】
書き込み用ゲート信号線駆動回路６０５において、シフトレジスタ６０６からのタイミング信号がバッファ６０７に入力され、対応する書き込み用ゲート信号線（第１書き込み用ゲート信号線と第２書き込み用ゲート信号線を含む）に入力される。書き込み用ゲート信号線には、１ライン分の画素のスイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素のスイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２０４】
なお消去用ゲート信号線駆動回路は書き込み用ゲート信号線駆動回路の構成と同じであるので、図１０（Ｂ）を参照する。ただし消去用ゲート信号線駆動回路の場合、バッファからの出力は消去用ゲート信号線（第１消去用ゲート信号線と第２消去用ゲート信号線を含む）に入力される。また消去用ゲート信号線には、１ライン分の画素の消去用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素の消去用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【０２０５】
本実施例は実施例１〜６と自由に組み合わせて実施することが可能である。
【０２０６】
（実施例８）
本発明の発光装置が有するＴＦＴの作製方法の一例について、図１１〜図１３を用いて説明する。ここでは、本発明の発光装置の画素部に設けられたスイッチング用ＴＦＴおよび駆動用ＴＦＴと、画素部の周辺に設けられる駆動部のＴＦＴを同時に作製する方法について、工程に従って詳細に説明する。また消去用ＴＦＴは、スイッチング用ＴＦＴと同様に作製することができるので、ここでは説明を省略した。
【０２０７】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板９００を用いる。なお、基板９００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【０２０８】
次いで、図１１（Ａ）に示すように、基板９００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜９０１を形成する。本実施例では下地膜９０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜９０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜９０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜９０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ₄、及びＮ₂Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜９０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【０２０９】
次いで、下地膜９０１上に半導体層９０２〜９０５を形成する。半導体層９０２〜９０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層９０２〜９０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（Ｓｉ_XＧｅ_1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層９０２〜９０５を形成した。
【０２１０】
また、半導体層９０２〜９０５を形成した後、ＴＦＴのしきい値を制御するために、半導体層９０２〜９０５に微量な不純物元素（ボロンまたはリン）をドーピングしてもよい。
【０２１１】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ²(代表的には２００〜３００ｍＪ／ｃｍ²)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ²(代表的には３５０〜５００ｍＪ／ｃｍ²)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【０２１２】
次いで、半導体層９０２〜９０５を覆うゲート絶縁膜９０６を形成する。ゲート絶縁膜９０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【０２１３】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosiliｃate）とＯ₂とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ²で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【０２１４】
そして、ゲート絶縁膜９０６上にゲート電極を形成するための耐熱性導電層９０７を２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）の厚さで形成する。耐熱性導電層９０７は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００ｎｍの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ₆）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９％または９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０２１５】
一方、耐熱性導電層９０７にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層９０７の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層９０７が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜９０６に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層９０７は抵抗率を１０〜５０μΩｃｍの範囲ですることが好ましい。
【０２１６】
次に、フォトリソグラフィーの技術を使用してレジストによるマスク９０８を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ₂とＣＦ₄を用い、１Ｐａの圧力で３．２Ｗ／ｃｍ²のＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４ｍＷ／ｃｍ²のＲＦ（１３.５６ＭＨｚ）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００ｎｍ／ｍｉｎである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【０２１７】
第１のエッチング処理により第１のテーパー形状を有する導電層９０９〜９１２が形成される。導電層９０９〜９１２のテーパー部の角度は１５〜３０°となるように形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜９０６）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。（図１１（Ｂ））
【０２１８】
そして、第１のドーピング処理を行い一導電型の不純物元素を半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク９０８をそのまま残し、第１のテーパー形状を有する導電層９０９〜９１２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜９０６とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０¹³〜５×１０¹⁴ａｔｏｍｓ／ｃｍ²とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域９１４〜９１７には１×１０²⁰〜１×１０²¹atoｍiｃ／ｃｍ³の濃度範囲でｎ型を付与する不純物元素が添加される。（図１１（Ｃ））
【０２１９】
この工程において、ドーピングの条件によっては、不純物が第１の形状の導電層９０９〜９１２の下に回りこみ、第１の不純物領域９１４〜９１７が第１の形状の導電層９０９〜９１２と重なることも起こりうる。
【０２２０】
次に、図１１（Ｄ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ₄とＣｌ₂の混合ガスを用い、ＲＦ電力３．２Ｗ／ｃｍ²(１３.５６ＭＨｚ)、バイアス電力４５ｍＷ／ｃｍ²(１３.５６ＭＨｚ)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層９１８〜９２１が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。マスク９０８はエッチングされて端部が削れ、マスク９２２となる。また、図１１（Ｄ）の工程において、ゲート絶縁膜９０６の表面が４０ｎｍ程度エッチングされる。
【０２２１】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０¹³／ｃｍ²のドーズ量で行い、不純物濃度が大きくなった第１の不純物領域９２４〜９２７と、前記第１の不純物領域９２４〜９２７に接する第２の不純物領域９２８〜９３１とを形成する。この工程において、ドーピングの条件によっては、不純物が第２の形状の導電層９１８〜９２１の下に回りこみ、第２の不純物領域９２８〜９３１が第２の形状の導電層９１８〜９２１と重なることも起こりうる。第２の不純物領域における不純物濃度は、１×１０¹⁶〜１×１０¹⁸ａｔｏｍｓ／ｃｍ³となるようにする。（図１２（Ａ））
【０２２２】
そして、図１２（Ｂ）に示すように、ｐチャネル型ＴＦＴを形成する半導体層９０２、９０５に一導電型とは逆の導電型の不純物領域９３３（９３３ａ、９３３ｂ）及び９３４（９３４ａ、９３４ｂ）を形成する。この場合も第２の形状の導電層９１８、９２１をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体層９０３、９０４は、レジストのマスク９３２を形成し全面を被覆しておく。ここで形成される不純物領域９３３、９３４はジボラン（Ｂ₂Ｈ₆）を用いたイオンドープ法で形成する。不純物領域９３３、９３４のｐ型を付与する不純物元素の濃度は、２×１０²⁰〜２×１０²¹ａｔｏｍｓ／ｃｍ³となるようにする。
【０２２３】
しかしながら、この不純物領域９３３、９３４は詳細にはｎ型を付与する不純物元素を含有する２つの領域に分けて見ることができる。第３の不純物領域９３３ａ、９３４ａは１×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｍ³の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域９３３ｂ、９３４ｂは１×１０¹⁷〜１×１０²⁰ａｔｏｍｓ／ｃｍ³の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの第４の不純物領域９３３ｂ、９３４ｂのｐ型を付与する不純物元素の濃度を１×１０¹⁹ａｔｏｍｓ／ｃｍ³以上となるようにし、第３の不純物領域９３３ａ、９３４ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０２２４】
その後、図１２（Ｃ）に示すように、第２の形状を有する導電層９１８〜９２１およびゲート絶縁膜９０６上に第１の層間絶縁膜９３７を形成する。第１の層間絶縁膜９３７は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜９３７は無機絶縁物材料から形成する。第１の層間絶縁膜９３７の膜厚は１００〜２００ｎｍとする。第１の層間絶縁膜９３７として酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ₂とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm²で放電させて形成することができる。また、第１の層間絶縁膜９３７として酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ₄、Ｎ₂Ｏ、ＮＨ₃から作製される酸化窒化シリコン膜、またはＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Ｐａ、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm²で形成することができる。また、第１の層間絶縁膜９３７としてＳｉＨ₄、Ｎ₂Ｏ、Ｈ₂から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃から作製することが可能である。
【０２２５】
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板５０１に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０２２６】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層にある１０¹⁶〜１０¹⁸/cm³のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、半導体層９０２〜９０５中の欠陥密度を１０¹⁶/cm³以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０２２７】
そして、有機絶縁物材料からなる第２の層間絶縁膜９３９を１．０〜２．０μｍの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【０２２８】
このように、第２の層間絶縁膜９３９を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜９３７として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０２２９】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ₄、Ｏ₂、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をまずエッチングし、その後、続いてエッチングガスをＣＦ₄、Ｏ₂として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ₃に切り替えて第３の形状のゲート絶縁膜５７０をエッチングすることによりコンタクトホールを形成することができる。
【０２３０】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３とドレイン配線９４４〜９４６を形成する。図示していないが、本実施例ではこの配線を、そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
【０２３１】
次いで、その上に透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極９４７を形成する（図１３（Ａ））。なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０２３２】
また、画素電極９４７は、ドレイン配線９４６と接して重ねて形成することによって駆動用ＴＦＴ９６３のドレイン領域と電気的な接続が形成される。
【０２３３】
次に、図１３（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９４９を形成する。第３の層間絶縁膜９４９は絶縁性を有していて、バンクとして機能し、隣接する画素の有機化合物層を分離する役割を有している。本実施例ではレジストを用いて第３の層間絶縁膜９４９を形成する。
【０２３４】
本実施例では、第３の層間絶縁膜９４９の厚さを１μｍ程度とし、開口部は画素電極９４７に近くなればなるほど広くなる、所謂逆テーパー状になるように形成する。これはレジストを成膜した後、開口部を形成しようとする部分以外をマスクで覆い、ＵＶ光を照射して露光し、露光された部分を現像液で除去することによって形成される。
【０２３５】
本実施例のように、第３の層間絶縁膜９４９を逆テーパー状にすることで、後の工程において有機化合物層を成膜した時に、隣り合う画素同士で有機化合物層が分断されるため、有機化合物層と、第３の層間絶縁膜９４９の熱膨張係数が異なっていても、有機化合物層がひび割れたり、剥離したりするのを抑えることができる。
【０２３６】
なお、本実施例においては、第３の層間絶縁膜としてレジストでなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、酸化珪素膜等を用いることもできる。第３の層間絶縁膜９４９は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。
【０２３７】
次に、有機化合物層９５０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）９５１および保護電極９５２を形成する。このとき有機化合物層９５０及び陰極９５１を形成するに先立って画素電極９４７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０２３８】
なお、有機化合物層９５０としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を有機化合物層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０２３９】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０２４０】
また、保護電極９５２でも有機化合物層９５０を水分や酸素から保護することは可能であるが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しないで連続的に形成しても構わない。
【０２４１】
また、保護電極９５２は陰極９５１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機化合物層９５０、陰極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成し、外気から有機化合物層を保護することが望ましい。
【０２４２】
なお、有機化合物層９５０の膜厚は１０〜４００[ｎｍ]（典型的には６０〜１５０[ｎｍ]）、陰極９５１の厚さは８０〜２００[ｎｍ]（典型的には１００〜１５０[ｎｍ]）とすれば良い。
【０２４３】
こうして図１３（Ｂ）に示すような構造の発光装置が完成する。なお、画素電極９４７、有機化合物層９５０、陰極９５１の重なっている部分９５４が発光素子に相当する。
【０２４４】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は駆動回路９７０が有するＴＦＴであり、ＣＭＯＳを形成している。スイッチング用ＴＦＴ９６２及び駆動用ＴＦＴ９６３は画素部９７１が有するＴＦＴであり、駆動回路９７０のＴＦＴと画素部９７１のＴＦＴとは同一基板上に形成することができる。
【０２４５】
なお、発光素子を用いた発光装置の場合、駆動回路の電源の電圧が５〜６Ｖ程度、最大でも１０Ｖ程度で十分なので、ＴＦＴにおいてホットエレクトロンによる劣化があまり問題にならない。また駆動回路を高速で動作させる必要があるので、ＴＦＴのゲート容量は小さいほうが好ましい。よって、本実施例のように、発光素子を用いた発光装置の駆動回路では、ＴＦＴの半導体層が有する第２の不純物領域９２９と、第４の不純物領域９３３ｂとが、それぞれゲート電極９１８、９１９と重ならない構成にするのが好ましい。
【０２４６】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作製することが可能である。
【０２４７】
なお本実施例は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２４８】
（実施例９）
本実施例では、実施例８とは異なる発光装置の作製方法について説明する。
【０２４９】
第２の層間絶縁膜９３９を形成するまでの工程は、実施例５と同じである。図１４（Ａ）に示すように、第２の層間絶縁膜９３９を形成した後、第２の層間絶縁膜９３９に接するように、パッシベーション膜９３９を形成する。
【０２５０】
パッシベーション膜９３９は、第２の層間絶縁膜９３９に含まれる水分が、画素電極９４７や、第３の層間絶縁膜９８２を介して、有機化合物層９５０に入るのを防ぐのに効果的である。第２の層間絶縁膜９３９が有機樹脂材料を有している場合、有機樹脂材料は水分を多く含むため、パッシベーション膜９３９を設けることは特に有効である。
【０２５１】
本実施例では、パッシベーション膜９３９として、窒化珪素膜を用いた。
【０２５２】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、エッチングガスにＣＦ₄、Ｏ₂、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をまずエッチングし、その後、続いてエッチングガスをＣＦ₄、Ｏ₂として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ₃に切り替えて第３の形状のゲート絶縁膜５７０をエッチングすることによりコンタクトホールを形成することができる。
【０２５３】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３とドレイン配線９４４〜９４６を形成する。図示していないが、本実施例ではこの配線を、そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
【０２５４】
次いで、その上に透明導電膜を８０〜１２０ｎｍの厚さで形成し、パターニングすることによって画素電極９４７を形成する（図１４（Ａ））。なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０２５５】
また、画素電極９４７は、ドレイン配線９４６と接して重ねて形成することによって駆動用ＴＦＴのドレイン領域と電気的な接続が形成される。
【０２５６】
次に、図１４（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９８２を形成する。本実施例では、開口部を形成する際、ウエットエッチング法を用いることでテーパー形状の側壁とした。実施例５に示した場合と異なり、第３の層間絶縁膜９８２上に形成される有機化合物層は分断されないため、開口部の側壁が十分になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため、注意が必要である。
【０２５７】
なお、本実施例においては、第３の層間絶縁膜９８２として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０２５８】
そして、第３の層間絶縁膜９８２上に有機化合物層９５０を形成する前に、第３の層間絶縁膜９８２の表面にアルゴンを用いたプラズマ処理を施し、第３の層間絶縁膜９８２の表面を緻密化しておくのが好ましい。上記構成によって、第３の層間絶縁膜９８２から有機化合物層９５０に水分が入るのを防ぐことができる。
【０２５９】
次に、有機化合物層９５０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）９５１および保護電極９５２を形成する。このとき有機化合物層９５０及び陰極９５１を形成するに先立って画素電極９４７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例では発光素子の陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０２６０】
なお、有機化合物層９５０としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を有機化合物層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０２６１】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０２６２】
また、保護電極９５２でも有機化合物層９５０を水分や酸素から保護することは可能であるが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しないで連続的に形成しても構わない。
【０２６３】
また、保護電極９５２は陰極９５１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機化合物層９５０、陰極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成し、外気から有機化合物層を保護することが望ましい。
【０２６４】
なお、有機化合物層９５０の膜厚は１０〜４００[ｎｍ]（典型的には６０〜１５０[ｎｍ]）、陰極９５１の厚さは８０〜２００[ｎｍ]（典型的には１００〜１５０[ｎｍ]）とすれば良い。
【０２６５】
こうして図１４（Ｂ）に示すような構造の発光装置が完成する。なお、画素電極９４７、有機化合物層９５０、陰極９５１の重なっている部分９５４が発光素子に相当する。
【０２６６】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は駆動回路９７０が有するＴＦＴであり、ＣＭＯＳを形成している。スイッチング用ＴＦＴ９６２及び駆動用ＴＦＴ９６３は画素部９７１が有するＴＦＴであり、駆動回路９７０のＴＦＴと画素部９７１のＴＦＴとは同一基板上に形成することができる。
【０２６７】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置が有するＴＦＴは、公知の方法を用いて作製することが可能である。
【０２６８】
なお本実施例は、実施例１〜８と自由に組み合わせて実施することが可能である。
【０２６９】
（実施例１０）
本発明において、三重項励起子からの燐光を発光に利用できる有機化合物材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、発光素子の低消費電力化、長寿命化、および軽量化が可能になる。
【０２７０】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２７１】
上記の論文により報告された有機化合物材料（クマリン色素）の分子式を以下に示す。
【０２７２】
【化１】

【０２７３】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２７４】
上記の論文により報告された有機化合物材料（Ｐｔ錯体）の分子式を以下に示す。
【０２７５】
【化２】

【０２７６】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２７７】
上記の論文により報告された有機化合物材料（Ｉｒ錯体）の分子式を以下に示す。
【０２７８】
【化３】

【０２７９】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２８０】
なお、本実施例の構成は、実施例１〜実施例９のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２８１】
（実施例１１）
本実施例では、本発明の発光装置を作製した例について、図１５を用いて説明する。
【０２８２】
図１５（Ａ）は、表面に発光素子やＴＦＴが形成された基板（ＴＦＴ基板）を、シーリング材によって封止することによって形成された発光装置の上面図であり、図１５（Ｂ）は、図１５（Ａ）のＡ−Ａ’における断面図、図１５（Ｃ）は図１５（Ａ）のＢ−Ｂ’における断面図である。
【０２８３】
基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２８４】
また基板４００１上に設けられた画素部４００２と、ソース信号線駆動回路４００３と、書き込み用及び消去用ゲート信号線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図１５（Ｂ）では代表的に、下地膜４０１０上に形成された、ソース信号線駆動回路４００３に含まれる駆動回路用ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる駆動用ＴＦＴ（発光素子への電流を制御するＴＦＴ）４２０２を図示した。ＴＦＴ４２０１及び４２０２は下地膜４０１０上に形成される。
【０２８５】
本実施例では、駆動回路用ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には駆動用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２８６】
駆動回路用ＴＦＴ４２０１及び駆動用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に駆動用ＴＦＴ４２０２のドレイン領域と電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２８７】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機化合物層４２０４が形成される。有機化合物層４２０４は、電場を加えることで発生するルミネッセンスが得られる公知の有機化合物材料または無機化合物材料を用いることができる。また、有機化合物材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２８８】
有機化合物層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機化合物層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２８９】
有機化合物層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機化合物層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機化合物層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２９０】
以上のようにして、画素電極（陽極）４２０３、有機化合物層４２０４及び陰極４２０５からなる発光素子４３０３が形成される。そして発光素子４３０３を覆うように、絶縁膜４３０２上に保護膜４２０９が形成されている。保護膜４２０９は、発光素子４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２９１】
４００５ａは電源供給線に接続された引き回し配線であり、駆動用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４４０１に電気的に接続される。
【０２９２】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２９３】
但し、発光素子からの光の放射方向がシーリング材側に向かう場合にはシーリング材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２９４】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２９５】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、発光素子４３０３の劣化を抑制できる。
【０２９６】
図１５（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２９７】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４４０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２９８】
本実施例は、実施例１〜１０と自由に組み合わせて実施することが可能である。
【０２９９】
（実施例１２）
発光装置は自発光型であるため、液晶表示装置に比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３００】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図１６に示す。
【０３０１】
図１６（Ａ）はエレクトロルミネッセンス表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶表示装置よりも薄い表示部とすることができる。なお、エレクトロルミネッセンス表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３０２】
図１６（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０３０３】
図１６（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０３０４】
図１６（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０３０５】
図１６（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３０６】
図１６（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
【０３０７】
図１６（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。
【０３０８】
ここで図１６（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることができる。
【０３０９】
なお、将来的に有機化合物層の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３１０】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。電場を加えることで発生するルミネッセンスが得られる有機化合物材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３１１】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３１２】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１１に示したいずれの構成の発光装置を用いても良い。
【０３１３】
【発明の効果】
本発明は上記構成によって、１フレーム期間に設けるサブフレーム期間の数を増やしても、各サブフレーム期間の長さが短くなるのを抑えることができる。よって画素のデジタルビデオ信号を入力する期間（書きこみ期間）が短くなるのを抑えることができ、ソース信号線駆動回路の駆動周波数を抑えつつ、サブフレーム期間の数を増やすことができる。
【０３１４】
よって、フレーム周波数を落とさず、なおかつソース信号線駆動回路の駆動周波数が高くなるのを抑えつつ、階調数の高い画像を表示することが可能になる。
【０３１５】
また一般的な面積分割駆動法とは異なり、副画素の画素ピッチはほぼ同じである。一般的な面積分割駆動法では、一番小さい副画素にデザインルールをあてはめて設計するので高精細化が難しかった。しかし本発明の発光装置は階調数が増加しても副画素の画素ピッチがほぼ同じであるので、高精細化が可能である。
【０３１６】
さらに本発明の発光装置では、サブフレーム期間を分割し、分割したサブフレーム期間を連続して出現させず、間に他のサブフレーム期間または表示を行わない期間（非表示期間）を設けていても良い。なお非表示期間においては、画素部の全ての画素において発光素子は発光しない。
【０３１７】
上記構成により、動画擬似輪郭の発生を防ぐことができる。
【０３１８】
なおかつ本発明の発光装置では、動画擬似輪郭の発生を防ぐためにサブフレーム期間を分割しても、１つのサブフレーム期間の長さが短くなるのを抑えることができ、ソース信号線駆動回路の駆動周波数の高さを抑えることができる。
【図面の簡単な説明】
【図１】 本発明の発光装置のブロック図及び画素の回路図。
【図２】 本発明の発光装置の画素部の回路図。
【図３】 副画素におけるサブフレーム期間の出現するタイミングを示す図。
【図４】 書き込み用ゲート信号線と、第１及び第２消去用ゲート信号線のタイミングチャート。
【図５】 画素部におけるサブフレーム期間の出現するタイミングを示す図。
【図６】 画素部におけるサブフレーム期間の出現するタイミングを示す図。
【図７】 本発明の発光装置の画素の上面図。
【図８】 本発明の発光装置の画素の回路図。
【図９】 本発明の発光装置のブロック図及び画素の回路図。
【図１０】 本発明の発光装置の駆動回路群のブロック図。
【図１１】 本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１２】 本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１３】 本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１４】 本発明の発光装置が有するＴＦＴの作製工程を示す図。
【図１５】 本発明の発光装置の上面図及び断面図。
【図１６】 本発明の発光装置を用いた電子機器の図。
【図１７】 一般的な発光装置の画素部及び画素の回路図。
【図１８】 一般的な発光装置のサブフレーム期間の出現するタイミングを示す図。
【図１９】 一般的な発光装置のサブフレーム期間の出現するタイミングを示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a display panel in which a light emitting element formed on a substrate is enclosed between the substrate and a cover material. The present invention also relates to a display module in which an IC is mounted on the display panel. In this specification, the display panel and the display module are collectively referred to as a light emitting device. The present invention further relates to a driving method of the light emitting device and an electronic apparatus using the light emitting device.
[0002]
[Prior art]
Since the light emitting element emits light by itself, the visibility is high, a backlight necessary for a liquid crystal display (LCD) is not necessary, and it is optimal for thinning, and the viewing angle is not limited. Therefore, in recent years, light-emitting devices using light-emitting elements have attracted attention as display devices that replace CRTs and LCDs.
[0003]
The light-emitting element includes a layer containing an organic compound (hereinafter referred to as an organic compound layer) from which luminescence (Electro Luminescence) generated by applying an electric field is obtained, an anode layer, and a cathode layer. Luminescence in an organic compound includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. In the light emitting device of the present invention, Either light emission may be used.
[0004]
In the present specification, all layers provided between the anode and the cathode are defined as organic compound layers. Specifically, the organic compound layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, the light-emitting element has a structure in which an anode / light-emitting layer / cathode is laminated in order, and in addition to this structure, an anode / hole injection layer / light-emitting layer / cathode and an anode / hole injection layer. In some cases, the light emitting layer / the electron transporting layer / the cathode are laminated in this order.
[0005]
In this specification, light emission of a light-emitting element is referred to as driving of the light-emitting element. In this specification, an element formed of an anode, an organic compound layer, and a cathode is referred to as a light emitting element.
[0006]
By the way, driving methods of a light emitting device having a light emitting element mainly include analog driving and digital driving. In particular, digital drive is promising because it can display images using digital video signals (digital video signals) with image information as they are without converting them into analog signals in response to digitization of broadcast radio waves. It is.
[0007]
As a driving method for performing gradation display using a binary voltage included in a digital video signal, there is a time-division driving method in which gradation display is performed by controlling the lighting length of a pixel.
[0008]
In the time division driving method, one frame period is divided into a plurality of subframe periods. In each subframe period, it is selected whether or not each pixel is lit by the digital video signal. By integrating the lengths of the sub-frame periods in which the pixels are lit out of all the sub-frame periods appearing in one frame period, the gradation of the pixel is obtained.
[0009]
[Problems to be solved by the invention]
Hereinafter, a structure of a pixel portion of a general light emitting device and a driving method thereof will be described.
[0010]
An enlarged view of a pixel portion 7000 of a general light emitting device is shown in FIG. The pixel portion 7000 includes source signal lines S1 to Sx, power supply lines V1 to Vx, and gate signal lines G1 to Gy.
[0011]
A region having one source signal line S1 to Sx, one power supply line V1 to Vx, and one gate signal line G1 to Gy corresponds to the pixel 7001. In the pixel portion 7000, a plurality of pixels 7001 are arranged in a matrix.
[0012]
An enlarged view of the pixel 7001 is shown in FIG. The pixel 7001 includes a source signal line Si (any one of S1 to Sx), a power supply line Vi (any one of V1 to Vx), and a gate signal line Gj (G1 to Gy). Any one).
[0013]
The pixel 7001 includes a switching TFT 7002, a driving TFT 7003, a light emitting element 7004, and a capacitor 7005.
[0014]
The gate electrode of the switching TFT 7002 is connected to the gate signal line Gj. One of a source region and a drain region of the switching TFT 7002 is connected to the source signal line Si, and the other is connected to a gate electrode of the driving TFT 7003 and a capacitor 7005 included in each pixel.
[0015]
One of a source region and a drain region of the driving TFT 7003 is connected to the power supply line Vi, and the other is connected to a pixel electrode of the light emitting element 7004. The power supply line Vi is connected to the capacitor 7005.
[0016]
The light-emitting element 7004 includes an anode, a cathode, and an organic compound layer provided between the anode and the cathode. In the case where the anode is connected to the source region or the drain region of the driving TFT 7003, the anode is a pixel electrode and the cathode is a counter electrode. On the other hand, when the cathode is connected to the source region or the drain region of the driving TFT 7003, the cathode is a pixel electrode and the anode is a counter electrode.
[0017]
A constant potential (counter potential) is applied to the counter electrode of the light emitting element 7004. A constant potential (power supply potential) is applied to the power supply line Vi. The power source potential and the counter potential are supplied by a power source provided by an external IC or the like of the display panel.
[0018]
Next, the case where display is performed using the time-division driving method in the light-emitting device having the structure illustrated in FIG. 17 will be described with reference to FIG. In the time division driving method, a plurality of subframe periods are provided in one frame period. FIG. 18 shows the timing at which a subframe period appears in the light emitting device having the configuration shown in FIG. 17, the horizontal axis shows the time scale, and the vertical axis shows the position of the gate signal line.
[0019]
In FIG. 18, n (n is a natural number) subframe periods SF1 to SFn are provided in one frame period. In each of the n subframe periods, a 1-bit digital video signal is input to each pixel. Whether the light emitting element of each pixel emits light is selected by the digital video signal.
[0020]
The above operation will be described in more detail. By sequentially selecting the gate signal lines G1 to Gy, the switching TFT 7002 connected to each gate signal line is turned on. Note that selection of a signal line in this specification means that all TFTs whose gate electrodes are connected to the signal line are turned on.
[0021]
When each gate signal line is selected, a 1-bit digital video signal is input from the source signal lines S1 to Sy to the gate electrode of the driving TFT 7003 via the ON switching TFT 7002.
[0022]
Switching of the driving TFT 7003 is controlled by a digital video signal. When the driving TFT 7003 is on, a power supply potential is applied to the pixel electrode of the light emitting element 7004, and the light emitting element 7004 emits light due to a potential difference between the power supply potential and the counter potential. On the other hand, when the driving TFT 7003 is off, the power supply potential is not applied to the pixel electrode of the light emitting element 7004, and thus the light emitting element 7004 does not emit light. Note that in this specification, a state where the light-emitting element emits light is referred to as a light-emitting state, and a state where light is not emitted is referred to as a non-light-emitting state.
[0023]
When the digital video signal is input to all the pixels, one subframe period ends and the next subframe period starts. Then, the above-described operation is repeated, and whether or not the light emitting element 7004 of each pixel emits light is selected in each of the subframe periods SF1 to SFn. Thereby, the height of the gradation displayed by each pixel is controlled, and one image is displayed in one frame period.
[0024]
In the driving method described above, when display is performed using an n-bit digital video signal, it is necessary to provide at least n subframe periods within one frame period. Therefore, if the number of bits of the digital video signal is increased in order to increase the number of gradations of the image, the number of subframe periods provided in one frame period increases.
[0025]
In a normal light emitting device, it is preferable to provide 60 or more frame periods per second. When the number of images displayed per second is less than 60, flickering of images may start to be noticeable visually. Therefore, in order to suppress flickering of an image, when attempting to display an image with a high number of gradations without reducing the frame frequency, it is necessary to shorten the length of the subframe period.
[0026]
However, when the length of the subframe period is shortened, there arises a problem that the speed at which the digital video signal is input to the pixel cannot fully correspond to the length of the subframe period. This problem will be described in detail below with reference to FIG.
[0027]
FIG. 19 shows the appearance timing of subframe periods SF (k−1), SFk, SF (k + 1) (k is an arbitrary natural number) in a general time division driving method, and the horizontal axis represents the time scale. The vertical axis indicates the position of the gate signal line. In addition, t1 indicates the length of a period during which a 1-bit digital video signal is input to all the pixels in the subframe period SFk, and t2 indicates the length of the subframe period SFk in the pixels of each line. Yes. Note that the pixels for one line have the same gate signal line.
[0028]
FIG. 19A shows the case of t1 ≦ t2, and FIG. 19B shows the case of t1> t2.
[0029]
In the case of t1 ≦ t2 shown in FIG. 19 (A), all pixels are included in the pixels until the kth subframe period SFk ends and the next (k + 1) th subframe period SF (k + 1) starts. A 1-bit digital video signal is input. Therefore, the input of the digital video signal for 1 bit to the pixel and the input of the next digital video signal for 1 bit to the pixel are not performed in parallel in the same pixel portion.
[0030]
However, in the case of t1> t2 illustrated in FIG. 19B, the input of the digital video signal for one bit to the pixel is not completed even when the k-th subframe period SFk is completed. That is, in parallel with the input of the digital video signal for 1 bit to the pixel, the input of the digital video signal for the next 1 bit to the pixel must be started.
[0031]
When the subframe period t2 is shortened in order to increase the number of gradations, t1> t2, and the drive shown in FIG. 19B must be performed. In the light emitting device having the structure shown in FIG. It was impossible. In order to satisfy t1 ≦ t2 even if the subframe period t2 is shortened, it is necessary to shorten the length of the period t1 in which the digital video signal for 1 bit is input to all the pixels.
[0032]
In order to shorten t1, it is necessary to increase the driving frequency of the source signal line driving circuit that controls the input of the digital video signal to the source signal line. However, if the driving frequency of the source signal line driving circuit is too high, the transistors included in the source signal line driving circuit cannot fully support the driving frequency, and the operation is impossible or the reliability is difficult. There was a possibility.
[0033]
In view of the above-described problems, a light-emitting device having a new structure capable of displaying an image with a high number of gradations is desired.
[0034]
[Means for Solving the Problems]
In the light-emitting device of the present invention, one pixel has a plurality of sub-pixels, and each sub-pixel has the same area (effective light-emitting area) where light is actually obtained. Note that the effective light-emitting area of the light-emitting element refers to the area of a pixel electrode included in the light-emitting element that is not obstructed by light that does not transmit light, such as TFTs and wirings formed on the substrate.
[0035]
In the present invention, the gradation of each pixel is controlled using all the subframe periods that appear in each subpixel.
[0036]
With the above configuration, even if the number of subframe periods provided in one frame period is increased, it is possible to suppress the length of each subframe period from being shortened. Accordingly, it is possible to suppress a period during which a pixel digital video signal is input (writing period) from being shortened. Therefore, it is possible to display an image with a high number of gradations without decreasing the frame frequency and suppressing an increase in the drive frequency of the source signal line driver circuit.
[0037]
Unlike the general area division driving method, the effective light emission area of the sub-pixel is almost the same. In the general area division driving method, the design rule is applied to the smallest sub-pixel, so that high definition is difficult. However, the light emitting device of the present invention can achieve high definition because the effective light emitting area of the sub-pixel is almost the same even when the number of gradations is increased.
[0038]
Furthermore, in the light emitting device of the present invention, for example, when performing time gradation by the binary code method, the subframe period of a specific bit is divided into a plurality of subframe periods, and the divided subframe periods do not appear continuously, A sub-frame period of other bits or a period during which no display is performed (non-display period) may be provided between them. Note that in the non-display period, the light emitting elements do not emit light in all the pixels of the pixel portion.
[0039]
With the above configuration, the generation of the moving image pseudo contour can be prevented.
[0040]
In addition, in the light emitting device of the present invention, even if the subframe period is divided in order to prevent the generation of the moving image pseudo contour, the length of one subframe period can be suppressed from being shortened, and the driving of the source signal line driver circuit is performed. The height of the frequency can be suppressed.
[0041]
The configuration of the present invention is shown below.
[0042]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each have a light emitting element,
The plurality of sub-pixels is a light emitting device characterized in that effective light emitting areas are equal to each other.
[0043]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each have a light emitting element,
The plurality of sub-pixels have the same effective light emitting area,
The gray level displayed in each of the plurality of pixels is controlled by controlling the length of the period in which the light emitting element is in a light emitting state in each of the plurality of subpixels by a digital video signal. A light emitting device characterized by the above.
[0044]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each have a light emitting element,
The plurality of sub-pixels have an effective light emitting area equal to each other,
In the plurality of subpixels, a plurality of subframe periods appear in one frame period,
In each of the plurality of subframe periods, each bit of the digital video signal selects whether the light emitting elements of the plurality of subpixels are in a light emitting state or a non-light emitting state,
The number of gradations displayed in each of the plurality of pixels is increased as the total length of subframe periods in which the light emitting elements are in a light emitting state in each of the plurality of subpixels is increased. It is a light-emitting device.
[0045]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each have a light emitting element and a TFT,
The current flowing through the light emitting element is controlled by the TFT,
The plurality of sub-pixels is a light emitting device characterized in that effective light emitting areas are equal to each other.
[0046]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of sub-pixels each have a light emitting element, a first TFT, a second TFT, and a third TFT,
In all of the plurality of sub-pixels, the first TFT is turned on in the same period,
When the first TFT is on, the potential of the digital video signal is applied to the gate electrode of the second TFT,
By controlling the switching of the second TFT according to the potential of the digital video signal, it is selected whether the light emitting element is in a light emitting state or a non-light emitting state,
When the third TFT is on, the light emitting element is in a non-light emitting state,
The length of the period in which the light emitting element is in a light emitting state in each of the plurality of sub-pixels is controlled by the digital video signal, thereby controlling the gradation displayed in each of the plurality of pixels.
The plurality of sub-pixels is a light emitting device characterized in that effective light emitting areas are equal to each other.
[0047]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each include a light emitting element, a first TFT, a second TFT, a third TFT, a source signal line, a write gate signal line, an erase gate signal line, and a power supply line.
A gate electrode of the first TFT is connected to the write gate signal line;
One of the source region and the drain region of the first TFT is connected to the source signal line, and the other is connected to the gate electrode of the second TFT.
A source region of the second TFT is connected to the power supply line, and a drain region is connected to a pixel electrode of the light emitting element;
A gate electrode of the third TFT is connected to the erasing gate signal line;
One of the source region and the drain region of the third TFT is connected to the power supply line, and the other is connected to the gate electrode of the second TFT.
The gate signal lines for writing included in each of the plurality of pixels are selected in the same period,
The length of the period in which the light emitting element is in a light emitting state in each of the plurality of sub-pixels is controlled by a digital video signal input to the source signal line, thereby being displayed in each of the plurality of pixels. Gradation is controlled,
The plurality of sub-pixels is a light emitting device characterized in that effective light emitting areas are equal to each other.
[0048]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each have a light emitting element, a first TFT, a second TFT, a third TFT, a source signal line, an erasing gate signal line, and a power supply line.
The plurality of subpixels share a write gate signal line in the same pixel,
A gate electrode of the first TFT is connected to the write gate signal line;
One of the source region and the drain region of the first TFT is connected to the source signal line, and the other is connected to the gate electrode of the second TFT.
A source region of the second TFT is connected to the power supply line, and a drain region is connected to a pixel electrode of the light emitting element;
A gate electrode of the third TFT is connected to the erasing gate signal line;
One of the source region and the drain region of the third TFT is connected to the power supply line, and the other is connected to the gate electrode of the second TFT.
The gate signal lines for writing included in each of the plurality of pixels are selected in the same period,
The length of the period in which the light emitting element is in a light emitting state in each of the plurality of sub-pixels is controlled by a digital video signal input to the source signal line, so that the display is performed in each of the plurality of pixels. Gradation is controlled,
The plurality of sub-pixels is a light emitting device characterized in that effective light emitting areas are equal to each other.
[0049]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each include a light emitting element, a first TFT, a second TFT, a third TFT, a source signal line, a write gate signal line, and an erase gate signal line.
The plurality of subpixels share a power supply line in the same pixel,
A gate electrode of the first TFT is connected to the write gate signal line;
One of the source region and the drain region of the first TFT is connected to the source signal line, and the other is connected to the gate electrode of the second TFT.
A source region of the second TFT is connected to the power supply line, and a drain region is connected to a pixel electrode of the light emitting element;
A gate electrode of the third TFT is connected to the erasing gate signal line;
One of the source region and the drain region of the third TFT is connected to the power supply line, and the other is connected to the gate electrode of the second TFT.
The gate signal lines for writing included in each of the plurality of pixels are selected in the same period,
The length of the period in which the light emitting element is in a light emitting state in each of the plurality of sub-pixels is controlled by a digital video signal input to the source signal line, thereby being displayed in each of the plurality of pixels. Gradation is controlled,
The plurality of sub-pixels is a light emitting device characterized in that effective light emitting areas are equal to each other.
[0050]
The invention disclosed in this specification is
A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each have a light emitting element, a first TFT, a second TFT, a third TFT, a source signal line, and an erasing gate signal line.
The plurality of sub-pixels share a writing gate signal line and a power supply line in the same pixel,
A gate electrode of the first TFT is connected to the write gate signal line;
One of the source region and the drain region of the first TFT is connected to the source signal line, and the other is connected to the gate electrode of the second TFT.
A source region of the second TFT is connected to the power supply line, and a drain region is connected to a pixel electrode of the light emitting element;
A gate electrode of the third TFT is connected to the erasing gate signal line;
One of the source region and the drain region of the third TFT is connected to the power supply line, and the other is connected to the gate electrode of the second TFT.
The gate signal lines for writing included in each of the plurality of pixels are selected in the same period,
The length of the period in which the light emitting element is in a light emitting state in each of the plurality of sub-pixels is controlled by a digital video signal input to the source signal line, thereby being displayed in each of the plurality of pixels. Gradation is controlled,
The plurality of sub-pixels is a light emitting device characterized in that effective light emitting areas are equal to each other.
[0051]
The present invention may be characterized in that the polarities of the first TFTs of the plurality of subpixels are all the same.
[0052]
The present invention may be characterized in that the polarities of the second TFTs of the plurality of subpixels are all the same.
[0053]
The present invention may be characterized in that the polarities of the third TFTs of the plurality of subpixels are all the same.
[0054]
The present invention may be an electronic apparatus using the light emitting device.
[0055]
DETAILED DESCRIPTION OF THE INVENTION
The structure of the light-emitting device of the present invention will be described with reference to FIGS. FIG. 1A is a block diagram of a display panel included in the light emitting device of the present invention. A pixel portion 100, a source signal line driver circuit 101, a write gate signal line driver circuit 102, and an erase gate signal line driver circuit 103 are provided on a substrate (not shown).
[0056]
Note that in this embodiment mode, the pixel portion 100 and a driving circuit group (including the source signal line driving circuit 101, the writing gate signal line driving circuit 102, and the erasing gate signal line driving circuit 103) are formed over the same substrate. However, the present invention is not limited to this configuration. The pixel unit 100 and the drive circuit group may be formed on different substrates and connected to each other via a connector such as an FPC.
[0057]
The number of source signal line driver circuits 101 and gate signal line driver circuits (including the write gate signal line drive circuit 102 and the erase gate signal line drive circuit 103) is the same as that shown in FIG. It is not limited. One or more source signal line driver circuits 101 may be provided. One or more gate signal line driving circuits may be provided, and the gate signal line driving circuit 102 for writing and the gate signal line driving circuit 103 for erasing may be replaced with one gate signal line driving circuit. .
[0058]
In the pixel portion 100, a plurality of pixels 104 are provided in a matrix, and each pixel 104 includes a plurality of subpixels. Note that each pixel may have any number of sub-pixels as long as it can be manufactured. In this embodiment, an example in which one pixel 104 includes two subpixels, that is, a first subpixel 105 and a second subpixel 106 will be described for easy understanding.
[0059]
FIG. 1B shows a circuit diagram of a pixel. The first subpixel 105 and the second subpixel 106 included in the pixel 104 include one power supply line V_i (i is an arbitrary number from 1 to x) and one write gate signal line Ga_j (j is 1 to y). Any number). Note that the power supply line is not necessarily shared by all subpixels. However, in this case, the power supply lines of all the subpixels are kept at the same potential.
[0060]
The first sub-pixel 105 and the second sub-pixel 106 each have a different source signal line. In this embodiment, the source signal line included in the first sub-pixel 105 is the first source signal line. SL_i (i is an arbitrary number from 1 to x), and a source signal line included in the second subpixel 106 is a second source signal line SR_i (i is an arbitrary number from 1 to x).
[0061]
The first sub-pixel 105 and the second sub-pixel 106 each have a different erase gate signal line. In this embodiment, the first sub-pixel 105 has the first erase gate signal line. One erasing gate signal line GeL_j (j is an arbitrary number from 1 to y), an erasing gate signal line included in the second subpixel 106 is a second erasing gate signal line GeR_j (j is an arbitrary number from 1 to y) ).
[0062]
Each subpixel includes a switching TFT (first TFT) 110, a driving TFT (second TFT) 111, an erasing TFT (third TFT) 112, a light emitting element 113, and a capacitor 114. Yes.
[0063]
A gate electrode of the switching TFT 110 included in each subpixel is connected to a writing gate signal line Ga_j. One of the source region and the drain region of the switching TFT 110 included in each subpixel is connected to the source signal line included in each subpixel, and the other is connected to the gate electrode of the driving TFT 111 included in each subpixel. In this embodiment mode, one of the source region and the drain region of the switching TFT 110 included in the first subpixel 105 is the first source signal line SL_i, and the other is the gate of the driving TFT 111 included in the first subpixel 105. Connected to the electrode. One of the source region and the drain region of the switching TFT 110 included in the second subpixel 106 is connected to the second source signal line SR_i, and the other is connected to the gate electrode of the driving TFT 111 included in the second subpixel 106. Yes.
[0064]
The source region of the driving TFT 111 included in each subpixel is connected to the power supply line V_i, and the drain region is connected to the pixel electrode of the light emitting element 113 included in each subpixel.
[0065]
The erasing TFT 112 included in each subpixel is connected to an erasing gate signal line included in each subpixel. In this embodiment, the gate electrode of the erasing TFT 112 included in the first subpixel 105 is connected to the first erasing gate signal line GeL_j, and the gate electrode of the erasing TFT 112 included in the second subpixel 106 is Are connected to the second erase gate signal line GeR_j.
[0066]
One of the source region and the drain region of the erasing TFT 112 included in each subpixel is connected to the power supply line V_i, and the other is connected to the gate electrode of the driving TFT 111 included in each subpixel.
[0067]
FIG. 2 is a circuit diagram of the pixel portion 100 illustrated in FIG. The pixel portion 100 includes first source signal lines SL_1 to SL_x, second source signal lines SR_1 to SR_x, power supply lines V_1 to V_x, write gate signal lines Ga_1 to Ga_y, and first erase gate signal lines. GeL_1 to GeL_y and second erasing gate signal lines GeR_1 to GeR_y are provided.
[0068]
Note that the number of first source signal lines and power supply lines included in the pixel portion 100 is not necessarily the same. The number of second source signal lines and power supply lines included in the pixel portion 100 is not necessarily the same. In addition, the number of the write gate signal lines and the first erase gate signal lines included in the pixel portion 100 is not necessarily the same. The number of write gate signal lines and second erase gate signal lines included in the pixel portion 100 is not necessarily the same.
[0069]
Next, a driving method of the light emitting device of the present invention having the structure shown in FIGS. 1 and 2 will be described. Note that in this embodiment, the case where display is performed using a 6-bit digital video signal is described; however, the number of bits of the digital video signal used by the light-emitting device of the present invention is not limited thereto.
[0070]
FIG. 3 shows the appearance timing of the subframe period in the first subpixel 105 and the second subpixel 106 included in each pixel 104. In the first subpixel 105, subframe periods SF6_1, SF2, SF4_1, SF5_2, and SF4_2 appear in order within one frame period. In the second subpixel 106, subframe periods SF5_1, SF1, SF6_2, SF3, and SF6_3 appear in order within one frame period.
[0071]
The subframe periods SF1 to SF3 correspond to the first to third bit digital video signals, respectively. Both the subframe periods SF4_1 and SF4_2 correspond to the fourth bit digital video signal. Further, both the subframe periods SF5_1 and SF5_2 correspond to the fifth bit digital video signal. Also, the subframe periods SF6_1, SF6_2, and SF6_3 all correspond to the 6th bit digital video signal.
[0072]
The timing at which the subframe period SF6_1 is started in the first subpixel 105 is the same as the timing at which the subframe period SF5_1 is started in the second subpixel 106. Similarly, the timing at which the subframe period SF2 is started in the first subpixel 105 is the same as the timing at which the subframe period SF1 is started in the second subpixel 106. Similarly, the timing at which the subframe period SF4_1 is started in the first subpixel 105 and the timing at which the subframe period SF6_2 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF5_2 is started in the first subpixel 105 and the timing at which the subframe period SF3 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF4_2 is started in the first subpixel 105 and the timing at which the subframe period SF6_3 is started in the second subpixel 106 are the same.
[0073]
Table 1 shows the order in which the subframe periods appear in each subpixel appear, and the ratio of the lengths. Note that the numbers in parentheses correspond to the ratio of the length of the subframe period to other subframe periods.
[0074]
[Table 1]

[0075]
In the present embodiment, SF1: SF2: SF3: (SF4_1 + SF4_2) :( SF5_1 + SF5_2) :( SF6_1 + SF6_2 + SF6_3) = 2 ⁰ : 2 ¹ : 2 ² : 2 ^Three : 2 ^Four : 2 ^Five It has become. In which sub-frame period the light-emitting element emits light is determined by the digital video signal. ⁶ Of the gradations, a desired gradation display can be performed. When driving using an n-bit digital video signal, the ratio of the lengths of subframe periods corresponding to each bit is 2 ⁰ : 2 ¹ : ...: 2 ^(n-1) It becomes.
[0076]
The order in which the subframe periods appear and the bits corresponding to the subframe periods that appear in each subpixel can be appropriately selected by the designer.
[0077]
In the present embodiment, the subframe period corresponding to the 4-bit digital video signal is divided into two, SF4_1 and SF4_2. Further, the subframe period corresponding to the 5-bit digital video signal is divided into two, SF5_1 and SF5_2. Also, the subframe period corresponding to the 6-bit digital video signal is divided into SF6_1, SF6_2 and SF6_3. It is divided into three. However, the number of bits of the digital video signal corresponding to the subframe period to be divided in the present invention is not necessarily limited to this.
[0078]
One or more subframe periods may be divided. However, it is preferable to divide in order from the subframe period corresponding to the upper bits, in other words, the subframe period having a longer length.
[0079]
The number of divisions in the subframe period can be selected as appropriate by the designer, but the number of divisions is preferably determined by the balance between the driving speed of the light emitting device and the required display quality of the image.
[0080]
In addition, it is desirable that the lengths of the divided subframe periods corresponding to the digital video signals of the same bit are the same, but the present invention is not limited to this. The lengths of the divided subframe periods are not necessarily the same.
[0081]
The number of divisions is not limited to this. Then, the subframe period is divided, and another subframe period or a period during which no display is performed (non-display period) is provided so that the divided subframe periods do not continuously appear in the same subpixel. Also good. Note that in the non-display period, the light emitting elements do not emit light in all the pixels of the pixel portion.
[0082]
With the above configuration, it is possible to prevent the occurrence of a moving image pseudo contour. However, the present invention is not limited to this configuration, and the subframe period is not necessarily divided.
[0083]
Next, the operation of the pixel in each subframe period will be described. When each subframe period starts, a digital video signal is sequentially input to all the pixels. Then, whether or not the light emitting elements of the first subpixel 105 and the second subpixel 106 emit light is selected based on 1 or 0 information included in the digital video signal.
[0084]
The above operation will be described in more detail. First, the write gate signal line of each pixel is selected in order. Note that one write gate signal line is selected at a time, and two or more write gate signal lines are not selected at the same time. For example, when the write gate signal line Ga_j is selected, all the switching TFTs 110 whose gate electrodes are connected to the write gate signal line Ga_j are turned on.
[0085]
Then, digital video signals of bits corresponding to each subframe period are input to all source signal lines (first source signal line and second source signal line in this embodiment). That is, in SF1 to SF3, the first to third bit digital video signals are input, respectively. SF4_1 and SF4_2 both receive a 4-bit digital video signal, SF5_1 and SF5_2 both receive a 5-bit digital video signal, and SF6_1, SF6_2, and SF6_3 both include a 6-bit digital video signal. A video signal is input. However, a digital video signal of a bit corresponding to a subframe period appearing in the first subpixel is input to the first source signal line, and a subframe period appearing in the second subpixel is input to the second source signal line. A digital video signal of a bit corresponding to is input.
[0086]
In the pixel illustrated in FIG. 1B, a digital video signal having the number of bits corresponding to a subframe period appearing in the first subpixel is input to the first source signal line SL_i. In addition, a digital video signal having the number of bits corresponding to the subframe period appearing in the second subpixel is input to the second source signal line SR_i.
[0087]
In each subpixel, the digital video signal is input to the gate electrode of the driving TFT 111 via the ON switching TFT 110. Switching of the driving TFT 111 is controlled by the input digital video signal.
[0088]
When the driving TFT 111 is on, the potential of the power supply line (power supply potential) is applied to the pixel electrode of the light emitting element 113 via the driving TFT 111. Accordingly, a potential difference (light emitting element driving voltage) between the power supply potential and the counter potential is applied to the organic compound layer included in the light emitting element 113, and the light emitting element 113 emits light.
[0089]
Conversely, when the driving TFT 111 is off, the power supply potential is not applied to the pixel electrode of the light emitting element 113. Therefore, since the light emitting element driving voltage is not applied to the organic compound layer, the light emitting element 113 does not emit light.
[0090]
The above operation is performed in all the pixels of the pixel portion, and a digital video signal is input to all the pixels, specifically, each sub-pixel. Note that in this specification, a digital video signal is input to a pixel or a subpixel means that the potential of the digital video signal is applied to a gate electrode of a driving TFT of the pixel or the subpixel. Note that in this specification, a period until a digital video signal is input to all pixels is referred to as a writing period Ta.
[0091]
Next, before or after the writing period Ta ends, the first erasing gate signal line or the second erasing gate signal line is selected. When the first erase gate signal line is selected, all the erase TFTs 112 of the first subpixel 105 whose gate electrodes are connected to the first erase gate signal line are turned on, and the power supply potential is set to the first subpixel 105. To the gate electrode of the driving TFT 111. Therefore, the driving TFT 111 of the first subpixel 105 is turned off because the potentials of the gate electrode and the source region are equal, and the light emitting element 113 of the first subpixel 105 is in a non-light emitting state. Then, the subframe period ends in the first subpixel 105.
[0092]
Similarly, when the second erasing gate signal line is selected, all the erasing TFTs 112 of the second subpixels 106 whose gate electrodes are connected to the second erasing gate signal line are turned on, and the power supply potential is changed to the second power supply potential. This is applied to the gate electrode of the driving TFT 111 of the sub-pixel 106. Therefore, the driving TFT 111 of the second subpixel 106 is turned off because the potentials of the gate electrode and the source region are equal, and the light emitting element 113 of the second subpixel 106 is in a non-light emitting state. Then, the subframe period ends in the second subpixel 106.
[0093]
Even in the same pixel, the timing for selecting the first erasing gate signal line and the second erasing gate signal line is not necessarily the same. The timing for selecting the first erasing gate signal line and the second erasing gate signal line is determined by the length of the subframe period that appears in the subpixel.
[0094]
In this specification, a period until all the first erase gate signal lines are selected or a period until all the second erase gate signal lines are selected is called an erase period Te. The first erasing gate signal lines are selected one by one, and two or more are not selected at the same time. Similarly, the second erase gate signal line is selected one by one, and two or more are not selected at the same time.
[0095]
FIG. 4A shows the timing at which the writing gate signal line is selected in the writing period Ta. FIG. 4B shows the timing at which the first erase gate signal line is selected in the erase period Te that appears in the first subpixel 105. Note that in the erasing period that appears in the second subpixel 106, the timing at which the second erasing gate signal line is selected is the same as that of the first subpixel 105, so that FIG. 4B can be referred to.
[0096]
Then, among the plurality of subpixels included in the same pixel, in the subpixel in which the subframe period has ended first, the light emitting element is in a non-display state until the subframe period ends in another subpixel. Then, after the subframe period ends for all the subpixels, the next subframe period starts all at once for all the subpixels of the pixel. Note that a period in which the light-emitting element is in a non-light-emitting state from the end of the previous subframe period to the start of the next subframe period is referred to as a non-display period BF.
[0097]
Further, by dividing the subframe period, a difference in length between the subframe periods can be reduced. Therefore, it is possible to reduce the difference in length of subframe periods started simultaneously in each of a plurality of subpixels included in the same pixel, and it is possible to shorten the length of a non-display period in one frame period and increase contrast. .
[0098]
In the above-described operation, when the subframe period is longer than the writing period, in other words, when the subframe period ends after the writing period Ta ends, the first erasing gate signal line or the second erasing gate signal line The next subframe period may be started without selecting. In this case, the non-display period BF does not appear between the subframe period and the subframe period.
[0099]
Note that the timing at which a subframe period appears in a pixel differs for each pixel in each line. In the present invention, pixels for one line have the same gate signal line for writing. FIG. 5 shows the appearance timing of the subframe period for each pixel of each line. The horizontal axis represents the time scale, and the vertical axis represents the position of the write gate signal line.
[0100]
The period from the start of the subframe period at the pixel of the first line to the start of the subframe period at the pixel of the last line corresponds to the writing period Ta. Further, the period from the start of the non-display period in the pixels of the first line to the start of the non-display period in the pixels of the last line corresponds to the erasing period Te. In the present embodiment, the non-display period appears immediately after the subframe periods SF2, SF4_1, SF4_2, SF5_1, SF1, and SF3 are completed. In the present invention, the non-display period is not necessarily started immediately after the subframe period described above. However, at least immediately after the subframe period shorter than the writing period, the non-display period is provided.
[0101]
In the light emitting device of the present invention, the non-display period BF can appear by providing the erasing TFT 112 in each subpixel. Therefore, unlike the general light emitting device shown in FIG. 17, the subframe period is the length of a period during which a digital video signal of 1 bit is input to all pixels (in the light emitting device of the present invention, the writing period (Corresponding to the length).
[0102]
FIG. 6 shows subframe periods SF (k−1), SFk, SF (k + 1) (k is an arbitrary natural number) when display is performed using the time division driving method in the light emitting device of the present invention. Timing is shown. The horizontal axis represents the time scale, and the vertical axis represents the pixel position of each line. In addition, t1 indicates the length of the writing period during which a 1-bit digital video signal is input to all pixels in the subframe period SFk, and t2 indicates the length of the subframe period SFk in the pixels of each line. ing. Note that the pixels for one line have the same gate signal line.
[0103]
t3 is the length of the non-display period BF in the pixels of each line. It is important that the length t3 of the non-display period is such that the writing period overlapping with SFk and the writing period overlapping with SF (k + 1) do not overlap each other. That is, it is important that t3 ≧ t1−t2.
[0104]
With the above operation, even if the subframe period t2 is shortened to increase the number of gradations and t1> t2, the next in the same pixel portion in parallel with the input of the digital video signal for 1 bit to the pixel. Therefore, it is not necessary to start inputting the digital video signal for one bit to the pixel.
[0105]
In the light-emitting device of the present invention, gradation display is performed depending on whether or not the light-emitting element of each subpixel emits light in a subframe period that appears in each of the plurality of subpixels included in the pixel. Therefore, it is possible to suppress the subframe period from being shortened as compared with a case where time division driving is performed in a general light emitting device in which no subpixel is provided. Therefore, even if the number of subframe periods increases, it is possible to suppress an increase in the driving frequency of the source signal line driver circuit. Therefore, it is possible to display an image with a high number of gradations without decreasing the frame frequency and suppressing an increase in the drive frequency of the source signal line driver circuit.
[0106]
In addition, it is possible to display an image in which the moving image pseudo contour is difficult to be visually recognized without decreasing the frame frequency and suppressing an increase in the driving frequency of the source signal line driving circuit.
[0107]
【Example】
Examples of the present invention will be described below.
[0108]
Example 1
In this embodiment, a top view of a pixel of the light-emitting device of the present invention shown in FIG. 1B will be described. FIG. 7 shows a top view of the pixel of this embodiment.
[0109]
Reference numeral 205 denotes a first subpixel, and 206 denotes a second subpixel. A switching TFT 210, a driving TFT 211, and an erasing TFT 212 are formed in each subpixel.
[0110]
The first subpixel 205 and the second subpixel 206 share the write gate signal line Ga_j and the power supply line V_i. The first subpixel 205 has a first erasing gate signal line GeL_j, and the second subpixel 206 has a second erasing gate signal line GeR_j.
[0111]
In each subpixel, one of a source region and a drain region of the switching TFT 210 is connected to a source signal line included in each subpixel, and the other is connected to a gate wiring 222 through a connection wiring 225. A part of the gate wiring 222 is used as a gate electrode of the driving TFT 211.
[0112]
The source region of the driving TFT 211 is connected to the power supply line V_i, and the drain region is connected to the pixel electrode 220 of the light emitting element. Although not illustrated in this embodiment, an organic compound layer is formed in contact with the pixel electrode, and a counter electrode is formed in contact with the organic compound layer.
[0113]
The gate wiring 222 is formed in the same layer as the writing gate signal line and the erasing gate signal line. The gate wiring 222 overlaps with the capacitor active layer 221 formed in the same layer as the TFT active layer with a gate insulating film (not shown) interposed therebetween. The capacitor active layer 221 is connected to the power supply line V_i and supplied with a power supply potential. A capacitor 214 is formed by the gate wiring 222 and the capacitor active layer 221.
[0114]
Further, the gate wiring 222 also overlaps with the power supply line V_i with an interlayer insulating film (not shown) interposed therebetween, and the driving wiring is formed using a capacitor formed between the gate wiring 222 and the power supply line V_i. The potential of the gate electrode of the TFT 211 may be held.
[0115]
One of the source region and the drain region of the erasing TFT 212 is connected to the gate wiring 222 through the connection wiring 224, and the other is connected to the power supply line V_i. Note that the connection wirings 225 and 224 are formed in the same layer as the source signal line and the power supply line.
[0116]
The gate electrode of the erasing TFT 212 is connected to the erasing gate signal line of each subpixel.
[0117]
Note that this embodiment only shows one embodiment of the present invention, and the light-emitting device of the present invention is not limited to the structure shown in this embodiment.
[0118]
(Example 2)
In this embodiment, a case where display is performed using a 6-bit digital video signal in the light-emitting device of the present invention having the structure shown in FIG. 1B will be described. However, an example will be described in which display is performed using the same number of subframe periods as the number of bits of the digital video signal without dividing the subframe period.
[0119]
Table 2 shows the order in which the subframe periods appear in each subpixel appear, and the ratio of the lengths. Note that the numbers in parentheses correspond to the ratio of the length of the subframe period to other subframe periods.
[0120]
[Table 2]

[0121]
In the first subpixel 105, subframe periods SF6, SF3, and SF1 appear in order within one frame period. In the second subpixel 106, subframe periods SF5, SF4, and SF2 appear in order within one frame period.
[0122]
The subframe periods SF1 to SF6 correspond to the 1st to 6th bit digital video signals, respectively.
[0123]
The timing at which the subframe period SF6 is started in the first subpixel 105 and the timing at which the subframe period SF5 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF3 is started in the first subpixel 105 and the timing at which the subframe period SF4 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF1 is started in the first subpixel 105 is the same as the timing at which the subframe period SF2 is started in the second subpixel 106.
[0124]
In the present embodiment, SF1: SF2: SF3: SF4: SF5: SF6 = 2 ⁰ : 2 ¹ : 2 ² : 2 ^Three : 2 ^Four : 2 ^Five It has become. 2 in this combination of subframe periods ⁶ Of the gradations, a desired gradation display can be performed. When driving using an n-bit digital video signal, the ratio of the lengths of subframe periods corresponding to each bit is 2 ⁰ : 2 ¹ : ...: 2 ^(n-1) It becomes.
[0125]
The order in which the subframe periods appear and the bits corresponding to the subframe periods that appear in each subpixel can be appropriately selected by the designer.
[0126]
In the light emitting device of the present invention, gradation display is performed depending on whether or not the light emitting element of each subpixel emits light in a subframe period that appears in each of the plurality of subpixels included in the pixel. Therefore, it is possible to suppress the subframe period from being shortened as compared with a case where time division driving is performed in a general light emitting device that does not include a subpixel. Therefore, even if the number of subframe periods increases, it is possible to suppress an increase in the driving frequency of the source signal line driver circuit. Therefore, it is possible to display an image with a high number of gradations without reducing the frame frequency and suppressing an increase in the driving frequency of the source signal line driving circuit.
[0127]
The present invention cannot use only 6-bit digital video signals. The corresponding number of bits can be appropriately set by the designer.
[0128]
This embodiment can be implemented by freely combining with the first embodiment.
[0129]
(Example 3)
In this embodiment, a case where display is performed using an 8-bit digital video signal in the light-emitting device of the present invention having the structure shown in FIG. 1B will be described.
[0130]
Table 3 shows the order in which the subframe periods appear in each subpixel appear, and the ratio of the lengths. Note that the numbers in parentheses correspond to the ratio of the length of the subframe period to other subframe periods.
[0131]
[Table 3]

[0132]
In the first subpixel 105, subframe periods SF8_1, SF2, SF6_1, SF7_2, SF8_3, and SF1 appear in order within one frame period. In the second subpixel 106, subframe periods SF4, SF7_1, SF8_2, SF3, SF5, and SF6_2 appear in order within one frame period.
[0133]
Note that subframe periods SF1 to SF5 correspond to digital video signals of 1 to 5 bits, respectively. Further, both the subframe periods SF6_1 and SF6_2 correspond to the 6th bit digital video signal. Further, both the subframe periods SF7_1 and SF7_2 correspond to the seventh bit digital video signal. Also, the subframe periods SF8_1, SF8_2, and SF8_3 all correspond to the 8-bit digital video signal.
[0134]
The timing at which the subframe period SF8_1 is started in the first subpixel 105 and the timing at which the subframe period SF4 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF2 is started in the first subpixel 105 is the same as the timing at which the subframe period SF7_1 is started in the second subpixel 106. Similarly, the timing at which the subframe period SF6_1 is started in the first subpixel 105 and the timing at which the subframe period SF8_2 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF7_2 is started in the first subpixel 105 and the timing at which the subframe period SF3 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF8_3 is started in the first subpixel 105 and the timing at which the subframe period SF5 is started in the second subpixel 106 are the same. Similarly, the timing at which the subframe period SF1 is started in the first subpixel 105 is the same as the timing at which the subframe period SF6_2 is started in the second subpixel 106.
[0135]
In the present embodiment, SF1: SF2: SF3: SF4: SF5: (SF6_1 + SF6_2): SF (SF7_1 + SF7_2): (SF8_1 + SF8_2 + SF8_3) = 2 ⁰ : 2 ¹ : 2 ² : 2 ^Three : 2 ^Four : 2 ^Five : 2 ⁶ : 2 ⁷ It has become. 2 in this combination of subframe periods ⁸ Of the gradations, a desired gradation display can be performed. When driving using an n-bit digital video signal, the ratio of the lengths of subframe periods corresponding to each bit is 2 ⁰ : 2 ¹ : ...: 2 ^(n-1) It becomes.
[0136]
The order in which the subframe periods appear and the bits corresponding to the subframe periods that appear in each subpixel can be appropriately selected by the designer.
[0137]
In this embodiment, the subframe period corresponding to the 6-bit digital video signal is divided into two, SF6_1 and SF6_2. Also, the subframe period corresponding to the 7th bit digital video signal is divided into two, SF7_1 and SF7_2. The subframe period corresponding to the 8-bit digital video signal is divided into three, SF8_1, SF8_2, and SF8_3. However, the number of bits of the digital video signal corresponding to the subframe period to be divided in the present invention is not necessarily limited to this.
[0138]
One or more subframe periods may be divided. However, it is preferable to divide in order from the subframe period corresponding to the upper bits, in other words, the subframe period having a longer length.
[0139]
The number of divisions in the subframe period can be selected as appropriate by the designer, but the number of divisions is preferably determined by the balance between the driving speed of the light emitting device and the required display quality of the image.
[0140]
In addition, it is desirable that the lengths of the divided subframe periods corresponding to the digital video signals of the same bit are the same, but the present invention is not limited to this. The lengths of the divided subframe periods are not necessarily the same.
[0141]
The number of divisions is not limited to this. Then, the subframe period is divided, and another subframe period or a period during which no display is performed (non-display period) is provided so that the divided subframe periods do not continuously appear in the same subpixel. Also good. Note that in the non-display period, the light emitting elements do not emit light in all the pixels of the pixel portion.
[0142]
With the above configuration, the generation of the moving image pseudo contour can be prevented. However, the present invention is not limited to this configuration and is not necessarily divided.
[0143]
Further, by dividing the subframe period, a difference in length between the subframe periods can be reduced. Therefore, it is possible to reduce the difference in length of subframe periods started simultaneously in each of a plurality of subpixels included in the same pixel, and it is possible to shorten the length of a non-display period in one frame period and increase contrast. .
[0144]
In the light emitting device of the present invention, gradation display is performed depending on whether or not the light emitting element of each subpixel emits light in a subframe period that appears in each of the plurality of subpixels included in the pixel. Therefore, it is possible to suppress the subframe period from being shortened as compared with a case where time division driving is performed in a general light emitting device that does not include a subpixel. Therefore, even if the number of subframe periods increases, it is possible to suppress an increase in the driving frequency of the source signal line driver circuit. Therefore, it is possible to display an image with a high number of gradations without reducing the frame frequency and suppressing an increase in the driving frequency of the source signal line driving circuit.
[0145]
The present invention cannot use only 8-bit digital video signals. The corresponding number of bits can be appropriately set by the designer.
[0146]
This embodiment can be implemented by freely combining with the first embodiment.
[0147]
(Example 4)
In this embodiment, the case where the subframe periods appearing in the respective subpixels are replaced with each other for each frame period in the light emitting device of the present invention having the structure shown in FIG.
[0148]
Table 4 shows the order in which the subframe periods appear in each subpixel appear, and the ratio of the lengths. Note that the numbers in parentheses correspond to the ratio of the length of the subframe period to other subframe periods.
[0149]
[Table 4]

[0150]
In the first subpixel 105, subframe periods SF3 and SF1 appear in order within the first frame period that appears first. In the second subpixel 106, subframe periods SF4_1, SF2, and SF4_2 appear in order within the first frame period that appears first.
[0151]
In the first subpixel 105, subframe periods SF4_1, SF2, and SF4_2 appear in order within a second frame period that appears later. In the second subpixel 106, subframe periods SF3 and SF1 appear in order within a second frame period that appears later.
[0152]
The subframe periods SF1 to SF3 correspond to digital video signals of 1 to 3 bits, respectively. The subframe periods SF4_1 and SF4_2 both correspond to the fourth bit digital video signal.
[0153]
The timing at which the subframe period SF3 is started is the same as the timing at which the subframe period SF4_1 is started. The timing at which the subframe period SF1 is started is the same as the timing at which the subframe period SF2 is started. Further, when the subframe period SF4_2 appears in one subpixel, the non-display BF appears in the other subpixel.
[0154]
In the present embodiment, SF1: SF2: SF3: (SF4_1 + SF4_2) = 2 ⁰ : 2 ¹ : 2 ² : 2 ^Three It has become. 2 in this combination of subframe periods ^Four Of the gradations, a desired gradation display can be performed.
[0155]
In this embodiment, the sub-frame periods appearing in each sub-pixel are replaced with each other for each frame period, so that the light-emitting periods of the light-emitting elements included in each sub-pixel can be made substantially equal to each other.
[0156]
In the present embodiment, the order in which the subframe periods appear and the bits corresponding to the subframe periods that appear in each subpixel can be appropriately selected by the designer.
[0157]
In this embodiment, the subframe period corresponding to the 4-bit digital video signal is divided into two, SF4_1 and SF4_2. However, the number of bits of the digital video signal corresponding to the subframe period to be divided in the present embodiment is not necessarily limited to this. The number of divisions is not limited to this.
[0158]
One or more subframe periods may be divided. However, it is preferable to divide in order from the subframe period corresponding to the upper bits, in other words, the subframe period having a longer length.
[0159]
The number of divisions in the subframe period can be selected as appropriate by the designer, but the number of divisions is preferably determined by the balance between the driving speed of the light emitting device and the required display quality of the image.
[0160]
In this embodiment, only a 4-bit digital video signal cannot be used. The corresponding number of bits can be appropriately set by the designer.
[0161]
This embodiment can be implemented by freely combining with the first to third embodiments.
[0162]
(Example 5)
In this embodiment, a pixel having a structure different from that illustrated in FIG. 1B in the light-emitting device of the present invention will be described with reference to FIGS.
[0163]
FIG. 8 shows a circuit diagram of the pixel of this embodiment. The first subpixel 305 and the second subpixel 306 included in the pixel 304 share one power supply line V_i (i is an arbitrary number from 1 to x).
[0164]
The first sub-pixel 305 and the second sub-pixel 306 each have a different source signal line. In this embodiment, the source signal line included in the first sub-pixel 305 is the first source signal line SL_i. (I is an arbitrary number of 1 to x), and a source signal line included in the second subpixel 306 is a second source signal line SR_i (i is an arbitrary number of 1 to x).
[0165]
The first sub-pixel 305 and the second sub-pixel 306 each have a different writing gate signal line. In this embodiment, the first sub-pixel 305 has the first writing gate signal line. The write gate signal line GaL_j (j is an arbitrary number from 1 to y), the write gate signal line included in the second subpixel 306 is the second write gate signal line GaR_j (j is an arbitrary number from 1 to y) And
[0166]
The first sub-pixel 305 and the second sub-pixel 306 each have a different erase gate signal line. In this embodiment, the first sub-pixel 305 has the first erase gate signal line. The erasing gate signal line GeL_j (j is an arbitrary number from 1 to y), and the erasing gate signal line included in the second subpixel 306 is the second erasing gate signal line GeR_j (j is an arbitrary number from 1 to y). And
[0167]
Each subpixel includes a switching TFT 310, a driving TFT 311, an erasing TFT 312, a light emitting element 313, and a capacitor 314.
[0168]
A gate electrode of the switching TFT 310 included in each subpixel is connected to a writing gate signal line Ga_j included in each subpixel. In this embodiment, the gate electrode of the switching TFT 310 included in the first subpixel 305 is connected to the first writing gate signal line GaL_j. The gate electrode of the switching TFT 310 included in the second subpixel 306 is connected to the second writing gate signal line GaR_j.
[0169]
One of the source region and the drain region of the switching TFT 310 included in each subpixel is connected to the source signal line included in each subpixel, and the other is connected to the gate electrode of the driving TFT 311 included in each subpixel. In this embodiment, one of the source region and the drain region of the switching TFT 310 included in the first subpixel 305 is the first source signal line SL_i, and the other is the gate electrode of the driving TFT 311 included in the first subpixel 305. It is connected to the. One of the source region and the drain region of the switching TFT 310 included in the second subpixel 306 is connected to the second source signal line SR_i, and the other is connected to the gate electrode of the driving TFT 311 included in the second subpixel 306. Yes.
[0170]
The source region of the driving TFT 311 included in each subpixel is connected to the power supply line V_i, and the drain region is connected to the pixel electrode of the light emitting element 313 included in each subpixel.
[0171]
The erasing TFT 312 included in each subpixel is connected to an erasing gate signal line included in each subpixel. In this embodiment, the gate electrode of the erasing TFT 312 included in the first subpixel 305 is connected to the first erasing gate signal line GeL_j, and the gate electrode of the erasing TFT 312 included in the second subpixel 306 is The second erase gate signal line GeR_j is connected.
[0172]
One of the source region and the drain region of the erasing TFT 312 included in each subpixel is connected to the power supply line V_i, and the other is connected to the gate electrode of the driving TFT 311 included in each subpixel.
[0173]
In this embodiment, the first writing gate signal line GaL_j and the second writing gate signal line GaR_j are simultaneously selected in the writing period.
[0174]
In this embodiment, the number of switching TFTs connected to one write gate signal line is halved compared to the structure shown in FIG. Accordingly, the load on the write gate signal line is reduced, and the response speed when selecting the signal line is increased.
[0175]
This embodiment can be implemented by freely combining with the first to fourth embodiments.
[0176]
(Example 6)
In this embodiment, a case where three subpixels are provided for each pixel in the light emitting device of the present invention will be described.
[0177]
The structure of the light emitting device of the present invention will be described with reference to FIG. FIG. 9A is a block diagram of a display panel included in the light emitting device of the present invention. A pixel portion 400, a source signal line driver circuit 401, a writing gate signal line driver circuit 402, and an erasing gate signal line driver circuit 403 are provided on a substrate (not shown).
[0178]
In this embodiment, the pixel portion 400 and a drive circuit group (including a source signal line drive circuit 401, a write gate signal line drive circuit 402, and an erase gate signal line drive circuit 403) are formed on the same substrate. Although formed, the present invention is not limited to this configuration. The pixel portion 400 and the drive circuit group may be formed on different substrates and connected to each other via a connector such as an FPC.
[0179]
The number of source signal line driver circuits 401 and gate signal line driver circuits (including the write gate signal line drive circuit 402 and the erase gate signal line drive circuit 403) is the same as that shown in FIG. It is not limited. One or more source signal line driver circuits 401 may be provided. One or more gate signal line driving circuits may be provided, and the writing gate signal line driving circuit 402 and the erasing gate signal line driving circuit 403 may be replaced with one gate signal line driving circuit. .
[0180]
The pixel portion 400 is provided with a plurality of pixels 404 in a matrix, and each pixel 404 has a plurality of sub-pixels. Note that each pixel may have any number of sub-pixels as long as it can be manufactured. In this embodiment, one pixel 404 has three subpixels, a first subpixel 405, a second subpixel 406, and a third subpixel 407.
[0181]
FIG. 9B shows a circuit diagram of the pixel. The first subpixel 405, the second subpixel 406, and the third subpixel 407 included in the pixel 404 include one power supply line V_i (i is an arbitrary number from 1 to x) and one write gate signal. The line Ga_j (j is an arbitrary number from 1 to y) is shared.
[0182]
The first subpixel 405, the second subpixel 406, and the third subpixel 407 each have a different source signal line, and in this embodiment, the source signal that the first subpixel 405 has. The first source signal line SL_i (i is an arbitrary number from 1 to x), the source signal line included in the second subpixel 406 is the second source signal line SR_i (i is an arbitrary number from 1 to x), the first A source signal line included in the three subpixels 407 is defined as a third source signal line ST_i (i is an arbitrary number from 1 to x).
[0183]
The first sub-pixel 405, the second sub-pixel 406, and the third sub-pixel 407 each have a different erasing gate signal line. In this embodiment, the erasing included in the first sub-pixel 405. The first erasing gate signal line GeL_j (j is an arbitrary number from 1 to y) and the erasing gate signal line included in the second sub-pixel 406 are the second erasing gate signal line GeR_j (j is 1). , An erasing gate signal line included in the third sub-pixel 407 is defined as a third erasing gate signal line GeT_j (j is an arbitrary number of 1 to y).
[0184]
Each subpixel includes a switching TFT 410, a driving TFT 411, an erasing TFT 412, a light emitting element 413, and a capacitor 414.
[0185]
The gate electrode of the switching TFT 410 included in each subpixel is connected to the writing gate signal line Ga_j. One of the source region and the drain region of the switching TFT 410 included in each subpixel is connected to the source signal line included in each subpixel, and the other is connected to the gate electrode of the driving TFT 411 included in each subpixel. In this embodiment, one of the source region and the drain region of the switching TFT 410 included in the first subpixel 405 is the first source signal line SL_i, and the other is the gate electrode of the driving TFT 411 included in the first subpixel 405. It is connected to the. One of the source region and the drain region of the switching TFT 410 included in the second subpixel 406 is connected to the second source signal line SR_i, and the other is connected to the gate electrode of the driving TFT 411 included in the second subpixel 406. Yes. One of the source region and the drain region of the switching TFT 410 included in the third subpixel 407 is connected to the first source signal line ST_i, and the other is connected to the gate electrode of the driving TFT 411 included in the third subpixel 407. Yes.
[0186]
The source region of the driving TFT 411 included in each subpixel is connected to the power supply line V_i, and the drain region is connected to the pixel electrode of the light emitting element 413 included in each subpixel.
[0187]
The erasing TFT 412 included in each subpixel is connected to an erasing gate signal line included in each subpixel. In this embodiment, the gate electrode of the erasing TFT 412 included in the first subpixel 405 is connected to the first erasing gate signal line GeL_j, and the gate electrode of the erasing TFT 412 included in the second subpixel 406 is The second erase gate signal line GeR_j is connected. The gate electrode of the erasing TFT 412 included in the third subpixel 407 is connected to the third erasing gate signal line GeT_j.
[0188]
One of the source region and the drain region of the erasing TFT 412 included in each subpixel is connected to the power supply line V_i, and the other is connected to the gate electrode of the driving TFT 411 included in each subpixel.
[0189]
As described above, in the present invention, the number of subpixels included in each pixel can be arbitrarily set. As the number of subpixels increases, the length of the subframe period can be suppressed.
[0190]
This embodiment can be implemented by freely combining with the first to fifth embodiments.
[0191]
(Example 7)
In this embodiment, detailed configurations of a source signal line driving circuit, a writing gate signal line driving circuit, and an erasing gate signal line driving circuit included in the driving circuit group of the light emitting device of the present invention will be described.
[0192]
FIG. 10 is a block diagram of a driving circuit of the light emitting device of this embodiment. FIG. 10A illustrates a source signal line driver circuit 601, which includes a shift register 602, a latch (A) 603, and a latch (B) 604.
[0193]
In the source signal line driver circuit 601, a clock signal (CLK) and a start pulse (SP) are input to the shift register 602. The shift register 602 sequentially generates timing signals based on the clock signal (CLK) and the start pulse (SP), and sequentially inputs the timing signals to subsequent circuits through a buffer or the like (not shown).
[0194]
The timing signal from the shift register 602 is buffered and amplified by a buffer or the like. A wiring to which a timing signal is input has a large load capacitance (parasitic capacitance) because many circuits or elements are connected thereto. This buffer is provided in order to prevent “blunting” of the rising edge or falling edge of the timing signal caused by the large load capacity. Note that the buffer is not necessarily provided.
[0195]
The timing signal buffered and amplified by the buffer is input to the latch (A) 603. The latch (A) 603 includes a plurality of stages of latches for processing an n-bit digital video signal. When the timing signal is input, the latch (A) 603 sequentially captures and holds n-bit digital video signals input from the outside of the source signal line driver circuit 601.
[0196]
Note that when a digital video signal is taken into the latch (A) 603, the digital video signal may be sequentially input to latches of a plurality of stages included in the latch (A) 603. However, the present invention is not limited to this configuration. A plurality of stages of latches included in the latch (A) 603 may be divided into several groups, and so-called division driving may be performed in which digital video signals are input simultaneously in parallel for each group. Note that the number of groups at this time is called the number of divisions. For example, when the latches are divided into groups for every four stages, it is said that the driving is divided into four.
[0197]
The time until the writing of the digital video signal to all the latches of the latch (A) 603 is completed is called a line period. Actually, the line period may include a period in which a horizontal blanking period is added to the line period.
[0198]
When one line period ends, a latch signal (Latch Signal) is input to the latch (B) 604. At this moment, the digital video signals written and held in the latch (A) 603 are sent all at once to the latch (B) 604, and are written and held in the latches of all stages of the latch (B) 604.
[0199]
The digital video signal is sequentially written into the latch (A) 603 that has finished sending the digital video signal to the latch (B) 604 based on the timing signal from the shift register 602.
[0200]
During the second line period, the digital video signal written and held in the latch (B) 604 is input to the source signal line.
[0201]
FIG. 10B is a block diagram illustrating a configuration of a writing gate signal line driver circuit.
[0202]
The writing gate signal line driver circuit 605 includes a shift register 606 and a buffer 607, respectively. In some cases, it may have a level shift.
[0203]
In the write gate signal line driver circuit 605, the timing signal from the shift register 606 is input to the buffer 607, and the corresponding write gate signal line (including the first write gate signal line and the second write gate signal line). Is input. The gate electrode of the switching TFT of the pixel for one line is connected to the writing gate signal line. Since the switching TFTs for the pixels for one line must be turned on all at once, a buffer that can flow a large current is used.
[0204]
Note that the erase gate signal line driver circuit has the same structure as the write gate signal line driver circuit, and therefore FIG. 10B is referred to. However, in the case of the erasing gate signal line driving circuit, the output from the buffer is input to the erasing gate signal line (including the first erasing gate signal line and the second erasing gate signal line). The erase gate signal line is connected to the gate electrode of the erase TFT of one line of pixels. Since the erasing TFTs for the pixels for one line must be turned on all at once, a buffer capable of flowing a large current is used.
[0205]
This embodiment can be implemented by freely combining with Embodiments 1-6.
[0206]
(Example 8)
An example of a method for manufacturing a TFT included in the light-emitting device of the present invention will be described with reference to FIGS. Here, a method for simultaneously manufacturing a switching TFT and a driving TFT provided in the pixel portion of the light-emitting device of the present invention and a driving portion TFT provided in the periphery of the pixel portion will be described in detail according to the steps. Since the erasing TFT can be manufactured in the same manner as the switching TFT, description thereof is omitted here.
[0207]
First, in this embodiment, a substrate 900 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass is used. Note that the substrate 900 is not limited as long as it is a light-transmitting substrate, and a quartz substrate may be used. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
[0208]
Next, as illustrated in FIG. 11A, a base film 901 formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over a substrate 900. Although a two-layer structure is used as the base film 901 in this embodiment, a single-layer film of the insulating film or a structure in which two or more layers are stacked may be used. As the first layer of the base film 901, a plasma CVD method is used, and SiH _Four , NH _Three And N ₂ A silicon oxynitride film 901a formed using O as a reactive gas is formed to a thickness of 10 to 200 nm (preferably 50 to 100 nm). In this embodiment, a silicon oxynitride film 901a (composition ratio Si = 32%, O = 27%, N = 24%, H = 17%) having a thickness of 50 nm is formed. Next, as the second layer of the base film 901, a plasma CVD method is used, and SiH _Four And N ₂ A silicon oxynitride film 901b formed using O as a reactive gas is stacked to a thickness of 50 to 200 nm (preferably 100 to 150 nm). In this embodiment, a silicon oxynitride film 901b (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) having a thickness of 100 nm is formed.
[0209]
Next, semiconductor layers 902 to 905 are formed over the base film 901. The semiconductor layers 902 to 905 are formed by forming a semiconductor film having an amorphous structure by a known means (sputtering method, LPCVD method, plasma CVD method, or the like), and then known crystallization treatment (laser crystallization method, heat A crystalline semiconductor film obtained by performing a crystallization method or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The semiconductor layers 902 to 905 are formed with a thickness of 25 to 80 nm (preferably 30 to 60 nm). The material of the crystalline semiconductor film is not limited, but is preferably silicon (silicon) or silicon germanium (Si _X Ge _1-X (X = 0.0001 to 0.02)) It may be formed of an alloy or the like. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (500 ° C., 1 hour), then thermally crystallized (550 ° C., 4 hours), and further laser annealed to improve crystallization. Thus, a crystalline silicon film was formed. Then, semiconductor layers 902 to 905 were formed by patterning the crystalline silicon film using a photolithography method.
[0210]
Further, after the semiconductor layers 902 to 905 are formed, the semiconductor layers 902 to 905 may be doped with a small amount of impurity elements (boron or phosphorus) in order to control the threshold value of the TFT.
[0211]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO _Four A laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner, but when an excimer laser is used, the pulse oscillation frequency is 300 Hz and the laser energy density is 100 to 400 mJ / cm. ² (Typically 200-300mJ / cm ² ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is set to 30 to 300 kHz, and the laser energy density is set to 300 to 600 mJ / cm. ² (Typically 350-500mJ / cm ² ) Then, when the laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, the superposition ratio (overlap ratio) of the linear laser light at this time is 50 to 90%. Good.
[0212]
Next, a gate insulating film 906 that covers the semiconductor layers 902 to 905 is formed. The gate insulating film 906 is formed of an insulating film containing silicon with a thickness of 40 to 150 nm by a plasma CVD method or a sputtering method. In this embodiment, a silicon oxynitride film (composition ratio: Si = 32%, O = 59%, N = 7%, H = 2%) with a thickness of 110 nm is formed by plasma CVD. Needless to say, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
[0213]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O ₂ The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. ² And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
[0214]
Then, a heat-resistant conductive layer 907 for forming a gate electrode is formed over the gate insulating film 906 with a thickness of 200 to 400 nm (preferably 250 to 350 nm). The heat-resistant conductive layer 907 may be formed as a single layer, or may have a laminated structure including a plurality of layers such as two layers or three layers as necessary. The heat resistant conductive layer includes an element selected from Ta, Ti, and W, an alloy containing the element as a component, or an alloy film combining the elements. These heat-resistant conductive layers are formed by a sputtering method or a CVD method, and it is preferable to reduce the concentration of impurities contained in order to reduce the resistance. Particularly, the oxygen concentration is preferably 30 ppm or less. In this embodiment, the W film is formed with a thickness of 300 nm. The W film may be formed by sputtering using W as a target, or tungsten hexafluoride (WF ₆ Can also be formed by a thermal CVD method. In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and the resistivity of the W film is desirably 20 μΩcm or less. The resistivity of the W film can be reduced by increasing the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is hindered and the resistance is increased. Therefore, when sputtering is used, a W target having a purity of 99.99% or 99.9999% is used, and a W film is formed with sufficient consideration so that impurities are not mixed in the gas phase during film formation. Thus, a resistivity of 9 to 20 μΩcm can be realized.
[0215]
On the other hand, when a Ta film is used for the heat-resistant conductive layer 907, it can be similarly formed by sputtering. The Ta film uses Ar as a sputtering gas. In addition, when an appropriate amount of Xe or Kr is added to the gas during sputtering, the internal stress of the film to be formed can be relaxed and the film can be prevented from peeling. The resistivity of the α-phase Ta film is about 20 μΩcm and can be used as a gate electrode, but the resistivity of the β-phase Ta film is about 180 μΩcm and is not suitable for a gate electrode. Since the TaN film has a crystal structure close to an α phase, an α phase Ta film can be easily obtained by forming a TaN film under the Ta film. Although not shown, it is effective to form a silicon film doped with phosphorus (P) with a thickness of about 2 to 20 nm under the heat-resistant conductive layer 907. This improves adhesion and prevents oxidation of the conductive film formed thereon, and at the same time, the alkali metal element contained in a trace amount in the heat-resistant conductive layer 907 diffuses into the gate insulating film 906 having the first shape. Can be prevented. In any case, the heat resistant conductive layer 907 preferably has a resistivity in the range of 10 to 50 μΩcm.
[0216]
Next, a resist mask 908 is formed using a photolithography technique. Then, a first etching process is performed. In this embodiment, an ICP etching apparatus is used, and the etching gas is Cl. ₂ And CF _Four 3.2 W / cm at a pressure of 1 Pa ² RF (13.56 MHz) power is applied to form plasma. 224 mW / cm also on the substrate side (sample stage) ² RF (13.56 MHz) power is applied, thereby applying a substantially negative self-bias voltage. Under this condition, the etching rate of the W film is about 100 nm / min. In the first etching process, the time during which the W film was just etched was estimated based on this etching rate, and the time when the etching time was increased by 20% was used as the etching time.
[0217]
Conductive layers 909 to 912 having a first tapered shape are formed by the first etching process. The angle of the tapered portion of the conductive layers 909 to 912 is formed to be 15 to 30 °. In order to perform etching without leaving a residue, overetching that increases the etching time at a rate of about 10 to 20% is performed. Since the selection ratio of the silicon oxynitride film (gate insulating film 906) to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 nm by overetching. Is done. (Fig. 11 (B))
[0218]
Then, a first doping process is performed to add an impurity element of one conductivity type to the semiconductor layer. Here, a step of adding an impurity element imparting n-type is performed. The mask 908 having the first shape conductive layer is left as it is, and an impurity element imparting n-type is added by ion doping in a self-aligning manner using the first tapered conductive layers 909 to 912 as a mask. In order to add an impurity element imparting n-type through the tapered portion at the end portion of the gate electrode and the gate insulating film 906 so as to reach the semiconductor layer located thereunder, the dose amount is 1 × 10 ¹³ ~ 5x10 ¹⁴ atoms / cm ² The acceleration voltage is set to 80 to 160 keV. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As), is used here, but phosphorus (P) is used. By such an ion doping method, the first impurity regions 914 to 917 have a concentration of 1 × 10 10. ²⁰ ~ 1x10 ^{twenty one} atomic / cm ^Three An impurity element imparting n-type is added in a concentration range of. (Fig. 11 (C))
[0219]
In this step, depending on doping conditions, impurities may flow under the first shape conductive layers 909 to 912, and the first impurity regions 914 to 917 may overlap with the first shape conductive layers 909 to 912. Can also happen.
[0220]
Next, a second etching process is performed as shown in FIG. Similarly, the etching process is performed by an ICP etching apparatus, and CF is used as an etching gas. _Four And Cl ₂ RF power of 3.2 W / cm ² (13.56 MHz), bias power 45 mW / cm ² Etching is performed at 13.56 MHz and a pressure of 1.0 Pa. Conductive layers 918 to 921 having the second shape formed under these conditions are formed. A tapered portion is formed at the end, and a taper shape is formed in which the thickness gradually increases from the end toward the inside. Compared to the first etching process, the proportion of isotropic etching is increased by reducing the bias power applied to the substrate side, and the angle of the tapered portion is 30 to 60 °. The mask 908 is etched to scrape the end portion, thereby forming a mask 922. In the step of FIG. 11D, the surface of the gate insulating film 906 is etched by about 40 nm.
[0221]
Then, an impurity element imparting n-type conductivity is doped under a condition of a high acceleration voltage with a dose amount lower than that in the first doping treatment. For example, the acceleration voltage is 70 to 120 keV and 1 × 10 ¹³ / Cm ² First impurity regions 924 to 927 having an increased impurity concentration and second impurity regions 928 to 931 in contact with the first impurity regions 924 to 927 are formed. In this step, depending on the doping conditions, impurities may flow under the second shape conductive layers 918 to 921, and the second impurity regions 928 to 931 may overlap with the second shape conductive layers 918 to 921. Can also happen. The impurity concentration in the second impurity region is 1 × 10 ¹⁶ ~ 1x10 ¹⁸ atoms / cm ^Three To be. (Fig. 12 (A))
[0222]
Then, as shown in FIG. 12B, impurity regions 933 (933a, 933b) and 934 (934a, 934b) of the opposite conductivity type to the semiconductor layers 902, 905 forming the p-channel TFT are formed. Form. Also in this case, an impurity element imparting p-type is added using the second shape conductive layers 918 and 921 as a mask, and an impurity region is formed in a self-aligning manner. At this time, the semiconductor layers 903 and 904 forming the n-channel TFT are covered with a resist mask 932 so as to cover the entire surface. The impurity regions 933 and 934 formed here are diborane (B ₂ H ₆ ) Using an ion doping method. The concentration of the impurity element imparting p-type in the impurity regions 933 and 934 is 2 × 10 ²⁰ ~ 2x10 ^{twenty one} atoms / cm ^Three To be.
[0223]
However, the impurity regions 933 and 934 can be divided into two regions containing an impurity element imparting n-type in detail. The third impurity regions 933a and 934a are 1 × 10 ²⁰ ~ 1x10 ^{twenty one} atoms / cm ^Three The fourth impurity regions 933b and 934b include an impurity element imparting n-type at a concentration of 1 × 10 ¹⁷ ~ 1x10 ²⁰ atoms / cm ^Three An impurity element imparting n-type is contained at a concentration of. However, the concentration of the impurity element imparting p-type in these fourth impurity regions 933b and 934b is 1 × 10 ¹⁹ atoms / cm ^Three As described above, in the third impurity regions 933a and 934a, the concentration of the impurity element imparting p-type is 1.5 to 3 times the concentration of the impurity element imparting n-type. Since the third impurity region functions as the source region and drain region of the p-channel TFT, no problem occurs.
[0224]
After that, as shown in FIG. 12C, a first interlayer insulating film 937 is formed over the conductive layers 918 to 921 and the gate insulating film 906 having the second shape. The first interlayer insulating film 937 may be formed using a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a stacked film in which these are combined. In any case, the first interlayer insulating film 937 is formed from an inorganic insulating material. The thickness of the first interlayer insulating film 937 is 100 to 200 nm. When a silicon oxide film is used as the first interlayer insulating film 937, TEOS and O ₂ The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. ² And can be formed by discharging. In the case where a silicon oxynitride film is used as the first interlayer insulating film 937, SiH is formed by plasma CVD. _Four , N ₂ O, NH _Three Silicon oxynitride film manufactured from SiH or SiH _Four , N ₂ A silicon oxynitride film formed from O may be used. The production conditions in this case are a reaction pressure of 20 to 200 Pa, a substrate temperature of 300 to 400 ° C., and a high frequency (60 MHz) power density of 0.1 to 1.0 W / cm. ² Can be formed. Further, as the first interlayer insulating film 937, SiH _Four , N ₂ O, H ₂ Alternatively, a silicon oxynitride silicon film manufactured from the above may be used. Similarly, the silicon nitride film is made of SiH by plasma CVD. _Four , NH _Three It is possible to make from.
[0225]
Then, a step of activating the impurity element imparting n-type or p-type added at each concentration is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 550 ° C. for 4 hours. Heat treatment was performed. In the case where a plastic substrate having a low heat resistant temperature is used as the substrate 501, it is preferable to apply a laser annealing method.
[0226]
Subsequent to the activation step, the step of hydrogenating the semiconductor layer is performed by changing the atmosphere gas and performing heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. This step is performed in the semiconductor layer by thermally excited hydrogen. ¹⁶ -10 ¹⁸ /cm ^Three This is a step of terminating the dangling bond. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed. In any case, the defect density in the semiconductor layers 902 to 905 is 10 ¹⁶ /cm ^Three It is desirable to set it as follows, and for that purpose, hydrogen may be added at about 0.01 to 0.1 atomic%.
[0227]
Then, a second interlayer insulating film 939 made of an organic insulating material is formed with an average film thickness of 1.0 to 2.0 μm. As the organic resin material, polyimide, acrylic, polyamide, polyimide amide, BCB (benzocyclobutene), or the like can be used. For example, when using a type of polyimide that is thermally polymerized after being applied to the substrate, it is formed by baking at 300 ° C. in a clean oven. When acrylic is used, a two-component type is used, and after mixing the main material and the curing agent, applying the entire surface of the substrate using a spinner, preheating at 80 ° C. for 60 seconds with a hot plate. It can be formed by baking at 250 ° C. for 60 minutes in a clean oven.
[0228]
Thus, the surface can be satisfactorily planarized by forming the second interlayer insulating film 939 from an organic insulating material. Moreover, since the organic resin material generally has a low dielectric constant, parasitic capacitance can be reduced. However, since it is hygroscopic and not suitable as a protective film, it is preferably used in combination with a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or the like formed as the first interlayer insulating film 937 as in this embodiment. .
[0229]
Thereafter, a resist mask having a predetermined pattern is formed, and contact holes are formed in the respective semiconductor layers to reach impurity regions serving as source regions or drain regions. The contact hole is formed by a dry etching method. In this case, CF is used as an etching gas. _Four , O ₂ The second interlayer insulating film 939 made of an organic resin material is first etched using a mixed gas of He and He, and then the etching gas is changed to CF. _Four , O ₂ The first interlayer insulating film 937 is etched as follows. Further, in order to increase the selectivity with the semiconductor layer, the etching gas is changed to CHF. _Three The contact hole can be formed by etching the third shape gate insulating film 570 by switching to the above.
[0230]
Then, a conductive metal film is formed by a sputtering method or a vacuum deposition method, patterned with a mask, and then etched to form source wirings 940 to 943 and drain wirings 944 to 946. Although not shown, in this embodiment, this wiring is formed by a laminated film of a Ti film having a thickness of 50 nm and an alloy film (alloy film of Al and Ti) having a thickness of 500 nm.
[0231]
Next, a transparent conductive film is formed thereon with a thickness of 80 to 120 nm and patterned to form a pixel electrode 947 (FIG. 13A). In this embodiment, an indium tin oxide (ITO) film or a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide is used as the transparent electrode.
[0232]
Further, the pixel electrode 947 is formed in contact with the drain wiring 946 so as to be electrically connected to the drain region of the driving TFT 963.
[0233]
Next, as shown in FIG. 13B, a third interlayer insulating film 949 having an opening at a position corresponding to the pixel electrode 947 is formed. The third interlayer insulating film 949 has insulating properties, functions as a bank, and has a role of separating organic compound layers of adjacent pixels. In this embodiment, a third interlayer insulating film 949 is formed using a resist.
[0234]
In this embodiment, the thickness of the third interlayer insulating film 949 is set to about 1 μm, and the opening is formed to have a so-called reverse taper shape that becomes wider as the pixel electrode 947 is closer. This is formed by depositing a resist, covering the portion other than the portion where the opening is to be formed with a mask, irradiating with UV light and exposing, and removing the exposed portion with a developer.
[0235]
As in this example, by forming the third interlayer insulating film 949 in a reverse taper shape, when the organic compound layer is formed in a later step, the organic compound layer is divided between adjacent pixels. Even if the organic compound layer and the third interlayer insulating film 949 have different coefficients of thermal expansion, the organic compound layer can be prevented from cracking or peeling.
[0236]
In this embodiment, a film made of a resist is used as the third interlayer insulating film. However, in some cases, a polyimide, polyamide, acrylic, BCB (benzocyclobutene), silicon oxide film, or the like may be used. it can. The third interlayer insulating film 949 may be either an organic material or an inorganic material as long as it is an insulating material.
[0237]
Next, an organic compound layer 950 is formed by an evaporation method, and a cathode (MgAg electrode) 951 and a protective electrode 952 are further formed by an evaporation method. At this time, it is preferable that the pixel electrode 947 is heat-treated before the organic compound layer 950 and the cathode 951 are formed to completely remove moisture. In this embodiment, the MgAg electrode is used as the cathode of the light emitting element, but other known materials may be used.
[0238]
Note that a known material can be used for the organic compound layer 950. In this embodiment, a two-layer structure including a hole transporting layer and a light emitting layer is an organic compound layer. However, any one of a hole injection layer, an electron injection layer, and an electron transport layer is provided. In some cases. As described above, various examples of combinations have already been reported, and any of the configurations may be used.
[0239]
In this embodiment, polyphenylene vinylene is formed by a vapor deposition method as a hole transport layer. The light-emitting layer is formed by vapor deposition of 30-40% PBD of 1,3,4-oxadiazole derivative in polyvinyl carbazole, and about 1% of coumarin 6 is used as a green emission center. It is added.
[0240]
In addition, the protective electrode 952 can protect the organic compound layer 950 from moisture and oxygen; however, a protective film 953 is more preferably provided. In this embodiment, a 300 nm thick silicon nitride film is provided as the protective film 953. This protective film may be continuously formed after the protective electrode 952 without being released to the atmosphere.
[0241]
The protective electrode 952 is provided in order to prevent the cathode 951 from being deteriorated, and a metal film mainly composed of aluminum is typically used. Of course, other materials may be used. In addition, since the organic compound layer 950 and the cathode 951 are very sensitive to moisture, it is desirable to form the protective electrode 952 continuously without being released to the atmosphere to protect the organic compound layer from the outside air.
[0242]
Note that the thickness of the organic compound layer 950 is 10 to 400 [nm] (typically 60 to 150 [nm]), and the thickness of the cathode 951 is 80 to 200 [nm] (typically 100 to 150 [nm]. nm]).
[0243]
Thus, a light emitting device having a structure as shown in FIG. 13B is completed. Note that a portion 954 where the pixel electrode 947, the organic compound layer 950, and the cathode 951 overlap with each other corresponds to a light-emitting element.
[0244]
A p-channel TFT 960 and an n-channel TFT 961 are TFTs included in the driver circuit 970 and form a CMOS. The switching TFT 962 and the driving TFT 963 are TFTs included in the pixel portion 971. The TFT of the driving circuit 970 and the TFT of the pixel portion 971 can be formed over the same substrate.
[0245]
Note that in the case of a light-emitting device using a light-emitting element, the power supply voltage of the drive circuit is about 5 to 6 V, and the maximum is about 10 V. Therefore, deterioration due to hot electrons in the TFT is not a problem. Further, since it is necessary to operate the driving circuit at high speed, it is preferable that the gate capacitance of the TFT is small. Therefore, as in this embodiment, in the driving circuit of the light emitting device using the light emitting element, the second impurity region 929 and the fourth impurity region 933b included in the semiconductor layer of the TFT are gate electrodes 918 and 919, respectively. It is preferable to have a configuration that does not overlap.
[0246]
The manufacturing method of the light-emitting device of the present invention is not limited to the manufacturing method described in this embodiment. The light-emitting device of the present invention can be manufactured using a known method.
[0247]
In addition, a present Example can be implemented combining freely with Examples 1-7.
[0248]
Example 9
In this example, a method for manufacturing a light-emitting device, which is different from that in Example 8, will be described.
[0249]
The steps until the second interlayer insulating film 939 is formed are the same as those in the fifth embodiment. As shown in FIG. 14A, after the second interlayer insulating film 939 is formed, a passivation film 939 is formed so as to be in contact with the second interlayer insulating film 939.
[0250]
The passivation film 939 is effective in preventing moisture contained in the second interlayer insulating film 939 from entering the organic compound layer 950 through the pixel electrode 947 and the third interlayer insulating film 982. In the case where the second interlayer insulating film 939 includes an organic resin material, it is particularly effective to provide the passivation film 939 because the organic resin material contains a large amount of moisture.
[0251]
In this embodiment, a silicon nitride film is used as the passivation film 939.
[0252]
Thereafter, a resist mask having a predetermined pattern is formed, and contact holes are formed in the respective semiconductor layers to reach impurity regions serving as source regions or drain regions. The contact hole is formed by a dry etching method. In this case, CF is used as an etching gas. _Four , O ₂ The second interlayer insulating film 939 made of an organic resin material is first etched using a mixed gas of He and He, and then the etching gas is changed to CF. _Four , O ₂ The first interlayer insulating film 937 is etched as follows. Further, in order to increase the selectivity with the semiconductor layer, the etching gas is changed to CHF. _Three The contact hole can be formed by etching the third shape gate insulating film 570 by switching to the above.
[0253]
Then, a conductive metal film is formed by a sputtering method or a vacuum deposition method, patterned with a mask, and then etched to form source wirings 940 to 943 and drain wirings 944 to 946. Although not shown, in this embodiment, this wiring is formed by a laminated film of a Ti film having a thickness of 50 nm and an alloy film (alloy film of Al and Ti) having a thickness of 500 nm.
[0254]
Next, a transparent conductive film is formed thereon with a thickness of 80 to 120 nm and patterned to form a pixel electrode 947 (FIG. 14A). In this embodiment, an indium tin oxide (ITO) film or a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide is used as the transparent electrode.
[0255]
Further, the pixel electrode 947 is formed in contact with the drain wiring 946 so as to be electrically connected to the drain region of the driving TFT.
[0256]
Next, as shown in FIG. 14B, a third interlayer insulating film 982 having an opening at a position corresponding to the pixel electrode 947 is formed. In this embodiment, when the opening is formed, a tapered side wall is formed by using a wet etching method. Unlike the case shown in Example 5, since the organic compound layer formed on the third interlayer insulating film 982 is not divided, the deterioration of the organic compound layer due to the step is caused unless the side wall of the opening is sufficiently gentle. Because it becomes a remarkable problem, attention is necessary.
[0257]
In this embodiment, a film made of silicon oxide is used as the third interlayer insulating film 982, but an organic resin film such as polyimide, polyamide, acrylic, or BCB (benzocyclobutene) is used in some cases. You can also.
[0258]
Then, before forming the organic compound layer 950 over the third interlayer insulating film 982, the surface of the third interlayer insulating film 982 is subjected to plasma treatment using argon, and the surface of the third interlayer insulating film 982 is formed. It is preferable to make it dense. With the above structure, moisture can be prevented from entering the organic compound layer 950 from the third interlayer insulating film 982.
[0259]
Next, an organic compound layer 950 is formed by an evaporation method, and a cathode (MgAg electrode) 951 and a protective electrode 952 are further formed by an evaporation method. At this time, it is preferable that the pixel electrode 947 is heat-treated before the organic compound layer 950 and the cathode 951 are formed to completely remove moisture. In this embodiment, the MgAg electrode is used as the cathode of the light emitting element, but other known materials may be used.
[0260]
Note that a known material can be used for the organic compound layer 950. In this embodiment, a two-layer structure including a hole transporting layer and a light emitting layer is an organic compound layer. However, any one of a hole injection layer, an electron injection layer, and an electron transport layer is provided. In some cases. As described above, various examples of combinations have already been reported, and any of the configurations may be used.
[0261]
In this embodiment, polyphenylene vinylene is formed by a vapor deposition method as a hole transport layer. The light-emitting layer is formed by vapor deposition of 30-40% PBD of 1,3,4-oxadiazole derivative in polyvinyl carbazole, and about 1% of coumarin 6 is used as a green emission center. It is added.
[0262]
In addition, the protective electrode 952 can protect the organic compound layer 950 from moisture and oxygen; however, a protective film 953 is more preferably provided. In this embodiment, a 300 nm thick silicon nitride film is provided as the protective film 953. This protective film may be continuously formed after the protective electrode 952 without being released to the atmosphere.
[0263]
The protective electrode 952 is provided in order to prevent the cathode 951 from being deteriorated, and a metal film mainly composed of aluminum is typically used. Of course, other materials may be used. In addition, since the organic compound layer 950 and the cathode 951 are very sensitive to moisture, it is desirable to form the protective electrode 952 continuously without being released to the atmosphere to protect the organic compound layer from the outside air.
[0264]
Note that the thickness of the organic compound layer 950 is 10 to 400 [nm] (typically 60 to 150 [nm]), and the thickness of the cathode 951 is 80 to 200 [nm] (typically 100 to 150 [nm]. nm]).
[0265]
Thus, a light emitting device having a structure as shown in FIG. 14B is completed. Note that a portion 954 where the pixel electrode 947, the organic compound layer 950, and the cathode 951 overlap with each other corresponds to a light-emitting element.
[0266]
A p-channel TFT 960 and an n-channel TFT 961 are TFTs included in the driver circuit 970 and form a CMOS. The switching TFT 962 and the driving TFT 963 are TFTs included in the pixel portion 971. The TFT of the driving circuit 970 and the TFT of the pixel portion 971 can be formed over the same substrate.
[0267]
The manufacturing method of the light-emitting device of the present invention is not limited to the manufacturing method described in this embodiment. The TFT included in the light-emitting device of the present invention can be manufactured using a known method.
[0268]
In addition, a present Example can be implemented combining freely with Examples 1-8.
[0269]
(Example 10)
In the present invention, by using an organic compound material that can utilize phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. This makes it possible to reduce the power consumption, extend the life, and reduce the weight of the light emitting element.
[0270]
Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown. (T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.)
[0271]
The molecular formula of the organic compound material (coumarin dye) reported by the above paper is shown below.
[0272]
[Chemical 1]

[0273]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
[0274]
The molecular formula of the organic compound material (Pt complex) reported by the above paper is shown below.
[0275]
[Chemical formula 2]

[0276]
(MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
[0277]
The molecular formula of the organic compound material (Ir complex) reported by the above paper is shown below.
[0278]
[Chemical 3]

[0279]
As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons.
[0280]
In addition, the structure of a present Example can be implemented in combination with any structure of Example 1- Example 9 freely.
[0281]
Example 11
In this example, an example in which the light-emitting device of the present invention is manufactured will be described with reference to FIGS.
[0282]
FIG. 15A is a top view of a light-emitting device formed by sealing a substrate (TFT substrate) having a light-emitting element or TFT formed thereon with a sealing material, and FIG. 15A is a cross-sectional view taken along line AA ′ in FIG. 15A, and FIG. 15C is a cross-sectional view taken along line BB ′ in FIG.
[0283]
A sealant 4009 is provided so as to surround the pixel portion 4002 provided over the substrate 4001, the source signal line driver circuit 4003, and the writing and erasing gate signal line driver circuits 4004a and 4004b. A sealing material 4008 is provided over the pixel portion 4002, the source signal line driver circuit 4003, and the writing and erasing gate signal line driver circuits 4004a and 4004b. Therefore, the pixel portion 4002, the source signal line driver circuit 4003, and the writing and erasing gate signal line driver circuits 4004 a and 400 b are sealed with the filler 4210 by the substrate 4001, the sealant 4009, and the sealant 4008. Yes.
[0284]
In addition, the pixel portion 4002, the source signal line driver circuit 4003, and the writing and erasing gate signal line driver circuits 4004a and 4004b provided over the substrate 4001 include a plurality of TFTs. In FIG. 15B, typically, a driver circuit TFT included in the source signal line driver circuit 4003 formed over the base film 4010 (however, an n-channel TFT and a p-channel TFT are illustrated here). 4201 and a driving TFT (TFT for controlling current to the light emitting element) 4202 included in the pixel portion 4002 are shown. The TFTs 4201 and 4202 are formed on the base film 4010.
[0285]
In this embodiment, a p-channel TFT or an n-channel TFT manufactured by a known method is used for the driving circuit TFT 4201, and a p-channel TFT manufactured by a known method is used for the driving TFT 4202. . Further, the pixel portion 4002 is provided with a storage capacitor (not shown) connected to the gate of the driving TFT 4202.
[0286]
An interlayer insulating film (planarization film) 4301 is formed over the driver circuit TFT 4201 and the driver TFT 4202, and a pixel electrode (anode) 4203 electrically connected to the drain region of the driver TFT 4202 is formed thereon. As the pixel electrode 4203, a transparent conductive film having a large work function is used. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide, or indium oxide can be used. Moreover, you may use what added the gallium to the said transparent conductive film.
[0287]
An insulating film 4302 is formed over the pixel electrode 4203, and an opening is formed over the pixel electrode 4203 in the insulating film 4302. In this opening, an organic compound layer 4204 is formed on the pixel electrode 4203. As the organic compound layer 4204, a known organic compound material or inorganic compound material from which luminescence generated by applying an electric field can be obtained can be used. Organic compound materials include low molecular (monomer) materials and high molecular (polymer) materials, either of which may be used.
[0288]
As a method for forming the organic compound layer 4204, a known vapor deposition technique or coating technique may be used. The structure of the organic compound layer may be a stacked structure or a single layer structure by freely combining a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer.
[0289]
On the organic compound layer 4204, a cathode 4205 made of a light-shielding conductive film (typically a conductive film containing aluminum, copper, or silver as a main component or a stacked film of these with another conductive film) is formed. The In addition, it is desirable to remove moisture and oxygen present at the interface between the cathode 4205 and the organic compound layer 4204 as much as possible. Therefore, it is necessary to devise such that the organic compound layer 4204 is formed in a nitrogen or rare gas atmosphere and the cathode 4205 is formed without being exposed to oxygen or moisture. In this embodiment, the above-described film formation is possible by using a multi-chamber type (cluster tool type) film formation apparatus. The cathode 4205 is given a predetermined voltage.
[0290]
As described above, a light-emitting element 4303 including the pixel electrode (anode) 4203, the organic compound layer 4204, and the cathode 4205 is formed. A protective film 4209 is formed over the insulating film 4302 so as to cover the light emitting element 4303. The protective film 4209 is effective in preventing oxygen, moisture, and the like from entering the light emitting element 4303.
[0291]
Reference numeral 4005 a denotes a lead wiring connected to the power supply line, and is electrically connected to the source region of the driving TFT 4202. The lead wiring 4005 a passes between the sealant 4009 and the substrate 4001 and is electrically connected to the FPC wiring 4401 included in the FPC 4006 through the anisotropic conductive film 4300.
[0292]
As the sealing material 4008, a glass material, a metal material (typically a stainless steel material), a ceramic material, or a plastic material (including a plastic film) can be used. As the plastic material, an FRP (Fiberglass-Reinforced Plastics) plate, a PVF (polyvinyl fluoride) film, a mylar film, a polyester film, or an acrylic resin film can be used. A sheet having a structure in which an aluminum foil is sandwiched between PVF films or mylar films can also be used.
[0293]
However, when the light emission direction from the light emitting element is directed toward the sealing material, the sealing material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
[0294]
As the filler 4210, in addition to an inert gas such as nitrogen or argon, an ultraviolet curable resin or a thermosetting resin can be used. PVC (polyvinyl chloride), acrylic, polyimide, epoxy resin, silicone resin, PVB (Polyvinyl butyral) or EVA (ethylene vinyl acetate) can be used. In this example, nitrogen was used as the filler.
[0295]
In order to expose the filler 4210 to a hygroscopic substance (preferably barium oxide) or a substance capable of adsorbing oxygen, a recess 4007 is provided on the surface of the sealing material 4008 on the substrate 4001 side to adsorb the hygroscopic substance or oxygen. A possible substance 4207 is placed. In order to prevent the hygroscopic substance or the substance 4207 capable of adsorbing oxygen from scattering, the concave part cover material 4208 holds the hygroscopic substance or the substance 4207 capable of adsorbing oxygen in the concave part 4007. Note that the concave cover material 4208 has a fine mesh shape, and is configured to allow air and moisture to pass therethrough but not a hygroscopic substance or a substance 4207 capable of adsorbing oxygen. By providing the hygroscopic substance or the substance 4207 capable of adsorbing oxygen, deterioration of the light-emitting element 4303 can be suppressed.
[0296]
As shown in FIG. 15C, the conductive film 4203a is formed so as to be in contact with the lead wiring 4005a at the same time as the pixel electrode 4203 is formed.
[0297]
The anisotropic conductive film 4300 has a conductive filler 4300a. By thermally pressing the substrate 4001 and the FPC 4006, the conductive film 4203a on the substrate 4001 and the FPC wiring 4401 on the FPC 4006 are electrically connected by the conductive filler 4300a.
[0298]
This embodiment can be implemented by freely combining with Embodiments 1 to 10.
[0299]
Example 12
Since the light-emitting device is a self-luminous type, it is superior in visibility in a bright place and has a wide viewing angle as compared with a liquid crystal display device. Therefore, it can be used for display portions of various electronic devices.
[0300]
As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, Play back a recording medium such as a portable information terminal (mobile computer, mobile phone, portable game machine, electronic book, etc.) or recording medium (specifically, Digital Versatile Disc (DVD)) A device having a display capable of displaying). In particular, it is desirable to use a light-emitting device for a portable information terminal that often has an opportunity to see a screen from an oblique direction because the wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.
[0301]
FIG. 16A illustrates an electroluminescence display device which includes a housing 2001, a support base 2002, a display portion 2003, a speaker portion 2004, a video input terminal 2005, and the like. The light emitting device of the present invention can be used for the display portion 2003. Since the light-emitting device is a self-luminous type, a backlight is not necessary and a display portion thinner than a liquid crystal display device can be obtained. The electroluminescence display device includes all display devices for information display such as a personal computer, a TV broadcast reception, and an advertisement display.
[0302]
FIG. 16B illustrates a digital still camera, which includes a main body 2101, a display portion 2102, an image receiving portion 2103, operation keys 2104, an external connection port 2105, a shutter 2106, and the like. The light emitting device of the present invention can be used for the display portion 2102.
[0303]
FIG. 16C illustrates a laptop personal computer, which includes a main body 2201, a housing 2202, a display portion 2203, a keyboard 2204, an external connection port 2205, a pointing mouse 2206, and the like. The light-emitting device of the present invention can be used for the display portion 2203.
[0304]
FIG. 16D illustrates a mobile computer, which includes a main body 2301, a display portion 2302, a switch 2303, operation keys 2304, an infrared port 2305, and the like. The light emitting device of the present invention can be used for the display portion 2302.
[0305]
FIG. 16E illustrates a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2401, a housing 2402, a display portion A2403, a display portion B2404, and a recording medium (DVD or the like). A reading unit 2405, operation keys 2406, a speaker unit 2407, and the like are included. Although the display portion A 2403 mainly displays image information and the display portion B 2404 mainly displays character information, the light-emitting device of the present invention can be used for the display portions A, B 2403, and 2404. Note that an image reproducing device provided with a recording medium includes a home game machine and the like.
[0306]
FIG. 16F illustrates a goggle type display (head mounted display), which includes a main body 2501, a display portion 2502, and an arm portion 2503. The light emitting device of the present invention can be used for the display portion 2502.
[0307]
FIG. 16G illustrates a video camera, which includes a main body 2601, a display portion 2602, a housing 2603, an external connection port 2604, a remote control receiving portion 2605, an image receiving portion 2606, a battery 2607, an audio input portion 2608, operation keys 2609, and the like. . The light-emitting device of the present invention can be used for the display portion 2602.
[0308]
Here, FIG. 16H illustrates a mobile phone, which includes a main body 2701, a housing 2702, a display portion 2703, an audio input portion 2704, an audio output portion 2705, operation keys 2706, an external connection port 2707, an antenna 2708, and the like. The light emitting device of the present invention can be used for the display portion 2703. Note that the display portion 2703 can reduce power consumption of the mobile phone by displaying white characters on a black background.
[0309]
If the light emission luminance of the organic compound layer is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used in a front type or rear type projector.
[0310]
In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the response speed of the organic compound material capable of obtaining luminescence generated by applying an electric field is very high, the light-emitting device is preferable for displaying moving images.
[0311]
In addition, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.
[0312]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in Embodiments 1 to 11.
[0313]
【The invention's effect】
According to the present invention, even if the number of subframe periods provided in one frame period is increased, the length of each subframe period can be suppressed from being shortened. Accordingly, it is possible to suppress a period during which a pixel digital video signal is input (writing period) from being shortened, and it is possible to increase the number of subframe periods while suppressing the driving frequency of the source signal line driver circuit.
[0314]
Therefore, it is possible to display an image with a high number of gradations without reducing the frame frequency and suppressing an increase in the driving frequency of the source signal line driver circuit.
[0315]
Unlike the general area division driving method, the pixel pitch of the sub-pixels is almost the same. In the general area division driving method, the design rule is applied to the smallest sub-pixel, so that high definition is difficult. However, the light emitting device of the present invention can achieve high definition because the pixel pitch of the sub-pixels is almost the same even when the number of gradations is increased.
[0316]
Further, in the light emitting device of the present invention, the subframe period is divided, the divided subframe periods do not appear continuously, and another subframe period or a period during which no display is performed (non-display period) is provided. Also good. Note that in the non-display period, the light emitting elements do not emit light in all the pixels of the pixel portion.
[0317]
With the above configuration, the generation of the moving image pseudo contour can be prevented.
[0318]
In addition, in the light emitting device of the present invention, even if the subframe period is divided in order to prevent the generation of the moving image pseudo contour, the length of one subframe period can be suppressed from being shortened, and the driving of the source signal line driver circuit is performed. The height of the frequency can be suppressed.
[Brief description of the drawings]
FIG. 1 is a block diagram of a light-emitting device of the present invention and a circuit diagram of a pixel.
FIG. 2 is a circuit diagram of a pixel portion of a light emitting device of the present invention.
FIG. 3 is a diagram illustrating timings at which subframe periods appear in subpixels.
FIG. 4 is a timing chart of a write gate signal line and first and second erase gate signal lines.
FIG. 5 is a diagram illustrating timing at which a subframe period appears in a pixel portion.
FIG. 6 is a diagram showing timings at which subframe periods appear in a pixel portion.
FIG. 7 is a top view of a pixel of a light-emitting device of the present invention.
FIG. 8 is a circuit diagram of a pixel of the light emitting device of the present invention.
FIG. 9 is a block diagram of a light-emitting device of the present invention and a circuit diagram of a pixel.
FIG. 10 is a block diagram of a drive circuit group of a light emitting device of the present invention.
FIGS. 11A and 11B illustrate a manufacturing process of a TFT included in a light-emitting device of the present invention. FIGS.
12A to 12C illustrate a manufacturing process of a TFT included in a light-emitting device of the present invention.
13A and 13B illustrate a manufacturing process of a TFT included in a light-emitting device of the present invention.
FIGS. 14A to 14C illustrate a manufacturing process of a TFT included in a light-emitting device of the present invention. FIGS.
FIGS. 15A and 15B are a top view and a cross-sectional view of a light-emitting device of the present invention. FIGS.
FIG. 16 is a diagram of an electronic device using the light-emitting device of the present invention.
FIG. 17 is a circuit diagram of a pixel portion and a pixel of a general light emitting device.
FIG. 18 is a diagram illustrating timings at which subframe periods of a general light emitting device appear.
FIG. 19 is a diagram showing timings at which subframe periods of a general light emitting device appear.

Claims (3)

A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each include a light emitting element, a first TFT, a second TFT, a third TFT, a source signal line, a write gate signal line, and an erase gate signal line.
The plurality of subpixels share a power supply line in the same pixel,
A gate electrode of the first TFT is connected to the write gate signal line;
One of the source region and the drain region of the first TFT is connected to the source signal line, and the other is connected to the gate electrode of the second TFT.
A source region of the second TFT is connected to the power supply line, and a drain region is connected to a pixel electrode of the light emitting element;
A gate electrode of the third TFT is connected to the erasing gate signal line;
One of the source region and the drain region of the third TFT is connected to the power supply line, and the other is connected to the gate electrode of the second TFT.
Wherein the plurality of sub-pixels, rather is equal to each other the effective light-emitting area,
Gray scale display is performed by the sum of the time during which the light emitting elements emit light in each of the plurality of sub-pixels within one frame period,
The one frame period includes a plurality of subframe periods and a non-display period in which the light emitting elements in the plurality of subpixels are in a non-light emitting state,
The non-display period is provided at least immediately after the shortest subframe period of the plurality of subframe periods,
Each of the plurality of sub-pixels has a different appearance order of the plurality of sub-frame periods . A light emitting device having a plurality of pixels,
Each of the plurality of pixels has a plurality of sub-pixels;
The plurality of subpixels each have a light emitting element, a first TFT, a second TFT, a third TFT, a source signal line, and an erasing gate signal line.
The plurality of sub-pixels share a writing gate signal line and a power supply line in the same pixel,
A gate electrode of the first TFT is connected to the write gate signal line;
One of the source region and the drain region of the first TFT is connected to the source signal line, and the other is connected to the gate electrode of the second TFT.
A source region of the second TFT is connected to the power supply line, and a drain region is connected to a pixel electrode of the light emitting element;
A gate electrode of the third TFT is connected to the erasing gate signal line;
One of the source region and the drain region of the third TFT is connected to the power supply line, and the other is connected to the gate electrode of the second TFT.
Wherein the plurality of sub-pixels, rather is equal to each other the effective light-emitting area,
Gray scale display is performed by the sum of the time during which the light emitting elements emit light in each of the plurality of sub-pixels within one frame period,
The one frame period includes a plurality of subframe periods and a non-display period in which the light emitting elements in the plurality of subpixels are in a non-light emitting state,
The non-display period is provided at least immediately after the shortest subframe period of the plurality of subframe periods,
Each of the plurality of sub-pixels has a different appearance order of the plurality of sub-frame periods . An electronic apparatus using the light-emitting device according to claim 1 .

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