JP4322063B2

JP4322063B2 - Transmitter

Info

Publication number: JP4322063B2
Application number: JP2003278438A
Authority: JP
Inventors: 毅梶本
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-07-23
Filing date: 2003-07-23
Publication date: 2009-08-26
Anticipated expiration: 2023-07-23
Also published as: JP2005045610A

Description

本発明は、送信装置、および通信システムに関し、特に、パラレルデータの伝送に好適な送信装置、および通信システムに関する。 The present invention relates to a transmission device and a communication system, and more particularly to a transmission device and a communication system suitable for parallel data transmission.

従来から、シリアルデータの伝送では、ＤＣ成分を除去することが重要となっている。たとえば、特許文献１で開示されている方法は、冗長ビットを用いること無しに、（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限化におけるＤＣ成分の抑圧を４ビットを６ビットに変換可能な符号化テーブルを用いて行なう。連続する２進数のデータ系列を４ビット単位の入力データ後に変換した後に、（１、７）ＲＬＬ規則または（１、８）ＲＬＬ規則を満足する６ビット単位の出力符号後列に変換し、さらに補助情報を付加して伝送する。 Conventionally, in serial data transmission, it is important to remove the DC component. For example, the method disclosed in Patent Document 1 uses the (1, k) RLL rule to suppress the DC component in the restriction of k = 7 or 8 from 6 bits to 6 bits without using redundant bits. This is done using a convertible encoding table. After a continuous binary data series is converted after 4-bit unit input data, it is converted to a 6-bit output code post-sequence that satisfies the (1, 7) RLL rule or (1, 8) RLL rule, and further supported. Transmit information.

これによって、シリアルデータの伝送において、同一の値が連続することによって発生するＤＣ成分を除去することができる。
特開２００２−２１６４３５号公報 As a result, in the transmission of serial data, it is possible to remove a DC component that is generated when the same value continues.
JP 2002-216435 A

このように、シルアルデータの伝送においては、１つのビットの変化を制御するだけでよかった。 Thus, in the transmission of serial data, it is only necessary to control the change of one bit.

しかしながら、パラレルデータの伝送においては、多ビットが同時に伝送されるので、各ビットの変化のみを制御しているだけでは不都合が生じる場合がある。なぜなら、パラレルデータを構成する各ビットの変化のパターンが、パラレルデータを構成する他のビットまたはビット全体に好ましくない影響を与える場合があるからである。 However, in parallel data transmission, since multiple bits are transmitted at the same time, it may be inconvenient if only the change of each bit is controlled. This is because the change pattern of each bit constituting the parallel data may adversely affect other bits constituting the parallel data or the entire bit.

まず、パラレルデータを構成する複数ビットのうち、多数のビットが同時に変化すると、パラレルデータを伝送するための入出力回路や終端回路などにおいて、消費電力が大きくなる。 First, if a large number of bits among a plurality of bits constituting parallel data change simultaneously, power consumption increases in an input / output circuit and a termination circuit for transmitting parallel data.

また、パラレルデータを構成する複数ビットのうち、特定のビットにビット値の変化が集中すると、変化があるたびに処理が必要となるので、パラレルデータを伝送するための入出力回路や終端回路の処理速度が遅くなる。 In addition, if changes in bit values concentrate on specific bits among multiple bits that make up parallel data, processing is required each time there is a change, so input / output circuits and termination circuits for transmitting parallel data are required. Processing speed becomes slow.

さらに、ビットパターンが「０１０」または「０００」から「１０１」に変化したり、「１０１」または「１１１」から「０１０」に変化したとき、つまり、その両隣のビットが同時に同方向に変化し、その値が両隣のビットの変化後の値と異なるようなビットが発生したときには、パラレルデータを伝送するための入出力回路、終端回路および信号線でクロストークノイズが発生することがある。 Furthermore, when the bit pattern changes from “010” or “000” to “101”, or from “101” or “111” to “010”, that is, the bits on both sides simultaneously change in the same direction. When a bit whose value is different from the value after the change of the adjacent bits occurs, crosstalk noise may occur in the input / output circuit for transmitting parallel data, the termination circuit, and the signal line.

そこで、本発明は、各ビットの変化のパターンが他のビットまたはビット全体に好ましくない影響を与えないようにパラレルデータを符号化する符号化回路を有する送信装置、および通信システムを提供することを目的とする。 Therefore, the present invention provides a transmission apparatus having a coding circuit for coding parallel data so that a change pattern of each bit does not undesirably affect other bits or the whole bit, and a communication system. Objective.

上記課題を解決するために、この発明に係わる送信装置、および通信システムは、Ｎビットのパラレルデータの入力に応じて、Ｍ（Ｍ＞Ｎ）ビットのパラレルコードを出力する符号化回路と、パラレルコードを外部または伝送路を通じて受信装置へ出力する出力回路とを備える。符号化回路は、前回出力したパラレルコードに対して、各ビットの変化のパターンが他のビットの変化のパターンとの間で所定の条件を満足するようなパラレルコードを出力する。 In order to solve the above problems, a transmission apparatus and a communication system according to the present invention include an encoding circuit that outputs an M (M> N) bit parallel code in response to input of N bit parallel data, and a parallel circuit. And an output circuit for outputting the code to the receiving device through an external or transmission line. The encoding circuit outputs a parallel code such that the change pattern of each bit satisfies a predetermined condition with respect to the change pattern of other bits with respect to the previously output parallel code.

この発明に係わる送信装置、通信システム、半導体記憶装置、およびマルチチップパッケージによれば、符号化回路は、前回出力したパラレルコードに対して、各ビットの変化のパターンが他のビットの変化のパターンとの間で所定の条件を満足するようなパラレルコードを出力するので、各ビットの変化のパターンが他のビットまたはビット全体に好ましくない影響、たとえば、消費電力の増大、処理速度の遅延、またはクロストークノイズの発生などを与えないようにパラレルデータを符号化することができる。 According to the transmission device, the communication system, the semiconductor memory device, and the multichip package according to the present invention, the encoding circuit uses the change pattern of each bit as the change pattern of other bits with respect to the previously output parallel code. The parallel code that satisfies the predetermined condition is output between each other and the influence of the change pattern of each bit on other bits or the whole bit, for example, an increase in power consumption, a processing speed delay, or Parallel data can be encoded so as not to generate crosstalk noise.

以下、本発明の実施の形態について図面を用いて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［第１の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットの２つのパラレルコードを生成して、選択基準αによって、これら２つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [First Embodiment]
In this embodiment, two (N + 1) -bit parallel codes are generated for N-bit original information (parallel data), and one of these two parallel codes is selected according to the selection criterion α. The present invention relates to a communication system having a transmission device that outputs a signal.

（通信システム）
図１は、第１の実施形態に係わる通信システムの構成を示す。同図に示すように、この通信システム１０００は、送信装置１００と受信装置２００とを備える。 (Communications system)
FIG. 1 shows a configuration of a communication system according to the first embodiment. As shown in the figure, the communication system 1000 includes a transmission device 100 and a reception device 200.

（送信装置の構成）
図２は、第１の実施形態における送信装置の構成を示す。同図を参照して、この送信装置１００ａは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットのパラレルコードを送信する送信装置であって、エンコーダ１５ａと、出力回路１４ａとを備える。エンコーダ１５ａは、サブエンコーダ１１ａと、セレクタ１２ａと、データラッチ回路１３ａとを備える。 (Configuration of transmitter)
FIG. 2 shows a configuration of the transmission apparatus according to the first embodiment. Referring to FIG. 1, this transmission device 100a is a transmission device that transmits (N + 1) -bit parallel code to N-bit original information (parallel data), and includes an encoder 15a and an output circuit 14a. Prepare. The encoder 15a includes a sub-encoder 11a, a selector 12a, and a data latch circuit 13a.

サブエンコーダ１１ａは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットのパラレルコードであるコードＡおよびコードＢを生成する。図３は、Ｎ＝４のときの元情報とコードＡおよびコードＢの対応関係を示す。同図に示すように、コードＡは、元情報の最上位側に「０」を１ビット追加したものである。コードＢは、コードＡの全ビットの「０」と「１」を反転したものである。 The sub-encoder 11a generates a code A and a code B which are (N + 1) -bit parallel codes with respect to N-bit original information (parallel data). FIG. 3 shows the correspondence between the original information, code A, and code B when N = 4. As shown in the figure, the code A is obtained by adding one bit of “0” to the most significant side of the original information. Code B is obtained by inverting “0” and “1” of all bits of code A.

図４は、サブエンコーダ１１ａを実現する具体的な回路構成を示す。同図に示すように、サブエンコーダ１１ａは、いやゆるワイヤードロジックであり、元情報の各ビット（下位からｓ１，ｓ２，ｓ３，ｓ４）の値と、元情報の各ビットの値をインバータＩＶ１１〜ＩＶ１４によって反転した値を適宜組合せてコードＡの各ビット（下位からａ１，ａ２，ａ３，ａ４，ａ５）の値およびコードＢの各ビット（下位からｂ１，ｂ２，ｂ３，ｂ４，ｂ５）の値を生成する。 FIG. 4 shows a specific circuit configuration for realizing the sub-encoder 11a. As shown in the figure, the sub-encoder 11a is somewhat wired logic, and the inverter IV111 converts the value of each bit (s1, s2, s3, s4 from the lower order) of the original information and the value of each bit of the original information. The value of each bit of code A (from the lower order, a1, a2, a3, a4, a5) and the value of each bit of code B (from the lower order, b1, b2, b3, b4, b5) by appropriately combining the values inverted by IV14 Is generated.

再び図２を参照して、セレクタ１２ａは、サブエンコーダ１１ａからコードＡまたはコードＢを受けて、いずれかを選択して出力する。セレクタ１２ａは、次のコードの選択基準として、選択基準α「その値が変化するビットの数が最小となるコードを選択する。」を用いる。つまり、セレクタ１２ａは、その値が変化するビットの数を判定値とし、判定値が最小のコードを選択する。 Referring to FIG. 2 again, selector 12a receives code A or code B from sub-encoder 11a, and selects and outputs either of them. The selector 12a uses the selection criterion α “selects the code that minimizes the number of bits whose value changes” as the selection criterion for the next code. That is, the selector 12a uses the number of bits whose value changes as a determination value, and selects a code with the minimum determination value.

図５は、セレクタ１２ａが選択基準αによって順次選択するコード列の例を示す。同図において、左側にサブエンコーダ１１ａに入力される元情報を示し、右側にその元情報に対してサブエンコーダ１１ａが出力するコードＡおよびコードＢを示す。太枠で示されたコードがセレクタ１２ａが選択したコードを示す。 FIG. 5 shows an example of a code string that the selector 12a sequentially selects according to the selection criterion α. In the figure, the original information input to the sub-encoder 11a is shown on the left side, and the code A and code B output by the sub-encoder 11a for the original information are shown on the right side. The code indicated by the thick frame indicates the code selected by the selector 12a.

サブエンコーダ１１ａは、元情報「００１０」に対してコードＡ「０００１０」を出力し、コードＢ「１１１０１」を出力する。セレクタ１２ａは、最初は、デフォルト選択として、コードＡを選択する。 The sub-encoder 11a outputs the code A “00010” and the code B “11101” with respect to the original information “0010”. The selector 12a first selects the code A as a default selection.

次に、サブエンコーダ１１ａは、元情報「１１０１」に対してコードＡ「０１１０１」を出力し、コードＢ「１００１０」を出力する。 Next, the sub-encoder 11a outputs the code A “01101” and the code B “10010” with respect to the original information “1101”.

セレクタ１２ａは、コードＡを選択したときに最下位から第１，２，３，４ビットの値が変化するので、その値が変化するビットの数が「４」であることを算出し、判定値Ａを「４」とする。また、セレクタ１２ａは、コードＢを選択したときには最下位から第５ビットの値が変化するので、その値が変化するビットの数が「１」であることを算出し、判定値Ｂを「１」とする。以上より、セレクタ１２ａは、判定値が最小のコードＢを選択する。 The selector 12a calculates that the value of the first, second, third, and fourth bits from the least significant bit changes when the code A is selected. The value A is “4”. Further, when the code B is selected, the selector 12a calculates that the value of the fifth bit from the least significant bit changes, so that the number of bits whose value changes is “1”, and sets the determination value B to “1”. " As described above, the selector 12a selects the code B having the smallest determination value.

次に、サブエンコーダ１１ａは、元情報「１１１１」に対してコードＡ「０１１１１」を出力し、コードＢ「１００００」を出力する。 Next, the sub-encoder 11a outputs the code A “01111” and the code B “10000” to the original information “1111”.

セレクタ１２ａは、コードＡを選択したときに最下位から第１，３，４，５ビットの値が変化するので、その値が変化するビットの数が「４」であることを算出し、判定値Ａを「４」とする。また、セレクタ１２ａは、コードＢを選択したときには最下位から第２ビットの値が変化するので、その値が変化するビットの数が「１」であることを算出し、判定値Ｂを「１」とする。以上より、セレクタ１２ａは、判定値が最小のコードＢを選択する。 The selector 12a calculates that the value of the first, third, fourth, and fifth bits from the least significant bit changes when the code A is selected. The value A is “4”. Further, since the value of the second bit changes from the least significant when the code B is selected, the selector 12a calculates that the number of bits whose value changes is “1”, and sets the determination value B to “1”. " As described above, the selector 12a selects the code B having the smallest determination value.

次に、サブエンコーダ１１ａは、元情報「０１０１」に対してコードＡ「００１０１」を出力し、コードＢ「１１０１０」を出力する。 Next, the sub-encoder 11a outputs code A “00101” to the original information “0101”, and outputs code B “11010”.

セレクタ１２ａは、コードＡを選択したときに最下位から第１，３，５ビットの値が変化するので、その値が変化するビットの数が「３」であることを算出し、判定値Ａを「３」とする。また、セレクタ１２ａは、コードＢを選択したときに最下位から第２，４ビットの値が変化するので、その値が変化するビットの数が「２」であることを算出し、判定値Ｂを「２」とする。以上より、セレクタ１２ａは、判定値が最小のコードＢを選択する。 The selector 12a calculates that the value of the first, third, and fifth bits changes from the least significant when the code A is selected, so that the number of bits whose value changes is "3". Is “3”. Further, when the code B is selected, the selector 12a calculates that the value of the second and fourth bits change from the least significant bit, so that the number of bits whose value changes is “2”. Is “2”. As described above, the selector 12a selects the code B having the smallest determination value.

次に、サブエンコーダ１１ａは、元情報「１０１１」に対してコードＡ「０１０１１」を出力し、コードＢ「１０１００」を出力する。 Next, the sub-encoder 11a outputs code A “01011” to the original information “1011”, and outputs code B “10100”.

セレクタ１２ａは、コードＡを選択したときに最下位から第１，５ビットの値が変化するので、その値が変化するビットの数が「２」であることを算出し、判定値Ａを「２」とする。また、セレクタ１２ａは、コードＢを選択したときに最下位から第２，３，４ビットの値が変化するので、その値が変化するビットの数が「３」であることを算出し、判定値Ｂを「３」とする。以上より、セレクタ１２ａは、判定値が最小のコードＡを選択する。 The selector 12a calculates that the value of the first and fifth bits changes from the least significant when the code A is selected, so that the number of bits whose value changes is “2”. 2 ”. Further, since the value of the second, third, and fourth bits changes from the least significant when the code B is selected, the selector 12a calculates that the number of bits whose value changes is “3” and determines The value B is “3”. As described above, the selector 12a selects the code A having the smallest determination value.

図６は、セレクタ１２ａを実現する具体的な回路構成を示す。同図を参照して、セレクタ１２ａは、コードＡに対応する適性判定回路３１ａと、コードＢに対応する適性判定回路３１ｂと、比較回路３２ａと、スイッチ回路３３ａとで構成される。 FIG. 6 shows a specific circuit configuration for realizing the selector 12a. Referring to FIG. 8, selector 12a includes aptitude determination circuit 31a corresponding to code A, aptitude determination circuit 31b corresponding to code B, comparison circuit 32a, and switch circuit 33a.

適性判定回路３１ａ，３１ｂは、それぞれコードＡの判定値Ａ，コードＢの判定値Ｂを比較回路３２ａへ出力する
図７は、適性判定回路３１ａを実現する具体的な回路構成を示す。図７を参照して、この適性判定回路３１ａの排他的論理和回路Ｅ−ＯＲ１〜Ｅ−ＯＲ５のそれぞれには、サブエンコーダ１１ａからコードＡの対応するビットが入力され、データラッチ回路１３ａから前コードの対応するビットが入力される。 The aptitude determination circuits 31a and 31b output the determination value A of code A and the determination value B of code B to the comparison circuit 32a, respectively. FIG. 7 shows a specific circuit configuration for realizing the aptitude determination circuit 31a. Referring to FIG. 7, bits corresponding to code A are input from sub-encoder 11a to exclusive OR circuits E-OR1 to E-OR5 of aptitude determination circuit 31a, and data latch circuit 13a receives the preceding bit. The corresponding bit of code is entered.

排他的論理和回路Ｅ−ＯＲ１〜Ｅ−ＯＲ５のそれぞれは、コードＡの対応するビットの値と、前コードの対応するビットの値が異なるとき、すなわち値が変化したときに、「１」を出力する。 Each of the exclusive OR circuits E-OR1 to E-OR5 sets “1” when the value of the corresponding bit of the code A is different from the value of the corresponding bit of the previous code, that is, when the value changes. Output.

ビット加算器３４ａは、排他的論理和回路Ｅ−ＯＲ１〜Ｅ−ＯＲ５の出力を加算して、加算結果を判定値Ａとして比較回路３２ａへ出力する。この判定値Ａは、コードＡを選択したときに前コードからその値が変化したビットの数を表す。 The bit adder 34a adds the outputs of the exclusive OR circuits E-OR1 to E-OR5, and outputs the addition result as the determination value A to the comparison circuit 32a. The determination value A represents the number of bits whose value has changed from the previous code when the code A is selected.

適性判定回路３１ｂは、適性判定回路３１ａと同様にして、コードＢを選択したときの前コードからその値が変化したビットの数を表す判定値Ｂを比較回路３２ａへ出力する。適性判定回路３１ｂの具体的な回路構成は、適性判定回路３１ａの具体的な回路構成と同様なので、説明は繰返さない。 Similar to aptitude determination circuit 31a, aptitude determination circuit 31b outputs determination value B representing the number of bits whose value has changed from the previous code when code B is selected to comparison circuit 32a. Since the specific circuit configuration of aptitude determination circuit 31b is similar to the specific circuit configuration of aptitude determination circuit 31a, description thereof will not be repeated.

再び図６を参照して、比較回路３２ａは、適性判定回路３１ａ，３１ｂから判定値Ａ，判定値Ｂを受けて、判定値Ａと判定値Ｂの大きさを比較して、比較結果に応じて、スイッチ回路３３ａへ出力する信号のレベルを定める。 Referring to FIG. 6 again, the comparison circuit 32a receives the determination value A and the determination value B from the suitability determination circuits 31a and 31b, compares the determination values A with the determination value B, and according to the comparison result. Thus, the level of the signal output to the switch circuit 33a is determined.

図８は、比較回路３２ａにおける判定値Ａ，判定値Ｂの大小関係と出力信号との対応関係を示す。同図に示すように、判定値Ａ≦判定値Ｂのとき、出力は「０」となり、判定値Ａ＞判定値Ｂのとき、出力が「１」となる。 FIG. 8 shows the correspondence between the magnitude relationship between the judgment values A and B in the comparison circuit 32a and the output signal. As shown in the figure, when the judgment value A ≦ the judgment value B, the output is “0”, and when the judgment value A> the judgment value B, the output is “1”.

再び図６を参照して、スイッチ回路３３ａは、比較回路３２ａから受けた信号が「０」のときにコードＡを出力し、「１」のときにコードＢを出力する。 Referring to FIG. 6 again, switch circuit 33a outputs code A when the signal received from comparison circuit 32a is “0”, and outputs code B when the signal is “1”.

以上のように、セレクタ１２ａによって、コードＡを選択したときに前コードからその値が変化したビットの数と、コードＢを選択したときに前コードからその値が変化したビットの数とが比較され、変化したビットの数が少ない方のコードが選択されることになる。 As described above, the number of bits whose value has changed from the previous code when the code A is selected by the selector 12a is compared with the number of bits whose value has changed from the previous code when the code B is selected. Thus, the code having the smaller number of changed bits is selected.

再び、図２を参照して、データラッチ回路１３ａは、前コードを保持する。図９は、データラッチ回路１３ａを実現する具体的な回路構成を示す。同図に示すように、データラッチ回路１３ａは、複数の２段のクロック同期式Ｄフリップフロップで構成され、セレクタ１２ａが出力した出力コードをクロックのＬ（ロウレベル）エッジとＨ（ハイレベル）エッジでラッチし、前コードとして出力する。 Again referring to FIG. 2, data latch circuit 13a holds the previous code. FIG. 9 shows a specific circuit configuration for realizing the data latch circuit 13a. As shown in the figure, the data latch circuit 13a is composed of a plurality of two-stage clock synchronous D flip-flops, and outputs the output code output from the selector 12a to the L (low level) edge and H (high level) edge of the clock. Is latched and output as the previous code.

再び、図２を参照して、出力回路１４ａは、セレクタ１２ａが出力したコードＡまたはコードＢの出力コードを伝送路に出力する。 Referring to FIG. 2 again, output circuit 14a outputs the output code of code A or code B output from selector 12a to the transmission line.

（受信装置の構成）
図１０は、第１の実施形態に係わる受信装置の構成を示す。同図を参照して、この受信装置２００ａは、入力回路２１ａと、デコーダ２２ａとを備える。入力回路２１ａは、伝送路からコードＡまたはコードＢの入力コードを入力し、入力コードをデコーダ２２ａに出力する。 (Receiver configuration)
FIG. 10 shows the configuration of the receiving apparatus according to the first embodiment. Referring to FIG. 6, receiving apparatus 200a includes an input circuit 21a and a decoder 22a. The input circuit 21a inputs an input code of code A or code B from the transmission line, and outputs the input code to the decoder 22a.

図１１は、デコーダ２２ａを実現する具体的な回路構成を示す。同図に示すように、デコーダ２２ａは、排他的論理和回路Ｅ−ＯＲ２０〜Ｅ−ＯＲ２３で構成される。入力コードがコードＡの場合には、第５ビットが「０」であって、第１〜第４ビットが元情報のビットの値と同一である。入力コードがコードＢの場合には、第５ビットが「１」であって、第１〜第４ビットが元情報のビットの値を反転したものである。したがって、入力コードの最上位ビットを排他的論理和回路Ｅ−ＯＲ２０〜Ｅ−ＯＲ２３に入力することによって、その他のビットの反転または非反転を制御している。 FIG. 11 shows a specific circuit configuration for realizing the decoder 22a. As shown in the figure, the decoder 22a includes exclusive OR circuits E-OR20 to E-OR23. When the input code is code A, the fifth bit is “0”, and the first to fourth bits are the same as the value of the bits of the original information. When the input code is code B, the fifth bit is “1”, and the first to fourth bits are the inverted values of the bits of the original information. Therefore, the inversion or non-inversion of other bits is controlled by inputting the most significant bit of the input code to the exclusive OR circuits E-OR20 to E-OR23.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋１）ビットの複数のパラレルコードのうち、同時にその値が変化するビットの数を最小にするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、消費電力の低減化が実現できる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the (N + 1) -bit parallel codes, the number of bits whose values change simultaneously is minimized. Since the parallel code to be transmitted is transmitted, the power consumption can be reduced in the input / output circuit for transmitting the parallel code.

［第２の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの４つのパラレルコードを生成して、選択基準αによって、これら４つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Second Embodiment]
In the present embodiment, four (N + 2) -bit parallel codes are generated for N-bit original information (parallel data), and one of these four parallel codes is selected by the selection criterion α. The present invention relates to a communication system having a transmission device that outputs a signal.

（送信装置の構成）
図１２は、第２の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｂは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットのパラレルコードを送信する送信装置であって、サブエンコーダ１１ｂと、セレクタ１２ｂと、データラッチ回路１３ｂと、出力回路１４ｂとを備える。 (Configuration of transmitter)
FIG. 12 shows the configuration of the transmission apparatus according to the second embodiment. Referring to the figure, this transmitting apparatus 100b is a transmitting apparatus that transmits an (N + 2) -bit parallel code to N-bit original information (parallel data), and includes a sub-encoder 11b, a selector 12b, A data latch circuit 13b and an output circuit 14b are provided.

サブエンコーダ１１ｂは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットのパラレルコードであるコードＣ〜コードＦを生成する。 The sub-encoder 11b generates code C to code F which are (N + 2) -bit parallel codes with respect to N-bit original information (parallel data).

図１３は、Ｎ＝４のときの元情報とコードＣ〜コードＦの対応関係を示す。同図に示すように、コードＣは、元情報の上位側に「０」を２ビット追加したものである。コードＤ〜Ｆは、それぞれ、コードＣの奇数ビット、偶数ビット、全ビットの「０」と「１」を反転したものである。 FIG. 13 shows the correspondence between original information and code C to code F when N = 4. As shown in the figure, the code C is obtained by adding 2 bits of “0” to the upper side of the original information. Codes D to F are obtained by inverting “0” and “1” of odd bits, even bits, and all bits of code C, respectively.

図１４は、サブエンコーダ１１ｂを実現する具体的な回路構成を示す。同図に示すように、サブエンコーダ１１ｂは、いやゆるワイヤードロジックであり、元情報の各ビット（下位からｓ１，ｓ２，ｓ３，ｓ４）の値と、元情報の各ビットの値をインバータＩＶ１５〜ＩＶ１８によって反転した値を適宜組合せてコードＣの各ビット（下位からｃ１，ｃ２，ｃ３，ｃ４，ｃ５，ｃ６）の値、コードＤの各ビット（下位からｄ１，ｄ２，ｄ３，ｄ４，ｄ５，ｄ６）の値、コードＥの各ビット（下位からｅ１，ｅ２，ｅ３，ｅ４，ｅ５，ｅ６）の値、およびコードＦの各ビット（下位からｆ１，ｆ２，ｆ３，ｆ４，ｆ５，ｆ６）の値を生成する。 FIG. 14 shows a specific circuit configuration for realizing the sub-encoder 11b. As shown in the figure, the sub-encoder 11b is rather wired logic, and the inverter IV15 to the value of each bit (s1, s2, s3, s4 from the lower order) of the original information and the value of each bit of the original information. The values inverted by IV18 are appropriately combined, the value of each bit of code C (c1, c2, c3, c4, c5, c6 from the lower order) and each bit of code D (d1, d2, d3, d4, d5 from the lower order) the value of d6), the value of each bit of code E (e1, e2, e3, e4, e5, e6 from the lower order), and the value of each bit of code F (f1, f2, f3, f4, f5, f6 from the lower order) Generate a value.

再び図１２を参照して、セレクタ１２ｂは、サブエンコーダ１１ｂからコードＣ、コードＤ、コードＥまたはコードＦを受けて、いずれかを選択して出力する。セレクタ１２ｂは、次のコード選択の条件として、第１の実施形態と同じ選択基準α、すなわち「その値が変化するビットの数が最小となるコードを選択する」を用いる。 Referring to FIG. 12 again, selector 12b receives code C, code D, code E or code F from sub-encoder 11b, and selects and outputs either. The selector 12b uses the same selection criterion α as in the first embodiment, that is, “selects a code that minimizes the number of bits whose value changes” as a condition for the next code selection.

図１５は、セレクタ１２ｂが選択基準αによって順次選択するコード列の例を示す。同図において、左側にサブエンコーダ１１ｂに入力される元情報を示し、右側にその元情報に対してサブエンコーダ１１ｂが出力するコードＣ、コードＤ、コードＥおよびコードＦを示す。太枠で示されたコードがセレクタ１２ｂが選択したコードを示す。 FIG. 15 shows an example of a code string that the selector 12b sequentially selects according to the selection criterion α. In the figure, the original information input to the sub-encoder 11b is shown on the left side, and the code C, code D, code E, and code F output from the sub-encoder 11b with respect to the original information are shown on the right side. The code indicated by the thick frame indicates the code selected by the selector 12b.

サブエンコーダ１１ｂは、元情報「００１０」に対してコードＣ「００００１０」を出力し、コードＤ「０１０１１１」を出力し、コードＥ「１０１０００」を出力し、コードＦ「１１１１０１」を出力する。セレクタ１２ｂは、最初は、デフォルト選択として、コードＣを選択する。 The sub-encoder 11b outputs the code C “000010” with respect to the original information “0010”, the code D “010111”, the code E “101000”, and the code F “111101”. The selector 12b first selects the code C as a default selection.

次に、サブエンコーダ１１ｂは、元情報「１１０１」に対してコードＣ「００１１０１」を出力し、コードＤ「０１１０００」を出力し、コードＥ「１００１１１」を出力し、コードＦ「１１００１０」を出力する。 Next, the sub-encoder 11b outputs a code C “001101” to the original information “1101”, outputs a code D “011000”, outputs a code E “100111”, and outputs a code F “110010”. To do.

セレクタ１２ｂは、コードＣを選択したときに最下位から第１，２，３，４ビットの値が変化するので、その値が変化するビットの数が「４」であることを算出し、判定値Ｃを「４」とする。また、セレクタ１２ｂは、コードＤを選択したときに最下位から第２，４，５ビットの値が変化するので、その値が変化するビットの数が「３」であることを算出し、判定値Ｄを「３」とする。また、セレクタ１２ｂは、コードＥを選択したときに最下位から第１，３，６ビットの値が変化するので、その値が変化するビットの数が「３」であることを算出し、判定値Ｅを「３」とする。また、セレクタ１２ｂは、コードＦを選択したときに最下位から第５，６ビットの値が変化するので、その値が変化するビットの数が「２」であることを算出し、判定値Ｆを「２」とする。以上より、セレクタ１２ｂは、判定値が最小のコードＦを選択する。 Since the value of the first, second, third, and fourth bits changes from the least significant when the code C is selected, the selector 12b calculates that the number of bits whose value changes is “4”, and determines The value C is set to “4”. In addition, when the code D is selected, the selector 12b calculates that the value of the second, fourth, and fifth bits changes from the least significant bit, and the number of bits whose value changes is “3”. The value D is “3”. In addition, when the code E is selected, the selector 12b calculates that the value of the first, third, and sixth bits changes from the least significant bit, so that the number of bits that change the value is “3”. The value E is set to “3”. Further, when the code F is selected, the selector 12b calculates that the value of the fifth and sixth bits changes from the least significant bit, so that the number of bits whose value changes is “2”. Is “2”. From the above, the selector 12b selects the code F having the smallest determination value.

次に、サブエンコーダ１１ｂは、元情報「１１１１」に対してコードＣ「００１１１１」を出力し、コードＤ「０１１０１０」を出力し、コードＥ「１００１０１」を出力し、コードＦ「１１００００」を出力する。 Next, the sub-encoder 11b outputs a code C “001111” to the original information “1111”, outputs a code D “011010”, outputs a code E “100101”, and outputs a code F “110000”. To do.

セレクタ１２ｂは、コードＣを選択したときに最下位から第１，３，４，５，６ビットの値が変化するので、その値が変化するビットの数が「５」であることを算出し、判定値Ｃを「５」とする。また、セレクタ１２ｂは、コードＤを選択したときに最下位から第４，６ビットの値が変化するので、その値が変化するビットの数が「２」であることを算出し、判定値Ｄを「２」とする。また、セレクタ１２ｂは、コードＥを選択したときに最下位から第１，２，３，５ビットの値が変化するので、その値が変化するビットの数が「４」であることを算出し、判定値Ｅを「４」とする。また、セレクタ１２ｂは、コードＦを選択したときに最下位から第２ビットの値が変化するので、その値が変化するビットの数が「１」であることを算出し、判定値Ｆを「１」とする。以上より、セレクタ１２ｂは、判定値が最小のコードＦを選択する。 The selector 12b calculates that the value of the first, third, fourth, fifth, and sixth bits changes from the least significant when the code C is selected, so that the number of bits whose value changes is "5". The determination value C is set to “5”. The selector 12b calculates that the value of the fourth and sixth bits changes from the least significant when the code D is selected, so that the number of bits whose value changes is “2”, and the determination value D Is “2”. In addition, when the code E is selected, the selector 12b calculates that the value of the first, second, third, and fifth bits from the least significant bit changes, so that the number of bits whose value changes is “4”. The determination value E is “4”. Further, since the value of the second bit changes from the least significant when the code F is selected, the selector 12b calculates that the number of bits whose value changes is “1” and sets the determination value F to “ 1 ”. From the above, the selector 12b selects the code F having the smallest determination value.

次に、サブエンコーダ１１ｂは、元情報「０１０１」に対してコードＣ「０００１０１」を出力し、コードＤ「０１００００」を出力し、コードＥ「１０１１１１」を出力し、コードＦ「１１１０１０」を出力する。 Next, the sub-encoder 11b outputs the code C “000101” to the original information “0101”, the code D “010000”, the code E “101111”, and the code F “11110”. To do.

セレクタ１２ｂは、コードＣを選択したときに最下位から第１，３，５，６ビットの値が変化するので、その値が変化するビットの数が「４」であることを算出し、判定値Ｃを「４」とする。また、セレクタ１２ｂは、コードＤを選択したときに最下位から第６ビットの値が変化するので、その値が変化するビットの数が「１」であることを算出し、判定値Ｄを「１」とする。また、セレクタ１２ｂは、コードＥを選択したときに最下位から第１，２，３，４，５ビットの値が変化するので、その値が変化するビットの数が「５」であることを算出し、判定値Ｅを「５」とする。また、セレクタ１２ｂは、コードＦを選択したときに最下位から第２，４ビットの値が変化するので、その値が変化するビットの数が「２」であることを算出し、判定値Ｆを「２」とする。以上より、セレクタ１２ｂは、判定値が最小のコードＤを選択する。 The selector 12b calculates that the value of the first, third, fifth, and sixth bits from the least significant bit changes when the code C is selected. The value C is set to “4”. Further, since the value of the sixth bit changes from the least significant when the code D is selected, the selector 12b calculates that the number of bits whose value changes is “1” and sets the determination value D to “ 1 ”. Further, the selector 12b changes the value of the first, second, third, fourth, and fifth bits from the least significant when the code E is selected, so that the number of bits whose value changes is "5". The determination value E is set to “5”. The selector 12b calculates that the value of the second and fourth bits changes from the least significant when the code F is selected, so that the number of bits whose value changes is “2”, and the determination value F Is “2”. As described above, the selector 12b selects the code D having the smallest determination value.

次に、サブエンコーダ１１ｂは、元情報「１０１１」に対してコードＣ「００１０１１」を出力し、コードＤ「０１１１１０」を出力し、コードＥ「１００００１」を出力し、コードＦ「１１０１００」を出力する。 Next, the sub-encoder 11b outputs a code C “001011” to the original information “1011”, outputs a code D “011110”, outputs a code E “100001”, and outputs a code F “110100”. To do.

セレクタ１２ｂは、コードＣを選択したときに最下位から第１，２，４，５ビットの値が変化するので、その値が変化するビットの数が「４」であることを算出し、判定値Ｃを「４」とする。また、セレクタ１２ｂは、コードＤを選択したときに最下位から第２，３，４ビットの値が変化するので、その値が変化するビットの数が「３」であることを算出し、判定値Ｄを「３」とする。また、セレクタ１２ｂは、コードＥを選択したときに最下位から第１，５，６ビットの値が変化するので、その値が変化するビットの数が「３」であることを算出し、判定値Ｅを「３」とする。また、セレクタ１２ｂは、コードＦを選択したときに最下位から第３，６ビットの値が変化するので、その値が変化するビットの数が「２」であることを算出し、判定値Ｆを「２」とする。以上より、セレクタ１２ｂは、判定値が最小のコードＦを選択する。 The selector 12b calculates that the value of the first, second, fourth, and fifth bits from the least significant bit changes when the code C is selected, so that the number of bits whose value changes is "4". The value C is set to “4”. Further, the selector 12b calculates that the value of the second, third, and fourth bits from the least significant when the code D is selected, so that the number of bits whose value changes is “3”. The value D is “3”. In addition, when the code E is selected, the selector 12b calculates that the value of the first, fifth, and sixth bits changes from the least significant bit, so that the number of bits whose value changes is “3”. The value E is set to “3”. Further, when the code F is selected, the selector 12b calculates that the value of the third and sixth bits changes from the least significant bit, so that the number of bits whose value changes is “2”, and the determination value F Is “2”. From the above, the selector 12b selects the code F having the smallest determination value.

図１６は、セレクタ１２ｂを実現する具体的な回路構成を示す。同図を参照して、セレクタ１２ｂは、コードＣに対応する適性判定回路３１ｃと、コードＤに対応する適性判定回路３１ｄと、コードＥに対応する適性判定回路３１ｅと、コードＦに対応する適性判定回路３１ｆと、比較回路３２ｂと、スイッチ回路３３ｂとで構成される。 FIG. 16 shows a specific circuit configuration for realizing the selector 12b. Referring to the figure, selector 12b includes aptitude determination circuit 31c corresponding to code C, aptitude determination circuit 31d corresponding to code D, aptitude determination circuit 31e corresponding to code E, and aptitude corresponding to code F. The circuit includes a determination circuit 31f, a comparison circuit 32b, and a switch circuit 33b.

適性判定回路３１ｃ，３１ｄ，３１ｅ，３１ｆは、それぞれコードＣの判定値Ｃ，コードＤの判定値Ｄ，コードＥの判定値Ｅ，コードＤの判定値Ｆを比較回路３２ｂへ出力する
図１７は、適性判定回路３１ｃを実現する具体的な回路構成を示す。図１７を参照して、この適性判定回路３１ｃの排他的論理和回路Ｅ−ＯＲ６〜Ｅ−ＯＲ１１のそれぞれには、サブエンコーダ１１ｂからコードＣの対応するビットが入力され、データラッチ回路１３ｂから前コードの対応するビットが入力される。 The aptitude determination circuits 31c, 31d, 31e, and 31f output the determination value C of the code C, the determination value D of the code D, the determination value E of the code E, and the determination value F of the code D to the comparison circuit 32b, respectively. A specific circuit configuration for realizing the aptitude determination circuit 31c will be described. Referring to FIG. 17, bits corresponding to code C are input from sub-encoder 11b to exclusive OR circuits E-OR6 to E-OR11 of aptitude determination circuit 31c, and the preceding data latch circuit 13b The corresponding bit of code is entered.

排他的論理和回路Ｅ−ＯＲ６〜Ｅ−ＯＲ１１のそれぞれは、コードＣの対応するビットの値と、前コードの対応するビットの値が異なるとき、すなわち値が変化したときに、「１」を出力する。 Each of the exclusive OR circuits E-OR6 to E-OR11 sets “1” when the value of the corresponding bit of the code C is different from the value of the corresponding bit of the previous code, that is, when the value changes. Output.

ビット加算器３４ｂは、排他的論理和回路Ｅ−ＯＲ６〜Ｅ−ＯＲ１１の出力を加算して、加算結果を判定値Ｃとして比較回路３２ｂへ出力する。この判定値Ｃは、コードＣを選択したときに前コードからその値が変化したビットの数を表す。 The bit adder 34b adds the outputs of the exclusive OR circuits E-OR6 to E-OR11, and outputs the addition result as the determination value C to the comparison circuit 32b. The determination value C represents the number of bits whose value has changed from the previous code when the code C is selected.

適性判定回路３１ｄ，３１ｅ，３１ｆは、それぞれ適性判定回路３１ｃと同様にして、コードＤを選択したときの前コードからその値が変化したビットの数を表す判定値Ｄ，コードＥを選択したときに前コードからその値が変化したビットの数を表す判定値Ｅ，コードＦを選択したときに前コードからその値が変化したビットの数を表す判定値Ｆを比較回路３２ｂへ出力する。 The aptitude determination circuits 31d, 31e, and 31f are similar to the aptitude determination circuit 31c, respectively, when selecting a determination value D and a code E that indicate the number of bits whose values have changed from the previous code when the code D is selected. When a determination value E indicating the number of bits whose value has changed from the previous code and a code F are selected, a determination value F indicating the number of bits whose value has changed from the previous code is output to the comparison circuit 32b.

適性判定回路３１ｄ，３１ｅ，３１ｆの具体的な回路構成は、適性判定回路３１ｃの具体的な回路構成と同様なので、説明は繰返さない。 Since the specific circuit configuration of aptitude determination circuits 31d, 31e, and 31f is similar to the specific circuit configuration of aptitude determination circuit 31c, description thereof will not be repeated.

再び図１６を参照して、比較回路３２ｂは、適性判定回路３１ｃ，３１ｄ，３１ｅ，３１ｆから判定値Ｃ，判定値Ｄ，判定値Ｅ，判定値Ｆを受けて、これらのの大きさを比較して、比較結果に応じて、スイッチ回路３３ｂへ出力する信号のレベルを定める。 Referring to FIG. 16 again, the comparison circuit 32b receives the determination value C, the determination value D, the determination value E, and the determination value F from the suitability determination circuits 31c, 31d, 31e, and 31f, and compares these sizes. Then, the level of the signal output to the switch circuit 33b is determined according to the comparison result.

図１８は、比較回路３２ｂにおける判定値Ｃ，判定値Ｄ，判定値Ｅ，判定値Ｆの大小関係と出力信号との対応関係を示す。同図に示すように、判定値Ｃが最小のとき、出力は「００」となり、判定値Ｄが最小のとき、出力は「０１」となる。また、判定値Ｅが最小のとき、出力は「１０」となり、判定値Ｆが最小のとき、出力は「１１」となる。 FIG. 18 shows the correspondence between the magnitude relationship among the judgment value C, judgment value D, judgment value E, judgment value F and the output signal in the comparison circuit 32b. As shown in the figure, when the determination value C is the minimum, the output is “00”, and when the determination value D is the minimum, the output is “01”. When the determination value E is minimum, the output is “10”, and when the determination value F is minimum, the output is “11”.

再び図１６を参照して、スイッチ回路３３ｂは、比較回路３２ｂから受けた信号が「００」のときコードＣを出力し、「０１」のときコードＤを出力する。また、スイッチ回路３３ｂは、比較回路３２ｂから受けた信号が「１０」のときコードＥを出力し、「１１」のときコードＦを出力する。 Referring to FIG. 16 again, switch circuit 33b outputs code C when the signal received from comparison circuit 32b is “00”, and outputs code D when the signal is “01”. The switch circuit 33b outputs a code E when the signal received from the comparison circuit 32b is “10”, and outputs a code F when the signal is “11”.

以上のように、セレクタ１２ｂによって、コードＣを選択したときに前コードからその値が変化したビットの数と、コードＤを選択したときに前コードからその値が変化したビットの数と、コードＥを選択したときに前コードからその値が変化したビット数と、コードＦを選択したときに前コードからその値が変化したビットの数とが比較され、その値が変化したビットの数が最小のコードが選択されることになる。 As described above, the number of bits whose value has changed from the previous code when the code C is selected by the selector 12b, the number of bits whose value has changed from the previous code when the code D is selected, and the code The number of bits whose value has changed from the previous code when E is selected is compared with the number of bits whose value has changed from the previous code when code F is selected, and the number of bits whose value has changed is determined. The smallest code will be selected.

再び、図１２を参照して、データラッチ回路１３ｂは、前コードを保持する。図１９は、データラッチ回路１３ｂを実現する具体的な回路構成を示す。同図に示すように、データラッチ回路１３ｂは、複数の２段のクロック同期式Ｄフリップフロップで構成され、セレクタ１２ｂが出力した出力コードをクロックのＬ（ロウレベル）エッジとＨ（ハイレベル）エッジでラッチし、前コードとして出力する。 Again referring to FIG. 12, data latch circuit 13b holds the previous code. FIG. 19 shows a specific circuit configuration for realizing the data latch circuit 13b. As shown in the figure, the data latch circuit 13b is composed of a plurality of two-stage clock synchronous D flip-flops, and the output code output from the selector 12b is converted into an L (low level) edge and an H (high level) edge of the clock. Is latched and output as the previous code.

再び、図１２を参照して、出力回路１４ｂは、セレクタ１２ｂから出力されるコードＣ、コードＤ、コードＥまたはコードＦの出力コードを伝送路に出力する。 Referring to FIG. 12 again, output circuit 14b outputs the output code of code C, code D, code E or code F output from selector 12b to the transmission line.

（受信装置の構成）
図２０は、第２の実施形態に係わる受信装置の構成を示す。同図を参照して、この受信装置２００ｂは、入力回路２１ｂと、デコーダ２２ｂとを備える。入力回路２１ｂは、伝送路からコードＣ、コードＤ、コードＥ、またはコードＦの入力コードを入力し、入力コードをデコーダ２２ｂに出力する。 (Receiver configuration)
FIG. 20 shows a configuration of a receiving apparatus according to the second embodiment. Referring to the figure, receiving apparatus 200b includes an input circuit 21b and a decoder 22b. The input circuit 21b inputs an input code of code C, code D, code E, or code F from the transmission path, and outputs the input code to the decoder 22b.

図２１は、デコーダ２２ｂを実現する具体的な回路構成を示す。同図に示すように、デコーダ２２ｂは、排他的論理和回路Ｅ−ＯＲ２４〜Ｅ−ＯＲ２７で構成される。ここで、入力コードがコードＣの場合には、第５ビット，第６ビットが「０」，「０」であって、第１〜第４ビットが元情報のビットの値と同一である。入力コードがコードＤの場合には、第５ビット，第６ビットが「１」，「０」であって、第１ビット、第３ビットが元情報のビットの値を反転したものであり、第２ビット、第４ビットが元情報のビットの値と同一である。入力コードがコードＥの場合には、第５ビット，第６ビットが「０」，「１」であり、第１ビット、第３ビットが元情報のビットの値と同一であり、第２ビット、第４ビットが元情報のビットの値を反転したものである。入力コードがコードＦの場合には、第５ビット，第６ビットが「１」，「１」であり、第１〜第４ビットが元情報のビットの値を反転したものである。したがって、入力コードの第５ビットを排他的論理和回路Ｅ−ＯＲ２４，Ｅ−ＯＲ２６に入力し、入力コードの第６ビットを排他的論理和回路Ｅ−ＯＲ２５，Ｅ−ＯＲ２７に入力することによって、その他のビットの反転または非反転を制御している。 FIG. 21 shows a specific circuit configuration for realizing the decoder 22b. As shown in the figure, the decoder 22b includes exclusive OR circuits E-OR24 to E-OR27. Here, when the input code is code C, the fifth and sixth bits are “0” and “0”, and the first to fourth bits are the same as the values of the bits of the original information. When the input code is code D, the fifth bit and the sixth bit are “1” and “0”, and the first bit and the third bit are obtained by inverting the value of the original information bit, The second bit and the fourth bit are the same as the value of the original information bit. When the input code is code E, the fifth bit and the sixth bit are “0” and “1”, the first bit and the third bit are the same as the value of the original information bit, and the second bit The fourth bit is the inverted value of the original information bit. When the input code is code F, the fifth bit and the sixth bit are “1” and “1”, and the first to fourth bits are the inverted values of the bits of the original information. Therefore, by inputting the fifth bit of the input code to the exclusive OR circuits E-OR24 and E-OR26 and inputting the sixth bit of the input code to the exclusive OR circuits E-OR25 and E-OR27, Controls inversion or non-inversion of other bits.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋２）ビットの複数のパラレルコードのうち、同時にその値が変化するビットの数を最小にするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、消費電力の低減化を実現することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the plurality of (N + 2) -bit parallel codes, the number of bits whose values change simultaneously is minimized. Since the parallel code to be transmitted is transmitted, the power consumption can be reduced in the input / output circuit for transmitting the parallel code.

［第３の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットの２つのパラレルコードを生成して、選択基準αとβとを併せた選択基準（α＋β）によって、これら２つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Third Embodiment]
In the present embodiment, two parallel codes of (N + 1) bits are generated for the original information (parallel data) of N bits, and these 2 are determined by the selection criterion (α + β) that combines the selection criteria α and β. The present invention relates to a communication system having a transmission device that selects and outputs one of two parallel codes.

（送信装置の構成）
図２２は、第３の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｃは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットのパラレルコードを送信する送信装置であって、エンコーダ１５ｃと、出力回路１４ａとを備える。エンコーダ１５ｃは、サブエンコーダ１１ａと、セレクタ１２ｃと、データラッチ回路１３ｃとを備える。この送信装置１００ｃが、第１の実施形態に係わる送信装置１００ａと相違するのは、セレクタ１２ｃとデータラッチ回路１３ｃである。以下では、この相違する点について説明する。 (Configuration of transmitter)
FIG. 22 shows a configuration of a transmission apparatus according to the third embodiment. Referring to the figure, this transmitting apparatus 100c is a transmitting apparatus that transmits (N + 1) -bit parallel code to N-bit original information (parallel data), and includes an encoder 15c and an output circuit 14a. Prepare. The encoder 15c includes a sub-encoder 11a, a selector 12c, and a data latch circuit 13c. The transmission device 100c is different from the transmission device 100a according to the first embodiment in a selector 12c and a data latch circuit 13c. Hereinafter, this difference will be described.

セレクタ１２ｃは、サブエンコーダ１１ａからコードＡまたはコードＢを受けて、いずれかを選択して出力する。セレクタ１２ｃは、次のコード選択の条件として、選択基準αと選択基準β「連続してその値が変化するビットの数が最小となるコードを選択する」とを併せた選択基準（α＋β）を用いる。すなわち、セレクタ１２ｃは、その値が変化するビットの数と、連続してその値が変化するビットの数に重み係数Ｋ（特に限定されないが、以下の説明では「２」とする）を乗じた数との和を判定値とし、判定値が最小のコードを選択する。 The selector 12c receives the code A or the code B from the sub-encoder 11a, selects either one, and outputs it. The selector 12c uses a selection criterion (α + β) that is a combination of the selection criterion α and the selection criterion β “select the code that minimizes the number of bits whose value continuously changes” as the next code selection condition. Use. That is, the selector 12c multiplies the number of bits whose value changes and the number of bits whose value changes continuously by a weighting factor K (which is not particularly limited, but is “2” in the following description). The code with the smallest decision value is selected using the sum of the number and the decision value.

図２３は、セレクタ１２ｃが選択基準（α＋β）によって順次選択するコード列の例を示す。同図において、左側に元情報を、中央にコードＡおよびコードＢを、右側に前回変化情報を示す。ここで、前回変化情報とは、前回の各ビットの変化の有無を示す情報であり、変化があったビットは、その値が「１」となる。
太枠で示されたコードが選択されたことを示す。 FIG. 23 shows an example of a code string that the selector 12c sequentially selects according to the selection criterion (α + β). In the figure, original information is shown on the left side, code A and code B are shown in the center, and previous change information is shown on the right side. Here, the previous change information is information indicating whether or not each previous bit has changed, and the value of a bit that has changed is “1”.
Indicates that the code indicated by the bold frame is selected.

サブエンコーダ１１ａは、元情報「００１０」に対してコードＡ「０００１０」を出力し、コードＢ「１１１０１」を出力する。セレクタ１２ｃは、最初は、デフォルト選択として、コードＡを選択する。また、前回変化情報として、最初は、デフォルト値「０００００」が設定されている。 The sub-encoder 11a outputs the code A “00010” and the code B “11101” with respect to the original information “0010”. The selector 12c first selects the code A as a default selection. In addition, as the previous change information, a default value “00000” is initially set.

セレクタ１２ｃは、第１の実施形態と同様に、コードＡを選択したときに、その値が変化するビットの数が「４」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「０００００」より、コードＡを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ａを「４」（＝４＋２×０）とする。 As in the first embodiment, the selector 12c calculates that the number of bits whose value changes is “4” when the code A is selected. Also, the selector 12c calculates that the number of bits whose value continuously changes when the code A is selected from the previous change information “00000” is “0”. As a result, the selector 12c sets the determination value A to “4” (= 4 + 2 × 0).

セレクタ１２ｃは、第１の実施形態と同様に、コードＢを選択したときに、その値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「０００００」より、コードＢを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ｂを「１」（＝１＋２×０）とする。 As in the first embodiment, the selector 12c calculates that the number of bits whose value changes is “1” when the code B is selected. Also, the selector 12c calculates that the number of bits whose value continuously changes when the code B is selected from the previous change information “00000” is “0”. As a result, the selector 12c sets the determination value B to “1” (= 1 + 2 × 0).

以上より、セレクタ１２ｃは、判定値が小さいコードＢを選択する。また、セレクタ１２ｃは、コードＢを選択したので、前回変化情報を「１００００」に更新する。 From the above, the selector 12c selects the code B having a small determination value. Further, since the selector 12c has selected the code B, the previous change information is updated to “10000”.

セレクタ１２ｃは、第１の実施形態と同様に、コードＡを選択したときに、その値が変化するビットの数が「４」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「１００００」なので、コードＡを選択したときに、第５ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ａを「６」（＝４＋２×１）とする。 As in the first embodiment, the selector 12c calculates that the number of bits whose value changes is “4” when the code A is selected. In addition, since the previous change information is “10000”, the selector 12c changes the value of the fifth bit continuously when the code A is selected. Therefore, the number of bits whose value continuously changes is “1”. Is calculated. As a result, the selector 12c sets the determination value A to “6” (= 4 + 2 × 1).

セレクタ１２ｃは、第１の実施形態と同様に、コードＢを選択したときに、その値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「１００００」なので、コードＢを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ｂを「１」（＝１＋２×０）とする。 As in the first embodiment, the selector 12c calculates that the number of bits whose value changes is “1” when the code B is selected. Further, since the previous change information is “10000”, the selector 12c calculates that the number of bits whose value continuously changes when the code B is selected is “0”. As a result, the selector 12c sets the determination value B to “1” (= 1 + 2 × 0).

以上より、セレクタ１２ｃは、判定値が小さいコードＢを選択する。また、セレクタ１２ｃは、コードＢを選択したので、前回変化情報を「０００１０」に更新する。 From the above, the selector 12c selects the code B having a small determination value. Further, since the selector 12c has selected the code B, the previous change information is updated to “00010”.

セレクタ１２ｃは、第１の実施形態と同様に、コードＡを選択したときに、その値が変化するビットの数が「３」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「０００１０」なので、コードＡを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ａを「３」（＝３＋２×０）とする。 As in the first embodiment, the selector 12c calculates that the number of bits whose value changes is “3” when the code A is selected. Further, since the previous change information is “00010”, the selector 12c calculates that the number of bits whose value continuously changes when the code A is selected is “0”. As a result, the selector 12c sets the determination value A to “3” (= 3 + 2 × 0).

セレクタ１２ｃは、第１の実施形態と同様に、コードＢを選択したときに、その値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「０００１０」なので、コードＢを選択したときに、第２ビットの値が連続して変化し、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ｂを「４」（＝２＋２×１）とする。 As in the first embodiment, the selector 12c calculates that the number of bits whose value changes is “2” when the code B is selected. Further, since the previous change information is “00010” in the selector 12c, when the code B is selected, the value of the second bit continuously changes, and the number of bits whose value continuously changes is “1”. Is calculated. As a result, the selector 12c sets the determination value B to “4” (= 2 + 2 × 1).

以上より、セレクタ１２ｃは、判定値が小さいコードＡを選択する。また、セレクタ１２ｃは、コードＡを選択したので、前回変化情報を「１０１０１」に更新する。 From the above, the selector 12c selects the code A having a small determination value. Further, since the selector 12c has selected the code A, the previous change information is updated to “10101”.

セレクタ１２ｃは、コードＡを選択したときに最下位から第２，３，４ビットの値が変化するので、その値が変化するビットの数が「３」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「１０１０１」なので、コードＡを選択したときに、第３ビットの値が連続して変化し、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ａを「５」（＝３＋２×１）とする。 The selector 12c calculates that the value of the second, third, and fourth bits changes from the least significant when the code A is selected, and thus the number of bits whose value changes is “3”. Further, since the previous change information is “10101” in the selector 12c, when the code A is selected, the value of the third bit changes continuously, and the number of bits whose value changes continuously is “1”. Is calculated. As a result, the selector 12c sets the determination value A to “5” (= 3 + 2 × 1).

セレクタ１２ｃは、コードＢを選択したときに最下位から第１，５ビットの値が変化するので、その値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｃは、前回変化情報が「１０１０１」なので、コードＢを選択したときに、第１，５ビットの値が連続して変化し、連続してその値が変化するビットの数が「２」であることを算出する。以上の結果、セレクタ１２ｃは、判定値Ｂを「６」（＝２＋２×２）とする。 The selector 12c calculates that the value of the first and fifth bits changes from the least significant when the code B is selected, so that the number of bits whose value changes is “2”. In addition, since the previous change information is “10101”, the selector 12c changes the values of the first and fifth bits continuously when the code B is selected, and the number of bits whose values change continuously is “ 2 ”is calculated. As a result, the selector 12c sets the determination value B to “6” (= 2 + 2 × 2).

以上より、セレクタ１２ｃは、判定値が小さいコードＡを選択する。また、セレクタ１２ｃは、コードＡを選択したので、前回変化情報を「０１１１０」に更新する。 From the above, the selector 12c selects the code A having a small determination value. Further, since the selector 12c has selected the code A, the previous change information is updated to “01110”.

図２４は、セレクタ１２ｃを実現する具体的な回路構成を示す。同図を参照して、このセレクタ１２ｃは、図６に示す第１の実施形態におけるセレクタ１２ａにおける適性判定回路３１ａ，３１ｂに代えて、適性判定回路３１ｇ，３１ｈを備える。 FIG. 24 shows a specific circuit configuration for realizing the selector 12c. Referring to FIG. 6, selector 12c includes aptitude determination circuits 31g and 31h instead of aptitude determination circuits 31a and 31b in selector 12a in the first embodiment shown in FIG.

図２５は、適性判定回路３１ｇを実現する具体的な回路構成を示す。同図を参照して、この適性判定回路３１ｇには、図に示す第１の実施形態における適性判定回路３１ａに、論理積回路ＡＮＤ１〜ＡＮＤ５と、ビット加算器３５ａと、乗算器３６ａと、加算器３７ａとが追加されている。 FIG. 25 shows a specific circuit configuration for realizing the aptitude determination circuit 31g. Referring to the figure, this aptitude determination circuit 31g includes an AND circuit AND1 to AND5, a bit adder 35a, a multiplier 36a, and an addition to the aptitude determination circuit 31a in the first embodiment shown in the figure. A device 37a is added.

論理積回路ＡＮＤ１〜ＡＮＤ５の各々は、データラッチ回路１３ｃから送られる前回変化情報の対応するビットが「１」であり、かつ、対応する排他的論理和回路Ｅ−ＯＲ１〜Ｅ−ＯＲ５が出力する信号の値が「１」であるとき、すなわち、対応するビットの値が連続して変化したときに、「１」を出力する。 In each of the AND circuits AND1 to AND5, the corresponding bit of the previous change information sent from the data latch circuit 13c is “1”, and the corresponding exclusive OR circuits E-OR1 to E-OR5 output. When the value of the signal is “1”, that is, when the value of the corresponding bit continuously changes, “1” is output.

ビット加算器３５ａは、論理積回路ＡＮＤ１〜ＡＮＤ５からの出力を加算する。 The bit adder 35a adds the outputs from the AND circuits AND1 to AND5.

乗算器３６ａは、ビット加算器３５ａの出力と、重み係数Ｋ（＝「２」）とを乗算する。 The multiplier 36a multiplies the output of the bit adder 35a by the weight coefficient K (= “2”).

加算器３７ａは、ビット加算器３４ａの出力と、乗算器３６ａの出力とを加算して、加算結果を判定値Ａとして出力する。したがって、判定値Ａは、コードＡを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数との和を示す。 The adder 37a adds the output of the bit adder 34a and the output of the multiplier 36a, and outputs the addition result as a determination value A. Therefore, the determination value A is the sum of the number of bits whose value has changed from the previous code when the code A is selected and the number of bits whose value has changed continuously multiplied by the weighting factor K. Show.

適性判定回路３１ｈは、適性判定回路３１ｇと同様にして、コードＢを選択したときの前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数との和を示す判定値Ｂを比較回路３２ａへ出力する。適性判定回路３１ｈの具体的な回路構成は、適性判定回路３１ｇの具体的な回路構成と同様なので、説明は繰返さない。 In the same manner as the aptitude determination circuit 31g, the aptitude determination circuit 31h uses a weighting factor K based on the number of bits whose value has changed from the previous code when the code B is selected and the number of bits whose value has continuously changed. A determination value B indicating the sum with the number multiplied by is output to the comparison circuit 32a. Since the specific circuit configuration of aptitude determination circuit 31h is similar to the specific circuit configuration of aptitude determination circuit 31g, description thereof will not be repeated.

図２６は、データラッチ回路１３ｃを実現する具体的な回路構成を示す。同図を参照して、この適性判定回路には、図９に示す第１の実施形態におけるデータラッチ回路１３ａに、複数の排他的論理和回路Ｅ−ＯＲ２１〜Ｅ−ＯＥ２５と、複数の２段のクロック同期式ＤフリップフロップＦＦ２３〜ＦＦ３２とが追加されている。 FIG. 26 shows a specific circuit configuration for realizing the data latch circuit 13c. Referring to FIG. 9, this aptitude determination circuit includes a plurality of exclusive OR circuits E-OR21 to E-OE25 and a plurality of two stages in data latch circuit 13a in the first embodiment shown in FIG. The clock synchronous D flip-flops FF23 to FF32 are added.

排他的論理和回路Ｅ−ＯＲ２１〜Ｅ−ＯＲ２５の各々は、セレクタ１２ｃが１つ前のクロックで出力した出力コードの対応するビットと、セレクタ１２ｃが現在のクロックで出力した出力コードの対応するビットとを受けて、これらのビットの値が等しいときに「０」を出力し、異なるときに「１」を出力する。 Each of the exclusive OR circuits E-OR21 to E-OR25 includes a corresponding bit of the output code output by the selector 12c at the previous clock and a corresponding bit of the output code output by the selector 12c at the current clock. In response, “0” is output when the values of these bits are equal, and “1” is output when they are different.

２段のクロック同期式ＤフリップフロップＦＦ２３〜ＦＦ３２の各々は、対応する排他的論理和回路から出力される値をクロックのＬ（ロウレベル）エッジとＨ（ハイレベル）エッジでラッチし、前回変化情報の各ビットとして出力する。 Each of the two-stage clock synchronous D flip-flops FF23 to FF32 latches the value output from the corresponding exclusive OR circuit at the L (low level) edge and H (high level) edge of the clock, and the previous change information Output as each bit.

（受信装置の構成）
本実施の形態に係わる受信装置は、第１の実施形態に係わる受信装置と同一であるので、その説明を繰返さない。 (Receiver configuration)
Since the receiving apparatus according to the present embodiment is the same as the receiving apparatus according to the first embodiment, description thereof will not be repeated.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋１）ビットの複数のパラレルコードのうち、同時に変化するビットの数を小さくするとともに、連続して変化するビットの数を小さくするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、消費電力の低減化と処理速度の高速化とを同時に実現することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the (N + 1) -bit parallel codes, the number of bits that change at the same time is reduced and continuous. Since the parallel code that reduces the number of bits that change is transmitted, it is possible to simultaneously reduce power consumption and increase processing speed in the input / output circuit for transmitting the parallel code.

［第４の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの４つのパラレルコードを生成して、選択基準αとβとを併せた選択基準（α＋β）によって、これら４つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Fourth Embodiment]
In the present embodiment, four (N + 2) -bit parallel codes are generated with respect to N-bit original information (parallel data), and the four selection codes (α + β) that combine the selection references α and β are used to generate these four codes. The present invention relates to a communication system having a transmission device that selects and outputs one of two parallel codes.

（送信装置の構成）
図２７は、第４の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｄは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットのパラレルコードを送信する送信装置であって、サブエンコーダ１１ｂと、セレクタ１２ｄと、データラッチ回路１３ｄと、出力回路１４ｂとを備える。この送信装置が第２の実施形態と相違するのは、セレクタ１２ｄとデータラッチ回路１３ｄである。以下では、この相違する点について説明する。 (Configuration of transmitter)
FIG. 27 shows a configuration of a transmission apparatus according to the fourth embodiment. With reference to the figure, this transmission device 100d is a transmission device that transmits (N + 2) -bit parallel code to N-bit original information (parallel data), and includes a sub-encoder 11b, a selector 12d, A data latch circuit 13d and an output circuit 14b are provided. The transmitting apparatus is different from the second embodiment in a selector 12d and a data latch circuit 13d. Hereinafter, this difference will be described.

セレクタ１２ｄは、サブエンコーダ１１ｂからコードＣ、コードＤ、コードＥまたはコードＦを受けて、いずれかを選択して出力する。セレクタ１２ｄは、次のコード選択の条件として、選択基準αと選択基準β「連続してその値が変化するビットの数が最小となるコードを選択する」とを併せた選択基準（α＋β）を用いる。 The selector 12d receives the code C, code D, code E, or code F from the sub-encoder 11b, selects and outputs one of them. The selector 12d uses a selection criterion (α + β) that is a combination of the selection criterion α and the selection criterion β “select the code that minimizes the number of bits whose value continuously changes” as the next code selection condition. Use.

図２８は、セレクタ１２ｄが選択基準（α＋β）によって順次選択するコード列の例を示す。同図において、左側に元情報を、中央にコードＣ、コードＤ、コードＥおよびコードＦを示し、右側に前回変化情報を示す。 FIG. 28 shows an example of a code string that the selector 12d sequentially selects according to the selection criterion (α + β). In the figure, original information is shown on the left side, code C, code D, code E and code F are shown in the center, and previous change information is shown on the right side.

サブエンコーダ１１ｂは、元情報「００１０」に対してコードＣ「００００１０」を出力し、コードＤ「０１０１１１」を出力し、コードＥ「１０１０００」を出力し、コードＦ「１１１１０１」を出力する。セレクタ１２ｄは、最初は、デフォルト選択として、コードＣを選択する。また、前回変化情報として、最初はデフォルト値「００００００」が設定されている。 The sub-encoder 11b outputs the code C “000010” with respect to the original information “0010”, the code D “010111”, the code E “101000”, and the code F “111101”. The selector 12d initially selects the code C as a default selection. Further, as the previous change information, a default value “000000” is initially set.

セレクタ１２ｄは、第２の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「４」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００００」より、コードＣを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｃを「４」（＝４＋２×０）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code C is selected, the number of bits whose value changes is “4”. Also, the selector 12d calculates that the number of bits whose value continuously changes when the code C is selected from the previous change information “000000” is “0”. As a result, the selector 12d sets the determination value C to “4” (= 4 + 2 × 0).

セレクタ１２ｄは、第２の実施形態と同様に、コードＤを選択したときに、その値が変化するビットの数が「３」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００００」より、コードＤを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｄを「３」（＝３＋２×０）とする。 As in the second embodiment, the selector 12d calculates that when the code D is selected, the number of bits whose value changes is “3”. Also, the selector 12d calculates that the number of bits whose value continuously changes when the code D is selected from the previous change information “000000” is “0”. As a result, the selector 12d sets the determination value D to “3” (= 3 + 2 × 0).

セレクタ１２ｄは、第２の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「３」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００００」より、コードＥを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｅを「３」（＝３＋２×０）とする。 As in the second embodiment, the selector 12d calculates that the number of bits whose value changes is “3” when the code E is selected. Further, the selector 12d calculates that the number of bits whose value continuously changes when the code E is selected from the previous change information “000000” is “0”. As a result, the selector 12d sets the determination value E to “3” (= 3 + 2 × 0).

セレクタ１２ｄは、第２の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００００」より、コードＦを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｆを「２」（＝２＋２×０）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code F is selected, the number of bits whose value changes is “2”. The selector 12d calculates that the number of bits whose value continuously changes when the code F is selected from the previous change information “000000” is “0”. As a result, the selector 12d sets the determination value F to “2” (= 2 + 2 × 0).

以上より、セレクタ１２ｄは、判定値が最小のコードＦを選択する。また、セレクタ１２ｄは、コードＦを選択したので、前回変化情報を「１１００００」に更新する。 As described above, the selector 12d selects the code F having the smallest determination value. Further, since the selector 12d has selected the code F, the previous change information is updated to “110000”.

セレクタ１２ｄは、第２の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「５」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１１００００」より、コードＣを選択したときに、第５，６ビットの値が連続して変化するので、連続してその値が変化するビットの数が「２」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｃを「９」（＝５＋２×２）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code C is selected, the number of bits whose value changes is “5”. Further, since the value of the fifth and sixth bits continuously changes when the code 12 is selected from the previous change information “110000”, the selector 12d has the number of bits whose values change continuously. “2” is calculated. As a result, the selector 12d sets the determination value C to “9” (= 5 + 2 × 2).

セレクタ１２ｄは、第２の実施形態と同様に、コードＤを選択したときに、その値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１１００００」より、コードＤを選択したときに、第６ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｄを「４」（＝２＋２×１）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code D is selected, the number of bits whose value changes is “2”. Further, since the value of the sixth bit continuously changes when the code D is selected from the previous change information “110000”, the selector 12d has the number of bits whose value changes continuously being “1”. Is calculated. As a result, the selector 12d sets the determination value D to “4” (= 2 + 2 × 1).

セレクタ１２ｄは、第２の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「４」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１１００００」より、コードＥを選択したときに、第５ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｅを「６」（＝４＋２×１）とする。 Similarly to the second embodiment, the selector 12d calculates that the number of bits whose value changes is “4” when the code E is selected. Further, since the value of the fifth bit continuously changes when the code E is selected from the previous change information “110000”, the selector 12d has the number of bits whose value changes continuously being “1”. Is calculated. As a result, the selector 12d sets the determination value E to “6” (= 4 + 2 × 1).

セレクタ１２ｄは、第２の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１１００００」より、コードＦを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｆを「１」（＝１＋２×０）とする。 As in the second embodiment, the selector 12d calculates that when the code F is selected, the number of bits whose value changes is “1”. Further, the selector 12d calculates that the number of bits whose value continuously changes when the code F is selected from the previous change information “110000” is “0”. As a result, the selector 12d sets the determination value F to “1” (= 1 + 2 × 0).

以上より、セレクタ１２ｄは、判定値が最小のコードＦを選択する。また、セレクタ１２ｄは、コードＦを選択したので、前回変化情報を「００００１０」に更新する。 As described above, the selector 12d selects the code F having the smallest determination value. Further, since the selector 12d has selected the code F, the previous change information is updated to “000010”.

セレクタ１２ｄは、第２の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「４」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００１０」より、コードＣを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｃを「４」（＝４＋２×０）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code C is selected, the number of bits whose value changes is “4”. Further, the selector 12d calculates that the number of bits whose value continuously changes when the code C is selected from the previous change information “000010” is “0”. As a result, the selector 12d sets the determination value C to “4” (= 4 + 2 × 0).

セレクタ１２ｄは、第２の実施形態と同様に、コードＤを選択したときに、その値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００１０」より、コードＤを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｄを「１」（＝１＋２×０）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code D is selected, the number of bits whose value changes is “1”. Further, the selector 12d calculates that the number of bits whose value continuously changes when the code D is selected from the previous change information “000010” is “0”. As a result, the selector 12d sets the determination value D to “1” (= 1 + 2 × 0).

セレクタ１２ｄは、第２の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「５」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００１０」より、コードＥを選択したときに、第２ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｅを「７」（＝５＋２×１）とする。 As in the second embodiment, the selector 12d calculates that the number of bits whose value changes is “5” when the code E is selected. Further, since the value of the second bit continuously changes when the code E is selected from the previous change information “000010”, the selector 12d has the number of bits whose value changes continuously being “1”. Is calculated. As a result, the selector 12d sets the determination value E to “7” (= 5 + 2 × 1).

セレクタ１２ｄは、第２の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「００００１０」より、コードＦを選択したときに、第２ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｆを「４」（＝２＋２×１）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code F is selected, the number of bits whose value changes is “2”. In addition, since the value of the second bit continuously changes when the code 12 is selected from the previous change information “000010”, the selector 12d has the number of bits whose value continuously changes to “1”. Is calculated. As a result, the selector 12d sets the determination value F to “4” (= 2 + 2 × 1).

以上より、セレクタ１２ｄは、判定値が最小のコードＤを選択する。また、セレクタ１２ｄは、コードＤを選択したので、前回変化情報を「１０００００」に更新する。 As described above, the selector 12d selects the code D having the smallest determination value. Further, since the selector 12d has selected the code D, the previous change information is updated to “100000”.

セレクタ１２ｄは、第２の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「４」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１０００００」より、コードＣを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｃを「４」（＝４＋２×０）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code C is selected, the number of bits whose value changes is “4”. Also, the selector 12d calculates that the number of bits whose value continuously changes when the code C is selected from the previous change information “100000” is “0”. As a result, the selector 12d sets the determination value C to “4” (= 4 + 2 × 0).

セレクタ１２ｄは、第２の実施形態と同様に、コードＤを選択したときに、その値が変化するビットの数が「３」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１０００００」より、コードＤを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｄを「３」（＝３＋２×０）とする。 As in the second embodiment, the selector 12d calculates that when the code D is selected, the number of bits whose value changes is “3”. Also, the selector 12d calculates that the number of bits whose value continuously changes when the code D is selected from the previous change information “100000” is “0”. As a result, the selector 12d sets the determination value D to “3” (= 3 + 2 × 0).

セレクタ１２ｄは、第２の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「３」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１０００００」より、コードＥを選択したときに第６ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｅを「５」（＝３＋２×１）とする。 As in the second embodiment, the selector 12d calculates that the number of bits whose value changes is “3” when the code E is selected. In addition, since the value of the sixth bit continuously changes when the code E is selected from the previous change information “100000”, the selector 12d has the number of bits whose value continuously changes to “1”. Is calculated. As a result, the selector 12d sets the determination value E to “5” (= 3 + 2 × 1).

セレクタ１２ｄは、第２の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｄは、前回変化情報が「１０００００」より、コードＦを選択したときに、第６ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｄは、判定値Ｆを「４」（＝２＋２×１）とする。 Similarly to the second embodiment, the selector 12d calculates that when the code F is selected, the number of bits whose value changes is “2”. Further, since the value of the sixth bit continuously changes when the code 12 is selected from the previous change information “100000”, the selector 12d has the number of bits whose value changes continuously being “1”. Is calculated. As a result, the selector 12d sets the determination value F to “4” (= 2 + 2 × 1).

以上より、セレクタ１２ｄは、判定値が最小のコードＤを選択する。また、セレクタ１２ｄは、コードＤを選択したので、前回変化情報を「００１１１０」に更新する。 As described above, the selector 12d selects the code D having the smallest determination value. Further, since the selector 12d has selected the code D, the previous change information is updated to “001110”.

図２９は、セレクタ１２ｄを実現する具体的な回路構成を示す。同図を参照して、このセレクタ１２ｄでは、図１６に示す第２の実施形態におけるセレクタ１２ｂにおける適性判定回路３１ｃ〜３１ｆに代えて、適性判定回路３１ｉ〜３１ｌが用いられている。 FIG. 29 shows a specific circuit configuration for realizing the selector 12d. With reference to this figure, aptitude determination circuits 31i to 31l are used in this selector 12d instead of aptitude determination circuits 31c to 31f in the selector 12b in the second embodiment shown in FIG.

図３０は、適性判定回路３１ｉを実現する具体的な回路構成を示す。同図を参照して、この適性判定回路３１ｉには、図１７に示す第２の実施形態における適性判定回路３１ｂに、論理積回路ＡＮＤ６〜ＡＮＤ１１と、ビット加算器３５ｂと、乗算器３６ｂと、加算器３７ｂとが追加されている。 FIG. 30 shows a specific circuit configuration for realizing the suitability determination circuit 31i. Referring to FIG. 17, aptitude determination circuit 31i includes aptitude determination circuit 31b in the second embodiment shown in FIG. 17, logical product circuits AND6 to AND11, bit adder 35b, multiplier 36b, An adder 37b is added.

論理積回路ＡＮＤ６〜ＡＮＤ１１の各々は、データラッチ回路１３ｄから送られる前回変化情報の対応するビットが「１」であり、かつ、対応する排他的論理和回路Ｅ−ＯＲ６〜Ｅ−ＯＲ１１が出力する信号が「１」であるとき、すなわち、対応するビットの値が連続して変化したときに、「１」を出力する。 Each of the AND circuits AND6 to AND11 has a corresponding bit of “1” in the previous change information sent from the data latch circuit 13d and outputs the corresponding exclusive OR circuit E-OR6 to E-OR11. When the signal is “1”, that is, when the value of the corresponding bit continuously changes, “1” is output.

ビット加算器３５ｂは、論理積回路ＡＮＤ６〜ＡＮＤ１１からの出力を加算する。 The bit adder 35b adds the outputs from the AND circuits AND6 to AND11.

乗算器３６ｂは、ビット加算器３５ｂの出力と、重み係数Ｋ（＝「２」）とを乗算する。 The multiplier 36b multiplies the output of the bit adder 35b by the weight coefficient K (= “2”).

加算器３７ｂは、ビット加算器３４ｂの出力と、乗算器３６ｂの出力とを加算して、加算結果を判定値Ｃとして出力する。したがって、判定値Ｃは、コードＣを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数との和を示す。 The adder 37b adds the output of the bit adder 34b and the output of the multiplier 36b, and outputs the addition result as a determination value C. Therefore, the determination value C is the sum of the number of bits whose value has changed from the previous code when the code C is selected and the number of bits whose value has changed continuously multiplied by the weighting factor K. Show.

適性判定回路３１ｊ，３１ｋ，３１ｌは、それぞれ適性判定回路３１ｉと同様にして、コードＤを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数との和を示す判定値Ｄ，コードＥを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数との和を示す判定値Ｅ，コードＦを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数との和を示す判定値Ｆを比較回路３２ｂへ出力する。適性判定回路３１ｊ，３１ｋ，３１ｌの具体的な回路構成は、適性判定回路３１ｉの具体的な回路構成と同様なので、説明は繰返さない。 The aptitude determination circuits 31j, 31k, 31l, respectively, in the same manner as the aptitude determination circuit 31i, the number of bits whose value has changed from the previous code when the code D is selected and the number of bits whose value has changed continuously. The number of bits whose value has changed from the previous code when selecting the decision value D and code E, which indicates the sum of the number multiplied by the weighting factor K, and the number of bits whose value has continuously changed When the decision value E and code F indicating the sum of the number multiplied by the weight coefficient K are selected, the number of bits whose value has changed from the previous code when the code F is selected, and the number of bits whose value has changed continuously are weight coefficients. A determination value F indicating the sum with the number multiplied by K is output to the comparison circuit 32b. Since the specific circuit configuration of aptitude determination circuits 31j, 31k, 31l is similar to the specific circuit configuration of aptitude determination circuit 31i, description thereof will not be repeated.

図３１は、データラッチ回路１３ｄを実現する具体的な回路構成を示す。同図を参照して、このデータラッチ回路１３ｄには、図１９に示す第２の実施形態におけるデータラッチ回路１３ｂに、複数の排他的論理和回路Ｅ−ＯＲ２６〜Ｅ−ＯＥ３１と、複数の２段のクロック同期式ＤフリップフロップＦＦ３３〜ＦＦ４４とが追加されている。 FIG. 31 shows a specific circuit configuration for realizing the data latch circuit 13d. Referring to FIG. 19, the data latch circuit 13d includes a plurality of exclusive OR circuits E-OR26 to E-OE31 and a plurality of 2 in the data latch circuit 13b in the second embodiment shown in FIG. Stage clock synchronous D flip-flops FF33 to FF44 are added.

排他的論理和回路Ｅ−ＯＲ２６〜Ｅ−ＯＲ３１の各々は、セレクタ１２ｄが１つ前のクロック時に出力した出力コードの対応するビットと、セレクタ１２ｄが現在のクロックにより出力した出力コードの対応するビットとを受けて、これらのビットの値が等しいときに、「０」を出力し、異なるときに、「１」を出力する。 Each of the exclusive OR circuits E-OR26 to E-OR31 includes a bit corresponding to the output code output by the selector 12d at the previous clock and a bit corresponding to the output code output from the selector 12d according to the current clock. When the values of these bits are equal, “0” is output, and when they are different, “1” is output.

２段のクロック同期式ＤフリップフロップＦＦ３３〜ＦＦ４４の各々は、対応する排他的論理和回路から出力される値をクロックのＬ（ロウレベル）エッジとＨ（ハイレベル）エッジでラッチし、前回変化情報の各ビットとして出力する。 Each of the two-stage clock synchronous D flip-flops FF33 to FF44 latches the value output from the corresponding exclusive OR circuit at the L (low level) edge and H (high level) edge of the clock, and the previous change information Output as each bit.

（受信装置の構成）
本実施の形態に係わる受信装置は、第２の実施形態に係わる受信装置と同一であるので、その説明を繰返さない。 (Receiver configuration)
Since the receiving apparatus according to the present embodiment is the same as the receiving apparatus according to the second embodiment, description thereof will not be repeated.

以上のように、本実施の形態に係わる通信システムによれば、（Ｎ＋２）ビットの複数のパラレルコードのうち、同時にその値が変化するビットの数を小さくするとともに、連続してその値が変化するビットの数を小さくするようなパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、消費電力の低減化と処理速度の高速化を同時に実現することができる。 As described above, according to the communication system according to the present embodiment, among the plurality of (N + 2) -bit parallel codes, the number of bits whose value is changed simultaneously is reduced and the value is continuously changed. Since a parallel code that reduces the number of bits to be transmitted is transmitted, it is possible to simultaneously reduce power consumption and increase processing speed in an input / output circuit for transmitting the parallel code.

[第５の実施形態]
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットの２つのパラレルコードを生成して、選択基準αとβとγとを併せた選択基準（α＋β＋γ）によって、これら２つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Fifth Embodiment]
In the present embodiment, two parallel codes of (N + 1) bits are generated for the original information (parallel data) of N bits, and the selection criterion (α + β + γ) that combines the selection criteria α, β, and γ is The present invention relates to a communication system having a transmission device that selects and outputs one of these two parallel codes.

（送信装置の構成）
図３２は、第５の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｅは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットのパラレルコードを送信する送信装置であって、エンコーダ１５ｅと、出力回路１４ａとを備える。エンコーダ１５ｅは、サブエンコーダ１１ａと、セレクタ１２ｅと、データラッチ回路１３ｃとを備える。 (Configuration of transmitter)
FIG. 32 shows a configuration of a transmission apparatus according to the fifth embodiment. Referring to the figure, this transmitting apparatus 100e is a transmitting apparatus that transmits (N + 1) -bit parallel code to N-bit original information (parallel data), and includes an encoder 15e and an output circuit 14a. Prepare. The encoder 15e includes a sub-encoder 11a, a selector 12e, and a data latch circuit 13c.

本実施の形態の送信装置が、第３の実施形態の送信装置と相違するのは、セレクタ１２ｅのみである。以下では、この相違する点について説明する。 The transmission device of the present embodiment is different from the transmission device of the third embodiment only in the selector 12e. Hereinafter, this difference will be described.

セレクタ１２ｅは、サブエンコーダ１１ａからコードＡまたはコードＢを受けて、いずれかを選択して出力する。セレクタ１２ｅは、次のコード選択の条件として、選択基準αと選択基準βと選択基準γ「クロストーク数が最小となるコードを選択する。」とを併せた選択基準（α＋β＋γ）を用いる。ここで、クロストーク数とは、その両隣のビットが同時に同方向に変化し、かつその値が両隣のビットの変化後の値と異なるビットの数をいう。すなわち、セレクタ１２ｅは、その値が変化するビットの数と、連続してその値が変化するビットの数に重み係数Ｋ（＝「２」）を乗じた数と、クロストーク数に重み係数Ｌ（特に限定されないが、以下の説明では「３」とする）を乗じた数との和を判定値とし、判定値が最小のコードを選択する。 The selector 12e receives the code A or the code B from the sub-encoder 11a, selects either one, and outputs it. The selector 12e uses a selection criterion (α + β + γ) that is a combination of the selection criterion α, the selection criterion β, and the selection criterion γ “select the code that minimizes the number of crosstalk” as the next code selection condition. Here, the number of crosstalks refers to the number of bits whose adjacent bits change simultaneously in the same direction and whose value is different from the changed value of the adjacent bits. That is, the selector 12e determines the number of bits whose value changes, the number of bits whose value continuously changes by the weighting factor K (= “2”), and the number of crosstalks by the weighting factor L. A code with the smallest determination value is selected by using the sum of the number multiplied by (3) in the following description as a determination value.

図３３は、セレクタ１２ｅが選択基準（α＋β＋γ）によって順次選択するコード列の例を示す。同図において、左側に元情報を、右側にコードＡおよびコードＢを示す。太枠で示されたコードが選択されたことを示す。 FIG. 33 shows an example of a code string that the selector 12e sequentially selects according to the selection criterion (α + β + γ). In the figure, original information is shown on the left side, and code A and code B are shown on the right side. Indicates that the code indicated by the bold frame is selected.

サブエンコーダ１１ａは、元情報「００１０」に対してコードＡ「０００１０」を出力し、コードＢ「１１１０１」を出力する。セレクタ１２ｅは、最初は、デフォルト選択として、コードＡを選択する。 The sub-encoder 11a outputs the code A “00010” and the code B “11101” with respect to the original information “0010”. The selector 12e first selects the code A as a default selection.

セレクタ１２ｅは、第３の実施形態と同様に、コードＡを選択したときに、その値が変化するビットの数が「４」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｅは、コードＡを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットの値と両隣のビットの変化後の値が異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｅは、判定値Ａを「７」（＝４＋２×０＋３×１）をとする。 Similarly to the third embodiment, when the code A is selected, the selector 12e calculates that the number of bits whose value changes is “4”, and the number of bits whose values continuously change is calculated. The number is calculated to be “0”. Further, when the selector 12e selects the code A, the bits adjacent to the second bit from the least significant bit simultaneously change in the same direction, and the value of the second bit differs from the value after the change of the bits adjacent to the two bits. The crosstalk number is calculated to be “1”. As a result, the selector 12e sets the determination value A to “7” (= 4 + 2 × 0 + 3 × 1).

セレクタ１２ｅは、第３の実施形態と同様に、コードＢを選択したときに、その値が変化するビットの数が「１」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｅは、コードＢを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｅは、判定値Ｂを「１」（＝１＋２×０＋３×０）をとする。 As in the third embodiment, when the code B is selected, the selector 12e calculates that the number of bits whose value changes is “1”, and continuously selects the bit whose value changes. The number is calculated to be “0”. The selector 12e calculates the crosstalk number to be “0” when the code B is selected. As a result, the selector 12e sets the determination value B to “1” (= 1 + 2 × 0 + 3 × 0).

以上より、セレクタ１２ｅは、判定値が最小のコードＢを選択する。 As described above, the selector 12e selects the code B having the smallest determination value.

セレクタ１２ｅは、第３の実施形態と同様に、コードＡを選択したときに、その値が変化するビットの数が「４」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｅは、コードＡを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｅは、判定値Ａを「６」（＝４＋２×１）とする。 Similarly to the third embodiment, when the code A is selected, the selector 12e calculates that the number of bits whose value changes is “4”, and the number of bits whose values continuously change is calculated. The number is calculated to be “1”. The selector 12e calculates the crosstalk number to be “0” when the code A is selected. As a result, the selector 12e sets the determination value A to “6” (= 4 + 2 × 1).

セレクタ１２ｅは、第３の実施形態と同様に、コードＢを選択したときに、その値が変化するビットの数が「１」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｅは、コードＢを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ５２ａは、判定値Ｂを「１」（＝１＋２×０＋３×０）とする。 As in the third embodiment, when the code B is selected, the selector 12e calculates that the number of bits whose value changes is “1”, and continuously selects the bit whose value changes. The number is calculated to be “0”. The selector 12e calculates the crosstalk number to be “0” when the code B is selected. As a result, the selector 52a sets the determination value B to “1” (= 1 + 2 × 0 + 3 × 0).

セレクタ１２ｅは、第３の実施形態と同様に、コードＡを選択したときに、その値が変化するビットの数が「３」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｅは、コードＡを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットのビットの値と両隣のビットの変化後の値が異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｅは、判定値Ａを「６」（＝３＋２×０＋３×１）とする。 Similarly to the third embodiment, when the code A is selected, the selector 12e calculates that the number of bits whose value changes is “3”, and the number of bits whose values continuously change is calculated. The number is calculated to be “0”. Further, when the selector 12e selects the code A, the bits adjacent to the second bit from the least significant bit simultaneously change in the same direction, and the value of the bit of the second bit and the value after the change of the bits adjacent to each other are changed. Since they are different, the number of crosstalk is calculated to be “1”. As a result, the selector 12e sets the determination value A to “6” (= 3 + 2 × 0 + 3 × 1).

セレクタ１２ｅは、第３の実施形態と同様に、コードＢを選択したときに、その値が変化するビットの数が「２」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｅは、コードＢを選択したときに、最下位から第３ビットの両隣のビットが同時に同方向に変化し、かつ第３ビットのビットの値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｅは、判定値Ａを「７」（＝２＋２×１＋３×１）とする。 As in the third embodiment, when the code B is selected, the selector 12e calculates that the number of bits whose value changes is “2”, and the number of bits whose values continuously change is calculated. The number is calculated to be “1”. Further, when the selector 12e selects the code B, the bits adjacent to the third bit from the least significant bit simultaneously change in the same direction, and the value of the third bit and the value after the change of the bits adjacent to each other Therefore, the number of crosstalk is calculated as “1”. As a result, the selector 12e sets the determination value A to “7” (= 2 + 2 × 1 + 3 × 1).

以上より、セレクタ１２ｅは、判定値が最小のコードＡを選択する。 As described above, the selector 12e selects the code A having the smallest determination value.

セレクタ１２ｅは、コードＡを選択したときに、その値が変化するビットの数が「３」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｅは、コードＡを選択したときに、最下位から第３ビットの両隣のビットが同時に同方向に変化し、かつ第３ビットのビットの値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｅは、判定値Ａを「８」（＝３＋２×１＋３×１）とする。 When the code A is selected, the selector 12e calculates that the number of bits whose value changes is “3”, and determines that the number of bits whose value continuously changes is “1”. calculate. Further, when the selector 12e selects the code A, the bits adjacent to the third bit from the least significant bit simultaneously change in the same direction, and the value of the third bit and the value after the change of the bits adjacent to each other Therefore, the number of crosstalk is calculated as “1”. As a result, the selector 12e sets the determination value A to “8” (= 3 + 2 × 1 + 3 × 1).

セレクタ１２ｅは、コードＢを選択したときに、その値が変化するビットの数が「２」であることを算出し、連続してその値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｅは、コードＢを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｅは、判定値Ｂを「６」（＝２＋２×２）とする。 When selecting the code B, the selector 12e calculates that the number of bits whose value changes is “2”, and determines that the number of bits whose value continuously changes is “2”. calculate. The selector 12e calculates the crosstalk number to be “0” when the code B is selected. As a result, the selector 12e sets the determination value B to “6” (= 2 + 2 × 2).

図３４は、セレクタ１２ｅを実現する具体的な回路構成を示す。同図を参照して、このセレクタ１２ｅでは、図２４に示す第３の実施形態におけるセレクタ１２ｃにおける適性判定回路３１ｇ，３１ｈに代えて、適性判定回路３１ｍ，３１ｎが用いられている。 FIG. 34 shows a specific circuit configuration for realizing the selector 12e. Referring to the figure, in this selector 12e, aptitude determination circuits 31m and 31n are used instead of aptitude determination circuits 31g and 31h in the selector 12c in the third embodiment shown in FIG.

図３５は、適性判定回路３１ｍを実現する具体的な回路構成を示す。同図を参照して、この適性判定回路３１ｍには、第３の実施形態における適性判定回路３１ｇに、ビット値判別回路ｂｃ１〜ｂｃ３と、論理積回路ＡＮＤ１２〜ＡＮＤ１４と、ビット加算器３８ａと、乗算器３９ａとが追加され、加算器３７ａに代えて加算器３７ｃが用いられている。 FIG. 35 shows a specific circuit configuration for realizing the aptitude determination circuit 31m. Referring to the figure, aptitude determination circuit 31m includes aptitude determination circuit 31g in the third embodiment, bit value determination circuits bc1 to bc3, AND circuits AND12 to AND14, bit adder 38a, A multiplier 39a is added, and an adder 37c is used instead of the adder 37a.

ビット値判別回路ｂｃ１は、コードＡの第１ビットと第３ビットの値が同一であって、かつ第１ビットと第２ビットの値が相違するときのみ「１」を出力する。 The bit value determination circuit bc1 outputs “1” only when the values of the first bit and the third bit of the code A are the same and the values of the first bit and the second bit are different.

論理積回路ＡＮＤ１２は、排他的論理和回路Ｅ−ＯＲ１の出力が「１」（つまり、第１ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ３の出力が「１」（つまり、第３ビットの値が変化した）であり、かつビット値判別回路ｂｃ１の出力が「１」である（つまり、第１ビットと第３ビットの値が同一であって、かつ第１ビットと第２ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND12, the output of the exclusive OR circuit E-OR1 is “1” (that is, the value of the first bit has changed), and the output of the exclusive OR circuit E-OR3 is “1” ( That is, the value of the third bit has changed, and the output of the bit value determination circuit bc1 is “1” (that is, the values of the first bit and the third bit are the same, and the first bit “1” is output only when the value of the second bit is different from that of the second bit.

ビット値判別回路ｂｃ２は、コードＡの第２ビットと第４ビットの値が同一であって、かつ第２ビットと第３ビットの値が相違するときのみ「１」を出力する。 The bit value discrimination circuit bc2 outputs “1” only when the values of the second bit and the fourth bit of the code A are the same and the values of the second bit and the third bit are different.

論理積回路ＡＮＤ１３は、排他的論理和回路Ｅ−ＯＲ２の出力が「１」（つまり、第２ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ４の出力が「１」（つまり、第４ビットの値が変化した）であり、かつビット値判別回路ｂｃ２の出力が「１」である（つまり、第２ビットと第４ビットの値が同一であって、かつ第２ビットと第３ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND13, the output of the exclusive OR circuit E-OR2 is “1” (that is, the value of the second bit has changed), and the output of the exclusive OR circuit E-OR4 is “1” ( That is, the value of the fourth bit has changed, and the output of the bit value determination circuit bc2 is “1” (that is, the values of the second bit and the fourth bit are the same, and the second bit "1" is output only when the value of the third bit is different from that of the third bit.

ビット値判別回路ｂｃ３は、コードＡの第３ビットと第５ビットの値が同一であって、かつ第３ビットと第４ビットの値が相違するときのみ「１」を出力する。 The bit value determining circuit bc3 outputs “1” only when the values of the third bit and the fifth bit of the code A are the same and the values of the third bit and the fourth bit are different.

論理積回路ＡＮＤ１４は、排他的論理和回路Ｅ−ＯＲ３の出力が「１」（つまり、第３ビットでビット変化があった）であり、排他的論理和回路Ｅ−ＯＲ５の出力が「１」（つまり、第５ビットでビット変化があった）であり、かつビット値判別回路ｂｃ３の出力が「１」である（つまり、第３ビットと第５ビットの値が同一であって、かつ第３ビットと第４ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND14, the output of the exclusive OR circuit E-OR3 is “1” (that is, the bit is changed in the third bit), and the output of the exclusive OR circuit E-OR5 is “1”. (That is, there is a bit change in the fifth bit), and the output of the bit value determination circuit bc3 is “1” (that is, the values of the third bit and the fifth bit are the same, and “1” is output only when the values of the third bit and the fourth bit are different).

ビット加算器３８ａは、論理積回路ＡＮＤ１２〜ＡＮＤ１４の出力を加算する。 The bit adder 38a adds the outputs of the AND circuits AND12 to AND14.

乗算器３９ａは、ビット加算器３８ａの出力と、重み係数Ｌ（＝「３」）とを乗算する。 The multiplier 39a multiplies the output of the bit adder 38a by the weight coefficient L (= “3”).

加算器３７ｃは、ビット加算器３４ａの出力と、乗算器３６ａの出力と、乗算器３９ａの出力とを加算して、加算結果を判定値Ａとして出力する。したがって、判定値Ａは、コードＡを選択したときの前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数と、両隣のビットが同時に同方向に変化し、かつ両隣のビットの変化後の値と異なる値をもつビットの数（つまり、クロストーク数）に重み係数Ｌを乗じた数との和を示す。 The adder 37c adds the output of the bit adder 34a, the output of the multiplier 36a, and the output of the multiplier 39a, and outputs the addition result as a determination value A. Therefore, the determination value A includes the number of bits whose value has changed from the previous code when the code A is selected, the number of bits whose value has continuously changed, and the weight coefficient K. The sum of the number of bits simultaneously changing in the same direction and having a value different from the value after the change of both adjacent bits (that is, the number of crosstalk) multiplied by a weighting factor L is shown.

適性判定回路３１ｎは、適性判定回路３１ｍと同様にして、コードＢを選択したときの前コードからのビット変化の数と、連続して、その値が変化するビットの数に重み係数Ｋを乗じた数と、両隣のビットが同時に同方向に変化し、かつ両隣のビットの変化後の値と異なる値をもつビットの数に重み係数Ｌを乗じた数との和を示す判定値Ｂを比較回路３２ａへ出力する。適性判定回路３１ｎの具体的な回路構成は、適性判定回路３１ｍの具体的な回路構成と同様なので、説明は繰返さない。 In the same manner as the aptitude determination circuit 31m, the aptitude determination circuit 31n multiplies the number of bit changes from the previous code when the code B is selected and the number of bits whose value changes continuously by the weight coefficient K. And a decision value B indicating the sum of the number of bits that are simultaneously changed in the same direction in both adjacent bits, and the number of bits having a value different from the changed value of the adjacent bits multiplied by the weighting factor L Output to the circuit 32a. Since the specific circuit configuration of aptitude determination circuit 31n is the same as the specific circuit configuration of aptitude determination circuit 31m, description thereof will not be repeated.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋１）ビットの複数のパラレルコードのうち、同時にその値が変化するビット数を少なくし、連続してその値が変化するビット数を少なくし、およびクロストーク数を少なくするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路における消費電力の低減化、高速化、および入出力回路と伝送路におけるクロストークノイズの発生の低減化を同時に実現することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the multiple parallel codes of (N + 1) bits, the number of bits whose values change simultaneously is reduced, Since the parallel code that reduces the number of bits whose value continuously changes and the number of crosstalk is transmitted is transmitted, the power consumption in the input / output circuit for transmitting the parallel code is reduced, and the speed is increased. Reduction of occurrence of crosstalk noise in the input / output circuit and the transmission line can be realized at the same time.

［第６の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの４つのパラレルコードを生成して、選択基準αとβとγとを併せた選択基準（α＋β＋γ）によって、これら４つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Sixth Embodiment]
In the present embodiment, four parallel codes of (N + 2) bits are generated for the original information (parallel data) of N bits, and the selection criterion (α + β + γ) that combines the selection criteria α, β, and γ is The present invention relates to a communication system having a transmission device that selects and outputs one of these four parallel codes.

（送信装置の構成）
図３６は、第６の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｆは、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットのパラレルコードを送信する送信装置であって、サブエンコーダ１１ｂと、セレクタ１２ｆと、データラッチ回路１３ｄと、出力回路１４ｂとを備える。この送信装置が第４の実施形態と相違するのは、セレクタ１２ｆである。以下では、この相違する点について説明する。 (Configuration of transmitter)
FIG. 36 shows a configuration of a transmission apparatus according to the sixth embodiment. Referring to the figure, this transmission device 100f is a transmission device that transmits an (N + 2) -bit parallel code to N-bit original information (parallel data), and includes a sub-encoder 11b, a selector 12f, A data latch circuit 13d and an output circuit 14b are provided. This transmitting apparatus is different from the fourth embodiment in a selector 12f. Hereinafter, this difference will be described.

セレクタ１２ｆは、サブエンコーダ１１ｂからコードＣ、コードＤ、コードＥまたはコードＦを受けて、いずれかを選択して出力する。セレクタ１２ｆは、次のコード選択の条件として、選択基準αと選択基準βと選択基準γ「クロストーク数が最小となるコードを選択する。」とを併せた選択基準（α＋β＋γ）を用いる。 The selector 12f receives the code C, code D, code E or code F from the sub-encoder 11b, and selects and outputs either of them. The selector 12f uses a selection criterion (α + β + γ) that is a combination of the selection criterion α, the selection criterion β, and the selection criterion γ “select the code that minimizes the number of crosstalk” as the next code selection condition.

図３７は、セレクタ１２ｆが選択基準（α＋β＋γ）によって順次選択するコード列の例を示す。同図において、左側に元情報を、右側にコードＣ、コードＤ、コードＥおよびコードＦを示す。太枠で示されたコードが選択されたことを示す。 FIG. 37 shows an example of a code string that the selector 12f sequentially selects according to the selection criterion (α + β + γ). In the figure, original information is shown on the left side, and code C, code D, code E, and code F are shown on the right side. Indicates that the code indicated by the bold frame is selected.

サブエンコーダ１１ｂは、元情報「００１０」に対してコードＣ「００００１０」を出力し、コードＤ「０１０１１１」を出力し、コードＥ「１０１０００」を出力し、コードＦ「１１１１０１」を出力する。セレクタ１２ｆは、最初は、デフォルト選択として、コードＣを選択する。 The sub-encoder 11b outputs the code C “000010” with respect to the original information “0010”, the code D “010111”, the code E “101000”, and the code F “111101”. The selector 12f initially selects the code C as a default selection.

セレクタ１２ｆは、第４の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「４」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＣを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットのビット値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｃを「７」（＝４＋２×０＋３×１）とする。 Similarly to the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code C is selected is “4”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “0”. When the selector 12f selects the code C, the bits adjacent to the second bit from the least significant bit simultaneously change in the same direction, and the bit value of the second bit and the value after the change of the bits adjacent to each other are changed. Since they are different, the number of crosstalk is calculated to be “1”. As a result, the selector 12f sets the determination value C to “7” (= 4 + 2 × 0 + 3 × 1).

セレクタ１２ｆは、第４の実施形態と同様に、コードＤを選択したときに、その値が変化するビットの数が「３」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＤを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｄを「３」（＝３＋２×０＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes is “3” when the code D is selected, and the number of bits whose value continuously changes is calculated. The number is calculated to be “0”. Further, the selector 12f calculates the crosstalk number to be “0” when the code D is selected. As a result, the selector 12f sets the determination value D to “3” (= 3 + 2 × 0 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「３」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＥを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｅを「３」（＝３＋２×０＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code E is selected is “3”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “0”. The selector 12f calculates the crosstalk number to be “0” when the code E is selected. As a result, the selector 12f sets the determination value E to “3” (= 3 + 2 × 0 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「２」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＦを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｆを「２」（＝２＋２×０＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes is “2” when the code F is selected, and the number of bits whose value continuously changes is calculated. The number is calculated to be “0”. Further, the selector 12f calculates the crosstalk number to be “0” when the code F is selected. As a result, the selector 12f sets the determination value F to “2” (= 2 + 2 × 0 + 3 × 0).

以上より、セレクタ１２ｆは、判定値が最小のコードＦを選択する。 As described above, the selector 12f selects the code F having the smallest determination value.

セレクタ１２ｆは、第４の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「５」であることを算出し、連続してその値が変化するビットの数が「２」であることを算出する。また、セレクタ１２ｆは、コードＣを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｃを「９」（＝５＋２×２＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code C is selected is “5”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “2”. Further, when the code C is selected, the selector 12f calculates the crosstalk number to be “0”. As a result, the selector 12f sets the determination value C to “9” (= 5 + 2 × 2 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＤを選択したときに、その値が変化するビットの数が「２」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｆは、コードＤを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｄを「４」（＝２＋２×１＋３×０）とする。 Similarly to the fourth embodiment, the selector 12f calculates that when the code D is selected, the number of bits whose value changes is “2”, and the number of bits whose values continuously change is calculated. The number is calculated to be “1”. Further, the selector 12f calculates the crosstalk number to be “0” when the code D is selected. As a result, the selector 12f sets the determination value D to “4” (= 2 + 2 × 1 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「４」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｆは、コードＥを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットのビット値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｅを「９」（＝４＋２×１＋３×１）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes is “4” when the code E is selected, and the number of bits whose value continuously changes is calculated. The number is calculated to be “1”. Further, when the selector 12f selects the code E, the bits adjacent to the second bit from the least significant bit simultaneously change in the same direction, and the bit value of the second bit and the value after the change of the bits adjacent to each other are changed. Since they are different, the number of crosstalk is calculated to be “1”. As a result, the selector 12f sets the determination value E to “9” (= 4 + 2 × 1 + 3 × 1).

セレクタ１２ｆは、第４の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「１」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＦを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｆを「１」（＝１＋２×０＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code F is selected is “1”, and the number of bits whose values continuously change is calculated. The number is calculated to be “0”. Further, the selector 12f calculates the crosstalk number to be “0” when the code F is selected. As a result, the selector 12f sets the determination value F to “1” (= 1 + 2 × 0 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「４」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＣを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットのビット値と両隣のビット値が異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｃを「７」（＝４＋２×０＋３×１）とする。 Similarly to the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code C is selected is “4”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “0”. Further, when the code C is selected, the selector 12f changes the bit next to the second bit from the least significant bit in the same direction at the same time, and the bit value of the second bit differs from the bit value of the two adjacent bits. The number is calculated to be “1”. As a result, the selector 12f sets the determination value C to “7” (= 4 + 2 × 0 + 3 × 1).

セレクタ１２ｆは、第４の実施形態と同様に、コードＤを選択したときに、その値が変化するビットの数が「１」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＤを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｄを「１」（＝１＋２×０＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code D is selected is “1”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “0”. Further, the selector 12f calculates the crosstalk number to be “0” when the code D is selected. As a result, the selector 12f sets the determination value D to “1” (= 1 + 2 × 0 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「５」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｆは、コードＥを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｅを「７」（＝５＋２×１＋３×０）とする。 Similarly to the fourth embodiment, when the code E is selected, the selector 12f calculates that the number of bits whose value changes is “5”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “1”. The selector 12f calculates the crosstalk number to be “0” when the code E is selected. As a result, the selector 12f sets the determination value E to “7” (= 5 + 2 × 1 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「２」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｆは、コードＦを選択したときに、最下位から第３ビットの両隣のビットが同時に同方向に変化し、かつ第３ビットのビット値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｆを「７」（＝２＋２×１＋３×１）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes is “2” when the code F is selected, and the number of bits whose value continuously changes is calculated. The number is calculated to be “1”. Further, when the selector 12f selects the code F, the bits adjacent to the third bit from the least significant bit simultaneously change in the same direction, and the bit value of the third bit and the changed value of the bits adjacent to each other are changed. Since they are different, the number of crosstalk is calculated to be “1”. As a result, the selector 12f sets the determination value F to “7” (= 2 + 2 × 1 + 3 × 1).

以上より、セレクタ１２ｆは、判定値が最小のコードＤを選択する。 From the above, the selector 12f selects the code D having the smallest determination value.

セレクタ１２ｆは、第４の実施形態と同様に、コードＣを選択したときに、その値が変化するビットの数が「４」であることを算出し、連続してその値が変化するビットの数が「０」であることを算出する。また、セレクタ１２ｆは、コードＣを選択したときに、最下位から第３ビットの両隣のビットが同時に同方向に変化し、かつ第３ビットのビット値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｃを「７」（＝４＋２×０＋３×１）とする。 Similarly to the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code C is selected is “4”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “0”. When the selector 12f selects the code C, the bits adjacent to the third bit from the least significant bit simultaneously change in the same direction, and the bit value of the third bit and the changed value of the bits adjacent to each other are changed. Since they are different, the number of crosstalk is calculated to be “1”. As a result, the selector 12f sets the determination value C to “7” (= 4 + 2 × 0 + 3 × 1).

セレクタ１２ｆは、第４の実施形態と同様に、コードＥを選択したときに、その値が変化するビットの数が「３」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｆは、コードＥを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｅを「５」（＝３＋２×１＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes when the code E is selected is “3”, and the number of bits whose value continuously changes is calculated. The number is calculated to be “1”. The selector 12f calculates the crosstalk number to be “0” when the code E is selected. As a result, the selector 12f sets the determination value E to “5” (= 3 + 2 × 1 + 3 × 0).

セレクタ１２ｆは、第４の実施形態と同様に、コードＦを選択したときに、その値が変化するビットの数が「２」であることを算出し、連続してその値が変化するビットの数が「１」であることを算出する。また、セレクタ１２ｆは、コードＦを選択したときに、クロストーク数を「０」であると算出する。以上の結果、セレクタ１２ｆは、判定値Ｆを「４」（＝２＋２×１＋３×０）とする。 As in the fourth embodiment, the selector 12f calculates that the number of bits whose value changes is “2” when the code F is selected, and the number of bits whose value continuously changes is calculated. The number is calculated to be “1”. Further, the selector 12f calculates the crosstalk number to be “0” when the code F is selected. As a result, the selector 12f sets the determination value F to “4” (= 2 + 2 × 1 + 3 × 0).

図３８は、セレクタ１２ｆを実現する具体的な回路構成を示す。同図を参照して、このセレクタ１２ｆでは、図２９に示す第４の実施形態におけるセレクタ１２ｄにおける適性判定回路３１ｉ〜３１ｌに代えて、適性判定回路３１ｏ〜３１ｒが用いられている。 FIG. 38 shows a specific circuit configuration for realizing the selector 12f. Referring to the figure, in this selector 12f, aptitude determination circuits 31o to 31r are used in place of aptitude determination circuits 31i to 31l in the selector 12d in the fourth embodiment shown in FIG.

図３９は、適性判定回路３１ｏを実現する具体的な回路構成を示す。同図を参照して、この適性判定回路３１ｏには、図３０に示す第４の実施形態における適性判定回路３１ｉに、ビット値判別回路ｂｃ４〜ｂｃ７と、論理積回路ＡＮＤ１５〜ＡＮＤ１８と、ビット加算器３８ｂと、乗算器３９ｂとが追加され、加算器３７ｂに代えて加算器３７ｄが用いられている。 FIG. 39 shows a specific circuit configuration for realizing the suitability determination circuit 31o. Referring to this figure, aptitude determination circuit 31o includes bit value determination circuits bc4 to bc7, AND circuits AND15 to AND18, bit addition, and aptitude determination circuit 31i in the fourth embodiment shown in FIG. An adder 38b and a multiplier 39b are added, and an adder 37d is used instead of the adder 37b.

ビット値判別回路ｂｃ４は、コードＣの第１ビットと第３ビットの値が同一であって、かつ第１ビットと第２ビットの値が相違するときのみ「１」を出力する。 The bit value determination circuit bc4 outputs “1” only when the values of the first bit and the third bit of the code C are the same and the values of the first bit and the second bit are different.

論理積回路ＡＮＤ１５は、排他的論理和回路Ｅ−ＯＲ６の出力が「１」（つまり、第１ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ８の出力が「１」（つまり、第３ビットの値が変化した）であり、かつビット値判別回路ｂｃ４の出力が「１」である（つまり、第１ビットと第３ビットの値が同一であって、かつ第１ビットと第２ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND15, the output of the exclusive OR circuit E-OR6 is “1” (that is, the value of the first bit has changed), and the output of the exclusive OR circuit E-OR8 is “1” ( That is, the value of the third bit has changed), and the output of the bit value determination circuit bc4 is “1” (that is, the values of the first bit and the third bit are the same, and the first bit “1” is output only when the value of the second bit is different from that of the second bit.

ビット値判別回路ｂｃ５は、コードＣの第２ビットと第４ビットの値が同一であって、かつ第２ビットと第３ビットの値が相違するときのみ「１」を出力する。 The bit value determination circuit bc5 outputs “1” only when the values of the second bit and the fourth bit of the code C are the same and the values of the second bit and the third bit are different.

論理積回路ＡＮＤ１６は、排他的論理和回路Ｅ−ＯＲ７の出力が「１」（つまり、第２ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ９の出力が「１」（つまり、第４ビットの値が変化した）であり、かつビット値判別回路ｂｃ５の出力が「１」である（つまり、第２ビットと第４ビットの値が同一であって、かつ第２ビットと第３ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND16, the output of the exclusive OR circuit E-OR7 is “1” (that is, the value of the second bit has changed), and the output of the exclusive OR circuit E-OR9 is “1” ( That is, the value of the fourth bit has changed, and the output of the bit value determination circuit bc5 is “1” (that is, the values of the second bit and the fourth bit are the same, and the second bit "1" is output only when the value of the third bit is different from that of the third bit.

ビット値判別回路ｂｃ６は、コードＣの第３ビットと第５ビットの値が同一であって、かつ第３ビットと第４ビットの値が相違するときのみ「１」を出力する。 The bit value determination circuit bc6 outputs “1” only when the values of the third bit and the fifth bit of the code C are the same and the values of the third bit and the fourth bit are different.

論理積回路ＡＮＤ１７は、排他的論理和回路Ｅ−ＯＲ８の出力が「１」（つまり、第３ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ１０の出力が「１」（つまり、第５ビットの値が変化した）であり、かつビット値判別回路ｂｃ６の出力が「１」である（つまり、第３ビットと第５ビットの値が同一であって、かつ第３ビットと第４ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND17, the output of the exclusive OR circuit E-OR8 is “1” (that is, the value of the third bit has changed), and the output of the exclusive OR circuit E-OR10 is “1” ( That is, the value of the fifth bit has changed), and the output of the bit value determination circuit bc6 is “1” (that is, the values of the third bit and the fifth bit are the same, and the third bit "1" is output only when the value of the fourth bit is different from that of the fourth bit.

ビット値判別回路ｂｃ７は、コードＣの第４ビットと第６ビットの値が同一であって、かつ第４ビットと第５ビットの値が相違するときのみ「１」を出力する。 The bit value determination circuit bc7 outputs “1” only when the values of the fourth bit and the sixth bit of the code C are the same and the values of the fourth bit and the fifth bit are different.

論理積回路ＡＮＤ１８は、排他的論理和回路Ｅ−ＯＲ９の出力が「１」（つまり、第４ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ１１の出力が「１」（つまり、第６ビットの値が変化した）であり、かつビット値判別回路ｂｃ７の出力が「１」である（つまり、第４ビットと第６ビットの値が同一であって、かつ第４ビットと第５ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND18, the output of the exclusive OR circuit E-OR9 is “1” (that is, the value of the fourth bit has changed), and the output of the exclusive OR circuit E-OR11 is “1” ( That is, the value of the sixth bit has changed), and the output of the bit value determination circuit bc7 is “1” (that is, the values of the fourth bit and the sixth bit are the same, and the fourth bit "1" is output only when the value of the fifth bit is different from that of the fifth bit.

ビット加算器３８ｂは、論理積回路ＡＮＤ１５〜ＡＮＤ１８の出力を加算する。 The bit adder 38b adds the outputs of the AND circuits AND15 to AND18.

乗算器３９ｂは、ビット加算器３８ｂの出力と、重み係数Ｌ（＝「３」）とを乗算する。 The multiplier 39b multiplies the output of the bit adder 38b and the weight coefficient L (= “3”).

加算器３７ｄは、ビット加算器３４ｂの出力と、乗算器３６ｂの出力と、乗算器３９ｂの出力とを加算して、加算結果を判定値Ｃとして出力する。したがって、判定値Ｃは、コードＣを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数と、両隣のビットが同時に同方向に変化し、かつ両隣のビットの変化後の値と異なる値をもつビットの数（つまり、クロストーク数）に重み係数Ｌを乗じた数との和を示す。 The adder 37d adds the output of the bit adder 34b, the output of the multiplier 36b, and the output of the multiplier 39b, and outputs the addition result as a determination value C. Therefore, the determination value C includes the number of bits whose value has changed from the previous code when the code C is selected, the number of bits whose value has continuously changed, and the weight coefficient K. The sum of the number of bits simultaneously changing in the same direction and having a value different from the value after the change of both adjacent bits (that is, the number of crosstalk) multiplied by a weighting factor L is shown.

適性判定回路３１ｐ，３１ｑ，３１ｒは、それぞれ適性判定回路３１ｏと同様にして、コードＤを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数と、両隣のビットが同時に同方向に変化し、かつ両隣のビットの変化後の値と異なる値をもつビットの数（つまり、クロストクーク数）に重み係数Ｌを乗じた数との和を示す判定値Ｄ，コードＥを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数と、両隣のビットが同時に同方向に変化し、かつ両隣のビットの変化後の値と異なる値をもつビットの数（つまり、クロストーク数）に重み係数Ｌを乗じた数との和を示す判定値Ｅ，コードＦを選択したときに前コードからその値が変化したビットの数と、連続してその値が変化したビットの数に重み係数Ｋを乗じた数と、両隣のビットが同時に同方向に変化し、かつ両隣のビットの変化後の値と異なる値をもつビットの数（つまり、クロストーク数）に重み係数Ｌを乗じた数との和を示す判定値Ｆを比較回路３２ｂへ出力する。適性判定回路３１ｐ，３１ｑ，３１ｒの具体的な回路構成は、適性判定回路３１ｏの具体的な回路構成と同様なので、説明は繰返さない。 The aptitude determination circuits 31p, 31q, and 31r are the same as the aptitude determination circuit 31o, respectively, and the number of bits whose value has changed from the previous code when the code D is selected and the number of bits whose value has changed continuously are selected. The weighting factor L is applied to the number obtained by multiplying the number by the weighting factor K and the number of bits in which both adjacent bits simultaneously change in the same direction and have a value different from the changed value of both adjacent bits (that is, the number of crosstalks). When selection value D and code E indicating the sum with the multiplied number are selected, the number of bits whose value has changed from the previous code when the code E is selected and the number of bits whose value has continuously changed are multiplied by the weighting factor K. And the sum of the number of bits whose adjacent bits change in the same direction at the same time and have a value different from the changed value of the adjacent bits (that is, the number of crosstalk) multiplied by the weighting factor L. Select judgment value E and code F The number of bits whose value has changed since the previous code, the number of bits whose value has changed continuously multiplied by the weighting factor K, and both adjacent bits simultaneously change in the same direction, and both adjacent A determination value F indicating the sum of the number of bits having a value different from the value after the change of the bit (that is, the number of crosstalk) and the weight coefficient L is output to the comparison circuit 32b. The specific circuit configuration of aptitude determination circuits 31p, 31q, and 31r is similar to the specific circuit configuration of aptitude determination circuit 31o, and therefore description thereof will not be repeated.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋２）ビットの複数のパラレルコードのうち、同時にその値が変化するビットの数を少なくし、連続してその値が変化するビットの数を少なくし、およびクロストーク数を少なくするようなパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路における消費電力の低減化、高速化、および入出力回路と伝送路におけるクロストークノイズの発生の低減化を同時に実現することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the plurality of (N + 2) -bit parallel codes, the number of bits whose values change simultaneously is reduced. Since the parallel code is transmitted so that the number of bits whose value continuously changes and the number of crosstalks are reduced, the power consumption in the input / output circuit for transmitting the parallel code is reduced. It is possible to simultaneously realize high speed and reduction in occurrence of crosstalk noise in the input / output circuit and the transmission line.

［第７の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットの２つのパラレルコードを生成して、選択基準βのみによって、これら２つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Seventh Embodiment]
In the present embodiment, two (N + 1) -bit parallel codes are generated for N-bit original information (parallel data), and one of these two parallel codes is selected only by the selection criterion β. The present invention relates to a communication system having a transmission device that outputs the signal.

（送信装置の構成）
第７の実施形態に係わる送信装置は、図２２に示す第３の実施形態におけるセレクタ１２ｃの代りに、セレクタ１２ｇを備え、データラッチ回路１３ｃの代りに、データラッチ回路１３ｅを備える。以下、これらについて説明する。 (Configuration of transmitter)
The transmitting apparatus according to the seventh embodiment includes a selector 12g instead of the selector 12c in the third embodiment shown in FIG. 22, and includes a data latch circuit 13e instead of the data latch circuit 13c. Hereinafter, these will be described.

セレクタ１２ｇは、サブエンコーダ１１ａからコードＡまたはコードＢを受けて、いずれかを選択して出力する。セレクタ１２ｇは、次のコード選択の条件として、選択基準βのみを用いる。 The selector 12g receives the code A or the code B from the sub-encoder 11a, selects either one, and outputs it. The selector 12g uses only the selection criterion β as the next code selection condition.

図４０は、セレクタ１２ｇが選択基準βによって順次選択するコード列の例を示す。同図において、左側に元情報を、中央にコードＡおよびコードＢを示し、右側に前回変化情報を示す。太枠で示されたコードが選択されたことを示す。 FIG. 40 shows an example of a code string that the selector 12g sequentially selects according to the selection criterion β. In the figure, original information is shown on the left side, code A and code B are shown in the center, and previous change information is shown on the right side. Indicates that the code indicated by the bold frame is selected.

サブエンコーダ１１ａは、元情報「００１０」に対してコードＡ「０００１０」を出力し、コードＢ「１１１０１」を出力する。セレクタ１２ｇは、最初は、デフォルト選択として、コードＡを選択する。また、前回変化情報として、最初はデフォルト値「０００００」が設定されている。 The sub-encoder 11a outputs the code A “00010” and the code B “11101” with respect to the original information “0010”. The selector 12g initially selects the code A as a default selection. As the previous change information, a default value “00000” is initially set.

次に、サブエンコーダ１１ａは、元情報「１１０１」に対してコードＡ「０１１０１」を出力し、コードＢ「１００１０」を出力する。セレクタ１２ｇは、再度デフォルト選択として、コードＡを選択する。セレクタ１２ｇは、コードＡを選択したので、前回変化情報を「０１１１１」に更新する。 Next, the sub-encoder 11a outputs the code A “01101” and the code B “10010” with respect to the original information “1101”. The selector 12g selects the code A as the default selection again. Since the selector 12g has selected the code A, the previous change information is updated to “01111”.

セレクタ１２ｇは、前回変化情報が「０１１１１」なので、コードＡを選択したときに、第２ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｇは、判定値Ａを「１」とする。 Since the previous change information is “01111” in the selector 12g, when the code A is selected, the value of the second bit continuously changes. Therefore, the number of bits whose value continuously changes is “1”. Calculate that there is. As a result, the selector 12g sets the determination value A to “1”.

セレクタ１２ｇは、前回変化情報が「０１１１１」なので、コードＢを選択したときに、第１，３，４ビットの値が連続して変化するので、連続してその値が変化するビットの数が「３」であることを算出する。以上の結果、セレクタ１２ｇは、判定値Ｂを「３」とする。 Since the previous change information is “01111”, the selector 12g continuously changes the values of the first, third, and fourth bits when the code B is selected. “3” is calculated. As a result, the selector 12g sets the determination value B to “3”.

以上より、セレクタ１２ｇは、判定値が小さいコードＡを選択する。また、セレクタ１２ｇは、コードＡを選択したので、前回変化情報を「０００１０」に更新する。 As described above, the selector 12g selects the code A having a small determination value. Further, since the selector 12g has selected the code A, the previous change information is updated to “00010”.

セレクタ１２ｇは、前回変化情報が「０００１０」なので、コードＡを選択したときに、第２ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｇは、判定値Ａを「１」とする。 Since the previous change information is “00010” in the selector 12g, when the code A is selected, the value of the second bit continuously changes. Therefore, the number of bits whose value continuously changes is “1”. Calculate that there is. As a result, the selector 12g sets the determination value A to “1”.

セレクタ１２ｇは、前回変化情報が「０００１０」なので、コードＢを選択したときに、連続してその値が変化するビットの数が「０」であることを算出する。以上の結果、セレクタ１２ｇは、判定値Ｂを「０」とする。 Since the previous change information is “00010”, the selector 12g calculates that the number of bits whose value continuously changes when the code B is selected is “0”. As a result, the selector 12g sets the determination value B to “0”.

以上より、セレクタ１２ｇは、判定値が小さいコードＢを選択する。また、セレクタ１２ｇは、コードＢを選択したので、前回変化情報を「１０１０１」に更新する。 As described above, the selector 12g selects the code B having a small determination value. Further, since the selector 12g has selected the code B, the previous change information is updated to “10101”.

セレクタ１２ｇは、前回変化情報が「１０１０１」なので、コードＡを選択したときに、第１，５ビットの値が連続して変化し、連続してその値が変化するビットの数が「２」であることを算出する。以上の結果、セレクタ１２ｇは、判定値Ａを「２」とする。 Since the previous change information is “10101”, the selector 12g changes the value of the first and fifth bits continuously when the code A is selected, and the number of bits whose value continuously changes is “2”. Is calculated. As a result, the selector 12g sets the determination value A to “2”.

セレクタ１２ｇは、前回変化情報が「１０１０１」なので、コードＢを選択したときに、第３ビットの値が連続して変化し、連続してその値が変化するビットの数が「１」であることを算出する。以上の結果、セレクタ１２ｇは、判定値Ｂを「１」とする。 Since the previous change information is “10101” in the selector 12g, when the code B is selected, the value of the third bit continuously changes, and the number of bits whose value continuously changes is “1”. Calculate that. As a result, the selector 12g sets the determination value B to “1”.

以上より、セレクタ１２ｇは、判定値が小さいコードＢを選択する。また、セレクタ１２ｇは、コードＢを選択したので、前回変化情報を「０１１１０」に更新する。 As described above, the selector 12g selects the code B having a small determination value. Further, since the selector 12g has selected the code B, the previous change information is updated to “01110”.

セレクタ１２ｇは、第３の実施形態におけるセレクタ１２ｃと適性判定回路のみが相違する。たとえば、セレクタ１２ｇのコードＡに対応する適性判定回路は、図２５に示す適性判定回路３１ｇからビット加算器３４ａと、乗算器３６ａと、加算器３７ａとを取り除き、ビット加算器３５ａの出力を外部へ出力するように変更したものである。 The selector 12g is different from the selector 12c in the third embodiment only in the aptitude determination circuit. For example, the aptitude determination circuit corresponding to the code A of the selector 12g removes the bit adder 34a, the multiplier 36a, and the adder 37a from the aptitude determination circuit 31g shown in FIG. 25, and outputs the output of the bit adder 35a to the outside. It is changed to output to.

データラッチ回路１３ｅは、前回変化情報のみを出力する。データラッチ回路１３ｅは、図２６に示す第３の実施形態におけるデータラッチ回路１３ｃにおいて、前回変化情報のみを出力するように変更したものである。 The data latch circuit 13e outputs only the previous change information. The data latch circuit 13e is a modification of the data latch circuit 13c in the third embodiment shown in FIG. 26 so as to output only the previous change information.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋１）ビットの複数のパラレルコードのうち、連続して変化するビットの数を最小にするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、処理速度を高速化することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, the number of continuously changing bits among a plurality of (N + 1) -bit parallel codes is minimized. Since the parallel code is transmitted, the processing speed can be increased in the input / output circuit for transmitting the parallel code.

［第８の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの４つのパラレルコードを生成して、選択基準βのみによって、これら４つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Eighth Embodiment]
In the present embodiment, four (N + 2) -bit parallel codes are generated for N-bit original information (parallel data), and one of these four parallel codes is selected based only on the selection criterion β. The present invention relates to a communication system having a transmission device that outputs the signal.

（送信装置の構成）
第８の実施形態に係わる送信装置は、図２７に示す第４の実施形態におけるセレクタ１２ｄの代りに、セレクタ１２ｈを備え、データラッチ回路１３ｄの代りに、データラッチ回路１３ｆを備える。以下、これらについて説明する。 (Configuration of transmitter)
The transmitting apparatus according to the eighth embodiment includes a selector 12h instead of the selector 12d in the fourth embodiment shown in FIG. 27, and a data latch circuit 13f instead of the data latch circuit 13d. Hereinafter, these will be described.

セレクタ１２ｈは、サブエンコーダ１１ｂからコードＣ、コードＤ、コードＥまたはコードＦを受けて、いずれかを選択して出力する。セレクタ１２ｈは、次のコード選択の条件として、選択基準βのみを用いる。 The selector 12h receives the code C, code D, code E, or code F from the sub-encoder 11b, selects one of them, and outputs it. The selector 12h uses only the selection criterion β as a condition for the next code selection.

図４１は、セレクタ１２ｈが選択基準βによって順次選択するコード列の例を示す。同図において、左側に元情報を、中央にコードＣ、コードＤ、コードＥおよびコードＦを示し、右側に前回変化情報を示す。太枠で示されたコードが選択されたことを示す。 FIG. 41 shows an example of a code string that the selector 12h sequentially selects according to the selection criterion β. In the figure, original information is shown on the left side, code C, code D, code E and code F are shown in the center, and previous change information is shown on the right side. Indicates that the code indicated by the bold frame is selected.

サブエンコーダ１１ｂは、元情報「００１０」に対してコードＣ「００００１０」を出力し、コードＤ「０１０１１１」を出力し、コードＥ「１０１０００」を出力し、コードＦ「１１１１０１」を出力する。セレクタ１２ｈは、最初は、デフォルト選択として、コードＣを選択する。また、前回変化情報として、最初は、デフォルト値「００００００」が設定されている。 The sub-encoder 11b outputs the code C “000010” with respect to the original information “0010”, the code D “010111”, the code E “101000”, and the code F “111101”. The selector 12h initially selects the code C as a default selection. As the previous change information, a default value “000000” is initially set.

次に、サブエンコーダ１１ｂは、元情報「１１０１」に対してコードＣ「００１１０１」を出力し、コードＤ「０１１０００」を出力し、コードＥ「１００１１１」を出力し、コードＦ「１１００１０」を出力する。セレクタ１２ｈは、再度デフォルト選択として、コードＣを選択する。また、セレクタ１２ｈは、コードＣを選択したので、前回変化情報を「００１１１１」に更新する。 Next, the sub-encoder 11b outputs a code C “001101” to the original information “1101”, outputs a code D “011000”, outputs a code E “100111”, and outputs a code F “110010”. To do. The selector 12h selects the code C as the default selection again. Further, since the selector 12h has selected the code C, the previous change information is updated to “001111”.

セレクタ１２ｈは、前回変化情報が「００１１１１」より、コードＣを選択したときに、第２ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出し、判定値Ｃを「１」をとする。 Since the value of the second bit continuously changes when the code C is selected from the previous change information “001111”, the selector 12h has the number of bits whose value continuously changes as “1”. It is calculated that the determination value C is “1”.

セレクタ１２ｈは、前回変化情報が「００１１１１」より、コードＤを選択したときに、第１，２，３ビットの値が連続して変化するので、連続してその値が変化するビットの数が「３」であることを算出する。以上の結果、セレクタ１２ｈは、判定値Ｄを「３」をする。 Since the value of the first, second, and third bits changes continuously when the code 12 is selected from the previous change information “001111”, the selector 12h has the number of bits whose values change continuously. “3” is calculated. As a result, the selector 12h sets the determination value D to “3”.

セレクタ１２ｈは、前回変化情報が「００１１１１」より、コードＥを選択したときに、第４ビットの値が連続して変化するので、連続してその値が変化するビットの数が「１」であることを算出し、判定値Ｅを「１」をとする。 Since the value of the fourth bit continuously changes when the code E is selected from the previous change information “001111”, the selector 12h has the number of bits whose value continuously changes as “1”. It is calculated that the determination value E is “1”.

セレクタ１２ｈは、前回変化情報が「００１１１１」より、コードＦを選択したときに、第１，３，４ビットの値が連続して変化するので、連続してその値が変化するビットの数が「３」であることを算出し、判定値Ｆを「３」とする。 Since the value of the first, third, and fourth bits changes continuously when the code 12 is selected from the previous change information “001111”, the selector 12h has the number of bits whose values change continuously. “3” is calculated, and the determination value F is set to “3”.

以上より、セレクタ１２ｈは、判定値が最小の１つであるコードＣを選択する。また、セレクタ１２ｈは、コードＣを選択したので、前回変化情報を「００００１０」に更新する。 As described above, the selector 12h selects the code C having the smallest determination value. Further, since the selector 12h has selected the code C, the previous change information is updated to “000010”.

セレクタ１２ｈは、前回変化情報が「００００１０」より、コードＣを選択したときに、第２ビットの値が連続して変化し、連続してその値が変化するビットの数が「１」であることを算出し、判定値Ｃ「１」をとする。 In the selector 12h, when the code C is selected from the previous change information “000010”, the value of the second bit continuously changes, and the number of bits whose value continuously changes is “1”. And the determination value C is set to “1”.

セレクタ１２ｈは、前回変化情報が「００００１０」より、コードＤを選択したときに、第２ビットの値が連続して変化し、連続してその値が変化するビットの数が「１」であることを算出し、判定値Ｄを「１」とする。 In the selector 12h, when the code D is selected from the previous change information “000010”, the value of the second bit continuously changes, and the number of bits whose value continuously changes is “1”. And the determination value D is set to “1”.

セレクタ１２ｈは、前回変化情報が「００００１０」より、コードＥを選択したときに、連続してその値が変化するビットの数が「０」であることを算出し、判定値Ｅを「０」とする。 The selector 12h calculates that the number of bits whose value continuously changes when the code E is selected from the previous change information “000010” is “0”, and sets the determination value E to “0”. And

セレクタ１２ｈは、前回変化情報が「００００１０」より、コードＦを選択したときに、連続してその値が変化するビットの数が「０」であることを算出し、判定値Ｆを「０」をとする。 The selector 12h calculates that the number of bits whose value continuously changes when the code F is selected from the previous change information “000010” is “0”, and sets the determination value F to “0”. Let's say.

以上より、セレクタ１２ｈは、判定値が最小の１つであるコードＥを選択する。セレクタ１２ｈは、コードＥを選択したので、前回変化情報を「１０００００」に更新する。 As described above, the selector 12h selects the code E having the smallest determination value. Since the selector 12h has selected the code E, the previous change information is updated to “100000”.

セレクタ１２ｈは、前回変化情報が「１０００００」より、コードＣを選択したときに、第６ビットの値が連続して変化し、連続してその値が変化するビットの数が「１」であることを算出し、判定値Ｃを「１」とする。 In the selector 12h, when the code C is selected from the previous change information “100000”, the value of the sixth bit continuously changes, and the number of bits whose value continuously changes is “1”. And the determination value C is set to “1”.

セレクタ１２ｈは、前回変化情報が「１０００００」より、コードＤを選択したときに、第６ビットの値が連続して変化し、連続してその値が変化するビットの数が「１」であることを算出し、判定値Ｄを「１」とする。 In the selector 12h, when the code D is selected from the previous change information “100000”, the value of the sixth bit continuously changes, and the number of bits whose value continuously changes is “1”. And the determination value D is set to “1”.

セレクタ１２ｈは、前回変化情報が「１０００００」より、コードＥを選択したときに、連続してその値が変化するビットの数が「０」であることを算出し、判定値Ｅを「０」をとする。 The selector 12h calculates that the number of bits whose value continuously changes when the code E is selected from the previous change information “100000” is “0”, and sets the determination value E to “0”. Let's say.

セレクタ１２ｈは、前回変化情報が「１０００００」より、コードＦを選択したときに、連続してその値が変化するビットの数が「０」であることを算出し、判定値Ｆを「０」とする。 The selector 12h calculates that the number of bits whose value continuously changes when the code F is selected from the previous change information “100000” is “0”, and sets the determination value F to “0”. And

以上より、セレクタ１２ｈは、判定値が最小の１つであるコードＥを選択する。また、セレクタ１２ｈは、コードＥを選択したので、前回変化情報を「００１１１０」に更新する。 As described above, the selector 12h selects the code E having the smallest determination value. Further, since the selector 12h has selected the code E, the previous change information is updated to “001110”.

セレクタ１２ｈは、第４の実施形態におけるセレクタ１２ｄと適性判定回路のみが相違する。たとえば、セレクタ１２ｈのコードＣに対応する適性判定回路は、図３０に示す適性判定回路３１ｉからビット加算器３４ｂと、乗算器３６ｂと、加算器３７ｂとを取り除き、ビット加算器３５ｂの出力を外部へ出力するように変更したものである。 The selector 12h is different from the selector 12d in the fourth embodiment only in the aptitude determination circuit. For example, the aptitude determination circuit corresponding to the code C of the selector 12h removes the bit adder 34b, the multiplier 36b, and the adder 37b from the aptitude determination circuit 31i shown in FIG. It is changed to output to.

データラッチ回路１３ｆは、前回変化情報のみを出力する。データラッチ回路１３ｆは、図３１に示す第４の実施形態におけるデータラッチ回路１３ｄにおいて、前回変化情報のみを出力するように変更したものである。 The data latch circuit 13f outputs only the previous change information. The data latch circuit 13f is a data latch circuit 13d according to the fourth embodiment shown in FIG. 31 that is changed so as to output only the previous change information.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋２）ビットの複数のパラレルコードのうち、連続して変化するビットの数を最小にするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、処理速度を高速化することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, the number of continuously changing bits among a plurality of (N + 2) -bit parallel codes is minimized. Since the parallel code is transmitted, the processing speed can be increased in the input / output circuit for transmitting the parallel code.

［第９の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋１）ビットの２つのパラレルコードを生成して、選択基準γのみによって、これら２つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Ninth Embodiment]
In the present embodiment, two (N + 1) -bit parallel codes are generated for N-bit original information (parallel data), and one of these two parallel codes is selected only by the selection criterion γ. The present invention relates to a communication system having a transmission device that outputs the signal.

（送信装置の構成）
第９の実施形態に係わる送信装置は、図３２に示す第５の実施形態におけるセレクタ１２ｅの代りに、セレクタ１２ｉを備え、データラッチ回路１３ｃを備えない。以下、これらについて説明する。 (Configuration of transmitter)
The transmitting apparatus according to the ninth embodiment includes a selector 12i instead of the selector 12e in the fifth embodiment shown in FIG. 32, and does not include the data latch circuit 13c. Hereinafter, these will be described.

セレクタ１２ｉは、サブエンコーダ１１ａからコードＡまたはコードＢを受けて、いずれかを選択して出力する。セレクタ１２ｉは、次のコード選択の条件として、選択基準γのみを用いる。 The selector 12i receives the code A or the code B from the sub-encoder 11a, selects either one, and outputs it. The selector 12i uses only the selection criterion γ as the condition for the next code selection.

図４２は、セレクタ１２ｉが選択基準γによって順次選択するコード列の例を示す。同図において、左側に元情報を、右側にコードＡおよびコードＢを示す。太枠で示されたコードが選択されたことを示す。 FIG. 42 shows an example of code strings that the selector 12i sequentially selects according to the selection criterion γ. In the figure, original information is shown on the left side, and code A and code B are shown on the right side. Indicates that the code indicated by the bold frame is selected.

サブエンコーダ１１ａは、元情報「００１０」に対してコードＡ「０００１０」を出力し、コードＢ「１１１０１」を出力する。セレクタ１２ｉは、最初は、デフォルト選択として、コードＡを選択する。 The sub-encoder 11a outputs the code A “00010” and the code B “11101” with respect to the original information “0010”. The selector 12i first selects the code A as a default selection.

セレクタ１２ｉは、コードＡを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットのビット値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出し、判定値Ａを「１」とする。 When the selector 12i selects the code A, the adjacent bits of the second bit from the least significant bit change in the same direction at the same time, and the bit value of the second bit differs from the changed value of the adjacent bits. The crosstalk number is calculated to be “1”, and the determination value A is set to “1”.

セレクタ１２ｉは、コードＢを選択したときに、クロストーク数を「０」であると算出し、判定値Ｂを「０」とする。 When selecting the code B, the selector 12i calculates the crosstalk number to be “0” and sets the determination value B to “0”.

以上より、セレクタ１２ｉは、判定値が最小のコードＢを選択する。 As described above, the selector 12i selects the code B having the smallest determination value.

セレクタ１２ｉは、コードＡを選択したときに、クロストーク数を「０」であると算出し、判定値Ａを「０」とする。 When selecting the code A, the selector 12i calculates the crosstalk number to be “0” and sets the determination value A to “0”.

以上より、セレクタ１２ｉは、判定値が最小の１つであるコードＢを選択する。 As described above, the selector 12i selects the code B having the smallest determination value.

セレクタ１２ｉは、コードＢを選択したときに、最下位から第３ビットの両隣のビットが同時に同方向に変化し、かつ第３ビットのビット値と、両隣のビット値が異なるので、クロストーク数を「１」と算出し、判定値Ｂを「１」とする。 When the selector 12i selects the code B, the bits adjacent to the third bit from the least significant bit simultaneously change in the same direction, and the bit value of the third bit differs from the bit value of both adjacent bits. Is calculated as “1”, and the determination value B is set to “1”.

セレクタ１２ｉは、コードＢを選択したときに、最下位から第３ビットの両隣のビットが同時に同方向に変化し、かつ第３ビットのビット値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出し、判定値Ｂを「１」とする。 When the selector 12i selects the code B, the adjacent bits of the third bit from the least significant bit change in the same direction at the same time, and the bit value of the third bit is different from the changed value of the adjacent bits. The crosstalk number is calculated to be “1”, and the determination value B is set to “1”.

以上より、セレクタ１２ｉは、判定値が最小であるコードＡを選択する。 As described above, the selector 12i selects the code A having the smallest determination value.

セレクタ１２ｉは、第５の実施形態におけるセレクタ１２ｅと適性判定回路のみが相違する。たとえば、セレクタ１２ｉのコードＡに対応する適性判定回路は、図３５に示す適性判定回路３１ｍから論理積回路ＡＮＤ１〜ＡＮＤ５と、ビット加算器３４ａ，３５ａと、乗算器３６ａ，３９ａと、加算器３７ｃとを取り除き、ビット加算器３８ａの出力を外部へ出力するように変更したものである。 The selector 12i differs from the selector 12e in the fifth embodiment only in the aptitude determination circuit. For example, the aptitude determination circuit corresponding to the code A of the selector 12i includes the AND circuits AND1 to AND5, the bit adders 34a and 35a, the multipliers 36a and 39a, and the adder 37c from the aptitude determination circuit 31m shown in FIG. And the output of the bit adder 38a is changed to be output to the outside.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋１）ビットの複数のパラレルコードのうち、クロストーク数を最小にするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路および信号線において、クロストークノイズの発生を低減化することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, a parallel code that minimizes the number of crosstalk among a plurality of (N + 1) -bit parallel codes is transmitted. Therefore, occurrence of crosstalk noise can be reduced in the input / output circuit and the signal line for transmitting the parallel code.

［第１０の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの４つのパラレルコードを生成して、選択基準γのみによって、これら４つのパラレルコードのうちの１つを選択して出力する送信装置を有する通信システムに関する。 [Tenth embodiment]
In the present embodiment, four (N + 2) -bit parallel codes are generated for N-bit original information (parallel data), and only one of these four parallel codes is selected based on the selection criterion γ. The present invention relates to a communication system having a transmission device that outputs the signal.

（送信装置の構成）
第１０の実施形態に係わる送信装置は、図３６に示す第６の実施形態におけるセレクタ１２ｆの代りに、セレクタ１２ｊを備え、データラッチ回路１３ｄを備えない。以下、これらについて説明する。 (Configuration of transmitter)
The transmitting apparatus according to the tenth embodiment includes a selector 12j instead of the selector 12f in the sixth embodiment shown in FIG. 36, and does not include the data latch circuit 13d. Hereinafter, these will be described.

セレクタ１２ｊは、サブエンコーダ１１ｂからコードＣ、コードＤ、コードＥまたはコードＦを受けて、いずれかを選択して出力する。セレクタ１２ｊは、次のコード選択の条件として、選択基準γのみを用いる。 The selector 12j receives the code C, code D, code E, or code F from the sub-encoder 11b, selects one of them, and outputs it. The selector 12j uses only the selection criterion γ as a condition for the next code selection.

図４３は、セレクタ１２ｊが選択基準γによって順次選択するコード列の例を示す。同図において、左側に元情報を、右側にコードＣ、コードＤ、コードＥおよびコードＦを示す。太枠で示されたコードが選択されたことを示す。 FIG. 43 shows an example of a code string that the selector 12j sequentially selects according to the selection criterion γ. In the figure, original information is shown on the left side, and code C, code D, code E, and code F are shown on the right side. Indicates that the code indicated by the bold frame is selected.

サブエンコーダ１１ｂは、元情報「００１０」に対してコードＣ「００００１０」を出力し、コードＤ「０１０１１１」を出力し、コードＥ「１０１０００」を出力し、コードＦ「１１１１０１」を出力する。セレクタ１２ｊは、最初は、デフォルト選択として、コードＣを選択する。 The sub-encoder 11b outputs the code C “000010” with respect to the original information “0010”, the code D “010111”, the code E “101000”, and the code F “111101”. The selector 12j first selects the code C as a default selection.

セレクタ１２ｊは、コードＣを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットの値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出し、判定値Ｃを「１」とする。 When the selector 12j selects the code C, the bits adjacent to the second bit from the least significant bit simultaneously change in the same direction, and the value of the second bit differs from the value after the change of the bits adjacent to each other. The crosstalk number is calculated to be “1”, and the determination value C is set to “1”.

セレクタ１２ｊは、コードＤを選択したときに、クロストーク数を「０」であると算出し、判定値Ｄを「０」とする。 When the selector 12j selects the code D, the selector 12j calculates the crosstalk number to be “0”, and sets the determination value D to “0”.

セレクタ１２ｊは、コードＥを選択したときに、クロストーク数を「０」であると算出し、判定値Ｅを「０」とする。 When selecting the code E, the selector 12j calculates that the number of crosstalk is “0”, and sets the determination value E to “0”.

セレクタ１２ｊは、コードＦを選択したときに、クロストーク数を「０」であると算出し、判定値Ｆを「０」とする。 The selector 12j, when selecting the code F, calculates that the number of crosstalk is “0” and sets the determination value F to “0”.

以上より、セレクタ１２ｊは、判定値が最小の１つであるコードＤを選択する。 As described above, the selector 12j selects the code D having the smallest determination value.

セレクタ１２ｊは、コードＣを選択したときに、クロストーク数を「０」であると算出し、判定値Ｃを「０」とする。 The selector 12j, when selecting the code C, calculates that the number of crosstalk is “0” and sets the determination value C to “0”.

セレクタ１２ｊは、コードＥを選択したときに、最下位から第２ビットの両隣のビットが同時に同方向に変化し、かつ第２ビットの値と両隣のビットの変化後の値とが異なるので、クロストーク数を「１」であると算出し、判定値Ｅを「１」とする。 When the selector 12j selects the code E, the adjacent bits of the second bit from the least significant bit simultaneously change in the same direction, and the value of the second bit is different from the changed value of the adjacent bits. The crosstalk number is calculated to be “1”, and the determination value E is set to “1”.

セレクタ１２ｊは、コードＣを選択したときに、最下位から第３ビットの両隣のビットが同時に同方向に変化し、かつ第３ビットのビット値と両隣のビット値が異なるので、クロストーク数を「１」であると算出し、判定値Ｃを「１」とする。また、セレクタ１２ｊは、コードＤを選択したときに、クロストーク数を「０」であると算出し、判定値Ｄを「０」とする。また、セレクタ１２ｊは、コードＥを選択したときに、クロストーク数を「０」であると算出し、判定値Ｅを「０」とする。また、セレクタ１２ｊは、コードＦを選択したときに、クロストーク数を「０」であると算出し、判定値Ｆを「０」とする。以上より、セレクタ１２ｊは、判定値が最小の１つであるコードＤを選択する。 When the selector 12j selects the code C, the adjacent bits of the third bit from the least significant bit simultaneously change in the same direction, and the bit value of the third bit differs from the adjacent bit value. It is calculated as “1”, and the determination value C is set to “1”. Further, when the code D is selected, the selector 12j calculates the crosstalk number to be “0”, and sets the determination value D to “0”. Further, when the code E is selected, the selector 12j calculates that the number of crosstalk is “0” and sets the determination value E to “0”. Further, when the code F is selected, the selector 12j calculates the crosstalk number to be “0”, and sets the determination value F to “0”. As described above, the selector 12j selects the code D having the smallest determination value.

セレクタ１２ｊは、第６の実施形態におけるセレクタ１２ｆと適性判定回路のみが相違する。たとえば、セレクタ１２ｊのコードＣに対応する適性判定回路は、図３９に示す適性判定回路３１ｏから論理積回路ＡＮＤ６〜ＡＮＤ１１と、ビット加算器３４ｂ，３５ｂと、乗算器３６ｂ，３９ｂと、加算器３７ｄとを取り除き、ビット加算器３８ｂの出力を外部へ出力するように変更したものである。 The selector 12j is different from the selector 12f in the sixth embodiment only in the aptitude determination circuit. For example, the aptitude determination circuit corresponding to the code C of the selector 12j includes the AND circuits AND6 to AND11, the bit adders 34b and 35b, the multipliers 36b and 39b, and the adder 37d from the aptitude determination circuit 31o shown in FIG. And the output of the bit adder 38b is changed to be output to the outside.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋２）ビットの複数のパラレルコードのうち、クロストーク数を最小にするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路および信号線において、クロストークノイズの発生を低減化することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, a parallel code that minimizes the number of crosstalk among a plurality of (N + 2) -bit parallel codes is transmitted. Therefore, occurrence of crosstalk noise can be reduced in the input / output circuit and the signal line for transmitting the parallel code.

［第１１の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの１つのパラレルコードを生成して、このパラレルコードの適性を適性基準α’によって判定し、判定結果に応じて、このパラレルコードをそのまま、または所定の変形を加えたパラレルコードを出力する通信システムに関する。 [Eleventh embodiment]
In the present embodiment, one (N + 2) -bit parallel code is generated with respect to N-bit original information (parallel data), and the suitability of the parallel code is determined by the suitability criterion α ′. Thus, the present invention relates to a communication system that outputs the parallel code as it is or with a predetermined modification.

第１〜第１０の実施形態では、エンコーダが複数のコードを生成し、セレクタが選択基準によって、生成された各コードの適性を判定し、判定結果に応じて、１つのコードを選択した。 In the first to tenth embodiments, the encoder generates a plurality of codes, the selector determines the suitability of each generated code based on the selection criterion, and selects one code according to the determination result.

しかしながら、複数のコードを生成し、生成された各コードの適性を判定するとなると、回路の規模が大きくなる。 However, when a plurality of codes are generated and the suitability of each generated code is determined, the circuit scale increases.

そこで、本実施の形態では、エンコーダが１つのパラレルコードを生成するとともに、そのパラレルコードの適性を判定し、判定結果に応じて、そのパラレルコードまたは所定の変形を加えたパラレルコードを出力するようにすることで、回路の規模を小さくする。 Therefore, in this embodiment, the encoder generates one parallel code, determines the suitability of the parallel code, and outputs the parallel code or a parallel code with a predetermined modification according to the determination result. Therefore, the circuit scale is reduced.

（送信装置の構成）
図４４は、第１１の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｇは、Ｎビットの元情報（パラレルデータ）に対して、（Ｎ＋２）ビットのパラレルコードを送信する送信装置であって、エンコーダ１５ｇと、データラッチ回路１３ｂと、出力回路１４ｂとを備える。 (Configuration of transmitter)
FIG. 44 shows the configuration of the transmission apparatus according to the eleventh embodiment. Referring to the figure, this transmitting apparatus 100g is a transmitting apparatus that transmits (N + 2) -bit parallel code to N-bit original information (parallel data), and includes an encoder 15g and a data latch circuit 13b. And an output circuit 14b.

エンコーダ１５ｇは、１つの所定のコード（コードＣ）の奇数ビットおよび偶数ビットごとに、適性基準α’「その値が変化するビットの数が設定値未満である。」によって、そのコードの適性を判定する。すなわち、エンコーダ１５ｇは、その値が変化する奇数ビットの数を奇数ビットの判定値とし、奇数ビットの判定値が設定値未満のときに奇数ビットの適性を良と判定し、奇数ビットの判定値が設定値以上のときに奇数ビットの適性を不良と判定する。また、エンコーダ１５ｇは、その値が変化する所定のコードの偶数ビットの数を偶数ビットの判定値とし、偶数ビットの判定値が設定値未満のときに偶数ビットの適性を良と判定し、偶数ビットの判定値が設定値以上のときに偶数ビットの適性を不良と判定する。エンコーダ１５ｇは、奇数ビットの適性を不良と判定したときには、所定のコードの奇数ビットの値を反転し、偶数ビットの適性を不良と判定したときには、所定のコードの偶数ビットの値を反転する。 The encoder 15g determines the suitability of the code according to the suitability criterion α ′ “the number of bits whose value changes is less than the set value” for each odd-numbered bit and even-numbered bit of one predetermined code (code C). judge. That is, the encoder 15g uses the number of odd bits whose value changes as an odd-bit determination value, determines that the odd-bit suitability is good when the odd-bit determination value is less than the set value, and determines the odd-bit determination value. When the value is equal to or greater than the set value, the odd-numbered bit is determined to be defective. Further, the encoder 15g sets the number of even bits of a predetermined code whose value changes as an even bit determination value, and determines the suitability of the even bit as good when the even bit determination value is less than the set value. When the bit determination value is greater than or equal to the set value, the suitability of even bits is determined to be bad. The encoder 15g inverts the value of the odd-numbered bit of the predetermined code when the odd-numbered bit suitability is determined to be bad, and inverts the even-bit value of the predetermined code when the appropriateness of the even-numbered bit is determined to be bad.

図４５は、エンコーダ１５ｇが順次出力するコード列の例を示す。同図において、左側に元情報を、右側にコードＣ、コードＤ、コードＥおよびコードＦを示す。太枠で示されたコードが選択されたことを示す。 FIG. 45 shows an example of a code string output sequentially by the encoder 15g. In the figure, original information is shown on the left side, and code C, code D, code E, and code F are shown on the right side. Indicates that the code indicated by the bold frame is selected.

まず、エンコーダ１５ｇは、最初は、デフォルト出力として元情報「００１０」に対して、コードＣ「００００１０」を出力する。 First, the encoder 15g outputs the code C “000010” as the default output for the original information “0010”.

次に、エンコーダ１５ｇは、元情報「１１０１」に対して、コードＣ「００１１０１」を選択したときに、最下位から第１，２，３，４ビットの値が変化するので、その値が変化する奇数ビットの数が「２」であり、その値が変化する偶数ビットの数が「２」であることを算出し、奇数ビットの判定値を「２」とし、偶数ビットの判定値を「２」とする。エンコーダ１５ｇは、奇数ビットの判定値「２」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「２」が設定値「２」以上であるので、偶数ビットの適性を不良と判定する。以上より、エンコーダ１５ｇは、コードＣ「００１１０１」の全ビットを反転させたコードＦ「１１００１０」を出力する。 Next, the encoder 15g changes the value of the first, second, third, and fourth bits from the least significant when the code C “001101” is selected for the original information “1101”. It is calculated that the number of odd bits to be “2”, the number of even bits whose value changes is “2”, the determination value of the odd bits is “2”, and the determination value of the even bits is “ 2 ”. Since the determination value “2” of the odd bits is equal to or greater than the set value “2”, the encoder 15g determines that the odd bits are appropriate and the determination value “2” of the even bits is equal to or greater than the set value “2”. Therefore, the suitability of even bits is determined to be bad. As described above, the encoder 15g outputs the code F “110010” obtained by inverting all the bits of the code C “001101”.

次に、エンコーダ１５ｇは、元情報「１１１１」に対して、コードＣ「００１１１１」を選択したときに、最下位から第１，３，４，５，６ビットの値が変化するので、その値が変化する奇数ビットの数が「３」であり、その値が変化する偶数ビットの数が「２」であることを算出し、奇数ビットの判定値を「３」とし、偶数ビットの判定値を「２」とする。エンコーダ１５ｇは、奇数ビットの判定値「３」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「２」が設定値「２」以上であるので、偶数ビットの適性を不良と判定する。以上より、エンコーダ１５ｇは、コードＣ「００１１１１」の全ビットを反転させたコードＦ「１１００００」を出力する。 Next, when the code C “001111” is selected for the original information “1111”, the encoder 15g changes the values of the first, third, fourth, fifth, and sixth bits from the lowest order. It is calculated that the number of odd-numbered bits that change is “3”, the number of even-numbered bits whose value changes is “2”, the odd-bit determination value is “3”, and the even-bit determination value Is “2”. Since the odd-bit determination value “3” is greater than or equal to the set value “2”, the encoder 15g determines that the odd-bit suitability is bad, and the even-bit determination value “2” is greater than or equal to the set value “2”. Therefore, the suitability of even bits is determined to be bad. As described above, the encoder 15g outputs the code F “110000” obtained by inverting all the bits of the code C “001111”.

次に、エンコーダ１５ｇは、元情報「０１０１」に対して、コードＣ「０００１０１」を選択したときに、最下位から第１，３，５，６ビットの値が変化するので、その値が変化する奇数ビットの数が「３」であり、その値が変化する偶数ビットの数が「１」であることを算出し、奇数ビットの判定値を「３」とし、偶数ビットの判定値を「１」とする。エンコーダ１５ｇは、奇数ビットの判定値「３」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「１」が設定値「２」未満であるので、偶数ビットの適性を良と判定する。以上より、エンコーダ６１は、コードＣ「００１１１１」の奇数ビットのみを反転させたコードＤ「０１００００」を出力する。 Next, when the code C “000101” is selected with respect to the original information “0101”, the encoder 15g changes the values of the first, third, fifth, and sixth bits from the least significant, so the value changes. It is calculated that the number of odd bits to be “3”, the number of even bits whose value changes is “1”, the odd bit determination value is “3”, and the even bit determination value is “3”. 1 ”. Since the determination value “3” of the odd bits is equal to or larger than the set value “2”, the encoder 15g determines that the odd bits are appropriate and the determination value “1” of the even bits is less than the set value “2”. Therefore, the suitability of even bits is determined to be good. As described above, the encoder 61 outputs the code D “010000” obtained by inverting only the odd bits of the code C “001111”.

次に、エンコーダ１５ｇは、元情報「１０１１」に対して、コードＣ「００１０１１」を選択したときに、最下位から第１，２，４，５ビットの値が変化するので、その値が変化する奇数ビットの数が「２」であり、その値が変化する偶数ビットの数が「２」であることを算出し、奇数ビットの判定値を「２」とし、偶数ビットの判定値を「２」とする。エンコーダ１５ｇは、奇数ビットの判定値「２」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「２」が設定値「２」以上であるので、偶数ビットの適性を不良と判定する。以上より、エンコーダ１５ｇは、コードＣ「００１０１１」の全ビットを反転させたコードＦ「１１０１００」を出力する。 Next, the encoder 15g changes the values of the first, second, fourth, and fifth bits from the least significant when the code C “001011” is selected for the original information “1011”. It is calculated that the number of odd bits to be “2”, the number of even bits whose value changes is “2”, the determination value of the odd bits is “2”, and the determination value of the even bits is “ 2 ”. Since the determination value “2” of the odd bits is equal to or greater than the set value “2”, the encoder 15g determines that the odd bits are appropriate and the determination value “2” of the even bits is equal to or greater than the set value “2”. Therefore, the suitability of even bits is determined to be bad. As described above, the encoder 15g outputs the code F “110100” obtained by inverting all the bits of the code C “001011”.

図４６は、エンコーダ１５ｇを実現する具体的な回路構成を示す。同図を参照して、エンコーダ１５ｇは、複数の排他的論理和回路Ｅ−ＯＲ１２〜Ｅ−ＯＲ１９と、ビット加算器３４ｃ，３４ｄと、比較器４２ａ，４２ｂとを備える。 FIG. 46 shows a specific circuit configuration for realizing the encoder 15g. Referring to the figure, encoder 15g includes a plurality of exclusive OR circuits E-OR12 to E-OR19, bit adders 34c and 34d, and comparators 42a and 42b.

排他的論理和回路Ｅ−ＯＲ１２は、元情報の第１ビット（＝コードＣの第１ビット）と前コードの第１ビットとが相違するときのみ、「１」を出力する。 The exclusive OR circuit E-OR12 outputs “1” only when the first bit of the original information (= the first bit of the code C) is different from the first bit of the previous code.

排他的論理和回路Ｅ−ＯＲ１３は、元情報の第３ビット（＝コードＣの第３ビット）と前コードの第３ビットとが相違するときのみ、「１」を出力する。 The exclusive OR circuit E-OR 13 outputs “1” only when the third bit of the original information (= the third bit of the code C) is different from the third bit of the previous code.

ビット加算器３４ｃは、排他的論理和回路Ｅ−ＯＲ１２の出力と、排他的論理和回路Ｅ−ＯＲ１３の出力と、前コードの第５ビットの値とを加算する。ここで、コードＣの第５ビットは「０」なので、ビット加算器３４ｃに入力される前コードの第５ビットは、前コードの第５ビットと、コードＣの第５ビットが相違するときのみ、「１」となる。したがって、ビット加算器３４ｃは、コードＣを選択したときに変化する奇数ビット数をコードＣの奇数ビットの適性を示す判定値として出力する。 The bit adder 34c adds the output of the exclusive OR circuit E-OR12, the output of the exclusive OR circuit E-OR13, and the value of the fifth bit of the previous code. Here, since the fifth bit of the code C is “0”, the fifth bit of the previous code input to the bit adder 34c is only when the fifth bit of the previous code is different from the fifth bit of the code C. , “1”. Therefore, the bit adder 34c outputs the number of odd bits that changes when the code C is selected as a determination value indicating the suitability of the odd bits of the code C.

比較器４２ａは、ビット加算器３４ｃの出力である奇数ビットの判定値が設定値「２」以上のときのみ、「１」を出力する。比較器４２ａの出力は、排他的論理和回路Ｅ−ＯＲ１６，Ｅ−ＯＲ１８に送られるとともに、出力コードの第５ビットとなる。 The comparator 42a outputs “1” only when the determination value of the odd number bit output from the bit adder 34c is equal to or larger than the set value “2”. The output of the comparator 42a is sent to the exclusive OR circuits E-OR16 and E-OR18 and becomes the fifth bit of the output code.

排他的論理和回路Ｅ−ＯＲ１６，Ｅ−ＯＲ１８は、比較器４２ａの出力が「０」のとき、元情報の第１，第３ビットの値をそのまま出力コードの第１，第３ビットの値とし、比較器４２ａの出力が「１」のとき、元情報の第１，第３ビットの値を反転して出力コードの第１，第３ビットの値とする。 When the output of the comparator 42a is “0”, the exclusive OR circuits E-OR16 and E-OR18 use the values of the first and third bits of the output code as they are, and the values of the first and third bits of the output code. When the output of the comparator 42a is “1”, the values of the first and third bits of the original information are inverted to obtain the values of the first and third bits of the output code.

排他的論理和回路Ｅ−ＯＲ１４は、元情報の第２ビット（＝コードＣの第２ビット）と前コードの第２ビットとが相違するときのみ、「１」を出力する。 The exclusive OR circuit E-OR 14 outputs “1” only when the second bit of the original information (= the second bit of the code C) is different from the second bit of the previous code.

排他的論理和回路Ｅ−ＯＲ１５は、元情報の第４ビット（コードＣの第４ビット）と前コードの第４ビットとが相違するときのみ、「１」を出力する。 The exclusive OR circuit E-OR15 outputs “1” only when the fourth bit of the original information (the fourth bit of the code C) is different from the fourth bit of the previous code.

ビット加算器３４ｄは、排他的論理和回路Ｅ−ＯＲ１４の出力と、排他的論理和回路Ｅ−ＯＲ１５の出力と、前コードの第６ビットの値とを加算する。ここで、コードＣの第６ビットは「０」なので、ビット加算器３４ｄに入力される前コードの第６ビットは、前コードの第６ビットと、コードＣの第６ビットが相違するときのみ、「１」となる。したがって、ビット加算器３４ｄは、コードＣを選択したときに変化する偶数ビット数をコードＣの偶数ビットの適性を示す判定値として出力する。 The bit adder 34d adds the output of the exclusive OR circuit E-OR14, the output of the exclusive OR circuit E-OR15, and the value of the sixth bit of the previous code. Here, since the sixth bit of the code C is “0”, the sixth bit of the previous code inputted to the bit adder 34d is only when the sixth bit of the previous code is different from the sixth bit of the code C. , “1”. Therefore, the bit adder 34d outputs the number of even bits that changes when the code C is selected as a determination value indicating the suitability of the even bits of the code C.

比較器４２ｂは、ビット加算器３４ｄの出力である偶数ビットの判定値が設定値「２」以上のときのみ、「１」を出力する。比較器４２ｂの出力は、排他的論理和回路Ｅ−ＯＲ１７，Ｅ−ＯＲ１９に送られるとともに、出力コードの第６ビットとなる。 The comparator 42b outputs “1” only when the even-bit determination value output from the bit adder 34d is equal to or greater than the set value “2”. The output of the comparator 42b is sent to the exclusive OR circuits E-OR17 and E-OR19 and becomes the sixth bit of the output code.

排他的論理和回路Ｅ−ＯＲ１７，Ｅ−ＯＲ１９は、比較器４２ｂの出力が「０」のとき、元情報の第２，第４ビットの値をそのまま出力コードの第２，第４ビットの値とし、比較器４２ｂの出力が「１」のとき、元情報の第２，第４ビットの値を反転して出力コードの第２，第４ビットの値とする。 When the output of the comparator 42b is “0”, the exclusive OR circuits E-OR17 and E-OR19 use the values of the second and fourth bits of the original information as they are and the values of the second and fourth bits of the output code. When the output of the comparator 42b is “1”, the values of the second and fourth bits of the original information are inverted to obtain the values of the second and fourth bits of the output code.

以上のようにして、コードＣの奇数ビットの判定値が設定値未満であり、かつ偶数ビットの判定値が設定値未満であるときには、コードＣの奇数ビットと偶数ビットの適性が良と判定され、コードＣがそのまま出力される。コードＣの奇数ビットの判定値が設定値以上であり、かつ偶数ビットの判定値が設定値未満であるときには、コードＣの奇数ビットのみ、その適性が不良と判定され、コードＣの奇数ビットを反転させたコードＤが出力される。コードＣの奇数ビットの判定値が設定値未満であり、かつ偶数ビットの判定値が設定値以上であるときには、コードＣの偶数ビットのみ、そのの適性が不良と判定され、コードＣの偶数ビットを反転させたコードＥが出力される。コードＣの奇数ビットの判定値が設定値以上であり、かつ偶数ビットの判定値が設定値以上であるときには、コードＣの奇数ビットと偶数ビットの適性が不良と判定され、コードＣの全ビットを反転させたコードＦが出力される。 As described above, when the determination value of the odd bits of the code C is less than the set value and the determination value of the even bits is less than the set value, the suitability of the odd and even bits of the code C is determined to be good. The code C is output as it is. When the determination value of the odd bit of code C is equal to or greater than the set value and the determination value of the even bit is less than the set value, only the odd bit of code C is determined to be defective, and the odd bit of code C is The inverted code D is output. When the determination value of the odd bit of code C is less than the set value and the determination value of the even bit is greater than or equal to the set value, only the even bit of code C is determined to be inappropriate and the even bit of code C A code E in which is inverted is output. When the determination value of the odd bits of code C is equal to or greater than the set value and the determination value of even bits is equal to or greater than the set value, the suitability of the odd bits and even bits of code C is determined to be bad, and all bits of code C A code F in which is inverted is output.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋２）ビットの複数のパラレルコードのうち、同時に変化するビット数を少なくするパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、消費電力を低減化することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the plurality of (N + 2) -bit parallel codes, a parallel code that reduces the number of bits that change simultaneously is transmitted. Therefore, power consumption can be reduced in the input / output circuit for transmitting the parallel code.

［第１２の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの１つのパラレルコードを生成して、このパラレルコードの適性を適性基準α’とβ’とを併せた適性選択基準（α’＋β’）によって判定し、判定結果に応じて、このパラレルコードをそのまま、または所定の変形を加えたパラレルコードを出力する通信システムに関する。 [Twelfth embodiment]
In the present embodiment, one (N + 2) -bit parallel code is generated for N-bit original information (parallel data), and the suitability of the parallel code is combined with suitability criteria α ′ and β ′. The present invention relates to a communication system that makes a determination based on a selection criterion (α ′ + β ′) and outputs a parallel code as it is or with a predetermined modification according to the determination result.

（送信装置の構成）
図４７は、第１２の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｈは、Ｎビットの元情報に対して、（Ｎ＋２）ビットのパラレルコードを送信する送信装置であって、エンコーダ１５ｈと、データラッチ回路１３ｄと、出力回路１４ｂとを備える。 (Configuration of transmitter)
FIG. 47 shows the configuration of the transmission apparatus according to the twelfth embodiment. Referring to the figure, a transmitting apparatus 100h is a transmitting apparatus that transmits (N + 2) -bit parallel code to N-bit original information, and includes an encoder 15h, a data latch circuit 13d, and an output circuit. 14b.

エンコーダ１５ｈは、１つの所定のコード（コードＣ）の奇数ビットおよび偶数ビットごとに、適性基準α’と適性基準β’「連続変化指数が設定値未満である。」とを併せた適性基準（α’＋β’）によって、そのコードの適性を判定する。 The encoder 15h is an aptitude standard (for which an oddity bit and an even number bit of one predetermined code (code C) are combined with the aptitude standard α ′ and the aptitude standard β ′ “the continuous change index is less than the set value”. α ′ + β ′) determines the suitability of the code.

ここで、奇数ビットの連続変化指数とは、その値が前回変化し、かつ今回も変化する奇数ビットの数から、その値が前回変化し、かつ今回は変化しない奇数ビットの数を差し引いた数をいう。また、偶数ビットの連続変化指数とは、その値が前回変化し、かつ今回も変化する偶数ビットの数から、その値が前回変化し、かつ今回は変化しない偶数ビットの数を差し引いた数をいう。このように、前回変化し、かつ今回は変化しないビット数を差し引いたのは、コードＣを選択したときに、前回変化し、かつ今回は変化しないビットは、他のコードを選択したときに、前回変化し、かつ今回も変化する可能性があるので、コードＣの適性が、相対的に良となるようにするためである。 Here, the odd-bit continuous change index is a number obtained by subtracting the number of odd-numbered bits whose value changed last time and also this time from the number of odd-numbered bits whose value changed last time and this time does not change. Say. Also, the even bit continuous change index is the number of even bits whose value has changed last time and also changed this time minus the number of even bits whose value has changed last time and this time has not changed. Say. In this way, the number of bits that changed last time and does not change this time is subtracted when the code C is selected, and the bits that have changed last time and do not change this time are those when another code is selected. This is because the suitability of the code C is relatively good because it may change last time and may also change this time.

エンコーダ１５ｈは、その値が変化する奇数ビットの数と、奇数ビットの連続変化指数に重み係数Ｋ（＝「２」）を乗じた数との和を奇数ビットの判定値とする。また、エンコーダ１５ｈは、その値が変化する偶数ビットの数と、偶数ビットの連続変化指数に重み係数Ｋ（＝「２」）を乗じた数との和を偶数ビットの判定値とする。そして、エンコーダ１５ｈは、第１１の実施形態と同様に、奇数ビットの判定値および偶数ビットの判定値に応じて、所定のコードの奇数ビットおよび偶数ビットを反転する。 The encoder 15h sets the sum of the number of odd bits whose value changes and the number obtained by multiplying the odd-bit continuous change index by the weight coefficient K (= “2”) as the odd-bit determination value. Further, the encoder 15h sets the sum of the number of even bits whose value changes and the number obtained by multiplying the continuous change index of the even bits by the weight coefficient K (= “2”) as the even-bit determination value. Then, similarly to the eleventh embodiment, the encoder 15h inverts the odd-numbered bits and even-numbered bits of the predetermined code in accordance with the odd-numbered bit judgment values and the even-numbered bit judgment values.

図４８は、エンコーダ１５ｈが順次出力するコード列の例を示す。同図において、左側に元情報を、中央にコードＣ、コードＤ、コードＥおよびコードＦを示し、右側に前回変化情報を示す。太枠で示されたコードが選択されたことを示す。 FIG. 48 shows an example of a code string that the encoder 15h sequentially outputs. In the figure, original information is shown on the left side, code C, code D, code E and code F are shown in the center, and previous change information is shown on the right side. Indicates that the code indicated by the bold frame is selected.

まず、エンコーダ１５ｈは、最初は、デフォルト出力として元情報「００１０」に対して、コードＣ「００００１０」を出力する。また、前回変化情報として、最初はデフォルト値「００００００」が設定されている。 First, the encoder 15h outputs the code C “000010” as the default output for the original information “0010”. Further, as the previous change information, a default value “000000” is initially set.

次に、エンコーダ１５ｈは、元情報「１１０１」に対して、コードＣ「００１１０１」を選択したときに、最下位から第１，２，３，４ビットの値が変化するので、その値が変化する奇数ビットの数が「２」であり、その値が変化する偶数ビットの数が「２」であることを算出する。また、エンコーダ１５ｈは、前回変化情報が「００００００」より、コードＣを選択したときに、奇数ビットの連続変化指数が「０」で、偶数ビットの連続変化指数が「０」であることを算出する。以上の結果、エンコーダ１５ｈは、奇数ビットの判定値を「２」（＝２＋２×０）とし、偶数ビットの判定値を「２」（＝２＋２×０）とする。 Next, the encoder 15h changes the value of the first, second, third, and fourth bits from the least significant when the code C “001101” is selected for the original information “1101”. It is calculated that the number of odd bits to be “2” and the number of even bits whose value changes is “2”. Also, the encoder 15h calculates that when the code C is selected from the previous change information “000000”, the odd-bit continuous change index is “0” and the even-bit continuous change index is “0”. To do. As a result, the encoder 15h sets the odd-bit determination value to “2” (= 2 + 2 × 0) and the even-bit determination value to “2” (= 2 + 2 × 0).

以上より、エンコーダ１５ｈは、奇数ビットの判定値「２」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また、偶数ビットの判定値「２」が設定値「２」以上であるので、偶数ビットの適性を不良と判定する。以上より、エンコーダ１５ｈは、コードＣ「００１１０１」の全ビットを反転させたコードＦ「１１００１０」を出力する。また、エンコーダ１５ｈは、コードＦ「１１００１０」を出力したので、前回変化情報を「１１００００」に更新する。 From the above, since the odd-bit determination value “2” is equal to or greater than the set value “2”, the encoder 15h determines that the odd-bit suitability is bad, and the even-bit determination value “2” is the set value “2”. Since it is 2 ”or more, the suitability of even-numbered bits is determined to be defective. As described above, the encoder 15h outputs the code F “110010” obtained by inverting all the bits of the code C “001101”. Further, since the encoder 15h has output the code F “110010”, the previous change information is updated to “110000”.

次に、エンコーダ１５ｈは、元情報「１１１１」に対して、コードＣ「００１１１１」を選択したときに、最下位から第１，３，４，５，６ビットの値が変化するので、その値が変化する奇数ビットの数が「３」であり、その値が変化する偶数ビットの数が「２」であることを算出する。また、エンコーダ１５ｈは、前回変化情報が「１１００００」より、コードＣを選択したときに、第５，６ビットの値に連続して変化があるか否かを判定し、奇数ビットの連続変化指数が「１」で、偶数ビットの連続変化指数が「１」であることを算出する。以上の結果、エンコーダ１５ｈは、奇数ビットの判定値を「５」（３＋２×１）とし、偶数ビットの判定値を「４」（２＋２×１）とする。 Next, when the code C “001111” is selected for the original information “1111”, the encoder 15h changes the values of the first, third, fourth, fifth, and sixth bits from the lowest order. It is calculated that the number of odd-numbered bits that change is “3” and the number of even-numbered bits whose value changes is “2”. The encoder 15h determines whether or not there is a continuous change in the values of the fifth and sixth bits when the code C is selected from the previous change information “110000”, and the continuous change index of the odd bits. Is “1”, and the even bit continuous change index is “1”. As a result, the encoder 15h sets the odd-bit determination value to “5” (3 + 2 × 1) and the even-bit determination value to “4” (2 + 2 × 1).

以上より、エンコーダ１５ｈは、奇数ビットの判定値「５」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「４」が設定値「２」以上であるので、偶数ビットの適性を不良と判定する。以上より、エンコーダ１５ｈは、コードＣ「００１１１１」の全ビットを反転させたコードＦ「１１００００」を出力する。また、エンコーダ１５ｈは、コードＦ「１１００００」を出力したので、前回変化情報を「００００１０」に更新する。 From the above, the encoder 15h determines that the odd-numbered bit determination value “5” is equal to or larger than the set value “2”, and therefore determines that the odd-numbered bit suitability is poor, and the even-bit determined value “4” is the set value “2”. Therefore, the suitability of even bits is determined to be bad. As described above, the encoder 15h outputs the code F “110000” obtained by inverting all the bits of the code C “001111”. Further, since the encoder 15h has output the code F “110000”, the previous change information is updated to “000010”.

次に、エンコーダ１５ｈは、元情報「０１０１」に対して、コードＣ「０００１０１」を選択したときに、最下位から第１，３，５，６ビットの値が変化するので、その値が変化する奇数ビットの数が「３」であり、その値が変化する偶数ビットの数が「１」であることを算出する。また、エンコーダ１５ｈは、前回変化情報が「００００１０」より、コードＣを選択したときに、第２ビットの値に連続して変化があるか否かを判定し、奇数ビットの連続変化指数が「０」（対象となるビットなし）で、偶数ビットの連続変化指数が「−１」（対象となる１ビットに変化なし）であることを算出する。以上の結果、エンコーダ１５ｈは、奇数ビットの判定値を「３」（３＋２×０）とし、偶数ビットの判定値を「−１」（１＋２×（−１））とする。 Next, the encoder 15h changes the value of the first, third, fifth, and sixth bits from the least significant when the code C “000101” is selected for the original information “0101”. It is calculated that the number of odd bits to be “3” and the number of even bits whose value changes is “1”. The encoder 15h determines whether or not there is a continuous change in the value of the second bit when the code C is selected from the previous change information “000010”. When “0” (no target bit), the even-bit continuous change index is “−1” (no change in the target bit). As a result, the encoder 15h sets the odd-bit determination value to “3” (3 + 2 × 0) and the even-bit determination value to “−1” (1 + 2 × (−1)).

以上より、エンコーダ１５ｈは、奇数ビットの判定値「３」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「−１」が設定値「２」未満であるので、偶数ビットの適性を良と判定する。以上より、エンコーダ１５ｈは、コードＣ「０００１０１」の奇数ビットのみを反転させたコードＤ「０１００００」を出力する。また、エンコーダ１５ｈは、コードＤ「０１００００」を出力したので、前回変化情報を「１０００００」に更新する。 From the above, since the odd-bit determination value “3” is equal to or greater than the set value “2”, the encoder 15h determines that the odd-bit suitability is bad, and the even-bit determination value “−1” is the set value “ Since it is less than “2”, the suitability of even bits is determined to be good. Thus, the encoder 15h outputs the code D “010000” obtained by inverting only the odd bits of the code C “000101”. Further, since the encoder 15h has output the code D “010000”, the previous change information is updated to “100000”.

次に、エンコーダ１５ｈは、元情報「１０１１」に対して、コードＣ「００１０１１」を選択したときに、最下位から第１，２，４，５ビットの値が変化するので、その値が変化する奇数ビットの数が「２」であり、その値が変化する偶数ビットの数が「２」であることを算出する。また、エンコーダ１５ｈは、前回変化情報が「１０００００」より、コードＣを選択したときに、第６ビットの値に連続して変化があるか否かを判定し、奇数ビットの連続変化指数が「０」（対象となるビットなし）で、偶数ビットの連続変化指数が「−１」（対象となる１ビットに変化なし）であることを算出する。以上の結果、エンコーダ１５ｈは、奇数ビットの判定値を「２」（２＋２×０）とし、偶数ビットの判定値を「０」（２＋２×（−１））とする。 Next, the encoder 15h changes the value of the first, second, fourth, and fifth bits from the lowest when the code C “001011” is selected for the original information “1011”. It is calculated that the number of odd bits to be “2” and the number of even bits whose value changes is “2”. Further, the encoder 15h determines whether or not there is a continuous change in the value of the sixth bit when the code C is selected from the previous change information “100000”, and the continuous change index of the odd bits is “ When “0” (no target bit), the even-bit continuous change index is “−1” (no change in the target bit). As a result, the encoder 15h sets the odd-bit determination value to “2” (2 + 2 × 0) and the even-bit determination value to “0” (2 + 2 × (−1)).

以上より、エンコーダ１５ｈは、奇数ビットの判定値「２」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「０」が設定値「２」未満であるので、偶数ビットの適性を良と判定する。以上より、エンコーダ１５ｈは、コードＣ「００１０１１」の奇数ビットのみを反転させたコードＤ「０１１１１０」を出力する。また、エンコーダ１５ｈは、コードＤ「０１１１１０」を出力したので、前回変化情報を「００１１１０」に更新する。 From the above, the encoder 15h determines that the odd-numbered bit determination value “2” is greater than or equal to the set value “2”, and thus determines that the odd-numbered bit is not suitable, and the even-numbered bit determination value “0” is the set value “2”. Therefore, the suitability of even bits is determined to be good. Thus, the encoder 15h outputs the code D “011110” obtained by inverting only the odd bits of the code C “001011”. Since the encoder 15h outputs the code D “011110”, the previous change information is updated to “001110”.

図４９は、エンコーダ１５ｈを実現する具体的な回路構成を示す。同図を参照して、エンコーダ１５ｈは、図４６に示すエンコーダ１５ｇに、論理積回路ＡＮＤ１９〜ＡＮＤ３０、およびインバータＩＶ１９〜ＩＶ２４が追加され、図４６に示すエンコーダ１５ｇにおけるビット加算器３４ｃ，３４ｄに代えて重み付きビット加算器４１ａ，４１ｂを備える。 FIG. 49 shows a specific circuit configuration for realizing the encoder 15h. Referring to FIG. 46, encoder 15h includes AND circuits AND19 to AND30 and inverters IV19 to IV24 added to encoder 15g shown in FIG. 46, replacing bit adders 34c and 34d in encoder 15g shown in FIG. Weighted bit adders 41a and 41b.

論理積回路ＡＮＤ１９，２０，２１は、各々、排他的論理和Ｅ−ＯＲ１２，１３の出力もしくは前コードの第５ビットが「１」で、かつ前回変化情報の第１，３，５ビットが「１」のときのみ、すなわち、コードＣを選択すると第１，３，５ビットの値が連続して変化するときのみ、「１」を出力する。 In the AND circuits AND19, 20, and 21, the output of the exclusive OR E-OR12 and 13 or the fifth bit of the previous code is “1”, and the first, third, and fifth bits of the previous change information are “1”. Only when “1”, that is, when the code C is selected, “1” is output only when the values of the first, third, and fifth bits continuously change.

一方、論理積回路ＡＮＤ２５，２６，２７は、各々、排他的論理和Ｅ−ＯＲ１２，１３の出力もしくは前コードの第５ビットが「０」で、かつ前回変化情報の第１，３，５ビットが「１」のときのみ、すなわち、コードＣの奇数ビットを反転したコードを選択すると第１，３，５ビットの値が連続して変化するときのみ、「１」を出力する。 On the other hand, the AND circuits AND25, 26, and 27 respectively output the exclusive OR E-OR12 and 13, or the fifth bit of the previous code is “0” and the first, third, and fifth bits of the previous change information. “1” is output only when “1” is selected, that is, when a code obtained by inverting odd bits of the code C is selected, the values of the first, third, and fifth bits continuously change.

重み付きビット加算器４１ａは、排他的論理和回路Ｅ−ＯＲ１２の出力と、排他的論理和回路Ｅ−ＯＲ１３の出力と、前コードの第５ビットの値とを加算して、加算値Ｘを算出し、論理積回路ＡＮＤ１９，２０，２１の出力を加算した値から、論理積回路ＡＮＤ２５，２６，２７の出力を加算した値を差し引いて加算値（Ｙ_１−Ｙ_２）を算出し、Ｘ＋（重み係数Ｋ）×（Ｙ_１−Ｙ_２）を算出する。したがって、重み付きビット加算器４１ａは、コードＣを選択したときに変化する奇数ビット数と、奇数ビットの連続変化指数に重み係数Ｋを乗じた数との和を奇数ビットの判定値として出力する。重み係数Ｋは、特に限定されないが、前述の説明においては「２」とした。 The weighted bit adder 41a adds the output of the exclusive OR circuit E-OR12, the output of the exclusive OR circuit E-OR13, and the value of the fifth bit of the previous code to obtain an addition value X. The value obtained by adding the outputs of the AND circuits AND19, 20, and 21 is subtracted from the value obtained by adding the outputs of the AND circuits AND25, 26, and 27 to calculate an added value (Y ₁ −Y ₂ ), and X + (Weight coefficient K) × (Y ₁ −Y ₂ ) is calculated. Therefore, the weighted bit adder 41a outputs the sum of the odd number of bits that changes when the code C is selected and the number obtained by multiplying the odd-bit continuous change index by the weight coefficient K as the odd-bit determination value. . The weighting factor K is not particularly limited, but is “2” in the above description.

比較器４２ａは、重み付きビット加算器４１ａの出力である奇数ビットの判定値が設定値「２」以上のときのみ、「１」を出力する。比較器４２ａの出力は、排他的論理和回路Ｅ−ＯＲ１６，Ｅ−ＯＲ１８に送られるとともに、出力コードの第５ビットとなる。 The comparator 42a outputs “1” only when the determination value of the odd number bit that is the output of the weighted bit adder 41a is equal to or larger than the set value “2”. The output of the comparator 42a is sent to the exclusive OR circuits E-OR16 and E-OR18 and becomes the fifth bit of the output code.

論理積回路ＡＮＤ２２，２３，２４は、各々、排他的論理和Ｅ−ＯＲ１４，１５の出力もしくは前コードの第６ビットが「１」で、かつ前回変化情報の第２，４，６ビットが「１」のときのみ、すなわち、コードＣを選択すると第２，４，６ビットの値が連続して変化するときのみ、「１」を出力する。 In the AND circuits AND22, 23, and 24, the output of the exclusive OR E-OR14 and 15 or the sixth bit of the previous code is “1”, and the second, fourth, and sixth bits of the previous change information are “1”. Only when “1”, that is, when the code C is selected, “1” is output only when the values of the second, fourth, and sixth bits continuously change.

論理積回路ＡＮＤ２８，２９，３０は、各々、排他的論理和Ｅ−ＯＲ１４，１５の出力もしくは前コードの第６ビットが「０」で、かつ前回変化情報の第２，４，６ビットが「１」のときのみ、すなわち、コードＣの偶数ビットを反転したコードを選択すると第２，４，６ビットの値が連続して変化するときのみ、「１」を出力する。 In the AND circuits AND28, 29, and 30, the output of the exclusive OR E-OR14 and 15 or the sixth bit of the previous code is “0”, and the second, fourth, and sixth bits of the previous change information are “ Only when “1” is selected, that is, when a code obtained by inverting the even bits of the code C is selected, “1” is output only when the values of the second, fourth, and sixth bits continuously change.

重み付きビット加算器４１ｂは、排他的論理和回路Ｅ−ＯＲ１４の出力と、排他的論理和回路Ｅ−ＯＲ１５の出力と、前コードの第６ビットの値とを加算して、加算値Ｘを算出し、論理積回路ＡＮＤ２２，２３，２４の出力を加算した値から、論理積回路ＡＮＤ２８，２９，３０の出力を加算した値を差し引いて、加算値（Ｙ_１−Ｙ_２）を算出し、Ｘ＋（重み係数Ｋ）×（Ｙ_１−Ｙ_２）を算出する。したがって、重み付きビット加算器４１ｂは、コードＣを選択したときに変化する偶数ビット数と、偶数ビットの連続変化指数に重み係数Ｋを乗じた数との和を偶数ビットの判定値として出力する。重み係数Ｋは、特に限定されないが、本説明においては、「２」とした。 The weighted bit adder 41b adds the output of the exclusive OR circuit E-OR14, the output of the exclusive OR circuit E-OR15, and the value of the sixth bit of the previous code to obtain an addition value X. Calculate and subtract the value obtained by adding the outputs of the AND circuits AND28, 29, and 30 from the value obtained by adding the outputs of the AND circuits AND22, 23, and 24 to calculate the added value (Y ₁ -Y ₂ ); X + (weight coefficient K) × (Y ₁ −Y ₂ ) is calculated. Therefore, the weighted bit adder 41b outputs the sum of the number of even bits that changes when the code C is selected and the number obtained by multiplying the continuous change index of the even bits by the weight coefficient K as an even-bit determination value. . The weighting factor K is not particularly limited, but is “2” in this description.

比較器４２ｂは、重み付きビット加算器４１ｂの出力である偶数ビットの判定値が設定値「２」以上のときのみ、「１」を出力する。比較器４２ｂの出力は、排他的論理和回路Ｅ−ＯＲ１７，Ｅ−ＯＲ１９に送られるとともに、出力コードの第６ビットとなる。 The comparator 42b outputs “1” only when the even-bit determination value output from the weighted bit adder 41b is equal to or greater than the set value “2”. The output of the comparator 42b is sent to the exclusive OR circuits E-OR17 and E-OR19 and becomes the sixth bit of the output code.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋２）ビットの複数のパラレルコードのうち、同時にその値が変化するビットの数を少なくするとともに、連続してその値が変化するビットの数を少なくするようなパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において、消費電力の低減化および処理速度の高速化を同時に実現することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the plurality of (N + 2) -bit parallel codes, the number of bits whose values change simultaneously is reduced. At the same time, parallel codes that reduce the number of bits whose values continuously change are transmitted, so in the input / output circuit for transmitting parallel codes, power consumption is reduced and processing speed is increased. It can be realized at the same time.

［第１３の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して（Ｎ＋２）ビットの１つのパラレルコードを生成して、このパラレルコードの適性を適性基準α’とβ’とγ’とを併せた適性基準（α’＋β’＋γ’）によって判定し、判定結果に応じて、このパラレルコードをそのまま、または所定の変形を加えたパラレルコードを出力する通信システムに関する。 [Thirteenth embodiment]
In the present embodiment, one (N + 2) -bit parallel code is generated with respect to N-bit original information (parallel data), and the suitability criteria α ′, β ′, and γ ′ are determined as suitability of the parallel code. The present invention relates to a communication system that makes a determination based on the suitability criteria (α ′ + β ′ + γ ′) and outputs the parallel code as it is or according to the determination result.

（送信装置の構成）
図５０は、第１３の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｉは、Ｎビットの元情報に対して、（Ｎ＋２）ビットのパラレルコードを送信する送信装置であって、エンコーダ１５ｉと、データラッチ回路１３ｄと、出力回路１４ｂとを備える。 (Configuration of transmitter)
FIG. 50 shows the configuration of a transmission apparatus according to the thirteenth embodiment. Referring to the figure, a transmitting apparatus 100i is a transmitting apparatus that transmits (N + 2) -bit parallel codes to N-bit original information, and includes an encoder 15i, a data latch circuit 13d, and an output circuit. 14b.

エンコーダ１５ｉは、１つの所定のコード（コードＣ）の奇数ビットおよび偶数ビットごとに、適性基準α’とβ’とγ’「クロストーク数が設定値未満である。」とによって、その適性を判定する。 The encoder 15i determines its suitability for each odd-numbered bit and even-numbered bit of one predetermined code (code C) according to suitability criteria α ′, β ′, and γ ′ “the number of crosstalk is less than a set value”. judge.

ここで、奇数ビットのクロストーク数とは、それの両隣の奇数ビットが同一方向に変化し、かつその値が両隣の奇数ビットの変化後の値と異なるような偶数ビットの数から、それの両隣の奇数ビットが同一で変化せず、かつその値が両隣の奇数ビットの値と等しいような偶数ビットの数を差し引いた数をいう。また、偶数ビットのクロストーク数とは、それの両隣の偶数ビットが同一方向に変化し、かつその値が両隣の偶数ビットの変化後の値と異なるような奇数ビットの数から、それの両隣の偶数ビットが同一で変化せず、かつその値が両隣の偶数ビットの値と等しいような奇数ビットの数を差し引いた数をいう。
このように、それの両隣の奇数（または偶数）ビットが同一で変化せず、かつその値が両隣の奇数（または偶数）ビットの値と等しいような偶数（または奇数）ビットの数を差し引いたのは、コードＣを選択したときに、偶数（または奇数）ビットの両隣の奇数（または偶数）ビットが同一で変化せず、かつその偶数（または奇数）ビットの値が両隣の奇数（または偶数）ビットの値と等しいときには、他のコードを選択したときに、偶数（または奇数）ビットの両隣の奇数（または偶数）ビットが同一方向に変化し、かつその偶数（または奇数）ビットの値が両隣の奇数（または偶数）ビットの変化後の値と異なるようになる可能性があるので、コードＣの適性が、相対的に良となるようにするためである。 Here, the crosstalk number of odd bits means the number of even bits whose odd bits on both sides change in the same direction and whose values are different from the changed values of the odd bits on both sides. This is the number obtained by subtracting the number of even bits whose odd bits on both sides are the same and do not change and whose value is equal to the value of the odd bits on both sides. The number of even-numbered crosstalks is the number of odd-numbered bits from which the even-numbered bits on both sides change in the same direction and the value differs from the changed value of the even-numbered bits on both sides. Is the number obtained by subtracting the number of odd bits that are the same and do not change, and whose value is equal to the value of the even bits on both sides.
Thus, subtract the number of even (or odd) bits whose odd (or even) bits on both sides are the same and do not change, and whose value is equal to the value of the odd (or even) bits on both sides When the code C is selected, the odd (or even) bits on both sides of the even (or odd) bits are the same and do not change, and the value of the even (or odd) bits is the odd (or even) on both sides. When the other code is selected, the odd (or even) bit next to the even (or odd) bit changes in the same direction, and the even (or odd) bit value is This is to make the suitability of the code C relatively good because it may be different from the changed value of the odd (or even) bits on both sides.

エンコーダ１５ｉは、その値が変化する奇数ビットの数と、奇数ビットの連続変化指数に重み係数Ｋ（＝「２」）を乗じた数と、奇数ビットのクロストーク数に重み係数Ｌ（＝「３」）を乗じた数との和を奇数ビットの判定値とする。また、エンコーダ１５ｉは、その値が変化する偶数ビットの数と、偶数ビットの連続変化指数に重み係数Ｋ（＝「２」）を乗じた数と、偶数ビットのクロストーク数に重み係数Ｌ（＝「３」）を乗じた数との和を偶数ビットの判定値とする。そして、エンコーダ１５ｉは、第１１の実施形態と同様に、奇数ビットの判定値および偶数ビットの判定値に応じて、所定のコード（コードＣ）の奇数ビットおよび偶数ビットを反転する。 The encoder 15i, the number of odd bits whose value changes, the number obtained by multiplying the odd bit continuous change index by the weight coefficient K (= “2”), and the weight coefficient L (= “ 3)) is used as the odd-bit decision value. Also, the encoder 15i, the number of even bits whose value changes, the number obtained by multiplying the continuous change index of the even bits by the weight coefficient K (= “2”), and the weight coefficient L ( = “3”) and the sum of the number multiplied by “3”) is used as an even-bit determination value. Then, as in the eleventh embodiment, the encoder 15i inverts the odd bits and even bits of a predetermined code (code C) in accordance with the odd bit determination values and even bit determination values.

図５１は、エンコーダ１５ｉが順次出力するコード列の例を示す。同図において、左側に元情報を、中央にコードＣ、コードＤ、コードＥおよびコードＦを示し、右側に前回変化情報を示す。太枠で示されたコードが選択されたことを示す。 FIG. 51 shows an example of a code string that the encoder 15i sequentially outputs. In the figure, original information is shown on the left side, code C, code D, code E and code F are shown in the center, and previous change information is shown on the right side. Indicates that the code indicated by the bold frame is selected.

まず、エンコーダ１５ｉは、最初は、デフォルト出力として元情報「００１０」に対して、コードＣ「００００１０」を出力する。 First, the encoder 15i first outputs a code C “000010” with respect to the original information “0010” as a default output.

次に、エンコーダ１５ｉは、元情報「１１０１」に対して、コードＣ「００１１０１」を選択したときに、その値が変化する奇数ビットの数が「２」であり、その値が変化する偶数ビットの数が「２」であることを算出し、奇数ビットの連続変化指数が「０」であり、偶数ビットの連続変化指数が「０」であることを算出する。また、エンコーダ１５ｉは、コードＣ「００１１０１」を選択したときに、最下位から第１ビットと第３ビットが同時に同方向に変化し、かつこれらのビットのビット値と間に挟まれた第２ビットのビット値とが異なるので、奇数ビットのクロストーク数を「１」であると算出し、偶数ビットのクロストーク数を「０」と算出する。 Next, when the encoder 15i selects the code C “001101” for the original information “1101”, the number of odd bits whose value changes is “2”, and the even bits whose value changes Is calculated to be “2”, the odd-numbered bit continuous change index is “0”, and the even-bit continuous change index is “0”. Further, when the code C “001101” is selected, the encoder 15i changes the first bit and the third bit from the least significant at the same time in the same direction and the second value sandwiched between the bit values of these bits. Since the bit value is different, the odd-numbered crosstalk number is calculated as “1” and the even-numbered crosstalk number is calculated as “0”.

以上の結果、エンコーダ１５ｉは、奇数ビットの判定値を「５」（＝２＋３×１）とし、偶数ビットの判定値を「２」（＝２＋３×０）とする。 As a result, the encoder 15i sets the odd-bit determination value to “5” (= 2 + 3 × 1) and the even-bit determination value to “2” (= 2 + 3 × 0).

以上より、エンコーダ１５ｉは、奇数ビットの判定値「５」が設定値「２」以上であり、かつ偶数ビットの判定値「２」が設定値「２」以上であるので、コードＣ「００１１０１」の全ビットを反転させたコードＦ「１１００１０」を出力する。 From the above, the encoder 15i has the code C “001101” because the odd-bit determination value “5” is equal to or greater than the set value “2” and the even-bit determination value “2” is equal to or greater than the set value “2”. The code F “110010” in which all the bits are inverted is output.

次に、エンコーダ１５ｉは、元情報「１１１１」に対して、コードＣ「００１１１１」を選択したときに、その値が変化する奇数ビットの数が「３」であり、その値が変化する偶数ビットの数が「２」であることを算出する。また、エンコーダ１５ｉは、前回変化情報が「１１００００」であることより、第５，６ビットが連続して変化するか否かを判定し、奇数ビットの連続変化指数が「１」であり、偶数ビットの連続変化指数が「１」であることを算出する。また、エンコーダ１５ｉは、コードＣ「００１１１１」を選択したときに、奇数ビットのクロストーク数を「０」と算出し、偶数ビットのクロストーク数を「０」であると算出する。 Next, when the code C “001111” is selected for the original information “1111”, the encoder 15i has “3” as the number of odd bits whose value changes, and even bits whose value changes. Is calculated to be “2”. Also, the encoder 15i determines whether or not the fifth and sixth bits continuously change because the previous change information is “110000”, and the odd-bit continuous change index is “1” and the even number It is calculated that the continuous change index of the bit is “1”. Further, when the code C “001111” is selected, the encoder 15 i calculates the number of odd-numbered crosstalk as “0” and calculates the number of even-numbered crosstalk as “0”.

以上の結果、エンコーダ１５ｉは、奇数ビットの判定値を「５」（３＋２×１＋３×０）とし、偶数ビットの判定値を「４」（２＋２×１＋３×０）とする。 As a result, the encoder 15i sets the odd-bit determination value to “5” (3 + 2 × 1 + 3 × 0) and the even-bit determination value to “4” (2 + 2 × 1 + 3 × 0).

以上より、エンコーダ１５ｉは、奇数ビットの判定値「５」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「４」が設定値「２」以上であるので、偶数ビットの適性を不良と判定し、その結果コードＣ「００１１１１」の全ビットを反転させたコードＦ「１１００００」を出力する。 From the above, the encoder 15i determines that the odd-number bit determination value “5” is greater than or equal to the set value “2”, and thus determines that the odd-bit suitability is bad, and the even-bit determination value “4” is the set value “2”. Therefore, the suitability of the even number bits is determined to be bad, and as a result, the code F “110000” in which all the bits of the code C “001111” are inverted is output.

次に、エンコーダ１５ｉは、元情報「０１０１」に対して、コードＣ「０００１０１」を選択したときに、その値が変化する奇数ビットの数が「３」であり、その値が変化する偶数ビットの数が「１」であることを算出する。また、エンコーダ１５ｉは、前回変化情報が「００００１０」であることより、第２ビットが連続して変化するか否かを判定し、奇数ビットの連続変化指数が「０」（対象となるビットなし）であり、偶数ビットの連続変化指数が「−１」（対象となる１ビットに変化なし）であることを算出する。また、エンコーダ１５ｉは、コードＣ「０００１０１」を選択したときに、最下位から第１ビットと第３ビットが同時に同方向に変化し、かつこれらのビットの値と間に挟まれた第２ビットの値が異なるので、奇数ビットのクロストーク数を「１」と算出し、偶数ビットのクロストーク数を「０」であると算出する。 Next, when the encoder 15i selects the code C “000101” for the original information “0101”, the number of odd bits whose value changes is “3”, and the even bits whose value changes Is calculated to be “1”. Also, the encoder 15i determines whether or not the second bit continuously changes because the previous change information is “000010”, and the odd-bit continuous change index is “0” (no target bit). ) And the continuous change index of even bits is calculated to be “−1” (the target bit does not change). In addition, when the code C “000101” is selected, the encoder 15i changes the first bit and the third bit from the least significant bit simultaneously in the same direction, and the second bit sandwiched between the values of these bits. Therefore, the odd-numbered crosstalk number is calculated as “1”, and the even-numbered crosstalk number is calculated as “0”.

以上の結果、エンコーダ１５ｉは、奇数ビットの判定値を「６」（３＋２×０＋３×１）とし、偶数ビットの判定値を「−１」（１＋２×（−１））とする。 As a result, the encoder 15i sets the odd-bit determination value to “6” (3 + 2 × 0 + 3 × 1) and the even-bit determination value to “−1” (1 + 2 × (−1)).

以上より、エンコーダ１５ｉは、奇数ビットの判定値「６」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「−１」が設定値「２」未満であるので、偶数ビットの適性を良と判定し、その結果コードＣ「０００１０１」の奇数ビットを反転させたコードＤ［０１００００」を出力する。 From the above, since the odd-bit determination value “6” is greater than or equal to the set value “2”, the encoder 15 i determines that the odd-bit suitability is poor, and the even-bit determination value “−1” is the set value “ Since it is less than 2 ”, the suitability of the even bits is determined to be good, and as a result, the code D [010000] obtained by inverting the odd bits of the code C“ 000101 ”is output.

次に、エンコーダ１５ｉは、元情報「１０１１」に対して、コードＣ「００１０１１」を選択したときに、その値が変化する奇数ビットの数が「２」であり、その値が変化する偶数ビットの数が「２」であることを算出する。また、エンコーダ１５ｉは、前回変化情報が「１０００００」であることより、第６ビットが連続して変化するか否かを判定し、奇数ビットの連続変化指数が「０」（対象となるビットなし）で、偶数ビットの連続変化指数が「−１」（対象となる１ビットに変化なし）であることを算出する。また、エンコーダ１５ｉは、コードＣ「００１０１１」を選択したときに、最下位から第２ビットと第４ビットが同時に同方向に変化し、かつこれらのビットの変化後のビット値と間に挟まれた第３ビットのビット値が異なるので、偶数ビットのクロストーク数を「１」と算出し、奇数ビットのクロストーク数を「０」であると算出する。以上の結果、エンコーダ１５ｉは、奇数ビットの判定値を「２」（２＋２×０＋３×０）とし、偶数ビットの判定値を「３」（２＋２×（−１）＋３×１）とする。 Next, when the code C “001011” is selected for the original information “1011”, the encoder 15i has “2” as the number of odd bits whose value changes, and even bits whose value changes. Is calculated to be “2”. Also, the encoder 15i determines whether or not the sixth bit continuously changes because the previous change information is “100000”, and the odd-bit continuous change index is “0” (no target bit). ), It is calculated that the continuous change index of the even bits is “−1” (the target bit is not changed). In addition, when the code C “001011” is selected, the encoder 15i changes the second bit and the fourth bit in the same direction from the least significant bit, and is sandwiched between the bit values after the change of these bits. Since the bit values of the third bits are different, the number of even-numbered bits of crosstalk is calculated as “1”, and the number of odd-numbered bits of crosstalk is calculated as “0”. As a result, the encoder 15i sets the odd-bit determination value to “2” (2 + 2 × 0 + 3 × 0) and the even-bit determination value to “3” (2 + 2 × (−1) + 3 × 1).

以上より、エンコーダ１５ｉは、奇数ビットの判定値「２」が設定値「２」以上であるので、奇数ビットの適性を不良と判定し、また偶数ビットの判定値「３」が設定値「２」以上であるので、偶数ビットの適性を不良と判定し、その結果コードＣ「００１０１１」の全ビットを反転させたコードＦ「１１０１００」を出力する。また、エンコーダ１５ｉは、コードＦ「１１０１００」を出力したので、前回変化情報を「１００１００」に更新する。 From the above, the encoder 15i determines that the odd-numbered bit determination value “2” is equal to or greater than the set value “2”, and therefore determines that the odd-numbered bit suitability is poor, and the even-bit determined value “3” is the set value “2”. Therefore, the suitability of the even bits is determined to be bad, and as a result, the code F “110100” obtained by inverting all the bits of the code C “001011” is output. Also, since the encoder 15i has output the code F “110100”, the previous change information is updated to “100100”.

図５２は、エンコーダ１５ｉを実現する具体的な回路構成を示す。同図を参照して、エンコーダ１５ｉは、図４９に示すエンコーダ１５ｈに、ビット値判別回路ｂｃ４〜ｂｃ７および論理積回路ＡＮＤ３１〜ＡＮＤ３８が追加され、図４９に示すエンコーダ１５ｈにおける重み付きビット加算器４１ａ，４１ｂに代えて重み付きビット加算器４１ｃ，４１ｄを備える。 FIG. 52 shows a specific circuit configuration for realizing the encoder 15i. Referring to FIG. 49, encoder 15i has bit value discriminating circuits bc4 to bc7 and AND circuits AND31 to AND38 added to encoder 15h shown in FIG. 49, and weighted bit adder 41a in encoder 15h shown in FIG. , 41b, weighted bit adders 41c, 41d are provided.

ビット値判別回路ｂｃ４は、元情報の第１ビットと第３ビットの値が同一であって、かつ第１ビットと第２ビットの値が相違するときのみ「１」を出力する。 The bit value determination circuit bc4 outputs “1” only when the values of the first bit and the third bit of the original information are the same and the values of the first bit and the second bit are different.

論理積回路ＡＮＤ３１は、排他的論理和回路Ｅ−ＯＲ１２の出力が「１」（つまり、第１ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ１３の出力が「１」（つまり、第３ビットの値が変化した）であり、かつビット値判別回路ｂｃ４の出力が「１」である（つまり、第１ビットと第３ビットの値が同一であって、かつ第１ビットと第２ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND31, the output of the exclusive OR circuit E-OR12 is “1” (that is, the value of the first bit is changed), and the output of the exclusive OR circuit E-OR13 is “1” ( That is, the value of the third bit has changed), and the output of the bit value determination circuit bc4 is “1” (that is, the values of the first bit and the third bit are the same, and the first bit “1” is output only when the value of the second bit is different from that of the second bit.

一方、論理積回路ＡＮＤ３３は、排他的論理和回路Ｅ−ＯＲ１２の出力が「０」（つまり、第１ビットの値に変化なし）であり、排他的論理和回路Ｅ−ＯＲ１３の出力が「０」（つまり、第３ビットの値に変化なし）であり、かつビット値判別回路ｂｃ４の出力が「１」である（つまり、第１ビットと第３ビットの値が同一であって、かつ第１ビットと第２ビットの値が相違する）ときのみ「１」を出力する。 On the other hand, in the AND circuit AND33, the output of the exclusive OR circuit E-OR12 is “0” (that is, there is no change in the value of the first bit), and the output of the exclusive OR circuit E-OR13 is “0”. (That is, there is no change in the value of the third bit), and the output of the bit value determination circuit bc4 is “1” (that is, the values of the first bit and the third bit are the same, and “1” is output only when the values of the 1st bit and the 2nd bit are different.

ビット値判別回路ｂｃ６は、元情報の第３ビットと０固定入力の値が同一（つまり、元情報の第３ビットが０）であって、かつ第３ビットと第４ビットの値が相違するときのみ「１」を出力する。 The bit value discriminating circuit bc6 has the same value of the zero fixed input as the third bit of the original information (that is, the third bit of the original information is 0), and the values of the third bit and the fourth bit are different. “1” is output only when.

論理積回路ＡＮＤ３２は、排他的論理和回路Ｅ−ＯＲ１３の出力が「１」（つまり、第３ビットの値が変化した）であり、前コードの第５ビットが「１」（つまり、第５ビットの値が変化した）であり、かつビット値判別回路ｂｃ６の出力が「１」である（つまり、第３ビットと０固定入力の値が同一（つまり、元情報の第３ビットが０）であって、かつ第３ビットと第４ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND32, the output of the exclusive OR circuit E-OR13 is “1” (that is, the value of the third bit has changed), and the fifth bit of the previous code is “1” (that is, the fifth bit The value of the bit has changed) and the output of the bit value determination circuit bc6 is “1” (that is, the value of the third bit is the same as that of the fixed 0 input (that is, the third bit of the original information is 0). “1” is output only when the values of the third bit and the fourth bit are different).

一方、論理積回路ＡＮＤ３４は、排他的論理和回路Ｅ−ＯＲ１３の出力が「０」（つまり、第３ビットの値に変化なし）であり、前コードの第５ビットが「０」（つまり、第５ビットの値に変化なし）であり、かつビット値判別回路ｂｃ６の出力が「１」である（つまり、第３ビットと０固定入力の値が同一であって、かつ第３ビットと第４ビットの値が相違する）ときのみ「１」を出力する。 On the other hand, in the AND circuit AND34, the output of the exclusive OR circuit E-OR13 is “0” (that is, the value of the third bit is not changed), and the fifth bit of the previous code is “0” (that is, The value of the fifth bit is not changed), and the output of the bit value discriminating circuit bc6 is “1” (that is, the value of the third bit and 0 fixed input is the same, and the third bit and the second bit are the same). “1” is output only when the 4-bit values are different.

重み付きビット加算器４１ｃは、排他的論理和回路Ｅ−ＯＲ１２の出力と、排他的論理和回路Ｅ−ＯＲ１３の出力と、前コードの第５ビットの値とを加算して、加算値Ｘを算出し、論理積回路ＡＮＤ１９，２０，２１の出力を加算した値から、論理積回路ＡＮＤ２５，２６，２７の出力を加算した値を差し引いて、加算値（Ｙ_１−Ｙ_２）を算出し、論理積回路ＡＮＤ３１，３２の出力を加算した値から、論理積回路３３，３４の出力を加算した値を差し引いて、加算値（Ｚ_１−Ｚ_２）を算出し、Ｘ＋（重み係数Ｋ）×（Ｙ_１−Ｙ_２）＋（重み係数Ｌ）×（Ｚ_１−Ｚ_２）を算出する。したがって、重み付きビット加算器４１ｃは、コードＣを選択したときに変化する奇数ビット数と、奇数ビットの連続変化指数に重み係数Ｋを乗じた数と、奇数ビットのクロストーク数に重み係数Ｌを乗じた数との和を奇数ビットの判定値として出力する。特に制限されないが、重み係数Ｋは「２」とし、重み係数Ｌは「３」とする。 The weighted bit adder 41c adds the output of the exclusive OR circuit E-OR12, the output of the exclusive OR circuit E-OR13, and the value of the fifth bit of the previous code to obtain an addition value X. Calculate and subtract the value obtained by adding the outputs of the AND circuits AND25, 26, 27 from the value obtained by adding the outputs of the AND circuits AND19, 20, 21 to calculate the added value (Y ₁ -Y ₂ ); A value obtained by adding the outputs of the AND circuits 33 and 34 is subtracted from a value obtained by adding the outputs of the AND circuits AND31 and 32, thereby calculating an added value (Z ₁ −Z ₂ ), and X + (weight coefficient K) × Calculate (Y ₁ −Y ₂ ) + (weighting factor L) × (Z ₁ −Z ₂ ). Therefore, the weighted bit adder 41c has a number of odd bits that changes when the code C is selected, a number obtained by multiplying the odd-bit continuous change index by the weight coefficient K, and a weight coefficient L The sum with the number multiplied by is output as an odd-bit decision value. Although not particularly limited, the weighting factor K is “2” and the weighting factor L is “3”.

比較器４２ａは、重み付きビット加算器４１ｃの出力である奇数ビットの判定値が設定値「２」以上のときのみ、「１」を出力する。比較器４２ａの出力は、排他的論理和回路Ｅ−ＯＲ１６，Ｅ−ＯＲ１８に送られるとともに、出力コードの第５ビットとなる。 The comparator 42a outputs “1” only when the determination value of the odd number bit that is the output of the weighted bit adder 41c is equal to or larger than the set value “2”. The output of the comparator 42a is sent to the exclusive OR circuits E-OR16 and E-OR18 and becomes the fifth bit of the output code.

ビット値判別回路ｂｃ５は、元情報の第２ビットと第４ビットの値が同一であって、かつ第２ビットと第３ビットの値が相違するときのみ「１」を出力する。 The bit value determination circuit bc5 outputs “1” only when the values of the second bit and the fourth bit of the original information are the same and the values of the second bit and the third bit are different.

論理積回路ＡＮＤ３７は、排他的論理和回路Ｅ−ＯＲ１４の出力が「１」（つまり、第２ビットの値が変化した）であり、排他的論理和回路Ｅ−ＯＲ１５の出力が「１」（つまり、第４ビットの値が変化した）であり、かつビット値判別回路ｂｃ５の出力が「１」である（つまり、第２ビットと第４ビットの値が同一であって、かつ第２ビットと第３ビットの値が相違する）ときのみ「１」を出力する。 In the AND circuit AND37, the output of the exclusive OR circuit E-OR14 is “1” (that is, the value of the second bit has changed), and the output of the exclusive OR circuit E-OR15 is “1” ( That is, the value of the fourth bit has changed, and the output of the bit value determination circuit bc5 is “1” (that is, the values of the second bit and the fourth bit are the same, and the second bit "1" is output only when the value of the third bit is different from that of the third bit.

一方、論理積回路ＡＮＤ３５は、排他的論理和回路Ｅ−ＯＲ１４の出力が「０」（つまり、第２ビットの値に変化なし）であり、排他的論理和回路Ｅ−ＯＲ１５の出力が「０」（つまり、第４ビットの値に変化なし）であり、かつビット値判別回路ｂｃ５の出力が「１」である（つまり、第２ビットと第４ビットの値が同一であって、かつ第２ビットと第３ビットの値が相違する）ときのみ「１」を出力する。 On the other hand, in the AND circuit AND35, the output of the exclusive OR circuit E-OR14 is “0” (that is, the value of the second bit is not changed), and the output of the exclusive OR circuit E-OR15 is “0”. (That is, there is no change in the value of the fourth bit), and the output of the bit value determination circuit bc5 is “1” (that is, the values of the second bit and the fourth bit are the same, and “1” is output only when the values of the 2nd bit and the 3rd bit are different).

ビット値判別回路ｂｃ７は、元情報の第４ビットと上側の０固定入力の値が同一であって、かつ第４ビットと中央の０固定入力の値が相違するときのみ「１」を出力する。（元情報が６ビット、８ビット等、より多ビットである場合の回路構成を理解しやすくするため、このような構成としたが、２つの入力が共に０固定であるため、実際にはビット値判別回路ｂｃ７の出力が「１」となることはない。）
論理積回路ＡＮＤ３８は、排他的論理和回路Ｅ−ＯＲ１５の出力が「１」（つまり、第４ビットの値が変化した）であり、前コードの第６ビットが「１」（つまり、第６ビットの値が変化した）であり、かつビット値判別回路ｂｃ７の出力が「１」であるときのみ「１」を出力する。（ビット値判別回路ｂｃ７の出力が前述のとおり「０」固定であるため、実際には論理積回路ＡＮＤ３８の出力が「１」となることはない。）
一方、論理積回路ＡＮＤ３６は、排他的論理和回路Ｅ−ＯＲ１５の出力が「０」（つまり、第４ビットの値に変化なし）であり、前コードの第６ビットが「０」（つまり、第６ビットの値に変化なし）であり、かつビット値判別回路ｂｃ７の出力が「１」であるときのみ「１」を出力する。（論理積回路ＡＮＤ３８と同様、実際には論理積回路３６の出力が「１」となることはない。）
重み付きビット加算器４１ｄは、排他的論理和回路Ｅ−ＯＲ１４の出力と、排他的論理和回路Ｅ−ＯＲ１５の出力と、前コードの第６ビットの値とを加算して、加算値Ｘを算出し、論理積回路ＡＮＤ２２，２３，２４の出力を加算した値から、論理積回路ＡＮＤ２８，２９，３０の出力を加算した値を差し引いて、加算値（Ｙ１−Ｙ２）を算出し、論理積回路ＡＮＤ３７，３８の出力を加算した値から、論理積回路３５，３６の出力を加算した値を差し引いて、加算値（Ｚ１−Ｚ２）を算出し、Ｘ＋（重み係数Ｋ）×（Ｙ１−Ｙ２）＋（重み係数Ｌ）×（Ｚ１−Ｚ２）を算出する。したがって、重み付きビット加算器４１ｄは、コードＣを選択したときに変化する偶数ビット数と、偶数ビットの連続変化指数に重み係数Ｋを乗じた数と、偶数ビットのクロストーク数に重み係数Ｌを乗じた数との和を偶数ビットの判定値として出力する。特に限定されないが、重み係数Ｋは「２」し、重み係数Ｌは「３」とする。 The bit value discriminating circuit bc7 outputs “1” only when the fourth bit of the original information and the value of the upper 0 fixed input are the same and the value of the fourth bit and the central 0 fixed input are different. . (In order to make it easier to understand the circuit configuration when the original information has more bits such as 6 bits, 8 bits, etc., such a configuration is used. However, since both inputs are fixed to 0, the bit is actually a bit. (The output of the value discriminating circuit bc7 does not become “1”.)
In the AND circuit AND38, the output of the exclusive OR circuit E-OR15 is “1” (that is, the value of the fourth bit is changed), and the sixth bit of the previous code is “1” (that is, the sixth bit is changed). “1” is output only when the bit value has changed) and the output of the bit value determination circuit bc7 is “1”. (Because the output of the bit value discriminating circuit bc7 is fixed to “0” as described above, the output of the AND circuit AND38 does not actually become “1”.)
On the other hand, in the AND circuit AND36, the output of the exclusive OR circuit E-OR15 is “0” (that is, the value of the fourth bit is not changed), and the sixth bit of the previous code is “0” (that is, “6” is not changed), and “1” is output only when the output of the bit value determination circuit bc7 is “1”. (Similar to the AND circuit AND38, the output of the AND circuit 36 is not actually "1".)
The weighted bit adder 41d adds the output of the exclusive OR circuit E-OR14, the output of the exclusive OR circuit E-OR15, and the value of the sixth bit of the previous code to obtain an addition value X. The value obtained by adding the outputs of the AND circuits AND28, 29, and 30 is subtracted from the value obtained by adding the outputs of the AND circuits AND22, 23, and 24, and the added value (Y1-Y2) is calculated. A value obtained by adding the outputs of the AND circuits 35 and 36 is subtracted from a value obtained by adding the outputs of the circuits AND 37 and 38 to calculate an added value (Z1−Z2), and X + (weight coefficient K) × (Y1−Y2). ) + (Weighting factor L) × (Z1−Z2). Therefore, the weighted bit adder 41d has an even number of bits that change when the code C is selected, a number obtained by multiplying an even bit continuous change index by a weighting factor K, and a weighting factor L The sum with the number multiplied by is output as an even-bit decision value. Although not particularly limited, the weighting factor K is “2” and the weighting factor L is “3”.

比較器４２ｂは、重み付きビット加算器４１ｄの出力である偶数ビットの判定値が設定値「２」以上のときのみ、「１」を出力する。比較器４２ｂの出力は、排他的論理和回路Ｅ−ＯＲ１７，Ｅ−ＯＲ１９に送られるとともに、出力コードの第６ビットとなる。 The comparator 42b outputs “1” only when the even-bit determination value output from the weighted bit adder 41d is equal to or greater than the set value “2”. The output of the comparator 42b is sent to the exclusive OR circuits E-OR17 and E-OR19 and becomes the sixth bit of the output code.

以上のように、本実施の形態に係わる通信システムによれば、元情報がＮビットのときに、（Ｎ＋２）ビットの複数のパラレルコードのうち、同時にその値が変化するビットの数を少なくし、連続してその値が変化するビットの数を少なくし、およびクロストーク数を少なくするようなパラレルコードが伝送されるので、パラレルコードを伝送するための入出力回路において消費電力の低減化、処理速度の高速化、および入出力回路および伝送路でクロストークノイズの発生を低減化することができる。 As described above, according to the communication system according to the present embodiment, when the original information is N bits, among the plurality of (N + 2) -bit parallel codes, the number of bits whose values change simultaneously is reduced. Since the parallel code is transmitted so that the number of bits whose value continuously changes and the number of crosstalks are reduced, the power consumption is reduced in the input / output circuit for transmitting the parallel code. The processing speed can be increased, and the occurrence of crosstalk noise can be reduced in the input / output circuit and the transmission line.

［第１４の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して、条件Ｓを満たす（Ｎ＋２）ビットのパラレルコードを出力する送信装置を有する通信システムに関する。 [Fourteenth embodiment]
The present embodiment relates to a communication system having a transmission device that outputs a (N + 2) -bit parallel code satisfying a condition S with respect to N-bit original information (parallel data).

（送信装置の構成）
図５３は、第１４の実施形態に係わる送信装置の構成を示す。同図を参照して、この送信装置１００ｊは、エンコーダ１５ｊと、出力回路１４ｂを備える。 (Configuration of transmitter)
FIG. 53 shows a configuration of a transmission apparatus according to the fourteenth embodiment. Referring to FIG. 10, this transmission device 100j includes an encoder 15j and an output circuit 14b.

エンコーダ１５ｊは、Ｎビットの元情報（パラレルデータ）に対して、条件Ｓを満たす（Ｎ＋２）ビットのパラレルコードであるコードＧを出力する。 The encoder 15j outputs a code G that is an (N + 2) -bit parallel code that satisfies the condition S with respect to the N-bit original information (parallel data).

図５４は、Ｎ＝４のときに（Ｎ＋２）ビットで表わされるすべてのコードを示す。同図に示すように、（Ｎ＋２）ビットで表わされるコードは、２^(N+2)通りある。コードＧは、図５４に示されるコードのうち、「値が「０」であるビットの数と、値が「１」であるビットの数が同一である」という条件Ｓを満足するコードである。 FIG. 54 shows all codes represented by (N + 2) bits when N = 4. As shown in the figure, there are 2 ^{(N + 2)} codes represented by (N + 2) bits. The code G is a code satisfying the condition S of “the number of bits whose value is“ 0 ”and the number of bits whose value is“ 1 ”are the same” among the codes shown in FIG. 54. .

図５５は、Ｎ＝４のときの元情報とコードＧとの対応関係を示す。同図に示すように、コードＧは、値が「０」のビット数と、値が「１」のビット数が等しい２０個のコードから任意に選択した１６個のコードである。元情報とコードＧは、１対１に対応する。 FIG. 55 shows the correspondence between the original information and the code G when N = 4. As shown in the figure, the code G is 16 codes arbitrarily selected from 20 codes having the same number of bits having a value of “0” and the number of bits having a value of “1”. The original information and the code G have a one-to-one correspondence.

図５６は、エンコーダ１５ｊが順次出力するコード列の例を示す。同図において、左側に元情報を、右側にコードＧを示す。 FIG. 56 shows an example of a code string output sequentially by the encoder 15j. In the figure, the original information is shown on the left side and the code G is shown on the right side.

まず、エンコーダ１５ｊは、元情報「００１０」に対して、コードＧ「００１１１０」を出力する。 First, the encoder 15j outputs a code G “001110” with respect to the original information “0010”.

次に、エンコーダ１５ｊは、元情報「１１０１」に対して、コードＧ「１１０００１」を出力する。これによって、出力されるコードのビットのうち、「０」から「１」に変化したビット数は「３」であり、「１」から「０」に変化したビット数も「３」である。 Next, the encoder 15j outputs a code G “110001” with respect to the original information “1101”. Thereby, among the bits of the code to be output, the number of bits changed from “0” to “1” is “3”, and the number of bits changed from “1” to “0” is also “3”.

次に、エンコーダ１５ｊは、元情報「１１１１」に対して、コードＧ「１１０１００」を出力する。これによって、出力されるコードのビットのうち、「０」から「１」に変化したビット数は「１」であり、「１」から「０」に変化したビット数も「１」である。 Next, the encoder 15j outputs a code G “110100” with respect to the original information “1111”. As a result, the number of bits changed from “0” to “1” among the bits of the output code is “1”, and the number of bits changed from “1” to “0” is also “1”.

次に、エンコーダ１５ｊは、元情報「０１０１」に対して、コードＧ「０１１０１０」を出力する。これによって、出力されるコードのビットのうち、「０」から「１」に変化したビット数は「２」であり、「１」から「０」に変化したビット数も「２」である。 Next, the encoder 15j outputs a code G “011010” with respect to the original information “0101”. Accordingly, the number of bits changed from “0” to “1” among the bits of the output code is “2”, and the number of bits changed from “1” to “0” is also “2”.

次に、エンコーダ１５ｊは、元情報「１０１１」に対して、コードＧ「１０１００１」を出力する。これによって、出力されるコードのビットのうち、「０」から「１」に変化したビット数は「２」であり、「１」から「０」に変化したビット数も「２」である。 Next, the encoder 15j outputs a code G “101001” to the original information “1011”. Accordingly, the number of bits changed from “0” to “1” among the bits of the output code is “2”, and the number of bits changed from “1” to “0” is also “2”.

以上のように、コードＧは値が「０」であるビット数と、値が「１」であるビット数が等しいので、出力されるコードのビットの値が「０」から「１」に、その値が変化するビットの数と、ビットの値が「１」から「０」に、その値が変化するビットの数が等しくなる。 As described above, since the code G has the same number of bits whose value is “0” and the number of bits whose value is “1”, the value of the code bit to be output is changed from “0” to “1”. The number of bits whose value changes is equal to the number of bits whose value changes from “1” to “0”.

図５７は、エンコーダ１５ｊを実現する具体的な回路構成の一例を示す。同図に示すように、エンコーダ１５ｊは、ＰＬＤ（Programable Logic Device）で構成することが可能である。同図におけるＡＮＤＰｌａｎｅに記載した○印は、各々４入力ＡＮＤ回路に入力される信号を選択していることを示し、ＯＲＰｌａｎｅに記載した○印は、各々、８入力ＯＲ回路に入力される信号を選択していることを示している。 FIG. 57 shows an example of a specific circuit configuration for realizing the encoder 15j. As shown in the figure, the encoder 15j can be configured by a PLD (Programmable Logic Device). In the figure, the circles described in AND Plane indicate that the signals input to the 4-input AND circuits are selected, and the circles described in OR Plane are each input to the 8-input OR circuit. It shows that the signal is selected.

図５８は、第１４の実施形態に係わる受信装置の構成を示す。同図を参照して、この受信装置２００ｃは、入力回路２１ｂと、デコーダ２２ｃとを備える。 FIG. 58 shows the configuration of a receiving apparatus according to the fourteenth embodiment. Referring to FIG. 6, receiving apparatus 200c includes an input circuit 21b and a decoder 22c.

入力回路２１ｂは、伝送路から（Ｎ＋２）ビットの入力コードを受信する。 The input circuit 21b receives an input code of (N + 2) bits from the transmission line.

デコーダ２２ｃは、（Ｎ＋２）ビットの入力コードに対して、Ｎビットの元情報を出力する。図５９は、Ｎ＝４のときに、デコーダ２２ｃを実現する具体的な回路構成の一例を示す。同図に示すように、デコーダ２２ｃは、メモリ回路で構成することが可能である。 The decoder 22c outputs N-bit original information for the (N + 2) -bit input code. FIG. 59 shows an example of a specific circuit configuration for realizing the decoder 22c when N = 4. As shown in the figure, the decoder 22c can be composed of a memory circuit.

Ｎ＝４のとき、デコーダ２２ｃに用いられるメモリ回路は、３２０ビット（＝５ビット×２^６）の容量を有する。 When N = 4, the memory circuit used for the decoder 22c has a capacity of 320 bits (= 5 bits × 2 ⁶ ).

メモリ回路は、６ビットのコードＧをアドレスとして、そのアドレスで示される位置に５ビットの情報を記憶する。この５ビットの情報は、そのコードＧに対応する４ビットの元情報と１ビットのエラー識別ビットとで構成される。このエラー識別ビットの値は「０」であり、誤りがないことを示す。 The memory circuit stores a 6-bit code G as an address and stores 5-bit information at a position indicated by the address. The 5-bit information is composed of 4-bit original information corresponding to the code G and 1-bit error identification bit. The value of this error identification bit is “0”, indicating that there is no error.

また、メモリ回路は、６ビットのコードのうち、コードＧ以外のコードをアドレスとして、そのアドレスに対応する位置に５ビットの情報を記憶する。この５ビットの情報は、４ビットの固定値と１ビットのエラー識別ビットで構成される。ここで、４ビットの固定値は、任意の値である。また、このエラー識別ビットの値は「１」であり、誤りがあることを示す。 Further, the memory circuit stores a 5-bit information at a position corresponding to the address of a 6-bit code other than the code G as an address. This 5-bit information is composed of a fixed value of 4 bits and an error identification bit of 1 bit. Here, the fixed value of 4 bits is an arbitrary value. The value of this error identification bit is “1”, indicating that there is an error.

このようにして、メモリ回路は、（Ｎ＋２）ビットの入力コードがアドレスとして入力され、エラー識別ビットが「０」の場合、そのアドレスで示される位置からＮビットの元情報が出力される。 In this way, when the (N + 2) -bit input code is input as an address and the error identification bit is “0”, the memory circuit outputs N-bit original information from the position indicated by the address.

以上のように、本実施の形態における通信システムによれば、「０」から「１」に変化するビット数と、「１」から「０」に変化するビット数とが等しくなり、同時にＨ（ハイレベル）に変化するビット数を半減できるので、パラレルコードを伝送する入出力回路において消費電力を低減することができる。 As described above, according to the communication system of the present embodiment, the number of bits changing from “0” to “1” is equal to the number of bits changing from “1” to “0”, and at the same time, H ( Since the number of bits changing to high level can be halved, power consumption can be reduced in the input / output circuit for transmitting the parallel code.

［第１５の実施形態］
本実施の形態は、Ｎビットの元情報（パラレルデータ）に対して、条件Ｔを満たす（Ｎ＋２）ビットのパラレルコードを出力する送信装置を有する通信システムに関する。 [Fifteenth embodiment]
The present embodiment relates to a communication system having a transmission apparatus that outputs (N + 2) -bit parallel codes satisfying a condition T with respect to N-bit original information (parallel data).

第１４の実施形態では、エンコーダ１５ｊは、元情報に対してコードＧを出力した。第１５の実施形態に係わる送信装置は、第１４の実施形態におけるエンコーダ１５ｊの代りに、元情報に対してコードＨを出力するエンコーダ１５ｋを備える。 In the fourteenth embodiment, the encoder 15j outputs a code G for the original information. The transmission apparatus according to the fifteenth embodiment includes an encoder 15k that outputs a code H with respect to the original information, instead of the encoder 15j in the fourteenth embodiment.

このエンコーダ１５ｋを実現する具体的な構成、および受信装置については、第１４の実施形態と共通するので、説明は繰返さない。 The specific configuration for realizing encoder 15k and the receiving apparatus are the same as those in the fourteenth embodiment, and therefore description thereof will not be repeated.

エンコーダ１５ｋは、Ｎビットの元情報（パラレルデータ）に対して、（Ｎ＋２）ビットのパラレルコードであるコードＨを出力する。コードＨは、（Ｎ＋２）ビットで表わされている２^(N+2)通りのコードのうち、「「０１０」および「１０１」のビットパターンを含まない。」という条件Ｔを満たすコードである。 The encoder 15k outputs a code H that is an (N + 2) -bit parallel code with respect to the N-bit original information (parallel data). The code H does not include the bit patterns “010” and “101” among 2 ^{(N + 2)} codes represented by (N + 2) bits. Is a code satisfying the condition T.

図６０は、Ｎ＝４のときの元情報とコードＨとの対応関係を示す。同図に示すように、コードＨは、「０１０」および「１０１」のビットパターンを含まないコードであって、さらに付加的な条件「値が「０」のビット数および値が「１」のビット数がともに「２」〜「４」である」を満たすコードである。この付加的な条件は、その値が変化するビットの数を少なくするための条件であって、本実施の形態では必ずしも必要な条件ではない。元情報とコードＨは、１対１に対応する。 FIG. 60 shows the correspondence between the original information and the code H when N = 4. As shown in the figure, the code H is a code that does not include the bit patterns “010” and “101”, and further includes an additional condition “the number of bits with a value“ 0 ”and the value“ 1 ”. It is a code satisfying “the number of bits is both“ 2 ”to“ 4 ””. This additional condition is a condition for reducing the number of bits whose values change, and is not necessarily a necessary condition in the present embodiment. The original information and the code H correspond one-to-one.

図６１は、エンコーダ１５ｋが順次出力するコード列の例を示す。同図において、左側に元情報を、右側にコードＨを示す。 FIG. 61 shows an example of a code string that the encoder 15k sequentially outputs. In the figure, the original information is shown on the left side and the code H is shown on the right side.

まず、エンコーダ１５ｋは、元情報「００１０」に対して、コードＨ「０００１１１」を出力する。 First, the encoder 15k outputs a code H “000111” for the original information “0010”.

次に、エンコーダ１５ｋは、元情報「１１０１」に対して、コードＨ「１１１０００」を出力する。 Next, the encoder 15k outputs a code H “111000” to the original information “1101”.

次に、エンコーダ１５ｋは、元情報「１１１１」に対して、コードＨ「１１１１００」を出力する
次に、エンコーダ１５ｋは、元情報「０１０１」に対して、コードＨ「００１１１１」を出力する。 Next, the encoder 15k outputs a code H “111100” with respect to the original information “1111”. Next, the encoder 15k outputs a code H “001111” with respect to the original information “0101”.

次に、エンコーダ１５ｋは、元情報「１０１１」に対して、コードＨ「１１０００１」を出力する。 Next, the encoder 15k outputs a code H “110001” with respect to the original information “1011”.

上記のいずれにおいても、出力されるコードのビットのうち、両隣のビットが同時に同方向に変化し、ビット値が両隣のビットのビット値と相違するビットは存在しない。 In any of the above, among the bits of the code to be output, both adjacent bits simultaneously change in the same direction, and there is no bit whose bit value is different from the bit value of both adjacent bits.

以上のように、本実施の形態に係わる通信システムでは、「０１０」および「１０１」のビットパターンを含むパラレルコードが出力されない、すなわち、その両隣のビットが同時に同方向に変化し、その値が両隣のビットのビット値と相違するようなビットを含むパラレルコードが出力されないので、クロストークノイズの発生を防止することができる。 As described above, in the communication system according to the present embodiment, the parallel code including the bit patterns “010” and “101” is not output, that is, the bits on both sides thereof simultaneously change in the same direction, and the value is Since a parallel code including bits that differ from the bit values of the adjacent bits is not output, it is possible to prevent the occurrence of crosstalk noise.

［第１６の実施形態］
本実施の形態は、第１〜第１５の実施形態におけるエンコーダおよびデコーダを用いた半導体記憶装置に関する。 [Sixteenth Embodiment]
The present embodiment relates to a semiconductor memory device using the encoder and decoder in the first to fifteenth embodiments.

図６２は、第１６の実施形態に係わる半導体記憶装置の構成を示す。同図を参照して、この半導体記憶装置９００は、エンコーダ９０４と、書込み回路９０２と、メモリ素子９０１と、読出し回路９０３と、デコーダ９０５とを備える。 FIG. 62 shows the configuration of the semiconductor memory device according to the sixteenth embodiment. Referring to FIG. 8, semiconductor memory device 900 includes an encoder 904, a write circuit 902, a memory element 901, a read circuit 903, and a decoder 905.

エンコーダ９０４は、Ｎビットの元情報（パラレルデータ）をＭ（Ｍ＞Ｎ）ビットのパラレルコードに符号化する。このエンコーダ９０４として、第１〜第１５の実施形態で説明したいずれかのエンコーダが用いられる。第１〜第１５のいずれかのエンコーダを用いることによって、半導体記憶装置内の信号の伝送を高速化、半導体記憶装置の消費電力を低減化、および／または半導体記憶装置内でクロストークノイズの発生を防止することができる。 The encoder 904 encodes the original information (parallel data) of N bits into an M (M> N) bit parallel code. As the encoder 904, any one of the encoders described in the first to fifteenth embodiments is used. By using any one of the first to fifteenth encoders, signal transmission in the semiconductor memory device is accelerated, power consumption of the semiconductor memory device is reduced, and / or crosstalk noise is generated in the semiconductor memory device. Can be prevented.

書込み回路９０２は、Ｍビットのパラレルコードをメモリ素子９０１に書込む。 The write circuit 902 writes an M-bit parallel code into the memory element 901.

メモリ素子９０１は、たとえば、ＤＲＡＭまたはＳＲＡＭであって、Ｍビットのパラレルコードを記憶する。 The memory element 901 is, for example, a DRAM or an SRAM, and stores an M-bit parallel code.

読出し回路９０３は、メモリ素子９０１からＭビットのパラレルコードを読出す。 The read circuit 903 reads an M-bit parallel code from the memory element 901.

デコーダ９０５は、Ｍビットの符号化された情報をＮビットの元情報に復号化する。このデコーダ９０５として、第１〜第１５の実施形態で説明したいずれかのデコーダが用いられる。 The decoder 905 decodes the M-bit encoded information into N-bit original information. Any one of the decoders described in the first to fifteenth embodiments is used as the decoder 905.

以上のように、本実施の形態における半導体記憶装置では、第１〜第６、および第１１〜第１４のいずれかの実施形態におけるエンコーダを用いれば、書込み回路および読出し回路において消費電力の低減化を実現することができる。 As described above, in the semiconductor memory device according to the present embodiment, if the encoder according to any one of the first to sixth and eleventh to fourteenth embodiments is used, power consumption can be reduced in the writing circuit and the reading circuit. Can be realized.

また、第３〜第８、および第１２〜第１３のいずれかの実施形態におけるエンコーダを用いれば、書込み回路および読出し回路の処理速度を高速化することができる。 If the encoder in any one of the third to eighth and twelfth to thirteenth embodiments is used, the processing speed of the writing circuit and the reading circuit can be increased.

また、第５、第６、第９、第１０、第１３、および第１５のいずれかの実施形態におけるエンコーダを用いれば、書込み回路、読出し回路、およびメモリ素子のデータを伝送する信号線でクロストークノイスの発生を防止することができる。 If the encoder in any of the fifth, sixth, ninth, tenth, thirteenth, and fifteenth embodiments is used, the signal lines that transmit data of the write circuit, the read circuit, and the memory element are crossed. Generation of token noise can be prevented.

［第１７の実施形態］
本実施の形態は、第１〜第１５の実施形態におけるエンコーダおよびデコーダを用いたマルチチップパッケージに関する。 [Seventeenth embodiment]
The present embodiment relates to a multi-chip package using the encoder and decoder in the first to fifteenth embodiments.

マルチッチップパッケージとは、１つのパッケージに複数のチップを実装したもので、これによって、短い距離の信号線でチップ間の信号をやり取りすることができ、高集積化、高速化、および低消費電力化が実現できる。 A multi-chip package is a package in which a plurality of chips are mounted. This allows signals between chips to be exchanged over a short distance signal line, resulting in high integration, high speed, and low consumption. Electricity can be realized.

図６３は、第１７の実施形態に係わるマルチチップパッケージの構成を示す。同図を参照して、このマルチチップパッケージ９１０は、チップＡと、チップＢと、チップＡとチップＢを接続するパッケージ内信号線とを備える。 FIG. 63 shows the configuration of a multichip package according to the seventeenth embodiment. Referring to FIG. 6, multichip package 910 includes chip A, chip B, and in-package signal lines connecting chip A and chip B.

チップＡは、エンコーダ９１４と、出力回路９１１とを含む。 Chip A includes an encoder 914 and an output circuit 911.

チップＢは、デコーダ９１５と、入力回路９１２とを含む。 Chip B includes a decoder 915 and an input circuit 912.

エンコーダ９１４は、Ｎビットの元情報（パラレルデータ）をＭ（Ｍ＞Ｎ）ビットのパラレルコードに符号化する。このエンコーダ９１４として、第１〜第１５の実施形態で説明したいずれかのエンコーダが用いられる。第１〜第１５のいずれかのエンコーダを用いることによって、チップ間の信号のやり取りを高速化、チップの消費電力を低減化、および／またはパッケージ内でクロストークノイズの発生を防止することができる。 The encoder 914 encodes N-bit original information (parallel data) into an M (M> N) -bit parallel code. As the encoder 914, any of the encoders described in the first to fifteenth embodiments is used. By using any of the first to fifteenth encoders, it is possible to speed up the exchange of signals between chips, reduce the power consumption of the chips, and / or prevent the occurrence of crosstalk noise in the package. .

出力回路９１１は、Ｍビットのパラレルコードをパッケージ内信号線を通じてチップＡに送る。 The output circuit 911 sends the M-bit parallel code to the chip A through the in-package signal line.

入力回路９１２は、チップＡからパッケージ内信号線を通じて送られるＭビットの符号化情報を取込む。 The input circuit 912 takes in M-bit encoded information sent from the chip A through the in-package signal line.

デコーダ９１５は、ＭビットのパラレルコードをＮビットの元情報に復号化する。このデコーダ９１５として、第１〜第１５の実施形態で説明したいずれかのデコーダが用いられる。 The decoder 915 decodes the M-bit parallel code into N-bit original information. Any one of the decoders described in the first to fifteenth embodiments is used as the decoder 915.

以上のように、本実施の形態におけるマルチチップパッケージでは、第１〜第６、および第１１〜第１４のいずれかの実施形態におけるエンコーダを用いれば、入力回路および出力回路において消費電力の低減化を実現することができる。 As described above, in the multichip package according to the present embodiment, if the encoder according to any of the first to sixth and eleventh to fourteenth embodiments is used, power consumption can be reduced in the input circuit and the output circuit. Can be realized.

また、第３〜第８、および第１２〜第１３のいずれかの実施形態におけるエンコーダを用いれば、入力回路および出力回路の処理速度を高速化することができる。 Further, if the encoder according to any one of the third to eighth and twelfth to thirteenth embodiments is used, the processing speed of the input circuit and the output circuit can be increased.

また、第５、第６、第９、第１０、第１３、および第１５のいずれかの実施形態におけるエンコーダを用いれば、入力回路、出力回路、およびチップ間を接続する信号線でクロストークノイスの発生を防止することができる。 If the encoder according to any of the fifth, sixth, ninth, tenth, thirteenth, and fifteenth embodiments is used, a crosstalk noise is achieved with a signal line connecting the input circuit, the output circuit, and the chip. Can be prevented.

（変形例）
本発明は、上記実施の形態に限定されるものではなく、以下の変形例も当然ながら包含する。 (Modification)
The present invention is not limited to the above embodiment, and naturally includes the following modifications.

（１）選択基準、および適性基準について
本発明の第１〜第１０の実施形態で、選択基準α、（α＋β）、（α＋β＋γ）、β、およびγを用いて、複数のコードから１つのコードを選択する例について説明したが、これに限定するものではない。選択基準αとγを併せた選択基準（α＋γ）、または選択基準βとγを併せた選択基準（β＋γ）を用いて、複数のコードから１つのコードを選択するものとしてもよい。 (1) Selection Criteria and Suitability Criteria In the first to tenth embodiments of the present invention, one code from a plurality of codes using selection criteria α, (α + β), (α + β + γ), β, and γ. Although the example which selects is demonstrated, it is not limited to this. One code may be selected from a plurality of codes using a selection criterion (α + γ) combining the selection criteria α and γ, or a selection criterion (β + γ) combining the selection criteria β and γ.

また、本発明の第１１〜第１２の実施形態では、適性基準α’、（α’＋β’）、（α’＋β’＋γ’）によって、１つのコードの適性を判定したが、これに限定するものではない。適性基準β’、γ’、（β’＋γ’）、または（α’＋γ’）によって、１つのコードの適性を判定するものとしてもよい。 In the 11th to 12th embodiments of the present invention, the suitability of one code is determined based on the suitability criteria α ′, (α ′ + β ′), (α ′ + β ′ + γ ′). Not what you want. The suitability of one code may be determined based on the suitability criteria β ′, γ ′, (β ′ + γ ′), or (α ′ + γ ′).

（２）パラレルコードについて
本発明の実施の形態では、コードＡは、元情報の最上位ビット側に１ビットの「０」を追加し、コードＣは、、元情報の最上位ビット側に２ビットの「００」を追加したが、これに限定するものではない。コードＡは、元情報に１ビットの「１」を追加し、コードＣは、元情報に２ビットの「１１」、「０１」、または「１０」を追加するものであってもよい。また、パリティのように、元情報の「１」の数に従って、追加するビットの値を変化させてもよい。また、追加されるビット位置も、最上位側でなく、任意の位置であってよい。さらに、Ｎビットの元情報に対して、３ビットを追加し（Ｎ＋３）ビットのコードを出力するものとしもよい。そして、このように３ビットを追加した場合には、８種類のコードを取り得るようにしてもよい。また、Ｋを任意の正の整数とし、Ｋビットを追加し（Ｎ＋Ｋ）ビットのコードを出力するものとしもよい。 (2) Parallel Code In the embodiment of the present invention, code A adds 1 bit “0” to the most significant bit side of the original information, and code C adds 2 to the most significant bit side of the original information. Although the bit “00” is added, the present invention is not limited to this. The code A may add 1 bit “1” to the original information, and the code C may add 2 bits “11”, “01”, or “10” to the original information. Further, like the parity, the value of the bit to be added may be changed according to the number of “1” in the original information. Also, the bit position to be added may be an arbitrary position instead of the most significant side. Further, 3 bits may be added to the N-bit original information to output an (N + 3) -bit code. When 3 bits are added in this way, eight types of codes may be taken. Alternatively, K may be an arbitrary positive integer, K bits are added, and a (N + K) bit code may be output.

ただし、これらの複数のコードに重複がないことが必要である。また、選択基準αを用いるときには、１つの元情報に対する複数のコードが相互に類似していないこと、つまり、ハミング距離ができるだけ遠いことが望ましい。その意味で、コードＡとコードＢは、ハミング距離が最も離れている組合せであり、最適な唯一の組合せである。コードＣ〜Ｆも、ハミング距離が最も離れた組合せの一つであり、最適な組合せの一つである。 However, these multiple codes need not be duplicated. When the selection criterion α is used, it is desirable that a plurality of codes for one original information are not similar to each other, that is, a hamming distance is as long as possible. In that sense, the code A and the code B are the combinations having the most hamming distances and are the only optimal combinations. The codes C to F are also one of the combinations with the most hamming distance and one of the optimum combinations.

一方、選択基準αを用いないとき、すなわち、選択基準β単独、選択基準γ単独、あるいは選択基準βとγを併せた選択基準（β＋γ）を用いるときには、コードＡ〜Ｆは、最適なコードであるとは限らず、その他のコードを用いるものとしてもよい。 On the other hand, when the selection criterion α is not used, that is, when the selection criterion β alone, the selection criterion γ alone, or the selection criterion (β + γ) that combines the selection criteria β and γ is used, the codes A to F are optimum codes. Not necessarily, but other codes may be used.

（３）エンコーダ、デコーダ、セレクタ、およびデータラッチ回路の具体的な構成について
本発明の実施の形態では、エンコーダ、デコーダ、セレクタ、およびデータラッチ回路の具体的な構成を、元情報が４ビットで、コードが５ビットまたは６ビットの場合について説明したが、元情報およびコードがこれ以外のビット数でも、説明した構成を拡張するだけで容易に実現することができる。また、これらの具体的な構成は、一例であって、これらに限定されるものではない。 (3) Specific Configuration of Encoder, Decoder, Selector, and Data Latch Circuit In the embodiment of the present invention, the specific configuration of the encoder, decoder, selector, and data latch circuit is based on 4-bit original information. Although the case where the code is 5 bits or 6 bits has been described, even if the original information and the code have other number of bits, it can be easily realized by simply extending the described configuration. In addition, these specific configurations are merely examples, and the present invention is not limited to these.

（４）重み係数Ｋ、および重み係数Ｌについて
本発明の実施の形態では、重み係数Ｋとして「２」、重み係数Ｌとして「３」を用いたが、これらは一例であって、これらに限定されるものではない。重み係数Ｋおよび重み係数Ｌとして適切な値に設定することで、消費電力の低減、高速、またはクロストークノイズの低減のいずれかを、またはこれらを同時に実現することができる。 (4) Regarding the weighting factor K and the weighting factor L In the embodiment of the present invention, “2” is used as the weighting factor K and “3” is used as the weighting factor L. Is not to be done. By setting the weighting coefficient K and the weighting coefficient L to appropriate values, it is possible to realize power consumption reduction, high speed, or crosstalk noise reduction, or these simultaneously.

（５）第１４の実施形態のエンコーダおよびデコーダ
本発明の第１４の実施形態では、エンコーダを実現する具体的な構成として、ＰＬＤを用い、デコーダを実現する具体的な構成としてメモリ回路を用いたが、これに限定するものではない。 (5) Encoder and Decoder of Fourteenth Embodiment In the fourteenth embodiment of the present invention, a PLD is used as a specific configuration for realizing the encoder, and a memory circuit is used as a specific configuration for realizing the decoder. However, the present invention is not limited to this.

たとえば、エンコーダをメモリ回路で実現してもよい。この場合、メモリ回路は、メモリ容量がＭビット×２^Nであり、Ｎビットの元情報をアドレスとした位置にＭビットのコードＧを格納する。 For example, the encoder may be realized by a memory circuit. In this case, the memory circuit has a memory capacity of M bits × 2 ^N and stores an M-bit code G at a position where the original information of N bits is used as an address.

また、デコーダをＰＬＤで実現してもよい。この場合、ＰＬＤは、ＡＮＤＰｌａｎｅは、Ｍ入力のＡＮＤ回路で構成され、ＯＲＰｌａｎｅは、２^(N-1)入力のＯＲ回路で構成される。また、不適切な入力に対して、エラー識別ビットを出力するために、（２^M−２^N）入力のＯＲ回路を含めるものとしてもよい。 Further, the decoder may be realized by PLD. In this case, the PLD includes an AND plane and an M-input AND circuit, and the OR plane includes a 2 ^(N−1) -input OR circuit. Further, an (2 ^M −2 ^N ) input OR circuit may be included in order to output an error identification bit for an inappropriate input.

（６）第１４の実施形態においてパラレルコードのビット数が奇数のとき
第１４の実施形態においては、エンコーダが出力するパラレルコードのビットの数が偶数の場合について説明した。この場合には、エンコーダは、「値が「０」のビット数と、値が「１」のビット数とが同一であるという」という条件Ｓを満たすパラレルコードを出力した。 (6) When the number of bits of the parallel code is odd in the fourteenth embodiment In the fourteenth embodiment, the case where the number of bits of the parallel code output by the encoder is an even number has been described. In this case, the encoder outputs a parallel code that satisfies the condition S that “the number of bits having a value“ 0 ”is the same as the number of bits having a value“ 1 ””.

エンコーダが出力するパラレルコードのビット数が奇数のときには、エンコーダは、以下のような条件Ｓ′を満たすパラレルコードを出力するものとすればよい。すなわち、エンコーダは、「値が「０」のビット数と、値が「１」のビット数との差が「１」以内である」という条件Ｓ′を満たすパラレルコードを出力するものとすればよい。これにより、パラレルコードのビット数が奇数のときでも、同時に「Ｈ」レベルに変化するビット数を少なくすることができ、パラレルコードを伝送する入出力回路において消費電力を低減することができる。 When the number of bits of the parallel code output by the encoder is an odd number, the encoder may output a parallel code that satisfies the following condition S ′. That is, the encoder outputs a parallel code that satisfies the condition S ′ that “the difference between the number of bits having a value“ 0 ”and the number of bits having a value“ 1 ”is within“ 1 ”” ”. Good. Thereby, even when the number of bits of the parallel code is an odd number, the number of bits that simultaneously change to the “H” level can be reduced, and the power consumption can be reduced in the input / output circuit that transmits the parallel code.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

第１〜第１５の実施形態に係わる通信システムの構成を示す図である。It is a figure which shows the structure of the communication system concerning 1st-15th embodiment. 第１の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 1st Embodiment. Ｎ＝４のときの元情報とコードＡおよびコードＢの対応関係を示す図である。It is a figure which shows the correspondence of the original information when N = 4, code A, and code B. サブエンコーダ１１ａを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the subencoder 11a. セレクタ１２ａが選択基準αによって順次選択するコード列の例を示す図である。It is a figure which shows the example of the code string which the selector 12a selects sequentially by the selection reference | standard (alpha). セレクタ１２ａを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the selector 12a. 適性判定回路３１ａを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the aptitude determination circuit 31a. 判定値Ａ，判定値Ｂと比較回路３２ａの出力信号との対応関係を示す図である。It is a figure which shows the correspondence of the judgment value A and the judgment value B, and the output signal of the comparison circuit 32a. データラッチ回路１３ａを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the data latch circuit 13a. 第１の実施形態に係わる受信装置の構成を示す図である。It is a figure which shows the structure of the receiver concerning 1st Embodiment. デコーダ２２ａを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the decoder 22a. 第２の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 2nd Embodiment. Ｎ＝４のときの元情報とコードＣ〜コードＦの対応関係を示す図である。It is a figure which shows the correspondence of the original information in case of N = 4, and the code | cord C-code F. FIG. サブエンコーダ１１ｂを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the subencoder 11b. セレクタ１２ｂが選択基準αによって順次選択するコード列の例を示す図である。It is a figure which shows the example of the code string which the selector 12b selects sequentially by the selection reference | standard (alpha). セレクタ１２ｂを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the selector 12b. 適性判定回路３１ｃを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the aptitude determination circuit 31c. 判定値Ｃ，判定値Ｄ，判定値Ｅ，判定値Ｆと比較回路３２ｂの出力信号との対応関係を示す図である。It is a figure which shows the correspondence of the judgment value C, the judgment value D, the judgment value E, the judgment value F, and the output signal of the comparison circuit 32b. データラッチ回路１３ｂを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the data latch circuit 13b. 第２の実施形態に係わる受信装置の構成を示す図である。It is a figure which shows the structure of the receiver concerning 2nd Embodiment. デコーダ２２ｂを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the decoder 22b. 第３の実施形態に係わる送信装置の構成を示す図であるIt is a figure which shows the structure of the transmitter concerning 3rd Embodiment. セレクタ１２ｃが選択基準（α＋β）によって順次選択するコード列の例を示す図である。It is a figure which shows the example of the code string which the selector 12c selects sequentially according to selection criteria ((alpha) + (beta)). セレクタ１２ｃを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the selector 12c. 適性判定回路３１ｇを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the aptitude determination circuit 31g. データラッチ回路１３ｃを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the data latch circuit 13c. 第４の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 4th Embodiment. セレクタ１２ｄが選択基準（α＋β）によって順次選択するコード列の例を示す図である。It is a figure which shows the example of the code string which the selector 12d selects sequentially according to selection criteria ((alpha) + (beta)). セレクタ１２ｄを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the selector 12d. 適性判定回路３１ｉを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the aptitude determination circuit 31i. データラッチ回路１３ｄを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the data latch circuit 13d. 第５の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 5th Embodiment. セレクタ１２ｅが選択基準（α＋β＋γ）によって順次選択するコード列の例を示す図である。It is a figure which shows the example of the code string which the selector 12e selects sequentially according to selection criteria ((alpha) + (beta) + (gamma)). セレクタ１２ｅを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the selector 12e. 適性判定回路３１ｍを実現する具体的な回路構成を示すう図である。It is a figure which shows the specific circuit structure which implement | achieves the aptitude determination circuit 31m. 第６の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 6th Embodiment. セレクタ１２ｆが選択基準（α＋β＋γ）によって順次選択するコード列の例を示す図である。It is a figure which shows the example of the code sequence which selector 12f selects sequentially according to selection criteria ((alpha) + (beta) + (gamma)). セレクタ１２ｆを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the selector 12f. 適性判定回路３１ｏを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the aptitude determination circuit 31o. 第７の実施形態において、セレクタ１２ｇが選択基準βによって順次選択するコード列の例を示す図である。FIG. 20 is a diagram illustrating an example of a code string that a selector 12g sequentially selects according to a selection criterion β in the seventh embodiment. 第８の実施形態において、セレクタ１２ｈが選択基準βによって順次選択するコード列の例を示す図である。FIG. 16 is a diagram illustrating an example of a code string that is sequentially selected by a selector 12h according to a selection criterion β in the eighth embodiment. 第９の実施形態において、セレクタ１２ｉが選択基準γによって順次選択するコード列の例を示す図である。FIG. 20 is a diagram illustrating an example of a code string that a selector 12i sequentially selects according to a selection criterion γ in the ninth embodiment. 第１０の実施形態において、セレクタ１２ｊが選択基準γによって順次選択するコード列の例を示す図である。FIG. 20 is a diagram illustrating an example of a code string that a selector 12j sequentially selects according to a selection criterion γ in the tenth embodiment. 第１１の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 11th Embodiment. エンコーダ１５ｇが順次出力するコード列の例を示す図である。It is a figure which shows the example of the code sequence which the encoder 15g outputs sequentially. エンコーダ１５ｇを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the encoder 15g. 第１２の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 12th Embodiment. エンコーダ１５ｈが順次出力するコード列の例を示す図である。It is a figure which shows the example of the code sequence which the encoder 15h outputs sequentially. エンコーダ１５ｈを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves encoder 15h. 第１３の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 13th Embodiment. エンコーダ１５ｉが順次出力するコード列の例を示す図である。It is a figure which shows the example of the code sequence which the encoder 15i outputs sequentially. エンコーダ１５ｉを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the encoder 15i. 第１４の実施形態に係わる送信装置の構成を示す図である。It is a figure which shows the structure of the transmitter concerning 14th Embodiment. Ｎ＝４のときに（Ｎ＋２）ビットで表わされるすべてのコードを示す図である。FIG. 5 is a diagram illustrating all codes represented by (N + 2) bits when N = 4. Ｎ＝４のときの元情報とコードＧとの対応関係を示す図である。It is a figure which shows the correspondence of the original information in case of N = 4, and the code | cord G. エンコーダ１５ｊが順次出力するコード列の例を示す図である。It is a figure which shows the example of the code sequence which the encoder 15j outputs sequentially. エンコーダ１５ｊを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the encoder 15j. 第１４の実施形態に係わる受信装置の構成を示す図である。It is a figure which shows the structure of the receiver concerning 14th Embodiment. デコーダ２２ｃを実現する具体的な回路構成を示す図である。It is a figure which shows the specific circuit structure which implement | achieves the decoder 22c. 第１５の実施形態において、Ｎ＝４のときの元情報とコードＨとの対応関係を示す図である。In a 15th embodiment, it is a figure showing correspondence relation of original information and code H when N = 4. エンコーダ１５ｋが順次出力するコード列の例を示す図である。It is a figure which shows the example of the code sequence which the encoder 15k outputs sequentially. 第１６の実施形態に係わる半導体記憶装置の構成を示す図である。It is a figure which shows the structure of the semiconductor memory device concerning 16th Embodiment. 第１７の実施形態に係わるマルチチップパッケージの構成を示す図である。It is a figure which shows the structure of the multichip package concerning 17th Embodiment.

Explanation of symbols

１１ａ，１１ｂサブエンコーダ、１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ，１５ｆ，１５ｇ，１５ｈ，１５ｉ，１５ｊ，９０４，９１４エンコーダ、１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆセレクタ、１３ａ，１３ｂ，１３ｃ，１３ｄデータラッチ回路、１４ａ，１４ｂ，９１１出力回路、２１ａ，２１ｂ，９１２入力回路、２２ａ，２２ｂ，２２ｃ，９０５，９１５デコーダ、３１ａ〜３１ｆ，３１ｇ〜３１ｌ，３１ｍ〜３１ｒ適性判定回路、３２ａ，３２ｂ比較回路、４２ａ，４２ｂ比較器、ｂｃ１〜ｂｃ７ビット値判別回路、３４ａ，３４ｂ，３５ａ，３５ｂ，３８ａ，３８ｂ，３４ｃ，３４ｄビット加算器、４１ａ，４１ｂ，４１ｃ，４１ｄ重み付きビット加算器、３６ａ，３６ｂ，３９ａ，３９ｂ乗算器、３７ａ，３７ｂ，３７ｃ，３７ｄ加算器、Ｅ−ＯＲ１〜Ｅ−ＯＲ２７排他的論理和回路、ＦＦ１〜ＦＦ４４クロック同期式Ｄフリップフロップ、３３ａ，３３ｂスイッチ回路、ＩＶ１１〜ＩＶ２８インバータ、ＡＮＤ１〜ＡＮＤ３８論理積回路、１００，１００ａ，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１００ｆ，１００ｇ，１００ｈ，１００ｉ，１００ｊ送信装置、２００，２００ａ，２００ｂ，２００ｃ受信装置、９００半導体記憶装置、９０１メモリ素子、９０２書込み回路、９０３読出し回路、９１０マルチチップパッケージ、１０００通信システム。 11a, 11b Sub-encoder, 15a, 15b, 15c, 15d, 15e, 15f, 15g, 15h, 15i, 15j, 904, 914 Encoder, 12a, 12b, 12c, 12d, 12e, 12f Selector, 13a, 13b, 13c, 13d Data latch circuit, 14a, 14b, 911 output circuit, 21a, 21b, 912 input circuit, 22a, 22b, 22c, 905, 915 decoder, 31a-31f, 31g-31l, 31m-31r Aptitude determination circuit, 32a, 32b Comparison circuit, 42a, 42b comparator, bc1-bc7 bit value discrimination circuit, 34a, 34b, 35a, 35b, 38a, 38b, 34c, 34d bit adder, 41a, 41b, 41c, 41d Weighted bit adder, 36a , 36b, 39a, 39b Multiplier, 37a, 37b, 37c, 37d Adder, E-OR1 to E-OR27 exclusive OR circuit, FF1 to FF44 clock synchronous D flip-flop, 33a, 33b switch circuit, IV11 to IV28 inverter, AND1 to AND38 AND circuit, 100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j Transmitter, 200, 200a, 200b, 200c Receiver, 900 Semiconductor memory device, 901 Memory element, 902 Write circuit 903, readout circuit, 910 multichip package, 1000 communication system.

Claims

An encoding circuit that outputs a parallel code of M (M> N) bits in response to input of parallel data of N bits;
An output circuit for outputting the parallel code to the outside,
The encoding circuit outputs a parallel code such that a change pattern of each bit satisfies a predetermined condition with respect to a pattern of change of other bits with respect to the previously output parallel code,
The encoding circuit further includes:
A parallel code generation circuit for generating a plurality of parallel codes corresponding to the input parallel data;
An aptitude determination circuit that outputs the number of bits belonging to the first group among the bits constituting the parallel code as a determination value indicating the aptitude of the parallel code;
An output control circuit that selects and outputs one of the plurality of parallel codes based on the determination value;
The transmitting apparatus , wherein a value of a bit belonging to the first group changes .

An encoding circuit that outputs a parallel code of M (M> N) bits in response to input of parallel data of N bits;
An output circuit for outputting the parallel code to the outside,
The encoding circuit outputs a parallel code such that a change pattern of each bit satisfies a predetermined condition with respect to a pattern of change of other bits with respect to the previously output parallel code,
The encoding circuit further includes:
A parallel code generation circuit for generating a plurality of parallel codes corresponding to the input parallel data;
An aptitude determination circuit that outputs the number of bits belonging to the second group among the bits constituting the parallel code as a determination value indicating the aptitude of the parallel code;
An output control circuit that selects and outputs one of the plurality of parallel codes based on the determination value;
The transmitting apparatus , wherein values of bits belonging to the second group change continuously .

An encoding circuit that outputs a parallel code of M (M> N) bits in response to input of parallel data of N bits;
An output circuit for outputting the parallel code to the outside,
The encoding circuit outputs a parallel code such that a change pattern of each bit satisfies a predetermined condition with respect to a pattern of change of other bits with respect to the previously output parallel code,
The encoding circuit further includes:
A parallel code generation circuit for generating a plurality of parallel codes corresponding to the input parallel data;
An aptitude determination circuit that outputs the number of bits belonging to a third group among the bits constituting the parallel code as a determination value indicating the aptitude of the parallel code;
An output control circuit that selects and outputs one of the plurality of parallel codes based on the determination value;
The transmitting apparatus , wherein the bits adjacent to the bits belonging to the third group change in the same direction, and the values of the bits belonging to the third group are different from the changed values of the bits adjacent to the bits .

An encoding circuit that outputs a parallel code of M (M> N) bits in response to input of parallel data of N bits;
An output circuit for outputting the parallel code to the outside,
The encoding circuit outputs a parallel code such that a change pattern of each bit satisfies a predetermined condition with respect to a pattern of change of other bits with respect to the previously output parallel code,
The encoding circuit further includes:
A parallel code generation circuit for generating a plurality of parallel codes corresponding to the input parallel data;
Of the bits constituting the parallel code, the number of bits belonging to the first group is calculated as the first number of bits, the number of bits belonging to the second group is calculated as the second number of bits, and the third number The number of bits belonging to the group is calculated as a third bit number, the first bit number, the number obtained by multiplying the second bit number by a first coefficient, and the third bit number An aptitude determination circuit that outputs a sum of the number multiplied by a coefficient of 2 as a determination value indicating the aptitude of the parallel code;
An output control circuit that selects and outputs one of the plurality of parallel codes based on the determination value;
The values of the bits belonging to the first group change;
The values of the bits belonging to the second group change continuously,
The transmitting apparatus , wherein the bits adjacent to the bits belonging to the third group change in the same direction, and the values of the bits belonging to the third group are different from the changed values of the bits adjacent to the bits .

An encoding circuit that outputs a parallel code of M (M> N) bits in response to input of parallel data of N bits;
An output circuit for outputting the parallel code to the outside,
The encoding circuit outputs a parallel code such that a change pattern of each bit satisfies a predetermined condition with respect to a pattern of change of other bits with respect to the previously output parallel code,
The encoding circuit includes:
For the first parallel code corresponding to the input parallel data, the change pattern of each bit constituting the first parallel code is given to the other bits constituting the first parallel code or the entire bit. Appropriate for evaluating the influence, outputting a determination value of odd bits indicating the suitability of odd bits of the first parallel code, and outputting a determination value of even bits indicating the suitability of even bits of the first parallel code A determination circuit;
Based on the determination value of the odd bit, the odd bit of the first parallel code is inverted or non-inverted, and based on the determination value of the even bit, the even bit of the first parallel code is inverted or non-inverted. An output control circuit that inverts and outputs a parallel code generated as a result.

The adequacy evaluation circuit, the number of odd bits belonging to the first group is calculated as the determination value of the odd bits, it calculates the even number bits belonging to the second group as a determination value of the even bits, the second 6. The transmission apparatus according to claim 5 , wherein the value of odd bits belonging to one group changes, and the value of even bits belonging to said second group changes .

The aptitude determination circuit calculates a number obtained by subtracting the number of odd bits belonging to the fourth group from the number of odd bits belonging to the third group as a determination value of the odd bits, and even numbers belonging to the fifth group from the number of bits, and calculates the number obtained by subtracting the number of even-numbered bits belonging to the sixth group of the determined value of the even bits,
The value of the odd bits belonging to the third group changed last time and this time,
The value of the odd bits belonging to the fourth group has changed last time and this time has not changed,
The value of the even bits belonging to the fifth group has changed last time and this time,
6. The transmission apparatus according to claim 5 , wherein the value of the even bits belonging to the sixth group has changed last time and does not change this time .

The aptitude determination circuit calculates a number obtained by subtracting the number of even bits belonging to the eighth group from the number of even bits belonging to the seventh group as a determination value of the odd bits, and the odd number belonging to the ninth group from the number of bits, and calculates the number obtained by subtracting the number of odd bits belonging to the 10 group of the determined value of the even bits,
The odd bits on both sides of the even bits belonging to the seventh group change in the same direction, and the value of the even bits belonging to the seventh group differs from the changed value of the odd bits on both sides of the even bits. ,
The odd bits on both sides of the even bits belonging to the eighth group are the same and do not change, and the values of the even bits belonging to the eighth group are equal to the values of the odd bits on both sides of the even bits,
The even bits adjacent to the odd bits belonging to the ninth group change in the same direction, and the value of the odd bits belonging to the ninth group differs from the changed value of the even bits adjacent to the odd bits. ,
The even bits on both sides of the odd bits belonging to the tenth group are the same and do not change, and the values of the odd bits belonging to the tenth group are equal to the values of the even bits on both sides of the odd bits. 5. The transmission device according to 5.

The aptitude determination circuit calculates the number of odd bits belonging to the first group as the first odd number of bits, and calculates the number of odd bits belonging to the fourth group from the number of odd bits belonging to the third group. The number obtained by subtracting is calculated as the second odd number of bits, and the number obtained by subtracting the number of even bits belonging to the eighth group from the number of even bits belonging to the seventh group is calculated as the third odd number of bits. The sum of the first odd number of bits, the number of the second odd number of bits multiplied by a first coefficient, and the number of the third odd number of bits multiplied by a second coefficient is the odd number. Calculated as the bit judgment value,
The number of even bits belonging to the second group is calculated as the first even number of bits, and the number obtained by subtracting the number of even bits belonging to the sixth group from the number of even bits belonging to the fifth group is calculated as the second number. The number of odd bits belonging to the ninth group minus the number of odd bits belonging to the tenth group is calculated as the third even number of bits, and the first even number is calculated. The sum of the number of bits, the number obtained by multiplying the second even number of bits by the first coefficient, and the number obtained by multiplying the third number of even bits by the second coefficient is calculated as the judgment value of the even number bits. And
The value of odd bits belonging to the first group changes,
The value of the even bits belonging to the second group changes,
The value of the odd bits belonging to the third group changed last time and this time,
The value of the odd bits belonging to the fourth group has changed last time and this time has not changed,
The value of the even bits belonging to the fifth group has changed last time and this time,
The value of the even bits belonging to the sixth group has changed last time, and this time does not change,
The odd bits on both sides of the even bits belonging to the seventh group change in the same direction, and the value of the even bits belonging to the seventh group differs from the changed value of the odd bits on both sides of the even bits. ,
The odd bits on both sides of the even bits belonging to the eighth group are the same and do not change, and the values of the even bits belonging to the eighth group are equal to the values of the odd bits on both sides of the even bits,
The even bits adjacent to the odd bits belonging to the ninth group change in the same direction, and the value of the odd bits belonging to the ninth group differs from the changed value of the even bits adjacent to the odd bits. ,
The even bits on both sides of the odd bits belonging to the tenth group are the same and do not change, and the values of the odd bits belonging to the tenth group are equal to the values of the even bits on both sides of the odd bits. 5. The transmission device according to 5.

An encoding circuit that outputs a parallel code of M (M> N) bits in response to input of parallel data of N bits;
An output circuit for outputting the parallel code to the outside,
The encoding circuit outputs a parallel code such that a change pattern of each bit satisfies a predetermined condition with respect to a pattern of change of other bits with respect to the previously output parallel code,
The encoding circuit stores each of the N-bit parallel data in association with any of the M-bit parallel codes belonging to the first group ,
The values of the bits adjacent to the bits included in the M-bit parallel code belonging to the first group are different, or the values of the bits included in the M-bit parallel code belonging to the first group are: Is the same as the value of the adjacent bits,
A transmission apparatus that outputs a parallel code stored corresponding to the input parallel data in response to the input of the parallel data.