KR950011290B1 - Address generating circuit - Google Patents
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Abstract
Description
제 1 도는 CD-ROM 재생시스템의 블럭도.1 is a block diagram of a CD-ROM playback system.
제 2 도는 제 1 도에 도시된 버퍼 램으로 기입되는 데이타의 구성도.2 is a configuration diagram of data written to the buffer RAM shown in FIG.
제 3 도는 오류정정코드의 심볼과 램 어드레스와의 관계를 나타낸 도면.3 is a diagram showing a relation between a symbol of an error correction code and a RAM address.
제 4 도 내지 제 6 도는 오류정정코드를 구성하는 심볼위치들을 나타낸 도면.4 to 6 show symbol positions constituting an error correction code.
제 7 도는 어드레스 발생회로의 블럭도.7 is a block diagram of an address generating circuit.
제 8 도는 심볼위치 발생수단의 블럭도.8 is a block diagram of symbol position generating means.
제 9 도는 부호어 카운터의 일실시예에 따른 회로도.9 is a circuit diagram according to an embodiment of a codeword counter.
제 10 도는 43단계-카운터의 일실시예에 따른 회로도.10 is a circuit diagram according to one embodiment of a step-counter.
제 11 도는 44단계-카운터의 일실시예에 따른 회로도.11 is a circuit diagram according to one embodiment of a 44-counter.
제 12 도는 검출수단의 일실시예에 따른 회로도.12 is a circuit diagram according to an embodiment of the detecting means.
제 13 도는 모듈로 보정수단의 블럭도.13 is a block diagram of a modulo correction means.
제 14 도는 비교수단의 일실시예에 따른 회로도.14 is a circuit diagram according to an embodiment of the comparison means.
제 15 도는 감산수단의 일실시예에 따른 회로도.15 is a circuit diagram according to an embodiment of a subtraction means.
제 16 도는 복호어드레스 변환수단의 블럭도.16 is a block diagram of decoding address conversion means.
제 17 도는 각부 파형도.17 is a waveform diagram of each part.
본 발명은 어드레스 발생회로에 관한 것으로 특히 오류정정디코딩시 각 심볼들에 대한 어드레스를 발생하기 위한 어드레스 발생회로에 관한 것이다.The present invention relates to an address generating circuit, and more particularly, to an address generating circuit for generating an address for each symbol during error correction decoding.
CD-ROM에 기록된 데이타의 오류정정을 하기 위해서는 버퍼 램(Buffer RAM)에 기록된 한 블럭이상의 데이타에 대한 버퍼링이 필요하고 버퍼링된 데이타를 복호하기 위하여 소정규칙에 따른 어드레스 발생이 요구된다.In order to correct an error of data recorded on a CD-ROM, buffering of one or more blocks of data recorded in a buffer RAM is required, and address generation according to a predetermined rule is required to decode the buffered data.
이와 같은 기능을 달성하기 위한 종래기술로는 마이콤을 이용하여 소프트웨어적으로 어드레스를 발생시키는 방법과 USP(United States Patent ; 미국공보) 4,715,036에 따른 대용량의 ROM을 이용한 테이블 룩업(Table Look-Up) 시스템과 USP 4,901,318에 따른 SANYO사의 특허 등이 있다. 여기서 마이콤을 이용한 소프트웨어 방식은 이론적으로는 가능하나 오류정정을 위한 복호는 매우 빠른 속도로 이루어져야 하기 때문에 실질적으로 불가능하며, 테이블 룩업(Table Look-Up) 시스템은 대용량의 ROM을 필요로 하여 그 장치가 너무 방대하게 되는 문제점을 갖는다. 또한 SANYO사의 특허는 어드레스 발생회로를 소형화 및 집적화하기 위하여 간단한 하드웨어로 구현하였으나 회로가 갖는 귀환루프(Feedback Loop) 특성 즉 다음 어드레스를 계산하기 위하여는 반드시 이전의 어드레스가 계산되어 있어야 하는 점으로 인하여 고속동작을 요구하는 시스템에 따른 적용이 곤란하게 되는 문제점이 있게 된다.Conventional techniques for achieving such functions include a method of generating an address in software using a microcomputer and a table look-up system using a large ROM according to USP 4,715,036. And SANYO patents according to USP 4,901,318. Here, the software method using the microcomputer is theoretically possible, but it is practically impossible because the decoding for error correction must be performed at a very high speed, and the table look-up system requires a large amount of ROM, There is a problem that is too large. In addition, SANYO's patent is implemented with simple hardware for miniaturizing and integrating the address generation circuit. However, due to the feedback loop characteristic of the circuit, that is, the previous address must be calculated in order to calculate the next address. There is a problem that the application according to the system requiring the operation becomes difficult.
따라서 본 발명의 목적은 상기와 같은 귀환루프의 사용없이 고속화에 대한 요구를 수용할 수 있는 어드레스 발생회로를 제공하는 것에 있다.It is therefore an object of the present invention to provide an address generator circuit that can accommodate a demand for speedup without using such a feedback loop.
상기 목적을 달성하기 위하여 본 발명인 어드레스 발생회로는 P/Q 부가형 리드솔로몬 코드로 부호화된 심볼데이타를 복호하기 위하여, 심볼위치를 발생하는 심볼위치발생수단과 그 심볼위치를 램어드레스로 변환하는 복호어드레스 변환수단을 구비하는 어드레스 발생회로에 있어서, 상기 심블위치를 발생하는 수단은, P/Q 복호시 부호어를 카운트하기 위한 제 1 카운팅수단과 ; P복호시에는 상기 제 1 카운팅수단에 의해 결정되는 P부호어의 상대심볼위치를 출력하고, Q복호시에는 Q부호어의 기본심볼위치를 출력하는 제 2 카운팅 수단과 ; Q복호시 Q부호어의 상대심볼위치를 출력하는 제 3 카운팅수단과 ; P복호를 수행하는 경우와 Q복호중 패리티심볼에 대한 심볼위치를 발생하려는 경우에는 상기 제 1 카운팅수단의 신호를 선택하고, 그렇지 않은 경우에는 제 3 카운팅수단의 출력을 선택하는 제 1 선택수단과 ; Q복호중 패리티심볼에 대한 심볼위치를 발생하려는 경우에 각 패리티심볼에 대한 소정의 상대심볼위치들을 선택하고, 그렇지 않은 경우에는 상기 제 2 카운팅수단의 출력을 선택하는 제 2 선택수단과 ; 상기 제 1 선택수단과 제 2 선택수단의 출력을 가산하는 제 1 가산수단과 ; Q부호의 정보심볼들에 대한 심볼위치를 발생하려는 경우에 상기 제 1 가산수단의 출력을 Q부호어중 정보심볼의 최대심볼위치에 대한 모듈로 계산을 수행하는 모듈로 보정수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the address generating circuit of the present invention is a symbol position generating means for generating a symbol position and a decoding address for converting the symbol position into a RAM address, in order to decode symbol data encoded with a P / Q additional Reed Solomon code. An address generating circuit having a converting means, the means for generating a thimble position comprising: first counting means for counting a codeword during P / Q decoding; Second counting means for outputting the relative symbol position of the P codeword determined by the first counting means at P decoding, and outputting the basic symbol position of the Q codeword at Q decoding; Third counting means for outputting a relative symbol position of a Q coder during Q decoding; A first selecting means for selecting a signal of the first counting means for performing P decoding and for generating a symbol position for the parity symbol during Q decoding; otherwise, selecting the signal of the first counting means; ; Second selecting means for selecting predetermined relative symbol positions for each parity symbol when generating symbol positions for parity symbols during Q decoding, and otherwise selecting an output of the second counting means; First adding means for adding outputs of said first selecting means and second selecting means; And a modulo correction means for modulating the output of the first adding means to modulate the maximum symbol position of the information symbol among the Q codewords when generating symbol positions for the information symbols of the Q code. It is done.
이어서 본 발명인 어드레스 발생회로에 관하여 첨부한 도면들을 이용하여 좀 더 상세히 설명하기로 한다.Next, the present invention will be described in more detail with reference to the accompanying drawings.
오류정정코드중 한 예인 CD-ROM에 사용된 P/Q 부가형 리드솔로몬 코드에 대한 어드레스 발생회로를 설명하기로 한다.An address generation circuit for the P / Q additional Reed-Solomon code used in the CD-ROM as an example of the error correction code will be described.
먼저, 제 1 도는 CD-ROM 재생시스템의 블럭도로서, 디스크(101)와 CDP신호처리부(102)와 CD-ROM 디지탈 신호처리부(103) 및 호스트컴퓨터(104)로 구성되며, 상기 CD-ROM 디지탈 신호처리부(103)는 동기신호검출/디스크램블 회로(105)와 디코딩회로(106)와 호스트로의 데이타전송부(107)와 버퍼 램(Buffer RAM ; 108) 및 어드레스 발생회로(109)를 포함하여 구성된다.First, FIG. 1 is a block diagram of a CD-ROM reproducing system, which comprises a disc 101, a CDP signal processing unit 102, a CD-ROM digital signal processing unit 103, and a host computer 104. The digital signal processing unit 103 uses a synchronization signal detection / descramble circuit 105, a decoding circuit 106, a data transfer unit 107, a buffer RAM 108, and an address generation circuit 109 to the host. It is configured to include.
제 1 도는 컴퓨터 저장매체로서 CD-ROM이 사용되는 시스템을 나타낸 것으로 상기 CDP신호처리부(102)는 일반적인 컴팩트 디스크 플레이어의 신호처리부가 수행하는 기능을 수행한다. 이에 대한 좀 더 구체적인 내용은 USP 4,901,318을 참조하기 바란다. CD-ROM 디지탈 신호처리부는 특별시 CD-ROM 데이타 규격에 따른 신호처리 즉 P/Q 부가형 리드솔로몬 코드에 대한 오류정정을 수행하게 된다. 여기서 CDP 신호처리부(102)에서 처리완료된 데이타는 상기 동기신호검출/디스크램블 회로(105)를 거쳐 버퍼 램(Buffer RAM ; 108)에 순차적으로 기입되며 디코딩회로(106)에서 디코딩을 위해서는 해당되는 심볼이 저장되어 있는 버퍼 램(Buffer RAM ; 108)의 어드레스를 발생하여야 한다. 이와 같은 기능을 수행하는 블럭이 어드레스 발생회로(109)이며 디코딩이 완료된 데이타는 호스트로의 데이타전송부(107)를 통하여 호스트컴퓨터로 전송된다.1 shows a system in which a CD-ROM is used as a computer storage medium. The CDP signal processing unit 102 performs a function performed by a signal processing unit of a general compact disc player. See USP 4,901,318 for more details on this. The CD-ROM digital signal processing unit performs signal processing according to the municipal CD-ROM data standard, that is, error correction for the P / Q additional Reed Solomon code. Here, the data processed by the CDP signal processor 102 are sequentially written to the buffer RAM 108 through the synchronization signal detection / descramble circuit 105, and corresponding symbols are decoded by the decoding circuit 106 for decoding. The address of the stored buffer RAM 108 must be generated. The block which performs such a function is the address generating circuit 109 and the decoded data is transmitted to the host computer through the data transmission unit 107 to the host.
제 2 도는 제 1 도에 도시된 버퍼 램(Buffer RAM ; 108)으로 기입되는 데이타의 구성을 나타내는 것으로 상술한 바와 같이 버퍼 램(Buffer RAM ; 108)이 적어도 한 블럭(Block)이상의 데이타를 저장할 수 있어야 한다. CD-ROM의 경우의 블럭을 제 2 도에 나타내고 있다.FIG. 2 is a diagram showing the configuration of data written to the buffer RAM 108 shown in FIG. 1. As described above, the buffer RAM 108 may store at least one block of data. Should be The block in the case of a CD-ROM is shown in FIG.
제 2 도에 있어서, 임의의 블럭에서의 데이타구성을 설명하면 먼저, 블럭동기신호 12바이트와 정보데이타 2064바이트와 P코드에 따른 P패리티 172바이트와 Q코드에 따른 Q 패리티 104바이트로 구성된다. 여기서 블럭동기신호는 블럭을 구분짓는 역할을 수행한다.In Fig. 2, the data structure of an arbitrary block will be explained. First, the block synchronization signal is composed of 12 bytes, 2064 bytes of information data, 172 bytes of P parity according to P code, and 104 bytes of Q parity according to Q code. Here, the block synchronization signal plays a role of distinguishing blocks.
제 3 도는 오류정정코드의 심볼과 램 어드레스와의 관계를 나타낸 도면으로서 상기 CDP 신호처리부(102)로부터 동기신호검출/디스크램블 회로(105)를 통하여 인가되는 신호는 순차적으로 상기 버퍼 램(Buffer RAM ; 108)에 기입되는데 여기서 부호어를 구성하는 기본 단위인 심볼은 1바이트로 구성되며 1블럭 데이타 2352바이트중 블럭동기신호 12바이트를 제외한 2340바이트가 한 블럭의 디코딩을 위한 데이타를 구성한다. 이때 상기 데이타는 8비트 즉 1바이트씩 LSB(Least Significant Bits)와 MSB(Most Significant Bits)으로 나뉘어져 플래인(plane) 2개를 구성하고 각 플래인별로 복호를 수행하게 된다. 따라서 심볼위치를 구한 후 이를 상기 버퍼 램(Buffer RAM ; 108)의 어드레스로 변환하여 주어야 된다. 또한 제 2 도에 도시된 P패리티 및 Q패리티는 각각 86심볼과 52심볼이 되면 정보심볼은 1032심볼이 된다.3 is a diagram illustrating a relationship between a symbol of an error correction code and a RAM address, wherein a signal applied from the CDP signal processing unit 102 through the synchronous signal detection / descramble circuit 105 is sequentially stored in the buffer RAM. The symbol, which is a basic unit constituting the codeword, is composed of 1 byte. Of the 2352 bytes of 1 block data, 2340 bytes excluding 12 bytes of the block synchronization signal constitute data for decoding of one block. In this case, the data is divided into LSB (Least Significant Bits) and MSB (Most Significant Bits) by 8 bits, that is, 1 byte, so that two planes are formed and decoding is performed for each plane. Therefore, after obtaining the symbol position, it should be converted into the address of the buffer RAM 108. In addition, when the P parity and the Q parity shown in FIG. 2 become 86 symbols and 52 symbols, respectively, the information symbol becomes 1032 symbols.
제 4 도 내지 제 6 도는 오류정정코드를 구성하는 심볼위치들을 나타낸 도면이다.4 to 6 are diagrams showing symbol positions constituting an error correction code.
제 4 도는 P/Q 부가형 리드솔로몬 코드에 따른 심볼들의 구성을 나타내는 것이다. 제 4 도를 이용하여 부호화과정을 설명하면, 부호화하고자 하는 데이타는 먼저 0000-1031의 심볼위치에 따라 일정 메모리공간에 기입된다. 그리고 나서 도면에 나타난 바와 같이 가로방향으로 43개 심볼마다 하나씩 세로방향으로 24개의 심볼을 선택하여 (26, 24)RS 코드에 따른 부호화를 수행하고 그에 따라 발생되는 2×43개의 P패리티심볼을 심볼위치(1032, 1075)-(1074, 1117)에 기록한다. P코드에 따른 부호화가 완료되면 그 결과를 정보심볼로 하여 Q코드에 따른 부호화를 진행한다. Q부호화시에는 세로방향으로 26개의 심볼마다 하나씩 대각선방향으로 43개의 심볼을 선택하여 (45, 43)RS코드에 따른 부호화를 수행하고 그에 따라 발생되는 2×26개의 Q패리티심볼을 심볼위치(1118, 1144)-(1143, 1169)에 기록한다.4 shows the configuration of symbols according to the P / Q additional Reed Solomon code. Referring to FIG. 4, the encoding process will be described. First, data to be encoded is written in a predetermined memory space according to a symbol position of 0000-1031. Then, as shown in the figure, 24 symbols are selected in the vertical direction, one for every 43 symbols in the horizontal direction, to perform encoding according to the (26, 24) RS code, and 2 × 43 P parity symbols generated according to the symbol Write at positions 1032, 1075-1074, 1117. When encoding according to the P code is completed, encoding according to the Q code is performed using the result as an information symbol. During Q encoding, 43 symbols are selected in diagonal direction, one for every 26 symbols in the vertical direction, to perform coding according to the (45, 43) RS code, and 2 × 26 Q parity symbols generated according to the symbol position (1118). , 1144)-(1143, 1169).
제 5 도는 P부호어를 구성하는 심볼들의 심볼위치를 나타낸 것이고 제 6 도는 Q부호어를 구성하는 심볼들의 심볼위치를 나타낸 것으로 Np및 Nq는 P부호어 및 Q부호어 인덱스이고 Mp및 Mq는 한 부호어에서 심볼인덱스를 나타낸다. 즉 P부호어에서 3번째 부호어(Np=2) 4번째 심볼(Mp=3)의 심볼위치는 0131이 되며, Q부호어에서 24번째 부호어(Nq=23) 44번째(Mq=43)심볼의 심볼위치는 1141이 된다.5 shows symbol positions of symbols constituting the P codeword, and FIG. 6 shows symbol positions of symbols constituting the Q codeword N p and N q are P codewords and Q code indexes, and M p and M q represents a symbol index in one codeword. That is, the symbol position of the 3rd codeword (N p = 2) and the 4th symbol (Mp = 3) in the P codeword is 0131, and the 44th ( Mq = 23) 44th code in the Q codeword (M q = 43) The symbol position of the symbol is 1141.
여기서 상기와 같은 특성을 갖는 부호어를 복호하기 위한 심볼위치 관계식 및 어드레스 변환식을 다음에 나타내었다.Here, symbol positional relational expressions and address translational expressions for decoding codewords having the above characteristics are shown below.
* Q복호시 ;Q decoding;
Nq=0, 1, 2, …25N q = 0, 1, 2,... 25
Nq=0, 1, 2, …44N q = 0, 1, 2,... 44
심볼위치(SL)=(43×Nq+44×Mq)mod 1118 ; Mq=0, 1, 2, …, 42 …… (1)Symbol position SL = (43 × N q + 44 × M q ) mod 1118; Mq = 0, 1, 2,... , 42... … (One)
=1118+Nq; Mq=43 …………………………………………… (2)= 1118 + N q ; M q = 43... … … … … … … … … … … … … … … … … (2)
=1144+Nq; Mq=44 …………………………………………… (3)= 1144 + N q ; M q = 44... … … … … … … … … … … … … … … … … (3)
* P복호시 ;* P decoding;
Np=0, 1, 2, …42N p = 0, 1, 2,... 42
Mp=0, 1, 2, …25M p = 0, 1, 2,... 25
심볼위치(SL)=Np+43×Mp……………………………………………… (4)Symbol position SL = N p +43 x M p ... … … … … … … … … … … … … … … … … … (4)
* 어드레스 변환식 ;Address conversion formula;
어드레스(RA)=………………… (5)Address (RA) = … … … … … … … (5)
즉 Q복호시에는 정보심볼에 대한 심볼위치를 발생하려는 경우와 Q패리티심볼에 대한 심볼위치를 발생하는 경우의 심볼위치를 발생하는 방법에 차이가 있으므로 이를 보정하려 주어야만 한다. 또한 Q복호시 정보심볼에 대한 심볼위치를 발생하는 경우에는 정보심볼이 가질 수 있는 최대심볼 위치인 1118에 대한 모듈로 연산을 수행하여야 함을 알 수 있다.That is, in Q decoding, there is a difference between a method of generating a symbol position for an information symbol and a method for generating a symbol position for a Q parity symbol. In addition, when generating a symbol position for an information symbol during Q decoding, it can be seen that a modulo operation on 1118, which is the maximum symbol position that an information symbol can have, should be performed.
상기와 같이 얻어지는 심볼위치에 대응되는 버퍼 램(Buffer RAM ; 108)의 어드레스는 2개가 되며, 그 각각은 MSB플랜과 LSB플랜에 해당되는 어드레스가 된다. 이때 램상의 실제 어드레스번지로 이를 변환시키기 위해서 BHP(데이타가 저장되어 있는 첫번째 메모리공간을 나타내는 포인터를 말한다)를 가산하여 준다.The address of the buffer RAM 108 corresponding to the symbol position obtained as described above is two, and each of them becomes an address corresponding to the MSB plan and the LSB plan. At this time, BHP (pointer indicating the first memory space where data is stored) is added to convert the address to the actual address on RAM.
제 7 도는 어드레스 발생회로의 블럭도로서 어드레스 발생회로는 심볼위치 발생수단(701)과 복호어드레스 변환수단(702)를 포함하여 구성된다. 심볼위치 발생수단(701)은 심볼클럭 및 P부호어를 구성하는 심볼클럭수 만큼 분주된 클럭인 CP-CK 및 Q부호어를 구성하는 심볼클럭수 만큼 분주된 클럭인 CQ-CK를 입력하여 상기 식(1), (2), (3), (4)에 따라 심볼위치를 발생하는 역할을 수행하며, 복호어드레스 변환수단(702)는 상기 식(5)에 따라 심볼위치를 버퍼 램(Buffer RAM ; 108)의 어드레스로 변환하는 역할을 수행한다. 여기서 설명의 편이를 위하여 용어를 다음과 같은 의미로 사용한다. 하나의 부호어가 복수의 심볼로 구성될 때 그 첫번째 심볼에 해당하는 심볼위치을 부호어의 기본심볼위치라 하고 부호어의 두번째 이상의 심볼에 해당하는 심볼위치에서 기본심볼위치를 감산한 것을 상대심볼위치라 하기로 한다.7 is a block diagram of an address generating circuit, which comprises a symbol position generating means 701 and a decoding address converting means 702. As shown in FIG. The symbol position generating means 701 inputs the CP-CK which is the clock divided by the number of symbol clocks constituting the symbol clock and the P code and the CQ-CK which is the clock divided by the number of symbol clocks constituting the Q code. A symbol position is generated according to equations (1), (2), (3), and (4), and the decoding address converting means 702 stores the symbol position according to equation (5). RAM 108 to the address of the address. For convenience of explanation, the terms are used as follows. When one codeword consists of a plurality of symbols, the symbol position corresponding to the first symbol is called the basic symbol position of the codeword, and the relative symbol position is subtracted from the symbol position corresponding to the second or more symbols of the codeword. Let's do it.
제 8 도는 심볼위치 발생수단의 블럭도로서, 제1-클럭선택기(801) 및 부호어 카운터(802)로 구성되는 제 1 카운팅수단(814)와, 제 2-클럭선택기(806)와 43단계-카운터(807)로 구성되는 제 2 카운팅수단(815)와, 44단계-카운터(804)인 제 3 카운팅수단과, 검출기(805)과, 선택신호들을 발생하기 위한 OR-게이트(808, 809)들과, 가산수단(811)와, 제 1 선택수단(803)과 제 2 선택수단(810) 및 모듈로 보정수단(812) 등으로 구성된다.8 is a block diagram of a symbol position generating means, comprising: a first counting means 814, a second clock selector 806, comprising a first clock selector 801 and a codeword counter 802; A second counting means 815 consisting of a counter 807, a third counting means which is a 44-counter 804, a detector 805, and OR-gates 808 and 809 for generating selection signals. ), An adding means 811, a first selecting means 803, a second selecting means 810, a modulo correction means 812, and the like.
제 8 도에 있어서, 제 1 카운팅수단(814)는 P/Q 복호시 부호어를 카운트하는 것으로 이를 구성하는 제1-클럭선택기(801)은 P부호어 및 Q부호어 단위를 나타내는 제 1 부호어클럭(CP-CK) 및 제 2 부호어클럭(CQ-CK) 신호를 입력하여 P복호시에는 CP-CK를 선택하고 Q복호시에는 CQ-CK를 선택하여 출력하며, 부호어 카운터(802)는 상기 제1-클럭선택기(801)의 출력신호를 1단계씩 상승계수하여 부호어 인덱스를 출력하는 역할을 한다. 여기서 부호어 카운터(802)의 출력은 Q복호시 패리티심볼에 대한 심볼위치를 발생하는 경우에 부호어 인덱스로 사용되고 P복호시에는 P부호어의 기본 심볼위치가 된다.In FIG. 8, the first counting means 814 counts codewords when decoding P / Q. The first-clock selector 801 constituting the first coder 814 has a first code indicating a P codeword and a Q codeword unit. Inputs the clock (CP-CK) and the second coder clock (CQ-CK) signals to select CP-CK for P decoding and CQ-CK for Q decoding, and outputs a codeword counter (802). ) Increases the output signal of the first-clock selector 801 by one step to output a codeword index. The output of the codeword counter 802 is used as a codeword index when generating a symbol position for a parity symbol during Q decoding, and is used as a basic symbol position for a P codeword when decoding.
제 2 카운팅수단(815)는 P복호시에는 상기 제 1 카운팅수단(814)에 의해 결정되는 P부호어의 상대심볼위치를 출력하고, Q복호시에는 Q부호어의 기본심볼위치를 출력하는 역할을 한다. 제 2 카운팅수단(815)을 구성하는 제 2-클럭선택기는 P부호의 심볼을 나타내는 P심볼클럭(SP-CK)과 제 2 부호어클럭(CQ-CK)중 그 하나를 선택하는 것으로서 Q복호시에는 제 2 부호어클럭(CQ-CK)을 선택하고 P복호시에는 P심볼클럭(SP-CK)을 선택하여 43단계-카운터(807)로 인가한다. 43단계-카운터(807)는 그 출력이 0, 43, 86, 129, 172, 215, 258, …, 1075, 0, 43, … 등으로 순환하여 이루어지는 것으로 상기 제 2-클럭선택기로부터 펄스가 인가될 때마다 43씩 상승계수(Up-counting)한다. 이는 Q복호시에는 Q부호어의 기본심볼위치를 출력하게 되는 것이며, P복호시에는 P부호어의 상대심볼위치를 출력하는 것이 된다. 제 3 카운팅수단인 44단계-카운터(804)는 Q복호시에만 동작하는 것으로 Q심볼클럭(SQ-CK)의 펄스가 인가될 때마다 44씩 상승계수(Up-counting)하며 동시에 1118모듈로 연산을 수행한다. 여기서 1118은 Q부호중 정보심볼수를 나타내는 것으로, P부호는 정보심볼(1032심볼)+P패리티심볼(86심볼)로 구성되며, Q부호는 정보심볼(1118심볼)+Q패리티심볼(52심볼)로 구성된다. 즉 P부호는 Q부호에서는 정보심볼로 취급되는 것이다. 따라서 상기 44단계-카운터(804)는 P부호를 구성하는 심볼수 이상이 되면 나머지를 구하는 함수인 모듈로 연산이 수행하게 되는 것으로 그 출력형태는 0, 44, 88, …, 1100, 26, 70, 114, …, 730, 774, 818, 0, 44, …과 같이 순환하게 된다.The second counting means 815 outputs the relative symbol position of the P codeword determined by the first counting means 814 when P decoding, and outputs the basic symbol position of the Q codeword when Q decoding. Do it. The second clock selector constituting the second counting means 815 selects one of a P symbol clock (SP-CK) and a second code clock (CQ-CK) representing a symbol of the P code, and performs Q decoding. When the second coder clock (CQ-CK) is selected, the P-signal clock (SP-CK) is selected and applied to the 43-counter (807). The 43-counter 807 outputs 0, 43, 86, 129, 172, 215, 258,... , 1075, 0, 43,... And the like, and up-counting by 43 whenever a pulse is applied from the second clock selector. In Q decoding, the basic symbol position of the Q codeword is output. In P decoding, the relative symbol position of the P codeword is output. The third counting means, the 44-step counter 804 operates only during Q decoding. When the pulse of the Q symbol clock (SQ-CK) is applied, up-counting is performed by 44 and simultaneously calculated by 1118 module. Do this. Here, 1118 indicates the number of information symbols in the Q code, P symbol is composed of information symbol (1032 symbols) + P parity symbol (86 symbols), Q symbol is information symbol (1118 symbols) + Q parity symbol (52 symbols It consists of That is, the P code is treated as an information symbol in the Q code. Therefore, the step-counter 804 performs a modulo operation, which is a function for calculating the remainder when the number of symbols constituting the P code is greater than or equal to 0, 44, 88,... , 1100, 26, 70, 114,... , 730, 774, 818, 0, 44,... It will cycle as
검출기(805)는 상기 44단계-카운터(804)의 출력이 Q부호의 Q패리티심볼에 해당되는 출력형태 즉 774와 818이 될 때 이를 검출하는 역할을 한다. OR-게이트(808)는 P복호시와 Q복호중 Q패리티심볼에 해당하는 경우와 그렇지 않은 경우를 구분짓는 선택제어신호를 생성하여 이를 제 1 선택수단(803)으로 출력한다. 즉 상기 검출기(805)의 출력과 P복호시 인에이블되는 PE신호를 입력하여 논리합하여 이를 제 1 선택수단(803)에 선택제어신호로서 인가하게 된다. 이러한 선택제어신호가 인가되는 제 1 선택수단(803)은 I0단자로는 상기 부호어 카운터(802)의 출력을 입력하고 I1단자로는 상기 44단계-카운터(804)의 출력을 입력하여 선택제어신호가 "1"인 경우에는 I0단자의 신호를 선택하고 "0"인 경우에는 I1단자의 신호를 선택함으로써, P복호시에는 기본심볼위치를 출력하고, Q복호중 정보심볼인 경우에는 상대심볼위치를 출력하며, Q패리티심볼인 경우에는 부호어 인덱스를 출력하는 기능을 수행한다.The detector 805 detects when the output of the 44-counter 804 becomes an output form corresponding to the Q parity symbol of the Q code, that is, 774 and 818. The OR-gate 808 generates a selection control signal for distinguishing between the case corresponding to the Q parity symbol during P decoding and the Q decoding, and outputs it to the first selecting means 803. That is, the output of the detector 805 and the PE signal that is enabled during P decoding are input and logically applied to the first selection means 803 as a selection control signal. The first selection means 803 to which the selection control signal is applied inputs the output of the codeword counter 802 to the I 0 terminal and the output of the step 44 counter 804 to the I 1 terminal. When the selection control signal is "1", the signal of I 0 terminal is selected. When the selection control signal is "0", the signal of I 1 terminal is selected. When P decoding, the basic symbol position is output. In this case, the relative symbol position is output. In the case of a Q parity symbol, a codeword index is output.
OR-게이트(809)는 상기 검출기(805)의 출력을 논리합하여 이를 제 2 선택수단(810)으로 출력하는 것으로, 제 2 선택수단(810)의 선택제어신호는 상기 OR-게이트(809)의 출력신호(S1)와 상기 검출기(805) 출력중 818인 경우를 검출하는 신호(S0)로 이루어지는 것으로 각 선택제어신호(S1, S0)에 따른 제 2 선택수단(810)의 출력을 다음 표-1에 나타내었다.The OR-gate 809 logically sums the output of the detector 805 and outputs the same to the second selecting means 810. The selection control signal of the second selecting means 810 is connected to the OR-gate 809. An output signal S 1 and a signal S 0 for detecting the case of 818 among the outputs of the detector 805, and output of the second selection means 810 according to each selection control signal S 1 , S 0 . Is shown in the following Table-1.
[표-1]Table-1
따라서 상기 제 2 선택수단(810)은 Q부호어의 Q패리티심볼이 아닌 경우에는 상기 43단계-카운터(807)의 출력을 선택하고 Q부호어의 Q패리티심볼중 그 첫번째에서는 I2단자로 인가되는 기본심볼위치인 1118값을 선택하고 그 두번째에서는 I3단자로 인가되는 기본심볼위치인 1144값을 선택하여 출력한다.Accordingly, the second selecting means 810 selects the output of the step 43 counter 807 when the Q parity symbol is not the Q parity and applies it to the I 2 terminal at the first of the Q parity symbols of the Q code. Select the 1118 value, which is the default symbol position, and in the second, select the 1144 value, which is the basic symbol position applied to the I 3 terminal, and output it.
가산기(811)는 제 1 선택수단(803) 및 제 2 선택수단(810)의 출력을 가산함으로써 심볼위치를 출력하는 기능을 수행하게 되는데 여기서 Q부호중 정보심볼인 경우에 한하여 모듈로 연산을 통한 보정이 필요하게 된다. 즉 Q부호의 정보심볼인 경우 그 기본심볼위치는 제 2 선택수단(810)으로부터 출력되고 상대심볼위치는 제 1 선택수단(803)으로부터 출력된다. 예를 들어 Q복호시 26번째 부호어(Nq=25) 20번째 심볼(Mq=19)인 경우를 설명하면, 상기 제 2 선택수단(810)으로부터 기본심볼위치인 1075가 출력되고 제 1 선택수단(803)으로 부터 상대심볼위치인 880이 출력되며 이를 가산하면 1955가 된다. 그러나 출력되어야 할 심볼위치는 1955 mod 1118=827이 되어야 하므로 이를 보정하여 주어야 한다. 모듈로 보정수단(812)은 이와 같은 기능을 수행하게 된다.The adder 811 performs a function of outputting a symbol position by adding outputs of the first selecting means 803 and the second selecting means 810, where modulo operation is performed only in the case of an information symbol in a Q code. Correction is necessary. That is, in the case of the information symbol of the Q code, the basic symbol position is output from the second selecting means 810 and the relative symbol position is output from the first selecting means 803. For example, in the case of Q decoding, a case of the 26th codeword (N q = 25) and the 20th symbol (M q = 19) will be described. The relative symbol position 880 is outputted from the selection means 803, which is 1955. However, the symbol position to be output should be 1955 mod 1118 = 827, so correct it. The modulo correction means 812 performs this function.
제 9 도는 부호어 카운터(802)의 일실시예에 따른 회로도로서 6개의 D-플립플롭으로 구성된다. 이는 1씩 증가하는 업-카운터로서 그 클럭단자로는 상기 제1-클럭선택기(801)의 출력이 인가되고 6개의 D-플립플롭의 각 리셋트단자로는 P복호 및 Q복호가 개시되는 싯점에서 디스에이블되는 신호(RB)가 인가되도록 한다. 여기서는 리셋트단자로 인가되는 신호가 "로우" 인에이블인 경우로서 P복호 및 Q복호가 개시되면 RB신호는 "하이"레벨을 유지하게 된다.9 is a circuit diagram according to an embodiment of the codeword counter 802, which is composed of six D-flip flops. This is an up-counter that is incremented by one, and the clock terminal is supplied with the output of the first-clock selector 801 and the reset terminal of each of the six D-flop flops is started with P decoding and Q decoding. Allow the signal RB to be disabled at. In this case, when the signal applied to the reset terminal is " low " enable and the P decoding and the Q decoding are started, the RB signal maintains the " high " level.
제10도는 43단계-카운터(807)의 일실시예에 따른 회로도로서 11개의 D-플립플롭과 5개의 선택기(MUX) 및 복수의 논리게이트로 구성한 것으로 D-플립플롭의 리셋트단자는 "로우" 인에이블이며 선택기는 SA, SB로 인가되는 신호가 "하이"인 경우에 각각 입력단자 A, B로 인가되는 신호를 선택하게 된다. 또한 각 D-플립플롭의 클럭단자에는 제 2-클럭선택기의 출력을 인가하며, 리셋트단자에는 상기 제 9 도의 제 1 카운팅수단(814)의 리셋트단자에 인가한 것과 같은 P복호 및 Q복호의 개시싯점에서 디스에이블되는 신호(RB)를 인가한다. 이와 같이 구성되는 43단계-카운터(807)는 클럭단자로 펄스가 인가될 때마다 43씩 증가된다.FIG. 10 is a circuit diagram according to an embodiment of the step-counter 807, which includes 11 D-flip flops, 5 selectors (MUXs), and a plurality of logic gates. Is enabled and the selector selects the signals applied to the input terminals A and B when the signals applied to S A and S B are "high", respectively. In addition, the output of the second clock selector is applied to the clock terminal of each D-flop flop, and the P decoding and Q decoding same as those applied to the reset terminal of the first counting means 814 of FIG. Apply a signal RB that is disabled at the start of. The step 43 counter 807 configured as described above is incremented by 43 each time a pulse is applied to the clock terminal.
제 11 도는 제 3 카운팅수단인 44단계-카운터(804)의 일실시예에 따른 회로도로서 11개의 D-플립플롭과 5개의 선택기(MUX)와 복수의 논리게이트 조합으로 구성된 것으로 상기 43단계-카운터(807)에서와 같이 각 D-플립플롭의 리셋트단자는 "로우"일 때 인에이블된다. 즉 "하이"일 때 그 동작이 수행되는 것으로 상기 부호어 카운터(802)나 43단계-카운터(RB)에 인가하는 RB신호를 리셋트단자에 인가하도록 한다. 또한 각 클럭단자로는 Q부호의 심볼마다 펄스가 발생하는 Q심볼클럭(SQ-CK)을 인가하여 출력이 심볼마다 44단계씩 증가하며 동시에 1118모듈로 연산되도록 한다.FIG. 11 is a circuit diagram according to an embodiment of the 44-step counter 804 which is the third counting means. The 43-step counter includes 11 D-flip flops, 5 selectors (MUX), and a plurality of logic gate combinations. As in 807, the reset terminal of each D flip-flop is enabled when " low ". That is, when the operation is "high", the operation is performed so that the RB signal applied to the codeword counter 802 or the step 43 counter RB is applied to the reset terminal. In addition, a Q symbol clock (SQ-CK) in which pulses are generated for each symbol of the Q code is applied to each clock terminal so that the output increases by 44 steps for each symbol and is simultaneously calculated by the 1118 module.
제 12 도는 검출기(805)의 회로도로서 복수의 논리게이트의 조합으로 구성되면 D1은 44단계-카운터(804)의 출력이 774인 경우에 "하이"레벨이 되고 D2는 44단계-카운터(804)의 출력이 818인 경우에 "하이"레벨이 된다.FIG. 12 is a circuit diagram of the detector 805, which is composed of a combination of a plurality of logic gates, and D1 becomes a "high" level when the output of the 44-step counter 804 is 774, and D2 is a 44-step 804 counter. If the output of 818 is "high" level.
제 13 도는 모듈로 보정수단의 블럭도로서 감산수단과 비교기와 제 3 선택기를 포함하여 구성한다.FIG. 13 is a block diagram of a modulo correction means including a subtraction means, a comparator and a third selector.
제 13 도에 있어서, 감산수단은 상기 가산기(811)의 출력으로부터 P부호어가 갖는 최대심볼위치를 감산한다. 비교기는 상기 가산기(811)의 출력과 P부호어가 갖는 최대심볼위치을 비교한다. 즉 가산기(811)의 출력으로부터 1118을 감산하는 역할을 한다.In Fig. 13, the subtracting means subtracts the maximum symbol position of the P codeword from the output of the adder 811. Figs. The comparator compares the output of the adder 811 with the maximum symbol position of the P codeword. In other words, 1118 is subtracted from the output of the adder 811.
비교기(1304)와 OR-게이트(1305)와 인버터(1306)은 제 3 선택수단으로 인가하기 위한 선택제어신호를 발생하기 위한 수단(1303)이 된다. 비교기는 상기 가산기(811)로부터 Q복호중 정보심볼이 갖는 최대심볼위치를 비교하며, OR-게이트(1305)는 상기 가산기(811)의 출력이 1118 미만이거나 또는 Q복호중 Q패리티심볼인 경우에 인에이블되는 신호를 출력하며 인버터(1306)는 OR-게이트(1305)의 출력을 반전한다. 여기서 비교기(1304)는 상기 가산기(811)의 출력이 1118이상이면 "로우"가 되고, 1118 미만이면 "하이"를 출력하도록 설계되었다.The comparator 1304, the OR-gate 1305 and the inverter 1306 become means 1303 for generating a selection control signal for application to the third selection means. The comparator compares the maximum symbol position of the information symbol during Q decoding from the adder 811, and the OR-gate 1305 is used when the output of the adder 811 is less than 1118 or Q parity symbol during Q decoding. Outputs the enabled signal and inverter 1306 inverts the output of OR-gate 1305. The comparator 1304 is designed to be " low " when the output of the adder 811 is 1118 or more, and " high "
제 3 선택수단(1301)은 P복호시에는 비교기(1304)의 출력이 항상 "하이"가 되므로 그 선택제어단자중 SA로 "하이"가 인가되고 그에 따라 가산기(811)의 출력이 선택되며, Q복호중 Q패리티심볼인 경우에도 OR-게이트(1305)의 출력이 "하이"가 되므로 가산기(811)의 출력이 선택된다. 한편, Q복호중 정보심볼인 경우에는 비교기의 출력에 따라 가산기(811)을 선택하거나 감산수단(1302)의 출력을 선택하게 된다. 즉 제3-선택수단(1301)은 Q복호중 정보심볼에 대한 심볼위치가 P부호어가 갖는 최대심볼위치보다 큰 경우에는 상기 감산수단의 출력을 선택하고 그렇지 않은 경우에는 상기 제 1 가산수단의 출력을 선택하게 된다.Since the output of the comparator 1304 is always " high " at the time of P decoding, the third selecting means 1301 is " high " applied to S A of the selection control terminals, and the output of the adder 811 is selected accordingly. In the case of Q parity symbols during Q decoding, the output of the OR-gate 1305 becomes "high", so that the output of the adder 811 is selected. On the other hand, in the case of the information symbol during Q decoding, the adder 811 is selected or the output of the subtracting means 1302 is selected according to the output of the comparator. That is, the third selecting means 1301 selects the output of the subtracting means when the symbol position for the information symbol during Q decoding is larger than the maximum symbol position of the P codeword, and otherwise outputs the first adding means. Will be selected.
제 14 도는 비교수단의 회로도로서 논리게이트의 조합으로 구성된 것으로 상기 가산기(811)의 출력중 LSB 1비트를 제외한 11비트의 입력과 1118=(10001011110)2와 비교하는 역할을 한다.FIG. 14 is a circuit diagram of the comparison unit, which is composed of a combination of logic gates, and compares an input of 11 bits excluding LSB 1 bit of the output of the adder 811 with 1118 = (10001011110) 2 .
제 15 도는 감산수단의 회로도로서 3개의 2 : 1 선택기를 포함하는 논리게이트의 조합으로 구성된 것으로 상기 가산기(811)의 출력중 MSB 1비트를 제외한 11비트의 입력에서 1118=(10001011110)2을 감산하는 역할을 한다. 여기서 1118=(10001011110)2은 한 블럭중 P부호를 구성하는 심볼의 수를 말한다.FIG. 15 is a circuit diagram of a subtracting means consisting of a combination of logic gates including three 2: 1 selectors, subtracting 1118 = (10001011110) 2 from an 11-bit input excluding the MSB 1 bit of the output of the adder 811. It plays a role. 1118 = (10001011110) 2 denotes the number of symbols constituting the P code in one block.
제 16 도는 복호어드레스 변환수단의 블럭도로서 쉬프팅부가수단(1601)과 가산기(1602)를 포함하여 구성된다.Fig. 16 is a block diagram of the decoding address converting means, which comprises a shifting adding means 1601 and an adder 1602.
제 16 도에 있어서 쉬프팅부가수단(1601)은 상기 제 3 선택수단(1301)으로부터 출력되는 11비트의 심볼위치를 입력하여 이를 1비트 상위로 쉬프트한 후 최하위 비트에는 각각 "0"과 "1"을 기입하여 하나의 심볼위치에 대하여 2개의 상대어드레스를 출력하게 된다. 가산기(1602)는 블럭중 디코딩할 데이타가 저장되어 있는 첫번째 램어드레스값인 BHP를 가산하는 것으로서 버퍼 램에서의 어드레스(RA)를 출력하게 된다. 즉 상기 쉬프팅부가수단(1601)의 출력에 BHP를 가산하는 기능을 수행한다.In FIG. 16, the shifting adding means 1601 inputs an 11-bit symbol position output from the third selecting means 1301, shifts it one bit higher, and then puts "0" and "1" in the least significant bit, respectively. Write two to output two relative addresses for one symbol position. The adder 1602 adds BHP, which is the first RAM address value in which data to be decoded in the block is stored, and outputs an address RA in the buffer RAM. That is, it performs a function of adding BHP to the output of the shifting adding means 1601.
제 17 도는 제 7 도에서의 입력과 출력신호, 그리고 심볼위치(SL)에 대한 파형도로서 Q복호시와 P복호시로 나뉘어 도시되고 있다. 각 신호들은 상술한 바와 같이 RB는 각 정정구간(P복호시 또는 Q복호시) 개시싯점에서 리셋트-인에이블 상태로부터 리셋트-디스에이블 상태로 변환된다. CP-CK 및 CQ-CK는 각각 P복호시와 Q복호시에 사용되는 부호어클럭이며, 각 복호구간중 정정구간은 하나의 부호어를 읽고 난 후 신드롬(syndrom)을 생성해서 오류데이타가 있는가 없는가를 판별해 그 정정을 수행하는 구간을 나타낸다. 이러한 정정구간이 끝난 후에야 비로소 다음의 부호어를 읽게 되고 상기와 같은 과정을 반복하게 된다.FIG. 17 is a waveform diagram of input and output signals and symbol positions SL shown in FIG. 7 divided into Q decoding and P decoding. As described above, the RBs are converted from the reset-enable state to the reset-disable state at the start of each correction section (at the time of P decoding or Q decoding). CP-CK and CQ-CK are codeword clocks used for P decoding and Q decoding, respectively. In each decoding section, the correction section reads one codeword and generates a syndrome to generate error data. The interval for determining whether there is no error and performing the correction is indicated. Only after the correction period is completed will the next codeword be read and the above process repeated.
상술한 바와 같이 본 발명은 대용량 ROM을 사용하지 않기 때문에 직접회로 구현시 면적의 효율성이 높고, 귀환루프가 배제된 하드웨어에 의해서만 동작하므로 속도가 매우 빠르며 동시에 배속재생모드 등에 적용이 용이하게 되는 잇점이 있게 된다.As described above, since the present invention does not use a large-capacity ROM, the area efficiency is high when the integrated circuit is implemented, and since the operation is performed only by the hardware excluding the feedback loop, the speed is very fast, and at the same time, it is easily applied to the double speed playback mode. Will be.
Claims (6)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920020852A KR950011290B1 (en) | 1992-11-07 | 1992-11-07 | Address generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019920020852A KR950011290B1 (en) | 1992-11-07 | 1992-11-07 | Address generating circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR940012131A KR940012131A (en) | 1994-06-22 |
KR950011290B1 true KR950011290B1 (en) | 1995-09-30 |
Family
ID=19342677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019920020852A KR950011290B1 (en) | 1992-11-07 | 1992-11-07 | Address generating circuit |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR950011290B1 (en) |
-
1992
- 1992-11-07 KR KR1019920020852A patent/KR950011290B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR940012131A (en) | 1994-06-22 |
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