JP4315418B2

JP4315418B2 - Image display device

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Publication number: JP4315418B2
Application number: JP2003076657A
Authority: JP
Inventors: 朝日大和; 俊洋柳
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-04-02
Filing date: 2003-03-19
Publication date: 2009-08-19
Anticipated expiration: 2023-03-19
Also published as: JP2004004630A

Description

【０００１】
【発明の属する技術分野】
本発明は、所定の電圧を生成して各部に供給する表示用電源装置を用いた液晶表示装置などの画像表示装置に関する。
【０００２】
【従来の技術】
従来、液晶表示装置には表示パネルが設けられ、表示パネル内には表示部が設けられており、表示部はマトリクス状に配置された複数の絵素部を有している。各絵素部には、ＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）が設けられており、それぞれの絵素部の絵素電極とコモン電極（対向電極）との間に、表示信号が印加されて画像表示が行われる。通常、ＴＦＴは、ソース電極、ドレイン電極およびゲート電極を有するＭＯＳＦＥＴによって形成されており、ＴＦＴのドレイン電極が絵素部の絵素電極に接続されている。また、ＴＦＴのソース電極は、表示信号が出力されるソースバスライン（ソースライン）に接続され、ＴＦＴのゲート電極は、ＴＦＴ駆動電圧が出力されるゲートバスライン（ゲートライン）に接続されている。
【０００３】
図８は、従来の液晶表示装置の要部構成を示すブロック図である。
【０００４】
図８に示すように、液晶表示装置１００は、表示コントローラとしてのディスプレイコントローラ１１０と、表示用電源装置としての電源回路１２０と、表示部１３０ａを持つ表示パネル１３０とを有している。
【０００５】
ディスプレイコントローラ１１０は、外部のシステムコントローラ２００から出力されるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号を受け取り、表示データ（表示信号）などの各種信号を表示パネル１３０に出力する。
【０００６】
電源回路１２０は、各出力端子より表示パネル１３０内の各絵素部のＴＦＴのソース電極（絵素電極）にはソース基準電圧を出力し、絵素部のコモン電極にはコモン基準電圧を出力し、ＴＦＴのゲート電極にはゲートＨｉｇｈ電圧（ゲートハイ電圧）およびゲートＬｏｗ電圧（ゲートロー電圧）を出力する。
【０００７】
表示パネル１３０は、複数のゲートラインＧＬを駆動するゲートドライバ１３０ｂと、複数のソースラインＳＬを駆動するソースドライバ１３０ｃと、これらのゲートラインＧＬおよびソースラインＳＬの交差部近傍位置にマトリクス状に配置された複数の絵素部がそれぞれ、ゲートラインＧＬおよびソースラインＳＬからＴＦＴ（薄膜トランジスタ）を介して接続された表示部１３０ａとを有し、ディスプレイコントローラ１１０から出力される表示データなどの各種信号、および、電源回路１２０から出力される前述の所定の出力電圧を受け取り、ゲートドライバ１３０ｂおよびソースドライバ１３０ｃにより表示部１３０ａにて画像表示が行われる。
【０００８】
図９は、図８の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【０００９】
各絵素部には、図９に示す絵素印加電圧、コモン電圧およびソース電圧が印加される。絵素印加電圧は、ソース電圧とコモン電圧との差によって合成される電圧であり、パルス状の交流電圧となる。表示パネル１３０のライン毎（Ｎライン目；Ｎは自然数）の各絵素部を選択するために、所定の時間間隔でゲート電圧が印加される。
【００１０】
また、表示パネル１３０に供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧は、駆動時において一定電圧である。
【００１１】
図８の液晶表示装置１００では、電源回路１２０におけるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ（ＯＦＦ）状態にされた後も、図９の矢印▲１▼に示すように、表示パネル１３０内の各絵素部を構成する絵素部電極（および共通電極）に電荷が保持されている場合が多く、この電荷を短時間には消去することができない。このため、電源オフ時に、液晶表示装置１００の表示部１３０ａに表示されていた画像に残像が残ってしまうおそれがある。
【００１２】
このような表示パネル１３０の表示部１３０ａの表示画面に生じる残像を図１０（ａ）および図１０（ｂ）を用いて説明する。図１０（ａ）は、電源回路１２０のソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ（ＯＦＦ）状態にされた直後の各電圧の立下りおよび立ち上がり状態のイメージ図、図１０（ｂ）は、その時の表示パネル１３０の表示部１３０ａに表示される画像の残像状態を示している。
【００１３】
図１０（ａ）に示すように、表示パネル１３０に供給されるソース／コモン基準電圧の立下りおよび立上りが緩やかに推移するため、絵素内の電荷が十分に抜けきらず、例えば、図１０（ｂ）に示すように残像が生じる。
【００１４】
また、液晶表示装置１００が携帯電話器などの携帯用機器の表示部に使用される場合には電池駆動であるため低消費電力化が要求される。このため、液晶表示装置１００は、低周波での駆動が必要となり、この場合、液晶表示装置１００の表示パネル１３０内の各絵素部の表示信号による画像表示ための電荷の保持力が高くなっているために、前述の画像残りの問題がさらに顕著なものになっている。
【００１５】
そこで、このような画像残りの問題を解決するために、例えば図１１に示すように、不要な電荷を放電する放電回路が提案されている。
【００１６】
図１１の放電回路では、電源回路１２０内の昇圧回路１４０で生成されたソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧が、各出力電圧として電源回路１２０から表示パネル１３０に出力されるが、その出力端子と表示パネル１３０の入力端子間に接続された出力配線に、ＧＮＤ（アース）との間に放電抵抗ＲおよびコンデンサＣが並列に接続されている。昇圧回路１４０は、外部からの入力電圧に基づいて、所定のソース／コモン基準電圧、ゲートＨｉｇｈ電圧またはゲートＬｏｗ電圧をそれぞれ生成する。
【００１７】
この放電回路（放電抵抗ＲおよびコンデンサＣの並列回路）は、電源回路１２０がソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ状態になるときにも、表示パネル１３０内の各絵素部に残留する不要な電荷をＧＮＤ（アース）に放電するようになっている。これによって、表示画面上の画像残りが解消される。
【００１８】
また、特許文献１には、図１３に示すように、電源オフ時に表示パネルＬＣＤに印加される電圧波が徐々に低下することによって表示異常が生じることを防ぐために、電源ラインの電圧が降下する以前に表示パネルＬＣＤへの印加電圧を消滅させる回路２００を設けた液晶駆動回路が開示されている。この液晶駆動回路は、液晶ドライバＤＲの電源端子ＡにダイオードＤと電源スイッチＳＷとを介して直流電源ＤＣが接続され、液晶ドライバＤＲの電源端子ＡとアースＧＮＤとの間にコンデンサＣが接続されている。電源スイッチＳＷが開かれて直流電源ＤＣと液晶ドライバＤＲとの接続が遮断されたときに、液晶ドライバＤＲの電源端子ＡはコンデンサＣからの放電により電圧降下が遅れるが、これはダイオードＤにより阻止されてコンデンサＣからの電流が信号端子Ａ’には流れ込まない。このため、信号端子Ａ’の信号電圧が電源端子Ａの電圧よりも先に降下する。これにより、液晶ドライバＤＲの電源端子Ａに接続される電源ラインの電圧が降下する以前に、表示パネルＬＣＤへの印加電圧が０Ｖとなる。
【００１９】
また、特許文献２には、電源スイッチをオフまたはオンするときに、画面に現れる線状の表示欠陥を抑えるために、動作電源電圧の出力を停止した後、走査パルス電圧が液晶層の実行的な表示しきい値電圧以下に立ち下がるまで、走査電極駆動回路を動作させて走査パルスの走査を継続する走査継続回路を備えた液晶表示装置が開示されている。このように、動作電圧電源を停止した後にも走査パルスを走査し続けることにより、より低下した直流電圧成分が残存し、線状の表示が現れる現象を防ぐことができる。
【００２０】
【特許文献１】
特開昭６１−１６２０２９号公報
【００２１】
【特許文献２】
特開平６−１６０８０６号公報
【００２２】
【発明が解決しようとする課題】
上記図１１に示す従来の構成では、表示パネル１３０内の各絵素部に残留する不要な電荷をＧＮＤ（アース）に、充分速く放電させるように放電抵抗Ｒの抵抗値を低く設定して電源の立ち下がりを急峻に行おうとすると、この放電抵抗Ｒには駆動時に例えば０．１ｍＡ程度の電流が常時流れて、液晶表示装置１００全体の消費電力が１．０ｍＷ程度増加することになり、低消費電力化が阻害される。このように、電源の立ち下がりを急峻に行って表示画面上の画像残りを解消しようとすると、消費電力が増加を招いてしまうという問題を有していた。また、消費電力の観点から放電抵抗Ｒの抵抗値を比較的高くすると、図１２の矢印▲２▼に示すように、電源の立下りや立ち上がりが緩やかであるため、絵素内の電荷が充分に抜け切らず、電荷残りの問題が発生しやすい。
【００２３】
また、各絵素部の放電条件によっては、ラッチアップなどによって、表示パネル１３０に設けられている液晶駆動用ドライバＩＣを破壊してしまう可能性もある。このラッチアップなどに対する対策として、液晶駆動用ドライバＩＣの出力段にダイオードを挿入する方法もあるが、これだけでは不十分であった。つまり、主電源を立ち下げるときに電圧が不安定になってしまい、ディスプレイの駆動ドライバを破壊してしまうという問題を有していた。
【００２４】
さらに、図１１に示す放電回路により表示パネル１３０内の各絵素部に残留する不要な電荷をＧＮＤ（アース）に放電させるだけでは、出力配線からの放電時にクローストークによる影響が各絵素部に現れてしまう。このクローストークの問題に対して、主電源のオフ状態（降下）を感知して、絵素部のＴＦＴのゲート電極にＨｉｇｈ電圧を印加することによって、絵素電極側に残留する不要な電荷をＧＮＤ（アース）に放電させていたが、図１２の矢印▲３▼に示すように、この絵素電極側からの放電が電源オフ直前の表示の最終状態（表示イメージ）に依存することと、図１２の矢印▲４▼に示すように電源オフによってＨｉｇｈ電圧期間が不定なため、絵素部からの放電期間（電荷抜き期間）を調整することができない。このため、図９の矢印▲１▼で示した部分と同様に、電荷残りが発生し易いという問題がある。
【００２５】
即ち、図１１の表示パネル１３０に印加される各信号電圧のタイミングチャート（図１２）に示す通り、絵素部の残留電荷の放電時において、絵素印加電圧のプラス（＋）側およびマイナス（−）側の立下りおよび立上がりが、電源オフ直前の画像表示の最終状態に依存するとともに、ＴＦＴのゲート電極にＨｉｇｈ電圧を印加する期間が一定でない（Ｈｉｇｈ期間不定）ために、絵素部の残留電荷の放電期間を調整できず、画像残りが完全に解消できていない。つまり、表示画面において絵素電荷が均一に抜けていかず、画像残りが起こるという問題と、各絵素部と電源回路１２０との間には寄生容量が存在するので、電圧が素早く立ち下がることで表示に悪影響（クローストーク）が出てしまうという問題とを有していた。
【００２６】
さらに、現行の携帯電話器などの小型携帯端末に使用する小型液晶ディスプレイ（小型液晶モジュール）では、出力オフ（通話待機中）時の待ち受け状態でも、主電源はオン状態であるため、ソースバスラインにアナログ電圧が印加されてしまうおそれがあり、液晶ディスプレイの信頼性が低下するという問題があった。
【００２７】
また、上記特許文献１，２では電源オフ時に生じる表示異常を防ぐものの、上記で説明した各問題を解決するものではない。即ち、図１４に示すように、絵素部印加電圧において放電が電源オフ直前の表示イメージに依存しており、電荷抜き期間（Ｈｉｇｈ期間）が不定でかつラッチアップの危険と共に電源立下りが緩やかなため、絵素部の電荷残りが発生しやすく、電源オフ後に残像が表示される。
【００２８】
本発明は、上記従来の問題を解決するもので、駆動時の低消費電力化を実現し、電源オフ後の残像およびラッチアップを防止するとともにディスプレイの信頼性向上を図ることができる表示用電源装置を用いた画像表示装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
本発明の画像表示装置は、一または複数の所定の出力電圧を出力または出力停止制御可能とする電圧生成手段と、該所定の出力電圧の出力端と所定の基準電位端間に設けられ、該電圧生成手段の停止制御時にオフからオンに制御するスイッチ手段とを有する表示用電源装置と、表示信号を出力する表示コントローラと、該表示信号および前記出力電圧によって画像表示を行う表示部とを有し、該表示部は、複数の絵素部がそれぞれゲートラインおよびソースラインからトランジスタを介して接続され、該複数の絵素部がそれぞれ該ゲートラインおよびソースラインの交差部近傍位置にマトリクス状に配置されて構成され、該所定の基準電位端はアース接続端であり、該所定の出力電圧が、アース電圧よりも低いゲートロー電圧および、該アース電圧よりも高いゲートハイ電圧を含む場合に、該ゲートロー電圧の出力端に接続された第１スイッチ手段と、該ゲートハイ電圧の出力端に接続された第２スイッチ手段とは、該第１および第２スイッチ手段のオン時に、該ゲートロー電圧の立ち上がりが該ゲートハイ電圧の立ち下がりに比べて緩やかになるように制御されるものであり、そのことにより上記目的が達成される。また、本発明の表示用電源装置は、一または複数の所定の出力電圧を出力または出力停止制御可能とする電圧生成手段と、該所定の出力電圧の出力端と所定の基準電位端間に設けられたスイッチ手段からなり、該電圧生成手段の停止制御時にオフからオンに制御するものであり、そのことにより上記目的が達成される。また、本発明の表示用電源装置は、所定の出力電圧を生成する電圧生成手段を有する表示用電源装置において、出力電圧を出力する出力端とアース接続端との間に少なくとも能動素子が設けられ、入力制御信号に基づいて、能動素子がオン制御されると共に電圧生成手段による出力を停止制御するものであり、そのことにより上記目的が達成される。
【００３０】
また、好ましくは、本発明の画像表示装置は、前記表示用電源装置において、入力制御信号に基づいて、前記電圧生成手段の出力または出力停止制御が為され、前記スイッチ手段のオンオフ制御が為される。また、好ましくは、本発明の画像表示装置は、前記表示用電源装置におけるスイッチ手段と基準電位端または／および前記出力端との間に抵抗素子が設けられている。
【００３２】
また、好ましくは、本発明の画像表示装置における表示コントローラは、所定の電源オフ準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に前記入力制御信号を前記表示用電源装置に出力して該表示用電源装置からの電源供給を停止させる。
【００３３】
本発明の画像表示装置は、表示信号を出力する表示コントローラと、該表示信号によって画像表示を行う複数の絵素部がそれぞれゲートラインおよびソースラインからトランジスタを介して接続され、該複数の絵素部がそれぞれ該ゲートラインおよびソースラインの交差部近傍位置にマトリクス状に配置された表示部とを有し、該表示コントローラは、所定の電源オフ準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に該表示部に対して電源供給を停止制御するものであり、一または複数の所定の出力電圧を出力または出力停止制御可能とする電圧生成手段と、該所定の出力電圧の出力端と所定の基準電位端間に設けられた抵抗素子とを有する表示用電源装置が設けられ、該所定の基準電位端はアース接続端であり、該所定の出力電圧が、アース電圧よりも低いゲートロー電圧および、該アース電圧よりも高いゲートハイ電圧を含む場合に、該ゲートロー電圧の出力端に接続された第１抵抗素子と、該ゲートハイ電圧の出力端に接続された第２抵抗素子とは、該第１および第２抵抗素子のオン時に、該ゲートロー電圧の立ち上がりが該ゲートハイ電圧の立ち下がりに比べて緩やかになるように大小の抵抗値とするものであり、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の画像表示装置におけるマスク書き込み時に、各絵素部に印加される所定の絵素印加電圧は、ノーマリー状態の電圧である。また、好ましくは、本発明の画像表示装置におけるマスク書き込み時に、各絵素部の絵素電極であるソース電極および対向電極であるコモン電極のそれぞれの印加電圧を同一にする。さらに、好ましくは、本発明の画像表示装置において、マスク書き込み後で前記電源供給の停止前に、前記ソース電極およびコモン電極がアース電位に接地されると共に、前記ゲートライン上の一部または全てのゲート電極にハイレベル電圧が一定期間印加される。
【００３５】
また、好ましくは、本発明の画像表示装置における所定の出力電圧は、ゲートロー電圧と、ゲートハイ電圧と、ソース／コモン基準電圧と、該ゲートロー電圧およびゲートハイ電圧と、該ソース／コモン基準電圧およびゲートロー電圧およびゲートハイ電圧のうち何れかである。
【００３６】
また、好ましくは、本発明の画像表示装置における記第１および第２スイッチ手段は能動素子であり、該能動素子の素子特性により該ゲートロー電圧の立ち上がりが該ゲートハイ電圧の立ち下がりに比べて緩やかになるように制御される。さらに、好ましくは、本発明の画像表示装置における第１スイッチ手段と前記アース接続端または／および前記ゲートロー電圧の出力端との間に抵抗素子が設けられている。さらに、好ましくは、本発明の画像表示装置における第１スイッチ手段と前記アース接続端または／および前記ゲートロー電圧の出力端との間に設けられた第１抵抗素子と、前記第２スイッチ手段と前記アース接続端または／および前記ゲートハイ電圧の出力端との間に設けられた第２抵抗素子とをさらに有し、第１抵抗素子の抵抗値が第２抵抗素子の抵抗値よりも大きい。
【００３７】
上記構成により、以下、その作用を説明する。
【００３８】
本発明の表示用電源装置は、電源駆動時に、スイッチ手段としての能動素子がオフ状態であるため、基準電位端としてのアース接続端に対して定常的にリーク電流が流れないので、低消費電力化が実現される。
【００３９】
また、電源オフ時には、能動素子がオン状態にて放電回路を構成するので、低消費電力を保ちながら、電源電圧を急峻に立下げることができ、絵素部に残った電荷を放電して残像発生を防ぐことができる。しかも、このとき、能動素子もしくは能動素子と直列に接続された放電抵抗は、電流抑制手段としても働くので、ラッチアップも防止され得る。
【００４０】
さらに、電源オフ時には、電源出力端が接地されているので、従来のようなソースバスラインにアナログ電圧が印加されるおそれがなく、ディスプレイの信頼性向上が図れる。
【００４１】
また、マスク書き込みを行う場合、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定の低電圧であれば、画像残りをより容易に解消することが可能となる。また、マスク書き込み後にゲート電圧のハイ期間制御を行えば、絵素部に残存する電荷をより充分に放電できて画像残りを解消することが可能となる。
【００４２】
【発明の実施の形態】
以下、本発明の表示用電源装置を液晶表示装置に適用した場合についてその実施形態１，２および、実施形態３を図面を参照しながら説明する。
（実施形態１）
図１は、本発明の液晶表示装置の実施形態１における要部構成を示すブロック図である。
【００４３】
図１において、液晶表示装置１０は、表示コントローラとしてのディスプレイコントローラ１１と、表示用電源装置としての電源回路１２と、表示部１３ａを持つ表示パネル１３とを有している。
【００４４】
ディスプレイコントローラ１１は、外部のシステムコントローラ２０から出力されるＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号、電源オフ（ＯＦＦ）準備信号などを受け取り、表示データなどの各種信号を表示パネル１３に出力すると共に、入力制御信号としての電源オフ（ＯＦＦ）予告信号を電源回路１２に出力する。
【００４５】
電源回路１２は、ディスプレイコントローラ１１から電源オフ（ＯＦＦ）予告信号などを受け取り、その電源ＯＦＦ予告信号に基づいてオン状態からオフ状態になるＦＥＴ−ＳＷ（ＦＥＴトランジスタからなるスイッチ手段）１４ａと、それに直列に接続された抵抗１４ｂとからなる放電回路１４を有している。なお、ここでは抵抗１４ｂがＦＥＴ−ＳＷ１４ａと基準電位接続端としてのアース接続端間に設けられているが、抵抗１４ｂはＦＥＴ−ＳＷ１４ａと電源回路の電圧出力端間に設けられていてもよいし、両方に設けられていてもよい。
【００４６】
ＦＥＴ−ＳＷ１４ａおよび抵抗１４ｂは、電源回路１２の各出力端子とＧＮＤ（アース端）との間に接続されている。電源回路１２は、その各出力端子より表示パネル１３内の各絵素部のＴＦＴおよびコモン電極に対して、それぞれソース基準電圧およびコモン基準電圧（ソース、コモン基準電圧）を出力すると共に、ゲートラインＧＬ毎の各ＴＦＴのゲート電極に対して、ゲートＨｉｇｈ電圧（ゲートハイ電圧）、ゲートＬｏｗ電圧（ゲートロー電圧）を出力する。
【００４７】
表示パネル１３は、複数のゲートラインＧＬを駆動するゲートドライバ１３ｂと、複数のソースラインＳＬを駆動するソースドライバ１３ｃと、複数のゲートラインＧＬとソースラインＳＬとの交差部（直交部）近傍位置にマトリクス状に配置された複数の絵素部がそれぞれ、ゲートラインＧＬおよびソースラインＳＬからＴＦＴ（薄膜トランジスタ）を介して接続された表示部１３ａとを有し、ディスプレイコントローラ１１から出力される表示データなどの各種表示用信号および、電源回路１２から出力される前述の所定の出力電圧（ソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧）を受け取り、ゲートドライバ１３ｂおよびソースドライバ１３ｃにより表示部１３ａにて画像表示が行われる。
【００４８】
図２は、図１のＦＥＴ−ＳＷ１４ａの動作状態を示す図である。
【００４９】
図２に示すように、ＦＥＴ−ＳＷ１４ａは、ディスプレイコントローラ１１からアクティブ状態（Ｈｉｇｈレベル）の電源ＯＦＦ予告信号が入力されるとオン状態になり、電源ＯＦＦ予告信号がＬｏｗレベルになるとオフ状態となる。したがって、ＦＥＴ−ＳＷ１４ａは、電源ＯＦＦ予告信号に基づいてオン／オフ動作を行い、液晶表示装置１０の駆動時にオフ状態となり、液晶表示装置１０の停止時にオン状態となる。
【００５０】
図３は、図１の電源回路１２の要部構成を示す回路図である。
【００５１】
図３に示すように、電源回路１２は、ＦＥＴ−ＳＷ１４ａと抵抗１４ｂからなる放電回路１４（ＦＥＴ−ＳＷ１４ａのみで構成されていてもよいが、ここでは抵抗１４ｂを含むものとする）と、電圧生成手段としての昇圧回路１５（または降圧回路、ここでは昇圧回路で説明する）とを有している。なお、電源回路１２からの出力配線とＧＮＤ（アース端）間には、ＦＥＴ−ＳＷ１４ａと抵抗１４ｂからなる回路１４と並列に、コンデンサＣも接続されている。
【００５２】
ＦＥＴ−ＳＷ１４ａと抵抗１４ｂからなる放電回路１４は、例えばドレイン端子およびソース端子がそれぞれ昇圧回路１５の出力端子とＧＮＤ（アース端）との間に接続されている。ＦＥＴ−ＳＷ１４ａのゲート端子には、入力制御信号としての電源ＯＦＦ予告信号が入力されるようになっている。したがって、ＦＥＴ−ＳＷ１４ａがオン状態またはオフ状態の場合、昇圧回路１５はその反対にオフ状態またはオン状態になっている。なお、抵抗１４ｂの抵抗値の調整により放電スピードを調整可能である。
【００５３】
昇圧回路１５は、外部からの入力電圧に基づいて、電源回路１２の各出力端子にそれぞれ出力されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧などの所定の電圧を生成する。昇圧回路１５は、アクティブ状態（Ｈｉｇｈレベル）の電源ＯＦＦ予告信号が入力されるとオフ状態となり、電源ＯＦＦ予告信号がＬｏｗレベルになるとオン状態になる。
【００５４】
以上により、本発明の表示用電源装置としての電源回路１２によって、液晶表示装置１０内の表示パネル１３に対する各出力電圧がオフ状態にされた後に、表示パネル１３内の各絵素部のそれぞれの絵素部電極および共通電極に保持されている電荷を、ＦＥＴ−ＳＷ１４ａを用いることで、図６に矢印▲５▼で示すように、短時間に絵素印加電圧を放電させることができ、電源オフ時の画像残りを解消することができる。残留電荷の放電時間は、ＦＥＴ−ＳＷ１４ａのソース端子とＧＮＤ（アース）との間に設けられた抵抗１４ｂの抵抗値によって任意の時間に調整することができるため、絵素部に残存する電荷を充分放電させて電源オフ時の画像残りを解消することができる。
【００５５】
この画像残りが解消する状態を図４（ａ）および図４（ｂ）を用いて説明する。図４（ａ）は、電源回路１２のソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ状態にされた直後の各電圧の立下りおよび立上り状態のイメージ、図４（ｂ）は、その時の表示パネル１３に表示される画像の残像を示している。
【００５６】
図４（ａ）に示すように、表示パネル１３内に供給されるソース／コモン基準電圧は立ち下がりが急峻に推移し、速やかに残留電荷が放電または充電されるため、図４（ｂ）に示すように画像残りが全く生じない。
【００５７】
ここで、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りまたは立ち上がりは、ＦＥＴ−ＳＷ１４ａを用いることによって、図６に矢印▲６▼で示すように、ゲートＬｏｗ電圧の立上がりを、ゲートＨｉｇｈ電圧の立下りに比べて少し緩やかになるように設定している。なお、これを実現するために、ＦＥＴ−ＳＷ１４ａのＦＥＴ（電界効果トランジスタ）自体の電流特性（能動素子の素子特性）を利用してもよいし、そのゲートに入力される電圧値（電源ＯＦＦ予告信号）を変化させてＦＥＴ自体が抵抗を持つようにしてもよいし、大小の抵抗を二つ設けて二つのＦＥＴによりそれぞれを選択するように構成してもよい。ここでは、ＦＥＴ−ＳＷ１４ａの各ＦＥＴ自体の電流特性により急激に多量の電流が流れにくいようになっている。
【００５８】
このようにすれば、ゲートＨｉｇｈ電圧またはゲートＬｏｗ電圧の立下りまたは立ち上がりを、ＦＥＴ−ＳＷ１４ａを用いて上記のように区別して設定することによって、液晶駆動ドライバＩＣがラッチアップなどの異常状態になることを防止できて、液晶駆動ドライバＩＣが保護される。
【００５９】
図５（ａ）および図５（ｂ）はそれぞれゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りおよび立ち上がり状態を示す図であり、図５（ａ）は本発明のＦＥＴ−ＳＷ１４ａと抵抗１４ｂを用いた場合（シーケンス有り）の図であり、図５（ｂ）は、ＦＥＴ−ＳＷ１４ａを単純に駆動した場合（シーケンス無し）の図である。
【００６０】
図５（ｂ）に示すように、スイッチのＦＥＴ−ＳＷ１４ａを単純に駆動しただけの場合（シーケンス無し）には、ゲートＬｏｗ電圧の立上がりを、ゲートＨｉｇｈ電圧の立下りに比べて少し緩やかになるように設定できないために、液晶駆動ドライバＩＣに、ラッチアップなどによる異常状態が生じていた。
【００６１】
また、本発明の電源回路１２は、液晶表示装置１０が駆動時には、ＦＥＴ−ＳＷ１４ａがオフ状態となっており、抵抗Ｒを介して流れる定常的なリーク電流を防止できるので低消費電力化を実現しながら、電源オフ時の残存電荷を充分放電して画像残りを解消することができる。
【００６２】
図６は、図１の表示パネル１３に印加される各信号電圧のタイミングチャートである。
【００６３】
各絵素部には、図６に示す絵素印加電圧、コモン電圧およびソース電圧が印加される。絵素部印加電圧は、ソース電圧とコモン電圧との差によって合成される電圧であり、パルス状の交流電圧となる。表示パネル１３のライン毎の各絵素部を選択するために、所定の時間間隔にてゲート電圧が印加される。
【００６４】
電源回路１２から表示パネル１３に入力されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧は、図６に示すように駆動時において一定電圧である。
【００６５】
以上により、液晶表示装置１０は、図４に示すように、電源回路１２がソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧をオフ状態にする電源ＯＦＦ予告信号を受けると、ＦＥＴ−ＳＷ１４ａをオン状態にし、表示パネル１３内の各絵素部のそれぞれの絵素部電極および共通電極に保持されている電荷を速やかにアース側に放電させることにより、オフ状態の表示パネル１３に画像の残像を残さない。
（実施形態２）
本実施形態２では、システムコントローラ２０から出力される電源ＯＦＦ準備信号に基づいて、表示パネル１３内の各絵素部に絵素印加電圧として０（Ｖ）または任意の一定電圧を印加する場合（マスク書き込み）である。
【００６６】
図７は、本発明の液晶表示装置の実施形態２において、表示パネル１３内の各絵素部に絵素印加電圧として０（Ｖ）または任意の一定電圧を印加する場合（マスク書き込み）に、その表示パネルに印加される各信号電圧のタイミングチャートである。なお、図１５に本発明の液晶表示装置１０Ａの実施形態２における要部構成を示すブロック図を示し、図１と同様の作用効果を奏する部材には同一の符号を付している。
【００６７】
まず、図７に示すように、システムコントローラ２０Ａからディスプレイコントローラ１１Ａに出力される電源ＯＦＦ準備信号に基づいて、表示パネル１３内の各絵素部に絵素印加電圧として０（Ｖ）または任意の一定電圧が印加（マスク書き込み）され、絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定電圧となる。この場合、各絵素部が保持する電荷は、ほぼ均一化され、マスク書き込みを行う時間は、例えば、１水平期間以上であれば良い。マスク書き込み時間が１水平期間未満であれば、各絵素部の液晶が応答しないおそれがある。
【００６８】
また、マスク書き込みは、画面全体に行う必要があるため、通常駆動では１垂直期間以上の時間がかかるが、ゲート電極を全てＨｉｇｈ(ゲートラインを全て選択状態)にした場合には、全てのラインに一度にマスク書き込みを行うことができるため、少なくとも１水平期間であれば、充分書き込みを行うことができる。
【００６９】
このようにマスク書き込み期間を設けることにより、図７に矢印▲７▼で示すように、表示パネル１３における電源オフ後の絵素部の残留電荷の放電時において、絵素印加電圧のプラス（＋）側およびマイナス（−）側の立下りおよび立ち上がりが、電源オフ直前の画像表示の最終状態に依存しないことになる。
【００７０】
次に、表示パネル１３内の全て（または一部）のゲートラインのゲート電極にゲートＨｉｇｈ電圧を印加し、その間にコモン電極およびソース電極を接地する。これにより、表示パネル１３の各絵素部の絵素電極およびコモン電極に保持されていた電荷が放電される。
【００７１】
残留電荷の放電時間は、図７に矢印▲８▼で示すように、マスク書き込み後にゲート電極にハイレベル電圧を印加する期間を制御（デジタル制御）することによって任意の時間に調整することができるため、絵素部に残存する電荷を充分放電して画像残りを解消することができる。
【００７２】
さらに、ディスプレイコントローラ１１から出力される電源ＯＦＦ予告信号に基づいて、電源回路１２内の昇圧回路１５がオフ状態となり、ソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧をオフ状態にし、ＦＥＴ−ＳＷ１４ａがオン状態になる。これによって、電源回路１２のＦＥＴ−ＳＷ１４ａを用いた放電プロセスが開始され、各ゲートラインの出力電圧（ゲートＨｉｇｈ電圧）は、ＧＮＤ（アース）電位に降下する。したがって、携帯電話器などにおける出力オフ（通話待機中）時の待ち受け状態において、主電源がオン状態である場合でも、従来のようにソースバスラインにアナログ電圧が印加されるおそれがなく、液晶ディスプレイの信頼性の向上が図られる。
【００７３】
以上のように、図７に示した電源ＯＦＦ準備信号および電源ＯＦＦ予告信号に基づく、表示パネル１３の各絵素部における残留電荷の放電の方が電源ＯＦＦ予告信号のみに基づく場合よりもさらに効果がある。
【００７４】
また、図１７にも示すようにゲート電源の放電および充電にシーケンスを持たせていれば、ラッチアップの危険がない。なお、シーケンスはゲートロー電源をゲートハイ電源より遅くGND電位（アース電位）まで持ってくるようにすることが最適である。また、超低消費電力を保ちながら、電源を急峻に立下げることができ、電荷残りを解消できる。
（実施形態３）
本実施形態３では、上記実施形態２のようにマスク書き込みおよびゲート電圧のＨｉｇｈ期間制御により絵素部に残存する電荷を充分放電して画像残りを解消する場合であって、上記実施形態１，２のＦＥＴ−ＳＷ１４ａの代わりに抵抗素子（従来例の抵抗素子）を用いる場合である。なお、図１６に本発明の液晶表示装置１０Ｂの実施形態３における要部構成を示すブロック図を示し、図１と同様の作用効果を奏する部材には同一の符号を付している。
【００７５】
表示コントローラとしてのディスプレイコントローラ１１Ｂは、システムコントローラ２０Ｂからの所定の電源オフ（ＯＦＦ）準備信号に基づいて、各絵素部に対して０（Ｖ）または所定の電圧値である絵素印加電圧を１水平期間以上印加してマスク書き込みを行った後に、オフ（ＯＦＦ）予告信号に基づいて、電源表示部１３ａに対する電源回路１２Ｂからの電源供給を停止制御する。この場合、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定電圧である。また、上記実施形態２と同様に、マスク書き込み時に、各絵素部の絵素電極であるソース電極および対向電極であるコモン電極のそれぞれの印加電圧を同一にする。また、上記実施形態２と同様に、マスク書き込み後で電源供給の停止制御前に、ソース電極およびコモン電極が接地されると共に、全ゲートラインＧＬ上のゲート電極にハイレベル電圧が一定期間（Ｈｉｇｈ期間）印加されるようになっている。
【００７６】
以上により、上記実施形態２，３では、図１７（上記実施形態２ではシーケンスあり、上記実施形態３ではシーケンスなし）に示すように、電荷抜き期間（Ｈｉｇｈ期間）をデジタル制御して任意の時間に設定できるので、絵素部の電荷残りを解消できる。この場合、マスク書き込み期間を設けているので、直前の表示イメージに依存せず、画面全体で均等に電荷の放電が行える。なお、マスクはノーマリーホワイトモードのときは白表示以下の液晶印加電圧、ノーマリーブラックモードのときは黒表示以下の液晶印加電圧で書き込むのが最適である。
【００７７】
この場合、上記実施形態１，２のＦＥＴ−ＳＷ１４ａの代わりに抵抗素子（従来例の抵抗素子）を用いるので、上記実施形態１，２のように超低消費電力を保ちながら、電源を急峻に立下げおよび立上げることができなくても、マスク書き込み後にゲート電圧のＨｉｇｈ期間制御により絵素部に残存する電荷を充分放電して画像残りを解消することができるものである。このときに用いる放電または充電用の抵抗素子の抵抗値は従来例で示した抵抗素子の抵抗値と同等以上にすれば、従来例に比べて低電力化を阻害しない。
【００７８】
なお、マスク書き込み後に電源オフする場合にも、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定の低電圧であれば、画像残りが容易に解消され得る。
【００７９】
【発明の効果】
以上により、本発明によれば、少なくともスイッチ手段の能動素子が電圧出力端子とアース端との間に接続され、能動素子がオン状態、電圧出力がオフ状態になるような動作を行うことにより、電源オフ後の残像およびラッチアップの防止を図るとともに、駆動時の低消費電力化が実現できる。
【００８０】
また、マスク書き込みを行う場合、マスク書き込み時に、各絵素部に印加される所定の絵素印加電圧はノーマリー状態（ノーマリーホワイトまたはノーマリーブラック）の一定の低電圧であれば、画像残りをより容易に解消することができる。また、マスク書き込み後にゲート電圧のハイ期間制御を行えば、絵素部に残存する電荷をより充分に放電できて画像残りを解消することができる。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の実施形態１における要部構成を示すブロック図である。
【図２】図１のＦＥＴ−ＳＷの動作状態を示す図である。
【図３】図１の電源回路の要部構成を示す回路図である。
【図４】（ａ）は、図１の表示パネルに供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧がオフ状態にされたの直後の各電圧の立下り状態のイメージ図、（ｂ）は、その時の表示パネルに表示される画像の残像を示す図である。
【図５】（ａ）は、図１のＦＥＴ−ＳＷと抵抗を用いた場合の表示パネルに供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りおよび立ち上がり状態を示す図、（ｂ）は、ＦＥＴ−ＳＷを単純に駆動した場合の表示パネルに供給されるソース／コモン基準電圧、ゲートＨｉｇｈ電圧およびゲートＬｏｗ電圧の立下りおよび立ち上がり状態を示す図である。
【図６】図１の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【図７】本発明の液晶表示装置の実施形態２において、表示パネル内の各絵素部に絵素部印加電圧として０（Ｖ）または任意の一定電圧を印加する場合（マスク書き込み）に、その表示パネルに印加される各信号電圧のタイミングチャートである。
【図８】従来の液晶表示装置の要部構成を示すブロック図である。
【図９】図８の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【図１０】（ａ）は、従来の液晶表示装置の表示パネルの各絵素部の絵素部印加電圧の立下り状態の拡大図、（ｂ）は、その時の表示パネルに表示される画像の残像を示す図である。
【図１１】従来の液晶表示装置の要部構成の別の一例を示すブロック図である。
【図１２】図１１の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートである。
【図１３】特許文献１の要部構成を示す回路図である。
【図１４】特許文献１，２の表示パネルに印加される各信号電圧を想定した場合のタイミングチャートである。
【図１５】本発明の液晶表示装置の実施形態２における要部構成を示すブロック図である。
【図１６】本発明の液晶表示装置の実施形態３における要部構成を示すブロック図である。
【図１７】図１５の液晶表示装置の表示パネルに印加される各信号電圧のタイミングチャートの一例を用いて、図１６の液晶表示装置の実施形態３の効果を説明するためのタイミングチャートである。
【符号の説明】
１０，１０Ａ，１０Ｂ液晶表示装置
１１，１１Ａ，１１Ｂディスプレイコントローラ（表示コントローラ）
１２，１２Ｂ電源回路（表示用電源装置）
１３表示パネル
１３ａ表示部
１４放電回路
１４ａＦＥＴ−ＳＷ（スイッチ手段）
１４ｂ，１４Ｂ抵抗
１５昇圧回路（電圧生成手段）[0001]
BACKGROUND OF THE INVENTION
The present invention provides a power supply device for display that generates a predetermined voltage and supplies it to each unit. Place The present invention relates to an image display device such as a liquid crystal display device used.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a liquid crystal display device is provided with a display panel, and a display unit is provided in the display panel. The display unit includes a plurality of picture element units arranged in a matrix. Each pixel unit is provided with a TFT (Thin Film Transistor), and a display signal is applied between the pixel electrode and the common electrode (counter electrode) of each pixel unit to display an image. Is done. Usually, the TFT is formed by a MOSFET having a source electrode, a drain electrode, and a gate electrode, and the drain electrode of the TFT is connected to the picture element electrode of the picture element portion. The TFT source electrode is connected to a source bus line (source line) from which a display signal is output, and the TFT gate electrode is connected to a gate bus line (gate line) from which a TFT drive voltage is output. .
[0003]
FIG. 8 is a block diagram showing a main configuration of a conventional liquid crystal display device.
[0004]
As shown in FIG. 8, the liquid crystal display device 100 includes a display controller 110 as a display controller, a power supply circuit 120 as a display power supply device, and a display panel 130 having a display unit 130a.
[0005]
The display controller 110 receives an I / O (Input / Output) signal output from the external system controller 200 and outputs various signals such as display data (display signal) to the display panel 130.
[0006]
The power supply circuit 120 outputs a source reference voltage from each output terminal to the TFT source electrode (picture element electrode) of each picture element in the display panel 130, and outputs a common reference voltage to the common electrode of the picture element. A gate high voltage (gate high voltage) and a gate low voltage (gate low voltage) are output to the gate electrode of the TFT.
[0007]
The display panel 130 is arranged in a matrix in a gate driver 130b that drives a plurality of gate lines GL, a source driver 130c that drives a plurality of source lines SL, and a position near the intersection of the gate lines GL and the source lines SL. Each of the plurality of picture element units has a display unit 130a connected from the gate line GL and the source line SL via a TFT (thin film transistor), and various signals such as display data output from the display controller 110, And the above-mentioned predetermined output voltage output from the power supply circuit 120 is received, and an image is displayed on the display unit 130a by the gate driver 130b and the source driver 130c.
[0008]
FIG. 9 is a timing chart of signal voltages applied to the display panel of the liquid crystal display device of FIG.
[0009]
The picture element application voltage, common voltage, and source voltage shown in FIG. 9 are applied to each picture element section. The pixel application voltage is a voltage synthesized by the difference between the source voltage and the common voltage, and becomes a pulsed AC voltage. A gate voltage is applied at a predetermined time interval in order to select each pixel part for each line (Nth line; N is a natural number) of the display panel 130.
[0010]
The source / common reference voltage, the gate high voltage, and the gate low voltage supplied to the display panel 130 are constant voltages during driving.
[0011]
In the liquid crystal display device 100 of FIG. 8, even after the source / common reference voltage, the gate high voltage, and the gate low voltage in the power supply circuit 120 are turned off, as shown by the arrow (1) in FIG. In many cases, charges are held in the pixel part electrodes (and common electrodes) constituting each picture element part in the display panel 130, and the charges cannot be erased in a short time. For this reason, when the power is turned off, an afterimage may remain in the image displayed on the display unit 130a of the liquid crystal display device 100.
[0012]
An afterimage generated on the display screen of the display unit 130a of the display panel 130 will be described with reference to FIGS. 10 (a) and 10 (b). FIG. 10A is an image diagram of the falling and rising states of each voltage immediately after the source / common reference voltage, the gate high voltage, and the gate low voltage of the power supply circuit 120 are turned off. ) Shows the afterimage state of the image displayed on the display unit 130a of the display panel 130 at that time.
[0013]
As shown in FIG. 10A, since the falling and rising of the source / common reference voltage supplied to the display panel 130 gradually change, the charges in the picture element are not fully discharged. For example, FIG. An afterimage occurs as shown in b).
[0014]
In addition, when the liquid crystal display device 100 is used in a display unit of a portable device such as a mobile phone, it is battery-driven, and thus low power consumption is required. Therefore, the liquid crystal display device 100 needs to be driven at a low frequency. In this case, the charge holding power for displaying an image by the display signal of each picture element portion in the display panel 130 of the liquid crystal display device 100 is increased. For this reason, the above-mentioned problem of the remaining image is more remarkable.
[0015]
In order to solve such a problem of the remaining image, for example, as shown in FIG. 11, a discharge circuit that discharges unnecessary charges has been proposed.
[0016]
In the discharge circuit of FIG. 11, the source / common reference voltage, the gate high voltage, and the gate low voltage generated by the booster circuit 140 in the power supply circuit 120 are output from the power supply circuit 120 to the display panel 130 as output voltages. The discharge resistor R and the capacitor C are connected in parallel between the output terminal connected to the input terminal of the display panel 130 and GND (ground). The booster circuit 140 generates a predetermined source / common reference voltage, gate high voltage, or gate low voltage based on an external input voltage.
[0017]
This discharge circuit (a parallel circuit of the discharge resistor R and the capacitor C) is configured so that each picture element in the display panel 130 is displayed even when the power supply circuit 120 is turned off in the source / common reference voltage, the gate high voltage, and the gate low voltage. Unnecessary charges remaining in the portion are discharged to GND (ground). This eliminates the remaining image on the display screen.
[0018]
Further, in Patent Document 1, as shown in FIG. 13, the voltage of the power supply line drops in order to prevent a display abnormality from occurring due to a gradual drop in the voltage wave applied to the display panel LCD when the power is turned off. A liquid crystal driving circuit provided with a circuit 200 for eliminating the voltage applied to the display panel LCD has been disclosed. In this liquid crystal driving circuit, a DC power source DC is connected to a power source terminal A of the liquid crystal driver DR via a diode D and a power switch SW, and a capacitor C is connected between the power source terminal A of the liquid crystal driver DR and the ground GND. ing. When the power switch SW is opened and the connection between the DC power source DC and the liquid crystal driver DR is cut off, the voltage drop of the power source terminal A of the liquid crystal driver DR is delayed by the discharge from the capacitor C. This is blocked by the diode D. Thus, the current from the capacitor C does not flow into the signal terminal A ′. For this reason, the signal voltage at the signal terminal A ′ drops before the voltage at the power supply terminal A. As a result, the voltage applied to the display panel LCD becomes 0 V before the voltage of the power supply line connected to the power supply terminal A of the liquid crystal driver DR drops.
[0019]
Further, in Patent Document 2, when the power switch is turned off or on, in order to suppress the linear display defect appearing on the screen, the output of the operation power supply voltage is stopped, and then the scan pulse voltage is applied to the liquid crystal layer. A liquid crystal display device having a scan continuation circuit that operates a scan electrode driving circuit and continues scanning of a scan pulse until the voltage falls below a display threshold voltage is disclosed. Thus, by continuing to scan the scan pulse even after the operating voltage power supply is stopped, a phenomenon in which a further reduced DC voltage component remains and a linear display appears can be prevented.
[0020]
[Patent Document 1]
JP 61-162029 A
[0021]
[Patent Document 2]
JP-A-6-160806
[0022]
[Problems to be solved by the invention]
In the conventional configuration shown in FIG. 11, the resistance value of the discharge resistor R is set low so that unnecessary charges remaining in the respective picture element portions in the display panel 130 are discharged to GND (ground) sufficiently quickly. If the current falls sharply, a current of, for example, about 0.1 mA always flows through the discharge resistor R during driving, and the power consumption of the entire liquid crystal display device 100 increases by about 1.0 mW. Power consumption is hindered. As described above, if the power supply is sharply lowered to eliminate the remaining image on the display screen, there is a problem that power consumption increases. If the resistance value of the discharge resistor R is relatively high from the viewpoint of power consumption, the power supply falls slowly and rises as shown by the arrow (2) in FIG. The problem of residual charge is likely to occur.
[0023]
Further, depending on the discharge conditions of each picture element unit, there is a possibility that the liquid crystal driving driver IC provided in the display panel 130 may be destroyed due to latch-up or the like. As a countermeasure against the latch-up, there is a method of inserting a diode in the output stage of the driver IC for driving the liquid crystal, but this alone is not sufficient. That is, when the main power supply is turned off, the voltage becomes unstable, and the display driver is destroyed.
[0024]
Furthermore, if the discharge circuit shown in FIG. 11 only discharges unnecessary charges remaining in the respective picture element portions in the display panel 130 to the ground (GND), the influence of the crosstalk at the time of discharging from the output wiring is caused by the respective picture element portions. Will appear. In response to the problem of the crosstalk, the high voltage is applied to the gate electrode of the TFT of the pixel portion by sensing the off state (falling) of the main power source, thereby removing unnecessary charges remaining on the pixel electrode side. As shown by the arrow (3) in FIG. 12, the discharge from the pixel electrode side depends on the final state (display image) of the display immediately before the power is turned off. As indicated by the arrow (4) in FIG. 12, since the High voltage period is indefinite when the power is turned off, the discharge period (charge removal period) from the pixel portion cannot be adjusted. For this reason, there is a problem in that residual charges are likely to occur, as in the portion indicated by the arrow (1) in FIG.
[0025]
That is, as shown in the timing chart of each signal voltage applied to the display panel 130 of FIG. 11 (FIG. 12), the positive (+) side and negative ( The fall and rise on the −) side depend on the final state of the image display immediately before the power is turned off, and the period during which the High voltage is applied to the gate electrode of the TFT is not constant (the High period is indefinite). The discharge period of the residual charge cannot be adjusted, and the remaining image cannot be completely eliminated. In other words, the pixel charge does not come off uniformly on the display screen, and the image remains, and there is a parasitic capacitance between each pixel unit and the power supply circuit 120, so that the voltage falls quickly. There was a problem that the display had an adverse effect (close talk).
[0026]
In addition, in the small liquid crystal display (small liquid crystal module) used for small portable terminals such as current cellular phones, the main power supply is on even when the output is off (waiting for a call), so the source bus line There is a risk that an analog voltage may be applied to the liquid crystal display, and the reliability of the liquid crystal display is lowered.
[0027]
Further, although Patent Documents 1 and 2 prevent a display abnormality that occurs when the power is turned off, they do not solve the problems described above. That is, as shown in FIG. 14, the discharge depends on the display image immediately before the power is turned off at the pixel portion applied voltage, the charge removal period (High period) is indefinite, and the power supply falls slowly with the risk of latch-up. For this reason, residual charges are easily generated in the picture element portion, and an afterimage is displayed after the power is turned off.
[0028]
The present invention solves the above-mentioned conventional problems, realizes low power consumption during driving, prevents afterimage and latch-up after power-off, and improves display reliability. apparatus For An object of the present invention is to provide an image display apparatus.
[0029]
[Means for Solving the Problems]
The image display device of the present invention is provided with a voltage generating means that enables output or output stop control of one or a plurality of predetermined output voltages, and is provided between an output terminal of the predetermined output voltage and a predetermined reference potential terminal, Switch means for controlling from off to on during stop control of the voltage generating means A display power supply device; a display controller that outputs a display signal; and a display unit that displays an image using the display signal and the output voltage. In the display unit, a plurality of picture element units are connected from gate lines and source lines through transistors, respectively, and the plurality of picture element units are arranged in a matrix in the vicinity of the intersections of the gate lines and source lines, respectively. The predetermined reference potential end is a ground connection end, and the predetermined output voltage includes a gate low voltage lower than the ground voltage and a gate high voltage higher than the ground voltage. The first switch means connected to the output terminal of the voltage and the second switch means connected to the output terminal of the gate high voltage have the rising of the gate low voltage when the first and second switch means are turned on. It is controlled so as to be gentler than the fall of the gate high voltage, thereby achieving the above object. Also, The display power supply device according to the present invention is provided with a voltage generating means that enables output or output stop control of one or a plurality of predetermined output voltages, and is provided between an output terminal of the predetermined output voltage and a predetermined reference potential terminal. It comprises switch means, and is controlled from off to on during stop control of the voltage generating means, whereby the above object is achieved. The display power supply device according to the present invention is a display power supply device having a voltage generating means for generating a predetermined output voltage, wherein at least an active element is provided between the output terminal for outputting the output voltage and the ground connection terminal. Based on the input control signal, the active element is controlled to be turned on and the output from the voltage generating means is controlled to be stopped, whereby the above object is achieved.
[0030]
Also preferably, The image display apparatus of the present invention is the display power supply apparatus, Based on the input control signal, output of the voltage generating means or output stop control is performed, and on / off control of the switch means is performed. Also preferably, The image display device according to the present invention includes the display power supply device. A resistance element is provided between the switch means and the reference potential terminal or / and the output terminal.
[0032]
Preferably, the display controller in the image display device of the present invention applies 0 (V) or 1 pixel application voltage, which is a predetermined voltage value, to each pixel unit based on a predetermined power-off preparation signal. After the mask writing is performed by applying for a horizontal period or longer, the input control signal is output to the display power supply device to stop the power supply from the display power supply device.
[0033]
In the image display device of the present invention, a display controller that outputs a display signal and a plurality of picture element units that perform image display according to the display signal are connected to each other from a gate line and a source line via a transistor. Each having a display unit arranged in a matrix in the vicinity of the intersection of the gate line and the source line, and the display controller applies to each pixel unit based on a predetermined power-off preparation signal After the pixel writing voltage of 0 (V) or a predetermined voltage value is applied for one horizontal period or more to perform mask writing, the power supply to the display unit is controlled to stop. And a voltage generating means for enabling output or output stop control of one or a plurality of predetermined output voltages, and a resistance element provided between the output terminal of the predetermined output voltage and a predetermined reference potential terminal A power supply for display is provided, The predetermined reference potential terminal is a ground connection terminal, and when the predetermined output voltage includes a gate low voltage lower than the ground voltage and a gate high voltage higher than the ground voltage, the predetermined reference potential terminal is connected to the output terminal of the gate low voltage. The first resistance element and the second resistance element connected to the output terminal of the gate high voltage are such that when the first and second resistance elements are turned on, the rise of the gate low voltage is the fall of the gate high voltage. The resistance value should be large or small so that it is moderate Therefore, the above object is achieved.
[0034]
Preferably, the predetermined pixel application voltage applied to each pixel unit during mask writing in the image display device of the present invention is a normally-state voltage. Preferably, at the time of mask writing in the image display device of the present invention, the applied voltages of the source electrode which is the pixel electrode of each pixel part and the common electrode which is the counter electrode are made the same. Further preferably, in the image display device of the present invention, the source electrode and the common electrode are grounded to a ground potential after mask writing and before the power supply is stopped, and a part or all of the gate line is grounded. A high level voltage is applied to the gate electrode for a certain period.
[0035]
Preferably, the predetermined output voltage in the image display device of the present invention includes a gate low voltage, a gate high voltage, a source / common reference voltage, the gate low voltage and the gate high voltage, and the source / common reference voltage and the gate low voltage. And the gate high voltage.
[0036]
Also, Preferably, the first and second switch means in the image display device of the present invention are active elements, and the rise of the gate low voltage is more gradual than the fall of the gate high voltage due to the element characteristics of the active elements. Controlled. Further preferably, a resistance element is provided between the first switch means and the ground connection terminal or / and the output terminal of the gate low voltage in the image display device of the present invention. Further preferably, in the image display device of the present invention, a first resistance element provided between the first switch means and the ground connection terminal or / and the output terminal of the gate low voltage, the second switch means, and the And a second resistance element provided between the ground connection terminal and / or the gate high voltage output terminal, and the resistance value of the first resistance element is larger than the resistance value of the second resistance element.
[0037]
The operation of the above configuration will be described below.
[0038]
In the power supply device for display according to the present invention, when the power source is driven, the active element as the switch means is in the off state, so that no leakage current flows constantly to the ground connection end as the reference potential end, so that low power consumption Is realized.
[0039]
In addition, when the power is turned off, the active element is in the on state to form the discharge circuit, so that the power supply voltage can be sharply lowered while maintaining low power consumption, and the charge remaining in the picture element is discharged to leave an afterimage. Occurrence can be prevented. In addition, at this time, the active element or the discharge resistor connected in series with the active element also functions as a current suppressing means, so that latch-up can be prevented.
[0040]
Furthermore, since the power supply output terminal is grounded when the power is turned off, there is no possibility that an analog voltage is applied to the source bus line as in the conventional case, and the reliability of the display can be improved.
[0041]
In addition, when performing mask writing, if the predetermined pixel application voltage applied to each pixel portion at the time of mask writing is a constant low voltage in a normal state (normally white or normally black), the remaining image is removed. This can be solved more easily. Further, if the high period control of the gate voltage is performed after mask writing, the charge remaining in the picture element portion can be discharged more sufficiently, and the remaining image can be eliminated.
[0042]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, Embodiments 1 and 2 and Embodiment 3 will be described with reference to the drawings when the display power supply device of the present invention is applied to a liquid crystal display device.
(Embodiment 1)
FIG. 1 is a block diagram showing the main configuration of the liquid crystal display device according to Embodiment 1 of the present invention.
[0043]
In FIG. 1, a liquid crystal display device 10 includes a display controller 11 as a display controller, a power supply circuit 12 as a display power supply device, and a display panel 13 having a display unit 13a.
[0044]
The display controller 11 receives an I / O (Input / Output) signal, a power-off (OFF) preparation signal, and the like output from the external system controller 20, and outputs various signals such as display data to the display panel 13. A power-off (OFF) notice signal as an input control signal is output to the power supply circuit 12.
[0045]
The power supply circuit 12 receives a power-off (OFF) notice signal from the display controller 11, and based on the power-off notice signal, an FET-SW (switch means comprising FET transistors) 14a that is turned off from an on state, and It has a discharge circuit 14 composed of a resistor 14b connected in series. Here, the resistor 14b is provided between the FET-SW 14a and the ground connection terminal as the reference potential connection terminal, but the resistor 14b may be provided between the FET-SW 14a and the voltage output terminal of the power supply circuit. , Both may be provided.
[0046]
The FET-SW 14a and the resistor 14b are connected between each output terminal of the power supply circuit 12 and GND (ground end). The power supply circuit 12 outputs a source reference voltage and a common reference voltage (source, common reference voltage) to the TFT and the common electrode of each picture element portion in the display panel 13 from each output terminal, and a gate line. A gate high voltage (gate high voltage) and a gate low voltage (gate low voltage) are output to the gate electrode of each TFT for each GL.
[0047]
The display panel 13 includes a gate driver 13b that drives a plurality of gate lines GL, a source driver 13c that drives a plurality of source lines SL, and a position near an intersection (orthogonal portion) between the plurality of gate lines GL and the source lines SL. The display data output from the display controller 11 includes a plurality of picture element units arranged in a matrix in the display unit 13a connected to the gate line GL and the source line SL via TFTs (thin film transistors). And the above-mentioned predetermined output voltages (source / common reference voltage, gate high voltage and gate low voltage) output from the power supply circuit 12 are received, and the display unit 13a is received by the gate driver 13b and the source driver 13c. The image is displayed at.
[0048]
FIG. 2 is a diagram illustrating an operation state of the FET-SW 14a of FIG.
[0049]
As shown in FIG. 2, the FET-SW 14a is turned on when a power-off notice signal in an active state (High level) is input from the display controller 11, and is turned off when the power-off notice signal becomes Low level. . Therefore, the FET-SW 14a performs an on / off operation based on the power-off notice signal, and is turned off when the liquid crystal display device 10 is driven, and turned on when the liquid crystal display device 10 is stopped.
[0050]
FIG. 3 is a circuit diagram showing a main configuration of the power supply circuit 12 of FIG.
[0051]
As shown in FIG. 3, the power supply circuit 12 includes a discharge circuit 14 composed of an FET-SW 14a and a resistor 14b (which may include only the FET-SW 14a, but here includes the resistor 14b), and a voltage generating means. As a step-up circuit 15 (or a step-down circuit, which will be described here as a step-up circuit). A capacitor C is also connected between the output wiring from the power supply circuit 12 and GND (ground end) in parallel with the circuit 14 including the FET-SW 14a and the resistor 14b.
[0052]
In the discharge circuit 14 composed of the FET-SW 14a and the resistor 14b, for example, a drain terminal and a source terminal are connected between the output terminal of the booster circuit 15 and GND (ground terminal), respectively. A power OFF notice signal as an input control signal is input to the gate terminal of the FET-SW 14a. Therefore, when the FET-SW 14a is in an on state or an off state, the booster circuit 15 is in an off state or an on state on the contrary. The discharge speed can be adjusted by adjusting the resistance value of the resistor 14b.
[0053]
The booster circuit 15 generates predetermined voltages such as a source / common reference voltage, a gate high voltage, and a gate low voltage that are output to each output terminal of the power supply circuit 12 based on an external input voltage. The booster circuit 15 is turned off when a power-off notice signal in an active state (High level) is input, and is turned on when the power-off notice signal becomes Low level.
[0054]
As described above, after each output voltage to the display panel 13 in the liquid crystal display device 10 is turned off by the power supply circuit 12 as the display power supply device of the present invention, each of the picture element units in the display panel 13 is turned off. By using the FET-SW 14a for the charges held in the pixel part electrode and the common electrode, the pixel applied voltage can be discharged in a short time as shown by the arrow (5) in FIG. The remaining image at the time of off can be eliminated. Since the discharge time of the residual charge can be adjusted to an arbitrary time by the resistance value of the resistor 14b provided between the source terminal of the FET-SW 14a and GND (ground), the charge remaining in the picture element portion can be adjusted. The remaining image when the power is turned off can be eliminated by sufficiently discharging.
[0055]
A state in which the remaining image is eliminated will be described with reference to FIGS. 4 (a) and 4 (b). FIG. 4A shows an image of the falling and rising states of each voltage immediately after the source / common reference voltage, the gate high voltage, and the gate low voltage of the power supply circuit 12 are turned off, and FIG. The afterimage of the image displayed on the display panel 13 at that time is shown.
[0056]
As shown in FIG. 4A, the source / common reference voltage supplied into the display panel 13 has a steep fall, and the residual charge is discharged or charged quickly. As shown, no image residue occurs.
[0057]
Here, the fall or rise of the gate high voltage and the gate low voltage is determined by using the FET-SW 14a, so that the rise of the gate low voltage is caused by the fall of the gate high voltage as indicated by an arrow (6) in FIG. It is set to be a little looser than. In order to realize this, the current characteristic (element characteristic of the active element) of the FET (field effect transistor) itself of the FET-SW 14a may be used, or the voltage value input to the gate (power supply OFF notice) Signal) may be changed so that the FET itself has a resistance, or two large and small resistors may be provided and each may be selected by two FETs. Here, due to the current characteristics of each FET of the FET-SW 14a, a large amount of current is difficult to flow rapidly.
[0058]
By doing so, the liquid crystal drive driver IC enters an abnormal state such as latch-up by setting the fall or rise of the gate high voltage or the gate low voltage as distinguished above using the FET-SW 14a. This can be prevented and the liquid crystal driver IC is protected.
[0059]
5 (a) and 5 (b) are diagrams showing the falling and rising states of the gate high voltage and the gate low voltage, respectively. FIG. 5 (a) uses the FET-SW 14a and the resistor 14b of the present invention. FIG. 5B is a diagram when the FET-SW 14a is simply driven (no sequence).
[0060]
As shown in FIG. 5B, when the FET-SW 14a of the switch is simply driven (no sequence), the rise of the gate low voltage becomes slightly gentler than the fall of the gate high voltage. Therefore, the liquid crystal drive driver IC is in an abnormal state due to latch-up or the like.
[0061]
Further, the power supply circuit 12 of the present invention realizes low power consumption because the FET-SW 14a is in an off state when the liquid crystal display device 10 is driven, and a steady leakage current flowing through the resistor R can be prevented. However, the remaining image when the power is turned off can be sufficiently discharged to eliminate the remaining image.
[0062]
FIG. 6 is a timing chart of signal voltages applied to the display panel 13 of FIG.
[0063]
The picture element application voltage, common voltage, and source voltage shown in FIG. 6 are applied to each picture element unit. The pixel part applied voltage is a voltage synthesized by the difference between the source voltage and the common voltage, and becomes a pulsed AC voltage. In order to select each pixel part for each line of the display panel 13, a gate voltage is applied at a predetermined time interval.
[0064]
The source / common reference voltage, gate high voltage, and gate low voltage input from the power supply circuit 12 to the display panel 13 are constant voltages during driving as shown in FIG.
[0065]
As described above, when the power supply circuit 12 receives the power supply OFF notice signal that turns off the source / common reference voltage, the gate high voltage, and the gate low voltage, as shown in FIG. An on-state image is left on the display panel 13 in the off state by turning on the state and quickly discharging the charges held in the pixel part electrodes and the common electrode of each picture element part in the display panel 13 to the ground side. Do not leave.
(Embodiment 2)
In the second embodiment, based on a power OFF preparation signal output from the system controller 20, 0 (V) or an arbitrary constant voltage is applied as the pixel application voltage to each pixel unit in the display panel 13 ( Mask writing).
[0066]
FIG. 7 shows a case where 0 (V) or an arbitrary constant voltage is applied as a pixel application voltage to each pixel part in the display panel 13 (mask writing) in Embodiment 2 of the liquid crystal display device of the present invention. It is a timing chart of each signal voltage applied to the display panel. FIG. 15 is a block diagram showing a main configuration of the liquid crystal display device 10A according to the second embodiment of the present invention, and members having the same effects as those in FIG.
[0067]
First, as shown in FIG. 7, based on a power-off preparation signal output from the system controller 20A to the display controller 11A, 0 (V) or any arbitrary pixel application voltage is applied to each pixel unit in the display panel 13. A constant voltage is applied (mask writing), and the pixel application voltage becomes a constant voltage in a normally state (normally white or normally black). In this case, the charges held by each picture element unit are substantially uniform, and the mask writing time may be, for example, one horizontal period or more. If the mask writing time is less than one horizontal period, the liquid crystal in each picture element portion may not respond.
[0068]
Further, since mask writing needs to be performed on the entire screen, it takes more than one vertical period in normal driving. However, when all gate electrodes are set to High (all gate lines are selected), all lines are displayed. Since mask writing can be performed at a time, writing can be sufficiently performed in at least one horizontal period.
[0069]
By providing the mask writing period in this way, as indicated by the arrow (7) in FIG. 7, when the residual charge of the picture element portion in the display panel 13 is discharged after the power is turned off, the pixel application voltage plus (+ The falling and rising of the) side and the minus (−) side do not depend on the final state of the image display immediately before the power is turned off.
[0070]
Next, a gate high voltage is applied to the gate electrodes of all (or a part) of the gate lines in the display panel 13, and the common electrode and the source electrode are grounded in the meantime. As a result, the charges held in the picture element electrode and the common electrode of each picture element portion of the display panel 13 are discharged.
[0071]
The discharge time of the residual charge can be adjusted to an arbitrary time by controlling (digital control) the period during which the high-level voltage is applied to the gate electrode after mask writing, as indicated by the arrow (8) in FIG. Therefore, the charge remaining in the picture element portion can be sufficiently discharged to eliminate the remaining image.
[0072]
Further, based on the power OFF notice signal output from the display controller 11, the booster circuit 15 in the power supply circuit 12 is turned off, the source / common reference voltage, the gate high voltage, and the gate low voltage are turned off. The SW 14a is turned on. As a result, a discharge process using the FET-SW 14a of the power supply circuit 12 is started, and the output voltage (gate high voltage) of each gate line drops to the GND (ground) potential. Therefore, even when the main power supply is on in the standby state when the output is off (waiting for a call) in a mobile phone or the like, there is no possibility that an analog voltage is applied to the source bus line as in the conventional case, and the liquid crystal display The reliability is improved.
[0073]
As described above, based on the power-off preparation signal and the power-off notice signal shown in FIG. 7, the discharge of the residual charge in each picture element portion of the display panel 13 is more effective than the case where only the power-off notice signal is based. There is.
[0074]
Further, as shown in FIG. 17, if a sequence is provided for discharging and charging the gate power source, there is no danger of latch-up. It is optimal for the sequence to bring the gate low power supply to the GND potential (ground potential) later than the gate high power supply. In addition, while maintaining ultra-low power consumption, the power supply can be sharply lowered, and residual charge can be eliminated.
(Embodiment 3)
The third embodiment is a case where the charge remaining in the pixel portion is sufficiently discharged by mask writing and gate voltage high period control as in the second embodiment to eliminate the remaining image. This is a case where a resistance element (a resistance element of a conventional example) is used instead of the second FET-SW 14a. FIG. 16 is a block diagram showing a main configuration of the liquid crystal display device 10B according to the third embodiment of the present invention, and members having the same effects as those in FIG. 1 are denoted by the same reference numerals.
[0075]
The display controller 11B as the display controller applies a pixel application voltage that is 0 (V) or a predetermined voltage value to each pixel unit based on a predetermined power-off (OFF) preparation signal from the system controller 20B. After applying the mask for one horizontal period or longer, the power supply from the power supply circuit 12B to the power supply display unit 13a is controlled to stop based on the OFF notice signal. In this case, the predetermined pixel application voltage applied to each pixel unit at the time of mask writing is a constant voltage in a normally state (normally white or normally black). Similarly to the second embodiment, the applied voltages of the source electrode that is a pixel electrode of each pixel element and the common electrode that is a counter electrode are made the same at the time of mask writing. Similarly to the second embodiment, the source electrode and the common electrode are grounded after the mask writing and before the power supply stop control, and the high-level voltage is applied to the gate electrodes on all the gate lines GL for a certain period (High). Period) is applied.
[0076]
As described above, in the second and third embodiments, as shown in FIG. 17 (the sequence is in the second embodiment and the sequence is not in the third embodiment), the charge removal period (high period) is digitally controlled to an arbitrary time. Therefore, the remaining charge in the picture element can be eliminated. In this case, since the mask writing period is provided, the electric charge can be discharged uniformly over the entire screen without depending on the immediately preceding display image. The mask is optimally written with a liquid crystal applied voltage of white display or less in the normally white mode, and with a liquid crystal applied voltage of black display or less in the normally black mode.
[0077]
In this case, since a resistance element (a resistance element of a conventional example) is used instead of the FET-SW 14a of the first and second embodiments, the power supply is sharpened while maintaining ultra-low power consumption as in the first and second embodiments. Even if it cannot be lowered or raised, the charge remaining in the picture element portion can be sufficiently discharged by the high period control of the gate voltage after mask writing to eliminate the remaining image. If the resistance value of the resistance element for discharging or charging used at this time is equal to or higher than the resistance value of the resistance element shown in the conventional example, lower power consumption is not hindered compared to the conventional example.
[0078]
Even when the power is turned off after mask writing, if the predetermined pixel application voltage applied to each pixel part at the time of mask writing is a constant low voltage in a normal state (normally white or normally black). The remaining image can be easily eliminated.
[0079]
【The invention's effect】
As described above, according to the present invention, at least the active element of the switch means is connected between the voltage output terminal and the ground terminal, and the active element is turned on and the voltage output is turned off. It is possible to prevent afterimages and latch-ups after the power is turned off, and to reduce power consumption during driving.
[0080]
In addition, when performing mask writing, if the predetermined pixel application voltage applied to each pixel element at the time of mask writing is a constant low voltage in a normal state (normally white or normally black), the rest of the image is displayed. It can be solved more easily. Further, if the high period control of the gate voltage is performed after mask writing, the charge remaining in the picture element portion can be discharged more sufficiently and the remaining image can be eliminated.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a main configuration of a liquid crystal display device according to Embodiment 1 of the present invention.
FIG. 2 is a diagram showing an operation state of the FET-SW in FIG.
3 is a circuit diagram showing a main configuration of the power supply circuit of FIG. 1;
4A is an image diagram of a falling state of each voltage immediately after the source / common reference voltage, the gate high voltage, and the gate low voltage supplied to the display panel of FIG. 1 are turned off; FIG. b) is a diagram illustrating an afterimage of an image displayed on the display panel at that time.
5A is a diagram showing falling and rising states of a source / common reference voltage, a gate high voltage, and a gate low voltage supplied to a display panel when the FET-SW and the resistor of FIG. 1 are used. (B) is a figure which shows the fall and rise state of the source / common reference voltage, gate High voltage, and gate Low voltage which are supplied to the display panel at the time of driving FET-SW simply.
6 is a timing chart of signal voltages applied to the display panel of the liquid crystal display device of FIG. 1. FIG.
FIG. 7 shows a case where 0 (V) or an arbitrary constant voltage is applied as a pixel part application voltage to each picture element part in the display panel (mask writing) in Embodiment 2 of the liquid crystal display device of the present invention; It is a timing chart of each signal voltage applied to the display panel.
FIG. 8 is a block diagram showing a main configuration of a conventional liquid crystal display device.
9 is a timing chart of signal voltages applied to the display panel of the liquid crystal display device of FIG.
10A is an enlarged view of a falling state of a pixel part applied voltage of each picture element part of a display panel of a conventional liquid crystal display device, and FIG. 10B is an image displayed on the display panel at that time; FIG.
FIG. 11 is a block diagram showing another example of a configuration of main parts of a conventional liquid crystal display device.
12 is a timing chart of signal voltages applied to the display panel of the liquid crystal display device of FIG.
13 is a circuit diagram showing a configuration of a main part of Patent Document 1. FIG.
FIG. 14 is a timing chart when assuming signal voltages applied to the display panels of Patent Documents 1 and 2;
FIG. 15 is a block diagram showing a main configuration of a liquid crystal display device according to Embodiment 2 of the present invention.
FIG. 16 is a block diagram showing a main configuration of a liquid crystal display device according to Embodiment 3 of the present invention.
17 is a timing chart for explaining the effect of the third embodiment of the liquid crystal display device of FIG. 16 using an example of a timing chart of signal voltages applied to the display panel of the liquid crystal display device of FIG. .
[Explanation of symbols]
10, 10A, 10B liquid crystal display device
11, 11A, 11B Display controller (display controller)
12, 12B Power supply circuit (Display power supply)
13 Display panel
13a Display section
14 Discharge circuit
14a FET-SW (switch means)
14b, 14B resistance
15 Booster circuit (voltage generation means)

Claims

A voltage generating means for enabling one or a plurality of predetermined output voltages to be output or output stop controlled; and provided between an output terminal of the predetermined output voltage and a predetermined reference potential terminal, and is turned off when the voltage generating means is controlled to stop. A power supply for display having switch means for controlling from on to off ,
Possess a display controller for outputting the display signals, a display unit for displaying an image by the display signal and the output voltage,
In the display unit, a plurality of picture element units are connected from gate lines and source lines through transistors, respectively, and the plurality of picture element units are arranged in a matrix in the vicinity of intersections of the gate lines and source lines, respectively. Configured
The predetermined reference potential terminal is a ground connection terminal, and when the predetermined output voltage includes a gate low voltage lower than the ground voltage and a gate high voltage higher than the ground voltage, the predetermined reference potential terminal is connected to the output terminal of the gate low voltage. The first switch means and the second switch means connected to the output terminal of the gate high voltage are such that when the first and second switch means are turned on, the rise of the gate low voltage becomes the fall of the gate high voltage. An image display device that is controlled so as to be gentler .

The image display apparatus according to claim 1, wherein in the display power supply apparatus, output or output stop control of the voltage generation means is performed based on an input control signal, and on / off control of the switch means is performed.

3. The image display device according to claim 1, wherein a resistance element is provided between the switch means and a reference potential terminal or / and the output terminal in the display power supply device .

The display controller performs mask writing by applying a pixel application voltage of 0 (V) or a predetermined voltage value to each pixel unit for one horizontal period or more based on a predetermined power-off preparation signal. The image display device according to claim 1, wherein the input control signal is later output to the display power supply device to stop power supply from the display power supply device.

A display controller that outputs a display signal, and a plurality of pixel units that perform image display by the display signal are connected to each other from the gate line and the source line through transistors, and the plurality of pixel units are respectively connected to the gate line and the source A display unit arranged in a matrix in the vicinity of the intersection of the lines, and the display controller applies 0 (V) or a predetermined voltage to each pixel unit based on a predetermined power-off preparation signal After applying a pixel application voltage as a value for one horizontal period or more and performing mask writing, the power supply to the display unit is controlled to stop .
A power supply device for display , comprising: voltage generating means for enabling output or output stop control of one or a plurality of predetermined output voltages; and a resistance element provided between an output end of the predetermined output voltage and a predetermined reference potential end Is provided,
The predetermined reference potential terminal is a ground connection terminal, and when the predetermined output voltage includes a gate low voltage lower than the ground voltage and a gate high voltage higher than the ground voltage, the predetermined reference potential terminal is connected to the output terminal of the gate low voltage. The first resistance element and the second resistance element connected to the output terminal of the gate high voltage are such that when the first and second resistance elements are turned on, the rise of the gate low voltage is the fall of the gate high voltage. An image display device having a large and small resistance value so as to be gentler .

6. The image display device according to claim 4 , wherein a predetermined pixel application voltage applied to each pixel unit at the time of mask writing is a normally-state voltage.

The image display device according to any one of claims 4 to 6 , wherein, at the time of writing the mask, the applied voltages of the source electrode that is a pixel electrode and the common electrode that is a counter electrode of each pixel portion are made the same.

The source electrode and the common electrode are grounded to a ground potential after the mask writing and before the power supply is stopped, and a high level voltage is applied to a part or all of the gate electrodes on the gate line for a certain period. The image display apparatus in any one of Claims 4-7 .

The predetermined output voltage, the image display apparatus according to claim 1 or 5 is one of the gate Toro voltage and gate high voltage, a source over scan / common reference voltage and the gate low voltage and the gate high voltage.

Said first and second switch means is an active element, according to claim 1, the rise of the gate low voltage is controlled to be gentle in comparison with the fall of the gate high voltage by the device characteristics of said active element Image display device.

The image display device according to claim 1, wherein a resistance element is provided between the first switch means and the ground connection terminal or / and the output terminal of the gate low voltage.

A first resistance element provided between the first switch means and the ground connection terminal or / and the output terminal of the gate low voltage;
A second resistance element provided between the second switch means and the ground connection terminal or / and the gate high voltage output terminal;
The image display device according to claim 1, wherein a resistance value of the first resistance element is larger than a resistance value of the second resistance element.