JP4309560B2

JP4309560B2 - Semiconductor device, method for manufacturing the same, and semiconductor wafer

Info

Publication number: JP4309560B2
Application number: JP2000182563A
Authority: JP
Inventors: 孝之青井; 竜司市川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-06-19
Filing date: 2000-06-19
Publication date: 2009-08-05
Anticipated expiration: 2020-06-19
Also published as: JP2002009153A

Description

【０００１】
【発明の属する技術分野】
本発明は、本発明は、半導体装置におけるリダンダンシー（Redundancy）工程で使用される位置合わせマークに関し、特に金属構造の位置合わせマークを有する半導体装置及びその製造方法並びに半導体ウエーハに関するものである。
【０００２】
【従来の技術】
年々、高集積化の進む半導体装置に於いては、微細化への要求として回路設計ルールの縮小化が取り入れられている。特に大規模集積化が進むＤＲＡＭなどの半導体記憶装置では、その傾向が顕著である。また、微細化に伴い、冗長回路を予め設けておき、不良部分と置き換えを行うことで、不良部分を救済するリダンダンシー技術が広く採用されている。現実的にまったく不良メモリセルが存在しない製品、すなわち、すべてのビットについて良品を製造することは困難であり、通常の半導体記憶装置では、ダイソート検査によりメモリセルの不良部分を特定して、不良部分を冗長部分と置き換えて、動作的に良品として保証された半導体記憶装置として出荷される。
【０００３】
ところで、不良部分と冗長回路とを置き換えるためには、配線の接続を変更する必要がある。配線接続の変更方法として、フューズ回路を用意して、接続不要な回路に接続されたフューズを切断する必要がある。フューズを切断するには、レーザを切断必要な特定フューズに照射して、特定フューズのみ切断する必要がある。その場合、特定フューズの位置を特定することが不可欠であり、その位置特定手法として、リダンダンシー合わせマークが用いられている。
【０００４】
ここで、従来技術を用いた場合のリダンダンシー位置合わせマークの断面構造を図１３及び図１４に示す。図１３に示されるように、ＴＥＯＳ膜５０の一部分に縦約５５μｍ、横１００μｍの溝５１が設けられている。その溝５１の中央部分に幅約１０μｍ、長さ約７２μｍの位置合わせマーク５２が設けられていて、その長さ方向の両端部はＴＥＯＳ膜５０中に埋め込まれている。図１３のＦ−Ｆ´線上の断面図は図１４に示される通りである。半導体基板５３上に形成されたＴＥＯＳ膜５０の溝５１の深さは約１．５５μｍであり、位置合わせマーク５２は２層構造であり、下層はＴｉＮ層５４が厚さ約０．０５μｍで形成されていて、下層の上には上層としてＡｌＣｕ層５５が厚さ約０．５μｍで形成されている。
【０００５】
アライメント時、この真上(図１３参照)からレーザをスキャニングし、位置合わせマークの上表面とそれ以外の部分の、反射の違いによってアライメントを行う。この位置合わせマークは半導体ウエーハ上の数百個に及ぶ全半導体チップそれぞれに対応して設けられていて、各半導体チップに位置合わせを行い、不良部分と冗長部分との置き換えを行っている。
【０００６】
なお、特開平４−６１２１８号公報には、その第１図などに絶縁膜中にコンタクトホールを設け、コンタクトホール内に導電材を堆積し、開口部内に段差を設けて、アライメントマークとして利用する技術が記載されている。
【０００７】
【発明が解決しようとする課題】
以上のような従来の半導体装置では、以下の課題が生じる。
【０００８】
アライメント時には、図１３に示される位置合わせマークの真上からレーザをスキャニングし、金属部とそれ以外の部分の、反射の違いによって位置合わせを行う。しかしながら、もしも位置合わせマークが正常に形成されていなかった場合、正しい位置合わせがとれず、本来とは違う位置にあるフューズを切ってしまう可能性がある。例えば、図１４に示されたように位置合わせマークをＴｉＮ層５４とその上に設けられたＡｌＣｕ層５５で形成する場合、ＴｉＮ層５４及びＡｌＣｕ層５５共に剥き出しの状態である。
【０００９】
位置合わせマークを形成の後、表面上にポリイミド膜を付ける工程があるが、この工程で塗布ムラ等の理由でやり直しになった場合、ポリイミド剥離後、再処理されることになる。問題となるのはポリイミド剥離の際に用いられるガスである。そのガスの中にＣＦ₄が含まれており、それがＴｉＮ層にダメージを与えることが分かっている。
【００１０】
すなわち、図１４に示すところのＡｌＣｕ層５５の下に配置されているＴｉＮ層５４が破壊されることになり、真上から見た場合、リダンダンシー用の位置合わせマークが本来通りの色で再現されなくなる。例えば、本来の色が白色である場合には、黒色として認識される場合がある。このため、リダンダンシーの整合性が取れなくなるという事態を招く。特にポリイミド膜を成膜後の検査工程で、成膜状態が適切でない場合にその成膜、剥離を何度も繰り返す場合には、ＴｉＮ層へのダメージの程度が大きくなり、位置合わせの機能を果たせなくなる可能性があった。
【００１１】
本発明の目的は以上のような従来技術の課題を解決することにある。
【００１２】
特に、本発明の目的は、位置合わせマークの形状を設計通りに確保して、抽出された不良回路に対して、対応する冗長回路が置き換えられた半導体装置を提供することにある。
【００１３】
本発明の他の目的は高精度の位置合わせを可能とし、さらなる微細化が進んだ場合においても、必要なリダンダンシー処理が可能な半導体ウエーハを提供することにある。
【００１４】
本発明の他の目的は、侵食性の高いガスを使用した場合でも、位置合わせマークの形状を設計通りに保持して、高精度の位置合わせを可能とした半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するため、回路素子が設けられた半導体基板と、前記半導体基板上に設けられ、開口部を有する絶縁層と、前記絶縁層中に設けられた第１のＴｉＮ層と、前記第１のＴｉＮ層上に形成され、前記開口部にその上面が露出し、上面以外は前記絶縁層で被覆された金属層と、前記金属層上に形成され、前記開口部直下に同一形状の開口部を有する第２のＴｉＮ層とを有する半導体装置を提供することが可能である。
【００１６】
また、本発明の第２の特徴である半導体基板中に回路素子を形成する工程と、前記半導体基板上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に所定形状の第１の金属層を形成する工程と、前記第１の金属層と同一平面形状の第２の金属層を形成する工程と、前記第２の金属層上にこの第２の金属層と同一平面形状の第３の金属層を形成する工程と、前記第１の絶縁膜、前記第３の金属層上に第２の絶縁層を形成する工程と、前記第２の絶縁層及び前記第３の金属層を前記第２の金属層表面が一部露出するように除去する工程と、前記第２の絶縁層及び前記第２の金属層上にポリイミド層を堆積する工程と、前記ポリイミド層を前記開口部分でＣＦ4ガスを用いて除去する工程とを有することを特徴とする半導体装置の製造方法としたことで、侵食性の高いガスを使用した場合でも、位置合わせマークの形状を設計通りに保持して、高精度の位置合わせを可能とした半導体装置の製造方法を提供することが可能である。
【００１８】
【発明の実施の形態】
次に，図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には、同一又は類似の符号を付している。ただし、図面は模式的なものであり，厚みと平面寸法との関係、各層の厚みの比率等は、現実のものとは異なる。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
（第１の実施の形態）
本発明にかかる第１の実施の形態にかかる半導体装置の製造方法を、図１乃至図９を用いて説明する。
【００１９】
図１に示される通り、ＴＥＯＳ膜１上に開口部２が設けられている。この開口部中にＡｌＣｕ層３などからなる金属層が露出している。この開口部２はこの例では例えば、深さ約１μｍ、縦約４０μｍ、横約１０μｍとなっている。この開口部２には、ＴＥＯＳ膜１及びＡｌＣｕ層３などからなる金属層の上表面のみが露出している。なお、点線で示した部分にはＡｌＣｕ層３がＴＥＯＳ膜１下に埋め込まれて形成されている。図１で、示されるＡ−Ａ´線での断面図は図２に示される。
【００２０】
この図２に示される通り、半導体基板４上にＴＥＯＳ膜１などからなる絶縁層が設けられている。ここでは、ＴＥＯＳ膜１は例として示したのみで他の絶縁膜であっても構わないし、１層構造に限らず、２層以上の多層構造でも構わない。なお、金属層を構成するＡｌＣｕ層３は類似する物理化学的性質を有する材料であれば、他の材料を適宜ＡｌＣｕ層３に替えて使用できるし、組み合わせて積層構造とすることもできる。半導体基板４上には図示しない部分において、トランジスタやキャパシタなどの回路素子が形成されている。ＴＥＯＳ膜１中には、ＴｉＮ層５が膜厚約０．０５μｍ、横約１００μｍ、縦約５５μｍで形成され、その上に膜厚約０．５μｍ、横約１００μｍ、縦約５５μｍのＡｌＣｕ層３が形成されている。
【００２１】
このようにＡｌＣｕ層３及びＴｉＮ層５からなる位置合わせマークとして用いられる金属層の大きさを十分に取りながら、実際に位置合わせマークとして機能する開口部の大きさを小さくすることで、ＴｉＮ層５側面を囲う構造にすることができる。
【００２２】
このようにポリイミド膜を堆積後、成膜状態が好ましくない場合に、ポリイミド膜を剥離し、再度、ポリイミド膜を堆積する工程を何度も繰り返した場合であっても、再処理による剥離工程におけるＴｉＮ層５へのガスのダメージを回避でき、高精度の位置合わせマークを維持できる。さらに、リダンダンシー工程で正確な位置合わせを可能として、不良部分を冗長部分に置き換えるフューズブローを的確に行うことが可能となる。なお、位置合わせマーク部分上に形成されたポリイミド膜は透光性を有するため、リダンダンシー工程での、真上からの位置測定に際して障害とはならない。
【００２３】
上記の位置合わせマークは各半導体チップ上に設けてもよいし、半導体ウエーハの各半導体チップの相互の間のダイシングライン上に設けてもよい。半導体チップ上に設ける場合には、位置合わせマークはそれぞれに半導体チップに含まれたフューズの周辺に設けることで、切断すべきフューズ特定の位置精度が向上する。ダイシングライン上に設ける場合には、ダイシングラインの幅が１００μｍ程度の場合、図１に示される金属層はその長さが短い方向である縦方向がダイシングラインの幅方向に配置され、金属層の長さが長い方向である横方向がダイシングラインに沿ったライン方向に配置される。ダイシングラインは半導体ウエーハ上で、各半導体チップの周囲の各辺に沿って４方向に設けられていて、位置合わせマークは各半導体チップ周囲の４方向のダイシングライン上に設けられる。
【００２４】
なお、図１では開口部２はＡｌＣｕ層３及びＴｉＮ層５からなる金属層の縦方向の長さよりも小さい長さを有しているが、場合により図３に示されるように開口部６の長さがＡｌＣｕ層３及びＴｉＮ層５からなる金属層の縦方向の長さと等しいか若干小さい長さであっても金属位置合わせマークの下層のＴｉＮ層５が開口部６から露出しない形状であれば構わない。例えば５５μｍ以下程度の縦方向の長さに開口部６を設定しても構わない。
（第２の実施の形態）
図４に示されるようにこの実施の形態では、互いに向きの異なる位置合わせマークを二つ隣接して設けている。図中左側に示された位置合わせマークは、図３に示された構成と同一となっている。図中右側に示された位置合わせマークは、左側に設けられた位置合わせマークとは形状が異なっている。すなわち、ＴＥＯＳ膜１上に開口部７が設けられている。この開口部中にＡｌＣｕ層８などからなる金属層が露出している。
【００２５】
この開口部７はこの例では例えば、深さ約１μｍ、縦約１０μｍ、横約６０μｍとなっている。この開口部７には、ＴＥＯＳ膜１及びＡｌＣｕ層８などからなる金属層のみが露出している。なお、点線で示した部分にはＡｌＣｕ層８及びＴｉＮ層９がＴＥＯＳ膜１下に埋め込まれて形成されている。ここでは、ＴＥＯＳ膜１は例として示したのみで他の絶縁膜であっても構わないし、１層構造に限らず、２層以上の多層構造でも構わない。なお、金属層を構成するＡｌＣｕ層８は類似する物理化学的性質を有する材料であれば、他の材料を適宜ＡｌＣｕ層８に替えて使用できるし、組み合わせて積層構造とすることもできる。図４中で示されるＣ−Ｃ´線での断面図は図５に示され、Ｄ−Ｄ´線での断面図は図６に示される。
【００２６】
この図５及び図６に示される通り、半導体基板４上にＴＥＯＳ膜１などからなる絶縁層が設けられている。半導体基板４上には図示しない部分では、トランジスタやキャパシタなどの回路素子が形成されている。ＴＥＯＳ膜１中には、ＴｉＮ層９が膜厚約０．０５μｍ、横約６０μｍ、縦約６０μｍで形成され、その上に膜厚約０．５μｍ、横約６０μｍ、縦約６０μｍのＡｌＣｕ層８が形成されている。
【００２７】
このようにＡｌＣｕ層８及びＴｉＮ層９からなる位置合わせマークとして用いられる金属層の大きさを十分にとりながら、実際に位置合わせマークとして機能する開口部７の大きさを小さくすることで、ＴｉＮ層９側面を囲う構造にすることができ、ポリイミド膜を堆積後、成膜状態が好ましくない場合に、ポリイミド膜を剥離し、再度、ポリイミド膜を堆積する工程を何度も繰り返した場合であっても、再処理による剥離工程におけるＴｉＮ層９へのガスのダメージを回避でき、高精度の位置合わせマークを維持して、リダンダンシー工程で正確な位置合わせを可能として、不良部分を冗長部分に置き換えるフューズブローを的確に行うことが可能となる。
【００２８】
また、この実施の形態では互いに向きが垂直になっている位置合わせマークを図４中で示すように距離Ｄ、ここでは例えば、４０μｍ離間させている。
【００２９】
このため、位置合わせマークをスキャニングする際に互いに垂直な方向でスキャニングすることで、縦横の座標値を得ることができ、高精度の位置測定、位置合わせが可能となる。
【００３０】
上記の位置合わせマークは各半導体チップ上に設けてもよいし、半導体ウエーハの各半導体チップの相互の間のダイシングライン上に設けてもよい。半導体チップ上に設ける場合には、位置合わせマークはそれぞれに半導体チップに含まれたフューズの周辺に設けることで、切断すべきフューズ特定の位置精度が向上する。ダイシングライン上に設ける場合には、ダイシングラインの幅が１００μｍ程度の場合、図４に示される金属層はその長さが短い方向である縦方向がダイシングラインの幅方向に配置され、金属層の長さが長い方向である横方向がダイシングラインに沿ったライン方向に配置される。ダイシングラインは半導体ウエーハ上で、各半導体チップの周囲の各辺に沿って４方向に設けられていて、位置合わせマークは各半導体チップ周囲の４方向のダイシングライン上に設けられる。
【００３１】
なお、図４では開口部６はＡｌＣｕ層３及びＴｉＮ層５からなる金属層の縦方向の長さとほぼ等しい長さを有しているが、場合によりＡｌＣｕ層３及びＴｉＮ層５からなる金属層の縦方向の長さより小さい長さであっても金属位置合わせマークの下層のＴｉＮ層５が開口部６から露出しない形状であれば構わない。
【００３２】
さらに図４では開口部７はＡｌＣｕ層８及びＴｉＮ層９からなる金属層の横方向の長さとほぼ等しい長さを有しているが、場合によりＡｌＣｕ層８及びＴｉＮ層９からなる金属層の横方向の長さより小さい長さであっても金属位置合わせマークの下層のＴｉＮ層９が開口部６から露出しない形状であれば構わない。
（第３の実施の形態）
本実施の形態では，図７に示されるように、ＴＥＯＳ膜１上に開口部１０が設けられている。この開口部１０中にＡｌＣｕ層３及びＴｉＮ層１１などからなる金属層が露出している。この開口部２の形状は例えば、第１の実施の形態と同様でもよい。この開口部１０には、ＴＥＯＳ膜１、ＡｌＣｕ層３及びＴｉＮ層１１などからなる金属層の上表面及び一部側面のみが露出している。なお、点線で示した部分にはＴｉＮ層１１がＴＥＯＳ膜１下に埋め込まれて形成されている。図７中に示されるＥ−Ｅ´線での断面図は図８に示される。この図８に示される通り、半導体基板４上にＴＥＯＳ膜１などからなる絶縁層が設けられている。半導体基板４上には図示しない部分では、トランジスタやキャパシタなどの回路素子が形成されている。ＴＥＯＳ膜１中には、ＴｉＮ層５及びＡｌＣｕ層３が第一の実施の態様と同様に形成されている。
【００３３】
ここでは、ＴＥＯＳ膜１は例として示したのみで他の絶縁膜であっても構わないし、１層構造に限らず、２層以上の多層構造でも構わない。なお、金属層を構成するＡｌＣｕ層３は類似する物理化学的性質を有する材料であれば、他の材料を適宜ＡｌＣｕ層３に替えて使用できるし、組み合わせて積層構造とすることもできる。このＡｌＣｕ層３上に開口部１０以外の上面全面にさらにＴｉＮ層１１が厚さ約０．０４μｍ程度で形成されている。
【００３４】
このようにＡｌＣｕ層３及び２層のＴｉＮ層５、１１からなる位置合わせマークとして用いられる金属層の大きさを十分に取りながら、実際に位置合わせマークとして機能する開口部の大きさを小さくすることで、下層のＴｉＮ層５側面をＴＥＯＳ膜１で囲う構造にすることができ、ポリイミド膜を堆積後、成膜状態が好ましくない場合に、ポリイミド膜を剥離し、再度、ポリイミド膜を堆積する工程を何度も繰り返した場合であっても、再処理による剥離工程における下層のＴｉＮ層５へのガスのダメージを回避でき、高精度の位置合わせマークを維持して、リダンダンシー工程で正確な位置合わせを可能として、不良部分を冗長部分に置き換えるフューズブローを的確に行うことが可能となる。
【００３５】
ここで、上層のＴｉＮ層１１はガスによるダメージを受けるが、位置合わせマークとして認識される開口部１０下にあるＴｉＮ層５はＡｌＣｕ層３でその上面を被覆され、その側面もＴＥＯＳ膜１で被覆されているため、ガスによるダメージを受けないので、位置合わせマークの機能は維持される。
【００３６】
上記の位置合わせマークは各半導体チップ上に設けてもよいし、半導体ウエーハ内の各半導体チップの相互の間のダイシングライン上に設けてもよい。半導体チップ上に設ける場合には、位置合わせマークはそれぞれに半導体チップに含まれたフューズの周辺に設けることで、切断すべきフューズ特定の位置精度が向上する。ダイシングライン上に設ける場合には、ダイシングラインの幅が１００μｍ程度の場合、図７に示される金属層はその長さが短い方向である縦方向がダイシングラインの幅方向に配置され、金属層の長さが長い方向である横方向がダイシングラインに沿ったライン方向に配置される。ダイシングラインは半導体ウエーハ上で、各半導体チップの周囲の各辺に沿って４方向に設けられていて、位置合わせマークは各半導体チップ周囲の４方向のダイシングライン上に設けられる。
【００３７】
なお、図７では開口部１０はＡｌＣｕ層３及びＴｉＮ層５，１１からなる金属層の縦方向の長さよりも小さい長さを有しているが、場合により図３に示されるように開口部１０の長さがＡｌＣｕ層３及びＴｉＮ層５，１１からなる金属層の縦方向の長さと等しいか若干小さい長さであっても金属位置合わせマークの下層のＴｉＮ層５が開口部１０から露出しない形状であれば構わない。例えば５５μｍ以下程度の縦方向の長さに開口部１０を設定しても構わない。
（第４の実施の形態）
本実施の形態は第３の実施の形態の半導体装置の製造方法に係り、図９乃至図１２を用いて説明される。
【００３８】
まず、図９に示されるようにトランジスタなどが図示されない部分に形成された半導体基板４上に第１ＴＥＯＳ層１２が堆積され、その上に第１のＴｉＮ層５、ＡｌＣｕ層３、第２のＴｉＮ層１１が順次堆積され、位置合わせマークとして用いられる金属層部分にレジスト１３が第２のＴｉＮ層１１上に形成される。
【００３９】
ついで、図１０に示されるようにレジスト１３をマスクに用いて反応性イオンエッチングなどを使用して、位置合わせマークとして使用される金属層を所定の形状にエッチングして形成して後、レジストを除去する。図１０に示されるように金属層は位置合わせマーク部分以外は除去されている。
【００４０】
ついで、図１１に示されるように第２ＴＥＯＳ層１４が全面に堆積された後、ＣＭＰなどを用いて表面が平坦化される。
【００４１】
ついで、図１２に示されるように第２ＴＥＯＳ層１４上に位置合わせマークとなる点線で示された開口部１０形成予定領域以外の部分にレジスト１５を形成する。その後、レジスト１５をマスクに用いて、第２ＴＥＯＳ層１４及び第２ＴｉＮ層１１を反応性イオンエッチングなどを用いて除去する。その後、レジスト１５を除去することで、図７及び図８に示された第３の実施の形態の半導体装置が形成される。この後，ポリイミド膜を全面に堆積し、成膜状態を検査する。その結果、良好な成膜状態でない場合には、剥離と再成膜、検査を繰り返す。良好な成膜状態を確認後、位置合わせを行い、必要なフューズをブローして、不良回路を冗長回路と置き換えて、正常動作を保証する。
【００４２】
ここで、ポリイミド膜成膜、除去の再処理において、下層のＴｉＮ層５にダメージを与えるようなガスが位置合わせマークの金属層の下層のＴｉＮ層５に回り込むことを防ぐことが出来る。本発明により、位置合わせマークにダメージが与えられることがない為、ポリイミド剥離等の再処理を何回行おうとも位置合わせマークに影響を受けず、正常なフューズブローができるようになる。
【００４３】
侵食性の高いガスを使用した場合でも、位置合わせマークの形状を設計通りに保持して、高精度の位置合わせを可能とした半導体装置の製造方法を提供することにある。
【００４４】
なお、第１乃至第３の実施の形態では特に第１ＴＥＯＳ層、第２ＴＥＯＳ層の区別を行わずにＴＥＯＳ層として扱っているが、実際にはこの第４の実施の形態の通り、少なくとも２段階の工程にてＴＥＯＳ層を位置合わせマーク周辺に形成している、
ここで、位置合わせマークに用いられる金属層は半導体装置の他の部分で回路素子内の配線形成と同時に堆積、エッチングを行って同一工程で製造することができる。そのため、３層構造からなる配線層と同時に形成する場合には位置合わせマークにおける金属層も同様の３層構造とし、２層構造である他の配線層と同時に形成する場合には、２層構造として形成することが工程数削減にとって有益である。また、位置合わせマークは上面からスキャンして位置を確認するものであるため、半導体装置または、半導体ウエーハの最上層付近にあることが反射光を正しく認識する上で通常好適である。
【００４５】
ここで、半導体装置または半導体ウエーハ内で位置合わせマークと垂直方向で同一位置にある配線層は通常パッド層に相当する。そのため、位置合わせマークの金属層はパッド層と同一工程で製造され、パッド層と同一金属構造であることが工程数削減の上で適切である。
【００４６】
なお、この実施の形態では第３の実施の形態の半導体装置の製造方法を示したが第１又は第２の実施形態についても同様の工程を用いて適用できる。すなわち、第１の実施の形態に適用する場合には、第２ＴＥＯＳ層１１をＡｌＣｕ層３上に設ける工程は不要であり、ＡｌＣｕ層３上に直接、ＴＥＯＳ層を形成し、その後、第４の実施の形態同様に開口部２を設けることで、製造できる。
【００４７】
第２の実施の形態については、単に開口部を形成する工程において、そのサイズを所望のサイズに合わせて第１の実施の形態の製造方法における開口部形成工程を修正することで、適用できる。
【００４８】
位置合わせマークとして、ＡｌＣｕ層やＴｉＮ層との組み合わせからなる２又は３層の金属層を各実施の形態にて示したが、これに限るものではなく同様の物理化学的性質を持った材料を適宜選択して位置合わせマークを形成することも可能である。さらに各実施の形態で示した金属材料多層構造をさらに多数回繰り返して３層以上の金属層からなる位置合わせマークとして構成してもよい。
【００４９】
【発明の効果】
本発明によれば、位置合わせマークの形状を設計通りに確保して、抽出された不良回路に対して、対応する冗長回路が置き換えられた半導体装置を提供できる。
【００５０】
本発明によればさらに、高精度の位置合わせを可能とし、さらなる微細化が進んだ場合においても、必要なリダンダンシー処理が可能な半導体ウエーハを提供できる。
【００５１】
本発明によればさらに、侵食性の高いガスを使用した場合でも、位置合わせマークの形状を設計通りに保持して、高精度の位置合わせを可能とした半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置を説明する平面図である。
【図２】本発明の第１の実施の形態に係る半導体装置を説明する断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の変形例を説明する平面図である。
【図４】本発明の第２の実施の形態に係る半導体装置を説明する平面図である。
【図５】本発明の第２の実施の形態に係る半導体装置を説明する断面図である。
【図６】本発明の第２の実施の形態に係る半導体装置を説明する断面図である。
【図７】本発明の第３の実施の形態に係る半導体装置を説明する平面図である。
【図８】本発明の第３の実施の形態に係る半導体装置を説明する断面図である。
【図９】本発明の第４の実施の形態に係る半導体装置の製造方法を説明する断面図である。
【図１０】本発明の第４の実施の形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第４の実施の形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第４の実施の形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】従来の半導体装置を説明する平面図である。
【図１４】従来の半導体装置を説明する断面図である。
【符号の説明】
１ＴＥＯＳ層
２開口部
３半導体基板
４第１レジスト
５ＴｉＮ層
６開口部
７開口部
８ＡｌＣｕ層
９ＴｉＮ層
１０開口部
１１ＴｉＮ層
１２第１ＴＥＯＳ層
１３レジスト
１４第２ＴＥＯＳ層
１５レジスト[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an alignment mark used in a redundancy process in a semiconductor device, and more particularly, to a semiconductor device having a metal structure alignment mark, a manufacturing method thereof, and a semiconductor wafer.
[0002]
[Prior art]
In semiconductor devices that are becoming increasingly integrated year by year, circuit design rules have been reduced as a requirement for miniaturization. This tendency is particularly noticeable in semiconductor memory devices such as DRAMs that are becoming increasingly large-scale integrated. Further, along with miniaturization, a redundancy technique for relieving a defective portion by providing a redundant circuit in advance and replacing the defective portion is widely adopted. In reality, it is difficult to manufacture a good product with no defective memory cells, that is, a good product for all bits. In a normal semiconductor memory device, a defective part of a memory cell is identified by die sort inspection, and a defective part is detected. Is replaced with a redundant part and shipped as a semiconductor memory device that is guaranteed to be a good product in terms of operation.
[0003]
By the way, in order to replace the defective portion with the redundant circuit, it is necessary to change the connection of the wiring. As a method for changing the wiring connection, it is necessary to prepare a fuse circuit and cut a fuse connected to a circuit that does not require connection. In order to cut the fuse, it is necessary to irradiate the specific fuse that needs to be cut and cut only the specific fuse. In that case, it is indispensable to specify the position of the specific fuse, and the redundancy alignment mark is used as the position specifying method.
[0004]
Here, FIG. 13 and FIG. 14 show the cross-sectional structure of the redundancy alignment mark when the conventional technique is used. As shown in FIG. 13, a groove 51 having a length of about 55 μm and a width of 100 μm is provided in a part of the TEOS film 50. An alignment mark 52 having a width of about 10 μm and a length of about 72 μm is provided in the central portion of the groove 51, and both end portions in the length direction are embedded in the TEOS film 50. A cross-sectional view taken along line FF ′ of FIG. 13 is as shown in FIG. The depth of the groove 51 of the TEOS film 50 formed on the semiconductor substrate 53 is about 1.55 μm, the alignment mark 52 has a two-layer structure, and the TiN layer 54 is formed with a thickness of about 0.05 μm in the lower layer. On the lower layer, an AlCu layer 55 having a thickness of about 0.5 μm is formed as an upper layer.
[0005]
During alignment, the laser is scanned from directly above (see FIG. 13), and alignment is performed based on the difference in reflection between the upper surface of the alignment mark and the other portions. This alignment mark is provided corresponding to each of several hundred semiconductor chips on the semiconductor wafer, and alignment is performed on each semiconductor chip to replace a defective portion and a redundant portion.
[0006]
In JP-A-4-61218, a contact hole is provided in an insulating film as shown in FIG. 1 and the like, a conductive material is deposited in the contact hole, and a step is provided in the opening to be used as an alignment mark. The technology is described.
[0007]
[Problems to be solved by the invention]
The conventional semiconductor device as described above has the following problems.
[0008]
At the time of alignment, the laser is scanned from directly above the alignment mark shown in FIG. 13, and alignment is performed by the difference in reflection between the metal portion and the other portions. However, if the alignment mark is not normally formed, correct alignment cannot be obtained, and there is a possibility that the fuse at a position different from the original is cut. For example, when the alignment mark is formed by the TiN layer 54 and the AlCu layer 55 provided thereon as shown in FIG. 14, both the TiN layer 54 and the AlCu layer 55 are exposed.
[0009]
After forming the alignment mark, there is a step of applying a polyimide film on the surface. However, in this step, if processing is performed again for reasons such as coating unevenness, reprocessing is performed after the polyimide is peeled off. The problem is the gas used when the polyimide is peeled off. CF in the gas _Four Has been found to damage the TiN layer.
[0010]
That is, the TiN layer 54 arranged under the AlCu layer 55 shown in FIG. 14 is destroyed, and when viewed from directly above, the redundancy alignment mark is reproduced in the original color. Disappear. For example, when the original color is white, it may be recognized as black. This leads to a situation where redundancy consistency cannot be achieved. In particular, when the film formation state is not appropriate in the inspection process after the polyimide film is formed, when the film formation and peeling are repeated many times, the degree of damage to the TiN layer increases, and the alignment function is increased. There was a possibility that it could not be fulfilled.
[0011]
An object of the present invention is to solve the above-described problems of the prior art.
[0012]
In particular, an object of the present invention is to provide a semiconductor device in which the shape of an alignment mark is ensured as designed and a corresponding redundant circuit is replaced with an extracted defective circuit.
[0013]
Another object of the present invention is to provide a semiconductor wafer capable of highly accurate alignment and capable of performing necessary redundancy processing even when further miniaturization is advanced.
[0014]
Another object of the present invention is to provide a method of manufacturing a semiconductor device that enables highly accurate alignment by maintaining the shape of the alignment mark as designed even when highly erodible gas is used. It is in.
[0015]
[Means for Solving the Problems]
To achieve the above object, a semiconductor substrate provided with a circuit element, an insulating layer provided on the semiconductor substrate and having an opening, a first TiN layer provided in the insulating layer, the first 1 is formed on the TiN layer, the upper surface thereof is exposed in the opening, and the metal layer covered with the insulating layer is formed on the metal layer except for the upper surface, and the opening having the same shape immediately below the opening. It is possible to provide a semiconductor device having a second TiN layer having a portion.
[0016]
A step of forming a circuit element in the semiconductor substrate, a step of forming a first insulating layer on the semiconductor substrate, and a predetermined shape on the first insulating layer; Forming a first metal layer; forming a second metal layer coplanar with the first metal layer; and coplanar with the second metal layer on the second metal layer. Forming a third metal layer having a shape; forming a second insulating layer on the first insulating film and the third metal layer; and the second insulating layer and the third insulating layer. Removing the metal layer so that a part of the surface of the second metal layer is exposed; depositing a polyimide layer on the second insulating layer and the second metal layer; and And a step of removing the opening portion using CF4 gas. Thus, it is possible to provide a method of manufacturing a semiconductor device that enables highly accurate alignment by maintaining the shape of the alignment mark as designed even when highly erodible gas is used.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. In the following description of the drawings, the same or similar parts are denoted by the same or similar reference numerals. However, the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like are different from the actual ones. Accordingly, specific thicknesses and dimensions should be determined in consideration of the following description. Moreover, the part from which the relationship and ratio of a mutual dimension differ also in between drawings is contained.
(First embodiment)
A method of manufacturing a semiconductor device according to the first embodiment of the present invention will be described with reference to FIGS.
[0019]
As shown in FIG. 1, an opening 2 is provided on the TEOS film 1. A metal layer made of the AlCu layer 3 or the like is exposed in the opening. In this example, the opening 2 has a depth of about 1 μm, a length of about 40 μm, and a width of about 10 μm. Only the upper surface of the metal layer composed of the TEOS film 1 and the AlCu layer 3 is exposed in the opening 2. Note that an AlCu layer 3 is formed under the TEOS film 1 in a portion indicated by a dotted line. A cross-sectional view taken along the line AA 'shown in FIG. 1 is shown in FIG.
[0020]
As shown in FIG. 2, an insulating layer made of a TEOS film 1 or the like is provided on the semiconductor substrate 4. Here, the TEOS film 1 is only shown as an example, and may be another insulating film. The TEOS film 1 is not limited to a single layer structure, and may be a multilayer structure of two or more layers. In addition, as long as the AlCu layer 3 which comprises a metal layer is a material which has the similar physicochemical property, another material can be used for the AlCu layer 3 suitably, and it can also be combined and it can also be set as a laminated structure. Circuit elements such as transistors and capacitors are formed on the semiconductor substrate 4 at portions not shown. In the TEOS film 1, a TiN layer 5 is formed with a film thickness of about 0.05 μm, a width of about 100 μm, and a length of about 55 μm, and an AlCu layer 3 having a film thickness of about 0.5 μm, a width of about 100 μm, and a length of about 55 μm. Is formed.
[0021]
Thus, the TiN layer can be obtained by reducing the size of the opening that actually functions as the alignment mark while sufficiently taking the size of the metal layer used as the alignment mark composed of the AlCu layer 3 and the TiN layer 5. It is possible to have a structure that surrounds five sides.
[0022]
Thus, after depositing the polyimide film, when the film formation state is not preferable, the polyimide film is peeled off, and the process of depositing the polyimide film again is repeated many times in the peeling process by reprocessing. Gas damage to the TiN layer 5 can be avoided, and a highly accurate alignment mark can be maintained. Furthermore, accurate positioning can be performed in the redundancy process, and it is possible to accurately perform fuse blow to replace a defective portion with a redundant portion. Note that since the polyimide film formed on the alignment mark portion has translucency, it does not become an obstacle when measuring the position from directly above in the redundancy process.
[0023]
The alignment mark may be provided on each semiconductor chip, or may be provided on a dicing line between the semiconductor chips of the semiconductor wafer. When provided on the semiconductor chip, the alignment marks are provided around the fuses included in the semiconductor chip, respectively, so that the positional accuracy of the fuse to be cut is improved. When provided on the dicing line, when the width of the dicing line is about 100 μm, the length of the metal layer shown in FIG. The horizontal direction, which is the direction in which the length is long, is arranged in the line direction along the dicing line. Dicing lines are provided in four directions along each side around each semiconductor chip on the semiconductor wafer, and alignment marks are provided on four dicing lines around each semiconductor chip.
[0024]
In FIG. 1, the opening 2 has a length smaller than the length in the vertical direction of the metal layer composed of the AlCu layer 3 and the TiN layer 5, but in some cases, as shown in FIG. Even if the length of the metal layer consisting of the AlCu layer 3 and the TiN layer 5 is equal to or slightly smaller than the length of the metal layer, the TiN layer 5 under the metal alignment mark is not exposed from the opening 6. It doesn't matter. For example, the opening 6 may be set to a length in the vertical direction of about 55 μm or less.
(Second Embodiment)
As shown in FIG. 4, in this embodiment, two alignment marks having different directions are provided adjacent to each other. The alignment mark shown on the left side in the figure is the same as that shown in FIG. The alignment mark shown on the right side in the figure is different in shape from the alignment mark provided on the left side. That is, the opening 7 is provided on the TEOS film 1. A metal layer composed of the AlCu layer 8 or the like is exposed in the opening.
[0025]
In this example, the opening 7 has a depth of about 1 μm, a length of about 10 μm, and a width of about 60 μm. Only the metal layer composed of the TEOS film 1 and the AlCu layer 8 is exposed in the opening 7. Note that an AlCu layer 8 and a TiN layer 9 are buried under the TEOS film 1 in a portion indicated by a dotted line. Here, the TEOS film 1 is only shown as an example, and may be another insulating film. The TEOS film 1 is not limited to a single layer structure, and may be a multilayer structure of two or more layers. In addition, as long as the AlCu layer 8 which comprises a metal layer is a material which has a similar physicochemical property, it can replace and use the other material for the AlCu layer 8 suitably, and can also be made into a laminated structure. 4 is shown in FIG. 5, and the sectional view along the line DD ′ is shown in FIG. 6.
[0026]
As shown in FIGS. 5 and 6, an insulating layer made of the TEOS film 1 or the like is provided on the semiconductor substrate 4. Circuit elements such as transistors and capacitors are formed on the semiconductor substrate 4 at portions not shown. In the TEOS film 1, a TiN layer 9 is formed with a film thickness of about 0.05 μm, a width of about 60 μm, and a length of about 60 μm, and an AlCu layer 8 having a film thickness of about 0.5 μm, a width of about 60 μm, and a length of about 60 μm. Is formed.
[0027]
As described above, the size of the opening 7 that actually functions as the alignment mark is reduced while sufficiently taking the size of the metal layer used as the alignment mark composed of the AlCu layer 8 and the TiN layer 9. If the film formation state is unfavorable after depositing the polyimide film, the process of peeling the polyimide film and depositing the polyimide film again can be repeated many times. However, it is possible to avoid gas damage to the TiN layer 9 in the peeling process due to reprocessing, maintain a highly accurate alignment mark, enable accurate alignment in the redundancy process, and replace the defective part with a redundant part. Blowing can be performed accurately.
[0028]
In this embodiment, alignment marks whose directions are perpendicular to each other are separated by a distance D, for example, 40 μm, as shown in FIG.
[0029]
Therefore, by scanning the alignment marks in directions perpendicular to each other, vertical and horizontal coordinate values can be obtained, and highly accurate position measurement and alignment can be performed.
[0030]
The alignment mark may be provided on each semiconductor chip, or may be provided on a dicing line between the semiconductor chips of the semiconductor wafer. When provided on the semiconductor chip, the alignment marks are provided around the fuses included in the semiconductor chip, respectively, so that the positional accuracy of the fuse to be cut is improved. When provided on the dicing line, when the width of the dicing line is about 100 μm, the length of the metal layer shown in FIG. The horizontal direction, which is the direction in which the length is long, is arranged in the line direction along the dicing line. Dicing lines are provided in four directions along each side around each semiconductor chip on the semiconductor wafer, and alignment marks are provided on four dicing lines around each semiconductor chip.
[0031]
In FIG. 4, the opening 6 has a length substantially equal to the length in the vertical direction of the metal layer composed of the AlCu layer 3 and the TiN layer 5, but in some cases, the metal layer composed of the AlCu layer 3 and the TiN layer 5. Even if the length is smaller than the length in the vertical direction, any shape may be used as long as the TiN layer 5 under the metal alignment mark is not exposed from the opening 6.
[0032]
Further, in FIG. 4, the opening 7 has a length approximately equal to the lateral length of the metal layer made of the AlCu layer 8 and the TiN layer 9, but in some cases, the opening of the metal layer made of the AlCu layer 8 and the TiN layer 9. Even if the length is smaller than the length in the horizontal direction, any shape that does not expose the TiN layer 9 under the metal alignment mark from the opening 6 may be used.
(Third embodiment)
In the present embodiment, an opening 10 is provided on the TEOS film 1 as shown in FIG. A metal layer composed of the AlCu layer 3 and the TiN layer 11 is exposed in the opening 10. The shape of the opening 2 may be the same as that of the first embodiment, for example. In the opening 10, only the upper surface and a part of the side surface of the metal layer composed of the TEOS film 1, the AlCu layer 3 and the TiN layer 11 are exposed. Note that a TiN layer 11 is formed under the TEOS film 1 in a portion indicated by a dotted line. A cross-sectional view taken along line EE ′ shown in FIG. 7 is shown in FIG. As shown in FIG. 8, an insulating layer made of the TEOS film 1 or the like is provided on the semiconductor substrate 4. Circuit elements such as transistors and capacitors are formed on the semiconductor substrate 4 at portions not shown. In the TEOS film 1, a TiN layer 5 and an AlCu layer 3 are formed in the same manner as in the first embodiment.
[0033]
Here, the TEOS film 1 is only shown as an example, and may be another insulating film. The TEOS film 1 is not limited to a single layer structure, and may be a multilayer structure of two or more layers. In addition, as long as the AlCu layer 3 which comprises a metal layer is a material which has the similar physicochemical property, another material can be used for the AlCu layer 3 suitably, and it can also be combined and it can also be set as a laminated structure. A TiN layer 11 is further formed with a thickness of about 0.04 μm on the entire upper surface other than the opening 10 on the AlCu layer 3.
[0034]
Thus, the size of the opening that actually functions as the alignment mark is reduced while sufficiently taking the size of the metal layer used as the alignment mark composed of the AlCu layer 3 and the two TiN layers 5 and 11. Thus, the side surface of the lower TiN layer 5 can be surrounded by the TEOS film 1, and after the polyimide film is deposited, when the film formation state is not preferable, the polyimide film is peeled off and the polyimide film is deposited again. Even when the process is repeated many times, it is possible to avoid gas damage to the lower TiN layer 5 in the peeling process by reprocessing, maintain a high-precision alignment mark, and accurately position in the redundancy process It is possible to accurately perform fuse blow to replace a defective portion with a redundant portion.
[0035]
Here, although the upper TiN layer 11 is damaged by the gas, the TiN layer 5 below the opening 10 recognized as the alignment mark is covered with the AlCu layer 3 on its upper surface, and its side surface is also the TEOS film 1. Since it is covered, it is not damaged by gas, so that the function of the alignment mark is maintained.
[0036]
The alignment mark may be provided on each semiconductor chip, or may be provided on a dicing line between the semiconductor chips in the semiconductor wafer. When provided on the semiconductor chip, the alignment marks are provided around the fuses included in the semiconductor chip, respectively, so that the positional accuracy of the fuse to be cut is improved. When provided on the dicing line, when the width of the dicing line is about 100 μm, the length of the metal layer shown in FIG. 7 is short in the width direction of the dicing line. The horizontal direction, which is the direction in which the length is long, is arranged in the line direction along the dicing line. Dicing lines are provided in four directions along each side around each semiconductor chip on the semiconductor wafer, and alignment marks are provided on four dicing lines around each semiconductor chip.
[0037]
In FIG. 7, the opening 10 has a length smaller than the length in the vertical direction of the metal layer composed of the AlCu layer 3 and the TiN layers 5 and 11, but in some cases, as shown in FIG. The TiN layer 5 under the metal alignment mark is exposed from the opening 10 even if the length of 10 is equal to or slightly smaller than the length of the metal layer composed of the AlCu layer 3 and the TiN layers 5 and 11. Any shape is acceptable. For example, the opening 10 may be set to a longitudinal length of about 55 μm or less.
(Fourth embodiment)
This embodiment relates to a method of manufacturing a semiconductor device according to the third embodiment, and will be described with reference to FIGS.
[0038]
First, as shown in FIG. 9, a first TEOS layer 12 is deposited on a semiconductor substrate 4 on which a transistor or the like is not shown, and a first TiN layer 5, an AlCu layer 3, and a second TiN are formed thereon. The layer 11 is sequentially deposited, and a resist 13 is formed on the second TiN layer 11 in a metal layer portion used as an alignment mark.
[0039]
Next, as shown in FIG. 10, a resist layer 13 is used as a mask and reactive ion etching or the like is used to form a metal layer used as an alignment mark by etching into a predetermined shape. Remove. As shown in FIG. 10, the metal layer is removed except for the alignment mark portion.
[0040]
Next, as shown in FIG. 11, after the second TEOS layer 14 is deposited on the entire surface, the surface is planarized using CMP or the like.
[0041]
Next, as shown in FIG. 12, a resist 15 is formed on the second TEOS layer 14 in a portion other than the region where the opening 10 is to be formed, which is indicated by a dotted line serving as an alignment mark. Thereafter, using the resist 15 as a mask, the second TEOS layer 14 and the second TiN layer 11 are removed by reactive ion etching or the like. Thereafter, by removing the resist 15, the semiconductor device of the third embodiment shown in FIGS. 7 and 8 is formed. Thereafter, a polyimide film is deposited on the entire surface, and the film formation state is inspected. As a result, when the film formation state is not satisfactory, peeling, re-deposition, and inspection are repeated. After confirming a good film formation state, alignment is performed, necessary fuses are blown, and defective circuits are replaced with redundant circuits to ensure normal operation.
[0042]
Here, in the reprocessing of the polyimide film formation and removal, it is possible to prevent a gas that damages the lower TiN layer 5 from flowing into the lower TiN layer 5 of the alignment mark metal layer. According to the present invention, since the alignment mark is not damaged, no matter how many times reprocessing such as polyimide peeling is performed, the alignment mark is not affected and normal fuse blow can be performed.
[0043]
An object of the present invention is to provide a method for manufacturing a semiconductor device that enables highly accurate alignment by maintaining the shape of an alignment mark as designed even when highly erodible gas is used.
[0044]
In the first to third embodiments, the first TEOS layer and the second TEOS layer are handled as TEOS layers without distinction, but in actuality, as in the fourth embodiment, there are at least two stages. The TEOS layer is formed around the alignment mark in the process of
Here, the metal layer used for the alignment mark can be manufactured in the same process by depositing and etching simultaneously with the formation of the wiring in the circuit element in another part of the semiconductor device. Therefore, when forming simultaneously with a wiring layer having a three-layer structure, the metal layer in the alignment mark is also formed in the same three-layer structure, and when forming simultaneously with other wiring layers having a two-layer structure, a two-layer structure. It is beneficial to reduce the number of processes. In addition, since the alignment mark scans from the upper surface and confirms the position, it is usually preferable to be near the uppermost layer of the semiconductor device or the semiconductor wafer in order to correctly recognize the reflected light.
[0045]
Here, the wiring layer in the same position in the vertical direction as the alignment mark in the semiconductor device or the semiconductor wafer usually corresponds to a pad layer. For this reason, the metal layer of the alignment mark is manufactured in the same process as the pad layer, and it is appropriate for reducing the number of processes that the pad layer has the same metal structure.
[0046]
In this embodiment, the method for manufacturing the semiconductor device of the third embodiment has been described. However, the same process can be applied to the first or second embodiment. That is, when applied to the first embodiment, the step of providing the second TEOS layer 11 on the AlCu layer 3 is unnecessary, and the TEOS layer is formed directly on the AlCu layer 3, and then the fourth TEOS layer is formed. It can manufacture by providing the opening part 2 similarly to embodiment.
[0047]
The second embodiment can be applied by simply modifying the opening forming step in the manufacturing method of the first embodiment in accordance with the desired size in the step of forming the opening.
[0048]
As the alignment mark, two or three metal layers composed of a combination with an AlCu layer or a TiN layer are shown in each embodiment. However, the present invention is not limited to this, and a material having similar physicochemical properties is used. It is also possible to select an appropriate alignment mark. Furthermore, the metal material multilayer structure shown in each embodiment may be repeated many times to constitute an alignment mark composed of three or more metal layers.
[0049]
【The invention's effect】
According to the present invention, it is possible to provide a semiconductor device in which the shape of the alignment mark is ensured as designed and the corresponding redundant circuit is replaced with the extracted defective circuit.
[0050]
Further, according to the present invention, it is possible to provide a semiconductor wafer capable of highly accurate alignment and capable of performing necessary redundancy processing even when further miniaturization is advanced.
[0051]
Further, according to the present invention, it is possible to provide a method of manufacturing a semiconductor device that enables highly accurate alignment by maintaining the shape of the alignment mark as designed even when highly erodible gas is used.
[Brief description of the drawings]
FIG. 1 is a plan view illustrating a semiconductor device according to a first embodiment of the invention.
FIG. 2 is a cross-sectional view illustrating the semiconductor device according to the first embodiment of the invention.
FIG. 3 is a plan view illustrating a modification of the semiconductor device according to the first embodiment of the invention.
FIG. 4 is a plan view illustrating a semiconductor device according to a second embodiment of the present invention.
FIG. 5 is a cross-sectional view illustrating a semiconductor device according to a second embodiment of the present invention.
FIG. 6 is a cross-sectional view illustrating a semiconductor device according to a second embodiment of the present invention.
FIG. 7 is a plan view illustrating a semiconductor device according to a third embodiment of the present invention.
FIG. 8 is a cross-sectional view illustrating a semiconductor device according to a third embodiment of the present invention.
FIG. 9 is a cross-sectional view illustrating a method for manufacturing a semiconductor device according to a fourth embodiment of the invention.
FIG. 10 is a cross-sectional view for explaining the method for manufacturing a semiconductor device according to the fourth embodiment of the present invention.
FIG. 11 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the fourth embodiment of the invention.
FIG. 12 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the fourth embodiment of the invention.
FIG. 13 is a plan view illustrating a conventional semiconductor device.
FIG. 14 is a cross-sectional view illustrating a conventional semiconductor device.
[Explanation of symbols]
1 TEOS layer
2 opening
3 Semiconductor substrate
4 First resist
5 TiN layer
6 opening
7 opening
8 AlCu layer
9 TiN layer
10 opening
11 TiN layer
12 First TEOS layer
13 resist
14 Second TEOS layer
15 resist

Claims

A semiconductor substrate provided with circuit elements;
An insulating layer provided on the semiconductor substrate and having an opening;
A first TiN layer provided in the insulating layer;
A metal layer formed on the first TiN layer, an upper surface of the opening being exposed at the opening, and the insulating layer covering the portion other than the upper surface;
A semiconductor device comprising: a second TiN layer formed on the metal layer and having an opening having the same shape immediately below the opening.

Forming a circuit element in a semiconductor substrate;
Forming a first insulating layer on the semiconductor substrate;
Forming a first metal layer having a predetermined shape on the first insulating layer;
Forming a second metal layer having the same planar shape as the first metal layer;
Forming a third metal layer having the same planar shape as the second metal layer on the second metal layer;
Forming a second insulating layer on the first insulating film and the third metal layer;
Removing the second insulating layer and the third metal layer so that the surface of the second metal layer is partially exposed ;
Depositing a polyimide layer on the second insulating layer and the second metal layer;
And a step of removing the polyimide layer using CF4 gas at the opening .

3. The method of manufacturing a semiconductor device according to claim 2, wherein the first metal layer and the third metal layer are TiN layers, and the second metal layer is an AlCu layer.