JP4302971B2

JP4302971B2 - Manufacturing method of semiconductor device

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Publication number: JP4302971B2
Application number: JP2002364721A
Authority: JP
Inventors: 達也鈴木; 賢哉萩本
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-12-17
Filing date: 2002-12-17
Publication date: 2009-07-29
Anticipated expiration: 2022-12-17
Also published as: JP2004200267A

Description

【０００１】
【発明の属する技術分野】
本発明は、バッファードフッ酸を用いるウェット処理工程を含む半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造プロセスにおいて、膜のエッチングや洗浄等、様々な局面においてウエットプロセスが行われる。バッファードフッ酸はこうしたウエットプロセスで頻繁に利用される薬液の一つであり、フッ酸（フッ化水素酸）およびフッ化アンモニウムを含んでいる。
【０００３】
従来、この薬液を用いてシリコン酸化膜のエッチング等を行った場合、反応生成物(NH₄)₂SiF₆が生成することが知られている。この(NH₄)₂SiF₆が不溶分として析出するとプロセスの歩留まりが著しく低下するため、析出を抑制することが重要な技術的課題となる。
【０００４】
非特許文献１は、こうした課題に対する解決策を示唆する実験結果を提示するものである。図１は、同文献に記載された実験結果を示す図であり、バッファードフッ酸中のフッ化アンモニウム濃度を変化させたときの反応生成物(NH₄)₂SiF₆の溶解度の変化を示す。フッ化アンモニウム濃度を高くするにつれ反応生成物(NH₄)₂SiF₆の溶解度が低下することがわかる。この実験結果が発表された後、バッファードフッ酸を用いる場合、反応生成物(NH₄)₂SiF₆の析出を抑制する観点から、フッ化アンモニウム濃度を低濃度とすることが一般的に行われていた。通常、バッファードフッ酸中のフッ化アンモニウム濃度は、１７重量％以下の範囲内で使用されていた。
【０００５】
しかしながら、こうした低濃度フッ化アンモニウムを含むバッファードフッ酸では、微細化された素子を形成する際に、従来認識されていなかったプロセス上の課題が発生することがある。以下、ＳＴＩ（Shallow Trench Isolation）により素子分離されたＣＭＯＳの製造工程を例に挙げて説明する。このＣＭＯＳは、コア領域とＩ／Ｏ領域とでゲート酸化膜厚みが異なるように設計されている。
【０００６】
図２から図７は、従来のＣＭＯＳ半導体装置の製造方法を示す図である。はじめに、図２に示すように、半導体基板１０１上に半導体基板１０１に埋設された部分と半導体基板１０１表面から突出した部分とを有する形態の素子分離用シリコン酸化膜１０２を形成する。図２（ａ）は、このような素子分離用シリコン酸化膜が形成された状態を示す。
【０００７】
続いて、図２（ｂ）に示すように、各素子分離用シリコン酸化膜１０２間に形成される素子形成領域の表面に犠牲酸化膜１０４を成長させる。
【０００８】
次に図３（ｃ）に示すように、ウエル形成およびトランジスタの閾値（Ｖｔ）を制御するため、ＮＭＯＳ領域に対してはボロンを注入し、ＰＭＯＳ領域に対してはリン、ヒ素を注入する。このイオン注入は犠牲酸化膜１０４を介して基板表面にイオンが注入される形態で行われる。
【０００９】
つづいて図３（ｄ）に示すように、犠牲酸化膜１０４を除去する。このとき除去処理にはバッファードフッ酸を用いる。バッファードフッ酸は１７重量％以下のフッ化アンモニウムおよび０．１重量％のフッ化水素酸を含むものを用いる。この処理により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において凹部１０６が発生する。
【００１０】
次に図４（ｅ）に示すように、基板全体を酸素含有雰囲気中で加熱処理することにより、素子分離用シリコン酸化膜１０２で分離された各素子形成領域に熱酸化膜１０８を成長させる。
【００１１】
その後、図４（ｆ）に示すように、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域をレジスト１１０で覆い、つづいて、図５（ｇ）に示すようにＰＭＯＳおよびＮＭＯＳのコア領域の熱酸化膜１０８をウェット処理により除去する。このウェット処理は、前述したバッファードフッ酸と同じものを用いる。この処理により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において、凹部１０６のエッチングがさらに進行し、凹部１０６よりも深い凹部１０７が発生する。
【００１２】
レジスト１１０をレジスト除去液により除去した後、図５（ｈ）に示すように、各素子形成領域に再び熱酸化膜を成長させる。このとき、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域では、すでに図４（ｅ）の段階で形成されていた熱酸化膜１０８にくわえて、さらに熱酸化膜が成長することとなる。この結果、Ｉ／Ｏ領域では、コア領域（素子形成領域）よりも厚膜の酸化膜が得られる。
【００１３】
以上説明したプロセスでは、図３（ｄ）および図５（ｇ）に示すバッファードフッ酸を用いたウエットエッチング工程により、素子分離用シリコン酸化膜１０２の側面と、半導体基板１０１表面との界面において、凹部が発生する（図５（ｈ）のｄ_１）。このため、この凹部を介してリーク電流が生じることがある。
【００１４】
また、ＮＭＯＳ領域およびＰＭＯＳ領域とで、素子分離用シリコン酸化膜１０２の基板表面から突出した部分の高さ（図５（ｈ）のｄ_２）にばらつきが生じ、これにより、その後の酸化膜形成およびホールエッチングの工程において、膜平坦性の低下に伴うリソグラフィー精度の低下が引き起こされることがあった。
【００１５】
図６（ａ）は、図３（ｄ）あるいは図５（ｇ）の状態における素子分離用シリコン酸化膜１０２の側面と半導体基板１０１表面との界面近傍の様子を示す図である。素子分離用シリコン酸化膜１０２と半導体基板１０１とが接する界面では、凹部１２０が形成される。これは、バッファードフッ酸によるエッチング速度が、素子分離用シリコン酸化膜１０２とそれ以外の部分とで相違することによるものである。こうした凹部が形成されると、その後熱酸化された状態においても凹部の形態が残り、図６（ｂ）に示すように凹部１２２が発生する。ここで素子形成領域における基板表面の高さを基準とし、凹部の深さをｄ_１、前記基準より上部に突出した素子分離用シリコン酸化膜１０２の部分の高さをｄ_２とする。ｄ_２は、すでに述べたように、膜平坦性の低下およびこれによって引き起こされるリソグラフィー精度の低下の原因となる。一方、ｄ_１は、その値が大きくなると、出来上がりのトランジスタにおいてリーク電流が大きくなる。
【００１６】
図７は、上述した製造方法により形成されるトランジスタの概略図であり、以下、この図に基づいて上記凹部の発生によりリーク電流が大きくなる理由について説明する。ここでは説明の便宜のため、前述した製造方法の工程断面図と一部形態を変えている。
【００１７】
このトランジスタは、犠牲酸化膜１０４によって囲まれた素子領域１３５において、ソース領域１３２、ドレイン領域１３３およびこれらの間に配置されたゲート電極１３１を備える。ゲート電極１３１は、素子分離用シリコン酸化膜１３４および基板表面の上にまたがるように形成されている。図中左のＡ−Ａ'断面図はその様子を示す。ここで、ソース領域１３２およびドレイン領域１３３を含む素子領域１３５と、素子分離用シリコン酸化膜１３４との界面では、前述した製造方法により、凹部１３６および凹部１３７が発生する。この凹部はVtの著しく低い予期しないトランジスタを拡散層側面に形成することになり電流リークパスを形成する（図６（ｂ））。これにより、リーク電流（トランジスタのオフ電流）が増大することとなる。この現象は、ゲート電極延在方向のソース・ドレイン電極の長さＷが小さくなると、より顕著となる。すなわち、微細化された素子においては、上記リーク電流が無視できない程度に大きくなる。
【００１８】
【非特許文献１】
J. Electrochem. Soc., Vol.139, No.2, February 1992
【００１９】
【発明が解決しようとする課題】
本発明は上記事情に鑑みなされたものであって、その目的とするところは、複数の膜が露出する面に対しバッファードフッ酸を用いてウエット処理する工程において、各膜のエッチング速度の差異を低減することにより、設計通りの形状・寸法の素子構造を安定的に得ることにある。
【００２０】
【課題を解決するための手段】
本発明によれば、半導体基板上に、第一のシリコン酸化膜および第二のシリコン酸化膜を、それぞれ異なる成膜方法により形成する工程と、前記第一のシリコン酸化膜の表面および前記第二のシリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２１】
シリコン酸化膜はバッファードフッ酸によりエッチングされる。そのエッチング速度は、本発明者の検討によれば、成膜方法の相違によりそれぞれ異なる値をとることが明らかになった。素子形成プロセスにおいては、こうしたエッチング速度の差異が原因となって設計通りの素子の形状や寸法が得られない場合がある。こうした問題に対応するため、本発明者はバッファードフッ酸中のフッ化アンモニウム濃度に着目し、シリコン酸化膜のエッチング速度との関係を調べ、フッ化アンモニウム濃度を２０重量％以上とすることによりエッチング速度の差異を低減できることを見いだした。本発明はこうした新たな知見に基づくものであり、ウェット処理に際しフッ化アンモニウム濃度を２０重量％以上とすることにより素子の信頼性を向上し、歩留まりを改善するものである。
【００２２】
また、本発明によれば、半導体基板上に、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とを形成する工程と、前記Ｎ型不純物含有シリコン酸化膜の表面および前記Ｐ型不純物含有シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２３】
本発明者の検討によれば、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とでは、バッファードフッ酸によるエッチング速度が相違することが明らかになった。半導体装置の製造プロセスでは、こうした導電型の異なるシリコン酸化が形成される場合があり、こうしたエッチング速度の差異が生じると、当初の設計から外れた形状・寸法の素子構造となり、素子の信頼性が著しく低下し、あるいは歩留まりが大きく悪化することがある。こうした問題に対し、本発明者はバッファードフッ酸中のフッ化アンモニウム濃度に着目し、シリコン酸化膜のエッチング速度との関係を調べたところ、フッ化アンモニウム濃度を２０重量％以上とすることにより、不純物の導電型にかかわらずエッチング速度が一定値に近づくことを見いだした。本発明はこうした新たな知見に基づくものであり、ウェット処理に際しフッ化アンモニウム濃度を２０重量％以上とすることにより素子の信頼性を向上し、歩留まりを改善するものである。
【００２４】
また、本発明によれば、半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、前記素子分離用シリコン酸化膜によって分離された複数の素子形成領域に、シリコン熱酸化膜を形成する工程と、バッファードフッ酸を用いて少なくとも一部の前記シリコン熱酸化膜を除去する工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含有することを特徴とする半導体装置の製造方法が提供される。
【００２５】
本発明によれば、フッ化アンモニウム濃度を２０重量％以上とすることにより、素子分離用シリコン酸化膜とシリコン熱酸化膜のエッチング速度の差異を低減できる。これにより、従来問題となっていた素子分離用シリコン酸化膜の周辺で発生するリーク電流（オフ電流）を顕著に低減できる。
【００２６】
さらに本発明によれば、半導体基板に溝部を形成した後、該溝部を埋め込むように複数の素子分離用シリコン酸化膜を形成する工程と、一部の素子分離用シリコン酸化膜を含む第一の領域に対しＰ型不純物を導入し、他の素子分離用シリコン酸化膜を含む第二の領域に対しＮ型不純物を導入する工程と、第一および第二の領域に含まれる前記素子分離用シリコン酸化膜の表面が露出した状態で、バッファードフッ酸を用いたウェット処理を行う工程と、を含み、前記バッファードフッ酸は、２０重量％以上のフッ化アンモニウムを含むことを特徴とする半導体装置の製造方法が提供される。
【００２７】
本発明の製造方法では、第一の領域に含まれる素子分離用シリコン酸化膜にはＰ型不純物が導入され、第二の領域に含まれる素子分離用シリコン酸化膜にはＮ型不純物が導入される。前述したように、Ｎ型不純物含有シリコン酸化膜と、Ｐ型不純物含有シリコン酸化膜とでは、バッファードフッ酸によるエッチング速度が相違する。本発明においては、こうしたエッチング速度の差異を、フッ化アンモニウム濃度を２０重量％以上とすることにより低減している。こうすることによって、素子分離用シリコン酸化膜の上部のエッチング量を均一にすることができ、その上部に積層される絶縁膜等の平坦性が良好にすることができる。この結果、その後の工程において歩留まりを改善することができる。
【００２８】
この製造方法において、素子分離用シリコン酸化膜は、半導体基板中に埋設された部分と、半導体基板表面より突出した部分とを含む構成とすることができる。この場合、バッファードフッ酸による処理終了後において、半導体基板表面より突出した部分の高さが均一となり、その上部に積層される絶縁膜等の平坦性を一層良好にすることができる。
【００２９】
【発明の実施の形態】
本発明において、バッファードフッ酸中のフッ化アンモニウムの濃度は、２０重量％以上、好ましくは３０重量％以上とする。こうすることにより、ウェット処理の対象となる各膜のエッチング速度の差異をより顕著に低減することができる。フッ化アンモニウムの濃度の上限は、安定な溶液が得られる限り特に制限がないが、たとえば５０重量％以下とする。
【００３０】
本発明において、バッファードフッ酸中のフッ化水素酸の濃度は、０．５重量％以上、好ましくは１重量％以上とする。こうすることにより、ウェット処理の対象となる膜のラフネスを低減することができる。これにより、たとえばトランジスタの形成工程に本発明を適用した場合、トランジスタのオン電流を増加させることが可能となる。フッ化水素酸の濃度の上限は特に制限がないが、濃度が高すぎるとエッチングの制御が困難になる場合がある。こうした観点から、フッ化水素酸の濃度は５重量％以下とすることが好ましい。
【００３１】
本発明の半導体装置の製造方法において、上記バッファードフッ酸を用いたウェット処理を、枚葉式処理により行う構成としてもよい。また、このウェット処理を、半導体基板を回転させながら該半導体基板の表面にバッファードフッ酸を噴射する工程を含む構成とすることができる。後述するように、バッチ式処理では、バッファードフッ酸によるウェーハ処理時間のばらつきが生じ、設計通りの素子構造を安定的に得ることが困難になる場合がある。本発明によれば、こうした処理時間のばらつきを低減し、製品信頼性の向上および歩留まりの向上を図ることができる。この枚葉処理は、特にフッ化水素酸を高濃度で用いるとき効果的である。前述したようにフッ化水素酸を高濃度で用いると表面ラフネスが向上し製品特性の向上を図ることが可能となる。ところが、かかる構成を採用した場合、処理対象となる、膜のバッファードフッ酸によるエッチング速度が増大するため、ウェーハ処理時間のばらつきを極力小さくすることが重要な技術的課題となる。上記構成によれば、こうした課題を有効に解決することができる。
【００３２】
以下、図面に基づいて本発明の実施の形態について説明する。なお、実施の形態における成分濃度の「％」は、特にことわりがないかぎり重量％とする。
【００３３】
（第一の実施の形態）
本実施形態は、コア領域（参照する図面では「core領域」と表示）とＩ／Ｏ領域とでゲート酸化膜の厚みの異なるＣＭＯＳを作製する、いわゆるマルチオキサイドプロセスの例である。このＣＭＯＳはＳＴＩ（Shallow Trench Isolation）により素子分離された構造となっている。
【００３４】
まず、従来技術の項で説明した図２（ａ）〜（ｂ）の工程を実施することにより、図８（ｃ）の状態とする。すなわち、シリコン基板１０１上にＳＴＩを構成する素子分離膜１０２を形成するとともに、各素子分離膜１０２間の素子形成領域に犠牲酸化膜１０４を成長させる。素子分離膜１０２は、シリコン基板１０１に埋設された部分とシリコン基板１０１表面から突出した部分とを有する形態を有する。この素子分離膜１０２は、シリコン基板１０１に溝部を形成した後、この溝を埋め込むように、ライナー膜および高密度プラズマＣＶＤ膜を順次成膜することで形成する。ライナー膜および高密度プラズマＣＶＤ膜はいずれもシリコン酸化膜とする。犠牲酸化膜１０４は、基板を酸素含有雰囲気中で加熱処理することによって形成される。
【００３５】
図８（ｃ）の状態で、ウエル形成およびトランジスタの閾値（Ｖｔ）を制御するため、ＮＭＯＳ領域に対してはボロンを注入し、ＰＭＯＳ領域に対してはリン、ヒ素を注入する。このイオン注入は犠牲酸化膜１０４を介して基板表面にイオンが注入される形態で行われる。犠牲酸化膜１０４の厚みを適宜設計することにより、それぞれのイオンの注入プロファイルが調整される。
【００３６】
次に図８（ｄ）に示すように犠牲酸化膜１０４を除去する。この除去は、バッファードフッ酸を用いた枚葉処理により行う。バッファードフッ酸中のフッ化アンモニウム濃度は３５重量％、フッ酸濃度は１重量％とする。
【００３７】
枚葉処理は、シリコン基板１０１を回転させながらその表面にバッファードフッ酸を噴射することにより行う。図１１は、この処理の方法を説明するための図である。シリコンウェーハ３７は、ウェーハ載置台４０の上に設置される。ウェーハ載置台４０は高速に回転する。回転数はたとえば数１００ｒｐｍとする。供給ノズル３６の先端からはシリコンウェーハ３７の表面中心近傍に向けてバッファードフッ酸が供給される。供給されたバッファードフッ酸はシリコンウェーハ３７表面を覆い、シリコンウェーハ３７表面に形成された前述の犠牲酸化膜１０４を除去する。その後、溶解成分とともにバッファードフッ酸は遠心力により振り切られる。このとき、前述した反応生成物(NH₄)₂SiF₆が析出した場合は、この反応生成物もバッファードフッ酸とともにシリコンウェーハ３７外部に取り除かれる。
【００３８】
以上説明した処理を行うことにより、素子分離膜１０２の側面とシリコン基板１０１表面との界面に凹部が発生することが抑制される。この理由については後述する。
【００３９】
次に図９（ｅ）に示すように、基板全体を酸素含有雰囲気中で加熱処理することにより、素子分離膜１０２で分離された各素子形成領域に熱酸化膜１０８を成長させる。
【００４０】
その後、図９（ｆ）に示すように、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域をレジスト１１０で覆い、つづいて、図１０（ｇ）に示すようにＰＭＯＳおよびＮＭＯＳのコア領域の熱酸化膜１０８をウェット処理により除去する。このウェット処理は、図８（ｄ）の工程と同様にして行う。すなわち、バッファードフッ酸を用いた枚葉処理とする。バッファードフッ酸中のフッ化アンモニウム濃度は３５重量％、フッ酸濃度は１重量％とする。この処理を行うことにより、素子分離膜１０２の側面とシリコン基板１０１表面との界面において、凹部が発生することが抑制される。この理由については後述する。
【００４１】
レジスト除去液によりレジスト１１０を除去した後、図１０（ｈ）に示すように、各素子形成領域に再び熱酸化膜を成長させる。このとき、ＰＭＯＳおよびＮＭＯＳのＩ／Ｏ領域では、すでに図８（ｅ）の段階で形成されていた熱酸化膜１０８にくわえて、さらに熱酸化膜が成長することとなる。この結果、Ｉ／Ｏ領域では、コア領域（素子形成領域）よりも厚膜の酸化膜が得られる。その後、各領域にＭＯＳＦＥＴを形成するとともに、その上部に配線層を形成し、ＣＭＯＳ（相補型ＭＯＳ）を完成する。
【００４２】
次に、本実施形態のプロセスで得られた素子の評価結果を、従来技術の項で説明した方法により得られた素子の評価結果と比較しながら説明する。
本実施形態のプロセスによれば、図８（ｄ）および図１０（ｇ）に示すバッファードフッ酸を用いたウエットエッチング工程において、素子分離膜１０２の側面と、シリコン基板１０１表面との界面における凹部の発生が抑制される。すなわち、図５（ｈ）におけるＮＭＯＳ、ＰＭＯＳ領域のｄ_１寸法（ＳＴＩディポット）を浅くすることができる。図１２は、本実施形態の方法により得られた素子のｄ_１寸法と、従来技術の項で説明した方法により得られた素子のｄ_１寸法の比較を示す。本実施形態の方法によれば、ｄ_１寸法が顕著に低減できることがわかる。本実施形態の方法によれば、このようにｄ_１寸法が低減されることで、トランジスタのリーク電流（オフ電流）を低減することができる。特に図６（ａ）におけるＷが小さくなったときのリーク電流を効果的に低減することができる。
【００４３】
また、本実施形態のプロセスによれば、ＮＭＯＳ領域およびＰＭＯＳ領域とで、素子分離膜１０２の基板表面から突出した部分の高さにばらつきが生じることが抑制される。すなわち、図５（ｈ）におけるＮＭＯＳ、ＰＭＯＳ領域のｄ_２寸法のばらつきを低減することができる。図１３は、本実施形態の方法により得られた素子のｄ_２寸法と、従来技術の項で説明した方法により得られた素子のｄ_２寸法の比較を示す。本実施形態の方法によれば、ｄ_２寸法のばらつきを顕著に低減できることがわかる。これにより、その後の工程で層間絶縁膜のＣＭＰを行う際のプロセスマージンを広くすることができ、歩留まりが向上する。
【００４４】
さらに本実施形態のプロセスによれば、基板表面ラフネスを低減できる。図１６は、ゲート酸化膜（図１０（ｈ）の熱酸化膜１１２および熱酸化膜１１４）と基板界面のラフネスと、フッ化水素酸（ＨＦ）濃度との関係を示す図である。従来技術の項で説明した方法により得られた素子では、表面ラフネスＲＭＳ（Root Mean Square: 自乗平均値）が４．５オングストロームであったのに対し、本実施形態で得られた素子では、ＲＭＳが３．２オングストロームであった。このように表面ラフネスを改善できるため、本実施形態によれば、トランジスタのオン電流を向上させることができる。
【００４５】
くわえて本実施形態のプロセスによれば、基板表面のエッチング均一性が向上する。図１４は、本実施形態の方法および従来技術の項で説明した方法によりそれぞれ得られた素子のｄ_１寸法およびｄ_２寸法のばらつきの程度を示す図である。図中、縦軸の「データのばらつき指数」は、以下の式により算出される。
【００４６】
（データのばらつき指数）＝（最大値−最小値）＊１００／（２＊平均値）
ここで、最大値、最小値および平均値とは、当該ＣＭＯＳに含まれるｄ_１寸法およびｄ_２寸法の最大値、最小値および平均値をいう。
【００４７】
図示した結果からわかるように、本実施形態によれば、ｄ_１寸法およびｄ_２寸法のばらつきが顕著に低減される。これにより、設計通りの素子を安定的に作製することが可能となる。
【００４８】
以上説明したように本発明によれば、ｄ_１寸法の低減、ＮＭＯＳｄ_２寸法とＰＭＯＳｄ_２寸法のばらつきの低減が図られるとともに、エッチング均一性向上によりｄ_１寸法およびｄ_２寸法のばらつきが低減される。この理由について、以下、説明する。
【００４９】
図１５（ａ）は、
(i)フッ化アンモニウム濃度と、イオン、分子種濃度との関係、および
(ii)フッ化アンモニウム濃度と、各種シリコン酸化膜のエッチングレートとの関係
を示す。(ii)は本発明者による実験結果に基づくものである。
【００５０】
ここで、バッファードフッ酸に含まれる化学種については、以下の平衡が成り立っている。
【００５１】
【化１】

【００５２】
バッファードフッ酸（以下、適宜ＢＨＦと略記する）による膜のエッチング速度は、ＨＦ濃度およびＨＦ_２ ⁻濃度に依存する。図１５（ａ）に示すように、フッ化アンモニウム濃度を高くすると、ＨＦ_２ ⁻濃度は増加し、一定値に飽和する。一方、ＨＦ濃度は次第に減少していく。
【００５３】
こうした化学種濃度の変化に対応させて、各膜のエッチング速度について考察すると以下のようなる。ＣＶＤ酸化膜のエッチング速度はＨＦ_２ ⁻濃度だけでなくＨＦ濃度にも依存する為、ＮＨ_４Ｆ濃度に対して５〜１０％程度にピークを持ちその後減少する。一方、熱酸化膜のエッチング速度はほとんどＨＦ_２ ⁻濃度にのみ依存する為、ＮＨ_４Ｆ濃度に対して５〜１０％前後までは増加しその後はほぼ一定となる。したがって、ＮＨ_４Ｆ濃度が大きいほど、ＣＶＤ酸化膜と熱酸化膜のエッチング選択比は１に近づく。本実施形態では、ＮＨ_４Ｆ濃度を３５重量％と高濃度に設定しているため、ＣＶＤ酸化膜と熱酸化膜のエッチング速度の差異が顕著に低減される。このため、ｄ_１寸法、すなわち、ＳＴＩディポットが効果的に低減される。
【００５４】
一方、ＣＶＤ酸化膜のエッチング速度は、Ｎ型不純物を含む場合とＰ型不純物を含む場合とで、エッチング速度が異なることが明らかになった。この事実は本発明者による新たな知見である。図１５（ａ）に示すように、Ｎ型不純物を含むＣＶＤ酸化膜は、Ｐ型不純物を含むＣＶＤ酸化膜よりも、ＨＦ濃度依存性が大きい。このため、低ＮＨ_４Ｆ濃度ＢＨＦではＮＰ間のエッチング速度差が大きいが、高ＮＨ_４Ｆ濃度ＢＨＦではＨＦ濃度が下がり、ともに熱酸化膜エッチング速度に近づくのでＮＰ間差が縮まる。すなわち、本実施形態のように、高ＮＨ_４Ｆ濃度ＢＨＦを用いることで、ＮＰ間のＣＶＤ酸化膜エッチング速度差が低減できる。この結果、ｄ_２寸法、すなわち、ＳＴＩ突き出し量のＮＰ間格差を低減できる。
【００５５】
また、本実施形態によれば、高ＨＦ濃度ＢＨＦを用いるため、Ｓｉ基板／熱酸化膜エッチング選択比が小さくなる。図１５（ｂ）は、この様子を示す図である。従来技術の項で説明したプロセスではＨＦ濃度が０．１重量％であるのに対し、本実施形態ではＨＦ濃度を１．０重量％としていることから、Ｓｉ基板／熱酸化膜エッチング選択比が０に近い値をとる。このため、基板エッチングが進行しにくく、ラフネスの程度が低減される。
【００５６】
さらに、本実施形態では、枚葉式の処理を行うため、エッチングの制御性が良好である。従来行われていたバッチ式の処理では、ウェーハをＢＨＦ槽に浸漬した後、引き上げる際、ＢＨＦ槽の液面上部に先に引き出された部分は、後から引き出された部分に比べ、処理時間が短くなる。また、ＢＨＦエッチング処理後、純水リンス槽までの搬送中に、ウェーハ表面に残存したＢＨＦにより余剰なエッチングが発生する。この余剰エッチングの程度はウェーハ中の場所によって異なるため、素子間の性能のばらつきを生ずる原因となる。本実施形態によれば、こうした余剰なエッチングの発生を防止することができる。また、枚葉式の処理を行う本実施形態では、バッファードフッ酸処理により生じた反応生成物や余分な成分を好適に除去することができる。ウェーハ回転の遠心力により、ＢＨＦとともにこれらの成分が取り去られるからである。
【００５７】
本実施形態で得られた素子と、従来技術の項で説明した素子について、オン電流およびオフ電流を測定したところ、図１７に示す結果が得られた。本実施形態によれば、従来技術に比べ、オン電流が増大するとともにオフ電流が低減していることが確認された。
【００５８】
（第二の実施の形態）
図１８は、本実施形態によるゲート電極の製造方法を示す工程断面図である。
【００５９】
まず、図１８（ａ）に示すように、シリコン基板３０２上にゲート絶縁膜３０６およびゲート電極３０８からなるゲート電極を形成すると共に、基板表面にエクステンション領域３０４を形成する。さらにこれらを覆うように、ＣＶＤ法によりシリコン酸化膜３１０を形成する。
【００６０】
続いてドライエッチングによりシリコン酸化膜３１０をエッチバックし、図１８（ｂ）に示すように、サイドウォール３１２を形成する。このとき、シリコン基板３０２表面の自然酸化膜３０７が露出する。この自然酸化膜３０７を除去するため、バッファードフッ酸によるウェット処理を行う。
【００６１】
こうしたバッファードフッ酸処理を行う際、その組成が適切でないと、サイドウォール３１２が著しく後退し、設計値から外れた値となる。シリコン基板３０２表面の自然酸化膜３０７とサイドウォール３１２を構成するＣＶＤ酸化膜とでは、バッファードフッ酸によるエッチング速度が異なるからである。このようにサイドウォール３１２が著しく後退すると、その後、サイドウォール３１２をマスクとして不純物のイオン注入をしたとき、所望のプロファイルを得ることが困難となる。
【００６２】
そこで本実施形態では、バッファードフッ酸中のフッ化アンモニウム濃度を２０重量％以上にすると共に、フッ化水素酸の含有率を１％程度とする。こうすることにより、サイドウォール３１２の膜厚を高い精度で制御することができ、その結果、イオン注入により、所望の分布の不純物拡散層を形成することができる。
【００６３】
以上、本発明を実施例をもとに説明した。これらの実施例は例示であり、各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
たとえば第一の実施の形態において、ゲート酸化膜を２段階で成長させて異なる膜厚のゲート酸化膜を得ているが、３段階以上の成長工程としてもよい。
【００６４】
【発明の効果】
以上説明したように本発明によれば、複数の膜が露出する面に対しバッファードフッ酸を用いてウエット処理する工程において、各膜のエッチング速度の差異を低減することにより、設計通りの形状・寸法の素子構造を安定的に得ることができる。
【図面の簡単な説明】
【図１】バッファードフッ酸中のフッ化アンモニウム濃度を変化させたときの反応生成物(NH₄)₂SiF₆の溶解度の変化を示す図である。
【図２】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図３】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図４】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図５】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図６】ＣＭＯＳ半導体装置の製造方法を示す図である。
【図７】トランジスタのリーク電流の発生する機構を説明するための図である。
【図８】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図９】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図１０】実施の形態に係るＣＭＯＳ半導体装置の製造方法を示す図である。
【図１１】枚葉式によるウェーハ処理方法を説明するための図である。
【図１２】実施の形態で評価したｄ_１寸法を示す図である。
【図１３】実施の形態で評価したｄ_２寸法を示す図である。
【図１４】実施の形態で評価したｄ_１寸法およびｄ_２寸法のばらつきを示す図である。
【図１５】図１５（ａ）は、フッ化アンモニウム濃度と化学種濃度との関係、および、フッ化アンモニウム濃度と各種シリコン酸化膜のエッチングレートとの関係を示す図である。
図１５（ｂ）は、フッ化水素酸の濃度とＳｉ基板／熱酸化膜エッチング選択比との関係を示す図である。
【図１６】フッ化水素酸濃度と基板表面ラフネスの関係を示す図である。
【図１７】実施の形態で評価したトランジスタのオン電流およびオフ電流を示す図である。
【図１８】実施の形態によるゲート電極の製造方法を示す工程断面図である。
【符号の説明】
３６供給ノズル
３７シリコンウェーハ
４０ウェーハ載置台
１０１シリコン基板
１０２素子分離膜
１０４犠牲酸化膜
１０６凹部
１０８熱酸化膜
１１０レジスト
１１２熱酸化膜
１１４熱酸化膜
１２０凹部
１２２凹部
１３１ゲート電極
１３２ソース領域
１３３ドレイン領域
１３４素子分離用シリコン酸化膜
１３５素子領域
１３６凹部
１３７凹部
３０２シリコン基板
３０４エクステンション領域
３０６ゲート絶縁膜
３０７自然酸化膜
３０８ゲート電極
３１０シリコン酸化膜
３１２サイドウォール[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device including a wet treatment process using buffered hydrofluoric acid.
[0002]
[Prior art]
In the manufacturing process of a semiconductor device, a wet process is performed in various aspects such as etching and cleaning of a film. Buffered hydrofluoric acid is one of chemical solutions frequently used in such wet processes, and contains hydrofluoric acid (hydrofluoric acid) and ammonium fluoride.
[0003]
Conventionally, when a silicon oxide film is etched using this chemical solution, the reaction product (NH_Four)₂SiF₆Is known to generate. This (NH_Four)₂SiF₆If it precipitates as an insoluble matter, the yield of the process is remarkably lowered, so it is an important technical problem to suppress the precipitation.
[0004]
Non-Patent Document 1 presents experimental results that suggest solutions to these problems. FIG. 1 is a diagram showing the experimental results described in the same document. The reaction product (NH) when the ammonium fluoride concentration in the buffered hydrofluoric acid is changed._Four)₂SiF₆The change in solubility is shown. As the ammonium fluoride concentration is increased, the reaction product (NH_Four)₂SiF₆It can be seen that the solubility of is reduced. After the results of this experiment were announced, when using buffered hydrofluoric acid, the reaction product (NH_Four)₂SiF₆In general, the ammonium fluoride concentration has been reduced to a low concentration from the viewpoint of suppressing the precipitation of selenium. Usually, the ammonium fluoride concentration in buffered hydrofluoric acid was used within a range of 17% by weight or less.
[0005]
However, in such buffered hydrofluoric acid containing low-concentration ammonium fluoride, when forming a miniaturized device, a process problem that has not been conventionally recognized may occur. Hereinafter, a manufacturing process of a CMOS in which elements are separated by STI (Shallow Trench Isolation) will be described as an example. This CMOS is designed so that the gate oxide film thickness differs between the core region and the I / O region.
[0006]
2 to 7 are views showing a conventional method of manufacturing a CMOS semiconductor device. First, as shown in FIG. 2, an element isolation silicon oxide film 102 having a portion embedded in the semiconductor substrate 101 and a portion protruding from the surface of the semiconductor substrate 101 is formed on the semiconductor substrate 101. FIG. 2A shows a state where such an element isolation silicon oxide film is formed.
[0007]
Subsequently, as shown in FIG. 2B, a sacrificial oxide film 104 is grown on the surface of the element formation region formed between the element isolation silicon oxide films 102.
[0008]
Next, as shown in FIG. 3C, in order to control the well formation and the transistor threshold value (Vt), boron is implanted into the NMOS region, and phosphorus and arsenic are implanted into the PMOS region. This ion implantation is performed in such a manner that ions are implanted into the substrate surface via the sacrificial oxide film 104.
[0009]
Subsequently, as shown in FIG. 3D, the sacrificial oxide film 104 is removed. At this time, buffered hydrofluoric acid is used for the removal treatment. A buffered hydrofluoric acid containing 17 wt% or less ammonium fluoride and 0.1 wt% hydrofluoric acid is used. By this process, a recess 106 is generated at the interface between the side surface of the element isolation silicon oxide film 102 and the surface of the semiconductor substrate 101.
[0010]
Next, as shown in FIG. 4E, the thermal oxidation film 108 is grown in each element formation region separated by the element isolation silicon oxide film 102 by heat-treating the entire substrate in an oxygen-containing atmosphere.
[0011]
Thereafter, as shown in FIG. 4F, the PMOS and NMOS I / O regions are covered with a resist 110, and subsequently, as shown in FIG. 5G, the thermal oxide film 108 in the PMOS and NMOS core regions is formed. Remove by wet treatment. This wet treatment uses the same buffered hydrofluoric acid as described above. By this processing, the etching of the recess 106 further proceeds at the interface between the side surface of the element isolation silicon oxide film 102 and the surface of the semiconductor substrate 101, and a recess 107 deeper than the recess 106 is generated.
[0012]
After removing the resist 110 with a resist removing solution, a thermal oxide film is grown again in each element formation region as shown in FIG. At this time, in the PMOS and NMOS I / O regions, a thermal oxide film is further grown in addition to the thermal oxide film 108 already formed in the stage of FIG. As a result, an oxide film thicker than the core region (element formation region) is obtained in the I / O region.
[0013]
In the process described above, the wet etching process using buffered hydrofluoric acid shown in FIGS. 3D and 5G is performed at the interface between the side surface of the element isolation silicon oxide film 102 and the surface of the semiconductor substrate 101. , A recess is generated (d in FIG.₁). For this reason, a leak current may be generated through the recess.
[0014]
Further, in the NMOS region and the PMOS region, the height of the portion protruding from the substrate surface of the element isolation silicon oxide film 102 (d in FIG. 5H).₂), And in this process, in the subsequent oxide film formation and hole etching steps, the lithography accuracy may be lowered due to the lowered film flatness.
[0015]
FIG. 6A is a view showing a state in the vicinity of the interface between the side surface of the element isolation silicon oxide film 102 and the surface of the semiconductor substrate 101 in the state of FIG. 3D or FIG. A recess 120 is formed at the interface between the element isolation silicon oxide film 102 and the semiconductor substrate 101. This is because the etching rate by buffered hydrofluoric acid is different between the element isolation silicon oxide film 102 and the other portions. When such a concave portion is formed, the shape of the concave portion remains even in a state where the thermal oxidation is performed thereafter, and the concave portion 122 is generated as shown in FIG. Here, with the height of the substrate surface in the element formation region as a reference, the depth of the recess is d₁The height of the part of the silicon oxide film 102 for element isolation protruding above the reference is defined as d₂And d₂As described above, this causes a decrease in film flatness and a decrease in lithography accuracy caused thereby. On the other hand, d₁As the value increases, the leakage current increases in the completed transistor.
[0016]
FIG. 7 is a schematic view of a transistor formed by the above-described manufacturing method, and the reason why the leakage current increases due to the generation of the recess will be described below based on this drawing. Here, for convenience of explanation, the process sectional view and a part of the form of the manufacturing method described above are changed.
[0017]
This transistor includes a source region 132, a drain region 133, and a gate electrode 131 disposed between them in an element region 135 surrounded by the sacrificial oxide film 104. The gate electrode 131 is formed so as to straddle the element isolation silicon oxide film 134 and the substrate surface. The AA ′ cross-sectional view on the left in the figure shows the state. Here, at the interface between the element region 135 including the source region 132 and the drain region 133 and the element isolation silicon oxide film 134, the recess 136 and the recess 137 are generated by the above-described manufacturing method. This concave portion forms an unexpected transistor having a remarkably low Vt on the side surface of the diffusion layer, thereby forming a current leak path (FIG. 6B). As a result, the leakage current (transistor off-state current) increases. This phenomenon becomes more prominent when the length W of the source / drain electrodes in the gate electrode extending direction is reduced. That is, in the miniaturized element, the leakage current becomes so large that it cannot be ignored.
[0018]
[Non-Patent Document 1]
J. Electrochem. Soc., Vol.139, No.2, February 1992
[0019]
[Problems to be solved by the invention]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a difference in the etching rate of each film in a step of performing wet treatment using buffered hydrofluoric acid on a surface on which a plurality of films are exposed. Is to stably obtain an element structure having a shape and size as designed.
[0020]
[Means for Solving the Problems]
According to the present invention, the steps of forming the first silicon oxide film and the second silicon oxide film on the semiconductor substrate by different film forming methods, the surface of the first silicon oxide film, and the second silicon oxide film, respectively. Performing a wet treatment using buffered hydrofluoric acid with the surface of the silicon oxide film exposed, wherein the buffered hydrofluoric acid contains 20% by weight or more of ammonium fluoride. A method of manufacturing a semiconductor device is provided.
[0021]
The silicon oxide film is etched with buffered hydrofluoric acid. According to the study of the present inventors, it has become clear that the etching rate takes different values depending on the film forming method. In the element formation process, the element shape and dimensions as designed may not be obtained due to such a difference in etching rate. In order to cope with these problems, the present inventor paid attention to the ammonium fluoride concentration in the buffered hydrofluoric acid, investigated the relationship with the etching rate of the silicon oxide film, and set the ammonium fluoride concentration to 20% by weight or more. It has been found that the difference in etching rate can be reduced. The present invention is based on such new knowledge, and improves the reliability of the device and improves the yield by setting the ammonium fluoride concentration to 20% by weight or more during wet processing.
[0022]
According to the present invention, the step of forming an N-type impurity-containing silicon oxide film and a P-type impurity-containing silicon oxide film on the semiconductor substrate, the surface of the N-type impurity-containing silicon oxide film, and the P-type Performing a wet treatment using buffered hydrofluoric acid with the surface of the impurity-containing silicon oxide film exposed, wherein the buffered hydrofluoric acid contains 20% by weight or more of ammonium fluoride. A method for manufacturing a semiconductor device is provided.
[0023]
According to the study by the present inventors, it has been clarified that the etching rate by buffered hydrofluoric acid is different between the N-type impurity-containing silicon oxide film and the P-type impurity-containing silicon oxide film. In the manufacturing process of semiconductor devices, silicon oxides with different conductivity types may be formed. If such a difference in etching rate occurs, the element structure has a shape and size that is out of the original design, and the reliability of the element is increased. The yield may be significantly reduced or the yield may be greatly deteriorated. In response to these problems, the present inventors focused on the ammonium fluoride concentration in the buffered hydrofluoric acid and investigated the relationship with the etching rate of the silicon oxide film. As a result, the ammonium fluoride concentration was set to 20% by weight or more. It was found that the etching rate approaches a constant value regardless of the impurity conductivity type. The present invention is based on such new knowledge, and improves the reliability of the device and improves the yield by setting the ammonium fluoride concentration to 20% by weight or more during wet processing.
[0024]
According to the present invention, after forming the groove portion in the semiconductor substrate, forming a plurality of element isolation silicon oxide films so as to fill the groove portion, and a plurality of element isolation silicon oxide films separated by the element isolation silicon oxide film A step of forming a silicon thermal oxide film in an element formation region; and a step of removing at least a part of the silicon thermal oxide film using buffered hydrofluoric acid, wherein the buffered hydrofluoric acid is 20 wt% A method for manufacturing a semiconductor device comprising the above ammonium fluoride is provided.
[0025]
According to the present invention, the difference in etching rate between the element isolation silicon oxide film and the silicon thermal oxide film can be reduced by setting the ammonium fluoride concentration to 20% by weight or more. As a result, the leakage current (off current) generated around the element isolation silicon oxide film, which has been a problem in the past, can be significantly reduced.
[0026]
Further, according to the present invention, after forming a groove portion in the semiconductor substrate, forming a plurality of element isolation silicon oxide films so as to fill the groove portion, and a first element including a part of the element isolation silicon oxide films Introducing a P-type impurity into the region and introducing an N-type impurity into a second region including another element isolation silicon oxide film; and the element isolation silicon included in the first and second regions Performing a wet process using buffered hydrofluoric acid with the surface of the oxide film exposed, wherein the buffered hydrofluoric acid contains 20 wt% or more of ammonium fluoride. A method of manufacturing a device is provided.
[0027]
In the manufacturing method of the present invention, a P-type impurity is introduced into the element isolation silicon oxide film included in the first region, and an N-type impurity is introduced into the element isolation silicon oxide film included in the second region. The As described above, the etching rate by buffered hydrofluoric acid differs between the N-type impurity-containing silicon oxide film and the P-type impurity-containing silicon oxide film. In the present invention, such a difference in etching rate is reduced by setting the ammonium fluoride concentration to 20% by weight or more. By doing so, the etching amount of the upper part of the element isolation silicon oxide film can be made uniform, and the flatness of the insulating film or the like laminated on the upper part can be improved. As a result, the yield can be improved in subsequent processes.
[0028]
In this manufacturing method, the silicon oxide film for element isolation can be configured to include a portion embedded in the semiconductor substrate and a portion protruding from the surface of the semiconductor substrate. In this case, after completion of the treatment with buffered hydrofluoric acid, the height of the portion protruding from the surface of the semiconductor substrate becomes uniform, and the flatness of the insulating film or the like laminated thereon can be further improved.
[0029]
DETAILED DESCRIPTION OF THE INVENTION
In the present invention, the concentration of ammonium fluoride in the buffered hydrofluoric acid is 20% by weight or more, preferably 30% by weight or more. By doing so, it is possible to more significantly reduce the difference in the etching rate of each film to be wet-processed. The upper limit of the concentration of ammonium fluoride is not particularly limited as long as a stable solution can be obtained, but is, for example, 50% by weight or less.
[0030]
In the present invention, the concentration of hydrofluoric acid in the buffered hydrofluoric acid is 0.5% by weight or more, preferably 1% by weight or more. By doing so, the roughness of the film to be wet processed can be reduced. Thus, for example, when the present invention is applied to a process for forming a transistor, the on-current of the transistor can be increased. The upper limit of the concentration of hydrofluoric acid is not particularly limited, but if the concentration is too high, it may be difficult to control etching. From this viewpoint, the concentration of hydrofluoric acid is preferably 5% by weight or less.
[0031]
In the method for manufacturing a semiconductor device of the present invention, the wet processing using the buffered hydrofluoric acid may be performed by single wafer processing. In addition, the wet treatment can include a step of spraying buffered hydrofluoric acid onto the surface of the semiconductor substrate while rotating the semiconductor substrate. As will be described later, in batch processing, variations in wafer processing time due to buffered hydrofluoric acid may occur, and it may be difficult to stably obtain an element structure as designed. According to the present invention, such variations in processing time can be reduced, and product reliability and yield can be improved. This single wafer processing is particularly effective when hydrofluoric acid is used at a high concentration. As described above, when hydrofluoric acid is used at a high concentration, the surface roughness is improved and the product characteristics can be improved. However, when such a configuration is adopted, the etching rate of the film to be processed by the buffered hydrofluoric acid increases, so that it is an important technical problem to minimize variations in wafer processing time. According to the said structure, such a subject can be solved effectively.
[0032]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The “%” of the component concentration in the embodiment is weight% unless otherwise specified.
[0033]
(First embodiment)
This embodiment is an example of a so-called multi-oxide process in which CMOSs having different gate oxide film thicknesses are produced in a core region (shown as “core region” in the referenced drawing) and an I / O region. This CMOS has a structure in which elements are isolated by STI (Shallow Trench Isolation).
[0034]
First, the state of FIG. 8C is obtained by performing the steps of FIGS. 2A to 2B described in the section of the prior art. That is, the element isolation film 102 constituting the STI is formed on the silicon substrate 101 and the sacrificial oxide film 104 is grown in the element formation region between the element isolation films 102. The element isolation film 102 has a form having a portion embedded in the silicon substrate 101 and a portion protruding from the surface of the silicon substrate 101. The element isolation film 102 is formed by forming a groove portion in the silicon substrate 101 and then sequentially forming a liner film and a high-density plasma CVD film so as to fill the groove. Both the liner film and the high-density plasma CVD film are silicon oxide films. The sacrificial oxide film 104 is formed by heat-treating the substrate in an oxygen-containing atmosphere.
[0035]
In the state of FIG. 8C, in order to control the well formation and the transistor threshold (Vt), boron is implanted into the NMOS region, and phosphorus and arsenic are implanted into the PMOS region. This ion implantation is performed in such a manner that ions are implanted into the substrate surface via the sacrificial oxide film 104. By appropriately designing the thickness of the sacrificial oxide film 104, the implantation profile of each ion is adjusted.
[0036]
Next, as shown in FIG. 8D, the sacrificial oxide film 104 is removed. This removal is performed by single wafer processing using buffered hydrofluoric acid. The concentration of ammonium fluoride in the buffered hydrofluoric acid is 35% by weight, and the hydrofluoric acid concentration is 1% by weight.
[0037]
The single wafer processing is performed by spraying buffered hydrofluoric acid onto the surface of the silicon substrate 101 while rotating it. FIG. 11 is a diagram for explaining this processing method. The silicon wafer 37 is installed on the wafer mounting table 40. The wafer mounting table 40 rotates at a high speed. The rotational speed is, for example, several hundred rpm. Buffered hydrofluoric acid is supplied from the tip of the supply nozzle 36 toward the vicinity of the center of the surface of the silicon wafer 37. The supplied buffered hydrofluoric acid covers the surface of the silicon wafer 37 and removes the sacrificial oxide film 104 formed on the surface of the silicon wafer 37. Thereafter, the buffered hydrofluoric acid together with the dissolved components is shaken off by centrifugal force. At this time, the reaction product (NH_Four)₂SiF₆When this is deposited, this reaction product is also removed outside the silicon wafer 37 together with the buffered hydrofluoric acid.
[0038]
By performing the above-described processing, it is possible to suppress the formation of a recess at the interface between the side surface of the element isolation film 102 and the surface of the silicon substrate 101. The reason for this will be described later.
[0039]
Next, as shown in FIG. 9E, the thermal oxide film 108 is grown in each element formation region separated by the element isolation film 102 by heat-treating the entire substrate in an oxygen-containing atmosphere.
[0040]
Thereafter, as shown in FIG. 9 (f), the PMOS / NMOS I / O regions are covered with a resist 110, and then, as shown in FIG. 10 (g), the thermal oxide film 108 in the PMOS / NMOS core region is formed. Remove by wet treatment. This wet treatment is performed in the same manner as in the step of FIG. That is, single wafer processing using buffered hydrofluoric acid is performed. The concentration of ammonium fluoride in the buffered hydrofluoric acid is 35% by weight, and the hydrofluoric acid concentration is 1% by weight. By performing this process, it is possible to suppress the formation of a recess at the interface between the side surface of the element isolation film 102 and the surface of the silicon substrate 101. The reason for this will be described later.
[0041]
After removing the resist 110 with the resist removing solution, as shown in FIG. 10H, a thermal oxide film is grown again in each element formation region. At this time, in the PMOS and NMOS I / O regions, a thermal oxide film is further grown in addition to the thermal oxide film 108 already formed in the stage of FIG. As a result, an oxide film thicker than the core region (element formation region) is obtained in the I / O region. Thereafter, a MOSFET is formed in each region, and a wiring layer is formed on the MOSFET to complete a CMOS (complementary MOS).
[0042]
Next, the evaluation result of the element obtained by the process of the present embodiment will be described in comparison with the evaluation result of the element obtained by the method described in the section of the prior art.
According to the process of this embodiment, in the wet etching process using buffered hydrofluoric acid shown in FIGS. 8D and 10G, at the interface between the side surface of the element isolation film 102 and the surface of the silicon substrate 101. The generation of recesses is suppressed. That is, d in the NMOS and PMOS regions in FIG.₁A dimension (STI depot) can be made shallow. FIG. 12 shows the d of the element obtained by the method of this embodiment.₁Dimensions and d of the device obtained by the method described in the prior art section₁A comparison of dimensions is shown. According to the method of this embodiment, d₁It can be seen that the dimensions can be significantly reduced. According to the method of the present embodiment, d₁By reducing the size, leakage current (off-state current) of the transistor can be reduced. In particular, the leakage current when W in FIG. 6A becomes small can be effectively reduced.
[0043]
Further, according to the process of the present embodiment, variation in the height of the portion of the element isolation film 102 protruding from the substrate surface is suppressed between the NMOS region and the PMOS region. That is, d in the NMOS and PMOS regions in FIG.₂Variations in dimensions can be reduced. FIG. 13 shows the d of the element obtained by the method of this embodiment.₂Dimensions and d of the device obtained by the method described in the prior art section₂A comparison of dimensions is shown. According to the method of this embodiment, d₂It can be seen that dimensional variations can be significantly reduced. Thereby, the process margin when performing CMP of the interlayer insulating film in the subsequent process can be widened, and the yield is improved.
[0044]
Furthermore, according to the process of this embodiment, the substrate surface roughness can be reduced. FIG. 16 is a diagram showing the relationship between the roughness of the gate oxide film (the thermal oxide film 112 and the thermal oxide film 114 in FIG. 10H), the substrate interface roughness, and the hydrofluoric acid (HF) concentration. In the element obtained by the method described in the section of the prior art, the surface roughness RMS (Root Mean Square) is 4.5 angstroms, whereas in the element obtained in this embodiment, the RMS is obtained. Was 3.2 Å. Since the surface roughness can be improved in this way, according to this embodiment, the on-current of the transistor can be improved.
[0045]
In addition, according to the process of this embodiment, the etching uniformity of the substrate surface is improved. FIG. 14 shows the d of the element obtained by the method of this embodiment and the method described in the section of the prior art.₁Dimensions and d₂It is a figure which shows the grade of the dispersion | variation in a dimension. In the figure, the “data variation index” on the vertical axis is calculated by the following equation.
[0046]
(Data variation index) = (maximum value−minimum value) * 100 / (2 * average value)
Here, the maximum value, the minimum value, and the average value are d included in the CMOS.₁Dimensions and d₂The maximum, minimum and average dimensions.
[0047]
As can be seen from the illustrated results, according to the present embodiment, d₁Dimensions and d₂The dimensional variation is significantly reduced. As a result, it is possible to stably produce a device as designed.
[0048]
As explained above, according to the present invention, d₁Dimension reduction, NMOSd₂Dimensions and PMOSd₂It is possible to reduce dimensional variation and improve etching uniformity to improve d₁Dimensions and d₂Dimensional variation is reduced. The reason for this will be described below.
[0049]
FIG. 15 (a)
(i) relationship between ammonium fluoride concentration and ion and molecular species concentration; and
(ii) Relationship between ammonium fluoride concentration and etching rate of various silicon oxide films
Indicates. (ii) is based on the experimental results of the present inventors.
[0050]
Here, the following equilibrium is established for the chemical species contained in the buffered hydrofluoric acid.
[0051]
[Chemical 1]

[0052]
The etching rate of the film with buffered hydrofluoric acid (hereinafter abbreviated as BHF as appropriate) depends on the HF concentration and HF.₂ ⁻Depends on concentration. As shown in FIG. 15A, when the ammonium fluoride concentration is increased, HF is increased.₂ ⁻The concentration increases and saturates to a constant value. On the other hand, the HF concentration gradually decreases.
[0053]
Corresponding to such changes in chemical species concentration, the etching rate of each film is considered as follows. Etch rate of CVD oxide film is HF₂ ⁻NH depends on HF concentration as well as concentration.₄It has a peak at about 5 to 10% of the F concentration and then decreases. On the other hand, the etching rate of the thermal oxide film is almost HF.₂ ⁻NH depends on concentration only.₄It increases up to about 5 to 10% with respect to the F concentration and becomes almost constant thereafter. Therefore, NH₄As the F concentration increases, the etching selectivity of the CVD oxide film and the thermal oxide film approaches 1. In this embodiment, NH₄Since the F concentration is set to a high concentration of 35% by weight, the difference in the etching rate between the CVD oxide film and the thermal oxide film is significantly reduced. For this reason, d₁The size, ie STI depot, is effectively reduced.
[0054]
On the other hand, it has been clarified that the etching rate of the CVD oxide film differs depending on whether the N-type impurity is included or the P-type impurity is included. This fact is a new finding by the present inventors. As shown in FIG. 15A, the CVD oxide film containing an N-type impurity has a higher HF concentration dependency than the CVD oxide film containing a P-type impurity. For this reason, low NH₄In F concentration BHF, the etching rate difference between NPs is large, but high NH₄At the F concentration BHF, the HF concentration decreases, and both approaches the thermal oxide film etching rate, so the difference between NPs is reduced. That is, as in this embodiment, high NH₄By using the F concentration BHF, the difference in the etching rate of the CVD oxide film between the NPs can be reduced. As a result, d₂The difference between the NPs in the dimension, that is, the STI protrusion amount can be reduced.
[0055]
Further, according to the present embodiment, since the high HF concentration BHF is used, the Si substrate / thermal oxide film etching selection ratio becomes small. FIG. 15B is a diagram showing this state. In the process described in the section of the prior art, the HF concentration is 0.1% by weight, whereas in the present embodiment, the HF concentration is 1.0% by weight. Therefore, the Si substrate / thermal oxide film etching selection ratio is0It takes a value close to. For this reason, substrate etching does not proceed easily, and the degree of roughness is reduced.
[0056]
Furthermore, in this embodiment, since the single wafer processing is performed, the controllability of etching is good. In the batch-type processing that has been performed conventionally, when the wafer is pulled up after being immersed in the BHF bath, the portion drawn first above the liquid surface of the BHF bath takes a longer processing time than the portion pulled out later. Shorter. In addition, excessive etching occurs due to BHF remaining on the wafer surface during transfer to the pure water rinsing tank after the BHF etching process. Since the degree of this excess etching varies depending on the location in the wafer, it causes variations in performance between elements. According to the present embodiment, such excessive etching can be prevented. Further, in the present embodiment in which single-wafer processing is performed, reaction products and excess components generated by the buffered hydrofluoric acid treatment can be suitably removed. This is because these components are removed together with BHF by the centrifugal force of wafer rotation.
[0057]
When the on-state current and the off-state current were measured for the device obtained in this embodiment and the device described in the section of the prior art, the result shown in FIG. 17 was obtained. According to this embodiment, it was confirmed that the on-current increased and the off-current decreased as compared with the prior art.
[0058]
(Second embodiment)
FIG. 18 is a process cross-sectional view illustrating the method for manufacturing the gate electrode according to the present embodiment.
[0059]
First, as shown in FIG. 18A, a gate electrode including a gate insulating film 306 and a gate electrode 308 is formed on a silicon substrate 302, and an extension region 304 is formed on the substrate surface. Further, a silicon oxide film 310 is formed by a CVD method so as to cover them.
[0060]
Subsequently, the silicon oxide film 310 is etched back by dry etching to form sidewalls 312 as shown in FIG. At this time, the natural oxide film 307 on the surface of the silicon substrate 302 is exposed. In order to remove the natural oxide film 307, wet processing using buffered hydrofluoric acid is performed.
[0061]
When such a buffered hydrofluoric acid treatment is performed, if the composition is not appropriate, the sidewall 312 retreats significantly, and becomes a value deviating from the design value. This is because the etching rate by buffered hydrofluoric acid differs between the natural oxide film 307 on the surface of the silicon substrate 302 and the CVD oxide film constituting the sidewall 312. If the side wall 312 is retreated significantly in this manner, it becomes difficult to obtain a desired profile when ion implantation of impurities is performed using the side wall 312 as a mask.
[0062]
Therefore, in this embodiment, the ammonium fluoride concentration in the buffered hydrofluoric acid is set to 20% by weight or more, and the content of hydrofluoric acid is set to about 1%. Thus, the thickness of the sidewall 312 can be controlled with high accuracy, and as a result, an impurity diffusion layer having a desired distribution can be formed by ion implantation.
[0063]
In the above, this invention was demonstrated based on the Example. It is to be understood by those skilled in the art that these embodiments are exemplifications, and that various modifications can be made to the combination of each component and each processing process, and such modifications are within the scope of the present invention.
For example, in the first embodiment, the gate oxide film is grown in two stages to obtain gate oxide films having different thicknesses. However, the growth process may be performed in three stages or more.
[0064]
【The invention's effect】
As described above, according to the present invention, in the step of performing wet treatment using buffered hydrofluoric acid on the surface on which a plurality of films are exposed, the difference in the etching rate of each film is reduced, thereby reducing the shape as designed. -The element structure having dimensions can be obtained stably.
[Brief description of the drawings]
FIG. 1 shows the reaction product (NH when the concentration of ammonium fluoride in buffered hydrofluoric acid is changed._Four)₂SiF₆It is a figure which shows the change of the solubility of.
FIG. 2 is a diagram showing a method for manufacturing a CMOS semiconductor device.
FIG. 3 is a diagram showing a method for manufacturing a CMOS semiconductor device.
FIG. 4 is a diagram showing a method for manufacturing a CMOS semiconductor device.
FIG. 5 is a diagram showing a method for manufacturing a CMOS semiconductor device.
FIG. 6 is a diagram showing a method for manufacturing a CMOS semiconductor device.
FIG. 7 is a diagram for explaining a mechanism for generating a leakage current of a transistor.
FIG. 8 is a diagram showing a method of manufacturing the CMOS semiconductor device according to the embodiment.
FIG. 9 is a diagram illustrating the method of manufacturing the CMOS semiconductor device according to the embodiment.
FIG. 10 is a diagram illustrating the method of manufacturing the CMOS semiconductor device according to the embodiment.
FIG. 11 is a view for explaining a wafer processing method by a single wafer type;
FIG. 12 shows d evaluated in the embodiment.₁It is a figure which shows a dimension.
FIG. 13 shows d evaluated in the embodiment.₂It is a figure which shows a dimension.
FIG. 14 shows d evaluated in the embodiment.₁Dimensions and d₂It is a figure which shows the dispersion | variation in a dimension.
FIG. 15A is a diagram showing a relationship between ammonium fluoride concentration and chemical species concentration, and a relationship between ammonium fluoride concentration and etching rates of various silicon oxide films.
FIG. 15B is a diagram showing the relationship between the concentration of hydrofluoric acid and the Si substrate / thermal oxide film etching selection ratio.
FIG. 16 is a diagram showing the relationship between hydrofluoric acid concentration and substrate surface roughness.
FIGS. 17A and 17B are diagrams illustrating on-state current and off-state current of a transistor evaluated in an embodiment. FIGS.
FIG. 18 is a process cross-sectional view illustrating the method for manufacturing the gate electrode according to the embodiment.
[Explanation of symbols]
36 Supply nozzle
37 Silicon wafer
40 Wafer mounting table
101 Silicon substrate
102 element isolation membrane
104 Sacrificial oxide film
106 recess
108 Thermal oxide film
110 resist
112 Thermal oxide film
114 Thermal oxide film
120 recess
122 recess
131 Gate electrode
132 Source region
133 Drain region
134 Silicon oxide film for element isolation
135 Device area
136 recess
137 recess
302 Silicon substrate
304 Extension area
306 Gate insulation film
307 natural oxide film
308 Gate electrode
310 Silicon oxide film
312 sidewall

Claims

Forming an N-type impurity-containing silicon oxide film and a P-type impurity-containing silicon oxide film on a semiconductor substrate;
A wet process of spraying buffered hydrofluoric acid onto the surface of the semiconductor substrate while rotating the semiconductor substrate with the surface of the N-type impurity-containing silicon oxide film and the surface of the P-type impurity-containing silicon oxide film exposed. A step of performing single wafer processing ,
Including
The method of manufacturing a semiconductor device, wherein the buffered hydrofluoric acid contains 20% by weight or more of ammonium fluoride.

In the manufacturing method of the semiconductor device according to claim 1,
The method for manufacturing a semiconductor device, wherein the buffered hydrofluoric acid contains 0.5 wt% or more of hydrofluoric acid.

In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the buffered hydrofluoric acid contains 1% by weight or more of hydrofluoric acid.

Forming a plurality of element isolation silicon oxide films so as to fill the groove after forming the groove in the semiconductor substrate;
Forming a silicon thermal oxide film in a plurality of element formation regions separated by the element isolation silicon oxide film;
Performing a wet process of spraying buffered hydrofluoric acid on the surface of the semiconductor substrate while rotating the semiconductor substrate by a single wafer process, and removing at least a portion of the silicon thermal oxide film;
Including
The method of manufacturing a semiconductor device, wherein the buffered hydrofluoric acid contains 20% by weight or more of ammonium fluoride.

Forming a plurality of element isolation silicon oxide films so as to fill the groove after forming the groove in the semiconductor substrate;
Introducing a P-type impurity into a first region including some element isolation silicon oxide films and introducing an N-type impurity into a second region including other element isolation silicon oxide films;
In a state where the surface of the silicon oxide film for element isolation contained in the first and second regions is exposed, a wet process of spraying buffered hydrofluoric acid on the surface of the semiconductor substrate while rotating the semiconductor substrate , A process performed by single wafer processing ;
Including
The method of manufacturing a semiconductor device, wherein the buffered hydrofluoric acid contains 20% by weight or more of ammonium fluoride.

In the manufacturing method of the semiconductor device according to claim 4 or 5 ,
The element isolation silicon oxide film includes a portion embedded in the semiconductor substrate and a portion protruding from the surface of the semiconductor substrate.

The method of manufacturing a semiconductor device according to any one of claims 4-6,
The method for manufacturing a semiconductor device, wherein the buffered hydrofluoric acid contains 0.5 wt% or more of hydrofluoric acid.

The method of manufacturing a semiconductor device according to any one of claims 4-6,
The method of manufacturing a semiconductor device, wherein the buffered hydrofluoric acid contains 1% by weight or more of hydrofluoric acid.