JP4298767B2 - 遊技機 - Google Patents

Description

本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機、コイン遊技機、スロット機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。

遊技機として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。

なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることや、景品遊技媒体払出の条件が成立しやすくなる状態になることことである。

パチンコ遊技機では、特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個（例えば１０個）の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数（例えば１６ラウンド）に固定されている。なお、各開放について開放時間（例えば２９．５秒）が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件（例えば、大入賞口内に設けられているＶゾーンへの入賞）が成立していない場合には、大当り遊技状態は終了する。

また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「リーチ」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。

遊技機における遊技進行はマイクロコンピュータ等による遊技制御手段によって制御される。可変表示装置に表示される識別情報、キャラクタ画像および背景画像は、遊技制御手段からの表示制御コマンドデータに従って動作する表示制御手段によって制御される。可変表示装置に表示される識別情報、キャラクタ画像および背景画像は、一般に、表示制御用のマイクロコンピュータとマイクロコンピュータの指示に応じて画像データを生成して可変表示装置側に転送するビデオディスプレイプロセッサ（ＶＤＰ）とによって制御されるが、表示制御用のマイクロコンピュータのプログラム容量は大きい。

従って、プログラム容量に制限のある遊技制御手段のマイクロコンピュータで可変表示装置に表示される識別情報等を制御することはできず、遊技制御手段のマイクロコンピュータとは別の表示制御用のマイクロコンピュータ（表示制御手段）が用いられる。よって、遊技の進行を制御する遊技制御手段は、表示制御手段に対して表示制御のためのコマンドを送信する必要がある。

また、そのような遊技機では、遊技盤にスピーカが設けられ、遊技効果を増進するために遊技の進行に伴ってスピーカから種々の効果音が発せられる。また、遊技盤にランプやＬＥＤ等の発光体が設けられ、遊技効果を増進するために遊技の進行に伴ってそれらの発光体が点灯されたり消灯されたりする。一般に、効果音を発生する音声制御やランプ点灯／滅灯のタイミング制御は、遊技の進行を制御する遊技制御手段によって行われる。よって、遊技制御手段は、実際に音発生やランプ・ＬＥＤ駆動を行う音声制御手段やランプ制御手段に対してコマンドを送信する必要がある。

また、遊技者は、一般に、遊技媒体を遊技機を介して借り出す。その場合、遊技媒体貸出機構が遊技機に設けられる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、払出制御基板に送信される。

以上のように、遊技機には、遊技制御手段の他に種々の制御手段が搭載されている。そして、遊技の進行を制御する遊技制御手段は、遊技状況に応じて動作指示を示す各コマンドを、各制御基板に搭載された各制御手段に送信する。以下、遊技制御基板以外の各制御基板に搭載された各制御手段を、電気部品制御手段ということがある。また、遊技制御基板以外の基板を電気部品制御基板と呼ぶことがある。

遊技機に対する電源供給が停止したときには、各制御手段を駆動するための駆動電圧（例えば＋５Ｖ）は徐々に低下する。各制御手段は一般にマイクロコンピュータを含むが、素子のばらつき等に起因して、各制御手段が動作不能になる電圧は異なる。遊技制御手段から各制御手段にコマンドを送信する際に、遊技制御手段が搭載された遊技制御基板への不正信号入力防止等の観点から、各制御手段からの応答をとらないように構成されている。すると、例えば、遊技機に対する電源供給が停止する直前に遊技制御手段がコマンドを送出したにもかかわらず、コマンドを受信する側の制御手段が既に動作不能になっていることもある。その場合、遊技制御手段はコマンドを送出したと認識するが、コマンドを受信する側の制御手段はコマンドを受信できていない。その場合、一般には、駆動電圧がなくなって遊技制御手段および他の各制御手段が動作しなくなり、その後、電源再投入されたときにリセットされるので問題は生じないことが多い。

ところが、停電等の不測の電源断が生じたときに、必要なデータを電源バックアップＲＡＭに保存し、電源が復旧したときに保存されていたデータを復元して遊技を再開するように構成した場合には問題である。例えば、払出制御手段が遊技制御手段から指示された賞球個数をバックアップＲＡＭに保存し、電源断後に電源復旧したときに保存されている賞球個数にもとづいて賞球払出を継続するように構成されている場合には、電源断直前に遊技制御手段が所定個の賞球払出指示を行ったにもかかわらず、払出制御手段は、その指示を受け取っていないということが考えられる。その場合、電源復旧後に払出制御手段が記憶にもとづく賞球払出を再開したとしても、本来払い出されるべき賞球数よりも少ない個数の賞球払出が行われる。すなわち、遊技者に対して不利益を与えることになる。

また、払出制御手段に限らず、他の制御手段についても、電源断直前に遊技制御手段がコマンドを送出したにも関わらず、その制御手段はコマンドを受信できていないという状況が生ずると、電源復旧後に、制御状態が好ましくない状態に陥る可能性がある。例えば、電源復旧後に、本来現れるべきでない表示状態や発声状態が生ずる可能性がある。さらに、電源投入時にも、遊技制御手段がコマンドを送出したにも関わらず、他の制御手段の受信準備が整っていないとコマンドを取りこぼすおそれがある。

そこで、本発明は、各制御手段が遊技制御手段からのコマンドを確実に受信することができる遊技機を提供することを目的とする。

本発明による遊技機は、遊技者が所定の遊技を行うことが可能な遊技機であって、遊技の進行を制御する遊技制御手段と、遊技制御手段からのコマンドにもとづいて、遊技に用いられる遊技媒体の払出制御を行う払出制御手段と、遊技機で使用される所定電位電源を監視し検出条件が成立した場合に検出信号を出力する電源監視手段とを備え、遊技制御手段および払出制御手段には、電力供給停止中でもバックアップ用電源によって電力供給停止直前の内容を少なくとも所定時間保持することが可能な記憶手段が設けられ、遊技制御手段および払出制御手段は、電源監視手段からの検出信号にもとづいて、制御状態を復元するために必要な情報を記憶手段に記憶させるための電力供給停止時処理を行い、遊技制御手段は、電力供給が復旧したときに、制御状態を復元するために必要な情報が記憶手段に保存されていると判定したことを条件に記憶手段の記憶情報にもとづいて制御状態を復元するための復帰処理を実行するとともに、あらかじめ決められているエラー画面を表示することを示すコマンドを送信し、払出制御手段は、電力供給が復旧したときに記憶手段の記憶情報にもとづいて制御状態を復元するための復帰処理を実行し、遊技制御手段は、電力供給停止時処理にてコマンド送信処理を行わず、払出制御手段は、電力供給停止時処理にてコマンド受信処理を行わず、遊技制御手段へ検出信号を出力することとなる検出条件と払出制御手段へ検出信号を出力することとなる検出条件とを同じ検出条件とすることにより、電源監視手段は、遊技制御手段および払出制御手段に対して、同じタイミングで検出信号を出力することを特徴とする。

本発明によれば、遊技機を、遊技制御手段は、電力供給停止時処理にてコマンド送信処理を行わず、払出制御手段は、電力供給停止時処理にてコマンド受信処理を行わず、遊技制御手段へ検出信号を出力することとなる検出条件と払出制御手段へ検出信号を出力することとなる検出条件とを同じ検出条件とすることにより、電源監視手段は、遊技制御手段および払出制御手段に対して、同じタイミングで検出信号を出力するように構成したので、電源断の直前に遊技制御手段が送出したコマンドが払出制御手段に受信されないといった不都合が生ずることはなく、払出制御手段が遊技制御手段からのコマンドを確実に受信することができる効果がある。

以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図、図２はパチンコ遊技機１の内部構造を示す全体背面図、図３はパチンコ遊技機１の機構盤を背面からみた背面図である。なお、ここでは、遊技機の一例としてパチンコ遊技機を示すが、本発明はパチンコ遊技機に限られず、例えばコイン遊技機等であってもよい。また、画像式の遊技機やスロット機に適用することもできる。

図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた景品玉を貯留する余剰玉受皿４と打球を発射する打球操作ハンドル（操作ノブ）５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。

遊技領域７の中央付近には、複数種類の図柄を可変表示するための可変表示部９と７セグメントＬＥＤによる可変表示器１０とを含む可変表示装置８が設けられている。この実施の形態では、可変表示部９には、「左」、「中」、「右」の３つの図柄表示エリアがある。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、玉出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と玉出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートスイッチ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。

可変入賞球装置１５の下部には、特定遊技状態（大当り状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。この実施の形態では、開閉板２０が大入賞口を開閉する手段となる。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶカウントスイッチ２２で検出される。また、開閉板２０からの入賞球はカウントスイッチ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、可変表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。

遊技盤６には、複数の入賞口１９，２４が設けられ、遊技球の入賞口１９，２４への入賞は入賞口スイッチ１９ａ，２４ａによって検出される。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃが設けられている。

そして、この例では、一方のスピーカ２７の近傍に、景品玉払出時に点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給玉が切れたときに点灯する球切れランプ５２が設けられている。さらに、図１には、パチンコ遊技台１に隣接して設置され、プリペイドカードが挿入されることによって球貸しを可能にするカードユニット５０も示されている。

カードユニット５０には、使用可能状態であるか否かを示す使用可表示ランプ１５１、カード内に記録された残額情報に端数（１００円未満の数）が存在する場合にその端数を打球供給皿３の近傍に設けられる度数表示ＬＥＤに表示させるための端数表示スイッチ１５２、カードユニット５０がいずれの側のパチンコ遊技機１に対応しているのかを示す連結台方向表示器１５３、カードユニット５０内にカードが投入されていることを示すカード投入表示ランプ１５４、記録媒体としてのカードが挿入されるカード挿入口１５５、およびカード挿入口１５５の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット５０を解放するためのカードユニット錠１５６が設けられている。

打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートスイッチ１２で検出されると、可変表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口スイッチ１７で検出されると、図柄の変動を開始できる状態であれば、可変表示部９内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を１増やす。

可変表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶカウントスイッチ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。継続権の発生は、所定回数（例えば１５ラウンド）許容される。

停止時の可変表示部９内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、可変表示器１０における停止図柄が所定の図柄（当り図柄）である場合に、可変入賞球装置１５が所定時間だけ開状態になる。さらに、高確率状態では、可変表示器１０における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置１５の開放時間と開放回数が高められる。

次に、パチンコ遊技機１の裏面の構造について図２を参照して説明する。
可変表示装置８の背面では、図２に示すように、機構板３６の上部に景品玉タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から景品玉が景品玉タンク３８に供給される。景品玉タンク３８内の景品玉は、誘導樋３９を通って玉払出装置に至る。

機構板３６には、中継基板３０を介して可変表示部９を制御する可変表示制御ユニット２９、基板ケース３２に覆われ遊技制御用マイクロコンピュータ等が搭載された遊技制御基板（主基板）３１、可変表示制御ユニット２９と主基板３１との間の信号を中継するための中継基板３３、および景品玉の払出制御を行う賞球制御用マイクロコンピュータ等が搭載された賞球制御基板（払出制御基板）３７が設置されている。さらに、機構板３６の下部には、モータの回転力を利用して打球を遊技領域７に発射する打球発射装置３４と、遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に信号を送るためのランプ制御基板３５が設置されている。

また、図３はパチンコ遊技機１の機構盤を背面からみた背面図である。誘導樋３９を通った玉は、図３に示されるように、球切れ検出器１８７ａ，１８７ｂを通過して玉供給樋１８６ａ，１８６ｂを経て玉払出装置９７に至る。玉払出装置９７から払い出された景品玉は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球供給皿３に供給される。連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。入賞にもとづく景品玉が多数払い出されて打球供給皿３が満杯になり、ついには景品玉が連絡口４５に到達した後さらに景品玉が払い出されると景品玉は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに景品玉が払い出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、玉払出装置９７内のステッピングモータの回転が停止して玉払出装置９７の動作が停止するとともに、必要に応じて打球発射装置３４の駆動も停止する。

賞球払出制御を行うために、入賞口スイッチ１９ａ，２４ａ、始動口スイッチ１７およびＶカウントスイッチ２２からの信号が、主基板３１に送られる。主基板３１のＣＰＵ５６は、始動口スイッチ１７がオンすると６個の賞球払出に対応した入賞が発生したことを知る。また、カウントスイッチ２３がオンすると１５個の賞球払出に対応した入賞が発生したことを知る。そして、入賞口スイッチがオンすると１０個の賞球払出に対応した入賞が発生したことを知る。なお、この実施の形態では、例えば、入賞口２４に入賞した遊技球は、入賞口２４からの入賞球流路に設けられている入賞口スイッチ２４ａで検出され、入賞口１９に入賞した遊技球は、入賞口１９からの入賞球流路に設けられている入賞口スイッチ１９ａで検出される。

図４は、主基板３１における回路構成の一例を示すブロック図である。なお、図４には、賞球制御基板３７、ランプ制御基板３５、音声制御基板７０、発射制御基板９１および表示制御基板８０も示されている。主基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートスイッチ１２、始動口スイッチ１７、Ｖカウントスイッチ２２、カウントスイッチ２３、満タンスイッチ４８、玉切れスイッチ１８７ａ，１８７ｂ（以下、玉切れスイッチ１８７と表現することがある。）および入賞口スイッチ１９ａ，２４ａからの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６および開閉板２０を開閉するソレノイド２１を基本回路５３からの指令に従って駆動するソレノイド回路５９と、始動記憶表示器１８の点灯および滅灯を行うとともに７セグメントＬＥＤによる可変表示器１０と装飾ランプ２５とを駆動するランプ・ＬＥＤ回路６０とが設けられている。

また、基本回路５３から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路６４を含む。

基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用されるＲＡＭ５５、制御用のプログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５６は、１チップマイクロコンピュータである。なお、１チップマイクロコンピュータは、少なくともＲＡＭ５５が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポート部５７は外付けであってもよい。

さらに、主基板３１には、電源投入時に基本回路５３をリセットするための初期リセット回路６５と、基本回路５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部５７のうちのいずれかのＩ／Ｏポートを選択するための信号を出力するアドレスデコード回路６７とが設けられている。
なお、玉払出装置９７から主基板３１に入力されるスイッチ情報もあるが、図４ではそれらは省略されている。

遊技球を打撃して発射する打球発射装置は発射制御基板９１上の回路によって制御される駆動モータ９４で駆動される。そして、駆動モータ９４の駆動力は、操作ノブ５の操作量に従って調整される。すなわち、発射制御基板９１上の回路によって、操作ノブ５の操作量に応じた速度で打球が発射されるように制御される。

図５は、表示制御基板８０内の回路構成を、可変表示部９の一実現例であるＣＲＴ８２および主基板３１の出力ポート（ポートＡ，Ｂ）５７１，５７２および出力バッファ回路６３とともに示すブロック図である。出力ポート５７１からは８ビットのデータが出力され、出力ポート５７２からは１ビットのストローブ信号（ＩＮＴ信号）が出力される。

表示制御用ＣＰＵ１０１は、制御データＲＯＭ１０２に格納されたプログラムに従って動作し、主基板３１からノイズフィルタ１０７および入力バッファ回路１０５を介してストローブ信号が入力されると、入力バッファ回路１０５を介して表示制御コマンドを受信する。入力バッファ回路１０５として、例えば汎用ＩＣである７４ＨＣ２４４を使用することができる。なお、表示制御用ＣＰＵ１０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路１０５と表示制御用ＣＰＵ１０１との間に、Ｉ／Ｏポートが設けられる。

そして、表示制御用ＣＰＵ１０１は、受信した表示制御コマンドに従って、ＣＲＴ８２に表示される画面の表示制御を行う。具体的には、表示制御コマンドに応じた指令をＶＤＰ１０３に与える。ＶＤＰ１０３は、キャラクタＲＯＭ８６から必要なデータを読み出す。ＶＤＰ１０３は、入力したデータに従ってＣＲＴ８２に表示するための画像データを生成し、その画像データをＶＲＡＭ８７に格納する。そして、ＶＲＡＭ８７内の画像データは、Ｒ，Ｇ，Ｂ信号に変換され、Ｄ−Ａ変換回路１０４でアナログ信号に変換されてＣＲＴ８２に出力される。

なお、図５には、ＶＤＰ１０３をリセットするためのリセット回路８３、ＶＤＰ１０３に動作クロックを与えるための発振回路８５、および使用頻度の高い画像データを格納するキャラクタＲＯＭ８６も示されている。キャラクタＲＯＭ８６に格納される使用頻度の高い画像データとは、例えば、ＣＲＴ８２に表示される人物、動物、または、文字、図形もしくは記号等からなる画像などである。この実施の形態では、表示制御用ＣＰＵ１０１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。

入力バッファ回路１０５は、主基板３１から表示制御基板８０へ向かう方向にのみ信号を通過させることができる。従って、表示制御基板８０側から主基板３１側に信号が伝わる余地はない。表示制御基板８０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、出力ポート５７１，５７２の出力をそのまま表示制御基板８０に出力してもよいが、単方向にのみ信号伝達可能な出力バッファ回路６３を設けることによって、主基板３１から表示制御基板８０への一方向性の信号伝達をより確実にすることができる。また、高周波信号を遮断するノイズフィルタ１０７として、例えば３端子コンデンサやフェライトビーズが使用されるが、ノイズフィルタ１０７の存在によって、表示制御コマンドに基板間でノイズが乗ったとしても、その影響は除去される。

図６は、主基板３１における音声制御コマンドの信号送信部分および音声制御基板７０の構成例を示すブロック図である。この実施の形態では、遊技進行に応じて、遊技領域７の外側に設けられているスピーカ２７の音声出力を指示するための音声制御コマンドが、主基板３１から音声制御基板７０に出力される。

図６に示すように、音声制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポートＣ，Ｄ）５７３，５７４から出力される。出力ポート５７３からは８ビットのデータが出力され、出力ポート５７４からは１ビットのストローブ信号（ＩＮＴ信号）が出力される。音声制御基板７０において、主基板３１からの各信号は、入力バッファ回路７０５を介して音声制御用ＣＰＵ７０１に入力する。なお、音声制御用ＣＰＵ７０１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路７０５と音声制御用ＣＰＵ７０１との間に、Ｉ／Ｏポートが設けられる。また、この実施の形態では、音声制御用ＣＰＵ７０１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。

そして、例えばディジタルシグナルプロセッサによる音声合成回路７０２は、音声制御用ＣＰＵ７０１の指示に応じた音声や効果音を発生し音量切替回路７０３に出力する。音量切替回路７０３は、音声制御用ＣＰＵ７０１の出力レベルを、設定されている音量に応じたレベルにして音量増幅回路７０４に出力する。音量増幅回路７０４は、増幅した音声信号をスピーカ２７に出力する。

入力バッファ回路７０５として、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。７４ＨＣ２４４のイネーブル端子には、常にローレベル（ＧＮＤレベル）が与えられている。よって、各バッファの出力レベルは、入力レベルすなわち主基板３１からの信号レベルに確定している。よって、音声制御基板７０側から主基板３１側に信号が伝わる余地はない。従って、音声制御基板７０内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、入力バッファ回路７０５の入力側にノイズフィルタを設けてもよい。

また、主基板３１において、出力ポート５７４，５７５の外側にバッファ回路６７が設けられている。バッファ回路６７として、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。イネーブル端子には常にローレベル（ＧＮＤレベル）が与えられている。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、音声制御基板７０から主基板３１に信号が与えられる可能性がある信号ラインをさらに確実になくすことができる。

図７は、主基板３１およびランプ制御基板３５における信号送受信部分を示すブロック図である。この実施の形態では、遊技領域７の外側に設けられている遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃの点灯／消灯と、賞球ランプ５１および球切れランプ５２の点灯／消灯を示すランプ制御コマンドが出力される。

図７に示すように、ランプ制御に関するランプ制御コマンドは、基本回路５３におけるＩ／Ｏポート部５７の出力ポート（出力ポートＥ，Ｆ）５７５，５７６から出力される。出力ポート５７５は８ビットのデータを出力し、出力ポート５７６は１ビットのストローブ信号（ＩＮＴ信号）を出力する。ランプ制御基板３５において、主基板３１からの制御コマンドは、入力バッファ回路３５５を介してランプ制御用ＣＰＵ３５１に入力する。なお、ランプ制御用ＣＰＵ３５１がＩ／Ｏポートを内蔵していない場合には、入力バッファ回路３５５とランプ制御用ＣＰＵ３５１との間に、Ｉ／Ｏポートが設けられる。また、この実施の形態では、ランプ制御用ＣＰＵ３５１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。

ランプ制御基板３５において、ランプ制御用ＣＰＵ３５１は、各制御コマンドに応じて定義されている遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃの点灯／消灯パターンに従って、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃに対して点灯／消灯信号を出力する。点灯／消灯信号は、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃに出力される。なお、点灯／消灯パターンは、ランプ制御用ＣＰＵ３５１の内蔵ＲＯＭまたは外付けＲＯＭに記憶されている。

主基板３１において、ＣＰＵ５６は、賞球時に賞球ランプ点灯を指示する制御コマンドを出力し、遊技盤裏面の遊技球補給路に設置されている球切れ検出センサがオンすると球切れランプ点灯を指示する制御コマンドを出力する。ランプ制御基板３５において、各制御コマンドは、入力バッファ回路３５５を介してランプ制御用ＣＰＵ３５１に入力する。ランプ制御用ＣＰＵ３５１は、それらの制御コマンドに応じて、賞球ランプ５１および球切れランプ５２を点灯／消灯する。

入力バッファ回路３５５として、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。７４ＨＣ２４４のイネーブル端子には、常にローレベル（ＧＮＤレベル）が与えられている。よって、各バッファの出力レベルは、入力レベルすなわち主基板３１からの信号レベルに確定している。従って、ランプ制御基板３５側から主基板３１側に信号が伝わる余地はない。たとえ、ランプ制御基板３５内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、入力バッファ回路３５５の入力側にノイズフィルタを設けてもよい。

図７に示された構成では、ランプ制御基板３５から主基板３１に信号が与えらる可能性がある信号ラインをなくすことができる。すなわち、主基板３１からランプ制御基板３５への信号の一方向性が確実になり、主基板３１における遊技制御に対してランプ制御基板３５が影響を及ぼす可能性がなくなる。この結果、例えば、ランプ制御基板３５において、主基板３１の基本回路５３に大当りを生じさせるための不正信号を与えるような改造を行ったとしても、不正信号を主基板３１に伝えることはできない。

さらに、主基板３１において、出力ポート５７５，５７６の外側にバッファ回路６２が設けられている。バッファ回路６２として、例えば、汎用のＣＭＯＳ−ＩＣである７４ＨＣ２４４が用いられる。イネーブル端子には常にローレベル（ＧＮＤレベル）が与えられている。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、ランプ制御基板３５から主基板３１に信号が与えらる可能性がある信号ラインをより確実になくすことができる。

なお、図７では、ランプ制御用ＣＰＵ３５１の内蔵出力ポートから遊技効果ＬＥＤ２８ａ、遊技効果ランプ２８ｂ，２８ｃ、賞球ランプ５１および球切れランプ５２に点灯または消灯を指示する信号が出力されているが、実際には、出力ポートと各ランプ・ＬＥＤとの間にドライバ回路が挿入されている。

図８は、賞球制御基板３７および玉払出装置９７の構成要素などの賞球に関連する構成要素を示すブロック図である。図８に示すように、満タンスイッチ４８からの検出信号は、中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。満タンスイッチ４８は、余剰玉受皿４の満タンを検出するスイッチである。なお、賞球制御基板３７に搭載されている賞球制御用ＣＰＵ３７１は、入賞にもとづく遊技球払出制御と玉貸し要求にもとづく遊技球払出制御とを行う払出制御手段を構成する。

球切れスイッチ１８７（１８７ａ，１８７ｂ）からの検出信号は、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。球切れ検出スイッチ１６７は景品玉タンク３８内の補給玉の不足を検出するスイッチであり、球切れスイッチ１８７は、景品玉通路内の景品玉の有無を検出するスイッチである。

主基板３１のＣＰＵ５６は、球切れスイッチ１８７からの検出信号が球切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、球貸し禁止を指示する賞球制御コマンドを送出する。球貸し禁止を指示する賞球制御コマンドを受信すると、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、球貸し処理を停止する。

さらに、賞球カウントスイッチ３０１Ａからの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。また、主基板３１のＩ／Ｏポート５７から入賞球排出ソレノイド１２７への駆動信号は、中継基板７１を介して入賞球排出ソレノイド１２７に供給される。なお、賞球カウントスイッチ３０１Ａは、玉払出装置９７の賞球機構部分に設けられ、実際に払い出された賞球を検出する。

入賞があると、賞球制御基板３７には、主基板３１の出力ポート（ポートＧ，Ｈ）５７７，５７８から賞球個数を示す賞球制御コマンドが入力される。出力ポート５７７は８ビットのデータを出力し、出力ポート５７８は１ビットのストローブ信号（ＩＮＴ信号）を出力する。賞球個数を示す賞球制御コマンドは、入力バッファ回路３７３を介してＩ／Ｏポート３７２ａに入力される。賞球制御用ＣＰＵ３７１は、Ｉ／Ｏポート３７２ａを介して賞球制御コマンドを入力し、賞球制御コマンドに応じて玉払出装置９７を駆動して賞球払出を行う。なお、この実施の形態では、賞球制御用ＣＰＵ３７１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。

入力バッファ回路３７３における各バッファは、主基板３１から賞球制御基板３７へ向かう方向にのみ信号を通過させることができる。従って、賞球制御基板３７側から主基板３１側に信号が伝わる余地はない。賞球制御基板３７内の回路に不正改造が加えられても、不正改造によって出力される信号が主基板３１側に伝わることはない。なお、入力バッファ回路３７３の入力側にノイズフィルタを設けてもよい。

また、主基板３１において、賞球制御コマンドを出力する出力ポート５７７，５７８の外側にバッファ回路６８が設けられている。このような構成によれば、外部から主基板３１の内部に入力される信号が阻止されるので、賞球制御基板３７から主基板３１に信号が与えらる可能性がある信号ラインをより確実になくすことができる。

また、賞球制御用ＣＰＵ３７１は、出力ポート３７２ｇを介して、貸し玉数を示す球貸し個数信号をターミナル基板１６０に出力し、ブザー駆動信号をブザー基板７５に出力する。ブザー基板７５にはブザーが搭載されている。さらに、出力ポート３７２ｅを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。

さらに、賞球制御基板３７の入力ポート３７２ｂには、中継基板７２を介して、賞球カウントスイッチ３０１Ａの検出信号および球貸しカウントスイッチ３０１Ｂの検出信号が入力される。球貸しカウントスイッチ３０１Ｂは、実際に貸し出された遊技球を検出する。賞球制御基板３７からの払出モータ２８９への駆動信号は、出力ポート３７２ｃおよび中継基板７２を介して玉払出装置９７の賞球機構部分における払出モータ２８９に伝えられる。

カードユニット５０には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット５０には、端数表示スイッチ１５２、連結台方向表示器１５３、カード投入表示ランプ１５４およびカード挿入口１５５が設けられている（図１参照）。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤ、球貸しスイッチおよび返却スイッチが接続される。

残高表示基板７４からカードユニット５０には、遊技者の操作に応じて、球貸しスイッチ信号および返却スイッチ信号が賞球制御基板３７を介して与えられる。また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および球貸し可表示信号が賞球制御基板３７を介して与えられる。カードユニット５０と賞球制御基板３７の間では、ユニット操作信号（ＢＲＤＹ信号）、球貸し要求信号（ＢＲＱ信号）、球貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）がＩ／Ｏポート３７２ｆを介してやりとりされる。

パチンコ遊技機１の電源が投入されると、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。カードユニット５０においてカードが受け付けられ、球貸しスイッチが操作され球貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＤＹ信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＱ信号を出力する。そして、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、払出モータ２８９を駆動し、所定個の貸し玉を遊技者に払い出す。そして、払出が完了したら、賞球制御用ＣＰＵ３７１は、カードユニット５０にＥＸＳ信号を出力する。

以上のように、カードユニット５０からの信号は全て賞球制御基板３７に入力される構成になっている。従って、球貸し制御に関して、カードユニット５０から主基板３１に信号が入力されることはなく、主基板３１の基本回路５３にカードユニット５０の側から不正に信号が入力される余地はない。なお、主基板３１および賞球制御基板３７には、ソレノイドおよびモータやランプを駆動するためのドライバ回路が搭載されているが、図８では、それらの回路は省略されている。

この実施の形態では、少なくとも主基板３１において、ＲＡＭの一部が電源バックアップされている。すなわち、遊技機に対する電力供給が停止しても、バックアップＲＡＭ領域のデータは保存される。また、表示制御用ＣＰＵ１０１、音声制御用ＣＰＵ７０１、ランプ制御用ＣＰＵ３５１および賞球制御用ＣＰＵ３７１においても、ＲＡＭの一部が電源バックアップされるように構成されていてもよい。

図９は、主基板３１、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および賞球制御基板３７におけるＣＰＵ周りの構成を示すブロック図である。この例では、主基板３１および賞球制御用ＣＰＵ３７１において、ＣＰＵ内蔵ＲＡＭの一部が、バックアップ端子にバックアップ電源が接続されることによって電源バックアップされている。

図９に示すように、主基板３１において、電源監視用ＩＣ９０１は、＋３０Ｖ電圧を導入し、＋３０Ｖ電圧を監視することによって電源断の発生を検出する。具体的には、＋３０Ｖ電圧が所定値（例えば＋２２Ｖ）以下になったら、電源断が発生することを知らせるために、ＣＰＵ５６に割り込み信号を与える。ＣＰＵ５６において、この割り込みは、マスク不能割込（ＩＮＴ）端子に入力されている。また、ＮＭＩ端子に入力される信号は、ＣＰＵ５６が内蔵する入力ポートにも入力されている。

電源監視用ＩＣ９０１が電源断を検知するための所定値は、通常時の電圧より低いが、ＣＰＵ５６が暫くの間動作しうる程度の電圧である。また、電源監視用ＩＣ９０１が、ＣＰＵ５６が必要とする電圧（この例では＋５Ｖ）よりも高く、かつ、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵ５６が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。さらに、監視電圧として＋３０Ｖを用いる場合には、遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源瞬断時のスイッチオン誤検出の防止も期待できる。すなわち、＋３０Ｖ電源の電圧を監視すると、＋３０Ｖ作成の以降に作られる＋１２Ｖが落ち始める以前の段階でそれの低下を検出できる。よって、＋１２Ｖ電源の電圧が低下するとスイッチ出力がオン状態を呈するようになるが、＋１２Ｖより早く低下する＋３０Ｖ電源電圧を監視して電源断を認識すれば、スイッチ出力がオン状態を呈する前に電源復旧待ちの状態に入ってスイッチ出力を検出しない状態となることができる。

賞球制御基板３７１において、電源監視用ＩＣ９３１は、＋３０Ｖ電圧を導入し、＋３０Ｖ電圧を監視することによって電源断の発生を検出する。具体的には、＋３０Ｖ電圧が上述した電源監視用ＩＣ９０１の検出時の電圧よりも低い電圧である所定値（例えば＋２２Ｖ）以下になったら、電源断が発生することを知らせるために、賞球制御用ＣＰＵ３７１に割り込み信号を与える。賞球制御用ＣＰＵ３７１において、この割り込みは、マスク不能割込（ＩＮＴ）端子に入力されている。また、ＮＭＩ端子に入力される信号は、賞球制御用ＣＰＵ３７１が内蔵する入力ポートにも入力されている。

なお、図９に示された構成では、電源監視用ＩＣの出力がＣＰＵのＮＭＩ端子に入力されているが、マスク可能割込端子（ＩＲＱ端子）に入力されていてもよい。また、電源監視用ＩＣの出力はＣＰＵの入力ポートにも入力されているが、割込端子にのみ入力されている構成であってもよい。さらに、音声制御基板７０、ランプ制御基板３５および表示制御基板８０にも電源監視用ＩＣ９０１，９３１と同様のものが搭載され、＋３０Ｖ電圧が所定値以下になったら各ＣＰＵに信号を与えるように構成されていてもよい。

図９に示された構成において、電源監視用ＩＣ９０１が信号を出力することになる＋３０Ｖ電源の電圧は、電源監視用ＩＣ９３１が信号を出力することになる＋３０Ｖ電源の電圧と同じに設定されている。また、電源監視用ＩＣ９０１，９３１として同じ品種のＩＣを用いる。従って、電源電圧が低下していくときに、賞球制御基板３７の賞球制御用ＣＰＵ３７１に対して、主基板３１のＣＰＵ５６にＮＭＩ割込がかかった時点と同じタイミングでＮＭＩ割込がかかる。後述するように、各ＣＰＵはＮＭＩに応じて通常の制御を停止するので、遊技制御手段と払出制御手段とについて、電源状態に関する遊技進行制御の停止条件と払出制御の停止条件とは同じである。

従って、電源監視用ＩＣ９０１，９３１のばらつきに起因するタイミングのずれがないとした場合の実質的なＮＭＩ処理開始タイミングは、主基板３１のＣＰＵ５６と賞球制御用ＣＰＵ３７１とで同じになる。すると、主基板３１のＣＰＵ５６と賞球制御用ＣＰＵ３７１とは、実質的に同じ時期に、通常の制御処理を中断して電源断時の所定の処理（例えば、ＲＡＭの内容をバックアップ保存するための処理）を開始する。

よって、電源断の直前に主基板３１のＣＰＵ５６が送出した賞球制御コマンドが賞球制御用ＣＰＵ３７１に受信されないといった不都合が生ずることはない。例えば、賞球制御用ＣＰＵ３７１が早めに通常の制御処理を中断して電源断時の所定の処理を開始する場合には、電源断の直前に主基板３１のＣＰＵ５６が送出した賞球制御コマンドが賞球制御用ＣＰＵ３７１に受信されなくなってしまう。しかし、この実施の形態では、そのような不都合は生じない。

さらに、主基板３１には、リセットＩＣ６５１を含む初期リセット回路６５が搭載されている。初期リセット回路６５は、電源投入時に、＋５Ｖが立ち上がったことを検出すると、所定時間後（外付けの抵抗値とコンデンサ容量とで決まる時間）にリセット解除を示す信号を出力する。また、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および賞球制御基板３７にも、同様の初期リセット回路が搭載されている。ただし、図９では、賞球制御基板３７におけるリセットＩＣ３８０を含む初期リセット回路のみが示されている。

なお、図９に示された構成において、主基板３１の初期リセット回路６５における抵抗およびコンデンサの抵抗値および容量は、他の制御基板におけるリセットＩＣ３８０に外付けされている抵抗およびコンデンサの抵抗値および容量と等しい。すなわち、同一の構成となっている。従って、遊技機に電源投入されたときに、リセットＩＣ６５１，３８０からのリセット信号は実質的に同時に立ち上がる。

主基板３１において、初期リセット回路６５の出力は、遅延回路６５５を介してＣＰＵ５６のリセット端子に入力されている。従って、電源投入時に、主基板３１のＣＰＵ５６は、他の全ての基板におけるＣＰＵよりも遅く立ち上がる。また、遅延回路６５５の出力は、２つのゲート回路６５６，６５７を介して出力ポート５７０のリセット端子に入力されている。出力ポート５７０は他の基板に対するコマンドを送出するポートであり、リセット信号がリセット解除状態を示すと、情報出力可能状態になる。なお、出力ポート５７０は、図５〜図８に示された出力ポート５７１〜５７８に対応したものである。

主基板３１のＣＰＵ５６が他の全ての基板におけるＣＰＵよりも遅く立ち上がるので、他の基板におけるＣＰＵの立ち上がりが完了してコマンド受信可能状態になってから、主基板３１のＣＰＵ５６は、コマンド送出可能状態になる。よって、電源投入後に遊技制御手段から直ちに他の電気部品制御手段に対してコマンドが送出されるように構成しても、そのコマンドは確実に他の制御手段において受信される。

なお、図９に示された構成では、電源断を監視するための電源監視手段が各基板に搭載されていたが、例えば後述する電源基板に電源監視手段を搭載し、そこから各基板に電圧低下を示す信号を供給するようにしてもよい。

図１０は、電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音声制御基板７０、ランプ制御基板３５および賞球制御基板３７等の制御基板と独立して設置され、遊技機内の各制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＤＣ＋３０Ｖ、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。

トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５は例えば中継基板に接続され、中継基板から各制御基板および機構部品に必要な電圧の電力が供給される。

ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグラウンドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの各制御基板におけるバックアップＲＡＭ領域に対するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。

なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。

主基板および電気部品制御基板に、第２の電源監視回路を搭載してもよい。第２の電源監視回路は、例えば、第１の電源監視回路（電源監視用ＩＣ９０１，９３１）が監視する電源電圧と等しい電源電圧である＋３０Ｖ電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧低下信号を発生する。そして、例えば、第１の電源監視回路の検出電圧（電圧低下信号を出力することになる電圧）を＋２２Ｖとし、第２の電源監視回路の検出電圧を＋９Ｖとする。

さらに、第２の電源監視回路からの電圧低下信号が、リセットＩＣ６５１，３８０からの初期リセット信号と論理和をとられた後に、ＣＰＵのリセット端子に入力されるように構成する。従って、ＣＰＵは、初期リセット信号がローレベルを呈しているとき、または、第２の電源監視回路からの電圧低下信号がローレベルを呈しているときに、リセット状態（非動作状態）になる。

そのように構成した場合には、第１の電源監視回路からの検出信号に応じてＣＰＵが所定の電力供給停止時処理を行った後に、ＣＰＵはシステムリセットされる。従って、電源電圧低下時の電圧不安定状態においてＣＰＵはシステムリセットされ、ＣＰＵ暴走等の危険が回避される。そして、同一の電圧を監視するので、第１の電圧監視回路が電圧低下信号を出力するタイミングと第２の電圧監視回路が電圧低下信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、第１の電源監視回路からの電圧低下信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。

次に遊技機の動作について説明する。
遊技機に電源が投入されたときには、図９に示された主基板３１の初期リセット回路６５において、抵抗を介してコンデンサが充電されていく。従って、コンデンサの電位が上昇していく。コンデンサの電位が所定値を越えると、図９に示すように、リセットＩＣ６５１は、出力レベルをローレベルからハイレベルに変化させる。遅延回路６５５は、リセットＩＣ６５１の出力を遅延させてＣＰＵ５６にリセット信号として供給する。従って、ＣＰＵ５６には、図１１に示すように、初期リセット回路６５の出力信号立ち上がり時点よりも遅れた時点までローレベルのリセット信号が与えられ、その後リセット信号はハイレベルに立ち上がる。すなわち、その時点でＣＰＵ５６のリセットは解除される。

なお、遅延回路６５５における遅延量は、例えば、各制御基板におけるＣＰＵが初期化プログラムの実行が完了しないうちに遊技制御手段からコマンドが送出されないような量に設定される。

主基板３１以外の各電気部品制御基板において、遅延回路は設けられていないので、各ＣＰＵに入力されるリセット信号は早めに立ち上がっている。すなわち、各ＣＰＵは、主基板３１のＣＰＵ５６よりも早めに動作可能状態になっている。従って、遊技機の電源オン直後に主基板３１のＣＰＵ５６が送出したコマンドを各電気部品制御手段が受信できないという状況は生じない。

図１２は、主基板３１におけるＣＰＵ５６の遊技制御処理を示すフローチャートである。図１２（Ａ）はＣＰＵ５６が実行するメイン処理を示し、図１２（Ｂ）は割込処理を示す。電源オン時のリセットが解けると、ＣＰＵ５６は、まず、クロックモニタ制御を動作可能状態にするために、内蔵されているクロックモニタレジスタをクロックモニタイネーブル状態に設定する（ステップＳ１）。クロックモニタ制御とは、入力されるクロック信号の低下または停止を検出すると、ＣＰＵ５６の内部で自動的にリセットを発生する制御である。次いで、ＣＰＵ５６は、初期化処理を行う（ステップＳ２）。なお、初期化処理では、所定期間後（例えば２ｍｓ後）にタイマ割込がかかるようにタイマの設定処理を行う。その後、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を繰り返し実行する（ステップＳ１７）。

図１２（Ｂ）に示された処理は、ＣＰＵ５６内部のタイマ割込によって起動される。割込処理において、ＣＰＵ５６は、まず、所定期間後（例えば２ｍｓ後）に再度タイマ割込がかかるようにタイマの設定処理を行う（ステップＳ２０）。

次に、表示制御基板８０に送出される表示制御コマンドをＲＡＭ５５の所定の領域に設定する処理を行った後に（表示制御データ設定処理：ステップＳ４）、表示制御コマンドを出力する処理を行う（表示制御データ出力処理：ステップＳ５）。

次いで、各種出力データの格納領域の内容を各出力ポートに出力する処理を行う（データ出力処理：ステップＳ６）。また、ホール管理用コンピュータに出力される大当り情報、始動情報、確率変動情報などの出力データを格納領域に設定する出力データ設定処理を行う（ステップＳ８）。さらに、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ９）。

次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ１０）。

次に、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ１１）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う（ステップＳ１２）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。

さらに、ＣＰＵ５６は、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７およびカウントセンサ２３の状態を入力し、各入賞口や入賞装置に対する入賞があったか否か判定する（スイッチ処理：ステップＳ１３）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う（ステップＳ１５）。

また、ＣＰＵ５６は、賞球制御基板３７との間の信号処理を行う（ステップＳ１６）。すなわち、所定の条件が成立すると賞球制御基板３７に賞球制御コマンドを出力する。賞球制御基板３７に搭載されている賞球制御用ＣＰＵは、賞球制御コマンドに応じて玉払出装置９７を駆動する。

なお、この実施の形態では２ｍｓタイマ割込処理でステップＳ２０およびＳ４〜Ｓ１６の遊技制御処理が実行されるが、タイマ割込処理ではタイマ割込があったことを示すフラグセットのみを行い、メイン処理でそのフラグを監視してフラグがオンしたら遊技制御処理を実行するようにしてもよい。

図１３は、ＣＰＵ５６のＮＭＩ割込処理を示すフローチャートである。上述したように、電源監視用ＩＣ９０１が電源電圧の低下を検出すると、ＣＰＵ５６にＮＭＩ割込がかかる。なお、この実施の形態では、図１３に示す処理が電力供給停止時処理に相当する。

電源電圧の低下にもとづくＮＭＩ割込処理では、ＣＰＵ５６は、まず、レジスタの内容をバックアップＲＡＭに転送する（ステップＳ３１）。次いで、ＮＭＩフラグをセットする（ステップＳ３２）。ＮＭＩフラグとは、電源電圧低下にもとづく割込が生じたことを示す内部フラグである。また、ＮＭＩフラグは、バックアップＲＡＭ領域に設定される。ＣＰＵ５６は、さらに、ＲＡＭアクセスを禁止状態にして（ステップＳ３３）、電源監視用ＩＣ９０１の出力が導入されている入力ポートのレベルを監視し続ける（ステップＳ３４）。この状態で、電源電圧はさらに低下していき、遂には、ＣＰＵ５６の動作が停止する。

しかし、入力ポートのレベルが通常時のレベルに復帰した場合には、ＣＰＵ５６は、ＲＡＭアクセスを許可状態にして（ステップＳ３５）、バックアップＲＡＭに保存されていたレジスタ値を本来のレジスタに復帰させる（ステップＳ３６）。そして、ＮＭＩフラグをリセットし（ステップＳ３７）、ＮＭＩ割込がかかったアドレスに復帰する。

このように、ＣＰＵ５６は、電源電圧が正常に復帰したことを検出すると、レジスタの状態を元に戻してＮＭＩ割込がかかったアドレスに復帰する。従って、ＮＭＩラインにノイズ等がのった場合でも、制御を正常状態に復帰させることができる。

ただし、ステップＳ３４の入力ポート監視処理を行わなくてもよい。その場合には、ＲＡＭアクセス禁止にした後にプログラムをループ状態とするか、またはＨＡＬＴ（ホールト）命令を発行する。また、入力ポート監視処理を行わない場合には、図９に示された構成において、ＮＭＩ信号をＣＰＵの入力ポートに接続する必要はない。

図１１に示されているように、主基板３１の電源監視用ＩＣ９０１が＋３０Ｖの電圧低下を検出する時点は、賞球制御基板における電源監視用ＩＣ９３１が＋３０Ｖの電圧低下を検出する時点と同じである。すなわち、主基板３１のＣＰＵ５６がＮＭＩ処理を開始する時点では、賞球制御用ＣＰＵ３７１もＮＭＩ処理を開始する。そして、ＣＰＵ５６のＮＭＩ処理では、ステップＳ３４でループしているので、新たなコマンド送出が開始されることはない。従って、賞球制御用ＣＰＵ３７１は、電源が断するときに、主基板３１からのコマンドが受信できなくなるという状況に陥ることはない。

図１４は、図１２に示されたメイン処理における初期化処理（ステップＳ２）の一例を示すフローチャートである。遊技機への電力供給が再開されると、初期リセット回路６５からＣＰＵ５６にリセット信号が入力される。ＣＰＵ５６は、初期リセット信号に応じてメイン処理を開始するのであるが、システムチェック処理において、まず、ＮＭＩフラグがセットされているか否か確認する（ステップＳ４２）。

ＮＭＩフラグがセットされていなければ、レジスタおよびＲＡＭ領域を全てクリアし（ステップＳ４６）、必要な初期値を設定する（ステップＳ４７）。そして、電源投入時画面表示コマンド送出要求をセットし（ステップＳ４８）、スタックポインタを初期化して（ステップＳ４９）、初期化処理を終了する。

なお、電源投入時画面表示コマンド送出要求がセットされると、例えば、図１２に示された表示制御データ出力処理（ステップＳ５）によって電源投入時画面表示コマンドが表示制御基板８０に送出される。表示制御基板８０における表示制御用ＣＰＵ１０１は、電源投入時画面表示コマンドを受信すると、可変表示部９に、電源投入時に表示される画面としてあらかじめ決められている画面を表示する。

ステップＳ４２でＮＭＩフラグがセットされていることが確認されると、ＣＰＵ５６は、バックアップＲＡＭに保存されていたレジスタ値を本来のレジスタに復帰させる（ステップＳ４３）。そして、ＮＭＩフラグをリセットし（ステップＳ４４）、エラー画面表示コマンド送出要求をセットする（ステップＳ４５）。

なお、エラー画面表示コマンド送出要求がセットされると、例えば、表示制御データ出力処理（ステップＳ５）によってエラー画面表示コマンドが表示制御基板８０に送出される。表示制御基板８０における表示制御用ＣＰＵ１０１は、電源投入時画面表示コマンドを受信すると、可変表示部９にあらかじめ決められているエラー画面を表示する。

そして、ＣＰＵ５６は、スタックポインタが指すスタックエリアの値をジャンプ先としてそこにジャンプする。スタックポインタは、レジスタの一つであるから、ステップＳ４３の処理によって、電源断したときの値に復元されている。また、この実施の形態では、スタックエリアはバックアップＲＡＭ領域に形成されている。すなわち、電源断中でも保存されている。従って、制御状態は、電源断時の状態に戻る。

例えば、電源断時に、表示制御基板８０における表示制御用ＣＰＵ１０１が可変表示部９において図柄変動表示を行っていたとする。すると、電源復旧時に、表示制御用ＣＰＵ１０１は、エラー画面表示コマンドを受信するので、可変表示部９にエラー画面を表示する。一方、主基板３１のＣＰＵ５６は、電源断時の状態すなわち特別図柄変動中の遊技状態に戻る。そして、特別図柄変動中の遊技状態が終了すると、図柄停止を示すコマンドや大当り表示を示すコマンドを送出する。表示制御用ＣＰＵ１０１は、その段階で、エラー表示を停止して、続く表示制御を続行することができる。

以上のように、ＣＰＵ５６は、復帰時にＮＭＩフラグがセットされていたらデータ復帰処理を行い、ＮＭＩフラグがセットされていなければ通常の初期設定処理（ステップＳ４６，Ｓ４７）を行う。そして、データ復帰処理では、保存されていたレジスタの復帰処理とＮＭＩフラグのリセット処理とが行われる。また、電源バックアップされているＲＡＭ領域におけるスタックエリアに保存されていた復帰アドレスに戻るので、遊技制御手段は、電源断時の遊技状態に復帰することができる。

なお、この実施の形態では、電源投入時に、ＮＭＩフラグがセットされているか否かによって初期化処理を行うのか状態復帰処理を行うのかを決定したが、電源断時のＮＭＩ処理においてパリティチェックデータを算出して電源バックアップされているＲＡＭ領域に格納し、電源投入時に、ＮＭＩフラグがオンしていたら、パリティチェックデータにもとづくチェックを行ってデータが正しく保存されていたら状態復帰処理を行うように構成してもよい。

また、上記の実施の形態では、主基板３１の初期リセット回路６５における抵抗およびコンデンサの抵抗値および容量は、他の電気部品制御基板におけるリセットＩＣ３８０に外付けされている抵抗およびコンデンサの抵抗値および容量とは、等しい値に設定されていた。しかし、初期リセット回路６５におけるコンデンサの容量を、他の電気部品制御基板におけるコンデンサの容量よりも大きくしてもよい。そのように構成した場合には、初期リセット回路６５のリセットＩＣ６５１からのリセット信号の立ち上がり時点は、他の電気部品制御基板におけるリセットＩＣ３８０からのリセット信号の立ち上がり時点よりも遅くなる。従って、遅延回路６５５をなくして、初期リセット回路６５の出力をそのままＣＰＵ５６に供給しても、主基板３１のＣＰＵ５６が、他の全ての基板におけるＣＰＵよりも遅く立ち上がるようにすることができる。

主基板３１のＣＰＵ５６は、リセット解除後に、遊技制御プログラムに先立って所定のセキュリティチェックプログラムを実行するように構成されることもある。セキュリティチェックプログラムの実行にある程度の時間がかかるのであれば、その時間を利用して電源投入時の他の電気部品制御基板における各ＣＰＵのリセット解除を早くすることができる。図１５は、そのような考え方にもとづく他の実施の形態を示すブロック図である。

この場合には、主基板３１において遅延回路６５５は設けられず、また、初期リセット回路６５の出力は直接ＣＰＵ５６のリセット入力端子に接続される。そして、主基板３１の初期リセット回路６５における抵抗およびコンデンサの抵抗値および容量は、他の電気部品制御基板におけるリセットＩＣ３８０に外付けされている抵抗およびコンデンサの抵抗値および容量と等しい値に設定される。ただし、主基板３１のＣＰＵ５６がセキュリティチェックプログラムの実行を完了するまでに、他の電気部品制御基板におけるＣＰＵが立ち上がって初期化プログラムの実行を完了するのであれば、他の電気部品制御基板のコンデンサの抵抗値および容量は、主基板３１のコンデンサの抵抗値および容量と等しくなくてもよい。

従って、図１６に示すように、主基板３１のＣＰＵ５６と他の電気部品制御基板の各ＣＰＵとは、ほぼ同時にリセット解除される。ＣＰＵ５６は、リセット解除されると、まず、セキュリティチェックプログラムを実行する。セキュリティチェックプログラムが実行されている間、他の電気部品制御基板に対するコマンドがＣＰＵ５６から出力されることはない。セキュリティチェックプログラムの実行に十分な時間がかかるのであれば、その間に、他の電気部品制御基板の各ＣＰＵは、初期化プログラムの実行を終えている。よって、コマンドを待っている状態になる。

この実施の形態では、図１６に示すように、セキュリティチェックプログラムの実行完了時が実質的なＣＰＵ５６のリセット解除タイミングとなっている。従って、この実施の形態でも、遊技機の電源投入後、各電気部品制御手段における各ＣＰＵのリセット解除のタイミングは、遊技制御手段におけるＣＰＵ５６のリセット解除のタイミングよりも実質的に早くなっている。よって、各電気部品制御手段における初期化プログラムの実行が完了しないうちに遊技制御手段からコマンドが送出されて各電気部品制御手段がコマンドデータを取り損なうという事態は生じない。

以上のように、上記の各実施の形態では、電源投入時には、主基板３１のＣＰＵ５６が他の全ての電気部品制御手段の各ＣＰＵよりも遅く立ち上がるように構成したので、他の電気部品制御手段の各ＣＰＵが、主基板３１からのコマンドを受信できなる可能性をなくすことができる。

なお、電源投入時に、主基板３１のＣＰＵ５６が、他の電気部品制御基板にコマンドを送出する前に、ソフトウェアで遅延時間を設けることによって、実質的に、主基板３１のＣＰＵ５６が他の電気部品制御手段の各ＣＰＵよりも遅く立ち上がるようにしてもよい。

また、少なくとも、遊技機の電源断時に、主基板３１のＣＰＵ５６に電源断を示す割込がかかるタイミングと賞球制御用ＣＰＵ３７１に電源断を示す割込がかかるタイミングとを実質的に同じにしたので、電源断直前に送出されたコマンドが受信側で受信できない可能性が低減される。

以下、遊技制御手段以外の各電気部品制御手段における電力供給停止時処理について説明する。ここでは、賞球制御手段を例にするが、ＮＭＩ割込処理を実行する他の制御手段も同様の処理を行う。なお、この実施の形態では、ＮＭＩ割込処理が電力供給停止時処理に相当する。図１７に示すように、賞球制御用ＣＰＵ３７１は、まず、ＮＭＩフラグをセットする（ステップＳ８０１）。また、ＲＡＭアクセスを禁止状態にして（ステップＳ８０２）、電源監視用ＩＣ９３１の出力が導入されている入力ポートのレベルを監視し続ける（ステップＳ８０３）。

入力ポートのレベルが通常時のレベルに復帰した場合には、賞球制御用ＣＰＵ３７１は、ＲＡＭアクセスを許可状態にして（ステップＳ８０４）、ＮＭＩフラグをリセットし（ステップＳ８０５）、ＮＭＩ割込がかかったアドレスに復帰する。

このように、賞球制御用ＣＰＵ３７１は、電源電圧が正常に復帰したことを検出すると、レジスタの状態を元に戻してＮＭＩ割込がかかったアドレスに復帰する。従って、ＮＭＩラインにノイズ等がのった場合でも、制御を正常状態に復帰させることができる。

ただし、ステップＳ８０３の入力ポート監視処理を行わなくてもよい。その場合には、ＲＡＭアクセス禁止にした後にプログラムをループ状態とするか、またはＨＡＬＴ（ホールト）命令を発行する。また、入力ポート監視処理を行わない場合には、図９や図１５に示された構成において、ＮＭＩ信号を賞球制御用ＣＰＵ３７１の入力ポートに接続する必要はない。

図１８は、賞球制御用ＣＰＵ３７１が実行するメイン処理における初期化処理を示すフローチャートである。この場合には、賞球制御用ＣＰＵ３７は、まず、ＮＭＩフラグがセットされているか否か確認する（ステップＳ８１２）。セットされていなければ、レジスタおよびＲＡＭ領域を全てクリアし（ステップＳ８１４）、必要な初期値を設定する（ステップＳ８１５）。そして、スタックポインタを初期化して（ステップＳ８１６）、初期化処理を終了する。

ステップＳ８１２でＮＭＩフラグがセットされていることが確認されると、ＣＰＵ５６は、ＮＭＩフラグをリセットし（ステップＳ８１３）、スタックポインタが指すスタックエリアの値をジャンプ先としてそこにジャンプする。なお、この実施の形態では、汎用の各レジスタの値を電源断時にバックアップＲＡＭに保存する必要はないが、少なくともスタックポインタは保存される必要がある。また、スタックエリアはバックアップＲＡＭ領域に形成されているので、賞球制御用ＣＰＵ３７１は、電源投入時にＮＭＩフラグがセットされていることを検出することによって、確実に電源断時の制御状態に戻ることができる。

例えば、賞球中フラグがバックアップＲＡＭ領域に形成されていれば、賞球中を示すフラグが設定されていることを検知して、賞球制御用ＣＰＵ３７１は、直ちに、バックアップＲＡＭ領域に保存されている各個数カウンタの値にもとづいて賞球払出処理を再開することができる。

フラグ類がバックアップＲＡＭ領域に設定されていなくても、個数カウンタがバックアップＲＡＭ領域に設定されていれば、賞球制御用ＣＰＵ３７１は、電源復旧時に、遊技状態記憶の読み出し処理を行って、すなわち、各個数カウンタの設定値を読み出して、未払出賞球があるか否かを検出することができる。そして、未払出賞球があることを検出した場合には、例えば、賞球払出中フラグをセットすることによって賞球払出処理を再開することができる。

図１９は、賞球制御用ＣＰＵ３７１が実行するＮＭＩ割込処理の他の例を示すフローチャートである。この場合には、賞球制御用ＣＰＵ３７１は、まず、未払出賞球個数または未払出玉貸し個数が記憶されているか否か確認する（ステップＳ８２１）。そのような記憶があれば、ＮＭＩフラグをセットする（ステップＳ８２２）。また、ＲＡＭアクセスを禁止状態にして（ステップＳ８２３）、電源監視用ＩＣ９３１の出力が導入されている入力ポートのレベルを監視し続ける（ステップＳ８０３）。

入力ポートのレベルが通常時のレベルに復帰した場合には、賞球制御用ＣＰＵ３７１は、ＲＡＭアクセスを許可状態にして（ステップＳ８０４）、ＮＭＩフラグをリセットし（ステップＳ８０５）、ＮＭＩ割込がかかったアドレスに復帰する。

未払出賞球個数または未払出玉貸し個数の記憶がない場合には、ＲＡＭアクセスを禁止状態にして（ステップＳ８２３）、ステップＳ８０３に移行する。このような制御によれば、未払出状態のときに電源断が生じた場合にのみ、すなわち、必要な場合にのみ、電源復旧時の制御状態復帰のための準備が行われる。

なお、上記の各実施の形態では、電源断時に、各電気部品制御手段において電源監視用ＩＣからのＮＭＩ割込にもとづく処理が行われる場合を例示したが、必要な電気部品制御基板においてのみ電源監視用ＩＣが搭載されるように構成してもよい。また、上記の各実施の形態では、ＮＭＩ割込を例示したが、マスク不能でない外部割込（ＩＮＴ）端子に電源電圧低下を示す信号を導入して、ＩＮＴ端子の割込信号にもとづく割込処理を行ってもよい。

また、賞球制御手段におけるＲＡＭと同様に、音声制御手段、ランプ制御手段および表示制御手段におけるＲＡＭも、電源バックアップされる部分があるようにしてもよい。

なお、上記の各実施の形態に開示されているように、遊技機は、以下のように構成されていてもよい。

遊技制御手段と払出制御手段とは、電力供給が停止する際に所定の電力供給停止時処理を行い、遊技制御手段に電力供給停止時処理を開始させるための電源状態と払出制御手段に電力供給停止時処理を開始させるための電源状態とは同じであるように構成されていてもよい。

遊技機で使用される所定電位電源を監視し検出条件が成立した場合に検出信号を出力する電源監視手段を備え、遊技制御手段および払出制御手段が、電源監視手段からの検出信号に応じて電力供給停止時処理を行うように構成されていてもよい。

遊技制御手段および払出制御手段は、電源監視手段の検出信号を受けた場合に、割込処理で電力供給停止時処理を実行するように構成されていてもよい。

遊技制御基板には、バックアップ用電源によって電力供給断時でも所定時間電力供給停止直前の内容を保持することが可能な記憶手段が設けられ、記憶手段には電力供給が復旧したときに遊技状態を復元するために必要な情報が保持されるように構成されていてもよい。

電力供給停止直前の内容を保持することが可能な記憶手段は、遊技制御手段に含まれている構成であってもよい。すなわち、記憶手段は、例えば、遊技制御マイクロコンピュータに内蔵されているメモリ（ＲＡＭ）であってもよい。

払出制御手段が搭載された払出制御基板には、バックアップ用電源によって電力供給断時でも所定時間電力供給停止直前の内容を保持することが可能な記憶手段が設けられ、記憶手段には電力供給が復旧したときに払出状態を復元するために必要な情報が保持されるように構成されていてもよい。

電力供給停止直前の内容を保持することが可能な記憶手段は、払出制御手段に含まれている構成であってもよい。すなわち、記憶手段は、例えば、払出制御マイクロコンピュータに内蔵されているメモリ（ＲＡＭ）であってもよい。

遊技制御基板および払出制御基板には、遊技制御手段および払出制御手段に対してリセット信号を出力する初期リセット手段が搭載され、初期リセット手段からのリセット信号を遅延させて遊技制御手段に供給する遅延手段を備えていてもよい。

遊技制御基板および払出制御基板には、遊技制御手段および払出制御手段に対してリセット信号を出力する初期リセット手段が搭載され、遊技制御基板の初期リセット手段におけるリセット信号を作成するためのコンデンサの容量は、払出制御基板の初期リセット手段におけるリセット信号を作成するためのコンデンサの容量よりも大きい構成であってもよい。

遊技制御基板および払出制御基板には、遊技制御手段および払出制御手段に対してリセット信号を出力する初期リセット手段が搭載され、遊技制御手段はパワーオンリセット解除時に所定のプログラムを実行するものであって、遊技制御基板における初期リセット手段と払出制御基板における初期リセット手段とは同一構成であるように構成されていてもよい。

遊技制御手段に電力供給停止時処理を開始させるための電源状態と払出制御手段に電力供給停止時処理を開始させるための電源状態とは同じであるように構成されている場合には、電力供給停止時処理が同時に開始されることによって、遊技制御手段と払出制御手段とを、同時に立ち下げることができる。

所定電位電源を監視し検出条件が成立した場合に検出信号を出力する電源監視手段を備え、遊技制御手段および払出制御手段が、電源監視手段からの検出信号に応じて電力供給停止時処理を行うように構成されている場合には、払出制御手段が遊技制御手段からのコマンドを確実に受信することができる上に、遊技制御手段および払出制御手段は、データ保存のための処理などの電力供給停止時処理を行うタイミングを確実に把握できる。

電源監視手段の検出信号を受けた遊技制御手段および払出制御手段が、割込処理で電力供給停止時処理を実行するように構成されている場合には、優先度の高い処理によって、確実に電源断処理が実行される。

遊技制御基板にある記憶手段が電源バックアップされ、遊技機の電源が復旧したときに遊技状態を復元するために必要な情報を保持するように構成されている場合には、不測の停電等による電源断が生じても、電源復旧時に電源断時の状態に復帰でき、遊技者に不利益を与えない等の効果がある。

電力供給停止直前の内容を保持することが可能な記憶手段が遊技制御手段に含まれている場合には、記憶手段が遊技制御手段と一体化されることによって、遊技制御手段のコストを低減することができる。

払出制御手段が搭載された払出制御基板にある記憶手段が電源バックアップされ、遊技機の電源が復旧したときに払出状態を復元するために必要な情報を保持するように構成されている場合には、不測の停電等による電源断が生じても、電源復旧時に電源断時の払出状態に復帰でき、遊技者に不利益を与えないという効果がある。

電力供給停止直前の内容を保持することが可能な記憶手段が払出制御手段に含まれている場合には、記憶手段が払出制御手段と一体化されることによって、払出制御手段のコストを低減することができる。

初期リセット手段からのリセット信号を遅延させて遊技制御手段に供給する遅延手段を備えている場合には、遊技制御基板の初期リセット手段と払出制御基板の初期リセット手段とを同一構成にすることができる。

遊技制御基板の初期リセット手段におけるリセット信号を作成するためのコンデンサの容量が、払出制御基板の初期リセット手段におけるリセット信号を作成するためのコンデンサの容量よりも大きい場合には、遅延回路等が不要になるので回路構成が簡略化されるという効果がある。

遊技制御手段はパワーオンリセット解除時に所定のプログラムを実行するものであって、遊技制御基板における初期リセット手段と払出制御基板における初期リセット手段とが同一構成である場合には、同一設計を行うことができるので設計コストが低減し、その結果、遊技機コストが低減される効果がある。

パチンコ遊技機を正面からみた正面図である。 パチンコ遊技機の遊技盤を正面からみた正面図である。 パチンコ遊技機を背面からみた背面図である。 遊技制御基板（主基板）の回路構成例を示すブロック図である。 表示制御基板の回路構成例を示すブロック図である。 音声制御基板の回路構成例を示すブロック図である。 ランプ制御基板の回路構成例を示すブロック図である。 賞球制御基板の回路構成例を示すブロック図である。 各制御基板におけるＣＰＵ周りの構成を示すブロック図である。 電源基板の一構成例を示すブロック図である。 電源投入時および電源断時の信号例を示すタイミング図である。 主基板における基本回路の動作を示すフローチャートである。 主基板のＣＰＵの割込処理を示すフローチャートである。 メイン処理における初期化処理を示すフローチャートである。 各制御基板におけるＣＰＵ周りの他の構成を示すブロック図である。 電源投入時および電源断時の他の信号例を示すタイミング図である。 賞球制御ＣＰＵが実行するＮＭＩ処理を示すフローチャートである。 賞球制御ＣＰＵが実行する初期化処理を示すフローチャートである。 賞球制御ＣＰＵが実行するＮＭＩ処理の他の例を示すフローチャートである。

符号の説明

１ パチンコ遊技機
３１ 主基板
３５ ランプ制御基板
３７ 賞球制御基板
５３ 基本回路
５６ ＣＰＵ
６５ 初期リセット回路
７０ 音声制御基板
８０ 表示制御基板
１０１ 表示制御用ＣＰＵ
３５１ ランプ制御用ＣＰＵ
３７１ 賞球制御用ＣＰＵ
７０１ 音声制御用ＣＰＵ
９０１，９３１ 電源監視用ＩＣ
９１０ 電源基板
９１６ コンデンサ

Claims (1)

1. 遊技者が所定の遊技を行うことが可能な遊技機であって、
   遊技の進行を制御する遊技制御手段と、
   前記遊技制御手段からのコマンドにもとづいて、遊技に用いられる遊技媒体の払出制御を行う払出制御手段と、
   遊技機で使用される所定電位電源を監視し検出条件が成立した場合に検出信号を出力する電源監視手段とを備え、
   前記遊技制御手段および前記払出制御手段には、電力供給停止中でもバックアップ用電源によって電力供給停止直前の内容を少なくとも所定時間保持することが可能な記憶手段が設けられ、
   前記遊技制御手段および前記払出制御手段は、前記電源監視手段からの検出信号にもとづいて、制御状態を復元するために必要な情報を前記記憶手段に記憶させるための電力供給停止時処理を行い、
   前記遊技制御手段は、電力供給が復旧したときに、制御状態を復元するために必要な情報が前記記憶手段に保存されていると判定したことを条件に前記記憶手段の記憶情報にもとづいて制御状態を復元するための復帰処理を実行するとともに、あらかじめ決められているエラー画面を表示することを示すコマンドを送信し、
   前記払出制御手段は、電力供給が復旧したときに前記記憶手段の記憶情報にもとづいて制御状態を復元するための復帰処理を実行し、
   前記遊技制御手段は、前記電力供給停止時処理にてコマンド送信処理を行わず、
   前記払出制御手段は、前記電力供給停止時処理にてコマンド受信処理を行わず、
   前記遊技制御手段へ前記検出信号を出力することとなる検出条件と前記払出制御手段へ前記検出信号を出力することとなる検出条件とを同じ検出条件とすることにより、前記電源監視手段は、前記遊技制御手段および前記払出制御手段に対して、同じタイミングで検出信号を出力する
   ことを特徴とする遊技機。

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