JP4297684B2 - Semiconductor device and manufacturing method thereof - Google Patents

Description

で表される。ここで、積分は、不純物拡散領域の厚さ方向に関して行う。
【００２６】
金属シリサイド膜を形成していない場合の不純物拡散領域のシート抵抗は、１０８Ω／□であった。金属シリサイド膜を形成した場合に、金属シリサイド膜と不純物拡散領域との境界よりも深い領域において積分して得られた不純物拡散領域のシート抵抗は、２９４Ω／□であった。なお、例えば、ＣｏＳｉ₂からなる金属シリサイド膜のシート抵抗は、約５Ω／□である。
【００２７】
図３１（Ａ）に、図２９（Ａ）及び（Ｂ）に示したチャネル間の抵抗の計算結果を示す。横軸は、ゲート電極Ｇの間隔Ｌを単位「ｎｍ」で表し、縦軸は、チャネル間の抵抗を単位「Ωμｍ」で表す。図中の丸記号、四角記号、及び三角記号は、図２９（Ａ）に示したように金属シリサイド膜ＭＳを形成した場合の抵抗を示し、菱形記号は、図２９（Ｂ）に示したように金属シリサイド膜を形成していない場合の抵抗を示す。
【００２８】
丸記号は、深い領域ＤＲのシート抵抗Ｒｓｄを２９４Ω／□、接触抵抗Ｒｃを１５Ωμｍ²とした場合の抵抗を示し、四角記号は、シート抵抗Ｒｓｄを２９４Ω／□、接触抵抗Ｒｃを３０Ωμｍ²とした場合の抵抗を示し、三角記号は、シート抵抗Ｒｓｄを４００Ω／□、接触抵抗Ｒｃを３０Ωμｍ²とした場合の抵抗を示す。なお、金属シリサイド膜を形成していない場合の深い領域ＤＲのシート抵抗Ｒｓｄは１０８Ω／□とし、エクステンション領域ＥＲのシート抵抗Ｒｓｅは３７９Ω／□とし、金属シリサイド膜ＭＳのシート抵抗Ｒｓｈは５Ω／□とした。
【００２９】
金属シリサイド膜を形成していない場合には、寄生抵抗が間隔Ｌの増加とともに線形に増加している。これに対し、金属シリサイド膜ＭＳを形成している場合には、間隔Ｌが増加するに従って、寄生抵抗の増加率は徐々に小さくなっている。
【００３０】
例えば、深い領域のシート抵抗Ｒｓｄが２９４Ω／□、接触抵抗Ｒｃが１５Ωμｍ²の場合（丸記号）と、金属シリサイド膜を形成していない場合（菱形記号）とを比較すると、間隔Ｌが１５００ｎｍよりも長い領域では、金属シリサイド膜を形成した方が、寄生抵抗が小さくなるが、間隔Ｌが１５００ｎｍ以下の領域では、金属シリサイド膜を形成しない方が、寄生抵抗が小さくなる。
【００３１】
三角記号及び四角記号で示したように、接触抵抗Ｒｃが３０Ωμｍ²の場合には、間隔Ｌが２０００ｎｍ以下の全領域にわたって、金属シリサイド膜を形成しない場合の方が、寄生抵抗が小さくなる。これは、シート抵抗の低い金属シリサイド膜を形成することによる抵抗低減の効果よりも、接触抵抗Ｒｃが発生することによる抵抗増大の効果の方が大きいためである。
【００３２】
図３１（Ａ）では、Ｎ型不純物のリンを注入した不純物拡散領域の典型的な数値を例にとって、寄生抵抗を計算した結果を示した。次に、不純物拡散領域をＰ型にした場合について説明する。
【００３３】
図３１（Ｂ）に、Ｐ型不純物としてボロン（Ｂ）を添加した場合のチャネル間の寄生抵抗の計算結果を示す。横軸及び縦軸は、図３１（Ａ）の場合と同じである。図２９（Ａ）に示した金属シリサイド膜ＭＳが形成されている場合の深い領域ＤＲのシート抵抗Ｒｓｄを２８４Ω／□とした。図２９（Ｂ）に示した金属シリサイド膜がない場合の深い領域ＤＲのシート抵抗Ｒｓｄを１３３Ω／□とした。
【００３４】
図中の丸記号及び四角記号は、金属シリサイド膜が形成されている場合の寄生抵抗を示し、それぞれ接触抵抗Ｒｃを１５Ωμｍ²及び３０Ωμｍ²とした場合に対応する。図中の菱形記号は、金属シリサイド膜を形成していない場合の寄生抵抗を示す。
【００３５】
不純物拡散領域の導電型がＰ型になっても、グラフの傾向はＮ型不純物拡散領域の場合と同様である。すなわち、間隔Ｌが特定の値よりも短い領域において、金属シリサイド膜を形成しない場合の方が、寄生抵抗が小さくなっている。
【００３６】
従来は、金属シリサイド膜を形成することによって寄生抵抗を低減することができると考えられていた。ところが、上述のように、ＭＩＳ型トランジスタが直列接続されており、一方のトランジスタのチャネル領域から、不純物拡散領域を通って他方のトランジスタのチャネル領域に電流が流れるような場合には、金属シリサイド膜を形成しない方が、寄生抵抗が低くなる場合があることがわかった。なお、図２８（Ｂ）に示した不純物拡散領域５０３及び５０４のように、導電性プラグ５１１や５１２に接続される場合には、接触抵抗の低減を図るために、表面に金属シリサイド膜５０５を形成することが好ましい。
【００３７】
図１〜図４を参照して、第１の実施例による半導体装置及びその製造方法について説明する。
図１は、第１の実施例による半導体装置の断面図を示す。シリコンからなる半導体基板１の表層部に、酸化シリコンからなる素子分離絶縁領域２が形成され、活性領域が画定されている。この活性領域は、Ｐ型ウェル３内に配置されている。活性領域の表面上に、ＮチャネルのＭＩＳ型トランジスタ１０及び２０が形成されている。なお、基板上の他の領域には、Ｎ型ウェルが形成され、その表面にＰチャネルＭＩＳ型トランジスタが形成されている。
【００３８】
トランジスタ１０は、Ｐ型ウェル３の表層部に、チャネル領域を挟むように配置された一対のＮ型の不純物拡散領域１１、１２（一方がソース、他方がドレインに相当）、チャネル領域の上にゲート絶縁膜１３を介して形成された多結晶シリコンからなるゲート電極１４を含んで構成される。ゲート電極１４の上に、コバルトダイシリサイド等からなる金属シリサイド膜１５が形成されている。ゲート電極１４の側壁上に、酸化シリコンからなるサイドウォールスペーサ１６が形成されている。
【００３９】
不純物拡散領域１１及び１２は、チャネル領域に接するエクステンション領域ＥＲと、エクステンション領域ＥＲに連続し、それよりも深い領域ＤＲとを含む。深い領域ＤＲのチャネル領域側の先端近傍に、Ｐ型のポケット領域ＰＲが形成されている。
【００４０】
トランジスタ２０の構成は、トランジスタ１０の構成と同様である。トランジスタ２０の一方の不純物拡散領域は、トランジスタ１０の一方の不純物拡散領域１２と共通である。トランジスタ２０は、不純物拡散領域１２と、他方の不純物拡散領域２２、及びゲート絶縁膜２３、ゲート電極２４、金属シリサイド膜２５、サイドウォールスペーサ２６を含んで構成される。トランジスタ１０と２０とは、両者が直列に接続され、トランジスタ１０の不純物拡散領域１１から、チャネル領域、２つのトランジスタで共有される不純物拡散領域１２、及びトランジスタ２０のチャネル領域を経由して、不純物拡散領域２２に至る電流経路を構成している。
【００４１】
この電流経路の両端の不純物拡散領域１１及び２２の表面上に、それぞれ金属シリサイド膜１７及び２７が配置されている。
不純物拡散領域１２の表面のうち、２つのゲート電極１４及び２４の相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６に挟まれた領域が、酸化シリコン等の絶縁材料からなるマスク膜３０で覆われている。なお、マスク膜３０は、その両側のサイドウォールスペーサ１６及び２６の表面の途中まで延在している。
【００４２】
トランジスタ１０及び２０を覆うように、半導体基板１の上に、酸化シリコンからなる層間絶縁膜３１が形成されている。金属シリサイド膜１７及び２７に対応する位置に、層間絶縁膜３１を貫通するビアホールが形成されている。このビアホール内に、タングステン等からなる導電性プラグ３２及び３３が充填されている。導電性プラグ３２及び３３は、それぞれ金属シリサイド膜１７及び２７に接触している。２つのトランジスタ１０及び２０で構成された電流経路に、導電性プラグ３２及び３３を介して電流が流れる。
【００４３】
上記第１の実施例による半導体装置においては、２つのトランジスタ１０及び２０で共有される不純物拡散領域１２の表層部に金属シリサイド膜が形成されていない。このため、図３１に示したように、ゲート電極１４と２４との間隔が、ある基準値よりも狭い場合において、金属シリサイド膜を形成した場合よりもトランジスタ間の寄生抵抗を小さくすることができる。
【００４４】
この基準値は、不純物拡散領域１２の深い領域ＤＲのシート抵抗、及び図２９（Ａ）に示した金属シリサイド膜ＭＳと深い領域ＤＲとの接触抵抗Ｒｃ等によって変動する。一般的には、２つのトランジスタ１０及び２０のチャネル領域間の寄生抵抗が、金属シリサイド膜１７や２７の形成と同様の条件で、不純物拡散領域１２の表層部に金属シリサイド膜を形成した場合の寄生抵抗よりも小さいときに、不純物拡散領域１２の表層部に金属シリサイド膜を形成しない第１の実施例の構成とする効果が得られる。
【００４５】
次に、図２〜図４を参照して、第１の実施例による半導体装置の製造方法について説明する。
図２（Ａ）に示すように、シリコンからなる半導体基板１の表層部に、シャロートレンチアイソレーション（ＳＴＩ）技術を用いて素子分離絶縁領域２を形成する。素子分離絶縁領域２で囲まれた活性領域が画定される。素子分離絶縁領域２の幅は、例えば０．２μｍである。ＮチャネルＭＩＳ型トランジスタを形成すべき領域にＰ型不純物を注入して、Ｐ型ウェル３を形成する。図には示されていないが、ＰチャネルＭＩＳ型トランジスタを形成すべき領域に、Ｎ型不純物を注入してＮ型ウェルを形成する。必要に応じて、ＭＩＳ型トランジスタの閾値制御用の不純物注入を行う。
【００４６】
活性領域の表面を熱酸化することにより、ゲート絶縁膜となる酸化シリコン膜を形成する。この酸化シリコン膜の上に、ゲート電極となる多結晶シリコン膜を、化学気相成長（ＣＶＤ）により形成する。多結晶シリコン膜と酸化シリコン膜とをパターニングし、ゲート絶縁膜１３、２３、及びゲート電極１４、２４を残す。多結晶シリコン膜と酸化シリコン膜とのパターニングは、周知のフォトリソグラフィ及びドライエッチングにより行うことができる。ゲート長は、例えば０．１３μｍである。
【００４７】
ゲート電極１４及び２４をマスクとして、活性領域の表層部に、加速エネルギ５ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2、注入角度０°の条件で砒素（Ａｓ）イオンを注入する。これにより、不純物拡散領域１１、１２、及び２２のエクステンション領域ＥＲが形成される。次に、加速エネルギ１０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2の条件とし、注入角度３０°で四方向からボロン（Ｂ）イオンを注入する。これにより、ポケット領域ＰＲが形成される。
【００４８】
ＰチャネルＭＩＳ型トランジスタを形成する領域では、例えば加速エネルギ０．８ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の条件で、Ｂイオンを注入することによりエクステンション領域を形成し、加速エネルギ６０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2の条件で、Ａｓイオンを注入することにより、ポケット領域ＰＲを形成する。
【００４９】
ゲート電極１４及び２４の側壁上に、それぞれ酸化シリコンからなるサイドウォールスペーサ１６及び２６を形成する。サイドウォールスペーサ１６及び２６は、基板全面上に酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成される。サイドウォールスペーサ１６及び２６の横方向の厚さは、例えば８０ｎｍである。
【００５０】
ゲート電極１４、２４、及びサイドウォールスペーサ１６、２６をマスクとして、加速エネルギ１５ｋｅＶ、ドーズ量２×１０¹⁵ｃｍ^-2、注入角度０°の条件で、リン（Ｐ）イオンを注入する。これにより、不純物拡散領域１１、１２、及び２２の深い領域ＤＲが形成される。ＰチャネルＭＩＳ型トランジスタを形成する領域では、例えば加速エネルギ５ｋｅＶ、ドーズ量２×１０¹⁵ｃｍ^-2、注入角度０°の条件で、Ｂイオンを注入することにより、深い領域を形成する。これらのイオン注入後、注入された不純物を活性化するための熱処理を行う。
【００５１】
図２（Ｂ）に示すように、ゲート電極１４、２４、サイドウォールスペーサ１６、２６、及び半導体基板１の表面を、厚さ２０ｎｍの酸化シリコン膜３０で覆う。酸化シリコン膜３０は、後のシリサイド工程の前処理で除去されない程度の厚さであればよい。
【００５２】
図３（Ｃ）に示すように、ゲート電極１４及び２４の相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６に挟まれた領域上の酸化シリコン膜３０をレジストパターン３５で覆う。なお、レジストパターン３５は、位置合わせ余裕を確保するために、その両側のサイドウォールスペーサ１６及び２６の一部に掛かり、ゲート電極１４及び２４までは達していない。
【００５３】
図３（Ｄ）に、図３（Ｃ）に示した状態の平面図を示す。図３（Ｄ）の一点鎖線Ｃ３−Ｃ３における断面図が図３（Ｃ）に相当する。素子分離絶縁領域２が格子状に配置され、長方形の活性領域が画定されている。ゲート電極１４及び２４が相互に平行に配置され、活性領域を横切っている。ゲート電極１４及び２４の両脇に、それぞれサイドウォールスペーサ１６及び２６が配置されている。
【００５４】
活性領域のうち、ゲート電極１４と２４とに挟まれた部分に、２つのトランジスタ１０及び２０で共有される不純物拡散領域１２が配置されている。レジストパターン３５の外周が、ゲート電極１４及び２４の相互に対向する側壁上のサイドウォールスペーサ１６及び２６、及びゲート電極１４及び２４と交差する素子分離絶縁領域２の内部に位置している。
【００５５】
図４（Ｅ）に示すように、レジストパターン３５をマスクとして、酸化シリコン膜３０をエッチングし、レジストパターン３５で覆われていた領域に、酸化シリコンからなるマスク膜３０を残す。その後、レジストパターン３５を除去する。
【００５６】
マスク膜３０の材料を、サイドウォールスペーサ１６及び２６の材料とはエッチング特性の異なるものにしてもよい。例えば、一方を酸化シリコンで形成し、他方を窒化シリコンで形成してもよい。これにより、サイドウォールスペーサ１６及び２６に対して、マスク膜３０を選択的にエッチングすることが可能になる。
【００５７】
図４（Ｆ）に示すように、２つのトランジスタ１０及び２０で構成された電流経路の両端に位置する不純物拡散領域１１及び２２の露出した表面、及びゲート電極１４及び２４の上面に、それぞれコバルトダイシリサイド（ＣｏＳｉ₂）からなる金属シリサイド膜１７、２７、１５、及び２５を形成する。以下、金属シリサイド膜の形成方法について説明する。
【００５８】
まず、基板全面を覆うように、コバルト膜を堆積させる。熱処理を行うことにより、コバルト膜とその下のシリコン表層部とを反応させ、コバルトシリサイド膜を形成する。未反応のコバルト膜を除去した後、２回目の熱処理を行い、コバルトダイシリサイド膜を形成する。なお、コバルト以外に、シリコンとシリサイド反応するチタン等の金属を用いてもよい。
【００５９】
ゲート電極１４と２４との間の不純物拡散領域１２の表面はマスク膜３０で覆われているため、この表面上には金属シリサイド膜が形成されない。
その後、図１に示したように、層間絶縁膜３１の形成、及びビアホールの形成を行い、導電性プラグ３２及び３３をビアホール内に埋め込む。
【００６０】
次に、図５及び図６を参照して、図４（Ｅ）に示したマスク膜３０の好ましい大きさについて説明する。
図５（Ａ）に、図４（Ｆ）に示した断面図と同じ図を再掲する。ゲート電極１４とマスク膜３０との横方向の間隔をＬｏｕｔとし、サイドウォールスペーサ１６の縁（横方向の先端）から、マスク膜３０の、ゲート電極１４側の縁までの横方向の間隔をＬｉｎとする。サイドウォールスペーサ１６の横方向に関する厚さが、Ｌｏｕｔ＋Ｌｉｎになる。
【００６１】
図５（Ｂ）及び（Ｃ）に、マスク膜３０の位置ずれが生じた場合のシリサイド反応後の断面図を示す。マスク膜３０がゲート電極１４に近づく方向にずれている。このずれ量が距離Ｌｏｕｔ以下であれば、図５（Ｂ）に示すように、マスク膜３０はゲート電極１４に掛からない。ずれ量が距離Ｌｏｕｔを超えると、図５（Ｃ）に示すように、マスク膜３０がゲート電極１４の上面の一部に掛かる。ずれ量が距離Ｌｉｎを超えると、不純物拡散領域１２の表面のうちゲート電極２４側の一部が露出する。シリサイド化を行う工程で、この露出した領域に、金属シリサイド膜１８が形成されてしまう。なお、図５（Ｃ）は、図５（Ｂ）のマスク膜３０の幅を広げた場合を示している。このため、図５（Ｃ）の金属シリサイド膜１８の幅は、図５（Ｂ）のそれよりも狭くなっている。
【００６２】
図５（Ｃ）に示したように、マスク膜３０がゲート電極１４に掛かると、ゲート電極４０の上面のうちマスク膜３０で覆われた領域に金属シリサイド膜１５が形成されなくなる。ゲート電極上に金属シリサイド膜が形成されないと、ゲート電極の電気抵抗が高くなり、ゲート電極を介して伝搬する信号の遅延時間が長くなってしまう。
【００６３】
また、不純物拡散領域１２の表面の一部が露出して、その部分に金属シリサイド膜１８が形成されると、２つのトランジスタ１０と２０との間の寄生抵抗が増加する。ただし、電流の流れる方向に関する金属シリサイド膜１８の幅は、２つのトランジスタ１０と２０とのチャネル領域間の長さに比べて僅かである。このため、寄生抵抗の増分も僅かである。
【００６４】
距離Ｌｏｕｔを短くし、距離Ｌｉｎを長くすると、不純物拡散領域１２の表面が露出しにくくなり、金属シリサイド膜１８の形成を防止することができる。ただし、距離Ｌｏｕｔが短いため、図５（Ｃ）に示すように、マスク膜３０がゲート電極１４に掛かりやすくなり、ゲート電極１４の上面に、金属シリサイド膜の形成されない領域が発生しやすくなる。
【００６５】
逆に、距離Ｌｏｕｔを長くし、距離Ｌｉｎを短くすると、図５（Ｂ）に示すように、不純物拡散領域１２の表面に金属シリサイド膜１８が形成されやすくなるが、マスク膜３０がゲート電極１４に掛かりにくくなる。
【００６６】
２つのトランジスタ１０と２０との間の寄生抵抗の増大は、ゲート電極上に金属シリサイド膜が形成されないことによる信号遅延時間の増大に比べて、素子特性に与える影響が小さい。マスク膜３０がゲート電極１４に掛かりにくくするために、距離Ｌｏｕｔを距離Ｌｉｎよりも長くすることが好ましい。言い換えると、マスク膜３０が、不純物拡散領域１２の露出している領域を覆い、サイドウォールスペーサ１６及び２６の横方向の厚さの中間点を越えないような設計にすることが好ましい。
【００６７】
次に、図６及び図７を参照して、第２の実施例による半導体装置の製造方法について説明する。
図６（Ａ）に示した構成は、第１の実施例による半導体装置の製造方法の図２（Ａ）に示した構成と同一である。図６（Ａ）の状態に至るまでの製造工程は、第１の実施例の製造工程と同様である。
【００６８】
図６（Ｂ）に示すように、サイドウォールスペーサ１６及び２６の側壁上に、２層目のサイドウォールスペーサ１９及び２９を形成する。サイドウォールスペーサ１９及び２９は、基板の全面上に酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成することができる。２つのゲート電極１４と２４とに挟まれた領域に形成されたサイドウォールスペーサ１６、１９、２６及び２９が、不純物拡散領域１２の表面を覆いつくすように、２層目のサイドウォールスペーサ１９及び２９の厚さが設定されている。２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２の表面の一部は、露出された状態を維持する。
【００６９】
図７（Ｃ）に示すように、不純物拡散領域１１及び２２の露出した表面、ゲート電極１４及び２４の上面に、それぞれ金属シリサイド膜１７、２７、１５、及び２５を形成する。２つのトランジスタ１０及び２０で共有される不純物拡散領域１２の表面は、サイドウォールスペーサ１６、１９、２６及び２９で覆われているため、シリサイド化されない。
【００７０】
図７（Ｄ）に示すように、層間絶縁膜３１、導電性プラグ３２及び３３を形成する。
第２の実施例では、図７（Ｃ）に示したシリサイド化工程の前に、不純物拡散領域１２の表面が４層のサイドウォールスペーサ１６、１９、２６及び２９で完全に覆われる。このため、第１の実施例の図３（Ｃ）に示したレジストパターン３５を形成するためのフォトリソグラフィ工程を省略することができる。
【００７１】
第２の実施例の場合には、金属シリサイド膜を形成しない不純物拡散領域を挟む２つのゲート電極の間隔を統一しておくことが好ましい。この間隔を統一しておくことにより、金属シリサイド膜を形成しない不純物拡散領域の表面を再現性よくサイドウォールスペーサで覆うことができる。周期的なパターンが繰り返されるメモリ素子において、第２の実施例の構成を採用することが特に有効である。
【００７２】
次に、図８〜図１１を参照して、第３の実施例による半導体装置の製造方法について説明する。
図８（Ａ）に示すように、半導体基板１の表層部に素子分離絶縁領域２、Ｐ型ウェル３、ゲート絶縁膜１３、２３、ゲート電極１４、２４、不純物拡散領域１１、１２、２２のエクステンション領域ＥＲ、ポケット領域ＰＲ、サイドウォールスペーサ１６、２６を形成する。ここまでの工程は、図２（Ａ）を参照して説明した第１の実施例の場合と同様である。第３の実施例では、図２（Ａ）に示した深い領域ＤＲが形成されていない。
【００７３】
図８（Ｂ）に示すように、基板の全面上に厚さ２０ｎｍの酸化シリコン膜３０を形成し、ゲート電極１４、２４、及びサイドウォールスペーサ１６、２６を覆う。
【００７４】
図９（Ｃ）に示すように、ゲート電極１４及び２４の相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６に挟まれた領域上の酸化シリコン膜３０をレジストパターン３６で覆う。なお、レジストパターン３６は、位置合わせ余裕を確保するために、その両側のサイドウォールスペーサ１６及び２６の一部に掛かり、ゲート電極１４及び２４までは達していない。レジストパターン３６の平面形状は、第１の実施例の図３（Ｄ）に示したレジストパターン３５の平面形状と同一である。
【００７５】
図９（Ｄ）に示すように、レジストパターン３６、ゲート電極１４、２４、及びサイドウォールスペーサ１６、２６をマスクとして、活性領域の表層部にリンイオンを注入する。注入条件は、図２（Ａ）に示した深い領域ＤＲを形成するための注入条件と同一である。これにより、２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２に、深い領域ＤＲが追加される。
【００７６】
電流経路の中間の不純物拡散領域１２の上方にレジストパターン３６が配置されているため、不純物拡散領域１２には追加の注入が行われない。このため、不純物拡散領域１２は、浅いエクステンション領域ＥＲのみにより構成される。
【００７７】
図９（Ｅ）に示すように、レジストパターン３６をマスクとして酸化シリコン膜３０をエッチングし、レジストパターン３６の形成されていた領域にマスク膜３０を残す。その後、レジストパターン３６を除去する。
【００７８】
図１０（Ｆ）に示すように、電流経路の両端の不純物拡散領域１１、２２の露出している表面、及びゲート電極１４、２４の上面に、それぞれ金属シリサイド膜１７、２７、１５、及び２５を形成する。２つのゲート電極１４及び２４に挟まれた不純物拡散領域１２の表面は、マスク膜３０で覆われているためシリサイド化されない。
【００７９】
図１０（Ｇ）に示すように、層間絶縁膜３１、導電性プラグ３２及び３３を形成する。
不純物拡散層の表面に形成された金属シリサイド膜の一部が、不純物拡散領域の底面のＰＮ接合界面よりも深い領域まで達すると、リーク電流が増加してしまう。このリーク電流増加を防止するために、一般的に、表面上に金属シリサイド膜が形成される不純物拡散領域を深くする必要がある。図１０（Ｇ）に示した不純物拡散領域１２の表面には金属シリサイド膜が形成されない。このため、不純物拡散領域１２が浅くても、金属シリサイド膜に起因するリーク電流の増加は生じない。
【００８０】
第３の実施例では、電流経路の中間の不純物拡散領域１２を、両端の不純物拡散領域１１及び２２よりも浅くしている。これにより、短チャネル効果によるパンチスルー現象の発生を抑制することができる。
【００８１】
次に、図１１及び図１２を参照して、第４の実施例による半導体装置の製造方法について説明する。
図１１（Ａ）に示した構成は、第３の実施例による半導体装置の製造方法の図８（Ａ）に示した構成と同一である。図１１（Ａ）の状態に至るまでの製造工程は、第３の実施例の製造工程と同様である。
【００８２】
図１１（Ｂ）に示すように、サイドウォールスペーサ１６及び２６の側壁上に、それぞれ酸化シリコンからなる２層目のサイドウォールスペーサ４１及び５１を形成する。サイドウォールスペーサ４１及び５１は、基板の全面上に酸化シリコン膜を堆積させた後、異方性エッチングを行うことにより形成することができる。２つのゲート電極１４と２４とに挟まれた領域に形成されたサイドウォールスペーサ１６、４１、２６及び５１が、不純物拡散領域１２の表面を覆いつくすように、２層目のサイドウォールスペーサ４１及び５１の厚さが設定されている。２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２の表面の一部は、露出された状態を維持する。
【００８３】
なお、１層目のサイドウォールスペーサ１６及び２６と、２層目のサイドウォールスペーサ４１及び５１とを、１回の酸化シリコン膜の堆積と、異方性エッチングにより形成してもよい。
【００８４】
１回の絶縁膜の堆積と異方性エッチングによって形成されるサイドウォールスペーサの厚さはゲート電極の高さに依存する。ゲート電極の高さに比べて２つのゲート電極の間隔が広いと、１回のサイドウォールスペーサ形成工程では、不純物拡散領域１２の表面を完全に覆うことができない場合がある。このような場合には、上記実施例のように、サイドウォールスペーサの形成を２回に分けることにより、サイドウォールスペーサの合計の厚さを厚くし、不純物拡散領域１２の表面を完全に覆うことができる。
【００８５】
図１２（Ｃ）に示すように、サイドウォールスペーサ１６、２６、４１、５１、及びゲート電極１４、２４をマスクとして、活性領域の表層部にリンイオンを注入する。注入条件は、図２（Ａ）に示した深い領域ＤＲを形成するための注入条件と同一である。これにより、電流経路の両端の不純物活性領域１１及び２２に、深い領域ＤＲが追加形成される。
【００８６】
電流経路の中間の不純物拡散領域１２は、４層のサイドウォールスペーサ１４、２４、４１、及び５１で覆われているため、不純物拡散領域１２には追加の注入が行われない。このため、不純物拡散領域１２は、浅いエクステンション領域ＥＲのみにより構成される。
【００８７】
図１２（Ｄ）に示すように、電流経路の両端の不純物拡散領域１１、２２の露出した表面、及びゲート電極１４、２４の上面に、それぞれ金属シリサイド膜１７、２７、１５、及び２５を形成する。電流経路の中間の不純物拡散領域１２の表面は、４層のサイドウォールスペーサ１６、２６、４１及び５１で覆われているため、シリサイド化されない。
【００８８】
第４の実施例では、２つのゲート電極１４と２４とに挟まれた領域を覆う４層のサイドウォールスペーサ１６、２６、４１及び５１が、図１２（Ｃ）に示したイオン注入工程、及び図１２（Ｃ）に示したシリサイド工程において、マスクとして作用する。このため、第３の実施例の図９（Ｃ）に示したレジストパターン３６を形成するためのフォトリソグラフィ工程を省略することができる。
【００８９】
次に、図１３〜図１７を参照して、第５の実施例による半導体装置の製造方法について説明する。
図１３（Ａ）に示すように、半導体基板１の表面上にＭＩＳ型トランジスタ１０及び２０を形成する。図１３（Ａ）に示した状態は、第１の実施例の図２（Ａ）に示した状態と同一であり、ここまでの製造工程は、第１の実施例の場合と同様である。
【００９０】
図１３（Ｂ）に示すように、基板の全面上にレジスト膜４０を形成する。ゲート電極１４及び２４で挟まれた領域の不純物拡散領域１２の表面が露出するように、レジスト膜４０に開口４１を形成する。位置ずれ余裕を確保するために、開口４１は、ゲート電極１４と２４との相互に対向する側壁上に形成されたサイドウォールスペーサ１６及び２６の一部に掛かっている。
【００９１】
図１４（Ｃ）に示すように、開口４１内に露出しているサイドウォールスペーサ１６、２６、及びレジスト膜４０をマスクとして、加速エネルギ５ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2、注入角度０°の条件で、Ｐイオンを注入する。これにより、不純物拡散領域１２の表層部に、リン濃度の高い高濃度領域４２が形成される。なお、ＰチャネルＭＩＳ型トランジスタを形成する場合には、加速エネルギ１．５ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2、注入角度０°の条件で、Ｂイオンを注入する。
【００９２】
図１４（Ｄ）に示すように、レジスト膜４０を除去する。その後、注入された不純物を活性化するための熱処理を行う。
図１５（Ｅ）に示すように、酸化シリコンからなる厚さ２０ｎｍのマスク膜４３を形成する。図１５（Ｆ）に示すように、マスク膜４３の表面のうち高濃度領域４２の上方の領域をレジストパターン４４で覆う。レジストパターン４４は、高濃度領域４２の両側のサイドウォールスペーサ１６及び２６の一部と重なっている。
【００９３】
図１６（Ｇ）に示すように、レジストパターン４４をマスクとしてマスク膜４３をエッチングする。図１６（Ｈ）に示すように、２つのトランジスタ１０及び２０で構成された電流経路の両端の不純物拡散領域１１及び２２の露出した表面、及びゲート電極１４及び２４の上面に、それぞれ金属シリサイド膜１７、２７、１５及び２５を形成する。電流経路の中間の不純物拡散領域１２の表層部に形成された高濃度領域４２はマスク膜４３で覆われているため、高濃度領域４２の表面には金属シリサイド膜が形成されない。
【００９４】
図１７に示すように、基板の上に層間絶縁膜３１、導電性プラグ３２及び３３を形成する。導電性プラグ３２は、金属シリサイド膜１７に接続され、導電性プラグ３３は、金属シリサイド膜２７に接続されている。
【００９５】
第５の実施例では、電流経路の中間の不純物拡散領域１２の表層部に高濃度領域４２が形成されているため、２つのトランジスタ１０及び２０のチャネル領域間の寄生抵抗を、より低減させることができる。また、高濃度領域４２は不純物拡散領域１２よりも浅いため、高濃度領域４２が、短チャネル効果によるパンチスルー現象発生の要因にはならない。
【００９６】
次に、図１８及び図１９を参照して、第６の実施例による半導体装置の製造方法について説明する。
図１８（Ａ）に示すように、半導体基板１の表面上に、ＮチャネルＭＩＳ型トランジスタ１０及び２０を形成する。２つのトランジスタ１０及び２０のゲート電極１４及び２４の間に配置された不純物拡散領域１２の表層部に、高濃度領域４２を形成する。ここまでの製造工程は、第５の実施例の図１３（Ａ）から図１４（Ｄ）までの製造工程と同様である。
【００９７】
乾燥酸素雰囲気中で９００℃、２０分間の熱処理を行うことにより、露出しているシリコン表面を酸化する。これにより、２つのトランジスタ１０及び２０で構成される電流経路の両端の不純物拡散領域１１及び２２の表面上に、酸化シリコン膜５１が形成される。ゲート電極１４及び２４の表面上に、酸化シリコン膜５２が形成される。さらに、高濃度領域４２の表面上に酸化シリコン膜５３が形成される。
【００９８】
シリコン中の電子濃度が高い領域の酸化速度は、電子濃度が低い領域の酸化速度よりも速い。例えば、不純物濃度が２×１０²⁰ｃｍ^-3、及び４×１０²⁰ｃｍ^-3の高濃度領域の酸化速度は、それぞれ低濃度領域の酸化速度の約２倍及び約４倍になることが知られている（VLSI Technology (McGRAW-Hill Book Company), p.113, Figure 7, 1998）。
【００９９】
上述の熱処理条件で、例えば、酸化シリコン膜５１及び５２の厚さが約６ｎｍになり、酸化シリコン膜５３の厚さが約１２ｎｍになる。
図１８（Ｂ）に示すように、不純物拡散領域１１及び２２の表面上の酸化シリコン膜５１をエッチングし、不純物拡散領域１１及び２２の表面を露出させる。このエッチングは、例えば、酸化シリコン膜を８ｎｍエッチングする条件で行う。このエッチングにより、ゲート電極１４及び２４の上に形成されていた酸化シリコン膜５２もエッチングされ、ゲート電極１４及び２４の表面が露出する。高濃度領域４２の上に形成されていた厚さ１２ｎｍの酸化シリコン膜５３もエッチングされて薄くなるが、高濃度領域４２の表面は露出せず、厚さ４ｎｍの酸化シリコン膜５３が残る。
【０１００】
図１９（Ｃ）に示すように、不純物拡散領域１１及び２２の露出した表面、及びゲート電極１４及び２４の上面に、それぞれ金属シリサイド膜１７、２７、１５及び２５を形成する。高濃度領域４２は酸化シリコン膜５３で覆われているため、高濃度領域４２の上には、金属シリサイド膜が形成されない。
【０１０１】
第６の実施例では、第５の実施例における図１５（Ｆ）に示したレジストパターン４４を形成するためのフォトリソグラフィ工程を行うことなく、高濃度領域４２の表面のみを酸化シリコン膜５３で覆うことができる。また、第６の実施例では、電子濃度の高い不純物拡散領域の酸化速度が、電子濃度の低い不純物拡散領域の酸化速度よりも速くなる現象を利用している。このため、ＮチャネルＭＩＳ型のトランジスタで構成された電流経路を含む半導体装置を製造する場合に有効である。
【０１０２】
図２０（Ａ）に、第７の実施例による半導体装置の断面図を示す。上記第１〜第６の実施例では、シリコンからなる半導体基板を用いた半導体装置について説明したが、第７の実施例では、シリコンオンインシュレータ（ＳＯＩ）基板を使用する。
【０１０３】
図２０（Ａ）に示すように、シリコンからなる下地基板６１の上に積層された酸化シリコンからなる絶縁層６２及びシリコンからなる半導体層６３により、ＳＩＯ基板６０が形成されている。ＳＯＩ基板６０の半導体層６３に形成された素子分離絶縁領域２により活性領域が画定されている。活性領域内に、ＭＩＳ型トランジスタ１０及び２０が形成されている。
【０１０４】
トランジスタ１０及び２０が相互に直列に接続されて１つの電流経路を構成している。この電流経路の構造は、図１に示した第１の実施例による半導体装置の電流経路の構造と同一である。図２０（Ａ）の各構成部分には、図１の半導体装置の対応する構成部分に付された符号と同一の符号が付されている。
【０１０５】
第７の実施例では、不純物拡散領域１１、１２及び２２が、半導体層６３と絶縁層６２との界面まで達している。第１の実施例の場合と同様に、電流経路の中間に位置する不純物拡散領域１２の表面に金属シリサイド膜が形成されていない。
【０１０６】
図２０（Ｂ）に、従来のＳＯＩ基板上の半導体装置の一例を示す。電流経路の両端の不純物拡散領域１１及び２２のみではなく、中間に位置する不純物拡散領域１２の表層部にも金属シリサイド膜６５が形成されている。
【０１０７】
第７の実施例では、不純物拡散領域１２の表層部に金属シリサイド膜が形成されていないため、２つのトランジスタ１０と２０との間の寄生抵抗を小さくすることができる。ＳＯＩ基板を用いた場合には、通常のシリコン基板を用いた場合に比べて、不純物拡散領域１２が薄くなる。このため、不純物拡散領域１２の表層部に金属シリサイド膜を形成することによる抵抗増加が顕著である。従って、シリコン基板を用いる場合に比べて、より大きな寄生抵抗削減効果が期待される。
【０１０８】
ＳＯＩ基板６０上に形成されたＭＩＳ型トランジスタ１０及び２０は、そのチャネル領域が部分的に空乏化した部分空乏（Partial Deplete）型のものであってもよいし、チャネル領域が完全に空乏化した完全空乏（Fully Deplete）型のものであってもよい。
【０１０９】
図２１を参照して、第８の実施例による２入力ＮＡＮＤ型の半導体装置について説明する。
図２１（Ａ）に、２入力ＮＡＮＤ回路の等価回路図を示す。この等価回路図は、図２８（Ａ）に示した等価回路図と基本的に同一であるため、ここでは詳細な説明を省略する。
【０１１０】
トランジスタＴｒ₁とＴｒ₂とが相互に直列に接続されて１つの電流経路を構成している。この電流経路は、上記第１〜第７の実施例による半導体装置のいずれかの電流経路と同じ構成である。すなわち、トランジスタＴｒ₁とＴｒ₂とを接続する配線７５が、第１〜第７の実施例による半導体装置における２つのトランジスタ１０及び２０で共有される不純物拡散領域１２に対応する。
【０１１１】
図２１（Ｂ）に、ＮＡＮＤ型半導体装置の平面図を示す。素子分離絶縁領域で囲まれた活性領域７０と７１とが、ある間隔を隔てて配置されている。ゲート電極７２及び７３の各々が、活性領域７０及び７１と交差する。ゲート電極７２と活性領域７１との交差箇所、ゲート電極７３と活性領域７１との交差箇所、ゲート電極７２と活性領域７０との交差箇所、及びゲート電極７３と活性領域７０との交差箇所に、それぞれトランジスタＴｒ₁、Ｔｒ₂、Ｔｒ₃、及びＴｒ₄が配置される。
【０１１２】
活性領域７１のうち、２本のゲート電極７２及び７３よりも外側に配置された不純物拡散領域７７及び７８の表面に、金属シリサイド膜が形成されている。ゲート電極７２と７３とに挟まれた不純物拡散領域７６（第１〜第７の実施例による半導体装置の不純物拡散領域１２に対応）の表面には金属シリサイド膜が形成されていない。活性領域７０のうち、ゲート電極７２及び７３で区分された３つの不純物拡散領域の表面には、すべて金属シリサイド膜が形成されている。
【０１１３】
２つのトランジスタＴｒ₁とＴｒ₂とで共有される不純物拡散領域７６の表面に金属シリサイド膜が形成されていないため、図２１（Ａ）に示した配線７５の抵抗を低減させることができる。配線７５の抵抗を小さくすることにより、ＮＡＮＤ回路の動作速度向上を図ることができる。ＮＡＮＤ回路が複数段接続されている場合に、動作速度向上の効果が特に顕著に現れる。
【０１１４】
図２１（Ａ）に示されたトランジスタＴｒ₁とＴｒ₂との直列回路を３つ以上のトランジスタで構成し、トランジスタＴｒ₃とＴｒ₄との並列回路を、直列回路と同数のトランジスタで構成することにより、３入力以上のＮＡＮＤ回路を得ることができる。この場合には、直列回路の両端の不純物拡散領域以外の全ての不純物拡散領域の表面上に金属シリサイド膜を形成しないようにすればよい。
【０１１５】
次に、図２２を参照して、第９の実施例による２入力ＮＯＲ型半導体装置について説明する。
図２２（Ａ）に、２入力ＮＯＲ型半導体装置の等価回路図を示す。ＰＭＯＳトランジスタＴｒ₁₁とＴｒ₁₂とが相互に直列に接続され、この直列回路が、電源線Ｖｄｄと出力信号線Ｓｏｕｔとの間に挿入されている。ＮＭＯＳトランジスタＴｒ₁₃とＴｒ₁₄とが、他の電源線（接地線）Ｖｓｓと出力信号線Ｓｏｕｔとの間に並列に接続されている。一方の入力端子Ｓｉｎ₁がトランジスタＴｒ₁₁とＴｒ₁₃のゲート電極に接続され、他方の入力端子Ｓｉｎ₂がトランジスタＴｒ₁₂とＴｒ₁₄のゲート電極に接続されている。
【０１１６】
相互に直列に接続されたトランジスタＴｒ₁₁とＴｒ₁₂とで構成される電流経路が、上記第１〜第７の実施例による半導体装置のいずれかの電流経路と同一の構成を有する。すなわち、トランジスタＴｒ₁₁とＴｒ₁₂とを接続する配線８５が、第１〜第７の実施例による半導体装置における２つのトランジスタ１０及び２０で共有される不純物拡散領域１２に対応する。なお、第１〜第７の実施例のトランジスタ１０及び２０はＮチャネルＭＩＳ型トランジスタであったが、第９の実施例においては、２つのトランジスタＴｒ₁₁及びＴｒ₁₂がＰチャネルＭＩＳ型トランジスタである。
【０１１７】
図２２（Ｂ）に、ＮＯＲ型半導体装置の平面図を示す。素子分離絶縁領域で囲まれた活性領域８０と８１とが、ある間隔を隔てて配置されている。ゲート電極８２及び８３の各々が、活性領域８０及び８１と交差する。ゲート電極８２と活性領域８０との交差箇所、ゲート電極８３と活性領域８０との交差箇所、ゲート電極８２と活性領域８１との交差箇所、及びゲート電極８３と活性領域８１との交差箇所に、それぞれトランジスタＴｒ₁₁、Ｔｒ₁₂、Ｔｒ₁₃、及びＴｒ₁₄が配置される。
【０１１８】
活性領域８０のうち、２本のゲート電極８２及び８３よりも外側に配置された不純物拡散領域８７及び８８の表面に、金属シリサイド膜が形成されている。ゲート電極８２と８３とに挟まれた不純物拡散領域８６（第１〜第７の実施例による半導体装置の不純物拡散領域１２に対応）の表面には金属シリサイド膜が形成されていない。活性領域８１のうち、ゲート電極８２及び８３で区分された３つの不純物拡散領域の表面には、すべて金属シリサイド膜が形成されている。
【０１１９】
２つのトランジスタＴｒ₁₁とＴｒ₁₂とで共有される不純物拡散領域８６の表面に金属シリサイド膜が形成されていないため、図２２（Ａ）に示した配線８５の抵抗を低減させることができる。配線８５の抵抗を小さくすることにより、ＮＯＲ回路の動作速度向上を図ることができる。ＮＯＲ回路が複数段接続されている場合に、動作速度向上の効果が特に顕著に現れる。
【０１２０】
図２２（Ａ）に示されたトランジスタＴｒ₁₁とＴｒ₁₂との直列回路を３つ以上のトランジスタで構成し、トランジスタＴｒ₁₃とＴｒ₁₄との並列回路を、直列回路と同数のトランジスタで構成することにより、３入力以上のＮＯＲ回路を得ることができる。この場合には、直列回路の両端の不純物拡散領域以外の全ての不純物拡散領域の表面上に金属シリサイド膜を形成しないようにすればよい。
【０１２１】
次に、図２３を参照して、第１０の実施例による半導体装置について説明する。第１０の実施例による半導体装置は、連想記憶メモリ（ＣＡＭ：Content Addressable Memory）である。
【０１２２】
図２３（Ａ）にＣＡＭの１つのセルの等価回路図の一例を示す。半導体基板上に、図２３（Ａ）に示したセルが行列状に配置されている。１つのセルは、繰り返し単位ＵＤとＵＭとで構成される。２つの繰り返し単位ＵＤとＵＭとは、相互に対称的な関係を有する。
【０１２３】
繰り返し単位ＵＤの構成について説明する。繰り返し単位ＵＤは、第１のサーチトランジスタＴｒ₂₁、第２のサーチトランジスタＴｒ₂₂、セルトランジスタＴｒ₂₅、及びキャパシタＣ₁を含む。これらのトランジスタは、ＮチャネルＭＩＳ型トランジスタである。
【０１２４】
セルの各行に対応して、マッチラインＭＬ及びワードラインＷＬが配置され、各列に対応して、データ用ビットラインＢＬＤ、マスク用ビットラインＢＬＭ、データ用バスラインＳＢＤ、及びマスクデータ用バスラインＳＢＭが配置されている。
【０１２５】
第１のサーチトランジスタＴｒ₂₁と第２のサーチトランジスタＴｒ₂₂とが相互に直列に接続されている。この直列回路の第１のサーチトランジスタＴｒ₂₁側の端部がマッチラインＭＬに接続され、第２のサーチトランジスタＴｒ₂₂側の端部が接地側の電源線Ｖｓｓに接続されている。
【０１２６】
セルトランジスタＴｒ₂₅が、第２のサーチトランジスタＴｒ₂₂のゲート電極とデータ用ビットラインＢＬＤとを接続する。第２のサーチトランジスタＴｒ₂₂のゲート電極とセルトランジスタＴｒ₂₅との相互接続点にキャパシタＣ₁の一方の電極が接続されている。キャパシタＣ₁の他方の電極は接地されている。セルトランジスタＴｒ₂₅とキャパシタＣ₁とが、１ビットのＤＲＡＭセルを構成する。
【０１２７】
第１のサーチトランジスタＴｒ₂₁のゲート電極がデータ用バスラインＳＢＤに接続され、セルトランジスタＴｒ₂₅のゲート電極がワードラインＷＬに接続されている。
【０１２８】
繰り返し単位ＵＭは、第１のサーチトランジスタＴｒ₂₃、第２のサーチトランジスタＴｒ₂₄、セルトランジスタＴｒ₂₆、及びキャパシタＣ₂を含み、これらはそれぞれ繰り返し単位ＵＤの第１のサーチトランジスタＴｒ₂₁、第２のサーチトランジスタＴｒ₂₂、セルトランジスタＴｒ₂₅、及びキャパシタＣ₁に対応する。繰り返し単位ＵＭにおいては、繰り返し単位ＵＤにおけるデータ用ビットラインＢＬＤ及びデータ用バスラインＳＢＤの代わりにマスク用ビットラインＢＬＭ及びマスクデータ用バスラインＳＢＭが配置されている。マッチラインＭＬ及びワードラインＷＬは、繰り返し単位ＵＤとＵＭとで共通である。
【０１２９】
図２３（Ｂ）に、１つのセル内の各素子の平面配置図を示す。半導体基板の表面上に、活性領域１００、１０１、及び１０２が画定されている。サーチトランジスタＴｒ₂₂、Ｔｒ₂₁、Ｔｒ₂₃、及びＴｒ₂₄が、この順番に並んで活性領域１００内に配置されている。活性領域１０１及び１０２内に、それぞれセルトランジスタＴｒ₂₅及びＴｒ₂₆が配置されている。
【０１３０】
サーチトランジスタＴｒ₂₂のゲート電極と、セルトランジスタＴｒ₂₅の一方の不純物拡散領域とが、キャパシタＣ₁の一方の電極に接続されている。サーチトランジスタＴｒ₂₄のゲート電極と、セルトランジスタＴｒ₂₆の一方の不純物拡散領域とが、キャパシタＣ₂の一方の電極に接続されている。
【０１３１】
サーチトランジスタＴｒ₂₂とサーチトランジスタＴｒ₂₁とで共有される不純物拡散領域１０５、及びサーチトランジスタＴｒ₂₄とサーチトランジスタＴｒ₂₃とで共有される不純物拡散領域１０６の表面上には、金属シリサイド膜が形成されていない。このため、サーチトランジスタＴｒ₂₁とＴｒ₂₂との直列回路に内在する寄生抵抗、及びサーチトランジスタＴｒ₂₃とＴｒ₂₄との直列回路に内在する寄生抵抗を低減させることができる。
【０１３２】
寄生抵抗が低減されるため、ＣＡＭの各セルからの信号読出し速度を速くすることが可能になる。
図２４に、第１０の実施例の変形例によるＣＡＭの１つのセルの等価回路図を示す。図２３に示したＣＡＭにおいては、繰り返し単位ＵＤ及びＵＭ内の記憶素子としてＤＲＡＭセルが用いられていたが、図２４に示した変形例では、それぞれＳＲＡＭセルＳＣ₁及びＳＣ₂が用いられている。なお、図２３に示したＣＡＭでは、第１のサーチトランジスタＴｒ₂₁がマッチラインＭＬに接続され、第２のサーチトランジスタＴｒ₂₂が接地されていたが、図２４に示した変形例では、第１のサーチトランジスタＴｒ₂₁が接地され、第２のサーチトランジスタＴｒ₂₂がマッチラインＭＬに接続されている。
【０１３３】
図２４に示した変形例では、ＳＲＡＭセルＳＣ₁にデータを書き込むために、データ用ビットラインＢＬＤに加えて、反転データ用ビットライン／ＢＬＤが配置されている。同様に、マスクデータ用ビットラインＢＬＭに加えて、反転マスクデータ用ビットライン／ＢＬＭが配置されている。
【０１３４】
変形例においても、サーチトランジスタＴｒ₂₁とＴｒ₂₂とで共有される不純物拡散領域、及びサーチトランジスタＴｒ₂₃とＴｒ₂₄とで共有される不純物拡散領域の表面上に金属シリサイド膜が形成されていない。これにより、データの読出し速度の向上を図ることができる。
【０１３５】
図２５に、第１１の実施例による半導体装置の断面図を示す。上記第１の実施例では、２つのトランジスタが直列接続されて１つの電流経路を構成する場合を説明したが、第１１の実施例では、３つのトランジスタによって１つの電流経路が構成される。
【０１３６】
図２５に示すように、シリコンからなる半導体基板１３０の表層部に素子分離絶縁領域１３１が形成され、活性領域が画定されている。活性領域は、ウェル１３２内に配置されている。活性領域上に、３つのＭＩＳ型トランジスタ１５０、１６０、及び１７０が形成されている。トランジスタ１５０、１６０、及び１７０は、この順番に直列に接続され、１つの電流経路を構成している。
【０１３７】
トランジスタ１５０、１６０、及び１７０の各々は、基板表層部のチャネル領域上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥ、チャネル領域の両側の基板表層部に形成された一対の不純物拡散領域を含んで構成される。トランジスタ１５０のチャネル領域とトランジスタ１６０のチャネル領域との間に配置された不純物拡散領域１５２が、トランジスタ１５０の一方の不純物拡散領域とトランジスタ１６０の一方の不純物拡散領域とを兼ねる。トランジスタ１５０の他方の不純物拡散領域１５１が、電流経路の一方の端部となる。
【０１３８】
トランジスタ１６０のチャネル領域とトランジスタ１７０のチャネル領域との間に配置された不純物拡散領域１５３が、トランジスタ１６０の一方の不純物拡散領域とトランジスタ１７０の一方の不純物拡散領域とを兼ねる。トランジスタ１７０の他方の不純物拡散領域１５４が、電流経路の他方の端部となる。
【０１３９】
電流経路の両端に対応する不純物拡散領域１５１及び１５４の表面上に、それぞれ金属シリサイド膜１６１及び１６２が形成されている。各トランジスタのゲート電極ＧＥの上に、金属シリサイド膜ＭＳが形成されている。電流経路の端部以外の不純物拡散領域１５２及び１５３の表面上には、金属シリサイド膜が形成されていない。
【０１４０】
電流経路の端部以外の不純物拡散領域１５２及び１５３の表面が、それぞれマスク膜１７１及び１７２で覆われている。マスク膜１７１及び１７２は、金属シリサイド膜１６１、１６２、及びＭＳを形成する時に、不純物拡散領域１５２及び１５３の表面に金属シリサイド膜が形成されることを防止する。
【０１４１】
トランジスタ１５０、１６０、及び１７０を覆うように、基板の全面上に層間絶縁膜１８０が形成されている。導電性プラグ１８１及び１８２が層間絶縁膜１８０を貫通し、それぞれ金属シリサイド膜１６１及び１６２に接続されている。
【０１４２】
第１１の実施例では、電流経路の端部以外に配置された不純物拡散領域の表面上に金属シリサイド膜が形成されていない。このため、この電流経路に内在する寄生抵抗を低減させることができる。４つ以上のＭＩＳ型トランジスタが直列に接続されて１つの電流経路を構成する場合でも、端部以外の不純物拡散領域の表面上に金属シリサイド膜を形成しない構造とすることにより、寄生抵抗を低減させることができる。
【０１４３】
次に、図２６を参照して、第１２の実施例による半導体装置について説明する。第１２の実施例による半導体装置は、ＮＡＮＤ型マスクＲＯＭである。
図２６（Ａ）に、ＮＡＮＤ型マスクＲＯＭの等価回路図を示す。直列接続されたＭＩＳ型の複数のセルトランジスタＴｒｃ、及びこの直列回路の両端にそれぞれ接続されたＭＩＳ型の選択トランジスタＴｒｓ₁及びＴｒｓ₂により、１つの電流経路（セル回路）が構成されている。このセル回路が、半導体基板上に行列状に配置されている。
【０１４４】
セル回路の各行に対応してソースラインＳＬが配置され、各列に対応してビットラインＢＬが配置されている。セル回路の、選択トランジスタＴｒｓ₂側の端部が、対応する行のソースラインＳＬに接続され、他方の選択トランジスタＴｒｓ₁側の端部が、対応する列のビットラインＢＬに接続されている。
【０１４５】
セル回路の１つの行に対応して、１つのセル回路を構成するセルトランジスタＴｒｃの個数分のワードラインＷＬが配置されている。セル回路ごとに、セルトランジスタＴｒｃに通し番号を振ったとき、ワードラインの各々は、同一行のセル回路の同一の通し番号のセルトランジスタＴｒｃのゲート電極同士を接続する。
【０１４６】
セル回路の１つの行に対応して２本の選択ゲートラインＳＧＬ₁及びＳＧＬ₂が配置されている。一方の選択ゲートラインＳＧＬ₂は、ソースラインＳＬに接続された選択トランジスタＴｒｓ₂のゲート電極同士を接続する。他方の選択ゲートラインＳＧＬ₁は、ビットラインＢＬに接続された選択トランジスタＴｒｓ₁のゲート電極同士を接続する。
【０１４７】
図２６（Ｂ）に１つのセル回路の断面図を示す。半導体基板２００の表層部に素子分離絶縁領域２０１が形成され、活性領域が画定されている。活性領域上を、選択ゲートラインＳＧＬ₁、複数のワードラインＷＬ、及び選択ゲートラインＳＧＬ₂が通過する。選択ゲートラインＳＧＬ₁、複数のワードラインＷＬ、及び選択ゲートラインＳＧＬ₂の直下に、それぞれ選択トランジスタＴｒｓ₁、セルトランジスタＴｒｃ、及び選択トランジスタＴｒｓ₂のチャネル領域が画定される。
【０１４８】
相互に隣り合うチャネル領域の間に不純物拡散領域２１１が形成されている。不純物拡散領域２１１の表面をマスク膜２１５が覆っている。選択ゲートラインＳＧＬ₁に関して、不純物拡散領域２１１とは反対側の表層部に、選択トランジスタＴｒｓ₁のもう一つの不純物拡散領域２１０が形成されている。選択ゲートラインＳＧＬ₂に関して、不純物拡散領域２１１とは反対側の表層部に、選択トランジスタＴｒｓ₂のもう一つの不純物拡散領域２１２が形成されている。
【０１４９】
不純物拡散領２１０及び２１２の表面上に、それぞれ金属シリサイド膜２２０及び２２１が形成されている。不純物拡散領域２１２及びその表面上の金属シリサイド膜２２１が、ソースラインＳＬを構成する。電流経路の中間に位置する不純物拡散領域２１１の表面上には金属シリサイド膜が形成されていない。
【０１５０】
トランジスタＴｒｓ₁、Ｔｒｃ、Ｔｒｓ₂を覆うように、基板の全面上に層間絶縁膜２２５が形成されている。層間絶縁膜２２５を貫通する導電性プラグ２２６が金属シリサイド膜２２０に接続されている。導電性プラグ２２６は、上層に配置されるビットラインＢＬに接続される。
【０１５１】
第１２の実施例では、セル回路の両端以外の不純物拡散領域２１１の表面上に金属シリサイド膜が形成されていないため、セル回路に内在する寄生抵抗を低減させることができる。ＮＡＮＤ型マスクＲＯＭのように、１つのセル回路に接続されるトランジスタの個数が多い場合に、寄生抵抗の低減効果が特に大きい。
【０１５２】
次に、図２７を参照して、第１３の実施例による半導体装置について説明する。第１３の実施例による半導体装置は、ＮＡＮＤ型フラッシュメモリである。
図２７（Ａ）にＮＡＮＤ型フラッシュメモリの等価回路図を示す。図２６（Ａ）に示したＮＡＮＤ型マスクＲＯＭのセルトランジスタＴｒｃをフローティングゲート型トランジスタにすることによりＮＡＮＤ型フラッシュメモリが構成される。その他の構成は、ＮＡＮＤ型マスクＲＯＭの構成と同様である。ＮＡＮＤ型フラッシュメモリの動作原理は、例えば特開平１−１３２１６８号公報、特開平１０−６５０２８号公報、特開平１０−１５４８０２号公報、特開平１０−２５６４０２号公報等に説明されている。
【０１５３】
図２７（Ｂ）に、ＮＡＮＤ型フラッシュメモリの１つのセル回路の断面図を示す。ここでは、図２６（Ｂ）に示したＮＡＮＤ型マスクＲＯＭとの相違点について説明する。
【０１５４】
セルトランジスタＴｒｃのチャネル領域上に、ゲート絶縁膜、フローティングゲート電極ＦＧ、中間絶縁膜、制御ゲート電極が順番に積層されている。制御ゲート電極がワードラインＷＬを兼ねる。
【０１５５】
第１３の実施例によるＮＡＮＤ型フラッシュメモリにおいても、第１２の実施例のＮＡＮＤ型マスクＲＯＭの場合と同様に、セル回路に内在する寄生抵抗を低減させることができる。
【０１５６】
上記第１１〜第１３の実施例による半導体装置において、電流経路を構成する不純物拡散領域及びマスク膜として、第１〜６の実施例のいずれかの半導体装置の電流経路を構成する不純物拡散領域及びマスク膜（またはサイドウォールスペーサ）と同様の構成とすることができる。
【０１５７】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１５８】
上記実施例から、以下の付記に示された発明が導出される。
（付記１） シリコン表面を有する基板と、
前記基板のシリコン表面に設けられ、相互に直列接続された第１及び第２のトランジスタであって、該第１及び第２のトランジスタの各々は、ソース及びドレインとなる一対の不純物拡散領域とゲート電極とを含んで構成され、かつ該第１のトランジスタの一方の不純物拡散領域が、前記基板の表層部に配置された不純物拡散領域を介して前記第２のトランジスタの一方の不純物拡散領域まで連続して共通拡散領域を構成している第１及び第２のトランジスタと、
前記第１のトランジスタの一対の不純物拡散領域のうち、前記共通拡散領域を構成していない方の不純物拡散領域の表面上に配置された金属シリサイド膜と、
前記金属シリサイド膜の表面に形成された電極と
を有し、前記共通拡散領域の表面上には金属シリサイドからなる膜が配置されていない半導体装置。
【０１５９】
（付記２） 前記第１及び第２のトランジスタのゲート電極の側壁上に絶縁材料からなるサイドウォールスペーサが形成されており、
さらに、前記共通拡散領域の表面を覆う絶縁材料からなるマスク膜であって、前記第１及び第２のトランジスタのゲート電極の、該共通拡散領域側の側壁上に形成されたサイドウォールスペーサの表面の一部を覆い、ゲート電極の上面までは達しない前記マスク膜を有する付記１に記載の半導体装置。
【０１６０】
（付記３） 前記マスク膜は、前記サイドウォールスペーサの横方向の厚さの中間点を越えない付記２に記載の半導体装置。
（付記４） 前記第１及び第２のトランジスタのゲート電極の側壁上に絶縁材料からなるサイドウォールスペーサが形成されており、該サイドウォールスペーサが、前記共通拡散領域の表面の全面を覆う付記１に記載の半導体装置。
【０１６１】
（付記５） 前記第１のトランジスタの一対の不純物拡散領域のうち、前記共通拡散領域を構成していない方の不純物拡散領域が、該第１のトランジスタのチャネル領域に接する浅い領域と、該浅い領域よりもゲート電極から離れた位置に配置され、該浅い領域に連続し、該浅い領域よりも深い位置まで達する深い領域とを含み、
前記共通拡散領域が、前記浅い領域と同じ深さである付記１〜４のいずれかに記載の半導体装置。
【０１６２】
（付記６） 前記共通拡散領域が、前記第１及び第２のトランジスタのチャネル領域にそれぞれ接する２つの第１の領域、２つの第１の領域同士を接続し、該第１の領域よりも深い第２の領域、及び該第２の領域内の表層部に配置され、該第２の領域よりも浅く、該第２の領域よりも不純物濃度の高い第３の領域とを含む付記１に記載の半導体装置。
【０１６３】
（付記７） 前記第１及び第２のトランジスタの各々のゲート電極の側壁上に、絶縁材料からなるサイドウォールスペーサが形成されており、前記共通拡散領域の表面のうち、前記サイドウォールスペーサで覆われていない領域に、前記第３の領域が配置されており、該第３の領域の表面上に、酸化シリコンからなるマスク膜が配置されており、該マスク膜の縁が、前記共通拡散領域の表面のうち前記サイドウォールスペーサで覆われていない領域の外周に整合している付記６に記載の半導体装置。
【０１６４】
（付記８） 前記基板が、絶縁性の下地層上に配置された半導体層を含み、前記第１及び第２のトランジスタの不純物拡散領域が前記半導体層内に形成されている付記１〜７のいずれかに記載の半導体装置。
【０１６５】
（付記９） 前記共通拡散領域の表面には、電極が形成されていない付記１〜８のいずれかに記載の半導体装置。
（付記１０） 出力信号が現れる出力信号線と、
第１の電源電圧が印加される第１の電源線と、
第２の電源電圧が印加される第２の電源線と、
前記出力信号線と前記第１の電源線とを接続し、複数の第１導電型の第１のトランジスタが直列に接続された直列回路と、
前記第２の電源線と前記出力信号線とを接続し、前記第１のトランジスタの各々に対応して１つずつ配置され、相互に並列に接続された第２導電型の第２のトランジスタを含む並列回路と、
前記第１のトランジスタの各々に対応して配置され、対応する第１のトランジスタのゲート電極と、対応する第２のトランジスタのゲート電極とに入力信号を印加する入力信号線と
を有し、
前記第１のトランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該第１のトランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されており、
前記直列回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、
前記出力信号線が、前記直列回路の一方の端部の不純物拡散領域上の金属シリサイド膜に接続され、前記第１の電源線が、前記直列回路の他方の端部の不純物拡散領域上の金属シリサイド膜に接続されており、
前記直列回路を構成する第１のトランジスタの不純物拡散領域のうち、両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置。
【０１６６】
（付記１１） ２つのトランジスタが直列に接続されたサーチ回路であって、該トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域と、該チャネル領域上に配置されたゲート電極とを含み、該トランジスタの一方の不純物拡散領域同士が相互に共有されている前記サーチ回路と、
前記サーチ回路の一方の端部に接続されたマッチラインと、
前記サーチ回路の他方の端部に接続されたグランドラインと、
前記サーチ回路を構成する一方のトランジスタのゲート電極に接続されたデータバスラインと、
前記サーチ回路を構成する他方のトランジスタのゲート電極に接続され、記憶されている情報に対応する電圧をゲート電極に印加する記憶素子と、
前記記憶素子に、記憶すべき情報に対応する電圧を印加するためのビットラインと、
前記ビットラインに印加されている電圧を、前記記憶素子に記憶させる契機となる信号を該記憶素子に印加するワードラインと
を有し、
前記サーチ回路の両端の２つの不純物拡散領域の各々の表面上に、金属シリサイドで形成された金属シリサイド膜が配置されており、前記マッチラインが、一方の端部の前記金属シリサイド膜に接触し、前記グランドラインが、他方の端部の前記金属シリサイド膜に接触し、前記サーチ回路を構成する２つのトランジスタで共有された不純物拡散領域の表面上には金属シリサイドからなる層が配置されていない半導体装置。
【０１６７】
（付記１２） 各々が、直列に接続された複数のセルトランジスタ、及び該セルトランジスタの直列接続された回路の少なくとも一方の端部に接続された選択トランジスタを含む複数の電流経路であって、該セルトランジスタ及び選択トランジスタの各々が、半導体基板の表面のチャネル領域の両側に配置された一対の不純物拡散領域、及び該チャネル領域上に配置されたゲート電極を含み、該セルトランジスタ及び選択トランジスタのうち相互に直接接続された２つのトランジスタの一方の不純物拡散領域同士が相互に共有されている前記電流経路と、
各行の前記電流経路ごとに、該電流経路を構成する複数のセルトランジスタに通し番号を振ったとき、同一の通し番号のセルトランジスタのゲート電極同士を接続するワードラインと、
各行の前記電流経路の選択トランジスタのゲート電極同士を接続する選択ゲートラインと、
前記電流経路の列の各々に対応して配置され、対応する列の電流経路の端部のうち、前記選択トランジスタ側の端部に接続されたビットラインと、
前記電流経路の端部のうち、前記ビットラインの接続されていない方の端部同士を接続するソースラインと、
前記電流経路の両端の２つの不純物拡散領域の各々の表面上に配置され、金属シリサイドで形成された金属シリサイド膜と
を有し、
前記ビットライン及びソースラインの各々が、前記電流経路の対応する端部側の金属シリサイド膜に接続されており、
前記電流経路を構成するセルトランジスタ及び選択トランジスタの不純物拡散領域のうち、前記電流経路の両端の不純物拡散領域以外の不純物拡散領域の表面上には金属シリサイドからなる膜が形成されていない半導体装置。
【０１６８】
（付記１３） 前記セルトランジスタの各々が、前記ゲート電極とチャネル領域との間に、電気的にフローティング状態にされたフローティングゲート電極を有する付記１２に記載の半導体装置。
【０１６９】
（付記１４） （ａ）半導体基板の表層部に素子分離領域を形成して、活性領域を画定する工程と、
（ｂ）前記活性領域上に、該活性領域を横切る複数のゲート電極を形成する工程と、
（ｃ）前記ゲート電極をマスクとして、前記活性領域の表層部に不純物を注入する工程と、
（ｄ）相互に隣り合う２つのゲート電極の間の活性領域の表面を、絶縁材料からなるマスク膜で覆う工程と、
（ｅ）前記活性領域の表面のうち、最も外側の２つのゲート電極よりもさらに外側の領域上に、金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【０１７０】
（付記１５） 前記工程（ｃ）の後に、さらに、
（ｃ−１）前記ゲート電極の側壁上に、絶縁材料からなるサイドウォールスペーサを形成する工程と、
（ｃ−２）前記ゲート電極及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程と
を有し、
前記工程（ｅ）において、前記最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７１】
（付記１６） 前記工程（ｄ）が、
前記ゲート電極及び前記サイドウォールスペーサを覆うように、前記半導体基板の上に、絶縁材料からなるマスク膜を形成する工程と、
相互に隣り合う２つのゲート電極の相互に対向する側壁に挟まれた第１の領域のうち、一方のサイドウォールスペーサの横方向の厚さの中間点よりも該第１の領域の中央寄りの位置から、他方のサイドウォールスペーサの横方向の厚さの中間点を越えない位置までの、前記マスク膜の表面をレジストパターンで覆う工程と、
前記レジストパターンをマスクとして前記マスク膜をエッチングする工程と、
前記レジストパターンを除去する工程と
を含む付記１５に記載の半導体装置の製造方法。
【０１７２】
（付記１７） 前記工程（ｃ）の後に、さらに、
（ｃ−３）前記ゲート電極の側壁上に、絶縁材料からなるサイドウォールスペーサを形成する工程と、
（ｃ−４）前記ゲート電極及び前記サイドウォールスペーサを覆うように、前記半導体基板の上に、絶縁材料からなるマスク膜を形成する工程と、
（ｃ−５）相互に隣り合う２つのゲート電極の相互に対向する側壁上に形成された２つのサイドウォールスペーサに挟まれた領域上の前記マスク膜の表面をレジストパターンで覆う工程と、
（ｃ−６）前記レジストパターン、前記ゲート電極、及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程と
を有し、
前記工程（ｄ）において、前記レジストパターンを形成した後、前記工程（ｃ−６）の前または後に、前記レジストパターンをマスクとして、前記マスク膜を除去する工程と、
（ｃ−７）前記レジストパターンを除去する工程と
を含み、
前記工程（ｅ）において、前記最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７３】
（付記１８） 前記工程（ｄ）において、前記ゲート電極の側壁上に、相互に隣り合う２つのゲート電極の間の活性領域の表面を完全に覆い尽くすように、絶縁材料からなるサイドウォールスペーサを形成する付記１４に記載の半導体装置の製造方法。
【０１７４】
（付記１９） 前記工程（ｄ）において、前記ゲート電極の側壁上に、相互に隣り合う２つのゲート電極の間の活性領域の表面を完全に覆い尽くすように、絶縁材料からなるサイドウォールスペーサを形成することにより、該サイドウォールスペーサで構成された前記マスク膜を形成し、
前記工程（ｄ）の後、前記ゲート電極、及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程
を有し、
前記工程（ｅ）において、最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７５】
（付記２０） 前記工程（ｃ）の後、
（ｃ−８）前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程と、
（ｃ−９）前記ゲート電極及び前記サイドウォールスペーサをマスクとして、前記活性領域の表層部に、前記工程（ｃ）における不純物の注入深さよりも深くなる条件で不純物を注入する工程と、
（ｃ−１０）最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域を覆い、相互に隣り合う２つのゲート電極の相互に対向する側壁上に形成されたサイドウォールスペーサに挟まれた活性領域の表面を露出させるレジストパターンを形成する工程と、
（ｃ−１１）前記レジストパターンをマスクとして、前記活性領域の表層部に、前記工程（ｃ−９）で注入される不純物と同一導電型の不純物を注入する工程と、
（ｃ−１２）前記レジストパターンを除去する工程と
を含み、
前記工程（ｅ）において、最も外側の２つのゲート電極の外側の側壁上に形成されたサイドウォールスペーサよりも外側の領域上に、前記金属シリサイド膜を形成する付記１４に記載の半導体装置の製造方法。
【０１７６】
（付記２１） 前記工程（ｄ）が、
前記ゲート電極及び前記サイドウォールスペーサに覆われていない前記活性領域の表層部を、前記工程（ｃ−１１）で不純物が注入された領域における酸化速度が、前記レジストパターンで覆われていた領域における酸化速度よりも速くなる条件で酸化する工程と、
前記レジストパターンで覆われていた領域上に形成された酸化膜が除去されて前記活性領域の表面が露出し、前記工程（ｃ−１１）で不純物が注入された領域上には、前記酸化膜の一部からなる前記マスク膜が残るように、前記酸化膜をエッチングする工程と
を含む付記２０に記載の半導体装置の製造方法。
【０１７７】
【発明の効果】
以上説明したように、本発明によれば、電流の流れる経路の長さが、ある基準値よりも短い場合に、半導体基板の表層部に形成された不純物拡散領域の表面上に金属シリサイド膜を形成しないことにより、金属シリサイド膜を形成した場合に比べてシート抵抗を低減させることができる。
【図面の簡単な説明】
【図１】 第１の実施例による半導体装置の断面図である。
【図２】 第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図３】 第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図４】 第１の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図５】 第１の実施例による半導体装置のマスク膜の好ましい位置を説明するための装置の断面図である。
【図６】 第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図７】 第２の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図８】 第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図９】 第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図１０】 第３の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図１１】 第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図１２】 第４の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図１３】 第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図１４】 第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図１５】 第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その３）である。
【図１６】 第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その４）である。
【図１７】 第５の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その５）である。
【図１８】 第６の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その１）である。
【図１９】 第６の実施例による半導体装置の製造方法を説明するための製造途中の装置の断面図（その２）である。
【図２０】 第７の実施例による半導体装置、及び従来のＳＯＩ基板上の半導体装置の断面図である。
【図２１】 第８の実施例による半導体装置の等価回路図、及び平面図である。
【図２２】 第９の実施例による半導体装置の等価回路図、及び平面図である。
【図２３】 第１０の実施例による半導体装置の等価回路図、及び平面図である。
【図２４】 第１０の実施例の変形例による半導体装置の等価回路図である。
【図２５】 第１１の実施例による半導体装置の断面図である。
【図２６】 第１２の実施例による半導体装置の等価回路図及び断面図である。
【図２７】 第１３の実施例による半導体装置の等価回路図及び断面図である。
【図２８】 従来のＮＡＮＤ型論理回路装置の等価回路図及び断面図である。
【図２９】 不純物拡散領域のシート抵抗の要因を説明するための図である。
【図３０】 不純物拡散領域のリン濃度の深さ方向に関する分布を、金属シリサイド膜が形成されている場合と形成されていない場合とを対比して示すグラフである。
【図３１】 チャネル領域に挟まれた不純物拡散領域の寄生抵抗を、チャネル領域の間隔の関数として示すグラフである。
【符号の説明】
１ 半導体基板
２ 素子分離絶縁領域
３ Ｐ型ウェル
１０、２０ ＭＩＳ型トランジスタ
１１、１２、２２ 不純物拡散領域
１３、２３ ゲート絶縁膜
１４、２４ ゲート電極
１５、１７、１８、２５、２７ 金属シリサイド膜
１６、１９、２６、２９、４１、５１ サイドウォールスペーサ
３０ マスク膜
３１ 層間絶縁膜
３２、３３ 導電性プラグ
３５、３６、４４ レジストパターン
４０ レジスト膜
４１ 開口
４２ 高濃度領域
４３ マスク膜
５１、５２、５３ 酸化シリコン膜
６１ 下地基板
６２ 絶縁層
６３ 半導体層
６５ 金属シリサイド膜
７０、７１、８０、８１ 活性領域
７２、７３、８２、８３ ゲート電極
７５、８５ 配線
７６、７７、７８、８６、８７、８８ 不純物拡散領域
１００、１０１、１０２ 活性領域
１０５、１０６ 不純物拡散領域
１３０ 半導体基板
１３１ 素子分離絶縁領域
１３２ ウェル
１５０、１６０、１７０ ＭＩＳ型トランジスタ
１５１、１５２、１５３、１５４ 不純物拡散領域
１６１、１６２ 金属シリサイド膜
１７１、１７２ マスク膜
１８０ 層間絶縁膜
１８１、１８２ 導電性プラグ
２００ 半導体基板
２０１ 素子分離絶縁領域
２１０、２１１、２１２ 不純物拡散領域
２１５ マスク膜
２２０、２２１ 金属シリサイド膜
２２５ 層間絶縁膜
２２６ 導電性プラグ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a current path in which transistors are connected in series and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 28A shows an equivalent circuit diagram of a general two-input NAND circuit. NMOS transistor Tr₁And Tr₂Are connected in series with each other, and this series circuit is inserted between the ground line Vss and the output signal line Sout. PMOS transistor Tr_ThreeAnd Tr_FourAre connected in parallel between the power supply line Vdd and the output signal line Sout. One input terminal Sin₁Transistor Tr₁And Tr_ThreeConnected to the gate electrode of the other input terminal Sin₂Transistor Tr₂And Tr_FourConnected to the gate electrode.
[0003]
FIG. 28B shows a transistor Tr.₁And Tr₂FIG. An element isolation region 501 is formed in the surface layer portion of the silicon substrate 500 to define an active region. On the active region, the NMOS transistor Tr₁And Tr₂Is formed. An impurity diffusion region 502 formed in the surface layer portion of the active region is formed by the transistor Tr₁Source region and transistor Tr₂It also serves as a drain region.
[0004]
Transistor Tr₁Drain region 503, transistor Tr₂A metal silicide film 505 is formed on the surfaces of the source region 504 and the impurity diffusion region 502 shared by the two transistors.
[0005]
Transistor Tr₁And Tr₂An interlayer insulating film 510 is formed on the substrate so as to cover the substrate. A conductive plug 511 that penetrates the interlayer insulating film 510 is connected to the metal silicide film 505 on the drain region 503, and a conductive plug 512 is connected to the metal silicide film 505 on the source region 504. By forming a metal silicide film on the surface layer portion of the impurity diffusion region such as the source and drain regions, the contact resistance between the impurity diffusion region and the conductive plug can be lowered.
[0006]
[Problems to be solved by the invention]
The sheet resistance of the impurity diffusion region 502 shown in FIG. 28B corresponds to the transistor Tr shown in FIG.₁And Tr₂This causes a parasitic resistance Rp inserted between the two. In order to improve the operation speed, it is desired to reduce the parasitic resistance Rp.
[0007]
By increasing the impurity concentration of the impurity diffusion region 502, the parasitic resistance Rp can be reduced. However, when the impurity concentration is increased, the impurity diffusion region 502 is expanded, and a punch-through phenomenon due to the short channel effect is likely to occur.
[0008]
An object of the present invention is to provide a semiconductor device capable of reducing the parasitic resistance of a connection portion of transistors connected in series and a method for manufacturing the same.
[0009]
[Means for Solving the Problems]
  According to one aspect of the invention,
  A substrate having a silicon surface;
  First and second transistors provided on the silicon surface of the substrate and connected in series with each other, each of the first and second transistors including a pair of impurity diffusion regions and a gate serving as a source and a drain And one impurity diffusion region of the first transistor is continuously connected to one impurity diffusion region of the second transistor through the impurity diffusion region disposed in the surface layer portion of the substrate. First and second transistors constituting a common diffusion region,
  Of the pair of impurity diffusion regions of the first transistor, a metal silicide film disposed on the surface of the impurity diffusion region that does not constitute the common diffusion region;
An electrode formed on the surface of the metal silicide film;
Have
  A film made of metal silicide is not disposed on the surface of the common diffusion region,
  The common diffusion region connects the two first regions and the two first regions that are in contact with the channel regions of the first and second transistors, respectively, and a second region deeper than the first region. And a third region that is disposed in a surface layer portion in the second region, is shallower than the second region, and has a higher impurity concentration than the second region.
[0010]
  By not disposing a metal silicide layer on the surface of the common diffusion region, the parasitic resistance of the current path can be reduced.
  According to another aspect of the invention,
  An output signal line where the output signal appears;
  A first power supply line to which a first power supply voltage is applied;
  A second power supply line to which a second power supply voltage is applied;
  A series circuit in which the output signal line and the first power supply line are connected, and a plurality of first conductivity type first transistors are connected in series;
  The second power supply line and the output signal line are connected, one second transistor corresponding to each of the first transistors is disposed, and second transistors of the second conductivity type connected in parallel to each other are connected. Including parallel circuits;
  An input signal line arranged corresponding to each of the first transistors and applying an input signal to a gate electrode of the corresponding first transistor and a gate electrode of the corresponding second transistor;
Have
  Each of the first transistors includes a pair of impurity diffusion regions disposed on both sides of the channel region on the surface of the semiconductor substrate, and a gate electrode disposed on the channel region. One impurity diffusion region of two transistors directly connected to each other is shared with each other,
  A metal silicide film formed of metal silicide is disposed on the surface of each of the two impurity diffusion regions at both ends of the series circuit,
  The output signal line is connected to a metal silicide film on the impurity diffusion region at one end of the series circuit, and the first power supply line is a metal on the impurity diffusion region at the other end of the series circuit. Connected to the silicide film,
  Of the impurity diffusion regions of the first transistor constituting the series circuit, the impurity diffusion regions other than the impurity diffusion regions at both endsCommon diffusion regionA semiconductor device in which a layer made of metal silicide is not disposed on the surface of the semiconductor device is provided.
[0011]
The parasitic resistance of the series circuit can be reduced by not disposing the layer made of metal silicide on the surface of the impurity diffusion region other than the impurity diffusion regions at both ends of the impurity diffusion region of the first transistor constituting the series circuit. it can. As a result, the operating speed of the semiconductor device can be increased.
[0012]
According to another aspect of the invention,
  A search circuit in which two transistors are connected in series, each of which includes a pair of impurity diffusion regions disposed on both sides of a channel region on the surface of a semiconductor substrate, and a gate disposed on the channel region The search circuit including one electrode and one impurity diffusion region of the transistor shared with each other;
  A match line connected to one end of the search circuit;
  A ground line connected to the other end of the search circuit;
  A data bus line connected to the gate electrode of one of the transistors constituting the search circuit;
  A storage element connected to the gate electrode of the other transistor constituting the search circuit and applying a voltage corresponding to stored information to the gate electrode;
  A bit line for applying a voltage corresponding to information to be stored to the storage element;
A word line that applies a signal that triggers storage of the voltage applied to the bit line to the storage element;
Have
  A metal silicide film formed of metal silicide is disposed on the surface of each of the two impurity diffusion regions at both ends of the search circuit, and the match line is in contact with the metal silicide film at one end. The ground line is in contact with the metal silicide film at the other end, and a layer made of metal silicide is formed on the surface of the common diffusion region which is an impurity diffusion region shared by the two transistors constituting the search circuit. Is not placed,
  The common diffusion region connects the two first regions and the two first regions that are in contact with the channel regions of the first and second transistors, respectively, and a second region deeper than the first region. And a third region that is disposed in a surface layer portion in the second region, is shallower than the second region, and has a higher impurity concentration than the second region.
[0013]
This semiconductor device operates as an associative memory. By not arranging a layer made of metal silicide on the surface of the impurity diffusion region shared by the two transistors constituting the search circuit, the read time of the content addressable memory can be shortened.
[0014]
  According to another aspect of the invention,
  A plurality of current paths each including a plurality of cell transistors connected in series and a selection transistor connected to at least one end of a series connected circuit of the cell transistors, the cell transistor and the selection Each of the transistors includes a pair of impurity diffusion regions disposed on both sides of the channel region on the surface of the semiconductor substrate, and a gate electrode disposed on the channel region, and is directly connected to the cell transistor and the selection transistor. The current path in which one impurity diffusion region of the two transistors is shared with each other;
  For each current path of each row, when serial numbers are assigned to a plurality of cell transistors constituting the current path, a word line that connects the gate electrodes of the cell transistors having the same serial number;
  A selection gate line connecting gate electrodes of the selection transistors of the current path of each row;
  A bit line arranged corresponding to each of the columns of the current path and connected to the end of the corresponding transistor among the ends of the current path of the corresponding column;
  Of the ends of the current path, a source line that connects the ends of the bit lines that are not connected, and
  A metal silicide film formed on the surface of each of the two impurity diffusion regions at both ends of the current path and formed of metal silicide;
Have
  Each of the bit line and the source line is connected to a metal silicide film on a corresponding end side of the current path,
  A film made of a metal silicide is formed on the surface of the common diffusion region which is an impurity diffusion region other than the impurity diffusion regions at both ends of the current path among the impurity diffusion regions of the cell transistor and the selection transistor constituting the current path. Not
  The common diffusion region connects the two first regions and the two first regions that are in contact with the channel regions of the first and second transistors, respectively, and a second region deeper than the first region. And a third region that is disposed in a surface layer portion in the second region, is shallower than the second region, and has a higher impurity concentration than the second region.
[0015]
This semiconductor device operates as a NAND memory. By not disposing a film made of metal silicide on the surface of the impurity diffusion region other than the impurity diffusion region at both ends of the current path, the operation speed can be improved.
[0016]
  According to another aspect of the invention,
  (A) forming an element isolation region in a surface layer portion of a semiconductor substrate to define an active region;
  (B) forming a plurality of gate electrodes across the active region on the active region;
  (C) using the gate electrode as a mask, implanting impurities into the surface layer portion of the active region;Form first regionAnd the process of
  (C1) forming a sidewall spacer on the side surface of the gate electrode;
  (C2) A second region having the same conductivity type as the first region and deeper than the first region, by implanting impurities into the surface layer portion of the active region using the gate electrode and the sidewall spacer as a mask Forming a step;
  (C3) covering the surface of the active region further outside the gate electrodes at both ends of the plurality of gate electrodes with a first mask film;
  (C4) Impurities are implanted into the surface layer portion of the active region using the gate electrode, the side spacer, and the first mask film as a mask, and the second region has the same conductivity type as the first region. Forming a third region shallower than the region;
  (C5) removing the first mask film;
  (D) The surface of the active region between two adjacent gate electrodes is made of an insulating material.SecondA step of covering with a mask film;
  (E)On the condition that the metal silicide film is not formed in the region covered with the second mask film,Forming a metal silicide film on a region further outside the outermost two gate electrodes of the surface of the active region;
A method of manufacturing a semiconductor device having the above is provided.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Before describing the embodiments of the present invention, the influence of the metal silicide film formed on the surface of the impurity diffusion region on the sheet resistance will be described.
[0018]
FIG. 29A shows a cross-sectional view of an impurity diffusion region shared by two MIS transistors. Two gate electrodes G are formed on the surface of the silicon substrate. The interval between the gate electrodes G is L. Sidewall spacers SW are formed on the side walls of the gate electrode G.
[0019]
An impurity diffusion region 520 is formed in the substrate surface layer portion of the region sandwiched between the two gate electrodes G. The impurity diffusion region 520 includes an extension region ER that is in contact with the channel region immediately below each of the two gate electrodes G and a deep region DR that is disposed between the two extension regions ER. The deep region DR is deeper than the extension region ER. A metal silicide film MS is formed on a region of the substrate surface sandwiched between two sidewall spacers SW.
[0020]
Distance W from the boundary line between the channel region and the extension region ER to the boundary line between the extension region ER and the deep region DR₁Is 50 nm. The distance W from the boundary line between the extension region ER and the deep region DR to the edge of the metal silicide film MS₂Is 30 nm.
[0021]
As the resistance between the two channel regions, the sheet resistance Rse of the extension region ER, the sheet resistance Rsh of the metal silicide film MS, the sheet resistance Rsd of the deep region DR, and the contact resistance Rc between the metal silicide film MS and the deep region DR are used. Can be expressed. Contact resistance Rc is usually 10-50 Ωμm²It is.
[0022]
FIG. 29B shows a cross-sectional view of the impurity diffusion region when the metal silicide film is not formed. In this case, the resistance between the channels can be expressed by the sheet resistance Rse of the extension region ER and the sheet resistance Rsd of the deep region DR.
[0023]
FIG. 30 shows an acceleration energy of 15 keV and a dose amount of 2 × 10 10 on a silicon substrate.¹⁵cm^-2The phosphorus concentration distribution in the depth direction of the impurity diffusion region formed by implanting phosphorus (P) ions under the conditions of The horizontal axis represents the depth from the surface of the silicon substrate in the unit "μm", and the vertical axis represents the phosphorus concentration in the unit "cm^-3". The circle symbol in the figure indicates the phosphorus concentration when the metal silicide film is not formed, and the triangle symbol indicates the phosphorus concentration when the surface layer portion of the impurity diffusion region is silicided to form the metal silicide film. The metal silicide film reaches a depth of about 0.045 μm.
[0024]
The sheet resistance Rs of the impurity diffusion region is expressed as follows: N (y) is the impurity concentration at the position of depth y, μ is the electron mobility, and q is the unit charge
[0025]
[Expression 1]

It is represented by Here, the integration is performed in the thickness direction of the impurity diffusion region.
[0026]
When the metal silicide film was not formed, the sheet resistance of the impurity diffusion region was 108Ω / □. When the metal silicide film was formed, the sheet resistance of the impurity diffusion region obtained by integration in a region deeper than the boundary between the metal silicide film and the impurity diffusion region was 294Ω / □. For example, CoSi₂The sheet resistance of the metal silicide film made of is about 5Ω / □.
[0027]
FIG. 31A shows the calculation result of the resistance between the channels shown in FIGS. 29A and 29B. The horizontal axis represents the interval L between the gate electrodes G in the unit “nm”, and the vertical axis represents the resistance between the channels in the unit “Ωμm”. Circle symbols, square symbols, and triangle symbols in the figure indicate resistance when the metal silicide film MS is formed as shown in FIG. 29A, and diamond symbols are as shown in FIG. 29B. Shows the resistance when the metal silicide film is not formed.
[0028]
The circle symbol indicates that the sheet resistance Rsd of the deep region DR is 294Ω / □, and the contact resistance Rc is 15Ωμm.²The square symbol indicates a sheet resistance Rsd of 294Ω / □ and a contact resistance Rc of 30Ωμm.²The triangle symbol indicates a sheet resistance Rsd of 400Ω / □ and a contact resistance Rc of 30Ωμm.²The resistance is shown. When the metal silicide film is not formed, the sheet resistance Rsd of the deep region DR is 108Ω / □, the sheet resistance Rse of the extension region ER is 379Ω / □, and the sheet resistance Rsh of the metal silicide film MS is 5Ω / □. It was.
[0029]
When the metal silicide film is not formed, the parasitic resistance increases linearly with the increase of the distance L. On the other hand, when the metal silicide film MS is formed, the increase rate of the parasitic resistance gradually decreases as the distance L increases.
[0030]
For example, the sheet resistance Rsd in the deep region is 294Ω / □, and the contact resistance Rc is 15Ωμm.²When the case (circle symbol) is compared with the case where the metal silicide film is not formed (diamond symbol), in the region where the distance L is longer than 1500 nm, the parasitic resistance is smaller when the metal silicide film is formed. However, in the region where the distance L is 1500 nm or less, the parasitic resistance is smaller when the metal silicide film is not formed.
[0031]
As indicated by the triangle and square symbols, the contact resistance Rc is 30 Ωμm²In this case, the parasitic resistance is smaller when the metal silicide film is not formed over the entire region where the distance L is 2000 nm or less. This is because the effect of increasing the resistance due to the generation of the contact resistance Rc is greater than the effect of reducing the resistance by forming the metal silicide film having a low sheet resistance.
[0032]
FIG. 31A shows the result of calculating the parasitic resistance, taking as an example a typical numerical value of the impurity diffusion region into which phosphorus of the N-type impurity is implanted. Next, a case where the impurity diffusion region is P-type will be described.
[0033]
FIG. 31B shows the calculation result of the parasitic resistance between the channels when boron (B) is added as a P-type impurity. The horizontal axis and the vertical axis are the same as those in FIG. The sheet resistance Rsd in the deep region DR when the metal silicide film MS shown in FIG. 29A is formed is 284Ω / □. The sheet resistance Rsd in the deep region DR when there is no metal silicide film shown in FIG. 29B is 133Ω / □.
[0034]
Circle symbols and square symbols in the figure indicate parasitic resistance when a metal silicide film is formed, and the contact resistance Rc is 15 Ωμm, respectively.²And 30Ωμm²It corresponds to the case. The rhombus symbols in the figure indicate the parasitic resistance when the metal silicide film is not formed.
[0035]
Even if the conductivity type of the impurity diffusion region becomes P-type, the tendency of the graph is the same as in the case of the N-type impurity diffusion region. That is, in the region where the distance L is shorter than a specific value, the parasitic resistance is smaller when the metal silicide film is not formed.
[0036]
Conventionally, it has been considered that parasitic resistance can be reduced by forming a metal silicide film. However, as described above, when the MIS transistors are connected in series and current flows from the channel region of one transistor through the impurity diffusion region to the channel region of the other transistor, the metal silicide film It has been found that the parasitic resistance may be lowered when the film is not formed. In the case where the conductive plugs 511 and 512 are connected as in the impurity diffusion regions 503 and 504 shown in FIG. 28B, a metal silicide film 505 is formed on the surface in order to reduce the contact resistance. It is preferable to form.
[0037]
The semiconductor device according to the first embodiment and the manufacturing method thereof will be described with reference to FIGS.
FIG. 1 is a sectional view of a semiconductor device according to the first embodiment. An element isolation insulating region 2 made of silicon oxide is formed on the surface layer portion of the semiconductor substrate 1 made of silicon to define an active region. This active region is disposed in the P-type well 3. N-channel MIS transistors 10 and 20 are formed on the surface of the active region. An N-type well is formed in another region on the substrate, and a P-channel MIS transistor is formed on the surface thereof.
[0038]
The transistor 10 includes a pair of N-type impurity diffusion regions 11 and 12 (one corresponding to a source and the other corresponding to a drain) arranged on the surface layer portion of the P-type well 3 so as to sandwich the channel region. A gate electrode 14 made of polycrystalline silicon formed through a gate insulating film 13 is included. A metal silicide film 15 made of cobalt disilicide or the like is formed on the gate electrode 14. Sidewall spacers 16 made of silicon oxide are formed on the side walls of the gate electrode 14.
[0039]
Impurity diffusion regions 11 and 12 include an extension region ER in contact with the channel region and a region DR that is continuous with and deeper than extension region ER. A P-type pocket region PR is formed near the tip of the deep region DR on the channel region side.
[0040]
The configuration of the transistor 20 is the same as that of the transistor 10. One impurity diffusion region of the transistor 20 is common to one impurity diffusion region 12 of the transistor 10. The transistor 20 includes an impurity diffusion region 12, the other impurity diffusion region 22, a gate insulating film 23, a gate electrode 24, a metal silicide film 25, and sidewall spacers 26. The transistors 10 and 20 are connected in series, and the impurities are transferred from the impurity diffusion region 11 of the transistor 10 through the channel region, the impurity diffusion region 12 shared by the two transistors, and the channel region of the transistor 20. A current path to the diffusion region 22 is configured.
[0041]
Metal silicide films 17 and 27 are disposed on the surfaces of the impurity diffusion regions 11 and 22 at both ends of the current path, respectively.
A mask film made of an insulating material such as silicon oxide, in the surface of the impurity diffusion region 12, a region sandwiched between sidewall spacers 16 and 26 formed on sidewalls of the two gate electrodes 14 and 24 facing each other. 30. The mask film 30 extends partway along the surfaces of the sidewall spacers 16 and 26 on both sides thereof.
[0042]
An interlayer insulating film 31 made of silicon oxide is formed on the semiconductor substrate 1 so as to cover the transistors 10 and 20. A via hole penetrating the interlayer insulating film 31 is formed at a position corresponding to the metal silicide films 17 and 27. The via holes are filled with conductive plugs 32 and 33 made of tungsten or the like. The conductive plugs 32 and 33 are in contact with the metal silicide films 17 and 27, respectively. A current flows through the conductive plugs 32 and 33 in the current path formed by the two transistors 10 and 20.
[0043]
In the semiconductor device according to the first embodiment, no metal silicide film is formed on the surface layer portion of the impurity diffusion region 12 shared by the two transistors 10 and 20. Therefore, as shown in FIG. 31, when the distance between the gate electrodes 14 and 24 is narrower than a certain reference value, the parasitic resistance between the transistors can be made smaller than when the metal silicide film is formed. .
[0044]
This reference value varies depending on the sheet resistance of the deep region DR of the impurity diffusion region 12, the contact resistance Rc between the metal silicide film MS and the deep region DR shown in FIG. In general, when the parasitic resistance between the channel regions of the two transistors 10 and 20 is the same as the formation of the metal silicide films 17 and 27, the metal silicide film is formed on the surface layer portion of the impurity diffusion region 12. When the resistance is smaller than the parasitic resistance, the effect of the configuration of the first embodiment in which the metal silicide film is not formed on the surface layer portion of the impurity diffusion region 12 can be obtained.
[0045]
Next, with reference to FIGS. 2 to 4, a method of manufacturing the semiconductor device according to the first embodiment will be described.
As shown in FIG. 2A, an element isolation insulating region 2 is formed in a surface layer portion of a semiconductor substrate 1 made of silicon by using a shallow trench isolation (STI) technique. An active region surrounded by the element isolation insulating region 2 is defined. The width of the element isolation insulating region 2 is, for example, 0.2 μm. A P-type impurity is implanted into a region where an N-channel MIS transistor is to be formed to form a P-type well 3. Although not shown in the drawing, an N-type well is formed by implanting an N-type impurity in a region where a P-channel MIS transistor is to be formed. If necessary, impurity implantation for controlling the threshold value of the MIS transistor is performed.
[0046]
By thermally oxidizing the surface of the active region, a silicon oxide film to be a gate insulating film is formed. On this silicon oxide film, a polycrystalline silicon film to be a gate electrode is formed by chemical vapor deposition (CVD). The polycrystalline silicon film and the silicon oxide film are patterned to leave the gate insulating films 13 and 23 and the gate electrodes 14 and 24. Patterning of the polycrystalline silicon film and the silicon oxide film can be performed by well-known photolithography and dry etching. The gate length is, for example, 0.13 μm.
[0047]
Using the gate electrodes 14 and 24 as a mask, the surface layer of the active region has an acceleration energy of 5 keV and a dose of 1 × 10.¹⁵cm^-2Arsenic (As) ions are implanted under the condition of an implantation angle of 0 °. Thereby, the extension regions ER of the impurity diffusion regions 11, 12, and 22 are formed. Next, acceleration energy 10 keV, dose amount 1 × 10¹³cm^-2In this condition, boron (B) ions are implanted from four directions at an implantation angle of 30 °. Thereby, the pocket region PR is formed.
[0048]
In the region where the P-channel MIS type transistor is formed, for example, acceleration energy of 0.8 keV and a dose of 1 × 10¹⁵cm^-2An extension region is formed by implanting B ions under the following conditions: acceleration energy 60 keV, dose 1 × 10¹³cm^-2The pocket region PR is formed by implanting As ions under the conditions.
[0049]
Side wall spacers 16 and 26 made of silicon oxide are formed on the side walls of the gate electrodes 14 and 24, respectively. The sidewall spacers 16 and 26 are formed by depositing a silicon oxide film on the entire surface of the substrate and then performing anisotropic etching. The lateral thickness of the sidewall spacers 16 and 26 is, for example, 80 nm.
[0050]
Using the gate electrodes 14 and 24 and the side wall spacers 16 and 26 as masks, acceleration energy is 15 keV and a dose amount is 2 × 10.¹⁵cm^-2Then, phosphorus (P) ions are implanted under the condition of an implantation angle of 0 °. Thereby, the deep region DR of the impurity diffusion regions 11, 12, and 22 is formed. In the region where the P-channel MIS transistor is formed, for example, acceleration energy is 5 keV, and the dose amount is 2 × 10.¹⁵cm^-2A deep region is formed by implanting B ions under the condition of an implantation angle of 0 °. After these ion implantations, a heat treatment is performed to activate the implanted impurities.
[0051]
As shown in FIG. 2B, the surfaces of the gate electrodes 14 and 24, the sidewall spacers 16 and 26, and the semiconductor substrate 1 are covered with a silicon oxide film 30 having a thickness of 20 nm. The silicon oxide film 30 only needs to be thick enough not to be removed by a pretreatment in a later silicide process.
[0052]
As shown in FIG. 3C, the silicon oxide film 30 on the region sandwiched between the sidewall spacers 16 and 26 formed on the sidewalls of the gate electrodes 14 and 24 facing each other is covered with a resist pattern 35. It should be noted that the resist pattern 35 covers a part of the side wall spacers 16 and 26 on both sides of the resist pattern 35 to ensure an alignment margin, and does not reach the gate electrodes 14 and 24.
[0053]
FIG. 3D shows a plan view of the state shown in FIG. A cross-sectional view taken along dashed-dotted line C3-C3 in FIG. 3D corresponds to FIG. The element isolation insulating regions 2 are arranged in a lattice pattern to define a rectangular active region. Gate electrodes 14 and 24 are arranged parallel to each other and cross the active region. Side wall spacers 16 and 26 are disposed on both sides of the gate electrodes 14 and 24, respectively.
[0054]
In the active region, an impurity diffusion region 12 shared by the two transistors 10 and 20 is disposed in a portion sandwiched between the gate electrodes 14 and 24. The outer periphery of the resist pattern 35 is located in the side wall spacers 16 and 26 on the opposite side walls of the gate electrodes 14 and 24 and the element isolation insulating region 2 intersecting with the gate electrodes 14 and 24.
[0055]
As shown in FIG. 4E, the silicon oxide film 30 is etched using the resist pattern 35 as a mask, and the mask film 30 made of silicon oxide is left in the region covered with the resist pattern 35. Thereafter, the resist pattern 35 is removed.
[0056]
The material of the mask film 30 may be different from the material of the sidewall spacers 16 and 26 in etching characteristics. For example, one may be formed of silicon oxide and the other may be formed of silicon nitride. As a result, the mask film 30 can be selectively etched with respect to the sidewall spacers 16 and 26.
[0057]
As shown in FIG. 4F, cobalt is formed on the exposed surfaces of the impurity diffusion regions 11 and 22 located at both ends of the current path formed by the two transistors 10 and 20 and on the upper surfaces of the gate electrodes 14 and 24, respectively. Disilicide (CoSi₂The metal silicide films 17, 27, 15, and 25 are formed. Hereinafter, a method for forming a metal silicide film will be described.
[0058]
First, a cobalt film is deposited so as to cover the entire surface of the substrate. By performing heat treatment, the cobalt film reacts with the silicon surface layer portion below to form a cobalt silicide film. After removing the unreacted cobalt film, a second heat treatment is performed to form a cobalt disilicide film. In addition to cobalt, a metal such as titanium that undergoes a silicide reaction with silicon may be used.
[0059]
Since the surface of the impurity diffusion region 12 between the gate electrodes 14 and 24 is covered with the mask film 30, a metal silicide film is not formed on this surface.
Thereafter, as shown in FIG. 1, an interlayer insulating film 31 and a via hole are formed, and the conductive plugs 32 and 33 are embedded in the via hole.
[0060]
Next, a preferred size of the mask film 30 shown in FIG. 4E will be described with reference to FIGS.
In FIG. 5A, the same diagram as the cross-sectional view shown in FIG. The lateral distance between the gate electrode 14 and the mask film 30 is Lout, and the lateral distance from the edge of the sidewall spacer 16 (lateral tip) to the edge of the mask film 30 on the gate electrode 14 side is Lin. And The thickness of the sidewall spacer 16 in the lateral direction is Lout + Lin.
[0061]
5B and 5C are cross-sectional views after the silicidation reaction when the displacement of the mask film 30 occurs. The mask film 30 is shifted in the direction approaching the gate electrode 14. If the amount of deviation is equal to or less than the distance Lout, the mask film 30 does not cover the gate electrode 14 as shown in FIG. When the shift amount exceeds the distance Lout, the mask film 30 is applied to a part of the upper surface of the gate electrode 14 as shown in FIG. When the amount of deviation exceeds the distance Lin, a part of the surface of the impurity diffusion region 12 on the gate electrode 24 side is exposed. In the silicidation step, the metal silicide film 18 is formed in the exposed region. Note that FIG. 5C shows a case where the width of the mask film 30 in FIG. For this reason, the width of the metal silicide film 18 of FIG. 5C is narrower than that of FIG.
[0062]
As shown in FIG. 5C, when the mask film 30 is applied to the gate electrode 14, the metal silicide film 15 is not formed in the region covered with the mask film 30 on the upper surface of the gate electrode 40. If the metal silicide film is not formed on the gate electrode, the electrical resistance of the gate electrode is increased, and the delay time of the signal propagating through the gate electrode is increased.
[0063]
Further, when a part of the surface of the impurity diffusion region 12 is exposed and the metal silicide film 18 is formed on the part, the parasitic resistance between the two transistors 10 and 20 increases. However, the width of the metal silicide film 18 in the direction in which the current flows is slightly smaller than the length between the channel regions of the two transistors 10 and 20. For this reason, the increment of parasitic resistance is also slight.
[0064]
When the distance Lout is shortened and the distance Lin is lengthened, the surface of the impurity diffusion region 12 becomes difficult to be exposed, and the formation of the metal silicide film 18 can be prevented. However, since the distance Lout is short, as shown in FIG. 5C, the mask film 30 is likely to be applied to the gate electrode 14, and a region where no metal silicide film is formed is likely to be formed on the upper surface of the gate electrode 14.
[0065]
Conversely, when the distance Lout is increased and the distance Lin is decreased, the metal silicide film 18 is easily formed on the surface of the impurity diffusion region 12 as shown in FIG. It becomes difficult to get on.
[0066]
The increase in the parasitic resistance between the two transistors 10 and 20 has a smaller influence on the device characteristics than the increase in the signal delay time due to the metal silicide film not being formed on the gate electrode. In order to make it difficult for the mask film 30 to be applied to the gate electrode 14, the distance Lout is preferably longer than the distance Lin. In other words, it is preferable to design the mask film 30 so as to cover the exposed region of the impurity diffusion region 12 and not to exceed the intermediate point between the lateral thicknesses of the side wall spacers 16 and 26.
[0067]
Next, with reference to FIGS. 6 and 7, a method of manufacturing a semiconductor device according to the second embodiment will be described.
The configuration shown in FIG. 6A is the same as the configuration shown in FIG. 2A of the semiconductor device manufacturing method according to the first embodiment. The manufacturing process up to the state of FIG. 6A is the same as the manufacturing process of the first embodiment.
[0068]
As shown in FIG. 6B, second side wall spacers 19 and 29 are formed on the side walls of the side wall spacers 16 and 26. The side wall spacers 19 and 29 can be formed by depositing a silicon oxide film on the entire surface of the substrate and then performing anisotropic etching. The sidewall spacers 19, 19, 26, and 29 formed in the region sandwiched between the two gate electrodes 14 and 24 cover the surface of the impurity diffusion region 12, so that the second sidewall spacer 19 and A thickness of 29 is set. A part of the surface of the impurity diffusion regions 11 and 22 at both ends of the current path formed by the two transistors 10 and 20 is kept exposed.
[0069]
As shown in FIG. 7C, metal silicide films 17, 27, 15 and 25 are formed on the exposed surfaces of the impurity diffusion regions 11 and 22 and the upper surfaces of the gate electrodes 14 and 24, respectively. Since the surface of the impurity diffusion region 12 shared by the two transistors 10 and 20 is covered with the sidewall spacers 16, 19, 26 and 29, it is not silicided.
[0070]
As shown in FIG. 7D, an interlayer insulating film 31 and conductive plugs 32 and 33 are formed.
In the second embodiment, before the silicidation process shown in FIG. 7C, the surface of the impurity diffusion region 12 is completely covered with four-layer sidewall spacers 16, 19, 26, and 29. Therefore, the photolithography process for forming the resist pattern 35 shown in FIG. 3C of the first embodiment can be omitted.
[0071]
In the case of the second embodiment, it is preferable that the interval between the two gate electrodes sandwiching the impurity diffusion region where the metal silicide film is not formed is made uniform. By unifying this distance, the surface of the impurity diffusion region where the metal silicide film is not formed can be covered with the sidewall spacer with good reproducibility. It is particularly effective to adopt the configuration of the second embodiment in a memory element in which a periodic pattern is repeated.
[0072]
Next, with reference to FIGS. 8-11, the manufacturing method of the semiconductor device by the 3rd Example is demonstrated.
As shown in FIG. 8A, the element isolation insulating region 2, the P-type well 3, the gate insulating films 13, 23, the gate electrodes 14, 24, and the impurity diffusion regions 11, 12, 22 are formed on the surface layer portion of the semiconductor substrate 1. Extension regions ER, pocket regions PR, and sidewall spacers 16 and 26 are formed. The steps so far are the same as those in the first embodiment described with reference to FIG. In the third embodiment, the deep region DR shown in FIG. 2A is not formed.
[0073]
As shown in FIG. 8B, a silicon oxide film 30 having a thickness of 20 nm is formed over the entire surface of the substrate to cover the gate electrodes 14 and 24 and the side wall spacers 16 and 26.
[0074]
As shown in FIG. 9C, the silicon oxide film 30 on the region sandwiched between the sidewall spacers 16 and 26 formed on the sidewalls of the gate electrodes 14 and 24 facing each other is covered with a resist pattern 36. It should be noted that the resist pattern 36 covers a part of the side wall spacers 16 and 26 on both sides of the resist pattern 36 so as to ensure an alignment margin and does not reach the gate electrodes 14 and 24. The planar shape of the resist pattern 36 is the same as the planar shape of the resist pattern 35 shown in FIG. 3D of the first embodiment.
[0075]
As shown in FIG. 9D, phosphorus ions are implanted into the surface layer portion of the active region using the resist pattern 36, the gate electrodes 14 and 24, and the sidewall spacers 16 and 26 as masks. The implantation conditions are the same as the implantation conditions for forming the deep region DR shown in FIG. As a result, a deep region DR is added to the impurity diffusion regions 11 and 22 at both ends of the current path formed by the two transistors 10 and 20.
[0076]
Since the resist pattern 36 is disposed above the impurity diffusion region 12 in the middle of the current path, no additional implantation is performed in the impurity diffusion region 12. For this reason, the impurity diffusion region 12 is configured only by the shallow extension region ER.
[0077]
As shown in FIG. 9E, the silicon oxide film 30 is etched using the resist pattern 36 as a mask to leave the mask film 30 in the region where the resist pattern 36 has been formed. Thereafter, the resist pattern 36 is removed.
[0078]
As shown in FIG. 10F, metal silicide films 17, 27, 15 and 25 are respectively formed on the exposed surfaces of the impurity diffusion regions 11 and 22 at both ends of the current path and on the upper surfaces of the gate electrodes 14 and 24, respectively. Form. Since the surface of the impurity diffusion region 12 sandwiched between the two gate electrodes 14 and 24 is covered with the mask film 30, it is not silicided.
[0079]
As shown in FIG. 10G, an interlayer insulating film 31 and conductive plugs 32 and 33 are formed.
When a part of the metal silicide film formed on the surface of the impurity diffusion layer reaches a region deeper than the PN junction interface at the bottom of the impurity diffusion region, the leakage current increases. In order to prevent this increase in leakage current, it is generally necessary to deepen the impurity diffusion region where the metal silicide film is formed on the surface. A metal silicide film is not formed on the surface of the impurity diffusion region 12 shown in FIG. For this reason, even if the impurity diffusion region 12 is shallow, an increase in leakage current due to the metal silicide film does not occur.
[0080]
In the third embodiment, the impurity diffusion region 12 in the middle of the current path is shallower than the impurity diffusion regions 11 and 22 at both ends. Thereby, the occurrence of a punch-through phenomenon due to the short channel effect can be suppressed.
[0081]
Next, with reference to FIGS. 11 and 12, a method of manufacturing a semiconductor device according to the fourth embodiment will be described.
The configuration shown in FIG. 11A is the same as the configuration shown in FIG. 8A of the semiconductor device manufacturing method according to the third embodiment. The manufacturing process up to the state of FIG. 11A is the same as the manufacturing process of the third embodiment.
[0082]
As shown in FIG. 11B, second side wall spacers 41 and 51 made of silicon oxide are formed on the side walls of the side wall spacers 16 and 26, respectively. The sidewall spacers 41 and 51 can be formed by depositing a silicon oxide film over the entire surface of the substrate and then performing anisotropic etching. The side wall spacers 41, 41, 26 and 51 formed in the region sandwiched between the two gate electrodes 14 and 24 cover the surface of the impurity diffusion region 12, and the second side wall spacer 41 and A thickness of 51 is set. A part of the surface of the impurity diffusion regions 11 and 22 at both ends of the current path formed by the two transistors 10 and 20 is kept exposed.
[0083]
The first side wall spacers 16 and 26 and the second side wall spacers 41 and 51 may be formed by one deposition of silicon oxide film and anisotropic etching.
[0084]
The thickness of the sidewall spacer formed by one deposition of the insulating film and anisotropic etching depends on the height of the gate electrode. If the distance between the two gate electrodes is wider than the height of the gate electrode, the surface of the impurity diffusion region 12 may not be completely covered in one sidewall spacer formation step. In such a case, as in the above embodiment, the formation of the sidewall spacers is divided into two times so that the total thickness of the sidewall spacers is increased and the surface of the impurity diffusion region 12 is completely covered. Can do.
[0085]
As shown in FIG. 12C, phosphorus ions are implanted into the surface layer portion of the active region using the side wall spacers 16, 26, 41, 51 and the gate electrodes 14, 24 as a mask. The implantation conditions are the same as the implantation conditions for forming the deep region DR shown in FIG. As a result, deep regions DR are additionally formed in the impurity active regions 11 and 22 at both ends of the current path.
[0086]
Since the impurity diffusion region 12 in the middle of the current path is covered with the four-layer sidewall spacers 14, 24, 41, and 51, no additional implantation is performed in the impurity diffusion region 12. For this reason, the impurity diffusion region 12 is configured only by the shallow extension region ER.
[0087]
As shown in FIG. 12D, metal silicide films 17, 27, 15 and 25 are formed on the exposed surfaces of the impurity diffusion regions 11 and 22 at both ends of the current path and on the upper surfaces of the gate electrodes 14 and 24, respectively. To do. Since the surface of the impurity diffusion region 12 in the middle of the current path is covered with the four-layer sidewall spacers 16, 26, 41 and 51, it is not silicided.
[0088]
In the fourth embodiment, four-layer sidewall spacers 16, 26, 41, and 51 covering a region sandwiched between two gate electrodes 14 and 24 are formed by the ion implantation process shown in FIG. In the silicide process shown in FIG. 12C, it functions as a mask. Therefore, the photolithography process for forming the resist pattern 36 shown in FIG. 9C of the third embodiment can be omitted.
[0089]
Next, with reference to FIGS. 13-17, the manufacturing method of the semiconductor device by the 5th Example is demonstrated.
As shown in FIG. 13A, MIS transistors 10 and 20 are formed on the surface of the semiconductor substrate 1. The state shown in FIG. 13A is the same as the state shown in FIG. 2A of the first embodiment, and the manufacturing steps so far are the same as those in the case of the first embodiment.
[0090]
As shown in FIG. 13B, a resist film 40 is formed over the entire surface of the substrate. An opening 41 is formed in the resist film 40 so that the surface of the impurity diffusion region 12 in the region sandwiched between the gate electrodes 14 and 24 is exposed. In order to secure a margin for misalignment, the opening 41 covers a part of the side wall spacers 16 and 26 formed on the side walls of the gate electrodes 14 and 24 facing each other.
[0091]
As shown in FIG. 14C, acceleration energy of 5 keV and a dose of 1 × 10 6 are used with the side wall spacers 16 and 26 exposed in the opening 41 and the resist film 40 as a mask.¹⁵cm^-2Then, P ions are implanted under the condition of an implantation angle of 0 °. As a result, a high concentration region 42 having a high phosphorus concentration is formed in the surface layer portion of the impurity diffusion region 12. When forming a P-channel MIS transistor, the acceleration energy is 1.5 keV and the dose is 1 × 10.¹⁵cm^-2B ions are implanted under the condition of an implantation angle of 0 °.
[0092]
As shown in FIG. 14D, the resist film 40 is removed. Thereafter, heat treatment for activating the implanted impurities is performed.
As shown in FIG. 15E, a mask film 43 made of silicon oxide and having a thickness of 20 nm is formed. As shown in FIG. 15F, a region above the high concentration region 42 on the surface of the mask film 43 is covered with a resist pattern 44. The resist pattern 44 overlaps part of the sidewall spacers 16 and 26 on both sides of the high concentration region 42.
[0093]
As shown in FIG. 16G, the mask film 43 is etched using the resist pattern 44 as a mask. As shown in FIG. 16H, a metal silicide film is formed on the exposed surfaces of the impurity diffusion regions 11 and 22 at both ends of the current path formed by the two transistors 10 and 20 and on the upper surfaces of the gate electrodes 14 and 24, respectively. 17, 27, 15 and 25 are formed. Since the high concentration region 42 formed in the surface layer portion of the impurity diffusion region 12 in the middle of the current path is covered with the mask film 43, the metal silicide film is not formed on the surface of the high concentration region 42.
[0094]
As shown in FIG. 17, an interlayer insulating film 31 and conductive plugs 32 and 33 are formed on the substrate. The conductive plug 32 is connected to the metal silicide film 17, and the conductive plug 33 is connected to the metal silicide film 27.
[0095]
In the fifth embodiment, since the high concentration region 42 is formed in the surface layer portion of the impurity diffusion region 12 in the middle of the current path, the parasitic resistance between the channel regions of the two transistors 10 and 20 can be further reduced. Can do. Further, since the high concentration region 42 is shallower than the impurity diffusion region 12, the high concentration region 42 does not cause a punch-through phenomenon due to the short channel effect.
[0096]
Next, with reference to FIGS. 18 and 19, a method of manufacturing a semiconductor device according to the sixth embodiment will be described.
As shown in FIG. 18A, N-channel MIS transistors 10 and 20 are formed on the surface of the semiconductor substrate 1. A high concentration region 42 is formed in the surface layer portion of the impurity diffusion region 12 disposed between the gate electrodes 14 and 24 of the two transistors 10 and 20. The manufacturing process so far is the same as the manufacturing process from FIG. 13A to FIG. 14D of the fifth embodiment.
[0097]
By performing a heat treatment at 900 ° C. for 20 minutes in a dry oxygen atmosphere, the exposed silicon surface is oxidized. As a result, a silicon oxide film 51 is formed on the surfaces of the impurity diffusion regions 11 and 22 at both ends of the current path constituted by the two transistors 10 and 20. A silicon oxide film 52 is formed on the surfaces of the gate electrodes 14 and 24. Further, a silicon oxide film 53 is formed on the surface of the high concentration region 42.
[0098]
The oxidation rate in the region with high electron concentration in silicon is faster than the oxidation rate in the region with low electron concentration. For example, the impurity concentration is 2 × 10²⁰cm^-3And 4 × 10²⁰cm^-3It is known that the oxidation rate in the high concentration region is about twice and about 4 times the oxidation rate in the low concentration region, respectively (VLSI Technology (McGRAW-Hill Book Company), p.113, Figure 7, 1998).
[0099]
Under the above heat treatment conditions, for example, the thicknesses of the silicon oxide films 51 and 52 are about 6 nm, and the thickness of the silicon oxide film 53 is about 12 nm.
As shown in FIG. 18B, the silicon oxide film 51 on the surfaces of the impurity diffusion regions 11 and 22 is etched to expose the surfaces of the impurity diffusion regions 11 and 22. This etching is performed, for example, under conditions for etching the silicon oxide film by 8 nm. By this etching, the silicon oxide film 52 formed on the gate electrodes 14 and 24 is also etched, and the surfaces of the gate electrodes 14 and 24 are exposed. Although the silicon oxide film 53 having a thickness of 12 nm formed on the high concentration region 42 is also etched and thinned, the surface of the high concentration region 42 is not exposed, and the silicon oxide film 53 having a thickness of 4 nm remains.
[0100]
As shown in FIG. 19C, metal silicide films 17, 27, 15 and 25 are formed on the exposed surfaces of the impurity diffusion regions 11 and 22 and the upper surfaces of the gate electrodes 14 and 24, respectively. Since the high concentration region 42 is covered with the silicon oxide film 53, no metal silicide film is formed on the high concentration region 42.
[0101]
In the sixth embodiment, only the surface of the high concentration region 42 is formed with the silicon oxide film 53 without performing the photolithography process for forming the resist pattern 44 shown in FIG. 15F in the fifth embodiment. Can be covered. Further, the sixth embodiment uses a phenomenon in which the oxidation rate of the impurity diffusion region having a high electron concentration is higher than the oxidation rate of the impurity diffusion region having a low electron concentration. Therefore, it is effective when manufacturing a semiconductor device including a current path composed of N-channel MIS type transistors.
[0102]
FIG. 20A is a sectional view of a semiconductor device according to the seventh embodiment. In the first to sixth embodiments, the semiconductor device using the semiconductor substrate made of silicon has been described. However, in the seventh embodiment, a silicon on insulator (SOI) substrate is used.
[0103]
As shown in FIG. 20A, an SIO substrate 60 is formed by an insulating layer 62 made of silicon oxide and a semiconductor layer 63 made of silicon stacked on a base substrate 61 made of silicon. An active region is defined by the element isolation insulating region 2 formed in the semiconductor layer 63 of the SOI substrate 60. MIS transistors 10 and 20 are formed in the active region.
[0104]
Transistors 10 and 20 are connected in series to form one current path. The structure of this current path is the same as the structure of the current path of the semiconductor device according to the first embodiment shown in FIG. Each component in FIG. 20A is denoted by the same reference numeral as that of the corresponding component in the semiconductor device in FIG.
[0105]
In the seventh embodiment, the impurity diffusion regions 11, 12 and 22 reach the interface between the semiconductor layer 63 and the insulating layer 62. As in the case of the first embodiment, no metal silicide film is formed on the surface of the impurity diffusion region 12 located in the middle of the current path.
[0106]
FIG. 20B illustrates an example of a conventional semiconductor device over an SOI substrate. A metal silicide film 65 is formed not only on the impurity diffusion regions 11 and 22 at both ends of the current path but also on the surface layer portion of the impurity diffusion region 12 located in the middle.
[0107]
In the seventh embodiment, since the metal silicide film is not formed on the surface layer portion of the impurity diffusion region 12, the parasitic resistance between the two transistors 10 and 20 can be reduced. When an SOI substrate is used, the impurity diffusion region 12 is thinner than when a normal silicon substrate is used. For this reason, the resistance increase due to the formation of the metal silicide film in the surface layer portion of the impurity diffusion region 12 is remarkable. Therefore, a larger parasitic resistance reduction effect is expected as compared with the case where a silicon substrate is used.
[0108]
The MIS transistors 10 and 20 formed on the SOI substrate 60 may be of a partial depletion type in which the channel region is partially depleted, or the channel region is completely depleted. It may be of the Fully Deplete type.
[0109]
With reference to FIG. 21, a two-input NAND semiconductor device according to an eighth embodiment will be described.
FIG. 21A shows an equivalent circuit diagram of a 2-input NAND circuit. Since this equivalent circuit diagram is basically the same as the equivalent circuit diagram shown in FIG. 28A, a detailed description thereof is omitted here.
[0110]
Transistor Tr₁And Tr₂Are connected in series with each other to form one current path. This current path has the same configuration as any of the current paths of the semiconductor devices according to the first to seventh embodiments. That is, the transistor Tr₁And Tr₂A wiring 75 for connecting to each other corresponds to the impurity diffusion region 12 shared by the two transistors 10 and 20 in the semiconductor device according to the first to seventh embodiments.
[0111]
FIG. 21B is a plan view of the NAND semiconductor device. Active regions 70 and 71 surrounded by an element isolation insulating region are arranged at a certain interval. Each of the gate electrodes 72 and 73 intersects with the active regions 70 and 71. At the intersection of the gate electrode 72 and the active region 71, the intersection of the gate electrode 73 and the active region 71, the intersection of the gate electrode 72 and the active region 70, and the intersection of the gate electrode 73 and the active region 70, Transistor Tr₁, Tr₂, Tr_Three, And Tr_FourIs placed.
[0112]
A metal silicide film is formed on the surfaces of the impurity diffusion regions 77 and 78 disposed outside the two gate electrodes 72 and 73 in the active region 71. No metal silicide film is formed on the surface of the impurity diffusion region 76 (corresponding to the impurity diffusion region 12 of the semiconductor device according to the first to seventh embodiments) sandwiched between the gate electrodes 72 and 73. A metal silicide film is formed on the surfaces of the three impurity diffusion regions separated by the gate electrodes 72 and 73 in the active region 70.
[0113]
Two transistors Tr₁And Tr₂Since the metal silicide film is not formed on the surface of the impurity diffusion region 76 that is shared with each other, the resistance of the wiring 75 shown in FIG. 21A can be reduced. By reducing the resistance of the wiring 75, the operation speed of the NAND circuit can be improved. When NAND circuits are connected in a plurality of stages, the effect of improving the operation speed is particularly remarkable.
[0114]
Transistor Tr shown in FIG.₁And Tr₂And a series circuit of three or more transistors, and a transistor Tr_ThreeAnd Tr_FourIs configured with the same number of transistors as the series circuit, a NAND circuit having three or more inputs can be obtained. In this case, the metal silicide film may not be formed on the surfaces of all impurity diffusion regions other than the impurity diffusion regions at both ends of the series circuit.
[0115]
Next, a two-input NOR type semiconductor device according to the ninth embodiment will be described with reference to FIG.
FIG. 22A shows an equivalent circuit diagram of a 2-input NOR type semiconductor device. PMOS transistor Tr₁₁And Tr₁₂Are connected in series with each other, and this series circuit is inserted between the power supply line Vdd and the output signal line Sout. NMOS transistor Tr₁₃And Tr₁₄Are connected in parallel between the other power supply line (ground line) Vss and the output signal line Sout. One input terminal Sin₁Transistor Tr₁₁And Tr₁₃Connected to the gate electrode of the other input terminal Sin₂Transistor Tr₁₂And Tr₁₄Connected to the gate electrode.
[0116]
Transistors Tr connected in series with each other₁₁And Tr₁₂And the current path of any one of the semiconductor devices according to the first to seventh embodiments has the same configuration. That is, the transistor Tr₁₁And Tr₁₂A wiring 85 for connecting to each other corresponds to the impurity diffusion region 12 shared by the two transistors 10 and 20 in the semiconductor device according to the first to seventh embodiments. Although the transistors 10 and 20 in the first to seventh embodiments are N-channel MIS type transistors, in the ninth embodiment, two transistors Tr₁₁And Tr₁₂Is a P-channel MIS type transistor.
[0117]
FIG. 22B is a plan view of a NOR type semiconductor device. Active regions 80 and 81 surrounded by an element isolation insulating region are arranged at a certain interval. Each of the gate electrodes 82 and 83 intersects with the active regions 80 and 81. At the intersection of the gate electrode 82 and the active region 80, the intersection of the gate electrode 83 and the active region 80, the intersection of the gate electrode 82 and the active region 81, and the intersection of the gate electrode 83 and the active region 81, Transistor Tr₁₁, Tr₁₂, Tr₁₃, And Tr₁₄Is placed.
[0118]
A metal silicide film is formed on the surface of the impurity diffusion regions 87 and 88 disposed outside the two gate electrodes 82 and 83 in the active region 80. A metal silicide film is not formed on the surface of the impurity diffusion region 86 (corresponding to the impurity diffusion region 12 of the semiconductor device according to the first to seventh embodiments) sandwiched between the gate electrodes 82 and 83. A metal silicide film is formed on the surfaces of the three impurity diffusion regions divided by the gate electrodes 82 and 83 in the active region 81.
[0119]
Two transistors Tr₁₁And Tr₁₂Since the metal silicide film is not formed on the surface of the impurity diffusion region 86 shared with each other, the resistance of the wiring 85 shown in FIG. 22A can be reduced. By reducing the resistance of the wiring 85, the operation speed of the NOR circuit can be improved. When NOR circuits are connected in a plurality of stages, the effect of improving the operation speed is particularly remarkable.
[0120]
Transistor Tr shown in FIG.₁₁And Tr₁₂And a series circuit of three or more transistors, and a transistor Tr₁₃And Tr₁₄Is configured with the same number of transistors as the series circuit, a NOR circuit having three or more inputs can be obtained. In this case, the metal silicide film may not be formed on the surfaces of all impurity diffusion regions other than the impurity diffusion regions at both ends of the series circuit.
[0121]
Next, with reference to FIG. 23, a semiconductor device according to the tenth embodiment will be described. The semiconductor device according to the tenth embodiment is a content addressable memory (CAM).
[0122]
FIG. 23A shows an example of an equivalent circuit diagram of one cell of the CAM. Cells shown in FIG. 23A are arranged in a matrix on a semiconductor substrate. One cell is composed of repeating units UD and UM. The two repeating units UD and UM have a symmetrical relationship with each other.
[0123]
The configuration of the repeating unit UD will be described. The repeat unit UD is the first search transistor Tr_{twenty one}, Second search transistor Tr_{twenty two}, Cell transistor Tr_{twenty five}And capacitor C₁including. These transistors are N-channel MIS transistors.
[0124]
Match lines ML and word lines WL are arranged corresponding to each row of cells, and data bit line BLD, mask bit line BLM, data bus line SBD, and mask data bus line are arranged corresponding to each column. SBM is arranged.
[0125]
First search transistor Tr_{twenty one}And the second search transistor Tr_{twenty two}Are connected in series with each other. The first search transistor Tr of this series circuit_{twenty one}Side end is connected to the match line ML and the second search transistor Tr_{twenty two}The end on the side is connected to the power line Vss on the ground side.
[0126]
Cell transistor Tr_{twenty five}Is the second search transistor Tr_{twenty two}Are connected to the data bit line BLD. Second search transistor Tr_{twenty two}Gate electrode and cell transistor Tr_{twenty five}Capacitor C at the interconnection point₁One of the electrodes is connected. Capacitor C₁The other electrode is grounded. Cell transistor Tr_{twenty five}And capacitor C₁Constitute a 1-bit DRAM cell.
[0127]
First search transistor Tr_{twenty one}Are connected to the data bus line SBD, and the cell transistor Tr_{twenty five}Are connected to the word line WL.
[0128]
The repeat unit UM is a first search transistor Tr_{twenty three}, Second search transistor Tr_{twenty four}, Cell transistor Tr₂₆And capacitor C₂Each of which includes the first search transistor Tr of the repeating unit UD._{twenty one}, Second search transistor Tr_{twenty two}, Cell transistor Tr_{twenty five}And capacitor C₁Corresponding to In the repeat unit UM, a mask bit line BLM and a mask data bus line SBM are arranged instead of the data bit line BLD and the data bus line SBD in the repeat unit UD. The match line ML and the word line WL are common to the repeat units UD and UM.
[0129]
FIG. 23B shows a planar layout of each element in one cell. Active regions 100, 101, and 102 are defined on the surface of the semiconductor substrate. Search transistor Tr_{twenty two}, Tr_{twenty one}, Tr_{twenty three}, And Tr_{twenty four}Are arranged in the active region 100 in this order. In the active regions 101 and 102, cell transistors Tr_{twenty five}And Tr₂₆Is arranged.
[0130]
Search transistor Tr_{twenty two}Gate electrode and cell transistor Tr_{twenty five}One impurity diffusion region of the capacitor C₁Is connected to one of the electrodes. Search transistor Tr_{twenty four}Gate electrode and cell transistor Tr₂₆One impurity diffusion region of the capacitor C₂Is connected to one of the electrodes.
[0131]
Search transistor Tr_{twenty two}And search transistor Tr_{twenty one}And the impurity diffusion region 105 and the search transistor Tr_{twenty four}And search transistor Tr_{twenty three}A metal silicide film is not formed on the surface of the impurity diffusion region 106 shared by the two. For this reason, the search transistor Tr_{twenty one}And Tr_{twenty two}Parasitic resistance inherent in the series circuit with the search transistor Tr_{twenty three}And Tr_{twenty four}The parasitic resistance inherent in the series circuit can be reduced.
[0132]
Since the parasitic resistance is reduced, the signal reading speed from each cell of the CAM can be increased.
FIG. 24 shows an equivalent circuit diagram of one cell of the CAM according to a modification of the tenth embodiment. In the CAM shown in FIG. 23, DRAM cells are used as the storage elements in the repetitive units UD and UM. However, in the modification shown in FIG.₁And SC₂Is used. In the CAM shown in FIG. 23, the first search transistor Tr_{twenty one}Is connected to the match line ML and the second search transistor Tr_{twenty two}Is grounded, but in the modification shown in FIG. 24, the first search transistor Tr_{twenty one}Is grounded and the second search transistor Tr_{twenty two}Are connected to the match line ML.
[0133]
In the modification shown in FIG. 24, the SRAM cell SC₁In addition to the data bit line BLD, an inverted data bit line / BLD is arranged in order to write data into the. Similarly, an inverted mask data bit line / BLM is arranged in addition to the mask data bit line BLM.
[0134]
Also in the modified example, the search transistor Tr_{twenty one}And Tr_{twenty two}And the impurity diffusion region shared by each other and the search transistor Tr_{twenty three}And Tr_{twenty four}The metal silicide film is not formed on the surface of the impurity diffusion region shared by the two. As a result, the data reading speed can be improved.
[0135]
FIG. 25 is a sectional view of a semiconductor device according to the eleventh embodiment. In the first embodiment, the case where two transistors are connected in series to form one current path has been described. However, in the eleventh embodiment, one transistor has one current path.
[0136]
As shown in FIG. 25, an element isolation insulating region 131 is formed in a surface layer portion of a semiconductor substrate 130 made of silicon to define an active region. The active region is disposed in the well 132. Three MIS transistors 150, 160, and 170 are formed on the active region. The transistors 150, 160, and 170 are connected in series in this order to form one current path.
[0137]
Each of the transistors 150, 160, and 170 includes a gate electrode GE formed on the channel region of the substrate surface layer portion via the gate insulating film GI, and a pair of impurity diffusion regions formed on the substrate surface layer portion on both sides of the channel region. It is comprised including. The impurity diffusion region 152 disposed between the channel region of the transistor 150 and the channel region of the transistor 160 serves as one impurity diffusion region of the transistor 150 and one impurity diffusion region of the transistor 160. The other impurity diffusion region 151 of the transistor 150 is one end of the current path.
[0138]
An impurity diffusion region 153 arranged between the channel region of the transistor 160 and the channel region of the transistor 170 serves as one impurity diffusion region of the transistor 160 and one impurity diffusion region of the transistor 170. The other impurity diffusion region 154 of the transistor 170 is the other end of the current path.
[0139]
Metal silicide films 161 and 162 are formed on the surfaces of the impurity diffusion regions 151 and 154 corresponding to both ends of the current path, respectively. A metal silicide film MS is formed on the gate electrode GE of each transistor. A metal silicide film is not formed on the surfaces of the impurity diffusion regions 152 and 153 other than the ends of the current paths.
[0140]
The surfaces of the impurity diffusion regions 152 and 153 other than the ends of the current path are covered with mask films 171 and 172, respectively. The mask films 171 and 172 prevent the metal silicide film from being formed on the surfaces of the impurity diffusion regions 152 and 153 when the metal silicide films 161 and 162 and the MS are formed.
[0141]
An interlayer insulating film 180 is formed on the entire surface of the substrate so as to cover the transistors 150, 160, and 170. Conductive plugs 181 and 182 penetrate the interlayer insulating film 180 and are connected to the metal silicide films 161 and 162, respectively.
[0142]
In the eleventh embodiment, the metal silicide film is not formed on the surface of the impurity diffusion region disposed other than the end of the current path. For this reason, the parasitic resistance inherent in the current path can be reduced. Even when four or more MIS transistors are connected in series to form one current path, the parasitic resistance is reduced by forming a metal silicide film on the surface of the impurity diffusion region other than the end portion. Can be made.
[0143]
Next, with reference to FIG. 26, a semiconductor device according to a twelfth embodiment is described. The semiconductor device according to the twelfth embodiment is a NAND mask ROM.
FIG. 26A shows an equivalent circuit diagram of the NAND mask ROM. A plurality of MIS type cell transistors Trc connected in series, and MIS type select transistors Trs connected to both ends of the series circuit, respectively.₁And Trs₂Thus, one current path (cell circuit) is configured. The cell circuits are arranged in a matrix on the semiconductor substrate.
[0144]
A source line SL is arranged corresponding to each row of the cell circuit, and a bit line BL is arranged corresponding to each column. Select transistor Trs of cell circuit₂The end on the side is connected to the source line SL of the corresponding row, and the other selection transistor Trs₁The end on the side is connected to the bit line BL of the corresponding column.
[0145]
Corresponding to one row of cell circuits, word lines WL corresponding to the number of cell transistors Trc constituting one cell circuit are arranged. When serial numbers are assigned to the cell transistors Trc for each cell circuit, each of the word lines connects the gate electrodes of the cell transistors Trc having the same serial number of the cell circuits in the same row.
[0146]
Two select gate lines SGL corresponding to one row of cell circuits₁And SGL₂Is arranged. One selection gate line SGL₂Is a select transistor Trs connected to the source line SL.₂These gate electrodes are connected to each other. The other selection gate line SGL₁Is a select transistor Trs connected to the bit line BL.₁These gate electrodes are connected to each other.
[0147]
FIG. 26B is a cross-sectional view of one cell circuit. An element isolation insulating region 201 is formed in the surface layer portion of the semiconductor substrate 200 to define an active region. On the active region, select gate line SGL₁, A plurality of word lines WL, and a selection gate line SGL₂Pass through. Select gate line SGL₁, A plurality of word lines WL, and a selection gate line SGL₂Directly below the selection transistor Trs.₁, Cell transistor Trc, and selection transistor Trs₂Channel regions are defined.
[0148]
Impurity diffusion regions 211 are formed between mutually adjacent channel regions. A mask film 215 covers the surface of the impurity diffusion region 211. Select gate line SGL₁, The selection transistor Trs is formed on the surface layer opposite to the impurity diffusion region 211.₁Another impurity diffusion region 210 is formed. Select gate line SGL₂, The selection transistor Trs is formed on the surface layer opposite to the impurity diffusion region 211.₂Another impurity diffusion region 212 is formed.
[0149]
Metal silicide films 220 and 221 are formed on the surfaces of the impurity diffusion regions 210 and 212, respectively. Impurity diffusion region 212 and metal silicide film 221 on the surface thereof constitute source line SL. A metal silicide film is not formed on the surface of the impurity diffusion region 211 located in the middle of the current path.
[0150]
Transistor Trs₁, Trc, Trs₂An interlayer insulating film 225 is formed on the entire surface of the substrate so as to cover the surface. A conductive plug 226 that penetrates the interlayer insulating film 225 is connected to the metal silicide film 220. The conductive plug 226 is connected to the bit line BL disposed in the upper layer.
[0151]
In the twelfth embodiment, since the metal silicide film is not formed on the surface of the impurity diffusion region 211 other than both ends of the cell circuit, the parasitic resistance inherent in the cell circuit can be reduced. When the number of transistors connected to one cell circuit is large like a NAND mask ROM, the effect of reducing parasitic resistance is particularly great.
[0152]
Next, with reference to FIG. 27, a semiconductor device according to a thirteenth embodiment is described. The semiconductor device according to the thirteenth embodiment is a NAND flash memory.
FIG. 27A shows an equivalent circuit diagram of a NAND flash memory. A NAND flash memory is formed by using the cell transistor Trc of the NAND mask ROM shown in FIG. 26A as a floating gate transistor. Other configurations are the same as those of the NAND mask ROM. The operation principle of the NAND flash memory is described in, for example, Japanese Patent Application Laid-Open Nos. 1-132168, 10-65028, 10-154802, and 10-256402.
[0153]
FIG. 27B is a cross-sectional view of one cell circuit of the NAND flash memory. Here, a difference from the NAND mask ROM shown in FIG. 26B will be described.
[0154]
On the channel region of the cell transistor Trc, a gate insulating film, a floating gate electrode FG, an intermediate insulating film, and a control gate electrode are sequentially stacked. The control gate electrode also serves as the word line WL.
[0155]
In the NAND flash memory according to the thirteenth embodiment, the parasitic resistance inherent in the cell circuit can be reduced as in the NAND mask ROM of the twelfth embodiment.
[0156]
In the semiconductor device according to any one of the 11th to 13th embodiments, the impurity diffusion region constituting the current path of the semiconductor device of any of the 1st to 6th embodiments and the mask film as the impurity diffusion region constituting the current path and the mask film, The structure can be similar to that of the mask film (or sidewall spacer).
[0157]
Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that various modifications, improvements, combinations, and the like can be made.
[0158]
The invention shown in the following supplementary notes is derived from the above embodiments.
(Appendix 1) a substrate having a silicon surface;
First and second transistors provided on the silicon surface of the substrate and connected in series with each other, each of the first and second transistors including a pair of impurity diffusion regions and a gate serving as a source and a drain And one impurity diffusion region of the first transistor is continuously connected to one impurity diffusion region of the second transistor through the impurity diffusion region disposed in the surface layer portion of the substrate. First and second transistors constituting a common diffusion region,
Of the pair of impurity diffusion regions of the first transistor, a metal silicide film disposed on the surface of the impurity diffusion region that does not constitute the common diffusion region;
An electrode formed on the surface of the metal silicide film;
And a film made of metal silicide is not disposed on the surface of the common diffusion region.
[0159]
(Appendix 2) Sidewall spacers made of an insulating material are formed on the sidewalls of the gate electrodes of the first and second transistors,
Further, a mask film made of an insulating material covering the surface of the common diffusion region, the surface of the side wall spacer formed on the side wall of the gate electrode of the first and second transistors on the common diffusion region side The semiconductor device according to appendix 1, comprising the mask film that covers a part of the gate electrode and does not reach the upper surface of the gate electrode.
[0160]
(Additional remark 3) The said mask film | membrane is a semiconductor device of Additional remark 2 which does not exceed the intermediate point of the thickness of the horizontal direction of the said sidewall spacer.
(Supplementary Note 4) A sidewall spacer made of an insulating material is formed on the sidewalls of the gate electrodes of the first and second transistors, and the sidewall spacer covers the entire surface of the common diffusion region. A semiconductor device according to 1.
[0161]
(Supplementary Note 5) Of the pair of impurity diffusion regions of the first transistor, the impurity diffusion region that does not constitute the common diffusion region is a shallow region in contact with the channel region of the first transistor, and the shallow region A deep region that is disposed farther from the gate electrode than the region, continues to the shallow region, and reaches a position deeper than the shallow region,
The semiconductor device according to any one of appendices 1 to 4, wherein the common diffusion region has the same depth as the shallow region.
[0162]
(Supplementary Note 6) The common diffusion region connects two first regions and two first regions that are in contact with channel regions of the first and second transistors, respectively, and is deeper than the first region. The supplementary note 1 includes a second region and a third region disposed in a surface layer portion in the second region and shallower than the second region and having a higher impurity concentration than the second region. Semiconductor device.
[0163]
(Supplementary Note 7) Sidewall spacers made of an insulating material are formed on the side walls of the gate electrodes of the first and second transistors, and are covered with the sidewall spacers on the surface of the common diffusion region. The third region is disposed in a region that is not covered, and a mask film made of silicon oxide is disposed on the surface of the third region, and an edge of the mask film is formed on the common diffusion region. 7. The semiconductor device according to appendix 6, wherein the semiconductor device is aligned with an outer periphery of a region not covered with the sidewall spacer.
[0164]
(Supplementary note 8) The supplementary notes 1 to 7, wherein the substrate includes a semiconductor layer disposed on an insulating base layer, and impurity diffusion regions of the first and second transistors are formed in the semiconductor layer. The semiconductor device according to any one of the above.
[0165]
(Supplementary note 9) The semiconductor device according to any one of supplementary notes 1 to 8, wherein an electrode is not formed on a surface of the common diffusion region.
(Supplementary Note 10) An output signal line on which an output signal appears;
A first power supply line to which a first power supply voltage is applied;
A second power supply line to which a second power supply voltage is applied;
A series circuit in which the output signal line and the first power supply line are connected, and a plurality of first conductivity type first transistors are connected in series;
The second power supply line and the output signal line are connected, one second transistor corresponding to each of the first transistors is disposed, and second transistors of the second conductivity type connected in parallel to each other are connected. Including parallel circuits;
An input signal line arranged corresponding to each of the first transistors and applying an input signal to a gate electrode of the corresponding first transistor and a gate electrode of the corresponding second transistor;
Have
Each of the first transistors includes a pair of impurity diffusion regions disposed on both sides of the channel region on the surface of the semiconductor substrate, and a gate electrode disposed on the channel region. One impurity diffusion region of two transistors directly connected to each other is shared with each other,
A metal silicide film formed of metal silicide is disposed on the surface of each of the two impurity diffusion regions at both ends of the series circuit,
The output signal line is connected to a metal silicide film on the impurity diffusion region at one end of the series circuit, and the first power supply line is a metal on the impurity diffusion region at the other end of the series circuit. Connected to the silicide film,
A semiconductor device in which a layer made of metal silicide is not disposed on the surface of an impurity diffusion region other than the impurity diffusion regions at both ends of the impurity diffusion regions of the first transistor constituting the series circuit.
[0166]
(Supplementary Note 11) A search circuit in which two transistors are connected in series, and each of the transistors includes a pair of impurity diffusion regions disposed on both sides of a channel region on the surface of a semiconductor substrate, and the channel region. The search circuit including one of the impurity diffusion regions of the transistor, the gate electrode being disposed,
A match line connected to one end of the search circuit;
A ground line connected to the other end of the search circuit;
A data bus line connected to the gate electrode of one of the transistors constituting the search circuit;
A storage element connected to the gate electrode of the other transistor constituting the search circuit and applying a voltage corresponding to stored information to the gate electrode;
A bit line for applying a voltage corresponding to information to be stored to the storage element;
A word line that applies a signal that triggers storage of the voltage applied to the bit line to the storage element;
Have
A metal silicide film formed of metal silicide is disposed on the surface of each of the two impurity diffusion regions at both ends of the search circuit, and the match line is in contact with the metal silicide film at one end. The ground line is in contact with the metal silicide film at the other end, and a layer made of metal silicide is not disposed on the surface of the impurity diffusion region shared by the two transistors constituting the search circuit. Semiconductor device.
[0167]
  (Supplementary note 12) Each of a plurality of current paths including a plurality of cell transistors connected in series and a selection transistor connected to at least one end of a series-connected circuit of the cell transistors, Each of the cell transistor and the selection transistor includes a pair of impurity diffusion regions disposed on both sides of the channel region on the surface of the semiconductor substrate, and a gate electrode disposed on the channel region. The current path in which one impurity diffusion region of two transistors directly connected to each other is shared;
  For each current path in each row, when serial numbers are assigned to a plurality of cell transistors constituting the current path, a word line that connects the gate electrodes of the cell transistors having the same serial number;
  A selection gate line connecting gate electrodes of the selection transistors of the current path of each row;
  A bit line arranged corresponding to each of the columns of the current path and connected to the end of the corresponding transistor among the ends of the current path of the corresponding column;
Of the end portions of the current path, source lines that connect the end portions of the bit lines that are not connected,
  A metal silicide film formed on the surface of each of the two impurity diffusion regions at both ends of the current path and formed of metal silicide;
Have
  The bit lines andSourceEach of the lines is connected to a metal silicide film on the corresponding end side of the current path;
  A semiconductor device in which a film made of a metal silicide is not formed on the surface of an impurity diffusion region other than the impurity diffusion regions at both ends of the current path among the impurity diffusion regions of the cell transistor and the selection transistor constituting the current path.
[0168]
(Supplementary note 13) The semiconductor device according to supplementary note 12, wherein each of the cell transistors has a floating gate electrode that is electrically floating between the gate electrode and the channel region.
[0169]
(Supplementary Note 14) (a) A step of defining an active region by forming an element isolation region in a surface layer portion of a semiconductor substrate;
(B) forming a plurality of gate electrodes across the active region on the active region;
(C) implanting impurities into the surface layer of the active region using the gate electrode as a mask;
(D) a step of covering the surface of the active region between two adjacent gate electrodes with a mask film made of an insulating material;
(E) forming a metal silicide film on a region further outside the outermost two gate electrodes of the surface of the active region;
A method for manufacturing a semiconductor device comprising:
[0170]
(Supplementary Note 15) After the step (c),
(C-1) forming a sidewall spacer made of an insulating material on the side wall of the gate electrode;
(C-2) implanting impurities into the surface layer portion of the active region using the gate electrode and the sidewall spacer as a mask under a condition deeper than the impurity implantation depth in the step (c);
Have
15. The semiconductor device according to appendix 14, wherein, in the step (e), the metal silicide film is formed on a region outside a side wall spacer formed on an outer side wall of the outermost two gate electrodes. Production method.
[0171]
(Supplementary Note 16) The step (d)
Forming a mask film made of an insulating material on the semiconductor substrate so as to cover the gate electrode and the sidewall spacer;
Of the first regions sandwiched between the mutually opposite side walls of two gate electrodes adjacent to each other, the center of the first region is closer to the center of the lateral thickness of one sidewall spacer. A step of covering the surface of the mask film with a resist pattern from a position to a position not exceeding the intermediate point of the lateral thickness of the other sidewall spacer;
Etching the mask film using the resist pattern as a mask;
Removing the resist pattern;
18. A method for manufacturing a semiconductor device according to appendix 15, including:
[0172]
(Supplementary Note 17) After the step (c),
(C-3) forming a sidewall spacer made of an insulating material on the side wall of the gate electrode;
(C-4) forming a mask film made of an insulating material on the semiconductor substrate so as to cover the gate electrode and the sidewall spacer;
(C-5) a step of covering the surface of the mask film on a region sandwiched between two sidewall spacers formed on the mutually opposing sidewalls of two mutually adjacent gate electrodes with a resist pattern;
(C-6) Impurities are implanted into the surface layer portion of the active region using the resist pattern, the gate electrode, and the sidewall spacers as a mask under conditions that are deeper than the impurity implantation depth in the step (c). Process and
Have
In the step (d), after forming the resist pattern, before or after the step (c-6), removing the mask film using the resist pattern as a mask;
(C-7) removing the resist pattern;
Including
15. The semiconductor device according to appendix 14, wherein, in the step (e), the metal silicide film is formed on a region outside a side wall spacer formed on an outer side wall of the outermost two gate electrodes. Production method.
[0173]
(Supplementary Note 18) In the step (d), a side wall spacer made of an insulating material is provided on the side wall of the gate electrode so as to completely cover the surface of the active region between two adjacent gate electrodes. 15. A method for manufacturing a semiconductor device according to appendix 14, which is formed.
[0174]
(Supplementary Note 19) In the step (d), a side wall spacer made of an insulating material is provided on the side wall of the gate electrode so as to completely cover the surface of the active region between two adjacent gate electrodes. By forming the mask film composed of the sidewall spacer,
After the step (d), using the gate electrode and the sidewall spacer as a mask, a step of implanting impurities into the surface layer portion of the active region under a condition that is deeper than the impurity implantation depth in the step (c).
Have
15. The method of manufacturing a semiconductor device according to appendix 14, wherein in the step (e), the metal silicide film is formed on a region outside a side wall spacer formed on the outer side wall of the two outermost gate electrodes. Method.
[0175]
(Supplementary note 20) After the step (c),
(C-8) forming a sidewall spacer on the sidewall of the gate electrode;
(C-9) implanting impurities into the surface layer portion of the active region using the gate electrode and the sidewall spacer as a mask under a condition deeper than the impurity implantation depth in the step (c);
(C-10) Covering a region outside the sidewall spacer formed on the outer side wall of the two outermost gate electrodes and formed on the side walls facing each other of the two gate electrodes adjacent to each other. Forming a resist pattern that exposes the surface of the active region sandwiched between the sidewall spacers;
(C-11) using the resist pattern as a mask, implanting an impurity having the same conductivity type as the impurity implanted in the step (c-9) into the surface layer portion of the active region;
(C-12) removing the resist pattern;
Including
15. The method of manufacturing a semiconductor device according to appendix 14, wherein in the step (e), the metal silicide film is formed on a region outside a side wall spacer formed on the outer side wall of the two outermost gate electrodes. Method.
[0176]
(Supplementary note 21) The step (d)
The oxidation rate of the surface layer portion of the active region not covered with the gate electrode and the sidewall spacer in the region where the impurity is implanted in the step (c-11) is in the region covered with the resist pattern. A process of oxidizing under conditions that are faster than the oxidation rate;
The oxide film formed on the region covered with the resist pattern is removed to expose the surface of the active region, and the oxide film is formed on the region implanted with impurities in the step (c-11). Etching the oxide film so as to leave the mask film made of a part of
Item 20. A manufacturing method of a semiconductor device according to appendix 20, including:
[0177]
【The invention's effect】
As described above, according to the present invention, when the length of the current path is shorter than a certain reference value, the metal silicide film is formed on the surface of the impurity diffusion region formed in the surface layer portion of the semiconductor substrate. By not forming the sheet resistance, the sheet resistance can be reduced as compared with the case where the metal silicide film is formed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment.
FIG. 2 is a sectional view (No. 1) of the device in the middle of manufacturing for explaining the method of manufacturing the semiconductor device according to the first embodiment;
FIG. 3 is a sectional view (No. 2) of the device in the middle of manufacturing for explaining the method of manufacturing the semiconductor device according to the first embodiment;
FIG. 4 is a sectional view (No. 3) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the first embodiment.
FIG. 5 is a cross-sectional view of an apparatus for explaining a preferred position of a mask film of a semiconductor device according to a first embodiment.
FIG. 6 is a sectional view (No. 1) of a device in the middle of manufacturing for explaining the method of manufacturing a semiconductor device according to the second embodiment;
FIG. 7 is a sectional view (No. 2) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the second embodiment.
FIG. 8 is a sectional view (No. 1) of a device in the middle of manufacturing for explaining the method of manufacturing a semiconductor device according to the third embodiment;
FIG. 9 is a sectional view (No. 2) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the third embodiment.
FIG. 10 is a sectional view (No. 3) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the third embodiment.
11 is a sectional view (No. 1) of a device in the middle of manufacture for explaining the method of manufacturing a semiconductor device according to the fourth embodiment; FIG.
FIG. 12 is a sectional view (No. 2) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the fourth embodiment.
FIG. 13 is a sectional view (No. 1) of a device in the middle of manufacturing for explaining the method of manufacturing a semiconductor device according to the fifth embodiment;
FIG. 14 is a sectional view (No. 2) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the fifth embodiment.
FIG. 15 is a sectional view (No. 3) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the fifth embodiment.
FIG. 16 is a sectional view (No. 4) of the device in the middle of manufacture for explaining the method of manufacturing the semiconductor device according to the fifth embodiment.
FIG. 17 is a sectional view (No. 5) of the device in the middle of manufacturing for explaining the method of manufacturing the semiconductor device according to the fifth embodiment;
FIG. 18 is a sectional view (No. 1) of a device in the middle of manufacture for explaining the method of manufacturing a semiconductor device according to the sixth embodiment;
FIG. 19 is a sectional view (No. 2) of the device in the middle of manufacturing for explaining the method of manufacturing the semiconductor device according to the sixth embodiment;
FIG. 20 is a cross-sectional view of a semiconductor device according to a seventh embodiment and a conventional semiconductor device on an SOI substrate.
FIG. 21 is an equivalent circuit diagram and a plan view of a semiconductor device according to an eighth embodiment.
FIG. 22 is an equivalent circuit diagram and a plan view of a semiconductor device according to a ninth embodiment.
FIG. 23 is an equivalent circuit diagram and a plan view of a semiconductor device according to a tenth embodiment.
FIG. 24 is an equivalent circuit diagram of a semiconductor device according to a modification of the tenth embodiment.
FIG. 25 is a cross-sectional view of a semiconductor device according to an eleventh embodiment.
FIG. 26 is an equivalent circuit diagram and a cross-sectional view of a semiconductor device according to a twelfth embodiment.
FIG. 27 is an equivalent circuit diagram and a cross-sectional view of a semiconductor device according to a thirteenth embodiment.
FIG. 28 is an equivalent circuit diagram and a cross-sectional view of a conventional NAND logic circuit device.
FIG. 29 is a diagram for explaining a factor of sheet resistance in an impurity diffusion region.
FIG. 30 is a graph showing the distribution of the phosphorus concentration in the impurity diffusion region in the depth direction in comparison with the case where the metal silicide film is formed and the case where the metal silicide film is not formed.
FIG. 31 is a graph showing parasitic resistance of an impurity diffusion region sandwiched between channel regions as a function of channel region spacing;
[Explanation of symbols]
1 Semiconductor substrate
2 Isolation isolation region
3 P-type well
10, 20 MIS type transistor
11, 12, 22 Impurity diffusion region
13, 23 Gate insulating film
14, 24 Gate electrode
15, 17, 18, 25, 27 Metal silicide film
16, 19, 26, 29, 41, 51 Side wall spacer
30 Mask film
31 Interlayer insulation film
32, 33 Conductive plug
35, 36, 44 resist pattern
40 resist film
41 opening
42 High concentration area
43 Mask film
51, 52, 53 Silicon oxide film
61 Substrate
62 Insulation layer
63 Semiconductor layer
65 Metal silicide film
70, 71, 80, 81 Active region
72, 73, 82, 83 Gate electrode
75, 85 wiring
76, 77, 78, 86, 87, 88 Impurity diffusion region
100, 101, 102 Active region
105, 106 Impurity diffusion region
130 Semiconductor substrate
131 Element isolation insulating region
132 wells
150, 160, 170 MIS type transistor
151, 152, 153, 154 Impurity diffusion region
161, 162 Metal silicide film
171, 172 Mask film
180 Interlayer insulation film
181 and 182 conductive plug
200 Semiconductor substrate
201 Element isolation insulating region
210, 211, 212 Impurity diffusion region
215 Mask film
220, 221 Metal silicide film
225 Interlayer insulation film
226 conductive plug

Claims (12)

A substrate having a silicon surface;
First and second transistors provided on the silicon surface of the substrate and connected in series with each other, each of the first and second transistors including a pair of impurity diffusion regions and a gate serving as a source and a drain And one impurity diffusion region of the first transistor is continuously connected to one impurity diffusion region of the second transistor through the impurity diffusion region disposed in the surface layer portion of the substrate. First and second transistors constituting a common diffusion region,
Of the pair of impurity diffusion regions of the first transistor, a metal silicide film disposed on the surface of the impurity diffusion region that does not constitute the common diffusion region;
An electrode formed on the surface of the metal silicide film,
A film made of metal silicide is not disposed on the surface of the common diffusion region,
The common diffusion region connects two first regions and two first regions that are in contact with the channel regions of the first and second transistors, respectively, and a second region deeper than the first region. And a third region that is disposed in a surface layer portion in the second region and is shallower than the second region and has a higher impurity concentration than the second region. Sidewall spacers made of an insulating material are formed on the side walls of the gate electrodes of the first and second transistors,
Further, a mask film made of an insulating material covering the surface of the common diffusion region, the surface of a sidewall spacer formed on the side wall of the gate electrode of the first and second transistors on the common diffusion region side The semiconductor device according to claim 1, further comprising: the mask film that covers a part of the gate electrode and does not reach an upper surface of the gate electrode.   A side wall spacer made of an insulating material is formed on the side wall of the gate electrode of each of the first and second transistors, and a region of the surface of the common diffusion region that is not covered with the side wall spacer The third region is disposed, and a mask film made of silicon oxide is disposed on the surface of the third region, and an edge of the mask film is formed on the surface of the common diffusion region. The semiconductor device according to claim 1, wherein the semiconductor device is aligned with an outer periphery of a region not covered with the sidewall spacer. An output signal line where the output signal appears;
A first power supply line to which a first power supply voltage is applied;
A second power supply line to which a second power supply voltage is applied;
A series circuit in which the output signal line and the first power supply line are connected, and a plurality of first conductivity type first transistors are connected in series;
The second power supply line and the output signal line are connected, one second transistor corresponding to each of the first transistors is disposed, and second transistors of the second conductivity type connected in parallel to each other are connected. Including parallel circuits;
An input signal line arranged corresponding to each of the first transistors, and applying an input signal to the gate electrode of the corresponding first transistor and the gate electrode of the corresponding second transistor;
Each of the first transistors includes a pair of impurity diffusion regions disposed on both sides of the channel region on the surface of the semiconductor substrate, and a gate electrode disposed on the channel region. One impurity diffusion region of two transistors directly connected to each other is shared with each other,
A metal silicide film formed of metal silicide is disposed on the surface of each of the two impurity diffusion regions at both ends of the series circuit,
The output signal line is connected to a metal silicide film on the impurity diffusion region at one end of the series circuit, and the first power supply line is a metal on the impurity diffusion region at the other end of the series circuit. Connected to the silicide film,
A semiconductor device in which a layer made of a metal silicide is not disposed on a surface of a common diffusion region which is an impurity diffusion region other than the impurity diffusion regions at both ends of the impurity diffusion regions of the first transistor constituting the series circuit. A sidewall spacer made of an insulating material is formed on a sidewall of each gate electrode of the first transistor;
Further, the mask film is made of an insulating material covering the surface of the common diffusion region, and the surface of the side wall spacer formed on the side wall of the gate electrode of each of the first transistors on the common diffusion region side. The semiconductor device according to claim 4 , further comprising the mask film that partially covers and does not reach an upper surface of the gate electrode. 5. The semiconductor according to claim 4 , wherein a side wall spacer made of an insulating material is formed on a side wall of each gate electrode of the first transistor, and the side wall spacer covers the entire surface of the common diffusion region. apparatus. Of the impurity diffusion regions of the first transistor constituting the series circuit, the impurity diffusion regions at both ends are in a shallow region in contact with the channel region of the first transistor, and at a position farther from the gate electrode than the shallow region. And a deep region that is continuous with the shallow region and reaches a position deeper than the shallow region,
The semiconductor device according to claim 4 , wherein the common diffusion region has the same depth as the shallow region. The common diffusion region connects two first regions and two first regions that are in contact with the channel region of the first transistor on both sides of the common diffusion region, and is deeper than the first region. 2 regions, and is disposed in a surface portion of said inside second region shallower than the second region, according to claim 4 comprising a third region having an impurity concentration higher than said second region Semiconductor device. Sidewall spacers made of an insulating material are formed on the sidewalls of the gate electrodes of the first transistors, and the regions of the surface of the common diffusion region that are not covered with the sidewall spacers A third region is disposed, and a mask film made of silicon oxide is disposed on a surface of the third region, and an edge of the mask film is located on the sidewall of the surface of the common diffusion region. The semiconductor device according to claim 8 , wherein the semiconductor device is aligned with an outer periphery of a region not covered with the spacer. A search circuit in which two transistors are connected in series, each of which includes a pair of impurity diffusion regions disposed on both sides of a channel region on the surface of a semiconductor substrate, and a gate disposed on the channel region The search circuit, wherein one impurity diffusion region of the transistor is shared with each other,
A match line connected to one end of the search circuit;
A ground line connected to the other end of the search circuit;
A data bus line connected to the gate electrode of one of the transistors constituting the search circuit;
A storage element connected to the gate electrode of the other transistor constituting the search circuit and applying a voltage corresponding to stored information to the gate electrode;
A bit line for applying a voltage corresponding to information to be stored to the storage element;
A voltage applied to the bit line, and a word line for applying a signal to the storage element as a trigger for storing the storage element,
A metal silicide film formed of metal silicide is disposed on the surface of each of the two impurity diffusion regions at both ends of the search circuit, and the match line is in contact with the metal silicide film at one end. The ground line is in contact with the metal silicide film at the other end, and a layer made of metal silicide is formed on the surface of the common diffusion region which is an impurity diffusion region shared by the two transistors constituting the search circuit. Is not placed,
The common diffusion region connects two first regions and two first regions that are in contact with the channel regions of the first and second transistors, respectively, and a second region deeper than the first region. And a third region that is disposed in a surface layer portion in the second region and is shallower than the second region and has a higher impurity concentration than the second region. A plurality of current paths each including a plurality of cell transistors connected in series and a selection transistor connected to at least one end of a series connected circuit of the cell transistors, the cell transistor and the selection Each of the transistors includes a pair of impurity diffusion regions disposed on both sides of the channel region on the surface of the semiconductor substrate, and a gate electrode disposed on the channel region, and is directly connected to the cell transistor and the selection transistor. The current path in which one impurity diffusion region of the two transistors is shared with each other;
For each current path in each row, when serial numbers are assigned to a plurality of cell transistors constituting the current path, a word line that connects the gate electrodes of the cell transistors having the same serial number;
A selection gate line connecting gate electrodes of the selection transistors of the current path of each row;
A bit line arranged corresponding to each of the columns of the current path and connected to the end of the corresponding transistor among the ends of the current path of the corresponding column;
Of the end portions of the current path, source lines that connect the end portions of the bit lines that are not connected,
A metal silicide film disposed on the surface of each of the two impurity diffusion regions at both ends of the current path and formed of metal silicide;
Each of the bit line and the source line is connected to a metal silicide film on a corresponding end side of the current path,
A film made of a metal silicide is formed on the surface of the common diffusion region which is an impurity diffusion region other than the impurity diffusion regions at both ends of the current path among the impurity diffusion regions of the cell transistor and the selection transistor constituting the current path. Not
The common diffusion region connects two first regions and two first regions that are in contact with the channel regions of the first and second transistors, respectively, and a second region deeper than the first region. And a third region that is disposed in a surface layer portion in the second region and is shallower than the second region and has a higher impurity concentration than the second region. (A) forming an element isolation region in a surface layer portion of a semiconductor substrate to define an active region;
(B) forming a plurality of gate electrodes across the active region on the active region;
(C) using the gate electrode as a mask, implanting impurities into a surface layer portion of the active region to form a first region;
(C1) forming a sidewall spacer on the side surface of the gate electrode;
(C2) Second region having the same conductivity type as that of the first region and deeper than the first region by implanting impurities into the surface layer portion of the active region using the gate electrode and the sidewall spacer as a mask Forming a step;
(C3) covering the surface of the active region further outside the gate electrodes at both ends of the plurality of gate electrodes with a first mask film;
(C4) Impurities are implanted into the surface layer portion of the active region using the gate electrode, the side spacer, and the first mask film as a mask, and the second region has the same conductivity type as the first region. Forming a third region shallower than the region;
(C5) removing the first mask film;
(D) a step of covering the surface of the active region between two adjacent gate electrodes with a second mask film made of an insulating material;
(E) On the condition that a metal silicide film is not formed in the region covered with the second mask film, a metal is formed on a region further outside the outermost two gate electrodes on the surface of the active region. A method of manufacturing a semiconductor device, comprising: forming a silicide film.

Images