JP4292977B2 - Controller and computer with memory test function - Google Patents
Controller and computer with memory test function Download PDFInfo
- Publication number
- JP4292977B2 JP4292977B2 JP2003419287A JP2003419287A JP4292977B2 JP 4292977 B2 JP4292977 B2 JP 4292977B2 JP 2003419287 A JP2003419287 A JP 2003419287A JP 2003419287 A JP2003419287 A JP 2003419287A JP 4292977 B2 JP4292977 B2 JP 4292977B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- test
- computer
- display
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
本発明は、メモリ試験機能付きコントローラおよび該コントローラが搭載されたコンピュータに関し、特にコンピュータに実装されるメインメモリを、コンピュータに実装した状態で前記メインメモリの全領域に対して複雑なメモリ試験が実施できる前記コントローラおよび前記コンピュータに関するものである。 The present invention relates to a controller with a memory test function and a computer on which the controller is mounted, and in particular, a complex memory test is performed on the entire area of the main memory while the main memory mounted on the computer is mounted on the computer. The present invention relates to the controller and the computer.
近年普及しているパーソナルコンピュータ(以下、パソコンと称す)やサーバなどのコンピュータは、実効性能向上のためなどにそれらコンピュータに実装されるメインメモリのメモリ容量が膨大なものになってきている。そのため、コンピュータの製品出荷形態あるいは製品実使用形態と同様なメインメモリ実装状態でのメインメモリ全領域に対するメモリ試験の簡便性や信頼性、短時間化が重要になってきている。 In recent years, computers such as personal computers (hereinafter referred to as personal computers) and servers, which have become widespread, have an enormous memory capacity of a main memory mounted on the computers in order to improve effective performance. Therefore, simplicity, reliability, and shortening of the memory test for the entire main memory area in the main memory mounted state similar to the computer product shipment form or the actual product use form have become important.
コンピュータ自身にメインメモリのメモリ試験を行うための特別なハードウェアを持たない従来のコンピュータでは、例えばコンピュータの電源投入時や再起動時でのコンピュータの所定の初期化が行われた後、一般にMSCAN(Memory Scan)と呼ばれる所定のメモリ試験がコンピュータ内のCPUによって実施される。このMSCANは、CPUが例えばメインメモリのアドレス単位にオール"0" データを書き込んでは読み出し、書込みの元データとその読出しデータとの照合一致確認を全アドレス領域について実施し、更にその後、オール"1" データによっても同様に実施するものであって、メインメモリの全領域を簡単なテストパターンにて短時間でメモリ試験できるものである。 In a conventional computer that does not have special hardware for performing a memory test of the main memory in the computer itself, for example, after a predetermined initialization of the computer at the time of power-on or restart of the computer, it is generally MSCAN. A predetermined memory test called (Memory Scan) is performed by the CPU in the computer. In this MSCAN, for example, when the CPU writes all “0” data in an address unit of the main memory, the data is read, collation matching confirmation between the original data and the read data is performed for all address areas, and then all “1” is performed. "Similarly, it is performed by data, and the entire memory area of the main memory can be tested in a short time with a simple test pattern.
しかしながら、このようなMSCANでは、例えば前記オール"0" やオール"1" などの簡単なテストパターンでは検出困難な、つまりテストパターン依存性の有るメモリ不良(或いはメモリ動作不良)が検出できないという問題がある。そこで、そのようなメモリ不良であっても検出できる複雑なテストパターンを発生させてメモリ試験を行なおうとすると、メモリ試験の実行時間はコンピュータの実効処理性能によって左右され、メモリ試験に多大な時間を要すという問題が生じる。 However, in such MSCAN, for example, it is difficult to detect with a simple test pattern such as all “0” or all “1”, that is, a memory failure (or memory operation failure) having test pattern dependency cannot be detected. There is. Therefore, when trying to perform a memory test by generating a complex test pattern that can be detected even if such a memory failure occurs, the execution time of the memory test depends on the effective processing performance of the computer, and the memory test takes a lot of time. Problem arises.
また、メインメモリ(メモリチップやメモリユニット、メモリモジュールなど)をマザーボードなどのコンピュータ用ボード上に実装(或いは挿入)する前に、メインメモリ単体を専用のメモリ試験装置などで詳細にメモリ試験し、その試験結果にて不具合の無いメインメモリをコンピュータ用ボード上に実装する方法もあるが、このような方法では、コンピュータ用ボード上にメインメモリを実装した際の実使用形態にて現れる信号線上の反射やクロストーク、電源電圧変動などに起因するメインメモリの動作不具合などの検出が困難であることから、顧客でのコンピュータの実使用中に不具合が生じてしまうなどで、コンピュータ製品の信頼性低下に成り兼ねないという問題がある。 In addition, before mounting (or inserting) the main memory (memory chip, memory unit, memory module, etc.) on a computer board such as a motherboard, the main memory alone is subjected to a detailed memory test with a dedicated memory test device, etc. There is also a method of mounting a main memory that is free of defects on the computer board based on the test results, but in such a method, on the signal line that appears in the actual use form when the main memory is mounted on the computer board Reduced reliability of computer products due to difficulty in detecting malfunctions in main memory caused by reflection, crosstalk, power supply voltage fluctuations, etc. There is a problem that it may become.
そのような問題を解決するものとして、メモリボードの前にメモリ試験専用の試験回路を設け、メモリ試験を行う場合には、メモリボードへ送出するデータやメモリアクセス信号などは試験回路が発生するものに切り替えて、試験回路が発生する各種データパターンをメモリに書き込んでは読み出して双方のデータを照合一致確認することをメモリ全領域に実施することで、中央プロセッサから独立させてメモリ試験を行うものがある(例えば、特許文献1参照)。 In order to solve such a problem, when a test circuit dedicated to memory test is provided in front of the memory board and the memory test is performed, data sent to the memory board, memory access signals, etc. are generated by the test circuit. When the data pattern generated by the test circuit is written to the memory and read out and the data is collated and confirmed in the entire memory area, the memory test is performed independently from the central processor. Yes (see, for example, Patent Document 1).
そのような技術を最近のパソコンに応用すると、図5に示すような構成が容易に考えられる。なお、図5は、従来のコンピュータ構成において、少なくともメモリ試験に関わる構成部分に限定したブロック図を示す。 When such a technique is applied to a recent personal computer, a configuration as shown in FIG. 5 can be easily considered. FIG. 5 shows a block diagram of a conventional computer configuration limited to at least the components related to the memory test.
図5において、コンピュータ81は、CPU83と、表示モニタに画面表示させるビデオ表示処理手段84と、一部のメモリ領域が画面表示のための画像メモリ86に共用されるメインメモリ85と、所定のBIOS−ROM(Basic Input/Output System-ROM)93と、CPU83がメインメモリ85やビデオ表示処理手段84などと所定のデータの送受が行えるように制御するコントローラであるメモリ試験機能付きコントローラチップ82とを備える構成である。
In FIG. 5, a
このコントローラチップ82は、最近の通常のパソコンなどに実装されている一般にノースブリッジ(NorthBridge)と呼ばれるチップセットの機能を有するものである。また、画像メモリ86をメインメモリ85の領域の一部と共用させることは、回路構成の簡易化や低コスト化などの利点から、最近のパソコン構成に見られる傾向である。
The
前記コントローラチップ82には、ビデオ表示処理手段84とのデータ送受を行う画像処理手段88や、所定のメモリアクセス信号を発生するメモリ制御手段89などの通常のノースブリッジが備える機能に加えて、メモリテスト用のテストパターンや所定のメモリアクセス信号などを発生させてメモリ試験を行うメモリ試験手段90と、メモリ制御手段89の出力とメモリ試験手段90の出力とを切り替えてメインメモリ85に出力させる切替手段92とを備える。
The
メインメモリ85のメモリ試験を行う場合、切替手段92はメモリ試験手段90が出力するメモリアドレスやデータなどを含むメモリアクセス信号をメインメモリ85へ送出するように切り替えて、メモリ試験手段90が発生する複雑なテストパターン・データをメインメモリ85に書き込んでは同一メモリアドレスから読み出したデータとを照合一致確認し、全メモリ領域に渡って同様にして繰り返すことによってメモリ試験を行なう。また、メモリ試験を行わない場合には、切替手段92はメモリ制御手段89からのメモリアクセス信号をメインメモリ85へ送出するように切り替えて、通常動作(例えば、コンピュータ内にインストールされている市販アプリケーション・ソフトウェアなどの動作)での使用形態を可能にさせている。
しかしながら、前述した図5の従来の技術では、メインメモリはその領域の一部が表示モニタの画面表示のための画像メモリとして共用されていることから、メモリ試験動作におけるメモリ試験対象領域がその画像メモリの領域に達した際、画像メモリ領域内に既に格納されている表示画像データがテストパターン・データに書き替えられてしまうため、表示モニタ上の画面表示が乱れるなど異常になるという問題がある。 However, in the conventional technique of FIG. 5 described above, the main memory is partly used as an image memory for screen display of the display monitor, so that the memory test target area in the memory test operation is the image. When the memory area is reached, the display image data already stored in the image memory area is rewritten with the test pattern data, resulting in a problem such as an abnormal screen display on the display monitor. .
また、コンピュータでは通常、BIOS−ROMデータや実行プログラムのためのプログラム使用領域をメインメモリ内に割り当てて実行させることから、メモリ試験の対象領域がそのプログラム使用領域に達すると、既にプログラム使用領域内に格納されているプログラム・データなどがテストパターン・データによって書き替えられてコンピュータが動作不良を生じる場合があるが、そのようなことの回避のためにプログラム使用領域はメモリ試験が行えないという問題がある。 In addition, since a computer usually allocates and executes a program use area for BIOS-ROM data and an execution program in the main memory, when the target area of the memory test reaches the program use area, it is already in the program use area. The program data stored in the computer may be rewritten by the test pattern data, causing the computer to malfunction. However, to avoid such a problem, the program usage area cannot perform memory tests. There is.
そこで本発明は、コンピュータに装備された表示モニタへのコンピュータ動作状態の画面表示を正常に維持し、コンピュータに実装された状態のメインメモリの全領域を容易且つ詳細にメモリ試験することが可能なメモリ試験機能付きコントローラおよびメモリ試験機能付きコンピュータを提供することを目的とする。 Therefore, the present invention can normally maintain the screen display of the computer operating state on the display monitor installed in the computer, and can easily and in detail test the entire area of the main memory mounted in the computer. An object is to provide a controller with a memory test function and a computer with a memory test function.
図1は、本発明の原理ブロック図である。以下、図1を参照しながら説明する。なお、図1は、コンピュータの構成を示す図であるが、通常のコンピュータとして機能するに必要な構成部分を全て網羅したものではなく、説明の都合上、本発明に関わる構成部分に限定した図である。 FIG. 1 is a principle block diagram of the present invention. Hereinafter, a description will be given with reference to FIG. FIG. 1 is a diagram showing the configuration of a computer, but it does not cover all the components necessary for functioning as a normal computer, and is a diagram limited to components related to the present invention for convenience of explanation. It is.
第1の発明のメモリ試験機能付きコントローラ2は、CPU3、表示モニタ(CRTや液晶などのディスプレイ)に画面表示させるビデオ表示処理手段4、および一部のメモリ領域が画面表示のための画像メモリ6に共用されるメインメモリ5に接続される接続インタフェース7-1,7-2,7-3 と、前記ビデオ表示処理手段4へのデータ送出を行う画像処理手段8と、メモリアクセス信号を発生するメモリ制御手段9と、メモリテスト用のテストパターンおよびメモリアクセス信号を発生して前記メインメモリ5を試験するメモリ試験手段10とを有し、前記CPU3、前記メインメモリ5およびビデオ表示処理手段4がデータ送受を行えるように制御するとともに前記メインメモリ5のメモリ試験が行えるものであり、例えばコンピュータ1に搭載されるものである。
The
更に該コントローラ2は、前記メモリ試験の画面表示のためのデータを保持する試験表示メモリ11と、前記メモリ試験を行う場合には前記メモリ試験手段10からの前記テストパターン・データを含む前記メモリアクセス信号を前記メインメモリ5へ送出するとともに、前記メモリ制御手段9からの前記メモリアクセス信号を前記試験表示メモリ11へ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段9からの前記メモリアクセス信号は前記メインメモリ5へ送出するように切り替える切替手段12と、を備える構成とする。
The
第2の発明のメモリ試験機能付きコントローラ2は、CPU3、前記表示モニタに画面表示させるビデオ表示処理手段4、一部のメモリ領域が画面表示のための画像メモリに共用されるメインメモリ5、および前記メインメモリ5の試験中の画面表示のためのデータを保持する試験表示メモリ11に接続される接続インタフェースと、前記ビデオ表示処理手段4へのデータ送出を行う画像処理手段8と、メモリアクセス信号を発生するメモリ制御手段9と、メモリテスト用のテストパターンおよびメモリアクセス信号を発生して前記メインメモリ5を試験するメモリ試験手段10とを有し、前記CPU3、前記メインメモリ5およびビデオ表示処理手段4がデータ送受を行えるように制御するとともに前記メインメモリ5のメモリ試験が行えるものであり、例えばコンピュータ1に搭載されるものである。
The
更に該コントローラ2は、前記メモリ試験を行う場合には前記メモリ試験手段10からの前記テストパターン・データを含む前記メモリアクセス信号を前記メインメモリ5へ送出するとともに、前記メモリ制御手段9からの前記メモリアクセス信号を前記試験表示メモリ11へ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段9からの前記メモリアクセス信号は前記メインメモリ5へ送出するように切り替える切替手段12と、を備える構成とする。
Further, when performing the memory test, the
第3の発明のコンピュータ1は、CPU3と、前記表示モニタに画面表示させるビデオ表示処理手段4と、一部のメモリ領域が画面表示のための画像メモリ6に共用されるメインメモリ5と、基本起動ROM13とを有するコンピュータ1において、前記第1の発明のメモリ試験機能付きコントローラ2を搭載した構成とする。
The computer 1 of the third invention comprises a
第4の発明のコンピュータ1は、CPU3と、前記表示モニタに画面表示させるビデオ表示処理手段4と、一部のメモリ領域が画面表示のための画像メモリ6に共用されるメインメモリ5と、基本起動ROM13と、前記メインメモリ5の試験中の画面表示のためのデータを保持する試験表示メモリ11とを有するコンピュータ1において、前記第2の発明のメモリ試験機能付きコントローラ2を搭載した構成とする。
The computer 1 of the fourth invention comprises a
前記第1の発明、第2の発明、第3の発明および第4の発明によれば、メモリ試験の場合の表示モニタへの画面表示のためのデータを、コンピュータの通常動作使用時と同じようにメインメモリ上の一部領域(画像メモリ領域)に保持させるのではなく、メインメモリとは異なる物理空間であり独立した試験表示メモリに保持させるようにしたことから、メモリ試験の際に表示画像データがテストパターン・データによって書き替えられることを回避でき、表示モニタ上の画面表示が異常になることを防止できる。 According to the first invention, the second invention, the third invention, and the fourth invention, the data for the screen display on the display monitor in the case of the memory test is the same as when the normal operation of the computer is used. Is not held in a part of the main memory (image memory area), but is held in a separate test display memory that is a physical space different from the main memory. It is possible to avoid the data being rewritten by the test pattern data and to prevent the screen display on the display monitor from becoming abnormal.
第5の発明のコンピュータ1は、前記第3の発明または第4の発明のメモリ試験機能付きコンピュータ1において、前記メインメモリ5の試験に必要なプログラムを前記基本起動ROM13に格納した構成とする。
A computer 1 according to a fifth aspect of the present invention is the computer 1 with a memory test function according to the third aspect or the fourth aspect of the present invention, wherein a program necessary for testing the
前記第5の発明によれば、メモリ試験の実行に必要なプログラムの全てを基本起動ROM(BIOS−ROM)に格納し、メインメモリをプログラム使用領域としてアクセスする必要を無くしたことから、メインメモリ内に格納されているプログラム・データがテストパターン・データによって書き替えられることが回避できる。 According to the fifth aspect of the present invention, since all the programs necessary for executing the memory test are stored in the basic boot ROM (BIOS-ROM) and the main memory does not need to be accessed as the program use area, the main memory It can be avoided that the program data stored in the memory is rewritten by the test pattern data.
本発明によれば、メインメモリをメモリ試験する場合、表示モニタへの画面表示のためのデータをメインメモリとは異なる物理空間であり独立した試験表示メモリに保持させ、メモリ試験手段からのテストパターン・データによってメインメモリの全アドレス領域をメモリ試験できることから、コンピュータに標準的に装備された(またはオプションで装備される)表示モニタへのコンピュータ動作状態の画面表示を正常に維持して、コンピュータに実装された状態のメインメモリの全領域を容易且つ詳細にメモリ試験できる。 According to the present invention, when the memory test of the main memory is performed, the data for screen display on the display monitor is held in a separate test display memory in a physical space different from the main memory, and the test pattern from the memory test means is used. -Since the entire address area of the main memory can be tested by data, the computer operating state display on the display monitor that is standard equipment (or optional equipment) can be maintained normally. The entire memory area of the mounted main memory can be easily and in detail tested.
したがって、メモリ試験のために特別な外部装置などを用いることなく、コンピュータにメインメモリを実装した状態である製品出荷形態あるいは顧客使用形態(メインメモリの最大実装など)にて詳細なメモリ試験が可能になる。このことは、顧客によるコンピュータ使用時と同等の条件でメモリ試験を行うことができ、しかもコンピュータの製品出荷時のメモリ試験やその付帯作業も簡略化できることから、出荷製品の信頼性向上や試験設備投資の低減、製品出荷手番の短縮、製造コスト低減などの効果をもたらす。 Therefore, a detailed memory test can be performed in the product shipment form or customer use form (maximum implementation of main memory, etc.) in which the main memory is mounted on the computer without using a special external device for the memory test. become. This means that the memory test can be performed under the same conditions as when the computer is used by the customer, and the memory test at the time of shipment of the computer product and the incidental work can be simplified. This has the effect of reducing investment, shortening product shipping time, and reducing manufacturing costs.
コンピュータに装備された表示モニタへのコンピュータ動作状態の画面表示を正常に維持し、コンピュータに実装された状態のメインメモリの全アドレス領域を詳細にメモリ試験するという目的を、メモリ試験動作時の画面表示データの保存領域としてメインメモリから独立させた小容量の試験表示メモリを備えることで実現した。 The purpose of the memory test operation is to maintain the normal display of the computer operating status on the display monitor installed in the computer, and to perform a detailed memory test on all address areas of the main memory mounted on the computer. This was realized by providing a small-capacity test display memory independent of the main memory as a display data storage area.
以下、本発明の実施の形態について、図面を参照して説明する。図2は、本発明の実施例1のメモリ試験機能付きコンピュータの構成を示す図であり、図4は、本発明の処理を示すフローチャートである。説明の都合上、ここでは本発明に直接的に関係しない部分は省略するものとし、図2のコンピュータの構成では、少なくとも本発明によるメモリ試験動作に直接関わる構成部分に限定した構成図としており、コンピュータを構成するに必要とされる所定の他の構成部分については省略している。図4についても同様に、本発明に直接関わらない処理についての説明は省略している。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 2 is a diagram showing the configuration of the computer with a memory test function according to the first embodiment of the present invention, and FIG. 4 is a flowchart showing the processing of the present invention. For convenience of explanation, the portions not directly related to the present invention are omitted here, and the configuration of the computer of FIG. 2 is a configuration diagram limited to at least the components directly related to the memory test operation according to the present invention. The other predetermined components required for configuring the computer are omitted. Similarly in FIG. 4, description of processing not directly related to the present invention is omitted.
図2において、パソコンやサーバなどのメモリ試験機能付きコンピュータ1は、CPU3および、CPU3によって直接的または間接的に制御されるメモリ試験機能付きコントローラチップ22a (前記メモリ試験機能付きコントローラ2に対応)やビデオ表示処理部24、一部のメモリ領域を画像メモリと共用する所定のメインメモリ5、BIOS−ROM33などを有し、それぞれが所定の接続インタフェース7-1,7-2,7-3によって接続されている。
In FIG. 2, a computer 1 with a memory test function such as a personal computer or a server includes a
ビデオ表示処理部24は、一般にAGP(Accelerated Graphics Port )ビデオカードと呼ばれるビデオカードに同等または相当の構成や機能を備えるとともに、前記ビデオカードに接続される画面表示のための図示しない表示モニタを含むものである。該表示モニタとしては、コンピュータ1出荷時に標準装備されるものが好ましいが、オプションで後付けにて装備されるものであっても構わない。
The video
BIOS−ROM33には、通常のコンピュータが備えるBIOS−ROMの所定の格納データ(コンピュータの初期化情報など)に加え、メモリ試験動作のためのプログラムとして、メモリ試験部30のセットアップ情報や各種メモリ試験用パターン、および試験表示メモリ31a と図示しない入力部(キーボードやマウスなど)とを用いてのヒューマンインタフェースを実現する試験表示処理プログラムなどが格納されている。しかも、コンピュータ1がメモリ試験モードとして立ち上がる場合には、コンピュータ1が動作するに必要なプログラムやデータなどはメインメモリ5上に展開をさせず、その代わりとしてCPU3はBIOS−ROM33との間で処理できるように組み入れられている。したがって、メモリ試験動作の場合には、そのプログラム動作のためにCPU3がメインメモリ5をアクセスすることは一切無くなり、BIOS−ROM33との間のアクセスに留められることになる。
In the BIOS-
メモリ試験機能付きコントローラチップ22a は、メモリ試験動作時以外の通常動作時のための機能や構成として、基本的には一般にノースブリッジと呼ばれているチップセットに同等または相当の機能や構成を備えるものであり、例えば画像処理部28やメモリ制御部29などがそれらの一部に当たるものである。
The
メモリ試験機能付きコントローラチップ22a 内に有するメモリ試験部30は、DRAM(Dynamic Random Access Memory)などが用いられているメインメモリ5をメモリ試験するための各種複雑なテストパターン・データを発生するとともに、そのテストパターン・データでメインメモリ5をアクセスさせるための所定のメモリアクセス信号を発生するものである。メモリ試験部30は、メモリテスト用の各種複雑な所定のテストパターン・データが発生できる一般にALPG(Algorithmic Pattern Generator)と呼ばれるパターン発生回路に同等または相当以上の機能を備えることが好ましい。
The
また、メモリ試験部30には、図示しない1つ以上の入出力レジスタを備え、CPU3は該入出力レジスタを介して、メモリ試験部30との各種情報のやりとりや各種入力指定条件に基づく実行指示などを行う。
Further, the
試験表示メモリ31a は、メモリ試験動作の際に、表示モニタに表示する画面表示のためのデータが格納されるものであり、通常動作時に使用されるメインメモリ5領域内の画像メモリ6に相当するものである。この試験表示メモリ31a は、メモリ試験専用として用いられることから、そのメモリ容量を画像メモリ6領域に比べて小容量にすることが可能である。例えば、メモリ試験動作時の画面表示の表示品質を問わなければ画面解像度の設定を通常動作時に比べて低解像度とすることで小容量化ができ、更に、表示カラーの再現色数を低減させるかモノクロに限定させるなどするならば、更なる小容量化が可能となる。
The
その一例として、画面表示をモノクロに限定し、且つ画面解像度を幅640×高さ480ピクセルの設定とする場合には、38KB程度のメモリ容量で良いことになる。試験表示メモリ31a のこのような小容量化は、メモリ試験機能付きコントローラチップ22a のチップセット開発製造時の際の総ゲート数を低減させるなどで、都合が良い。
As an example, when the screen display is limited to monochrome and the screen resolution is set to a width of 640 × height of 480 pixels, a memory capacity of about 38 KB is sufficient. Such a reduction in the capacity of the
画像処理部28は、前記ノースブリッジ内に有する一般にAGPコントローラと呼ばれるコントローラに同等または相当の構成や機能を備えるものであり、CPU3やビデオ表示処理部24、メモリ制御部29などと直接的または機能的に接続され、画像メモリ6や試験表示メモリ31a 内の画像データなどに基づいて表示モニタへの画面表示を可能にするものである。
The
メモリ制御部29は、前記ノースブリッジ内に有してメインメモリをアクセス制御する一般にDRAMコントローラと呼ばれるコントローラ機能を備えるものであり、CPU3やその他メモリ情報のやりとりを必要する構成部分と直接的または機能的に接続され、所定のメモリアクセス信号を発生してメインメモリ5や試験表示メモリ31a をアクセス制御するものである。
The
Testモードレジスタ34は、コンピュータ1内の動作モード、つまりメモリ試験動作を実施させる場合にはメモリ試験モード(例えば論理値「1」)が、また、アプリケーションソフトウェアなどによる通常動作を実施させる場合には通常動作モード(例えば論理値「0」)がCPU3から設定されるものであって、この出力は第1切替部32-1および第2切替部32-2へと供給される。
The
第1切替部32-1は、この入力側のメモリ制御部29のメモリアクセス信号とのやりとりが、メモリ試験モードの場合では試験表示メモリ31a 側と、一方、通常動作モードの場合ではメインメモリ5側(つまり第2切替部32-2側)と行えるように出力側を切り替えるものである。また、第2切替部32-2は、この出力側のメインメモリ5とのメモリアクセス信号のやりとりが、メモリ試験モードの場合ではメモリ試験部30側と、一方、通常動作モードの場合ではメモリ制御部29側(つまり第1切替部32-1側)と行えるように入力側を切り替えるものである。
The first switching unit 32-1 exchanges the memory access signal of the
なお、前述していることではあるが、ここでは例えば通常前記ノースブリッジと対を成すコントローラチップであり、PCI(Peripheral Component Interconnect )やUSB(Universal Serial Bus)などで接続される各種周辺装置などとのデータ交信の制御を行なう一般にサウスブリッジ(SouthBridge )と呼ばれるコントローラチップまたはそれに相当する構成回路や、各所に接続される各種周辺装置などについては省略している。 As described above, here, for example, a controller chip normally paired with the north bridge, and various peripheral devices connected by PCI (Peripheral Component Interconnect), USB (Universal Serial Bus), etc. A controller chip called a South Bridge (SouthBridge) or a component circuit corresponding to the controller chip and various peripheral devices connected to various parts are omitted.
次ぎに、図4に示すフローチャートを参照しながら、本発明のメモリ試験機能付きコンピュータ1の処理を説明する。 Next, processing of the computer 1 with a memory test function of the present invention will be described with reference to the flowchart shown in FIG.
コンピュータ1の電源がONされると、Testモードレジスタ34の特定ビット(メモリ試験動作/通常動作モードの定義ビットであり、ここでは論理値「1」でメモリ試験モードとする)に、例えばCPU3が論理値「0」を書き込むか、あるいは電源ON時のシステムリセットなどによりハードウェア的にクリヤ(「0」値化)するなどで初期化して、通常動作モードに設定する(S1)。
When the power of the computer 1 is turned on, for example, the
コンピュータ1の電源がONされた後のコンピュータ1が立ち上がる過程において、例えばMicrosoft社のWindows(登録商標)のOS(Operating System)では通常、OSの起動に入る直前にキーボード上のファンクション・キー(「F2」キーなど)などのキー押下が有効となる僅かな時間間隔があるが、この期間中にメモリ試験モードへ移行させるための切替指定キー、例えば前記ファンクション・キーの内の現状未使用のいずれかのキーを切替指定キーに定義しておき、その切替指定キーが押下されたか否かを監視している(S2)。なお、切替指定キーは複数であっても良く、その場合には例えば、それらキーの同時押下が監視される。 In the process of starting up the computer 1 after the power of the computer 1 is turned on, for example, in the Windows (registered trademark) OS (Operating System) of Microsoft Corporation, function keys (“ There is a slight time interval during which the key press such as the “F2” key is valid, but a switch designation key for shifting to the memory test mode during this period, for example, any of the function keys that are not currently used Such a key is defined as a switching designation key, and it is monitored whether or not the switching designation key is pressed (S2). Note that there may be a plurality of switching designation keys. In this case, for example, simultaneous pressing of these keys is monitored.
前記ステップS2にて切替指定キーの押下が認識された場合(Yes 判定)、コンピュータ1はメモリ試験モードとして動作し、BIOS−ROM33のデータに従ってコンピュータ1を初期化し(S3)、更に、Testモードレジスタ34の特定ビットに論理値「1」を書き込んで、メモリ試験モードに設定する(S4)。 If it is recognized in step S2 that the switch designation key has been pressed (Yes determination), the computer 1 operates as a memory test mode, initializes the computer 1 according to the data in the BIOS-ROM 33 (S3), and further tests the test mode register. A logical value “1” is written in the 34 specific bits, and the memory test mode is set (S4).
Testモードレジスタ34がメモリ試験モードに設定されたことに伴って、第1切替部32-1の出力側は試験表示メモリ31a 側を、また、第2切替部32-2の入力側はメモリ試験部30側が有効となるように切り替えられる(S5)。次ぎに、メモリ試験部30の動作前準備として、CPU3はメモリ試験部30の前記入出力レジスタを初期化する(S6)。
As the
初期化された前記入出力レジスタの情報などに基づき画面表示用に展開したデータを、メモリ制御部29および第1切替部32-1を介して試験表示メモリ31a 内に格納する(S7)。試験表示メモリ31a 内に格納されたデータは、第1切替部32-1やメモリ制御部29、画像処理部28、ビデオ表示処理部24を介して、そのデータに基づく内容を、表示モニタ上に表示する(S8)。
The data developed for screen display based on the initialized information of the input / output register is stored in the
通常はメモリ試験の実施者であるコンピュータ1の操作者は、表示モニタ上に表示された内容に基づいて、メモリ試験を実施させるために必要な各種設定(テストパターンの設定など)を、コンピュータ1の図示しない入力部(キーボードやマウスなど)の操作により行う。CPU3は、前記入力部によるメモリ試験のための各種入力指定の有無を監視している(S9)。
Usually, the operator of the computer 1 who is a person who performs the memory test performs various settings (test pattern settings, etc.) necessary for performing the memory test based on the contents displayed on the display monitor. The operation is performed by operating an input unit (not shown) such as a keyboard or a mouse. The
前記ステップS9にて入力指定の有ることが認識された場合(Yes 判定)、次ぎにその入力指定の中にメモリ試験の実施指定が有るか否(取止め指定)かを確認し(S10)、実施指定有りが認識された場合(Yes 判定)には、各種入力指定の条件に基づいてメモリ試験部30の前記入出力レジスタに設定する(S11)。その設定に基づきメモリ試験部30は、メモリ試験動作を開始する(S12)。
If it is recognized in the step S9 that there is an input designation (Yes determination), then it is confirmed whether or not there is a memory test execution designation in the input designation (cancellation designation) (S10) When the designation is recognized (Yes determination), the input / output register of the
メモリ試験部30が設定条件に基づいて順次発生するテストパターン・データとそれに対応して発生されるメモリアクセス信号は、第2切替部32-2を介してメインメモリ5に供給され、メインメモリ5のメモリ試験が実施される(S13)。
Test pattern data sequentially generated by the
指定されたメモリ試験が終了か否かを監視し(S14)、そのメモリ試験が終了するまでメモリ試験は実施される。図示していないが、そのメモリ試験が終了するのは、指定に基づくメモリ領域のメモリ試験が一通り実施し終わった場合や、メモリ試験の継続が不可能な不具合が検出された場合などである。 Whether or not the designated memory test is completed is monitored (S14), and the memory test is performed until the memory test is completed. Although not shown in the drawing, the memory test ends when the memory test of the memory area based on the designation has been completed or when a failure that prevents the memory test from being continued is detected. .
前記ステップS14にてメモリ試験の終了が認識された場合(Yes 判定)には、メモリ試験部30の前記入出力レジスタの情報などを展開し、メモリ制御部29および第1切替部32-1を介して試験表示メモリ31a 内に格納する(S15)。格納された試験表示メモリ31a 内のデータは、第1切替部32-1やメモリ制御部29、画像処理部28、ビデオ表示処理部24を介して、そのデータに基づく内容を、表示モニタ上に表示する(S16)。
When the end of the memory test is recognized in step S14 (Yes determination), the information of the input / output register of the
前記操作者は、表示モニタ上に表示されたメモリ試験の結果に基づいて、メモリ試験結果の更なる解析のため、あるいは別条件によるメモリ試験のためなど、必要に応じて新たなメモリ試験を実施させる場合には、そのために必要な各種設定を前記入力部の操作により再度行う。それ以降の処理は、前記ステップS9に戻って、前述と同様にして処理されることになる。 Based on the memory test results displayed on the display monitor, the operator conducts new memory tests as needed, for further analysis of the memory test results or for memory tests under different conditions. In the case of making it, various settings necessary for this are performed again by operating the input unit. Subsequent processing returns to step S9 and is processed in the same manner as described above.
前記ステップS10にてメモリ試験の実施指定の否(取止め指定)が認識された場合(No判定)には、メモリ試験の続行が取り止められたものとして、前記ステップS1に戻って処理される。 If it is recognized in step S10 that the memory test execution designation has been rejected (cancellation designation) (No determination), it is determined that the memory test has been stopped and the process returns to step S1 to be processed.
前記ステップS2にて前記切替指定キーの押下が認識されなかった場合(No判定)には、コンピュータ1は通常動作モードとして動作させ、BIOS−ROM33の所定の内容をメインメモリ5上に展開する(S20)。その後、メインメモリ5上に展開されたBIOSデータに従ってコンピュータ1を初期化する(S21)。
If it is not recognized in step S2 that the switch designation key has been pressed (No determination), the computer 1 is operated in the normal operation mode, and the predetermined contents of the BIOS-
次ぎに、CPU3はメインメモリ5を所定の前記MSCANによりメモリ試験をし(S22)、異常が無ければ前記OSを所定どおり立ち上げる(S23)。
Next, the
以上のような構成と処理によって、コンピュータにメインメモリを実装した状態のまま、コンピュータに標準的に装備された(またはオプションで装備される)表示モニタへのコンピュータ動作状態の画面表示を正常に維持して、メインメモリの全アドレス領域を詳細にメモリ試験できる。このことから、コンピュータにメインメモリを実装した状態の製品出荷形態の構成にて、該コンピュータ自身だけで詳細なメモリ試験が可能になる。 With the configuration and processing as described above, the screen display of the computer operating status on the display monitor that is standard (or optional) installed in the computer is maintained normally with the main memory installed in the computer. Thus, the memory test can be performed in detail for all the address areas of the main memory. Therefore, a detailed memory test can be performed only by the computer itself in the configuration of the product shipment form in which the main memory is mounted on the computer.
なお、図4に示したフローチャートは、本発明のメモリ試験機能付きコンピュータ1が目的を達するに相応しい処理ステップの流れを説明する一例であって、これに固定化されるものではない。したがって、本発明の目的が達せられるならば、処理ステップの内容や流れの順序などが変わることは構わない。 Note that the flowchart shown in FIG. 4 is an example for explaining a flow of processing steps suitable for the computer 1 with a memory test function of the present invention to achieve the object, and is not fixed to this. Therefore, if the object of the present invention can be achieved, the contents of processing steps, the order of flow, etc. may be changed.
図3は、本発明の実施例2のメモリ試験機能付きコンピュータの構成を示す図であり、前述した実施例1と同様に、ここでも説明の都合上、本発明に直接的に関係しない部分は省略するものとする。 FIG. 3 is a diagram showing the configuration of a computer with a memory test function according to the second embodiment of the present invention. As in the first embodiment, the portions not directly related to the present invention are here also for convenience of explanation. Shall be omitted.
図3において、試験表示メモリ31b がメモリ試験機能付きコントローラチップ22b の外部に設けられていることを除いては、図2で示した実施例1のメモリ試験機能付きコンピュータの構成に同じである。したがって、図3中において図2と同符号が付与されたものについては図2中のものと同一であるため、ここではそれらの説明を省略する。
In FIG. 3, the configuration is the same as that of the computer with the memory test function of the first embodiment shown in FIG. 2 except that the
試験表示メモリ31b は、実施例1の試験表示メモリ31a と同じく、メモリ試験動作の際に表示モニタに表示する画面表示のためのデータが格納されるものであるが、メモリ試験機能付きコントローラチップ22b の外部に設けられる。このため、メモリ試験機能付きコントローラチップ22b については、試験表示メモリ31b との接続のための接続インタフェース、つまり外部接続信号を有する。試験表示メモリ31b は、メモリ試験機能付きコントローラチップ22b の外部に設けられることを除いては、実施例1で説明した試験表示メモリ31a の説明に同一なものである。
Similar to the
本発明のメモリ試験機能付きコンピュータ1の処理の説明については、図4に示すフローチャートを参照しながら前述した実施例1での説明に同じであるため、ここでは処理の説明を省略するものとする。なお、前述の処理の説明において、メモリ試験機能付きコントローラチップ22aはメモリ試験機能付きコントローラチップ22b に、また試験表示メモリ31a は試験表示メモリ31b にと、符号の呼び変えが必要である。
Since the description of the processing of the computer 1 with a memory test function of the present invention is the same as that described in the first embodiment with reference to the flowchart shown in FIG. 4, the description of the processing is omitted here. . In the description of the above-described processing, it is necessary to change the symbols of the
以上のような構成によって、メモリ試験機能付きコントローラチップ22b の外部に設けられる試験表示メモリ31b に接続コネクタなどを使用できることから、試験表示メモリ31b をコンピュータ1から物理的に着脱できるようになる。このことから、メモリ試験を実施する時だけ試験表示メモリ31b を接続(実装)し、メモリ試験が終了した後、即ち製品出荷時には試験表示メモリ31b を取り外して出荷させることが可能になることで、顧客での製品使用時の形態と同等条件におけるコンピュータ1のメインメモリ5実装使用実績が得られるとともに、製造コスト低減が可能になる。
With the above configuration, a connection connector or the like can be used for the
また、試験表示メモリ31b として各種メモリ容量のものから選別して実装できるようになることから、表示画像の品質(画面解像度など)や表示カラーの再現色数などに応じたメモリ容量の試験表示メモリ31b を実装させることで、表示モニタへの所望の表示能力が自由に設定できるようになる。
Further, since the
なお、図示していないが実施例1および実施例2の構成において、コンピュータ1内にメインメモリ5への供給電源電圧を可変する手段を設け、電源電圧を可変させては、例えば同一の入力指定条件でメモリ試験を実施させることにより、メインメモリ5の電源電圧マージンが調査できる。更に、そのマージン調査結果に基づいて前記供給電源電圧を、実装されたメインメモリ5に最適とされる電源電圧(例えば、電源電圧マージン上限値と下限値とによる中心値)に設定し直すことで、メインメモリ5からより安定した動作を得ることができ、コンピュータ1製品の信頼性向上に繋げることが可能になる。
Although not shown, in the configurations of the first and second embodiments, a means for changing the power supply voltage supplied to the
1 コンピュータ
2 メモリ試験機能付きコントローラ
3,83 CPU
4,84 ビデオ表示処理手段
5,85 メインメモリ
6,86 画像メモリ
7-1,7-2,7-3,87-1,87-2,87-3 接続インタフェース
9,89 メモリ制御手段
10,90 メモリ試験手段
11,31a,31b 試験表示メモリ
12,92 切替手段
13,93 基本起動ROM 22a,22b,82 メモリ試験機能付きコントローラチップ
24 ビデオ表示処理部
28 画像処理部
29 メモリ制御部
30 メモリ試験部
32-1 第1切替手段
32-2 第2切替手段
33 BIOS−ROM
34 Testモードレジスタ
1
4,84 Video display processing means 5,85
34 Test mode register
Claims (5)
前記メモリ試験の画面表示のためのデータを保持する試験表示メモリと、
前記メモリ試験を行う場合には前記メモリ試験手段からの前記メモリアクセス信号を前記メインメモリへ送出するとともに、前記メモリ制御手段からの前記メモリアクセス信号を前記試験表示メモリへ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段からの前記メモリアクセス信号は前記メインメモリへ送出するように切り替える切替手段と、
を備えることを特徴とするメモリ試験機能付きコントローラ。 CPU, video display processing means for displaying a screen, a connection interface connected to a main memory partly shared by an image memory for screen display, and an image processing means for sending data to the video display processing means A memory control means for generating a memory access signal, and a memory test means for generating a test pattern and a memory access signal to test the main memory, wherein the CPU, the main memory and the video display processing means transmit and receive data. In a controller with a memory test function capable of controlling the main memory and performing a memory test of the main memory,
A test display memory for holding data for screen display of the memory test;
When performing the memory test, the memory access signal from the memory test means is sent to the main memory, the memory access signal from the memory control means is sent to the test display memory, and the memory test is performed. If not, switching means for switching so that the memory access signal from the memory control means is sent to the main memory;
A controller with a memory test function.
前記メモリ試験を行う場合には前記メモリ試験手段からの前記メモリアクセス信号を前記メインメモリへ送出するとともに、前記メモリ制御手段からの前記メモリアクセス信号を前記試験表示メモリへ送出し、前記メモリ試験を行わない場合には前記メモリ制御手段からの前記メモリアクセス信号は前記メインメモリへ送出するように切り替える切替手段と、
を備えることを特徴とするメモリ試験機能付きコントローラ。 CPU, video display processing means for displaying a screen, a main memory partly connected to an image memory for screen display, and a test display memory for holding data for screen display during testing of the main memory A connection interface, image processing means for sending data to the video display processing means, memory control means for generating a memory access signal, and a memory test for testing the main memory by generating a test pattern and a memory access signal A controller with a memory test function capable of controlling the CPU, the main memory, and the video display processing means to perform data transmission and reception and performing a memory test of the main memory,
When performing the memory test, the memory access signal from the memory test means is sent to the main memory, the memory access signal from the memory control means is sent to the test display memory, and the memory test is performed. If not, switching means for switching so that the memory access signal from the memory control means is sent to the main memory;
A controller with a memory test function.
請求項1記載のメモリ試験機能付きコントローラを搭載した
ことを特徴とするメモリ試験機能付きコンピュータ。 In a computer having a CPU, video display processing means for displaying a screen, a main memory partly shared by an image memory for screen display, and a basic boot ROM,
A computer with a memory test function, comprising the controller with a memory test function according to claim 1.
請求項2記載のメモリ試験機能付きコントローラを搭載した
ことを特徴とするメモリ試験機能付きコンピュータ。 CPU, video display processing means for screen display, main memory partially shared by image memory for screen display, basic start-up ROM, and data for screen display during testing of main memory In a computer having a test display memory
A computer with a memory test function, comprising the controller with a memory test function according to claim 2.
前記メインメモリの試験に必要なプログラムを前記基本起動ROMに格納した
ことを特徴とするメモリ試験機能付きコンピュータ。
The computer with a memory test function according to claim 3 or 4,
A computer with a memory test function, wherein a program required for testing the main memory is stored in the basic boot ROM.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003419287A JP4292977B2 (en) | 2003-12-17 | 2003-12-17 | Controller and computer with memory test function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003419287A JP4292977B2 (en) | 2003-12-17 | 2003-12-17 | Controller and computer with memory test function |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005182263A JP2005182263A (en) | 2005-07-07 |
JP4292977B2 true JP4292977B2 (en) | 2009-07-08 |
Family
ID=34781227
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003419287A Expired - Fee Related JP4292977B2 (en) | 2003-12-17 | 2003-12-17 | Controller and computer with memory test function |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4292977B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007116486A1 (en) | 2006-03-31 | 2007-10-18 | Fujitsu Limited | Memory apparatus, control method thereof, control program thereof, memory card, circuit board and electronic device |
WO2007116487A1 (en) * | 2006-03-31 | 2007-10-18 | Fujitsu Limited | Memory apparatus, error correction supporting method thereof, supporting program thereof, memory card, circuit board and electronic device |
JP4623156B2 (en) | 2008-07-25 | 2011-02-02 | トヨタ自動車株式会社 | Vehicle information recording system, vehicle information recording device, and vehicle information recording method |
JP5293062B2 (en) * | 2008-10-03 | 2013-09-18 | 富士通株式会社 | Computer apparatus, memory diagnosis method, and memory diagnosis control program |
JP5309938B2 (en) | 2008-12-05 | 2013-10-09 | 富士通株式会社 | Request processing apparatus, request processing system, and access test method |
-
2003
- 2003-12-17 JP JP2003419287A patent/JP4292977B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005182263A (en) | 2005-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN111976482B (en) | Double-screen interaction system and method for vehicle-mounted instrument screen and central control entertainment screen | |
JP5125659B2 (en) | Information processing apparatus, information processing method, and computer program | |
US6438711B2 (en) | Method and apparatus for performing field diagnostics on a computer system | |
US20050235221A1 (en) | Computer, display device setting method, and program | |
JP2009532783A (en) | Shared non-volatile memory architecture | |
US6611912B1 (en) | Method and apparatus having a system BIOS write configuration data of a riser card to a controller configuration space when connecting the riser card to a motherboard | |
US6487464B1 (en) | Power-on software for robust boot | |
JPH0773046A (en) | Method and equipment for emulation of circuit in computer system | |
TW202111525A (en) | Boot procedure debugging system, host and method thereof | |
JP4292977B2 (en) | Controller and computer with memory test function | |
JP2010099907A (en) | Display control device, display control system, program, and image printer | |
KR920005328B1 (en) | Display contribution system and method thereof | |
JP2007140920A (en) | Image forming apparatus | |
US6393558B1 (en) | Peripheral component interconnect (PCI) card for selectively processing a PCI bus reset signal and method for resetting the PCI card | |
JP4378308B2 (en) | Bus configuration multiplexer | |
CN112579178B (en) | Debugging system for boot program, and host and method thereof | |
US11095778B2 (en) | Storing and outputting log for failure analysis in image forming apparatus equipped with SATA system, control method therefor, and storage medium | |
JPH0578048B2 (en) | ||
KR20070089399A (en) | Method for booting control of digital store apparatus | |
US7941705B2 (en) | Computer system to use memory having defective memory cell and control method thereof | |
JP4411236B2 (en) | CPU system | |
CN114816538B (en) | Display device and display method thereof | |
KR100477138B1 (en) | Personal computer systems | |
JPH0374425B2 (en) | ||
KR920005327B1 (en) | Display mode setting system and method therefor |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061013 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090310 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090317 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090330 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |