JP4286617B2 - CMOS adder - Google Patents

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本発明は、３値のサインデジット数のデータを入力して加算を行い３値のサインデジット数の加算信号と桁上げ信号を出力するＣＭＯＳ加算器に関するものである。   The present invention relates to a CMOS adder that inputs data of a ternary sign digit number and performs addition and outputs an addition signal and a carry signal of a ternary sign digit number.

多値のサインデジット数を用いたデジタル信号のＣＭＯＳ加算器の要部回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（非特許文献１，２）。
松本外２名著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月 亀山外２名著、「Signed-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月 An example of a conventional configuration of a main circuit of a digital signal CMOS adder using a multi-valued sign digit number is configured using an NMOS transistor or a PMOS transistor each having two or more threshold voltages, or A configuration example of a current mode circuit is known (Non-Patent Documents 1 and 2).
Two authors outside Matsumoto, “Design of four-valued logic circuit using MOS transistor and capacitor memory”, IEICE Transactions, Vol. J70-D, No. 1, pp. 50-59, January 1987 Two authors, Kameyama, 2nd, "Bidirectional current mode multi-value basic arithmetic circuit based on Signed-Digit number system and its evaluation", IEICE Transactions, Vol. 7, No. 71, 1189-1198, 1988 July

しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いたＣＭＯＳ加算器は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力が阻害される問題点があった。   However, a CMOS adder using an NMOS transistor or a PMOS transistor each having two or more multi-value threshold voltages cannot be manufactured by a normal CMOS process, resulting in a problem that the product cost is high. Further, in the configuration example of the current mode circuit, a static operating current is generated, and there is a problem that low power consumption is hindered when a large number are mounted on an LSI.

本発明の目的は上記問題点を解消し廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を実現可能としたサインデジット数に対応するＣＭＯＳ加算器を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a CMOS adder corresponding to the number of sign digits that can solve the above-mentioned problems and can be manufactured by an inexpensive ordinary CMOS process and can realize low power consumption.

請求項１にかかる発明は、「＋１」、「０」、「−１」の３値のサインデジット数による２つの入力信号ＡとＢを入力して第１の加算信号Ｓ１を出力する第１の加算部と、前記２つの入力信号ＡとＢを入力して第１の桁上げ信号Ｃ１を出力する第１の桁上げ部とを具備するＣＭＯＳ加算器であって、前記第１の加算信号Ｓ１は、前記入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、前記入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」、それ以外のとき「０」となり、前記第１の桁上げ部信号Ｃ１は、前記入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、前記入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」、それ以外のとき「０」となる、
ようにしたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第１の加算部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｓ１を出力する加算部であって、前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第２の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第３の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第４の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第５の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第６の直列回路と、を具備し、前記第１の直列回路の各トランジスタのゲートには、前記信号Ａを反転した信号ＡＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第２の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ２１、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、前記第４の直列回路の各トランジスタのゲートには、前記信号ＡＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第５の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、ようにしたことを特徴とする器。
請求項３にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第１の桁上げ部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｃ１を出力する桁上げ部であって、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第７の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第８の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第９の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１０の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第１１の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１２の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１３の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第１４の直列回路と、を具備し、前記第７の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、前記第８の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、前記第１１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、前記第１２の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第１３の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、ようにしたことを特徴とする。
請求項４にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、前記第２又は第３の加算部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1、又はＡは前記信号Ｃ１、Ｂは前記信号Ｃ２）を入力して信号Ｓ２（前記信号Ｓｉ又は前記信号Ｃｉ）を出力する加算部であって、前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１５の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１６の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１７の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１８の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１９の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２０の直列回路と、を具備し、前記第１５の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第１６の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、前記第１８の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第１９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、ようにしたことを特徴とする。
請求項５にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、前記第２の桁上げ部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1）を入力して前記信号Ｃ２を出力する桁上げ部であって、前記電圧ＶＤＤ２の端子と前記信号Ｃ２の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第２１の直列回路と、前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第２２の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ２の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第２３の直列回路と、前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２４の直列回路と、を具備し、前記第２１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、前記第２３の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力する、ようにしたことを特徴とする。
請求項６にかかる発明は、請求項２の前記第３の直列回路、請求項３の前記第１０の直列回路、あるいは請求項４の前記第１７の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続され、又は、請求項２の前記第６の直列回路、請求項３の前記第１４の直列回路、あるいは請求項４の前記第２０の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続されている、ことを特徴とする。
請求項７にかかる発明は、請求項５の前記第２２の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記電流源用の２個のＮＭＯＳトランジスタの共通接続点が接続され、又は、請求項５の前記第２４の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記電流源用の２個のＰＭＯＳトランジスタの共通接続点が接続されている、ことを特徴とする。 According to the first aspect of the present invention, the first input signal S1 is output by inputting the two input signals A and B having the ternary sign digit number of “+1”, “0”, and “−1”. And a first carry unit that inputs the two input signals A and B and outputs a first carry signal C1, and includes the first adder signal. S1 is "-1" when one of the input signals A and B is "+1" and the other is "0", and "1" when one of the input signals A and B is "-1" and the other is "0". +1 ”, otherwise“ 0 ”, the first carry signal C1 is“ +1 ”when the input signals A and B are both“ +1 ”or one is“ +1 ”and the other is“ 0 ”. "-1" when both of the input signals A and B are "-1" or one is "-1" and the other is "0", and "0" otherwise. That,
It is characterized by doing so.
According to a second aspect of the present invention, in the CMOS adder according to the first aspect, the first adder includes a voltage VDD0 corresponding to ternary sign digit numbers “−1”, “0”, “+1”. , VDD1, VDD2 (VDD0 <VDD1 <VDD2), and an input unit that inputs the two signals A and B and outputs the signal S1, and includes a terminal for the voltage VDD2 and a terminal for the signal S1. And a first series circuit composed of a series circuit of three PMOS transistors, and a first circuit composed of a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal S1. 2 and a series circuit of a current source PMOS transistor connected to the voltage VDD2 terminal and a current source PMOS transistor connected to the signal S1 terminal. A third series circuit, a fourth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal S1, the terminal of the voltage VDD0 and the signal S1 A fifth series circuit composed of a series circuit of three NMOS transistors connected between the first and second terminals, a current source NMOS transistor connected to the voltage VDD0 terminal, and the signal S1 terminal. A sixth series circuit composed of a series circuit with an NMOS transistor for a current source, and a signal AB obtained by inverting the signal A is supplied to the VDD2 and VDD1 at the gate of each transistor of the first series circuit. The signal INVAB21 inverted by the CMOS inverter using the power source, the signal B, and the signal BB inverted from the signal B are input, respectively, and the second series The signal INVBB21, the signal A, and the signal AB, which are obtained by inverting the signal BB with a CMOS inverter using VDD2 and VDD1 as power sources, are input to the gates of the transistors in the path, respectively. The signal INVAB10, the signal B, and the signal BB obtained by inverting the signal AB by a CMOS inverter using VDD1 and VDD0 as power sources are respectively input to the gates of the first and second gates. A signal INVBB10 obtained by inverting the signal BB with a CMOS inverter using VDD1 and VDD0 as power sources, the signal A, and the signal AB are input, respectively .
According to a third aspect of the present invention, in the CMOS adder according to the first aspect, the first carry section is a voltage corresponding to a ternary sign digit number “−1”, “0”, “+1”. A carry unit that inputs two signals A and B of VDD0, VDD1, and VDD2 (VDD0 <VDD1 <VDD2) and outputs the signal C1, and includes the terminal of the voltage VDD2 and the signal C1. A seventh series circuit composed of a series circuit of two PMOS transistors connected between the terminals and a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal C1. An eighth series circuit, a ninth series circuit including a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal C1, and an end of the voltage VDD2 A tenth series circuit comprising a series circuit of a current source PMOS transistor connected to the signal C1 and a current source PMOS transistor connected to the terminal of the signal C1, a terminal of the voltage VDD0 and a terminal of the signal C1 And an eleventh series circuit composed of a series circuit of two NMOS transistors, and a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal C1. A twelfth series circuit, a thirteenth series circuit including a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal C1, and the terminal of the voltage VDD0. A fourteenth circuit comprising a series circuit of an NMOS transistor for current source and an NMOS transistor for current source connected to the terminal of the signal C1. And a signal circuit INVA21 obtained by inverting the signal A with a CMOS inverter using the VDD2 and VDD1 as power sources, and the signal B as the VDD2 and VDD1 at the gate of each transistor of the seventh series circuit. The signal INVB21 inverted by a CMOS inverter having a power source as the power source is input, and the signal INVA21, the signal B, and the signal BB inverted from the signal B are input to the gates of the transistors of the eighth series circuit, respectively. The gate of each transistor of the ninth series circuit receives the signal INVB21 obtained by inverting the signal B by a CMOS inverter using the power sources VDD2 and VDD1, the signal A, and the signal AB obtained by inverting the signal A, respectively. The signal A is supplied to the VDD of each transistor of the eleventh series circuit. 1 and a signal INVA10 inverted by a CMOS inverter using VDD0 as a power source, and a signal INVB10 inverted by a CMOS inverter using VDD1 and VDD0 as a power source are input to the signal B, and the gates of the transistors of the twelfth series circuit Are inputted with the signal INVA10, the signal B, and the signal BB, respectively, and the gate of each transistor of the thirteenth series circuit is inverted by the CMOS inverter using the VDD1 and VDD0 as power sources. The signal INVB10, the signal A, and the signal AB are input, respectively .
The invention according to claim 4 is the CMOS adder according to claim 1, wherein the signal S1 and the carry signal Ci-1 one bit before are input and the second addition signal Si is output. , A second carry unit that inputs the signal S1 and the signal Ci-1 and outputs a second carry signal C2, and a third carry that receives the signal C1 and the signal C2. A third adder that outputs a signal Ci, and the signal Si is “+1” when one of the signal S1 and the signal Ci−1 is “+1” and the other is “0”, and the signal S1 When the one of the signals Ci-1 is "-1" and the other is "0", the signal Ci-1 is "-1", and the other is "0". The signal C2 includes both the signal S1 and the signal Ci-1 “+1” when “+1”, “−1” when both the signal S1 and the signal Ci−1 are “−1”, and “0” otherwise. The signal Ci is “+1” when one of the signal C1 and the signal C2 is “+1” and the other is “0”, one of the signal C1 and the signal C2 is “−1”, and the other is “ “-1” when “0” and “0” otherwise, the second or third adder sets the number of ternary sign digits “−1”, “0”, “+1”. Two signals A and B of corresponding voltages VDD0, VDD1, and VDD2 (VDD0 <VDD1 <VDD2) (where A is the signal S1, B is the signal Ci-1, or A is the signal C1, B is an adder that inputs the signal C2) and outputs the signal S2 (the signal Si or the signal Ci), and is connected between the terminal of the voltage VDD2 and the terminal of the signal S2, and A fifteenth series circuit comprising a series circuit of PMOS transistors, and the voltage A sixteenth series circuit comprising a series circuit of three PMOS transistors connected between a terminal of DD2 and the terminal of signal S2, a PMOS transistor for current source connected to the terminal of voltage VDD2 and the signal; A seventeenth series circuit composed of a series circuit with a current source PMOS transistor connected to the terminal of S2, and a series of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal S2. An eighteenth series circuit comprising a circuit, a nineteenth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal S2, and a terminal of the voltage VDD0. It consists of a series circuit of a connected NMOS transistor for current source and a NMOS transistor for current source connected to the terminal of the signal S2. A signal INVA21 obtained by inverting the signal A with a CMOS inverter using VDD2 and VDD1 as power sources, the signal B, and the gate of each transistor of the fifteenth series circuit. A signal BB obtained by inverting the signal B is input, and a signal INVB21 obtained by inverting the signal B by a CMOS inverter using the VDD2 and VDD1 as power sources is input to the gates of the transistors of the sixteenth series circuit. The signal AB, which is the inverted signal A, is input, and the signal INVA10, in which the signal A is inverted by a CMOS inverter that uses the VDD1 and VDD0 as power sources, is input to the gates of the transistors of the eighteenth series circuit. B and the signal BB are respectively input to the gates of the transistors of the nineteenth series circuit. Serial signal is inverted by the CMOS inverter of the signal B to supply the VDD1 and VDD0 INVB10, wherein the signal A, the signal AB is to enter respectively, as.
The invention according to claim 5, in CMOS adder according to claim 1, a second adder for outputting a second sum signal Si to input carry signal Ci-1 of the signal S1 and 1-bit ago , A second carry unit that inputs the signal S1 and the signal Ci-1 and outputs a second carry signal C2, and a third carry that receives the signal C1 and the signal C2. A third adder that outputs a signal Ci, and the signal Si is “+1” when one of the signal S1 and the signal Ci−1 is “+1” and the other is “0”, and the signal S1 When the one of the signals Ci-1 is "-1" and the other is "0", the signal Ci-1 is "-1", and the other is "0". The signal C2 includes both the signal S1 and the signal Ci-1 “+1” when “+1”, “−1” when both the signal S1 and the signal Ci−1 are “−1”, and “0” otherwise. The signal Ci is “+1” when one of the signal C1 and the signal C2 is “+1” and the other is “0”, one of the signal C1 and the signal C2 is “−1”, and the other is “ “-1” when “0” and “0” otherwise, the second carry part corresponds to the number of ternary sign digits “−1”, “0”, “+1”. Two signals A and B of voltages VDD0, VDD1 and VDD2 (VDD0 <VDD1 <VDD2) are input (where A is the signal S1 and B is the signal Ci-1), and the signal C2 is output. A carry unit that is connected between the terminal of the voltage VDD2 and the terminal of the signal C2, and is connected to the terminal of the voltage VDD2 and a twenty-first series circuit composed of a series circuit of two PMOS transistors. PMOS transistor for the current source and the signal C2 A twenty-second series circuit comprising a series circuit with a current source PMOS transistor connected to the child, and a series circuit of two NMOS transistors connected between the voltage VDD0 terminal and the signal C2 terminal. A twenty-fourth series circuit comprising a series circuit of a current source NMOS transistor connected to the terminal of the voltage VDD0 and a current source NMOS transistor connected to the terminal of the signal C2. And the gate of each transistor of the twenty-first series circuit has a signal INVA21 obtained by inverting the signal A by a CMOS inverter using the VDD2 and VDD1 as power sources, and the signal B as the power sources VDD2 and VDD1. The signal INVB21 inverted by the CMOS inverter is input to each transistor of the 23rd series circuit. A signal INVA10 obtained by inverting the signal A by a CMOS inverter using VDD1 and VDD0 as a power source and a signal INVB10 obtained by inverting the signal B by a CMOS inverter using VDD1 and VDD0 as power sources are respectively input to the gates. It is characterized by doing so.
According to a sixth aspect of the present invention, the third series circuit of the second aspect, the tenth series circuit of the third aspect, or the seventeenth series circuit of the fourth aspect is a PMOS transistor for the current source. Or the gate of the first power supply is connected to the terminal of VDD1, or the sixth series circuit of claim 2, the fourteenth series circuit of claim 3, or the twentieth series circuit of claim 4 The VDD1 terminal is connected to the gate of the source NMOS transistor .
According to a seventh aspect of the present invention, in the twenty-second series circuit of the fifth aspect, a common connection point of the two NMOS transistors for the current source is connected to a gate of the PMOS transistor for the current source, or The twenty-fourth series circuit according to claim 5 is characterized in that a common connection point of the two PMOS transistors for the current source is connected to a gate of the NMOS transistor for the current source .

本発明のＣＭＯＳ加算器は、加算部と桁上げ部を具備し、３値のサインデジット数「＋１」、「０」、「−１」による入力信号Ａ，Ｂに対応して３値のサインデジット数「＋１」、「０」、「−１」による加算信号や桁上げ信号を出力し、これを実現する回路構成は各トランジスタが１つのしきい値をもつＭＯＳトランジスタですむので、廉価な通常のプロセスで製造できる。またスタティックな動作電流を少なくできるので消費電力が少なくて済み、しかも構成するＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。   The CMOS adder of the present invention comprises an adder and a carry, and has a ternary sign corresponding to input signals A and B with ternary sign digit numbers “+1”, “0”, and “−1”. An addition signal or carry signal with the number of digits “+1”, “0”, “−1” is output, and the circuit configuration for realizing this is inexpensive because each transistor can be a MOS transistor having one threshold value. It can be manufactured by a normal process. Further, since the static operating current can be reduced, the power consumption can be reduced, and the number of MOS transistors to be configured is small. Therefore, when many LSIs are mounted, the chip area and power consumption of the LSI are not increased.

本発明のＣＭＯＳ加算器では、１つのしきい値を持つＭＯＳトランジスタを使用して、サインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）のを２個の信号Ａ，Ｂを入力して演算し、その加算信号と桁上げ信号を出力する。ＶＤＤ１＝（ＶＤＤ２＋ＶＤＤ０）／２である。以下、詳しく説明する。なお、以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。   In the CMOS adder of the present invention, a MOS transistor having one threshold value is used, and voltages VDD2, VDD1, VDD0 (VDD2> VDD1) corresponding to the number of sign digits “+1”, “0”, “−1”. > VDD0) is calculated by inputting two signals A and B, and an addition signal and a carry signal are output. VDD1 = (VDD2 + VDD0) / 2. This will be described in detail below. In the following, “MP” represents a PMOS transistor, and “MN” represents an NMOS transistor.

図１(a)は実施例１の１ビット全加算器の構成を示すブロック図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」からなる２個の信号Ａ，Ｂを入力信号とする。Ａｉ，Ｂｉはｉビット目の３値のサインデジット数の入力信号、Ｃi-1は１ビット前の桁上げ入力信号、Ｃｉはｉビット目の桁上げ信号、Ｓｉはｉビット目の加算信号である。Ｓ１は中間加算信号、Ｍ１は中間桁上げ信号である。   FIG. 1A is a block diagram illustrating a configuration of a 1-bit full adder according to the first embodiment. In this embodiment, two signals A and B composed of ternary sign digit numbers “+1”, “0”, and “−1” are input signals. Ai and Bi are input signals of the ternary sign digit number of the i-th bit, Ci-1 is a carry input signal of the previous bit, Ci is a carry signal of the i-th bit, and Si is an addition signal of the i-th bit. is there. S1 is an intermediate addition signal, and M1 is an intermediate carry signal.

また、１は信号ＡｉとＢｉを入力して加算信号Ｓ１を出力する第１の加算部（ＳＵＭ１）、２は信号ＡｉとＢｉを入力して桁上げ信号Ｃ１を出力する第１の桁上げ部（ＣＡ１）、３は信号Ｓ１と信号Ｃi-1を入力して加算信号Ｓｉを出力する第２の加算部（ＳＵＭ２）、４は信号Ｓ１と信号Ｃi-1を入力して桁上げ信号Ｃ２を出力する第２の桁上げ部（ＣＡ２）、５は信号Ｃ１とＣ２を入力して桁上げ信号Ｃｉを出力する第３の加算部（ＳＵＭ２）である。   Reference numeral 1 denotes a first addition unit (SUM1) that inputs signals Ai and Bi and outputs an addition signal S1. Reference numeral 2 denotes a first carry unit that inputs signals Ai and Bi and outputs a carry signal C1. (CA1) 3 is a second adder (SUM2) that inputs the signal S1 and the signal Ci-1 and outputs the addition signal Si, and 4 is the signal S1 and the signal Ci-1 that are input and carries the carry signal C2. The second carry unit (CA2) 5 for output is a third adder unit (SUM2) for inputting the signals C1 and C2 and outputting the carry signal Ci.

図１(b)は図１(a)の１ビット全加算器の真理値を示す図である。この図１(b)から明らかなように、加算信号Ｓ１は、入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」となり、それ以外のとき「０」となる。桁上げ部信号Ｃ１は、入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」となり、それ以外のとき「０」となる。   FIG. 1B is a diagram showing a truth value of the 1-bit full adder of FIG. As apparent from FIG. 1B, the addition signal S1 is “−1” when one of the input signals A and B is “+1” and the other is “0”, and one of the input signals A and B is “ It is “+1” when the other is “0” and “0”, and “0” otherwise. The carry signal C1 is “+1” when both the input signals A and B are “+1” or one is “+1” and the other is “0”, and both the input signals A and B are “−1” or one is “ "-1" and "0" when the other is "0", "0" otherwise.

加算信号Ｓｉは、加算信号Ｓ１と桁上げ信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、加算信号Ｓ１と桁上げ信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。桁上げ信号Ｃ２は、加算信号Ｓ１と桁上げ信号Ｃi-1がともに「＋１」のとき「＋１」、加算信号Ｓ１と加算信号Ｃi-1がともに「−１」のとき「−１」となり、それ以外で「０」となる。桁上げ信号Ｃｉは、桁上げ信号Ｃ１と桁上げ信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、桁上げ信号Ｃ１と桁上げ信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。   The addition signal Si is “+1” when one of the addition signal S1 and the carry signal Ci−1 is “+1” and the other is “0”, and one of the addition signal S1 and the carry signal Ci-1 is “−1”. When the other is “0”, it is “−1”, otherwise it is “0”. The carry signal C2 is "+1" when both the addition signal S1 and the carry signal Ci-1 are "+1", and is "-1" when both the addition signal S1 and the addition signal Ci-1 are "-1". Otherwise, it is “0”. The carry signal Ci is “+1” when one of the carry signal C1 and the carry signal C2 is “+1” and the other is “0”, and one of the carry signal C1 and the carry signal C2 is “−1”. When the other is “0”, it is “−1”, otherwise it is “0”.

このように、第２，第３の加算部３，５は第１の加算部１と異なる動作を行う。また、第２の桁上げ部４は第１の桁上げ部と異なる動作を行う。そして、図１(b)の第２の桁上げ部４の桁上げ信号Ｃ２に着目すると、上位桁へ伝搬する桁上げ信号Ｃｉは桁上げ信号Ｃ１で決まり、下位からの桁上げ信号Ｃi-1を伝搬させない。このため、図１(a)のように構成される全加算器を多段に接続して構成した場合、上位桁への桁上げ信号の伝搬を抑え、演算速度の高速化を実現できる。   In this way, the second and third adders 3 and 5 perform operations different from those of the first adder 1. Further, the second carry unit 4 performs an operation different from that of the first carry unit. When paying attention to the carry signal C2 of the second carry unit 4 in FIG. 1B, the carry signal Ci propagating to the upper digit is determined by the carry signal C1, and the carry signal Ci-1 from the lower order. Do not propagate. For this reason, when the full adders configured as shown in FIG. 1A are connected in multiple stages, propagation of the carry signal to the upper digit can be suppressed, and the calculation speed can be increased.

図２(a)は図１(a)における第１の加算部（ＳＵＭ１）１の構成を示す回路図である。３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０は、例えばＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。   FIG. 2A is a circuit diagram showing a configuration of the first addition unit (SUM1) 1 in FIG. The power supply voltages VDD2, VDD1, and VDD0 corresponding to the ternary sign digit numbers “+1”, “0”, and “−1” are, for example, VDD2 = 1.8V, VDD1 = 0.9V, and VDD0 = 0V.

加算信号Ｓ１の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ１〜ＭＰ３の直列回路、トランジスタＭＰ４〜ＭＰ６の直列回路、電流源トランジスタＭＰ７とダイオード接続のトランジスタＭＰ８の直列回路が、それぞれ接続されている。また、加算信号Ｓ１の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ１〜ＭＮ３の直列回路、トランジスタＭＮ４〜ＭＮ６の直列回路、電流源トランジスタＭＮ７とダイオード接続のトランジスタＭＮ８の直列回路が、それぞれ接続されている。   A series circuit of transistors MP1 to MP3, a series circuit of transistors MP4 to MP6, and a series circuit of a current source transistor MP7 and a diode-connected transistor MP8 are connected between the output terminal of the addition signal S1 and the power supply terminal of VDD2. Has been. Between the output terminal of the addition signal S1 and the power supply terminal of VDD0, there are a series circuit of transistors MN1 to MN3, a series circuit of transistors MN4 to MN6, and a series circuit of a current source transistor MN7 and a diode-connected transistor MN8. Each is connected.

それぞれのトランジスタのゲートに印加される信号として、Ａは前記した信号、ＡＢは信号Ａの反転信号、Ｂは前記した信号、ＢＢは信号Ｂの反転信号である。また、ＩＮＶＡＢ２１は、ＶＤＤ２とＶＤＤ１を電圧電圧とする図６(a)に示す構成のトランジスタＭＰ１０１とＭＮ１０１からなるＣＭＯＳインバータにより、信号ＡＢを反転した信号である。ＩＮＶＢＢ２１も同様に信号ＢＢを反転した信号である。また、ＩＮＶＡＢ１０は、ＶＤＤ１とＶＤＤ０を電圧電圧とする図６(b)に示す構成のトランジスタＭＰ１０２とＭＮ１０２からなるＣＭＯＳインバータにより、信号ＡＢを反転した信号である。ＩＮＶＢＢ１０も同様に信号ＢＢを反転した信号である。   As signals applied to the gates of the respective transistors, A is the above-described signal, AB is the inverted signal of the signal A, B is the above-described signal, and BB is the inverted signal of the signal B. Further, INVAB21 is a signal obtained by inverting the signal AB by a CMOS inverter composed of the transistors MP101 and MN101 configured as shown in FIG. 6A using VDD2 and VDD1 as voltage voltages. Similarly, INVBB21 is a signal obtained by inverting the signal BB. Further, INVAB10 is a signal obtained by inverting the signal AB by a CMOS inverter composed of the transistors MP102 and MN102 having the configuration shown in FIG. 6B using VDD1 and VDD0 as voltage voltages. Similarly, INVBB10 is a signal obtained by inverting the signal BB.

図２(b)は(a)の第１の加算部（ＳＵＭ１）１の動作の真理値を示す説明図である。入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＰ１〜ＭＰ３がいずれもオンとなり加算信号Ｓ１は「＋１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、トランジスタＭＰ４〜ＭＰ６がいずれもオンとなり加算信号Ｓ１は「＋１」になる。   FIG. 2B is an explanatory diagram showing the truth value of the operation of the first addition unit (SUM1) 1 in FIG. When the input signal A is “−1” and B is “0”, the transistors MP1 to MP3 are all turned on and the addition signal S1 becomes “+1”. When the input signal A is “0” and B is “−1”, the transistors MP4 to MP6 are all turned on and the addition signal S1 becomes “+1”.

入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＮ１〜ＭＮ３がいずれもオンとなり加算信号Ｓ１は「−１」になる。また、入力信号Ａが「０」でＢが「＋１」のときも、トランジスタＭＮ４〜ＭＮ６がいずれもオンとなり加算信号Ｓ１は「−１」になる。   When the input signal A is “+1” and B is “0”, the transistors MN1 to MN3 are all turned on and the addition signal S1 is “−1”. When the input signal A is “0” and B is “+1”, the transistors MN4 to MN6 are all turned on and the addition signal S1 becomes “−1”.

入力信号ＡとＢの組み合わせがその他の場合は、トランジスタＭＰ１〜ＭＰ６，ＭＮ１〜ＭＮ６が全部オフになる。このときは、トランジスタＭＰ７，ＭＰ８，ＭＮ７，ＭＮ８の電流パスにより、加算信号Ｓ１をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する。すなわち、トランジスタＭＰ７，ＭＰ８，ＭＮ７，ＭＮ８の電流パスは、他に電流が流れるパスがない場合に、加算信号Ｓ１をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する機能がある。   When the combination of the input signals A and B is other than that, the transistors MP1 to MP6 and MN1 to MN6 are all turned off. At this time, the addition signal S1 is held at a voltage of VDD1 (“0”) that is an intermediate voltage between VDD2 and VDD0 by the current path of the transistors MP7, MP8, MN7, and MN8. That is, the current paths of the transistors MP7, MP8, MN7, and MN8 hold the addition signal S1 at the voltage VDD1 (“0”) that is an intermediate voltage between VDD2 and VDD0 when there is no other path through which current flows. There is a function.

他のパスで電流が供給され、加算信号Ｓ１がＶＤＤ２（「＋１」）に確定した場合は、トランジスタＭＮ８のダイオード動作により加算信号Ｓ１とＶＤＤ０の電源端子との間を保持することにより、その加算信号Ｓ１をＶＤＤ２の電圧に保持する。このとき、トランジスタＭＮ７はトランジスタＭＮ８に定電流を供給する機能を果たす。   When current is supplied through another path and the addition signal S1 is fixed to VDD2 (“+1”), the addition is performed by holding between the addition signal S1 and the power supply terminal of VDD0 by the diode operation of the transistor MN8. The signal S1 is held at the voltage of VDD2. At this time, the transistor MN7 functions to supply a constant current to the transistor MN8.

他のパスで電流が供給され、逆に、加算信号Ｓ１がＶＤＤ０（「−１」）に確定した場合は、トランジスタＭＰ８のダイオード動作により加算信号Ｓ１とＶＤＤ２の電源端子との間を保持することにより、その加算信号Ｓ１をＶＤＤ０の電圧に保持する。このとき、トランジスタＭＰ７はトランジスタＭＰ８に定電流を供給する機能を果す。   When current is supplied through another path and the addition signal S1 is determined to be VDD0 (“−1”), the addition signal S1 and the power supply terminal of VDD2 are held by the diode operation of the transistor MP8. Thus, the addition signal S1 is held at a voltage of VDD0. At this time, the transistor MP7 functions to supply a constant current to the transistor MP8.

図３(a)は図１(a)における第１の桁上げ部（ＣＡ１）２の構成を示す回路図である。桁上げ信号Ｃ１の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ１１とトランジスタＭＰ１２の直列回路、トランジスタＭＰ１３〜ＭＰ１５の直列回路、トランジスタＭＰ１６〜ＭＰ１８の直列回路、電流源トランジスタＭＰ１９とダイオード接続のトランジスタＭＰ２０の直列回路が、それぞれ接続されている。   FIG. 3A is a circuit diagram showing a configuration of the first carry part (CA1) 2 in FIG. Between the output terminal of the carry signal C1 and the power supply terminal of VDD2, a series circuit of transistors MP11 and MP12, a series circuit of transistors MP13 to MP15, a series circuit of transistors MP16 to MP18, and a diode connection to the current source transistor MP19 The series circuits of the transistors MP20 are connected to each other.

また、桁上げ信号Ｃ１の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ１とトランジスタＭＮ１２の直列回路、トランジスタＭＮ１３〜ＭＮ１５の直列回路、トランジスタＭＮ１６〜ＭＮ１８の直列回路、電流源トランジスタＭＮ１９とダイオード接続のトランジスタＭＮ２０の直列回路が、それぞれ接続されている。   Between the output terminal of the carry signal C1 and the power supply terminal of VDD0, a series circuit of transistors MN1 and MN12, a series circuit of transistors MN13 to MN15, a series circuit of transistors MN16 to MN18, and a current source transistor MN19 A series circuit of diode-connected transistors MN20 is connected to each other.

それぞれのトランジスタのゲートに印加される信号として、Ａ，ＡＢ，Ｂ，ＢＢは前記した信号である。また、ＩＮＶＡ２１は、ＶＤＤ２とＶＤＤ１を電圧電圧とする図６(c)に示す構成のトランジスタＭＰ１０３とＭＮ１０３からなるＣＭＯＳインバータにより、信号Ａを反転した信号である。ＩＮＶＢ２１も同様に信号Ｂを反転した信号である。また、ＩＮＶＡ１０は、ＶＤＤ１とＶＤＤ０を電圧電圧とする図６(d)に示す構成のトランジスタＭＰ１０４とＭＮ１０４からなるＣＭＯＳインバータにより、信号Ａを反転した信号である。ＩＮＶＢ１０も同様に信号Ｂを反転した信号である。   As signals applied to the gates of the respective transistors, A, AB, B, and BB are the signals described above. Further, INVA21 is a signal obtained by inverting the signal A by a CMOS inverter composed of the transistors MP103 and MN103 having the configuration shown in FIG. 6C using VDD2 and VDD1 as voltage voltages. Similarly, INVB21 is a signal obtained by inverting the signal B. Further, INVA10 is a signal obtained by inverting signal A by a CMOS inverter composed of transistors MP104 and MN104 having the configuration shown in FIG. Similarly, INVB10 is a signal obtained by inverting the signal B.

図３(b)は(a)の第１の桁上げ部（ＣＡ１）２の動作の真理値を示す説明図である。入力信号ＡとＢが「＋１」のときは、トランジスタＭＰ１１とトランジスタＭＰ１２がいずれもオンとなり桁上げ信号Ｃ１は「＋１」になる。また、入力信号Ａが「＋１」でＢが「０」のときも、トランジスタＭＰ１３〜ＭＰ１５がいずれもオンとなり桁上げ信号Ｃ１は「＋１」になる。また、入力信号Ａが「０」でＢが「＋１」のときも、トランジスタＭＰ１７〜ＭＰ１８がいずれもオンとなり桁上げ信号Ｃ１は「＋１」になる。   FIG. 3B is an explanatory diagram showing the truth value of the operation of the first carry section (CA1) 2 of FIG. When the input signals A and B are “+1”, both the transistor MP11 and the transistor MP12 are turned on, and the carry signal C1 is “+1”. When the input signal A is “+1” and B is “0”, the transistors MP13 to MP15 are all turned on and the carry signal C1 becomes “+1”. Also, when the input signal A is “0” and B is “+1”, the transistors MP17 to MP18 are all on and the carry signal C1 is “+1”.

入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＮ１２とトランジスタＭＮ１３がいずれもオンとなり桁上げ信号Ｃ１は「−１」になる。また、入力信号Ａが「−１」でＢが「０」のときも、トランジスタＭＮ１３〜ＭＮ１５がいずれもオンとなり桁上げ信号Ｃ１は「−１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、トランジスタＭＮ１６〜ＭＮ１８がいずれもオンとなり桁上げ信号Ｃ１は「−１」になる。   When the input signal A is “−1” and B is “−1”, both the transistor MN12 and the transistor MN13 are turned on, and the carry signal C1 becomes “−1”. When the input signal A is “−1” and B is “0”, the transistors MN13 to MN15 are all turned on and the carry signal C1 becomes “−1”. When the input signal A is “0” and B is “−1”, the transistors MN16 to MN18 are all turned on and the carry signal C1 becomes “−1”.

入力信号ＡとＢの組み合わせがともに「０」、又は「＋１」と「−１」の組み合わせの場合は、トランジスタＭＰ１１〜ＭＰ１８，ＭＮ１１〜ＭＮ８が全部オフになる。このときは、トランジスタＭＰ１９，ＭＰ２０，ＭＮ１９，ＭＮ２０の電流パスにより、桁上げ信号Ｃ１をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する。すなわち、トランジスタＭＰ１９，ＭＰ２０，ＭＮ１９，ＭＮ２０の電流パスは、他に電流が流れるパスがない場合に、桁上げ信号Ｃ１をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する機能がある。   When the combinations of the input signals A and B are both “0” or “+1” and “−1”, the transistors MP11 to MP18 and MN11 to MN8 are all turned off. At this time, the carry signal C1 is held at the voltage VDD1 (“0”), which is an intermediate voltage between VDD2 and VDD0, by the current paths of the transistors MP19, MP20, MN19, and MN20. That is, the current paths of the transistors MP19, MP20, MN19, and MN20 hold the carry signal C1 at the voltage VDD1 (“0”) that is an intermediate voltage between VDD2 and VDD0 when there is no other path through which current flows. There is a function to do.

他のパスで電流が供給され、桁上げ信号Ｃ１がＶＤＤ２（「＋１」）に確定した場合は、トランジスタＭＮ２０のダイオード動作により桁上げ信号Ｃ１とＶＤＤ０の電源端子との間を保持することにより、その桁上げ信号Ｃ１をＶＤＤ２の電圧に保持する。このとき、トランジスタＭＮ１９はトランジスタＭＮ２０に定電流を供給する機能を果たす。   When current is supplied through another path and the carry signal C1 is fixed to VDD2 (“+1”), by holding the carry signal C1 and the power supply terminal of VDD0 by the diode operation of the transistor MN20, The carry signal C1 is held at the voltage VDD2. At this time, the transistor MN19 functions to supply a constant current to the transistor MN20.

他のパスで電流が供給され、逆に、桁上げ信号Ｃ１がＶＤＤ０（「−１」）に確定した場合は、トランジスタＭＰ２０のダイオード動作により桁上げ信号Ｃ１とＶＤＤ２の電源端子との間を保持することにより、その桁上げ信号Ｃ１をＶＤＤ０の電圧に保持する。このとき、トランジスタＭＰ１９はトランジスタＭＰ２０に定電流を供給する機能を果す。   If current is supplied through another path and the carry signal C1 is determined to be VDD0 (“−1”), the current between the carry signal C1 and the power supply terminal of VDD2 is maintained by the diode operation of the transistor MP20. As a result, the carry signal C1 is held at a voltage of VDD0. At this time, the transistor MP19 functions to supply a constant current to the transistor MP20.

図４(a)は図１(a)における第２，第３の加算部（ＳＵＭ２）３，５の構成を示す回路図である。加算信号Ｓ２の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ２１〜ＭＰ２３の直列回路、トランジスタＭＰ２４〜ＭＰ２６の直列回路、電流源トランジスタＭＰ２７とダイオード接続のトランジスタＭＰ２８の直列回路が、それぞれ接続されている。また、加算信号Ｓ２の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ２１〜ＭＮ２３の直列回路、トランジスタＭＮ２４〜ＭＮ２６の直列回路、電流源トランジスタＭＮ２７とダイオード接続のトランジスタＭＮ２８の直列回路が、それぞれ接続されている。   FIG. 4A is a circuit diagram showing the configuration of the second and third addition units (SUM2) 3 and 5 in FIG. A series circuit of transistors MP21 to MP23, a series circuit of transistors MP24 to MP26, and a series circuit of a current source transistor MP27 and a diode-connected transistor MP28 are connected between the output terminal of the addition signal S2 and the power supply terminal of VDD2. Has been. Between the output terminal of the addition signal S2 and the power supply terminal of VDD0, there are a series circuit of transistors MN21 to MN23, a series circuit of transistors MN24 to MN26, and a series circuit of a current source transistor MN27 and a diode-connected transistor MN28. Each is connected.

それぞれのトランジスタのゲートに印加される信号として、Ａ、ＡＢ，Ｂ，ＢＢ，ＩＮＶＡ２１，ＩＮＶＢ２１，ＩＮＶＡ１０、ＩＮＶＢ１０は図３で説明した場合と同じである。ただし、ここにおける信号ＡとＢは、第２の加算部３の場合は図１(a)における信号Ｓ１と信号Ｃi-1に相当し、第３の加算部５の場合は信号Ｃ１と信号Ｃ２に相当する。   As signals applied to the gates of the respective transistors, A, AB, B, BB, INVA21, INVB21, INVA10, and INVB10 are the same as those described with reference to FIG. However, the signals A and B here correspond to the signal S1 and the signal Ci-1 in FIG. 1A in the case of the second adder 3, and the signals C1 and C2 in the case of the third adder 5. It corresponds to.

図４(b)は(a)の第２，第３の加算部（ＳＵＭ２）３，５の動作の真理値を示す説明図である。入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＰ２１〜ＭＰ２３がいずれもオンとなり加算信号Ｓ２は「＋１」になる。また、入力信号Ａが「０」でＢが「＋１」のときも、トランジスタＭＰ２４〜ＭＰ２６がいずれもオンとなり加算信号Ｓ２は「＋１」になる。   FIG. 4B is an explanatory diagram showing the truth values of the operations of the second and third addition units (SUM2) 3 and 5 in FIG. When the input signal A is “+1” and B is “0”, the transistors MP21 to MP23 are all turned on and the addition signal S2 is “+1”. When the input signal A is “0” and B is “+1”, the transistors MP24 to MP26 are all turned on and the addition signal S2 becomes “+1”.

入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＮ２１〜ＭＮ２３がいずれもオンとなり加算信号Ｓ２は「−１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、トランジスタＭＮ２４〜ＭＮ２６がいずれもオンとなり加算信号Ｓ２は「−１」になる。   When the input signal A is “−1” and B is “0”, the transistors MN21 to MN23 are all turned on and the addition signal S2 is “−1”. Also, when the input signal A is “0” and B is “−1”, the transistors MN24 to MN26 are all turned on and the addition signal S2 becomes “−1”.

入力信号ＡとＢの組み合わせがその他の場合は、トランジスタＭＰ２１〜ＭＰ２６，ＭＮ２１〜ＭＮ２６が全部オフになる。このときは、トランジスタＭＰ２７，ＭＰ２８，ＭＮ２７，ＭＮ２８の電流パスにより、加算信号Ｓ２をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する。すなわち、トランジスタＭＰ２７，ＭＰ２８，ＭＮ２７，ＭＮ２８の電流パスは、他に電流が流れるパスがない場合に、加算信号Ｓ２をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する機能がある。   In other combinations of the input signals A and B, the transistors MP21 to MP26 and MN21 to MN26 are all turned off. At this time, the addition signal S2 is held at a voltage of VDD1 (“0”) that is an intermediate voltage between VDD2 and VDD0 by the current path of the transistors MP27, MP28, MN27, and MN28. That is, the current paths of the transistors MP27, MP28, MN27, and MN28 hold the addition signal S2 at the voltage VDD1 (“0”) that is an intermediate voltage between VDD2 and VDD0 when there is no other path through which current flows. There is a function.

他のパスで電流が供給され、加算信号Ｓ２がＶＤＤ２（「＋１」）に確定した場合は、トランジスタＭＮ２８のダイオード動作により加算信号Ｓ２とＶＤＤ０の電源端子との間を保持することにより、その加算信号Ｓ２をＶＤＤ２の電圧に保持する。このとき、トランジスタＭＮ２７はトランジスタＭＮ２８に定電流を供給する機能を果たす。   When current is supplied through another path and the addition signal S2 is fixed to VDD2 (“+1”), the addition is performed by holding the addition signal S2 and the power supply terminal of VDD0 by the diode operation of the transistor MN28. The signal S2 is held at the voltage VDD2. At this time, the transistor MN27 functions to supply a constant current to the transistor MN28.

他のパスで電流が供給され、逆に、加算信号Ｓ２がＶＤＤ０（「−１」）に確定した場合は、トランジスタＭＰ２８のダイオード動作により加算信号Ｓ２とＶＤＤ２の電源端子との間を保持することにより、その加算信号Ｓ２をＶＤＤ０の電圧に保持する。このとき、トランジスタＭＰ２７はトランジスタＭＰ２８に定電流を供給する機能を果す。   When current is supplied through another path and the addition signal S2 is determined to be VDD0 (“−1”), the addition signal S2 and the power supply terminal of VDD2 are held by the diode operation of the transistor MP28. Thus, the addition signal S2 is held at a voltage of VDD0. At this time, the transistor MP27 functions to supply a constant current to the transistor MP28.

図５(a)は図１(a)における桁上げ部（ＣＡ２）４の構成を示す回路図である。桁上げ信号Ｃ２の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ３１とＭＰ３２の直列回路、電流源トランジスタＭＰ３３とダイオード接続のトランジスタＭＰ３４の直列回路が、それぞれ接続されている。   FIG. 5A is a circuit diagram showing a configuration of the carry section (CA2) 4 in FIG. Between the output terminal of the carry signal C2 and the power supply terminal of VDD2, a series circuit of transistors MP31 and MP32 and a series circuit of a current source transistor MP33 and a diode-connected transistor MP34 are connected.

また、加算信号Ｃ２の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ３１とトランジスタＭＮ３２の直列回路、電流源トランジスタＭＮ３３とダイオード接続のトランジスタＭＮ３４の直列回路が、それぞれ接続されている。   A series circuit of a transistor MN31 and a transistor MN32 and a series circuit of a current source transistor MN33 and a diode-connected transistor MN34 are connected between the output terminal of the addition signal C2 and the power supply terminal of VDD0.

それぞれのトランジスタのゲートに印加される信号として、ＩＮＶＡ２１，ＩＮＶＢ２１，ＩＮＶＡ１０、ＩＮＶＢ１０は図２で説明した場合と同じである。ただし、ここにおける信号ＡとＢは、図１(a)における信号Ｓ１と信号Ｃi-1に相当する。   As signals applied to the gates of the respective transistors, INVA21, INVB21, INVA10, and INVB10 are the same as those described with reference to FIG. However, the signals A and B here correspond to the signal S1 and the signal Ci-1 in FIG.

図５(b)は(a)の第２の桁上げ部（ＣＡ２）４の動作の真理値を示す説明図である。入力信号ＡとＢが「＋１」のときは、トランジスタＭＰ２１とＭＰ２２がいずれもオンとなり桁上げ信号Ｃ２は「＋１」になる。また、入力信号ＡとＢが「−１」のときは、トランジスタＭＮ３１とＭＮ３２がいずれもオンとなり桁上げ信号Ｃ２は「−１」になる。   FIG. 5B is an explanatory diagram showing the truth value of the operation of the second carry section (CA2) 4 in FIG. When the input signals A and B are “+1”, the transistors MP21 and MP22 are both turned on and the carry signal C2 is “+1”. When the input signals A and B are “−1”, both the transistors MN31 and MN32 are turned on and the carry signal C2 is “−1”.

入力信号ＡとＢの組み合わせがそれ以外のときは、トランジスタＭＰ３１、ＭＰ３２，ＭＮ３１，ＭＮ３２が全部オフになる。このときは、トランジスタＭＰ３３，ＭＰ３４，ＭＮ３３，ＭＮ３４の電流パスにより、桁上げ信号Ｃ２をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する。すなわち、トランジスタＭＰ３３，ＭＰ３４，ＭＮ３３，ＭＮ３４の電流パスは、他に電流が流れるパスがない場合に、加算信号Ｓ２をＶＤＤ２とＶＤＤ０の中間の電圧であるＶＤＤ１（「０」）の電圧に保持する機能がある。   When the combination of the input signals A and B is other than that, the transistors MP31, MP32, MN31, and MN32 are all turned off. At this time, the carry signal C2 is held at the voltage VDD1 (“0”), which is an intermediate voltage between VDD2 and VDD0, by the current paths of the transistors MP33, MP34, MN33, and MN34. That is, the current paths of the transistors MP33, MP34, MN33, and MN34 hold the addition signal S2 at a voltage VDD1 (“0”) that is an intermediate voltage between VDD2 and VDD0 when there is no other path through which current flows. There is a function.

他のパスで電流が供給され、桁上げ信号Ｃ２がＶＤＤ２（「＋１」）に確定した場合は、トランジスタＭＮ３４のダイオード動作により桁上げ信号Ｃ２とＶＤＤ０の電源端子との間を保持することにより、その桁上げ信号Ｃ２をＶＤＤ２の電圧に保持する。このとき、トランジスタＭＮ３３はトランジスタＭＮ３４に定電流を供給する機能を果たす。   When current is supplied through another path and the carry signal C2 is fixed to VDD2 (“+1”), by holding the carry signal C2 and the power supply terminal of VDD0 by the diode operation of the transistor MN34, The carry signal C2 is held at the voltage VDD2. At this time, the transistor MN33 functions to supply a constant current to the transistor MN34.

他のパスで電流が供給され、逆に、桁上げ信号Ｃ２がＶＤＤ０（「−１」）に確定した場合は、トランジスタＭＰ３４のダイオード動作により桁上げ信号Ｃ２とＶＤＤ２の電源端子との間を保持することにより、その桁上げ信号Ｃ２をＶＤＤ０の電圧に保持する。このとき、トランジスタＭＰ３３はトランジスタＭＰ３４に定電流を供給する機能を果す。   If current is supplied through another path and the carry signal C2 is determined to be VDD0 ("-1"), the current between the carry signal C2 and the power supply terminal of VDD2 is maintained by the diode operation of the transistor MP34. As a result, the carry signal C2 is held at a voltage of VDD0. At this time, the transistor MP33 functions to supply a constant current to the transistor MP34.

なお、この第２の桁上げ部（ＣＡ２）４では、トランジスタＭＰ３３とトランジスタＭＮ３３のゲートにはＶＤＤ１の電源端子を接続せず、トランジスタＭＰ３３のゲートをトランジスタＭＮ３３とトランジスタＭＮ３４の共通接続点に接続し、トランジスタＭＮ３３のゲートをトランジスタＭＰ３３とトランジスタＭＰ３４の共通接続点に接続している。このようにすれば、電流源トランジスタＭＰ３３，ＭＮ３３の電流値が大きくなり、桁上げ信号Ｃ２がＶＤＤ１（「０」）からＶＤＤ２（「＋１」）にあるいはＶＤＤ０（「−１」）に変化する遷移時間を短縮することができる。これは、図２のトランジスタＭＰ７，ＭＰ８，ＭＮ７，ＭＮ８の接続形態や、図３のトランジスタＭＰ１９，ＭＰ２０，ＭＮ１９，ＭＮ２０の接続形態や、図４のトランジスタＭＰ２７，ＭＰ２８，ＭＮ２７，ＭＮ２８の接続形態についても同様に変更して、同様の作用効果を得ることができる。   In the second carry section (CA2) 4, the gates of the transistors MP33 and MN33 are not connected to the power supply terminal VDD1, but the gate of the transistor MP33 is connected to the common connection point of the transistors MN33 and MN34. The gate of the transistor MN33 is connected to the common connection point of the transistors MP33 and MP34. In this way, the current values of the current source transistors MP33 and MN33 increase, and the carry signal C2 changes from VDD1 (“0”) to VDD2 (“+1”) or VDD0 (“−1”). Time can be shortened. This is because of the connection form of the transistors MP7, MP8, MN7 and MN8 in FIG. 2, the connection form of the transistors MP19, MP20, MN19 and MN20 in FIG. 3, and the connection form of the transistors MP27, MP28, MN27 and MN28 in FIG. In the same manner, the same effects can be obtained.

(a)は実施例１のＣＭＯＳ加算器のブロック図、(b)はその動作時の真理値を示す説明図である。(a) is a block diagram of the CMOS adder according to the first embodiment, and (b) is an explanatory diagram showing a truth value during the operation. (a)は実施例２の第１の加算部（ＳＵＭ１）１のブロック図、(b)はその動作時の真理値を示す説明図である。(a) is a block diagram of the first addition unit (SUM1) 1 of the second embodiment, and (b) is an explanatory diagram showing a truth value during the operation. (a)は実施例３の第１の桁上げ部（ＣＡ１）２のブロック図、(b)はその動作時の真理値を示す説明図である。(a) is a block diagram of the first carry part (CA1) 2 of the third embodiment, and (b) is an explanatory diagram showing a truth value during the operation. (a)は実施例４の第２，第３の加算部（ＳＵＭ２）３，５のブロック図、(b)はその動作時の真理値を示す説明図である。(a) is a block diagram of the second and third addition units (SUM2) 3 and 5 of the fourth embodiment, and (b) is an explanatory diagram showing a truth value during the operation. (a)は実施例５の第２の桁上げ部（ＣＡ２）４のブロック図、(b)はその動作時の真理値を示す説明図である。(a) is a block diagram of the second carry part (CA2) 4 of the fifth embodiment, and (b) is an explanatory diagram showing a truth value during the operation. (a)〜(d)はＣＭＯＳインバータの回路図である。(a)-(d) is a circuit diagram of a CMOS inverter.

符号の説明Explanation of symbols

１：第１の加算部（ＳＵＭ１）
２：第１の桁上げ部（ＣＡ１）
３：第２の加算部（ＳＵＭ２）
４：第２の桁上げ部（ＣＡ２）
５：第３の加算部（ＳＵＭ２） 1: 1st addition part (SUM1)
2: First carry part (CA1)
3: Second addition unit (SUM2)
4: Second carry part (CA2)
5: Third adder (SUM2)

Claims (7)

「＋１」、「０」、「−１」の３値のサインデジット数による２つの入力信号ＡとＢを入力して第１の加算信号Ｓ１を出力する第１の加算部と、前記２つの入力信号ＡとＢを入力して第１の桁上げ信号Ｃ１を出力する第１の桁上げ部とを具備するＣＭＯＳ加算器であって、
前記第１の加算信号Ｓ１は、前記入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、前記入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」、それ以外のとき「０」となり、
前記第１の桁上げ部信号Ｃ１は、前記入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、前記入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」、それ以外のとき「０」となる、
ようにしたことを特徴とするＣＭＯＳ加算器。 A first adder that inputs two input signals A and B having three ternary sign digits of "+1", "0", and "-1" and outputs a first addition signal S1; A CMOS adder comprising: a first carry unit that inputs input signals A and B and outputs a first carry signal C1;
The first addition signal S1 is “−1” when one of the input signals A and B is “+1” and the other is “0”, and one of the input signals A and B is “−1” and the other is “1”. “+1” when “0”, “0” otherwise,
The first carry part signal C1 is “+1” when both the input signals A and B are “+1” or one is “+1” and the other is “0”, and both the input signals A and B are “−”. "-1" or "-1" when one is "0" and the other is "0", "0" otherwise
A CMOS adder characterized by being configured as described above. 請求項１に記載のＣＭＯＳ加算器において、前記第１の加算部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｓ１を出力する加算部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第２の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第３の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第４の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第５の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第６の直列回路と、を具備し、
前記第１の直列回路の各トランジスタのゲートには、前記信号Ａを反転した信号ＡＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第２の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ２１、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、
前記第４の直列回路の各トランジスタのゲートには、前記信号ＡＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第５の直列回路の各トランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。 The CMOS adder according to claim 1, wherein the first adder is
Two signals A and B of voltages VDD0, VDD1 and VDD2 (VDD0 <VDD1 <VDD2) corresponding to ternary sign digit numbers “−1”, “0” and “+1” are input and An adder for outputting a signal S1,
A first series circuit comprising a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal S1;
A second series circuit comprising a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal S1;
A third series circuit comprising a series circuit of a current source PMOS transistor connected to the voltage VDD2 terminal and a current source PMOS transistor connected to the signal S1 terminal;
A fourth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal S1;
A fifth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal S1;
A sixth series circuit comprising a series circuit of an NMOS transistor for current source connected to the terminal of the voltage VDD0 and an NMOS transistor for current source connected to the terminal of the signal S1,
At the gate of each transistor of the first series circuit, the signal ABV21 obtained by inverting the signal AB obtained by inverting the signal A by a CMOS inverter using the VDD2 and VDD1 as power sources, the signal B, and the signal obtained by inverting the signal B BB enters each,
The signal INVBB21, the signal A, and the signal AB obtained by inverting the signal BB with a CMOS inverter that uses the VDD2 and VDD1 as power sources are input to the gates of the transistors of the second series circuit,
The signal INVAB10, the signal B, and the signal BB obtained by inverting the signal AB with a CMOS inverter using the VDD1 and VDD0 as power sources are input to the gates of the transistors of the fourth series circuit,
The signal INVBB10, the signal A, and the signal AB obtained by inverting the signal BB with a CMOS inverter that uses the VDD1 and VDD0 as power sources are input to the gates of the transistors of the fifth series circuit, respectively.
A CMOS adder characterized by being configured as described above. 請求項１に記載のＣＭＯＳ加算器において、前記第１の桁上げ部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｃ１を出力する桁上げ部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第７の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第８の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第９の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１０の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第１１の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１２の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１３の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ１の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第１４の直列回路と、を具備し、
前記第７の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、
前記第８の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、
前記第１１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、
前記第１２の直列回路の各トランジスタのゲートには、前記信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第１３の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。 2. The CMOS adder according to claim 1, wherein the first carry unit is
Two signals A and B of voltages VDD0, VDD1 and VDD2 (VDD0 <VDD1 <VDD2) corresponding to ternary sign digit numbers “−1”, “0” and “+1” are input and A carry unit for outputting a signal C1,
A seventh series circuit comprising a series circuit of two PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal C1;
An eighth series circuit comprising a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal C1;
A ninth series circuit comprising a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal C1;
A tenth series circuit comprising a series circuit of a current source PMOS transistor connected to the voltage VDD2 terminal and a current source PMOS transistor connected to the signal C1 terminal;
An eleventh series circuit comprising a series circuit of two NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal C1;
A twelfth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal C1;
A thirteenth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal C1;
A fourteenth series circuit comprising a series circuit of an NMOS transistor for current source connected to the terminal of the voltage VDD0 and an NMOS transistor for current source connected to the terminal of the signal C1,
At the gate of each transistor of the seventh series circuit, the signal A is inverted by a CMOS inverter using VDD2 and VDD1 as power sources, and the signal B is inverted by a CMOS inverter using VDD2 and VDD1 as power sources. Input signal INVB21 is input respectively,
The signal INVA21, the signal B, and the signal BB obtained by inverting the signal B are input to the gates of the transistors of the eighth series circuit,
The signal INVB21 obtained by inverting the signal B by a CMOS inverter using VDD2 and VDD1 as a power source, the signal A, and the signal AB obtained by inverting the signal A are input to the gates of the transistors of the ninth series circuit, respectively. ,
The gate of each transistor of the eleventh series circuit is inverted at a signal INVA10 obtained by inverting the signal A by a CMOS inverter using VDD1 and VDD0 as a power source, and inverted by a CMOS inverter using VDD1 and VDD0 as a power source. Input signal INVB10, respectively,
The signal INVA10, the signal B, and the signal BB are input to the gates of the transistors of the twelfth series circuit,
The signal INVB10, the signal A, and the signal AB, which are obtained by inverting the signal B with a CMOS inverter using VDD1 and VDD0 as power sources, are input to the gates of the transistors of the thirteenth series circuit, respectively.
A CMOS adder characterized by being configured as described above. 請求項１に記載のＣＭＯＳ加算器において、
前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、
前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、
前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、
前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、
前記第２又は第３の加算部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1、又はＡは前記信号Ｃ１、Ｂは前記信号Ｃ２）を入力して信号Ｓ２（前記信号Ｓｉ又は前記信号Ｃｉ）を出力する加算部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１５の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１６の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第１７の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１８の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１９の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｓ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２０の直列回路と、を具備し、
前記第１５の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第１６の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、
前記第１８の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第１９の直列回路の各トランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。 The CMOS adder according to claim 1, wherein
A second adder that inputs the signal S1 and the carry signal Ci-1 of the previous bit and outputs a second addition signal Si; and a second adder that inputs the signal S1 and the signal Ci-1 A second carry unit that outputs a carry signal C2, and a third adder unit that inputs the signal C1 and the signal C2 and outputs a third carry signal Ci.
The signal Si is "+1" when one of the signal S1 and the signal Ci-1 is "+1" and the other is "0", and one of the signal S1 and the signal Ci-1 is "-1" and the other "-1" when is "0", "0" otherwise,
The signal C2 is "+1" when both the signal S1 and the signal Ci-1 are "+1", "-1" when both the signal S1 and the signal Ci-1 are "-1", and otherwise “0”,
The signal Ci is “+1” when one of the signal C1 and the signal C2 is “+1” and the other is “0”, one of the signal C1 and the signal C2 is “−1”, and the other is “0”. So that it is “−1” for other cases, “0” for other cases,
The second or third adding unit is
Two signals A and B of voltages VDD0, VDD1 and VDD2 (VDD0 <VDD1 <VDD2) corresponding to ternary sign digit numbers “−1”, “0”, “+1” (where A is The signal S1, B is the signal Ci-1, or A is the signal C1, and B is the signal C2) and inputs the signal S2 (the signal Si or the signal Ci).
A fifteenth series circuit comprising a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal S2,
A sixteenth series circuit comprising a series circuit of three PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal S2,
A seventeenth series circuit comprising a series circuit of a PMOS transistor for current source connected to the terminal of the voltage VDD2 and a PMOS transistor for current source connected to the terminal of the signal S2,
An eighteenth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal S2,
A nineteenth series circuit comprising a series circuit of three NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal S2.
A twentieth series circuit comprising a series circuit of an NMOS transistor for current source connected to the terminal of the voltage VDD0 and an NMOS transistor for current source connected to the terminal of the signal S2,
The signal INVA21 obtained by inverting the signal A by a CMOS inverter using VDD2 and VDD1 as a power source, the signal B, and the signal BB obtained by inverting the signal B are input to the gates of the respective transistors of the fifteenth series circuit. ,
The signal INVB21 obtained by inverting the signal B with a CMOS inverter using VDD2 and VDD1 as a power source, the signal A, and the signal AB obtained by inverting the signal A are input to the gates of the transistors of the sixteenth series circuit, respectively. ,
The signal INVA10, the signal B, and the signal BB obtained by inverting the signal A with a CMOS inverter using the VDD1 and VDD0 as power sources are input to the gates of the transistors of the eighteenth series circuit,
The signal INVB10, the signal A, and the signal AB obtained by inverting the signal B with a CMOS inverter that uses the VDD1 and VDD0 as power sources are input to the gates of the transistors of the nineteenth series circuit, respectively.
A CMOS adder characterized by being configured as described above. 請求項１に記載のＣＭＯＳ加算器において、
前記信号Ｓ１と１ビット前の桁上げ信号Ｃi-1を入力して第２の加算信号Ｓｉを出力する第２の加算部と、前記信号Ｓ１と前記信号Ｃi-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備し、
前記信号Ｓｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、
前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃi-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1がともに「−１」のとき「−１」、それ以外で「０」となり、
前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となるようにし、
前記第２の桁上げ部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1）を入力して前記信号Ｃ２を出力する桁上げ部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｃ２の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第２１の直列回路と、
前記電圧ＶＤＤ２の端子に接続された電流源用のＰＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＰＭＯＳトランジスタとの直列回路からなる第２２の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ２の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第２３の直列回路と、
前記電圧ＶＤＤ０の端子に接続された電流源用のＮＭＯＳトランジスタと前記信号Ｃ２の端子に接続された電流源用のＮＭＯＳトランジスタとの直列回路からなる第２４の直列回路と、を具備し、
前記第２１の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、
前記第２３の直列回路の各トランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。 The CMOS adder according to claim 1 , wherein
A second adder that inputs the signal S1 and the carry signal Ci-1 of the previous bit and outputs a second addition signal Si; and a second adder that inputs the signal S1 and the signal Ci-1 A second carry unit that outputs a carry signal C2, and a third adder unit that inputs the signal C1 and the signal C2 and outputs a third carry signal Ci.
The signal Si is "+1" when one of the signal S1 and the signal Ci-1 is "+1" and the other is "0", and one of the signal S1 and the signal Ci-1 is "-1" and the other "-1" when is "0", "0" otherwise,
The signal C2 is "+1" when both the signal S1 and the signal Ci-1 are "+1", "-1" when both the signal S1 and the signal Ci-1 are "-1", and otherwise “0”,
The signal Ci is “+1” when one of the signal C1 and the signal C2 is “+1” and the other is “0”, one of the signal C1 and the signal C2 is “−1”, and the other is “0”. So that it is “−1” for other cases, “0” for other cases,
The second carry part is
Two signals A and B of voltages VDD0, VDD1 and VDD2 (VDD0 <VDD1 <VDD2) corresponding to ternary sign digit numbers “−1”, “0”, “+1” (where A is The signals S1 and B are carry units for inputting the signal Ci-1) and outputting the signal C2.
A twenty-first series circuit comprising a series circuit of two PMOS transistors connected between the terminal of the voltage VDD2 and the terminal of the signal C2,
A twenty-second series circuit comprising a series circuit of a current source PMOS transistor connected to the voltage VDD2 terminal and a current source PMOS transistor connected to the signal C2 terminal;
A twenty-third series circuit comprising a series circuit of two NMOS transistors connected between the terminal of the voltage VDD0 and the terminal of the signal C2.
A 24th series circuit comprising a series circuit of an NMOS transistor for current source connected to the terminal of the voltage VDD0 and an NMOS transistor for current source connected to the terminal of the signal C2,
The gate of each transistor of the twenty-first series circuit has a signal INVA21 obtained by inverting the signal A by a CMOS inverter using VDD2 and VDD1 as power sources, and the signal B is inverted by a CMOS inverter using VDD2 and VDD1 as power sources. Input signal INVB21 is input respectively,
At the gate of each transistor of the 23rd series circuit, the signal A is inverted by a CMOS inverter using VDD1 and VDD0 as power sources, and the signal B is inverted by a CMOS inverter using VDD1 and VDD0 as power sources. The input signal INVB10 is input respectively.
A CMOS adder characterized by being configured as described above. 請求項２の前記第３の直列回路、請求項３の前記第１０の直列回路、あるいは請求項４の前記第１７の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続され、
又は、請求項２の前記第６の直列回路、請求項３の前記第１４の直列回路、あるいは請求項４の前記第２０の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記ＶＤＤ１の端子が接続されている、
ことを特徴とするＣＭＯＳ加算器。 In the third series circuit of claim 2 , the tenth series circuit of claim 3, or the seventeenth series circuit of claim 4, the VDD1 terminal is connected to the gate of the PMOS transistor for the current source. Connected,
Alternatively, the sixth series circuit according to claim 2, the fourteenth series circuit according to claim 3, or the twentieth series circuit according to claim 4 is configured such that the VDD1 is connected to a gate of the NMOS transistor for the current source. The terminal is connected,
A CMOS adder characterized by that. 請求項５の前記第２２の直列回路は、前記電流源用のＰＭＯＳトランジスタのゲートに前記電流源用の２個のＮＭＯＳトランジスタの共通接続点が接続され、
又は、請求項５の前記第２４の直列回路は、前記電流源用のＮＭＯＳトランジスタのゲートに前記電流源用の２個のＰＭＯＳトランジスタの共通接続点が接続されている、
ことを特徴とするＣＭＯＳ加算器。 In the twenty-second series circuit of claim 5, a common connection point of the two NMOS transistors for the current source is connected to a gate of the PMOS transistor for the current source,
Alternatively, in the twenty-fourth series circuit according to claim 5, a common connection point of the two PMOS transistors for the current source is connected to a gate of the NMOS transistor for the current source.
A CMOS adder characterized by that.
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