JP4285928B2

JP4285928B2 - Method for forming semiconductor layer

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Publication number: JP4285928B2
Application number: JP2001200259A
Authority: JP
Inventors: 大二朗井上
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-07-02
Filing date: 2001-07-02
Publication date: 2009-06-24
Anticipated expiration: 2021-07-02
Also published as: JP2003017409A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体層の形成方法に関し、より特定的には、基板上に、基板とは異なる熱膨張係数を有する半導体層を形成する半導体層の形成方法に関する。
【０００２】
【従来の技術】
従来、半導体層の結晶成長は、一般的に、半導体層と同材料の基板、または、半導体層に極めて近い物理的性質を有する基板を用いて行うことが好ましい。しかしながら、半導体層と同材料の基板、または、半導体層に極めて近い物理的性質を有する基板の入手が困難な場合や、異種基板上に形成された他の素子との集積を行う場合、半導体層とはかなり物理的性質の異なる基板を用いて、半導体層を結晶成長させることがある。このような異種基板上に半導体層を結晶成長させたものとして、たとえば、ＧａＡｓ層／Ｓｉ基板やＧａＮ層／サファイア基板などがある。
【０００３】
このような異種基板上に半導体層を結晶成長させる場合、基板と半導体層との格子定数の差に起因して半導体層に結晶欠陥が発生しやすくなるので、異種基板上に良好な結晶性を有する半導体層を成長させるのは困難である。
【０００４】
そこで、従来では、異種基板と半導体層との間に中間層（バッファ層）を設けたり、選択横方向成長を利用して半導体層を形成することによって、半導体層の結晶性の改善が図られている。
【０００５】
【発明が解決しようとする課題】
上記した従来の異種基板上に半導体層を結晶成長させる方法では、一般に、半導体層の成長は高温でなされることが多い。この場合、基板と半導体層との熱膨張係数が異なるので、基板上に高温で半導体層を形成した後、基板温度を室温まで降温する際の基板と半導体層との縮み方が異なる。このため、従来では、特に半導体層の熱膨張係数が基板の熱膨張係数に比べて大きい場合には、基板に比べて半導体層が大きく縮むため、半導体層側に力がかかるので、半導体層にクラックが発生するという不都合が生じる。その結果、半導体素子の特性が劣化するという問題点があった。
【０００６】
上記のような基板と半導体層との熱膨張係数の差に起因する半導体層のクラックを防止する方法として、従来、たとえば、第４８回応用物理学関係連合講演会講演予稿集Ｐ４２９に、基板上の半導体層の形成領域を小さく制限する方法が開示されている。しかしながら、この基板上の半導体層の形成領域を小さく制限する方法では、基板の反りを大きく抑制することは困難であった。
【０００７】
また、従来、基板の厚みを薄くすることによって、降温時に半導体層にかかる力を低減することにより、半導体層に発生するクラックを抑制する方法が知られている。しかしながら、この方法では、厚みの薄い基板は、基板と半導体層との熱膨張差により生じる熱応力の影響を受けやすくなるため、基板の反りが大きくなる。このため、基板を用いた半導体素子の作製が困難になるという新たな問題点が生じる。
【０００８】
この発明は上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、クラックの発生を抑制し、さらに基板の反りを抑制することが可能な半導体層の形成方法を提供することである。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明の一の局面による半導体層の形成方法は、所定の熱膨張係数を有する基板上の一部に、基板とは異なる熱膨張係数を有する半導体層を形成する工程と、基板の半導体層が形成されていない領域上に、基板の反りを抑制するための反り抑制層を形成する工程とを備えている。
【００１０】
この一の局面による半導体層の形成方法では、上記のように、基板の半導体層が形成されていない領域上に、基板の反りを抑制するための反り抑制層を形成することによって、半導体層にクラックが発生しにくくするために基板を薄くし、その上に基板とは異なる熱膨張係数を有する半導体層を形成する場合にも、基板の反りを有効に抑制することができる。その結果、半導体層上に、良好な特性を有する半導体素子を形成することができる。
【００１１】
上記一の局面による半導体層の形成方法において、半導体層を形成する工程は、半導体層を６００℃以上の温度条件下で形成する工程を含んでいてもよい。このように６００℃以上の高温条件下で半導体層を形成した場合にも、形成後に室温まで低下した際に、半導体層と基板との熱膨張差に起因する基板の反りを反り抑制層によって抑制することができる。
【００１２】
上記の半導体層の形成方法において、好ましくは、半導体層を形成する工程は、基板上に開口部を有するマスク層を形成する工程と、マスク層の開口部内に露出された基板上に島状の半導体層を形成する工程とを含み、反り抑制層を形成する工程は、マスク層上の半導体層が形成されていない領域に、反り抑制層を形成する工程を含む。このように構成すれば、容易に、島状の半導体層の周囲に反り抑制層を形成することができる。
【００１３】
上記の半導体層の形成方法において、好ましくは、反り抑制層は、基板と半導体層との熱膨張差により生じる熱応力と反対の方向に働く内部応力を有する。このように構成すれば、容易に、基板と半導体層との熱膨張差により生じる基板の反りを反り抑制層により緩和することができる。
【００１４】
この場合、基板は、Ｓｉ基板を含み、半導体層は、窒化物系III−Ｖ族化合物半導体を含んでいてもよい。また、基板は、Ｓｉ基板を含み、半導体層は、砒化物系III−Ｖ族化合物半導体を含んでいてもよい。また、これらの場合、反り抑制層は、タングステンを含むのが好ましい。このように構成すれば、基板と半導体層との熱膨張差により生じる熱応力と反対の方向に働く内部応力を有する反り抑制層を容易に形成することができる。また、これらの場合、反り抑制層は、圧縮応力を示すのが好ましい。
【００１５】
また、上記の半導体層の形成方法において、好ましくは、半導体層上に、半導体素子を形成する工程をさらに備える。このように構成すれば、反りが抑制された基板上にクラックの発生が抑制された半導体層が形成されるため、その半導体層の上に、良好な特性を有する半導体素子を形成することができる。
【００１６】
【発明の実施の形態】
まず、本発明の実施の形態を具体的に説明する前に、本発明の半導体層の形成方法の概念について説明する。図１〜図３は、本発明の半導体層の形成方法の概念を説明するための断面図である。
【００１７】
本発明では、まず、図１に示すように、厚みの薄い基板１上の全面に渡って、高温で半導体層２を形成した後、基板温度を室温まで低下させる。この場合、半導体層２の熱膨張係数が基板１の熱膨張係数に比べて大きいと、基板温度を室温まで低下させる際に、半導体層２は、基板１に比べて大きく縮む。また、基板１の厚みが薄いので、基板１は、基板１と半導体層２との熱膨張差により生じる熱応力の影響を受けやすい。このため、半導体層２を形成した後の基板１には、半導体層２側が凹になる方向に大きな反りが発生する。
【００１８】
次に、図２に示すように、基板１上の一部領域に半導体層２を形成することより、基板１上に半導体層２が形成される領域と形成されない領域とを設ける。この場合、図１に示した厚みの薄い基板１上の全面に渡って半導体層２を形成する場合に比べて、多少基板１の反りが緩和される。
【００１９】
次に、本発明では、図３に示すように、その基板１上の半導体層２が形成されない領域に、基板１と半導体層２との熱膨張差により生じる熱応力と反対の方向に働く内部応力を有する反り抑制層３を形成する。
【００２０】
本発明では、上記のように、基板１上の半導体層２が形成されない領域に、反り抑制層３を形成することによって、半導体層２にクラックが発生しにくくするために基板１を薄くし、その上に基板１とは異なる熱膨張係数を有する半導体層２を形成する場合にも、基板１の全体としての反りを有効に抑制することができる。
【００２１】
上記した本発明の概念を具体化した実施形態について以下に説明する。
【００２２】
（第１実施形態）
図４、図５および図７は、本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。図６は、図５に示した工程における断面図である。以下、図４〜図７を参照して、第１実施形態による半導体層の形成方法について説明する。
【００２３】
まず、図４に示すように、プラズマＣＶＤ法を用いて、約１００μｍの厚みを有するＳｉ（１１１）基板１１（以下、「Ｓｉ基板１１」という）上に、約５０ｎｍの膜厚を有するＳｉＯ₂からなるマスク層１２を形成する。この後、マスク層１２の所定領域をエッチングにより除去することによって、Ｓｉ基板１１の上面の一部が露出されるように、複数の開口部１２ａを形成する。この開口部１２ａは、マスク層１２の約１ｍｍ×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有するように形成されている。なお、Ｓｉ基板１１は、本発明の「基板」の一例である。
【００２４】
次に、図５および図６に示すように、ＭＯＣＶＤ法（ＭｅｔａｌＯｒｇａｎｉｃＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ；有機金属気相成長法）を用いて、基板温度を１１５０℃の成長温度に保持した状態で、約０．０５μｍの膜厚を有する単結晶のＡｌ_0.09Ｇａ_0.91Ｎからなるバッファ層１３を、開口部１２ａ内に露出されたＳｉ基板１１上に形成する。そして、開口部１２ａ内に形成されたバッファ層１３の上面上に、約１０μｍの膜厚を有するＧａＮ層１４を成長させる。このＧａＮ層１４は、マスク層１２上には成長されにくいため、まず、開口部１２ａ内のバッファ層１３上に選択的に成長される。そして、ＧａＮ層１４の上方向への成長が進むと、ＧａＮ層１４は、横方向にも成長される。これにより、バッファ層１３の上面上の全面を覆うとともに、マスク層１２の上面上の一部領域を覆うように、ＧａＮ層１４が形成される。なお、ＧａＮ層１４は、本発明の「半導体層」の一例である。
【００２５】
この場合、約２．３×１０^-6／Ｋの熱膨張係数を有するＳｉ基板１１上に、Ｓｉ基板１１の熱膨張係数より大きな熱膨張係数（約５．６×１０^-6／Ｋ）を有するＧａＮ層１４を形成するため、約１１５０℃のＧａＮ層１４の成長温度から室温に降温する際に、ＧａＮ層１４は、Ｓｉ基板１１に比べて大きく縮む。このため、ＧａＮ層１４を成長した後のＳｉ基板１１には、図５および図６に示すように、ＧａＮ層１４側が凹になる方向に反りが発生する。
【００２６】
次に、図７に示すように、金属マスク（図示せず）を使用したスパッタリング法を用いて、マスク層１２の上面上のＧａＮ層１４が形成されていない領域に、約０．４ｍｍ×約０．５ｍｍ×約１μｍ（膜厚）の大きさを有するタングステンからなる反り抑制層１５を形成する。この場合、タングステンからなる反り抑制層１５は、約１μｍの薄い厚みで形成するので、ＧａＮ層１４の約２倍の密度を有するように形成する。このタングステンからなる反り抑制層１５は、Ｓｉ基板１１とＧａＮ層１４との熱膨張差により生じる熱応力と反対の方向に働く約１×１０⁹Ｎ／ｍ²程度の強い圧縮応力を示す。これにより、Ｓｉ基板１１のＧａＮ層１４側が凹になる方向に発生していた反りは、タングステンからなる反り抑制層１５によって、反対方向（凸になる方向）に反る力を受ける。それによって、全体としてのＳｉ基板１１の反りが抑制される。
【００２７】
第１実施形態では、上記のように、マスク層１２の上面上のＧａＮ層１４が形成されていない領域上に、Ｓｉ基板１１の反りを抑制するための反り抑制層１５を形成することによって、Ｓｉ基板１１とは異なる熱膨張係数を有するＧａＮ層１４を形成する場合にも、Ｓｉ基板１１の反りを有効に防止することができる。
【００２８】
（第２実施形態）
図８、図９および図１１は、本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。図１０は、図９に示した工程における断面図である。以下、図８〜図１１を参照して、第２実施形態による半導体層の形成方法について説明する。
【００２９】
まず、図８に示すように、プラズマＣＶＤ法を用いて、良質な結晶を成長させるために［０１１］方向に３°オフした約１００μｍの厚みを有するＳｉ（１００）基板２１（以下、「Ｓｉ基板２１」という）上に、約５０ｎｍの膜厚を有するＳｉＯ₂からなるマスク層２２を形成する。この後、マスク層２２の所定領域をエッチングにより除去することによって、Ｓｉ基板２１の上面の一部が露出されるように、複数の開口部２２ａを形成する。この開口部２２ａは、マスク層２２の約１ｍｍ×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有するように形成されている。なお、Ｓｉ基板２１は、本発明の「基板」の一例である。
【００３０】
次に、図９および図１０に示すように、ＭＯＣＶＤ法を用いて、基板温度を４００℃の成長温度に保持した状態で、約０．０５μｍの膜厚を有する単結晶のＧａＡｓからなる低温バッファ層２３を、開口部２２ａ内に露出されたＳｉ基板２１上に形成する。そして、基板温度を６００℃の成長温度に昇温した後、開口部２２ａ内に形成された低温バッファ層２３の上面上に、約１０μｍの膜厚を有するＧａＡｓ層２４を成長させる。このＧａＡｓ層２４は、マスク層２２上には成長されにくいため、まず、開口部２２ａ内の低温バッファ層２３上に選択的に成長される。そして、ＧａＡｓ層２４の上方向への成長が進むと、ＧａＡｓ層２４は、横方向にも成長される。これにより、低温バッファ層２３の上面上の全面を覆うとともに、マスク層２２の上面上の一部領域を覆うように、ＧａＡｓ層２４が形成される。なお、ＧａＡｓ層２４は、本発明の「半導体層」の一例である。
【００３１】
この場合、約２．３×１０^-6／Ｋの熱膨張係数を有するＳｉ基板２１上に、Ｓｉ基板２１の熱膨張係数より大きな熱膨張係数（約５．８×１０^-6／Ｋ）を有するＧａＡｓ層２４を形成するため、約６００℃のＧａＡｓ層２４の成長温度から室温に降温する際に、ＧａＡｓ層２４は、Ｓｉ基板２１に比べて大きく縮む。このため、ＧａＡｓ層２４を成長した後のＳｉ基板２１には、図９および図１０に示すように、ＧａＡｓ層２４側が凹になる方向に反りが発生する。
【００３２】
次に、図１１に示すように、金属マスク（図示せず）を使用したスパッタリング法を用いて、マスク層２２の上面上のＧａＡｓ層２４が形成されていない領域に、約０．４ｍｍ×約０．５ｍｍ×約０．５μｍ（膜厚）の大きさを有するタングステンからなる反り抑制層２５を形成する。この場合、タングステンからなる反り抑制層２５は、約０．５μｍの薄い厚みで形成するので、ＧａＡｓ層２４の約２倍の密度を有するように形成する。このタングステンからなる反り抑制層２５は、Ｓｉ基板２１とＧａＡｓ層２４との熱膨張差により生じる熱応力と反対の方向に働く約１×１０⁹Ｎ／ｍ²程度の強い圧縮応力を示す。これにより、Ｓｉ基板２１のＧａＡｓ層２４側が凹になる方向に発生していた反りは、タングステンからなる反り抑制層２５によって、反対方向（凸になる方向）に反る力を受ける。それによって、全体としてのＳｉ基板２１の反りが抑制される。
【００３３】
第２実施形態では、上記のように、マスク層２２の上面上のＧａＡｓ層２４が形成されていない領域上に、Ｓｉ基板２１の反りを抑制するための反り抑制層２５を形成することによって、Ｓｉ基板２１とは異なる熱膨張係数を有するＧａＡｓ層２４を形成する場合にも、Ｓｉ基板２１の反りを有効に防止することができる。
【００３４】
（第３実施形態）
図１２〜図１８は、本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。この第３実施形態では、第１実施形態の反りが抑制されたＳｉ基板１１を半導体素子（ＧａＮ系レーザダイオード（ＬＤ）素子）に適用した例を示している。以下、図１２〜図１８を参照して、第３実施形態による半導体素子の形成方法について説明する。
【００３５】
まず、図１２に示すように、第１実施形態と同様、プラズマＣＶＤ法を用いて、約１００μｍの厚みを有するＳｉ基板１１上に、約５０ｎｍの膜厚を有するＳｉＯ₂からなるマスク層１２を形成する。この後、マスク層１２の所定領域をエッチングにより除去することによって、Ｓｉ基板１１の上面の一部が露出されるように、複数の開口部１２ａを形成する。この開口部１２ａは、マスク層１２の約１ｍｍ×約１ｍｍ四角内に、１カ所ずつ約０．５ｍｍ×約０．５ｍｍの大きさを有するように形成されている。
【００３６】
次に、図１３に示すように、ＭＯＣＶＤ法を用いて、基板温度を１１５０℃の成長温度に保持した状態で、約０．０５μｍの膜厚を有する単結晶のＡｌ_0.09Ｇａ_0.91Ｎからなるバッファ層１３を、開口部１２ａ内に露出されたＳｉ基板１１上に形成する。そして、バッファ層１３の上面上の全面を覆うとともに、マスク層１２の上面上の一部領域を覆うように、約７μｍの膜厚を有するＧａＮ層１４を形成する。
【００３７】
さらに、この第３実施形態では、ＧａＮ層１４上に、図１３に示すように、約５μｍの合計膜厚を有するレーザダイオード層５０を形成する。このレーザダイオード層５０は、図１４に示すように、ｎ型ＧａＮコンタクト層５１、ｎ型ＡｌＧａＮクラッド層５２、ＩｎＧａＮ活性層５３、ｐ型ＡｌＧａＮクラッド層５４およびｐ型ＧａＮコンタクト層５５を順次成長することによって形成される。また、レーザダイオード層５０は、マスク層１２上には成長されにくいため、ＧａＮ層１４上に選択的に成長される。
【００３８】
この場合、約２．３×１０^-6／Ｋの熱膨張係数を有するＳｉ基板１１上に、Ｓｉ基板１１の熱膨張係数より大きな熱膨張係数（約５．６×１０^-6／Ｋ）を有するＧａＮ層１４およびレーザダイオード層５０を形成するため、約１１５０℃のＧａＮ層１４およびレーザダイオード層５０の成長温度から室温に降温する際に、ＧａＮ層１４およびレーザダイオード層５０は、Ｓｉ基板１１に比べて大きく縮む。このため、ＧａＮ層１４およびレーザダイオード層５０を成長した後のＳｉ基板１１には、図１３に示すように、ＧａＮ層１４およびレーザダイオード層５０側が凹になる方向に反りが発生する。
【００３９】
次に、図１５に示すように、金属マスク（図示せず）を使用したスパッタリング法を用いて、マスク層１２の上面上のレーザダイオード層５０が形成されていない領域に、約０．４ｍｍ×約０．５ｍｍ×約１μｍ（膜厚）の大きさを有するタングステンからなる反り抑制層１５を形成する。この場合、タングステンからなる反り抑制層１５は、約１μｍの薄い厚みで形成するので、半導体層の約２倍の密度を有するように形成する。このタングステンからなる反り抑制層１５は、Ｓｉ基板１１とＧａＮ層１４との熱膨張差により生じる熱応力と反対の方向に働く約１×１０⁹Ｎ／ｍ²程度の強い圧縮応力を示す。これにより、Ｓｉ基板１１のＧａＮ層１４およびレーザダイオード層５０側が凹になる方向に発生していた反りは、タングステンからなる反り抑制層１５によって、反対方向（凸になる方向）に反る力を受ける。それによって、全体としてのＳｉ基板１１の反りが抑制される。
【００４０】
上記のようにＳｉ基板１１の反りが抑制された後、図１６に示すように、リソグラフィー技術を用いて、レーザダイオード層５０を所定形状にパターニングする。具体的には、図１７に示すように、ｐ型ＧａＮコンタクト層５５およびｐ型ＡｌＧａＮクラッド層５４の一部領域をエッチングすることにより、ｐ型ＡｌＧａＮクラッド層５４の凸部とｐ型ＡｌＧａＮクラッド層５４の凸部の上面上のｐ型ＧａＮコンタクト層５５とから構成されるリッジ部を形成する。また、ｐ型ＡｌＧａＮクラッド層５４、ＩｎＧａＮ活性層５３、ｎ型ＡｌＧａＮクラッド層５２およびｎ型ＧａＮコンタクト層５１の一部領域をエッチングにより除去する。この第３実施形態では、反り抑制層１５によってＳｉ基板１１の反りが抑制されているため、上記したリソグラフィー技術を用いたレーザダイオード層５０のパターニングを精度良く行うことができる。
【００４１】
そして、図１６および図１７に示すように、ｐ型ＧａＮコンタクト層５５の上面上に、Ｐｄ、ＰｔおよびＡｕの積層膜からなるｐ側電極１６を形成する。また、エッチングにより露出されたｎ型ＧａＮコンタクト層５１の上面上に、Ｔｉ、ＰｔおよびＡｕの積層膜からなるｎ側電極１７を形成する。
【００４２】
その後、ウエハにおいてバッファ層１３、ＧａＮ層１４およびレーザダイオード層５０が形成されている領域を約０．４μｍ×約０．３μｍの大きさにダイシングおよび分割することによって、図１８に示されるような、第３実施形態の半導体素子が形成される。
【００４３】
第３実施形態では、マスク層１２の上面上のレーザダイオード層５０が形成されていない領域上に、Ｓｉ基板１１の反りを抑制するための反り抑制層１５を形成することによって、Ｓｉ基板１１とは異なる熱膨張係数を有するＧａＮ層１４を形成する場合にも、Ｓｉ基板１１の反りを有効に防止することができる。これにより、ＧａＮ層１４およびレーザダイオード層５０を必要な膜厚（約１２μｍ）分形成した場合にも、精度の高いリソグラフィー工程が可能となり、良好な素子特性を有するＧａＮ系レーザダイオード（ＬＤ）素子を形成することができる。
【００４４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４５】
たとえば、上記第１〜第３実施形態では、Ｓｉ基板上にＧａＮ層１４またはＧａＡｓ層２４などの半導体層を形成したが、本発明はこれに限らず、他の半導体層を形成してもよい。他の半導体層としては、たとえば、III−Ｖ族化合物半導体（ＧａＮ、ＡｌＮ、ＩｎＮ、ＧａＰ、ＡｌＰ、ＩｎＰ、ＡｌＡｓ、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂ、ＩｎＳｂおよびそれらの混晶など）、ＺｎＳｅ、ＳｉＣ、ＳｉＧｅ、ＳｉまたはＧｅなどでもよい。
【００４６】
また、上記第１〜第３実施形態では、基板としてＳｉ基板を用いたが、本発明はこれに限らず、他の基板を用いてもよい。他の基板としては、たとえば、ＧａＡｓ基板、ＩｎＰ基板、ＳｉＣ基板またはサファイア基板などが考えられる。
【００４７】
また、上記第１〜第３実施形態では、反り抑制層としてタングステンを用いたが、本発明はこれに限らず、反り抑制層をタングステンを含む化合物（ＷＳｉ、ＷＳｉＮおよびＷＮなど）やこれを含む積層膜、または、Ｓｉ、ＳｉＯ₂、ＳｉＮなどを含む膜を用いてもよい。
【００４８】
【発明の効果】
以上のように、本発明によれば、半導体層にクラックが発生しにくい薄い基板を用いた場合にも、基板の反りを抑制することが可能な半導体層の形成方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体層の形成方法の概念を説明するための断面図である。
【図２】本発明の半導体層の形成方法の概念を説明するための断面図である。
【図３】本発明の半導体層の形成方法の概念を説明するための断面図である。
【図４】本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。
【図５】本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。
【図６】図５に示した工程における断面図である。
【図７】本発明の第１実施形態による半導体層の形成方法を説明するための斜視図である。
【図８】本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。
【図９】本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。
【図１０】図９に示した工程における断面図である。
【図１１】本発明の第２実施形態による半導体層の形成方法を説明するための斜視図である。
【図１２】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１３】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１４】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１５】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１６】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１７】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【図１８】本発明の第３実施形態による半導体素子の形成方法を説明するための断面図である。
【符号の説明】
１基板
２半導体層
３、１５、２５反り抑制層
１１、２１Ｓｉ基板（基板）
１２、２２マスク層
１２ａ、２２ａ開口部
１４ＧａＮ層（半導体層）
２４ＧａＡｓ層（半導体層）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a semiconductor layer, and more particularly to a method for forming a semiconductor layer in which a semiconductor layer having a thermal expansion coefficient different from that of a substrate is formed on a substrate.
[0002]
[Prior art]
Conventionally, crystal growth of a semiconductor layer is generally preferably performed using a substrate made of the same material as the semiconductor layer or a substrate having physical properties very close to the semiconductor layer. However, when it is difficult to obtain a substrate of the same material as the semiconductor layer, or a substrate having physical properties very close to the semiconductor layer, or when integrating with other elements formed on a different substrate, the semiconductor layer In some cases, a semiconductor layer is crystal-grown using a substrate having considerably different physical properties. For example, a GaAs layer / Si substrate, a GaN layer / sapphire substrate, and the like are obtained by growing a semiconductor layer on such a different substrate.
[0003]
When a semiconductor layer is grown on such a heterogeneous substrate, crystal defects are likely to occur in the semiconductor layer due to the difference in lattice constant between the substrate and the semiconductor layer. It is difficult to grow the semiconductor layer.
[0004]
Therefore, conventionally, the crystallinity of the semiconductor layer has been improved by providing an intermediate layer (buffer layer) between the heterogeneous substrate and the semiconductor layer, or by forming the semiconductor layer using selective lateral growth. ing.
[0005]
[Problems to be solved by the invention]
In the above-described conventional method for crystal growth of a semiconductor layer on a different substrate, the semiconductor layer is generally grown at a high temperature. In this case, since the thermal expansion coefficients of the substrate and the semiconductor layer are different, the method of contracting the substrate and the semiconductor layer when the substrate temperature is lowered to room temperature after the semiconductor layer is formed on the substrate at a high temperature is different. For this reason, conventionally, particularly when the thermal expansion coefficient of the semiconductor layer is larger than the thermal expansion coefficient of the substrate, the semiconductor layer is greatly contracted compared to the substrate, so that force is applied to the semiconductor layer side. There is a disadvantage that cracks occur. As a result, there is a problem that the characteristics of the semiconductor element deteriorate.
[0006]
As a method for preventing cracks in the semiconductor layer due to the difference in the thermal expansion coefficient between the substrate and the semiconductor layer as described above, for example, P48 pp. A method of limiting the formation region of the semiconductor layer to a small size is disclosed. However, it is difficult to largely suppress the warpage of the substrate by the method of limiting the formation region of the semiconductor layer on the substrate to be small.
[0007]
Conventionally, a method for suppressing cracks generated in a semiconductor layer by reducing the force applied to the semiconductor layer when the temperature is lowered by reducing the thickness of the substrate is known. However, in this method, the substrate having a small thickness is easily affected by the thermal stress generated by the difference in thermal expansion between the substrate and the semiconductor layer, and thus the warpage of the substrate is increased. For this reason, there arises a new problem that it is difficult to manufacture a semiconductor element using a substrate.
[0008]
The present invention has been made to solve the above problems,
One object of the present invention is to provide a method for forming a semiconductor layer capable of suppressing the occurrence of cracks and further suppressing the warpage of a substrate.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, a method for forming a semiconductor layer according to one aspect of the present invention forms a semiconductor layer having a thermal expansion coefficient different from that of a substrate on a part of a substrate having a predetermined thermal expansion coefficient. And a step of forming a warpage suppressing layer for suppressing the warpage of the substrate over a region where the semiconductor layer of the substrate is not formed.
[0010]
In the method for forming a semiconductor layer according to this aspect, as described above, a warp suppressing layer for suppressing the warpage of the substrate is formed on the region of the substrate where the semiconductor layer is not formed. Even when the substrate is thinned to make it difficult for cracks to occur, and a semiconductor layer having a thermal expansion coefficient different from that of the substrate is formed thereon, warping of the substrate can be effectively suppressed. As a result, a semiconductor element having favorable characteristics can be formed on the semiconductor layer.
[0011]
In the method for forming a semiconductor layer according to the above aspect, the step of forming the semiconductor layer may include a step of forming the semiconductor layer under a temperature condition of 600 ° C. or higher. Thus, even when the semiconductor layer is formed under a high temperature condition of 600 ° C. or higher, the warpage suppressing layer suppresses the warpage of the substrate due to the difference in thermal expansion between the semiconductor layer and the substrate when the temperature is lowered to room temperature after the formation. can do.
[0012]
In the method for forming a semiconductor layer, preferably, the step of forming the semiconductor layer includes a step of forming a mask layer having an opening on the substrate, and an island shape on the substrate exposed in the opening of the mask layer. And a step of forming the warp suppressing layer includes a step of forming the warp suppressing layer in a region where the semiconductor layer is not formed on the mask layer. If comprised in this way, a curvature suppression layer can be easily formed around an island-shaped semiconductor layer.
[0013]
In the above method for forming a semiconductor layer, preferably, the warp suppressing layer has an internal stress acting in a direction opposite to a thermal stress generated by a difference in thermal expansion between the substrate and the semiconductor layer. If comprised in this way, the curvature of the board | substrate produced by the thermal expansion difference of a board | substrate and a semiconductor layer can be relieve | moderated easily by a curvature suppression layer.
[0014]
In this case, the substrate may include a Si substrate, and the semiconductor layer may include a nitride III-V group compound semiconductor. The substrate may include a Si substrate, and the semiconductor layer may include an arsenide III-V group compound semiconductor. In these cases, the warpage suppressing layer preferably contains tungsten. If comprised in this way, the curvature suppression layer which has the internal stress which works in the direction opposite to the thermal stress produced by the thermal expansion difference of a board | substrate and a semiconductor layer can be formed easily. In these cases, it is preferable that the warp suppressing layer exhibits compressive stress.
[0015]
In the above method for forming a semiconductor layer, preferably, the method further includes a step of forming a semiconductor element on the semiconductor layer. According to this structure, since the semiconductor layer in which the generation of cracks is suppressed is formed on the substrate in which the warpage is suppressed, a semiconductor element having favorable characteristics can be formed on the semiconductor layer. .
[0016]
DETAILED DESCRIPTION OF THE INVENTION
First, before specifically describing the embodiments of the present invention, the concept of the method for forming a semiconductor layer of the present invention will be described. 1 to 3 are cross-sectional views for explaining the concept of the method for forming a semiconductor layer of the present invention.
[0017]
In the present invention, first, as shown in FIG. 1, after the semiconductor layer 2 is formed over the entire surface of the thin substrate 1 at a high temperature, the substrate temperature is lowered to room temperature. In this case, if the thermal expansion coefficient of the semiconductor layer 2 is larger than the thermal expansion coefficient of the substrate 1, the semiconductor layer 2 is greatly contracted compared to the substrate 1 when the substrate temperature is lowered to room temperature. In addition, since the thickness of the substrate 1 is thin, the substrate 1 is easily affected by thermal stress caused by the difference in thermal expansion between the substrate 1 and the semiconductor layer 2. For this reason, a large warp occurs in the direction in which the semiconductor layer 2 side becomes concave in the substrate 1 after the semiconductor layer 2 is formed.
[0018]
Next, as shown in FIG. 2, a region where the semiconductor layer 2 is formed and a region where the semiconductor layer 2 is not formed are provided on the substrate 1 by forming the semiconductor layer 2 in a partial region on the substrate 1. In this case, as compared with the case where the semiconductor layer 2 is formed over the entire surface of the thin substrate 1 shown in FIG.
[0019]
Next, in the present invention, as shown in FIG. 3, an internal portion that works in a direction opposite to the thermal stress generated by the difference in thermal expansion between the substrate 1 and the semiconductor layer 2 in a region where the semiconductor layer 2 on the substrate 1 is not formed. A warp suppressing layer 3 having stress is formed.
[0020]
In the present invention, as described above, the warp suppressing layer 3 is formed in the region where the semiconductor layer 2 is not formed on the substrate 1, thereby reducing the thickness of the substrate 1 in order to prevent the semiconductor layer 2 from being cracked. Even when the semiconductor layer 2 having a thermal expansion coefficient different from that of the substrate 1 is formed thereon, warping of the substrate 1 as a whole can be effectively suppressed.
[0021]
Embodiments that embody the above-described concept of the present invention will be described below.
[0022]
(First embodiment)
4, 5 and 7 are perspective views for explaining a method of forming a semiconductor layer according to the first embodiment of the present invention. FIG. 6 is a cross-sectional view in the step shown in FIG. Hereinafter, the method for forming a semiconductor layer according to the first embodiment will be described with reference to FIGS.
[0023]
First, as shown in FIG. 4, a SiO ₂ film having a thickness of about 50 nm is formed on a Si (111) substrate 11 (hereinafter referred to as “Si substrate 11”) having a thickness of about 100 μm by plasma CVD. A mask layer 12 made of is formed. Thereafter, by removing a predetermined region of the mask layer 12 by etching, a plurality of openings 12a are formed so that a part of the upper surface of the Si substrate 11 is exposed. The openings 12a are formed in a square of about 1 mm × about 1 mm of the mask layer 12 so as to have a size of about 0.5 mm × about 0.5 mm one by one. The Si substrate 11 is an example of the “substrate” in the present invention.
[0024]
Next, as shown in FIGS. 5 and 6, using an MOCVD method (Metal Organic Chemical Vapor Deposition), the substrate temperature is kept at a growth temperature of 1150.degree. A buffer layer 13 made of single crystal Al _0.09 Ga _0.91 N having a thickness of 05 μm is formed on the Si substrate 11 exposed in the opening 12a. Then, a GaN layer 14 having a thickness of about 10 μm is grown on the upper surface of the buffer layer 13 formed in the opening 12a. Since the GaN layer 14 is difficult to grow on the mask layer 12, first, it is selectively grown on the buffer layer 13 in the opening 12a. When the upward growth of the GaN layer 14 proceeds, the GaN layer 14 is also grown in the lateral direction. Thereby, the GaN layer 14 is formed so as to cover the entire upper surface of the buffer layer 13 and to cover a partial region on the upper surface of the mask layer 12. The GaN layer 14 is an example of the “semiconductor layer” in the present invention.
[0025]
In this case, a thermal expansion coefficient (about 5.6 × 10 ⁻⁶ / K) larger than the thermal expansion coefficient of the Si substrate 11 is formed on the Si substrate 11 having a thermal expansion coefficient of about 2.3 × 10 ⁻⁶ / K. In order to form the GaN layer 14 having the GaN layer 14, the GaN layer 14 is greatly shrunk compared to the Si substrate 11 when the temperature is lowered from the growth temperature of the GaN layer 14 to about 1150 ° C. For this reason, the Si substrate 11 after the GaN layer 14 is grown is warped in the direction in which the GaN layer 14 side becomes concave as shown in FIGS.
[0026]
Next, as shown in FIG. 7, using a sputtering method using a metal mask (not shown), a region on the upper surface of the mask layer 12 where the GaN layer 14 is not formed is about 0.4 mm × about A warp suppressing layer 15 made of tungsten having a size of 0.5 mm × about 1 μm (film thickness) is formed. In this case, since the warp suppressing layer 15 made of tungsten is formed with a thin thickness of about 1 μm, it is formed to have a density about twice that of the GaN layer 14. The warp suppressing layer 15 made of tungsten exhibits a strong compressive stress of about 1 × 10 ⁹ N / m ² acting in the opposite direction to the thermal stress generated by the thermal expansion difference between the Si substrate 11 and the GaN layer 14. Thereby, the warp that has occurred in the direction in which the GaN layer 14 side of the Si substrate 11 becomes concave is subjected to a force that warps in the opposite direction (the direction in which it protrudes) by the warp suppression layer 15 made of tungsten. Thereby, warpage of the Si substrate 11 as a whole is suppressed.
[0027]
In the first embodiment, as described above, by forming the warpage suppressing layer 15 for suppressing the warpage of the Si substrate 11 on the region where the GaN layer 14 is not formed on the upper surface of the mask layer 12, Even when the GaN layer 14 having a thermal expansion coefficient different from that of the Si substrate 11 is formed, the warpage of the Si substrate 11 can be effectively prevented.
[0028]
(Second Embodiment)
8, 9 and 11 are perspective views for explaining a method of forming a semiconductor layer according to the second embodiment of the present invention. FIG. 10 is a cross-sectional view in the step shown in FIG. Hereinafter, a method of forming a semiconductor layer according to the second embodiment will be described with reference to FIGS.
[0029]
First, as shown in FIG. 8, using a plasma CVD method, a Si (100) substrate 21 (hereinafter referred to as “Si”) having a thickness of about 100 μm which is off by 3 ° in the [011] direction in order to grow a good quality crystal. A mask layer 22 made of SiO ₂ and having a thickness of about 50 nm is formed on the substrate 21). Thereafter, by removing a predetermined region of the mask layer 22 by etching, a plurality of openings 22a are formed so that a part of the upper surface of the Si substrate 21 is exposed. The openings 22a are formed in a square of about 1 mm × about 1 mm of the mask layer 22 so as to have a size of about 0.5 mm × about 0.5 mm one by one. The Si substrate 21 is an example of the “substrate” in the present invention.
[0030]
Next, as shown in FIGS. 9 and 10, a low temperature buffer made of single crystal GaAs having a film thickness of about 0.05 μm with the substrate temperature maintained at a growth temperature of 400 ° C. using the MOCVD method. The layer 23 is formed on the Si substrate 21 exposed in the opening 22a. Then, after raising the substrate temperature to a growth temperature of 600 ° C., a GaAs layer 24 having a thickness of about 10 μm is grown on the upper surface of the low-temperature buffer layer 23 formed in the opening 22a. Since the GaAs layer 24 is difficult to grow on the mask layer 22, first, it is selectively grown on the low-temperature buffer layer 23 in the opening 22a. Then, when the upward growth of the GaAs layer 24 proceeds, the GaAs layer 24 is also grown in the lateral direction. Thus, the GaAs layer 24 is formed so as to cover the entire upper surface of the low-temperature buffer layer 23 and to cover a partial region on the upper surface of the mask layer 22. The GaAs layer 24 is an example of the “semiconductor layer” in the present invention.
[0031]
In this case, a thermal expansion coefficient (about 5.8 × 10 ⁻⁶ / K) larger than the thermal expansion coefficient of the Si substrate 21 is formed on the Si substrate 21 having a thermal expansion coefficient of about 2.3 × 10 ⁻⁶ / K. When the temperature is lowered from the growth temperature of the GaAs layer 24 at about 600 ° C. to room temperature in order to form the GaAs layer 24 having the GaAs layer 24, the GaAs layer 24 is greatly contracted as compared with the Si substrate 21. For this reason, the Si substrate 21 after the growth of the GaAs layer 24 is warped in the direction in which the GaAs layer 24 side becomes concave as shown in FIGS.
[0032]
Next, as shown in FIG. 11, a region where the GaAs layer 24 is not formed on the upper surface of the mask layer 22 is formed by using a sputtering method using a metal mask (not shown). A warp suppressing layer 25 made of tungsten having a size of 0.5 mm × about 0.5 μm (film thickness) is formed. In this case, since the warp suppressing layer 25 made of tungsten is formed with a thin thickness of about 0.5 μm, it is formed so as to have a density about twice that of the GaAs layer 24. The warp suppressing layer 25 made of tungsten exhibits a strong compressive stress of about 1 × 10 ⁹ N / m ² acting in the opposite direction to the thermal stress generated by the thermal expansion difference between the Si substrate 21 and the GaAs layer 24. Thereby, the warp that has occurred in the direction in which the GaAs layer 24 side of the Si substrate 21 becomes concave is subjected to a force that warps in the opposite direction (in the direction in which it protrudes) by the warp suppression layer 25 made of tungsten. Thereby, the warp of the Si substrate 21 as a whole is suppressed.
[0033]
In the second embodiment, as described above, by forming the warp suppressing layer 25 for suppressing the warp of the Si substrate 21 on the region where the GaAs layer 24 is not formed on the upper surface of the mask layer 22, Even when the GaAs layer 24 having a thermal expansion coefficient different from that of the Si substrate 21 is formed, the warpage of the Si substrate 21 can be effectively prevented.
[0034]
(Third embodiment)
12 to 18 are cross-sectional views illustrating a method for forming a semiconductor device according to a third embodiment of the present invention. In the third embodiment, an example is shown in which the Si substrate 11 in which warpage of the first embodiment is suppressed is applied to a semiconductor element (GaN-based laser diode (LD) element). Hereinafter, a method of forming a semiconductor device according to the third embodiment will be described with reference to FIGS.
[0035]
First, as shown in FIG. 12, similarly to the first embodiment, a mask layer 12 made of SiO ₂ having a thickness of about 50 nm is formed on a Si substrate 11 having a thickness of about 100 μm by using a plasma CVD method. Form. Thereafter, by removing a predetermined region of the mask layer 12 by etching, a plurality of openings 12a are formed so that a part of the upper surface of the Si substrate 11 is exposed. The openings 12a are formed in a square of about 1 mm × about 1 mm of the mask layer 12 so as to have a size of about 0.5 mm × about 0.5 mm one by one.
[0036]
Next, as shown in FIG. 13, a buffer made of single crystal Al _0.09 Ga _0.91 N having a film thickness of about 0.05 μm with the substrate temperature maintained at a growth temperature of 1150 ° C. using MOCVD. The layer 13 is formed on the Si substrate 11 exposed in the opening 12a. Then, a GaN layer 14 having a thickness of about 7 μm is formed so as to cover the entire upper surface of the buffer layer 13 and a partial region on the upper surface of the mask layer 12.
[0037]
Further, in the third embodiment, a laser diode layer 50 having a total film thickness of about 5 μm is formed on the GaN layer 14 as shown in FIG. As shown in FIG. 14, the laser diode layer 50 sequentially grows an n-type GaN contact layer 51, an n-type AlGaN cladding layer 52, an InGaN active layer 53, a p-type AlGaN cladding layer 54, and a p-type GaN contact layer 55. Formed by. The laser diode layer 50 is selectively grown on the GaN layer 14 because it is difficult to grow on the mask layer 12.
[0038]
In this case, a thermal expansion coefficient (about 5.6 × 10 ⁻⁶ / K) larger than the thermal expansion coefficient of the Si substrate 11 is formed on the Si substrate 11 having a thermal expansion coefficient of about 2.3 × 10 ⁻⁶ / K. When the GaN layer 14 and the laser diode layer 50 are lowered from the growth temperature of the GaN layer 14 and the laser diode layer 50 at about 1150 ° C. to room temperature in order to form the GaN layer 14 and the laser diode layer 50 having, It shrinks greatly compared to. For this reason, the Si substrate 11 after the growth of the GaN layer 14 and the laser diode layer 50 is warped in the direction in which the GaN layer 14 and the laser diode layer 50 are concave as shown in FIG.
[0039]
Next, as shown in FIG. 15, by using a sputtering method using a metal mask (not shown), a region on the upper surface of the mask layer 12 where the laser diode layer 50 is not formed is about 0.4 mm × A warp suppressing layer 15 made of tungsten having a size of about 0.5 mm × about 1 μm (film thickness) is formed. In this case, since the warp suppressing layer 15 made of tungsten is formed with a thin thickness of about 1 μm, it is formed to have a density about twice that of the semiconductor layer. The warp suppressing layer 15 made of tungsten exhibits a strong compressive stress of about 1 × 10 ⁹ N / m ² acting in the opposite direction to the thermal stress generated by the thermal expansion difference between the Si substrate 11 and the GaN layer 14. Thereby, the warp that has occurred in the direction in which the GaN layer 14 and the laser diode layer 50 side of the Si substrate 11 become concave is warped in the opposite direction (the direction in which it protrudes) by the warp suppression layer 15 made of tungsten. receive. Thereby, warpage of the Si substrate 11 as a whole is suppressed.
[0040]
After the warpage of the Si substrate 11 is suppressed as described above, the laser diode layer 50 is patterned into a predetermined shape using a lithography technique as shown in FIG. Specifically, as shown in FIG. 17, by projecting a partial region of the p-type GaN contact layer 55 and the p-type AlGaN cladding layer 54, the protrusions of the p-type AlGaN cladding layer 54 and the p-type AlGaN cladding layer A ridge portion including the p-type GaN contact layer 55 on the upper surface of the convex portion 54 is formed. Further, the p-type AlGaN cladding layer 54, the InGaN active layer 53, the n-type AlGaN cladding layer 52, and the partial regions of the n-type GaN contact layer 51 are removed by etching. In the third embodiment, since the warpage of the Si substrate 11 is suppressed by the warpage suppressing layer 15, the patterning of the laser diode layer 50 using the lithography technique described above can be performed with high accuracy.
[0041]
Then, as shown in FIGS. 16 and 17, the p-side electrode 16 made of a laminated film of Pd, Pt, and Au is formed on the upper surface of the p-type GaN contact layer 55. Further, the n-side electrode 17 made of a laminated film of Ti, Pt and Au is formed on the upper surface of the n-type GaN contact layer 51 exposed by etching.
[0042]
Thereafter, the region where the buffer layer 13, the GaN layer 14, and the laser diode layer 50 are formed on the wafer is diced and divided into a size of about 0.4 μm × about 0.3 μm, as shown in FIG. Thus, the semiconductor device of the third embodiment is formed.
[0043]
In the third embodiment, the warpage suppressing layer 15 for suppressing the warpage of the Si substrate 11 is formed on a region where the laser diode layer 50 is not formed on the upper surface of the mask layer 12, thereby Even when the GaN layer 14 having different thermal expansion coefficients is formed, the warpage of the Si substrate 11 can be effectively prevented. As a result, even when the GaN layer 14 and the laser diode layer 50 are formed to a required thickness (about 12 μm), a highly accurate lithography process is possible, and a GaN-based laser diode (LD) device having good device characteristics. Can be formed.
[0044]
The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is shown not by the above description of the embodiments but by the scope of claims for patent, and further includes all modifications within the meaning and scope equivalent to the scope of claims for patent.
[0045]
For example, in the first to third embodiments, the semiconductor layer such as the GaN layer 14 or the GaAs layer 24 is formed on the Si substrate. However, the present invention is not limited to this, and other semiconductor layers may be formed. . Other semiconductor layers include, for example, III-V group compound semiconductors (GaN, AlN, InN, GaP, AlP, InP, AlAs, InAs, AlSb, GaSb, InSb, and mixed crystals thereof), ZnSe, SiC, SiGe, and the like. Si, Ge, etc. may be used.
[0046]
Moreover, in the said 1st-3rd embodiment, although Si substrate was used as a board | substrate, this invention is not restricted to this, You may use another board | substrate. As another substrate, for example, a GaAs substrate, an InP substrate, a SiC substrate, a sapphire substrate, or the like can be considered.
[0047]
Moreover, in the said 1st-3rd embodiment, although tungsten was used as a curvature suppression layer, this invention is not restricted to this, The compound (WSi, WSiN, WN, etc.) which contains a curvature suppression layer and this, and this are included. A stacked film or a film containing Si, SiO ₂ , SiN, or the like may be used.
[0048]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a method for forming a semiconductor layer capable of suppressing warpage of the substrate even when a thin substrate in which cracks are unlikely to occur in the semiconductor layer is used.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view for explaining the concept of a method for forming a semiconductor layer of the present invention.
FIG. 2 is a cross-sectional view for explaining the concept of the method for forming a semiconductor layer of the present invention.
FIG. 3 is a cross-sectional view for explaining the concept of the method for forming a semiconductor layer of the present invention.
FIG. 4 is a perspective view for explaining a method of forming a semiconductor layer according to the first embodiment of the present invention.
FIG. 5 is a perspective view for explaining a method of forming a semiconductor layer according to the first embodiment of the present invention.
6 is a cross-sectional view in the step shown in FIG. 5. FIG.
FIG. 7 is a perspective view illustrating a method for forming a semiconductor layer according to the first embodiment of the present invention.
FIG. 8 is a perspective view illustrating a method for forming a semiconductor layer according to a second embodiment of the present invention.
FIG. 9 is a perspective view illustrating a method for forming a semiconductor layer according to a second embodiment of the present invention.
10 is a cross-sectional view in the step shown in FIG. 9. FIG.
FIG. 11 is a perspective view illustrating a method for forming a semiconductor layer according to a second embodiment of the present invention.
FIG. 12 is a cross-sectional view illustrating a method for forming a semiconductor device according to a third embodiment of the present invention.
FIG. 13 is a cross-sectional view illustrating a method for forming a semiconductor device according to a third embodiment of the present invention.
FIG. 14 is a cross-sectional view illustrating a method for forming a semiconductor device according to a third embodiment of the present invention.
FIG. 15 is a cross-sectional view illustrating a method for forming a semiconductor device according to a third embodiment of the present invention.
FIG. 16 is a cross-sectional view illustrating a method for forming a semiconductor device according to a third embodiment of the present invention.
FIG. 17 is a cross-sectional view illustrating a method for forming a semiconductor device according to a third embodiment of the present invention.
FIG. 18 is a cross-sectional view illustrating a method for forming a semiconductor device according to a third embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Substrate 2 Semiconductor layer 3, 15, 25 Warp suppression layer 11, 21 Si substrate (substrate)
12, 22 Mask layers 12a, 22a Opening 14 GaN layer (semiconductor layer)
24 GaAs layer (semiconductor layer)

Claims

Forming a semiconductor layer having a thermal expansion coefficient different from that of the substrate on a part of the upper surface of the substrate having a predetermined thermal expansion coefficient;
Forming a warp suppressing layer for suppressing warpage of the substrate on a region of the upper surface of the substrate where the semiconductor layer is not formed,
The step of forming the semiconductor layer includes
Forming a mask layer having an opening on the substrate;
Forming an island-shaped semiconductor layer on the substrate exposed in the opening of the mask layer,
The step of forming the warp suppressing layer includes:
A method for forming a semiconductor layer, comprising a step of forming the warpage suppressing layer in a region where the semiconductor layer is not formed on the mask layer .

The step of forming the semiconductor layer includes
The method for forming a semiconductor layer according to claim 1, comprising a step of forming the semiconductor layer under a temperature condition of 600 ° C. or higher.

The warp suppressing layer has an internal stress acting in a direction opposite to the thermal stress caused by thermal expansion difference between the substrate and the semiconductor layer, forming a semiconductor layer according to claim 1 or 2.

The substrate includes a Si substrate,
The method for forming a semiconductor layer according to claim 3 , wherein the semiconductor layer includes a nitride-based III-V group compound semiconductor.

The substrate includes a Si substrate,
The method of forming a semiconductor layer according to claim 3 , wherein the semiconductor layer includes an arsenide III-V compound semiconductor.

The warp suppressing layer comprises tungsten, method of forming a semiconductor layer according to claim 4 or 5.

The warp suppressing layer exhibits a compressive stress, the method of forming the semiconductor layer according to any one of claims 4-6.

On the semiconductor layer, further comprising the step of forming a semiconductor device, method of forming a semiconductor layer according to any one of claims 1-7.