JP4285177B2 - Wafer level chip size package and charge control circuit device - Google Patents

Wafer level chip size package and charge control circuit device Download PDF

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Description

本発明は、二次電池に対する充電を制御するためのウエハレベル・チップサイズパッケージ及び充電制御回路装置に関する。
The present invention relates to a wafer level chip size package and a charge control circuit device for controlling charging of a secondary battery.

従来から、例えば携帯型電話機や各種のＰＤＡ(Personal Digital Assistant)機器などの電子情報機器には、二次電池が搭載されている。近年、このような電子情報機器においては、小型化・高性能化が目覚ましく、また、駆動時間を長時間化することが臨まれている。したがって、二次電池の充放電を高度に制御することが要求されている。   2. Description of the Related Art Conventionally, secondary batteries are mounted on electronic information devices such as mobile phones and various PDA (Personal Digital Assistant) devices. In recent years, in such electronic information devices, miniaturization and high performance are remarkable, and it is expected to extend the driving time. Therefore, it is required to highly control charging / discharging of the secondary battery.

二次電池の充電を制御する充電制御回路としては、従来から、図４及び図５に示すような回路が用いられている。すなわち、従来の充電制御回路１００においては、図４及び図５に示すように、外部アダプタから供給される電力の供給路上に、二次電池１５０への電力供給を制御するパワートランジスタ１０１と、このパワートランジスタ１０１からの出力を整流するダイオード１０２とが配設されている。   Conventionally, a circuit as shown in FIGS. 4 and 5 is used as a charge control circuit for controlling the charging of the secondary battery. That is, in the conventional charge control circuit 100, as shown in FIGS. 4 and 5, the power transistor 101 for controlling the power supply to the secondary battery 150 on the power supply path supplied from the external adapter, A diode 102 for rectifying the output from the power transistor 101 is provided.

また、パワートランジスタ１０１は、半導体集積チップ１０３が接続されており、この半導体集積チップ１０３によって動作が制御される。なお、パワートランジスタ１０１としては、例えば、Ｐ−ｃｈＦＥＴやＰＮＰ型バイポーラトランジスタのパワートランジスタが用いられる（例えば、特許文献１参照）。   The power transistor 101 is connected to a semiconductor integrated chip 103, and the operation is controlled by the semiconductor integrated chip 103. As the power transistor 101, for example, a power transistor such as a P-ch FET or a PNP bipolar transistor is used (see, for example, Patent Document 1).

特開平１１−３０８７７９号公報Japanese Patent Application Laid-Open No. 11-308779

ところで、上述の充電制御回路１００が搭載される電子情報機器は、主として携行する用途で用いられるため、可能な限り小型化を図ることが望まれている。このため、充電制御回路１００においても回路構成を簡略化して小型化を図ることが求められている。   By the way, since the electronic information device in which the above-described charging control circuit 100 is mounted is mainly used for carrying applications, it is desired to reduce the size as much as possible. For this reason, the charge control circuit 100 is also required to be downsized by simplifying the circuit configuration.

そこで、例えば、従来の充電制御回路１００におけるトランジスタ１０１を半導体集積チップ１０３内に実装して一体化することなどが望まれている。しかしながら、従来の充電制御回路１００は、トランジスタ１０１の動作を制御する半導体集積チップ１０３として、一般に広く用いられている樹脂モールド型のパッケージが使用されている。このような樹脂モールド型のパッケージは、発熱源となる半導体チップが樹脂によってモールドされているという構造上、放熱特性が良好ではない。このため、半導体集積チップ１０３は、供給可能な最大電力（パッケージパワー）が５００ｍＷ程度とされており、より大電流で駆動するパワートランジスタ１０１を内部に実装することができないという問題があった。   Therefore, for example, it is desired that the transistor 101 in the conventional charge control circuit 100 is mounted and integrated in the semiconductor integrated chip 103. However, the conventional charge control circuit 100 uses a resin mold type package that is widely used as the semiconductor integrated chip 103 that controls the operation of the transistor 101. Such a resin mold type package does not have good heat dissipation characteristics due to a structure in which a semiconductor chip serving as a heat source is molded with resin. For this reason, the semiconductor integrated chip 103 has a maximum power (package power) that can be supplied is about 500 mW, and there is a problem that the power transistor 101 that is driven with a larger current cannot be mounted inside.

そこで、本発明は、上述した従来の実情に鑑みてなされたものであり、二次電池に対する充電の制御をより簡略な構成で実現することが可能なウエハレベル・チップサイズパッケージ及び充電制御回路装置を提供することを目的とする。
Therefore, the present invention has been made in view of the above-described conventional situation, and a wafer level chip size package and a charge control circuit device capable of realizing charge control for a secondary battery with a simpler configuration. The purpose is to provide.

本発明に係るウエハレベル・チップサイズパッケージは、ひとつの半導体チップ内に、二次電池に対する充電を制御するパワートランジスタと、前記パワートランジスタを駆動する制御回路とを備えた半導体集積チップを含み、前記半導体集積チップは、前記半導体集積チップに外部取り出し電極部が形成された面を樹脂によって封止してなることを特徴とするウエハレベル・チップサイズパッケージであることを特徴とするものである。
A wafer level chip size package according to the present invention includes, in one semiconductor chip, a semiconductor integrated chip including a power transistor that controls charging of a secondary battery and a control circuit that drives the power transistor, The semiconductor integrated chip is a wafer level chip size package characterized in that the surface on which the external extraction electrode portion is formed on the semiconductor integrated chip is sealed with a resin.

また、本発明に係る充電制御回路装置は、二次電池に対する充電を制御する充電制御回路装置において、回路基板と、前記回路基板上に金属材料によって形成された放熱用ランドと、前記放熱用ランドに取り付けられたウエハレベル・チップサイズパッケージとを備え、前記ウエハレベル・チップサイズパッケージは、ひとつの半導体チップ内に、二次電池に対する充電を制御するパワートランジスタと、前記パワートランジスタを駆動する制御回路とを備えた半導体集積チップを含み、前記半導体集積チップは、前記半導体集積チップに外部取り出し電極部が形成された面を樹脂によって封止してなることを特徴とするウエハレベル・チップサイズパッケージであることを特徴とする充電回路装置ことを特徴とするものである。
The charge control circuit device according to the present invention includes a circuit board, a heat dissipation land formed of a metal material on the circuit board, and the heat dissipation land. A wafer level chip size package attached to the power transistor, wherein the wafer level chip size package includes a power transistor for controlling charging of a secondary battery in one semiconductor chip, and a control circuit for driving the power transistor. A wafer level chip size package, wherein the semiconductor integrated chip is formed by sealing a surface of the semiconductor integrated chip on which an external extraction electrode portion is formed with a resin. The present invention is characterized in that a charging circuit device is provided.

以上のように構成された本発明に係るウエハレベル・チップサイズパッケージ及び充電制御回路装置によれば、半導体チップが樹脂によってモールドされていないウエハレベル・チップサイズパッケージにパワートランジスタが搭載されていることから、供給する最大電力（パッケージパワー）を増大させた場合であっても、このパワートランジスタで生じた発熱を効果的に外部に放出することができるため、発熱による問題が生じる虞がない。 According to the wafer level chip size package and the charge control circuit device according to the present invention configured as described above, the power transistor is mounted on the wafer level chip size package in which the semiconductor chip is not molded with resin. Therefore, even when the maximum power (package power) to be supplied is increased, the heat generated by the power transistor can be effectively discharged to the outside, so that there is no possibility of causing a problem due to heat generation.

本発明に係るウエハレベル・チップサイズパッケージ及び充電制御回路装置は、二次電池に対する充電を制御する制御回路と、パワートランジスタをひとつの半導体チップ内に搭載する構成としたため、パワートランジスタと、このパワートランジスタを駆動制御するための半導体チップとを別体に用意する場合と比較して、回路構成を大幅に簡略化することができ、回路規模を大幅に削減することができる。したがって、二次電池を搭載する電子情報機器などの小型化・低コスト化に貢献することができる。

The wafer level chip size package and the charge control circuit device according to the present invention have a configuration in which the control circuit for controlling the charging of the secondary battery and the power transistor are mounted in one semiconductor chip. Compared with a case where a semiconductor chip for driving and controlling a transistor is prepared separately, the circuit configuration can be greatly simplified, and the circuit scale can be greatly reduced. Therefore, it is possible to contribute to downsizing and cost reduction of an electronic information device equipped with a secondary battery.

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。以下では、本発明を適用した一構成例として、図１及び図２に示す充電制御回路装置１０について説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Below, the charge control circuit apparatus 10 shown in FIG.1 and FIG.2 is demonstrated as one structural example to which this invention is applied.

充電制御回路装置１０は、図２に示すように、金属材料によって形成された放熱用ランド１１を有する回路基板１２を備え、この回路基板１２上に、二次電池５０に対する充電を制御する半導体集積チップ１３と、この半導体集積チップ１３からの出力を整流するダイオード１４が配設されている。半導体集積チップ１３及びダイオード１４は、図１に示すように、外部アダプタから二次電池５０に対して供給される電力の供給路上に配設されている。   As shown in FIG. 2, the charge control circuit device 10 includes a circuit board 12 having a heat dissipation land 11 formed of a metal material, and a semiconductor integrated circuit that controls charging of the secondary battery 50 on the circuit board 12. A chip 13 and a diode 14 for rectifying the output from the semiconductor integrated chip 13 are provided. As shown in FIG. 1, the semiconductor integrated chip 13 and the diode 14 are disposed on a supply path of power supplied from the external adapter to the secondary battery 50.

半導体集積チップ１３は、表面実装型半導体パッケージによって構成されている。具体的には、例えば、半導体チップに外部取り出し電極部を形成し、電極部が形成された面を樹脂によって封止してなるウエハレベル・チップサイズパッケージ（ＷＬＣＳＰ：Wafer Level Chip Size Package）として形成されている。このため、半導体集積チップ１３は、従来から広く利用されているような、半導体チップが樹脂によってモールドされた従来構造のパッケージと比較して大幅に実装効率を向上することが可能である。また、表面実装型半導体パッケージによって構成されてなる半導体集積チップ１３は、半導体チップ全体が樹脂によってモールドされていないことから、優れた放熱特性を有している。   The semiconductor integrated chip 13 is constituted by a surface mount type semiconductor package. Specifically, for example, an external extraction electrode portion is formed on a semiconductor chip, and the surface on which the electrode portion is formed is sealed with a resin to form a wafer level chip size package (WLCSP). Has been. For this reason, the semiconductor integrated chip 13 can greatly improve the mounting efficiency as compared with a package having a conventional structure in which a semiconductor chip is molded with a resin, which has been widely used. Further, the semiconductor integrated chip 13 constituted by the surface mount type semiconductor package has excellent heat dissipation characteristics because the entire semiconductor chip is not molded with resin.

また、半導体集積チップ１３は、図１に示すように、二次電池５０に対する充電を制御するパワートランジスタ１５と、このパワートランジスタ１５を駆動制御する制御回路１６とを内部に備えている。なお、図１においては、パワートランジスタ１５をＰ−ｃｈＦＥＴのパワートランジスタとして図示しているが、パワートランジスタ１５としては、例えば、Ｐ−ｃｈ型トランジスタ、Ｎ−ｃｈ型トランジスタ、ＰＮＰ型トランジスタ、或いはＮＰＮ型トランジスタなどの任意の種類のトランジスタを用いることができる。 Further, as shown in FIG. 1 , the semiconductor integrated chip 13 includes a power transistor 15 that controls charging of the secondary battery 50 and a control circuit 16 that controls driving of the power transistor 15. In FIG. 1 , the power transistor 15 is illustrated as a P-chFET power transistor. As the power transistor 15, for example, a P-ch transistor, an N-ch transistor, a PNP transistor, or an NPN is used. Any type of transistor such as a type transistor can be used.

ここで、半導体集積チップ１３は、図２に示すように、回路基板１２に形成された放熱用ランド１１上に取り付けられている。したがって、パワートランジスタ１５により発生した熱を、放熱用ランド１１を介して効果的に放出することが可能とされている。
Here, as shown in FIG. 2 , the semiconductor integrated chip 13 is mounted on a heat radiation land 11 formed on the circuit board 12. Therefore, the heat generated by the power transistor 15 can be effectively released through the heat dissipation land 11.

充電制御回路装置１０では、半導体集積チップ１３が表面実装型半導体パッケージとされ、尚且つ放熱用ランド１１上に配設されていることにより、この半導体集積チップ１３が十分な放熱特性を備える構成とされており、供給可能な最大電流（パッケージパワー）が２Ｗ〜３Ｗ程度とされている。したがって、パワートランジスタ１５を半導体集積チップ１３内に搭載して一体化し、このパワートランジスタ１５を十分に駆動可能とされている。   In the charge control circuit device 10, the semiconductor integrated chip 13 is a surface-mount semiconductor package and is disposed on the heat dissipation land 11, so that the semiconductor integrated chip 13 has sufficient heat dissipation characteristics. The maximum current (package power) that can be supplied is about 2 W to 3 W. Therefore, the power transistor 15 is mounted and integrated in the semiconductor integrated chip 13 so that the power transistor 15 can be sufficiently driven.

なお、半導体集積チップ１３を放熱用ランド１１に取り付けるに際しては、図３（ａ）に示すように、電極部１３ａが形成された側を放熱用ランド１１に向けて取り付けるとしてもよいし、図３（ｂ）に示すように、電極部１３ａが形成された側と反対側、すなわちシリコン基材１３ｂが外方に露出する側を放熱用ランド１１に向けて取り付けるとしてもよい。   When the semiconductor integrated chip 13 is attached to the heat radiation land 11, as shown in FIG. 3A, the side on which the electrode portion 13 a is formed may be attached toward the heat radiation land 11. As shown in (b), the side opposite to the side where the electrode portion 13a is formed, that is, the side where the silicon base material 13b is exposed to the outside may be attached toward the heat radiation land 11.

以上のように構成された充電制御回路装置１０においては、二次電池５０に対する充電を制御するパワートランジスタ１５を半導体チップ１３内に搭載する構成としたため、パワートランジスタと、このパワートランジスタを駆動制御するための半導体チップとを別体に用意する従来構造と比較して、回路構成を大幅に簡略化することができ、回路規模を大幅に削減することができる。したがって、二次電池を搭載する電子情報機器などの小型化・低コスト化に貢献することができる。   In the charge control circuit device 10 configured as described above, since the power transistor 15 that controls charging of the secondary battery 50 is mounted in the semiconductor chip 13, the power transistor and drive control of the power transistor are performed. Compared with a conventional structure in which a semiconductor chip for the semiconductor chip is prepared separately, the circuit configuration can be greatly simplified, and the circuit scale can be greatly reduced. Therefore, it is possible to contribute to downsizing and cost reduction of an electronic information device equipped with a secondary battery.

本発明の実施の形態として例示する充電制御回路装置の概略を示す回路図である。It is a circuit diagram which shows the outline of the charge control circuit apparatus illustrated as embodiment of this invention. 同充電制御回路装置の概略を示す概略図である。It is the schematic which shows the outline of the charge control circuit device. 同充電制御回路装置において半導体集積チップを放熱用ランドに取り付ける場合の例を示す模式図であり、（ａ）は、半導体集積チップの電極部側を放熱用ランドに取り付ける場合を示し、（ｂ）は、半導体集積チップのシリコン基材側を放熱用ランドに取り付ける場合を示す模式図である。It is a schematic diagram which shows the example at the time of attaching a semiconductor integrated chip to the land for heat dissipation in the same charge control circuit device, (a) shows the case where the electrode part side of a semiconductor integrated chip is attached to the land for heat dissipation, (b) These are the schematic diagrams which show the case where the silicon base material side of a semiconductor integrated chip is attached to the land for heat dissipation. 従来構造の充電制御回路の一例を示す回路図である。It is a circuit diagram which shows an example of the charge control circuit of a conventional structure. 従来構造の充電制御回路の一例を示す概略図である。It is the schematic which shows an example of the charge control circuit of a conventional structure.

符号の説明Explanation of symbols

１０ 充電制御回路装置
１１ 放熱用ランド
１２ 回路基板
１３ 半導体集積チップ
１４ ダイオード
１５ パワートランジスタ
５０ 二次電池
DESCRIPTION OF SYMBOLS 10 Charge control circuit apparatus 11 Land for heat dissipation 12 Circuit board 13 Semiconductor integrated chip 14 Diode 15 Power transistor 50 Secondary battery

Claims (3)

ウエハレベル・チップサイズパッケージであって、
前記ウエハレベル・チップサイズパッケージは、ひとつの半導体チップ内に、二次電池に対する充電を制御するパワートランジスタと、前記パワートランジスタを駆動する制御回路とを備えた半導体集積チップを含み、
前記半導体集積チップは、前記半導体集積チップに外部取り出し電極部が形成された面を樹脂によって封止してなることを特徴とするウエハレベル・チップサイズパッケージ。 A wafer level chip size package,
The wafer level chip size package includes, in one semiconductor chip, a semiconductor integrated chip including a power transistor that controls charging of a secondary battery, and a control circuit that drives the power transistor,
The semiconductor integrated chip is a wafer level chip size package, wherein a surface of the semiconductor integrated chip on which an external extraction electrode portion is formed is sealed with a resin. 二次電池に対する充電を制御する充電制御回路装置において、
回路基板と、
前記回路基板上に金属材料によって形成された放熱用ランドと、
前記放熱用ランドに取り付けられたウエハレベル・チップサイズパッケージとを備え、
前記ウエハレベル・チップサイズパッケージは、ひとつの半導体チップ内に、二次電池に対する充電を制御するパワートランジスタと、前記パワートランジスタを駆動する制御回路とを備えた半導体集積チップを含み、
前記半導体集積チップは、前記半導体集積チップに外部取り出し電極部が形成された面を樹脂によって封止してなることを特徴とするウエハレベル・チップサイズパッケージであることを特徴とする充電制御回路装置。 In the charge control circuit device for controlling the charging of the secondary battery,
A circuit board;
A heat dissipation land formed of a metal material on the circuit board;
A wafer level chip size package attached to the heat dissipation land,
The wafer level chip size package includes, in one semiconductor chip, a semiconductor integrated chip including a power transistor that controls charging of a secondary battery, and a control circuit that drives the power transistor,
The semiconductor integrated chip, the charge control circuit and wherein the said is a wafer level chip size package which is characterized in that by encapsulating a semiconductor integrated chip a face external extraction electrode portion formed in the resin . 前記回路基板上に配設され、前記パワートランジスタからの出力を整流するダイオードをさらに備えること
を特徴とする請求項２記載の充電制御回路装置。 The charge control circuit device according to claim 2, further comprising a diode disposed on the circuit board and rectifying an output from the power transistor.
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