JP4281374B2

JP4281374B2 - Switch control circuit

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Publication number: JP4281374B2
Application number: JP2003036377A
Authority: JP
Inventors: 浩伸草深; 正治安保; 義敬尾島
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2003-02-14
Filing date: 2003-02-14
Publication date: 2009-06-17
Anticipated expiration: 2023-02-14
Also published as: JP2004248424A

Description

【０００１】
【発明の属する技術分野】
本発明はスイッチ制御回路、特に過剰電流防止技術に関する。
【０００２】
【従来の技術】
従来より、ＭＯＳＦＥＴやＩＧＢＴ等のスイッチングトランジスタからなるスイッング回路を２つの端子間に接続し、一方の端子から他方の端子に電力変換して供給する回路が知られている。このようなスイッチング回路としては、例えば直列接続された２つのトランジスタをチョークコイルによりＨブリッジ接続したＨブリッジ構造があり、Ｈブリッジの合計４個のスイッチを開閉制御して昇降圧動作を行う。
【０００３】
このようなスイッチング回路では、回路素子の破壊を防止するために過剰電流を制限する保護回路が設けられている。例えば、Ｈブリッジ構造において非接地側と接地側の電流を検出し、少なくともいずれかの電流が制限値を越えた場合に遮断指令を発生させて全てのスイッチをＯＦＦ状態にすることが提案されている。
【０００４】
【特許文献１】
特開２００２−１９１１２２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、瞬間的に過剰電流が生じる等の事態が生じた場合、通常の過電流制御ではこれを迅速に検出することができず、過剰電流による回路素子の破壊を確実に防止できない問題があった。
【０００６】
本発明の目的は、過剰電流状態を迅速に検出し、過剰電流状態を抑制して回路素子を迅速に保護することができる装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、２つの端子間を接続するスイッチング手段と、前記２つの端子の少なくともいずれかの電圧又は電流検出値と目標値との相違を小さくするように前記スイッチング手段をフィードバック制御する制御手段と、前記２つの端子間の過剰電流状態を検出する手段と、前記過剰電流状態が検出されたタイミングで、前記２つの端子の少なくともいずれかの電流の検出値をサンプルホールドして出力する前記サンプルホールド手段と、を有し、前記制御手段は、前記２つの端子の少なくともいずれかの電圧又は電流の検出値と前記目標値との差分値を検出する差分検出手段と、前記差分値及び前記サンプルホールド手段からの出力値を積分して前記相違として出力する積分手段と、前記積分手段からの出力を所定の基準値と比較することによりＰＷＭ信号を生成する手段と、を有し、前記制御手段は、前記過剰電流状態が検出された場合には、前記サンプルホールド手段からのサンプルホールドされた値が出力されることに起因して前記相違が増大することにより前記スイッチング手段の開閉制御のタイミングを速める、ことを特徴とする。
【００１０】
また、本発明は、第１の端子から第２の端子に電力を変換して供給するスイッチ制御回路であって、前記第１の端子と第２の端子間に接続され、直列接続された第１スイッチと第２スイッチ及び直列接続された第３スイッチと第４スイッチを有するＨブリッジスイッチング回路と、前記第１の端子と第２の端子のうち、制御対象となる端子側の電圧を検出する電圧センサと、検出電圧と目標電圧との差分を演算する演算器と、前記Ｈブリッジスイッチング回路に流れる電流のうち、連続電流値を検出する電流センサと、電流検出値が所定のしきい値を超えた過剰状態であることを検出する検出回路と、前記検出回路で前記過剰状態が検出されたタイミングで前記電流検出値をサンプルホールドするサンプルホールド回路と、前記演算器からの出力と前記サンプルホールド回路からの出力を積分する積分器と、前記積分器の出力と所定の三角波とを比較することによりＰＷＭ信号を生成するＰＷＭ生成回路と、前記ＰＷＭ信号に基づきＨブリッジスイッチング回路の各スイッチを制御するドライバとを有することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態について説明する。
【００１２】
図１には、本実施形態の概念構成図が示されている。端子Ａ及び端子Ｂ間をＨブリッジ１で接続する回路構成である。端子Ａ、Ｂには、バッテリや発電機、負荷等が接続される。
【００１３】
Ｈブリッジ１は、４つのスイッチＭ１，Ｍ２，Ｍ３，Ｍ４及びチョークコイルＬを含んで構成される。スイッチＭ１とＭ２，及びスイッチＭ３とＭ４はそれぞれ直列接続されている。スイッチＭ２及びＭ４は共に接地されており、スイッチＭ１及びＭ３はそれぞれ端子Ａと端子Ｂに接続される。スイッチＭ１〜Ｍ４は図示しないドライバにより開閉制御され、これにより端子Ａと端子Ｂ間で電力変換が行われる。このようなＨブリッジ１により、例えばＤＣ−ＤＣコンバータが構成される。Ｈブリッジ１の動作は公知であるが、簡単に説明すると、スイッチＭ１及びＭ２を開閉制御し、スイッチＭ３を開制御、スイッチＭ４を閉制御することで端子Ａから端子Ｂに降圧しつつ電力供給できる。（端子Ａの電圧）＞（端子Ｂの電圧）のときの動作モードである。また、スイッチＭ１を開制御、スイッチＭ２を閉制御し、スイッチＭ３及びスイッチＭ２を開閉制御することで端子Ａから端子Ｂに昇圧しつつ電力供給できる。（端子Ａの電圧）＜（端子Ｂの電圧）のときの動作モードである。
【００１４】
電流センサ２ａは、端子Ａ側に設けられ、端子Ａ側の電流を検出して電流制御部３及び過電流検出部５に出力する。
【００１５】
電流センサ２ｂは、端子Ｂ側に設けられ、端子Ｂ側の電流を検出して電流制御部３及び過電流検出部５に出力する。
【００１６】
電流制御部３は、電流センサ２ａあるいは電流センサ２ｂからの電流検出値が過剰となっているか否かを判定し、過剰となっている場合にはスイッチング制御部４に指令して過電流状態を抑制する。例えば、目標値に対して検出値が過剰となっている場合には、スイッチング制御部４に指令して電流を抑えるようにフィードバック制御する。電流制御部３は、電流センサ２ａからの電流値と電流センサ２ｂからの電流値のいずれも監視してもよく、電流センサ２ａからの電流値あるいは電流センサ２ｂからの電流値のいずれかを選択的に監視してもよい。選択的に監視する場合、制御対象が端子Ａと端子Ｂのいずれであるかを特定する信号を入力し、この制御対象特性信号に基づいて監視対象を決定する。
【００１７】
スイッチング制御部４は、Ｈブリッジ１の各スイッチＭ１〜Ｍ４を駆動するドライバに制御信号を出力して端子Ａ、Ｂ間の電力変換を実行するとともに、電流制御部３からの指令により、過剰電流を抑制するようにスイッチング制御する。過剰電流を抑制するようなスイッチング制御は、例えば各スイッチＭ１〜Ｍ４をＰＷＭ制御する場合のデューティ比を小さくするような制御である。
【００１８】
一方、過電流検出部５は、電流センサ２ａ、２ｂからの電流検出が瞬間的に過剰となっているか否かを検出するものであり、電流値が瞬間的に過剰となっている場合にはスイッチング制御部４に指令して各スイッチＭ１〜Ｍ４の全てをＯＦＦとする。また、過電流検出部５は、瞬間的な過剰電流を検出した場合に、電流制御部３にも指令を送り、電流制御部３において迅速な制御が行われるように制御する。具体的には、電流制御部３は目標値と検出値との相違に基づきフィードバック制御するが、このときの相違を増大させることでフィードバック制御する。これにより、スイッチング制御部４により各スイッチＭ１〜Ｍ４を通常の状態よりも迅速に動作させて電流を抑制する。過電流検出部５も電流制御部３と同様に、電流センサ２ａからの電流値と電流センサ２ｂから電流値のいずれも監視してもよく、電流センサ２ａからの電流値あるいは電流センサ２ｂからの電流値のいずれかを選択的に監視してもよい。
【００１９】
このように、本実施形態では、過剰電流を検出した場合にフィードバック制御を迅速に行うようにしたので、過剰電流状態を迅速に抑制することができる。また、過剰電流を検出した場合に、スイッチＭ１〜Ｍ４を全てＯＦＦするように制御するので、回路素子の破壊を防止できる。
【００２０】
以下、本実施形態を具体的に説明する。
【００２１】
図２には、本実施形態の回路構成の一例が示されている。端子Ａと端子Ｂ間はＨブリッジ１により接続される。Ｈブリッジ１は、４つのスイッチＭ１〜Ｍ４及びチョークコイルＬを含み、これらのスイッチＭ１〜Ｍ４を開閉制御することで端子Ａと端子Ｂ間の電力変換を行う。スイッチＭ１〜Ｍ４はＭＯＳＦＥＴやＩＧＢＴ等のスイッチングトランジスタで構成され、各スイッチＭ１〜Ｍ４はドライバ１４（反転アンプ）により駆動される。
【００２２】
電圧センサ１０ａは、Ｈブリッジ１から見て端子Ａ側に設けられ、端子Ａ側の電圧を検出してフィードバック制御部２４に出力する。
【００２３】
電圧センサ１０ｂは、Ｈブリッジ１から見て端子Ｂ側に設けられ、端子Ｂ側の電圧を検出してフィードバック制御部２４に出力する。
【００２４】
電流センサ１２ａは、Ｈブリッジ１から見て端子Ａ側に設けられ、端子Ａ側の電流を検出して電流制御部２０及び過電流検出部２２に出力する。
【００２５】
電流センサ１２ｂは、Ｈブリッジ１から見て端子Ｂ側に設けられ、端子Ｂ側の電流を検出して電流制御部２０及び過電流検出部２２に出力する。
【００２６】
フィードバック制御部２４は、目標電圧値Ｖｒｅｆと検出電圧値とを比較する比較器２４−１、２４−２、監視する対象を指令ＤＩＲに基づき選択するスイッチ２４−３、オペアンプの出力をコンデンサを介して帰還させた積分器２４−４、定電流源、積分器２４−４からの出力をレベルアップした出力と所定の三角波ＴＲＩを比較する比較器２４−５、積分器２４−４からの出力と所定の三角波ＴＲＩを比較する比較器２４−６、２つの比較器２４−５と２４−６の出力の論理積を演算するＡＮＤゲート２４−７及び２つの比較器２４−５と２４−６の出力が入力されるＲＳフリップフロップ（ＲＳ−ＦＦ）２４−８を含んで構成される。
【００２７】
比較器２４−１は電圧センサ１０ａからの検出電圧値と目標電圧値Ｖｒｅｆとの差分の反転信号をスイッチ２４−３に出力し、比較器２４−２は電圧センサ１０ｂからの検出電圧値と目標電圧値Ｖｒｅｆとの差分信号をスイッチ２４−２に出力する。スイッチ２４−３は、監視対象が端子Ｂである場合には比較器２４−２側に接点を切替え、監視対象が端子Ａ側である場合には比較器２４−１側に接点を切り替える。フィードバック制御部２４の積分器２４−４には、目標電圧値と検出電圧値との差分信号の他、電流制御部２０からの信号も供給される。フィードバック制御部２４は、検出電圧値及び電流制御部２０からの電圧信号に基づいて、Ｈブリッジ１のスイッチＭ１〜Ｍ４を開閉制御するためのＰＷＭ信号を生成するとともに、端子Ａと端子Ｂ間の制御モードを決定するためのＭＯＤＥ信号を生成する。生成されたＰＷＭ信号はスイッチング制御部１８に供給される。また、生成されたＭＯＤＥ信号はドライバ制御部１６及びスイッチング制御部１８に供給される。
【００２８】
スイッチング制御部１８は、ＰＷＭ信号を休止させてＨブリッジ１内の上下に接続されたスイッチ（Ｍ１とＭ２、及びＭ３とＭ４）の短絡を防ぐデッドタイム回路１８−１、Ｄ端子に電源電圧が入力され、クロック端子に所定のクロックＣＬＫが入力され、リセット端子に過電流検出部２２からの信号が入力されるＤ（遅延）フリップフロップ（Ｄ−ＦＦ）１８−２及び１８−３，デッドタイム回路１８−１の出力とＤ−ＦＦ１８−２の出力との論理積を演算するＡＮＤゲートであるＨＧＡＴＥ、デッドタイム回路１８−１の他方の出力とＤ−ＦＦ１８−３の出力の論理積を演算するＡＮＤゲートであるＬＧＡＴＥ、Ｄ−ＦＦ１８−２の出力とＤ−ＦＦ１８−３の出力の論理和を演算するＯＲゲートを含んで構成される。
【００２９】
デッドタイム回路１８−１は、例えばシュミットトリガ回路、ＡＮＤゲート及びＮＯＲゲートで構成することができる。フィードバック制御部２４からのＰＷＭ信号はＡＮＤゲートに供給されるとともに、シュミットトリガ回路を介してＡＮＤゲートに供給される。また、ＰＷＭ信号はＮＯＲゲートに供給されるとともに、シュミットトリガ回路を介してＮＯＲゲートに供給される。これにより、ＰＷＭ信号に対して立上タイミングを遅延させた信号、及びＰＷＭ信号に対して反転させた上で立上タイミングを遅延させた信号が生成される。前者はＨＧＡＴＥに供給され、後者はＬＧＡＴＥに供給される。スイッチング制御部１８は、ＰＷＭ信号に基づきドライバ制御部１６に制御信号を出力するものであり、ＨＧＡＴＥからのＰＷＭ信号はドライバ制御部１６のうち、Ｈブリッジ１の上側のスイッチＭ１及びＭ３を駆動するドライバ１４を制御するための素子に供給され、ＬＧＡＴＥからのＰＷＭ信号はドライバ制御部１６のうち、Ｈブリッジ１の下側のスイッチＭ２及びＭ４を駆動するドライバ１４を制御するための素子に供給される。また、ＯＲゲートの出力は、ドライバ制御部１６のうち、Ｈブリッジ１の上側のスイッチＭ１及びＭ３を駆動するドライバ１４を制御するための素子に供給される。
【００３０】
また、スイッチング制御部１８は、この他にもクロックＣＬＫをＤ−ＦＦ１８−２及び１８−３に供給するための回路を有する。この回路は、４個のインバータ１８−４〜１８−７から構成される。インバータ１８−５及び１８−６はＭＯＤＥ信号により動作／非動作が制御されるインバータで、ＭＯＤＥ信号がＨｉのときにインバータ１８−５が動作してインバータ１８−６は非動作となり、ＭＯＤＥ信号がＬｏｗのときにインバータ１８−５が非動作となりインバータ１８−６が動作状態となる。したがって、ＭＯＤＥ信号がＨｉの場合、ＣＬＫは並列接続されたインバータ１８−４及び１８−５で反転された信号がＤ−ＦＦ１８−２のクロック端子に供給され、インバータ１８−３でさらに反転された、すなわち原ＣＬＫと同一の信号がＤ−ＦＦ１８−３のクロック端子に供給される。Ｄ−ＦＦ１８−２は反転クロックに同期して動作し、Ｄ−ＦＦ１８−３はクロックに同期して動作する。この回路は、特に過剰電流状態から復帰する場合のタイミング調整に用いられる。
【００３１】
ドライバ制御部１６は、Ｈブリッジ１の上側のスイッチＭ１，Ｍ３を駆動するドライバ１４を制御するための上部制御ユニットと、Ｈブリッジ１の下側のスイッチＭ２，Ｍ４を駆動するドライバ１４を制御するための下部制御ユニットを備える。上部制御ユニットは、４個のインバータ１６−１，１６−２，１６−３，１６−４を有し、インバータ１６−１と１６−２が並列接続されてスイッチＭ１を駆動し、インバータ１６−３とインバータ１６−４が並列接続されてスイッチＭ３を駆動する。下部ユニットは、２個のＮＡＮＤゲート１６−５，１６−６を有し、ＮＡＮＤゲート１６−５でスイッチＭ２を駆動し、ＮＡＮＤゲート１６−６でスイッチＭ４を駆動する。
【００３２】
まず、上部制御ユニットについて説明する。
【００３３】
インバータ１６−１の動作／非動作はフィードバック制御部２４からのＭＯＤＥ信号により制御され、ＭＯＤＥ信号がＬｏｗのときに動作し、ＭＯＤＥ信号がＨｉのときに非動作となる。また、インバータ１６−２の動作／非動作はＭＯＤＥ信号の反転信号により制御され、ＭＯＤＥ信号がＬｏｗのときにその反転信号はＨｉとなって非動作となり、ＭＯＤＥ信号がＨｉのときにその反転信号はＬｏｗとなって動作状態となる。したがって、ＭＯＤＥ信号に応じてインバータ１６−１と１６−２は択一的に動作し、ＭＯＤＥ信号がＨｉのときにはインバータ１６−２からの信号によりスイッチＭ１が開閉し、ＭＯＤＥ信号がＬｏｗのときにはインバータ１６−１からの信号によりスイッチＭ１が開閉する。
【００３４】
一方、インバータ１６−１の入力端子には、スイッチング制御部１８のＯＲゲート出力が供給される。また、インバータ１６−２の入力端子には、スイッチング制御部１８のＨＧＡＴＥ出力が供給される。したがって、ＭＯＤＥ信号がＨｉのときにはＨＧＡＴＥ出力によりスイッチＭ１が駆動され、ＭＯＤＥ信号がＬｏｗのときにはＯＲゲート出力によりスイッチＭ１が駆動される。
【００３５】
インバータ１６−３の動作／非動作はＭＯＤＥ信号の反転信号により制御され、ＭＯＤＥ信号がＬｏｗのときにその反転信号はＨｉとなって非動作となり、ＭＯＤＥ信号がＨｉのときにその反転信号はＬｏｗとなって動作状態となる。インバータ１６−４の動作／非動作はＭＯＤＥ信号により制御され、ＭＯＤＥ信号がＬｏｗのときに動作し、ＭＯＤＥ信号がＨｉのときに非動作となる。したがって、インバータ１６−３と１６−４も択一的に動作し、ＭＯＤＥ信号がＨｉのときにインバータ１６−３からの信号によりスイッチＭ３が開閉し、ＭＯＤＥ信号がＬｏｗのときにインバータ１６−４からの信号によりスイッチＭ３が開閉する。
【００３６】
一方、インバータ１６−３の入力端子には、スイッチング制御部１８のＯＲゲート出力が供給される。また、インバータ１６−４の入力端子には、スイッチング制御部１８のＨＧＡＴＥ出力が供給される。したがって、ＭＯＤＥ信号がＨｉのときにはＯＲゲート出力によりスイッチＭ３が駆動され、ＭＯＤＥ信号がＬｏｗのときにはＨＧＡＴＥ出力によりスイッチＭ３が駆動される。
【００３７】
次に、下部制御ユニットについて説明する。
【００３８】
ＮＡＮＤゲート１６−５の入力端子には、ＭＯＤＥ信号及びＬＧＡＴＥ出力が供給される。したがって、ＭＯＤＥ信号がＨｉのときにはＬＧＡＴＥ信号によりスイッチＭ２が駆動され（ドライバ１４は反転アンプであることに留意されたい）、ＭＯＤＥ信号がＬｏｗであるときにはスイッチＭ２はＯＦＦのままである。ＮＡＮＤゲート１６−６の入力端子には、ＭＯＤＥ信号の反転信号及びＬＧＡＴＥ信号が供給される。したがって、ＭＯＤＥ信号がＨｉのときにはスイッチＭ４はＯＦＦのままであり、ＭＯＤＥ信号がＬｏｗのときにはＬＧＡＴＥ信号によりスイッチＭ４が駆動される。
【００３９】
以上、ＭＯＤＥ信号と各スイッチＭ１〜Ｍ４の開閉制御をまとめると以下のようになる。
【００４０】
＜ＭＯＤＥ信号＝Ｈｉ＞
スイッチＭ１：ＨＧＡＴＥ出力によりＰＷＭ制御
スイッチＭ２：ＬＧＡＴＥ信号によりＰＷＭ制御
スイッチＭ３：ＯＲゲート出力により制御
スイッチＭ４：ＯＦＦ
＜ＭＯＤＥ＝Ｌｏｗ＞
スイッチＭ１：ＯＲゲート出力により制御
スイッチＭ２：ＯＦＦ
スイッチＭ３：ＨＧＡＴＥ出力によりＰＷＭ制御
スイッチＭ４：ＬＧＡＴＥ出力によりＰＷＭ制御
ちなみに、ＭＯＤＥ信号＝Ｈｉは、端子Ａから端子Ｂに降圧して電力供給する場合に対応し、ＭＯＤＥ信号＝Ｌｏｗは、端子Ａから端子Ｂに昇圧して電力供給する場合に対応する。
【００４１】
電流制御部２０は、電流センサ１２ａからの電流検出値及び電流センサ１２ｂからの電流検出値が供給されるスイッチ２０ａ及びスイッチ２０ａからの信号をサンプルホールドするサンプルホールド（Ｓ／Ｈ）回路２０ｂを含む。スイッチ２０ａにはＭＯＤＥ信号が供給され、ＭＯＤＥ信号に応じて切り替えられる。具体的には、ＭＯＤＥ信号がＨｉのときには電流センサ１２ｂ側に切り替えられ、ＭＯＤＥ信号がＬｏｗのときには電流センサ１２ａ側に切り替えられる。Ｓ／Ｈ回路２０ｂは、サンプリングした入力信号をホールドし、フィードバック制御部２４の積分器２４−４に出力する。Ｓ／Ｈ回路２０ｂでのサンプリングタイミングは、過電流検出部２２からの指令により決定される。
【００４２】
過電流検出部２２は、所定の過電流しきい値を有しており、電流センサ１２ａからの電流検出値と電流センサ１２ｂからの電流検出値をしきい値と大小比較する。そして、いずれかの電流検出値がしきい値を超えた場合に、電流制御部２０に指令を出力するとともに、スイッチング制御部１８の２個のＤ−ＦＦ１８−２及び１８−３のリセット端子に出力する。電流制御部２０への指令により電流制御部２０のＳ／Ｈ回路２０ｂは電流検出値をサンプリングしてホールドする。また、Ｄ−ＦＦ１８−２及び１８−３への出力により、Ｄ−ＦＦ１８−２及び１８−３をリセットしてその出力をＬｏｗに変化させる。Ｄ−ＦＦ１８−２及び１８−３の出力がＨｉからＬｏｗに変化すると、ＨＧＡＴＥ、ＬＧＡＴＥ、及びＯＲゲート出力が変化する。
【００４３】
本実施形態の回路構成は以上のようであり、以下、その動作についてタイミングチャートを参照しつつ説明する。
【００４４】
図３には、図２における各部のタイミングチャートが示されている。（Ａ）はスイッチング制御部１８に供給されるクロック信号ＣＬＫ、（Ｂ）はＣＬＫの反転信号、（Ｃ）はフィードバック制御部２４に供給される三角波ＴＲＩと積分器２４−４からの出力（β）及びこれをレベルシフトした出力（α）、（Ｄ）はフィードバック制御部２４からのＰＷＭ信号、（Ｅ）はスイッチング制御部１８のＨＧＡＴＥ出力、（Ｆ）はスイッチング制御部１８のＬＧＡＴＥ出力、（Ｇ）はＤ−ＦＦ１８−２の出力、（Ｈ）はＤ−ＦＦ１８−３の出力、（Ｉ）〜（Ｌ）はそれぞれスイッチＭ１〜Ｍ４の開閉タイミング、（Ｍ）は過電流検出部２２での検出信号、（Ｎ）はフィードバック制御部２４からのＭＯＤＥ信号である。
【００４５】
端子Ａから端子Ｂに降圧して電力供給し、制御対象が端子Ｂである場合を想定する。このとき、指令ＤＩＲは端子Ｂ側の指令となり、フォードバック制御部２４のスイッチ２４−３は比較器２４−２に接続された接点に切り替わる。これにより、比較器２４−２からの差分出力、すなわち目標電圧と電圧センサ１０ｂからの検出電圧の差分出力が積分器２４−４に供給される。積分器２４−４からの積分出力はα及びβとして比較器２４−５及び２４−６に供給される。比較器２４−５は、αと三角波ＴＲＩとを大小比較し、その結果をＡＮＤゲート２４−７及びＲＳ−ＦＦ２４−８に出力する。また、比較器２４−６は、βと三角波ＴＲＩとを大小比較し、その結果をＡＮＤゲート２４−７及びＲＳ−ＦＦ２４−８に出力する。図３（Ｃ）に示されるように、比較器２４−５からはα＞ＴＲＩである場合にＨｉが出力され、α＜ＴＲＩである場合にＬｏｗが出力される。また、比較器２４−６からはＴＲＩ＞βであるため常にＨｉが出力される。したがって、図３（Ｄ）に示されるように、ＡＮＤゲート２４−７からはＴＲＩ＞αであるときにＨｉとなり、ＴＲＩ＜αであるときにＬｏｗとなるＰＷＭ信号が出力される。ＰＷＭ信号のデューティ比は、αのレベルに応じて決定され、すなわち積分器２４−４に入力される信号レベルに応じて決定される。また、図３（Ｎ）に示されるように、ＲＳ−ＦＦ２４−８からは常にＨｉとなるＭＯＤＥ信号が出力される。
【００４６】
ＰＷＭ信号は、スイッチング制御部１８のデッドタイム回路１８−１に供給される。デッドタイム回路１８−１は、ＰＷＭ信号から２つの信号、すなわちＰＷＭ信号の立上タイミングを遅らせた信号、及びＰＷＭ信号の反転信号の立上タイミングを遅らせた信号を生成してそれぞれＨＧＡＴＥ及びＬＧＡＴＥに出力する。また、図３（Ｇ）及び（Ｈ）に示されるようにＤ−ＦＦ１８−２及び１８−３のＱ端子からはそのリセット端子にリセット信号が入力されない限り常にＨｉ信号が出力されてＨＧＡＴＥ及びＬＧＡＴＥに供給される。したがって、図３（Ｅ）に示されるようにＨＧＡＴＥからは原ＰＷＭ信号の立上時間を遅延させたＰＷＭ信号が出力され、ＬＧＡＴＥからは原ＰＷＭ信号を反転させて立上時間を遅延させたＰＷＭ信号が出力される。ＨＧＡＴＥ出力はスイッチＭ１及びＭ３を駆動するために用いられ、ＬＧＡＴＥ出力はスイッチＭ２及びＭ４を駆動するために用いられる。両信号の間にはデッドタイム回路１８−１で生成された休止時間が存在しているため、スイッチＭ１とＭ２が共にＯＮとなる、あるいはスイッチＭ３とＭ４が共にＯＮとなる事態を防止できる。
【００４７】
ＨＧＡＴＥ出力はドライバ制御部１６のインバータ１６−２及び１６−４に供給される。また、ＯＲゲート出力はインバータ１６−１及び１６−３に供給される。ＭＯＤＥ信号は、インバータ１６−１，１６−２，１６−３及び１６−４の動作／非動作を制御するために用いられ、ＭＯＤＥ信号がＨｉのときにはインバータ１６−２及び１６−３が動作状態となる。したがって、図３（Ｉ）に示されるようにスイッチＭ１はＨＧＡＴＥ出力と同一信号タイミングでＰＷＭ制御される。また、図３（Ｋ）に示されるようにスイッチＭ３はＯＲゲート出力と同一信号タイミング（すなわち、過電流検出部２２からリセット信号がＤ−ＦＦに入力されない限り常にＨｉ）でＯＮ制御される。
【００４８】
ＬＧＡＴＥ出力はドライバ制御部１６のＮＡＮＤゲート１６−５及び１６−６に供給される。また、ＭＯＤＥ信号もＮＡＮＤゲート１６−５に供給されるとともにそのインバータで反転された後にＮＡＮＤゲート１６−６に供給される。したがって、ＭＯＤＥ信号がＨｉのときには、図３（Ｊ）に示されるようにスイッチＭ２はＬＧＡＴＥと同一信号タイミングでＰＷＭ制御され、図３（Ｌ）に示されるようにスイッチＭ４はＯＦＦのままとなる（ＮＡＮＤゲート１６−６の出力は常にＨｉとなり、反転アンプのドライバ１４でＬｏｗが出力されるためｎチャネルのスイッチＭ４は常にＯＦＦ）。
【００４９】
以上のようにして端子Ａから端子Ｂに電力変換している際に、端子Ｂ側に過剰電流が生じた場合を想定する。この場合、過電流検出部２２は電流センサ１２ｂからの電流検出値がしきい値を超えたことを検知し、図３（Ｍ）に示されるようにその出力がＨｉからＬｏｗに変化する。過電流検出部２２からの信号は、Ｄ−ＦＦ１８−２及び１８−３のリセット端子に供給され、これらをリセットする。これにより、図３（Ｇ）及び（Ｈ）に示されるように直ちにＤ−ＦＦ１８−２及び１８−３の出力がＨｉからＬｏｗに変化する。すると、ＨＧＡＴＥ出力、ＬＧＡＴＥ出力、及びＯＲゲート出力のいずれもＬｏｗとなるから、図３（Ｉ）〜（Ｌ）に示されるようにスイッチＭ１〜Ｍ４は全てＯＦＦとなる。
【００５０】
また、過電流検出部２２からの信号は、電流制御部２０のＳ／Ｈ回路２０ｂにも供給される。Ｓ／Ｈ回路２０ｂは、このタイミングで電流センサ１２ｂからの電流検出値をサンプルホールドし、積分器２４−４に供給する。仮に、Ｓ／Ｈ回路２０ｂが存在しない場合、過剰電流が瞬間的に流れても積分器２４−４の積分出力は迅速に増大せず、したがってＰＷＭ信号も迅速に変化しないが、Ｓ／Ｈ回路２０ｂを設けて過剰電流の最大値をサンプルホールドすることにより、積分出力は迅速に増大し、これによりＰＷＭ信号のデューティ比を迅速に変えることができる。
【００５１】
一方、電流検出値がしきい値以下となった場合、過電流検出部２２の出力はＬｏｗから再びＨｉに復帰する。これにより、Ｄ−ＦＦ１８−２及びＤ−ＦＦ１８−３は再びＨｉを出力するようになる。但し、Ｄ−ＦＦ１８−２はＣＬＫの立上りタイミングで動作し、Ｄ−ＦＦ１８−３は反転ＣＬＫの立上りタイミングで動作する。したがって、図３（Ｈ）に示されるようにＤ−ＦＦ１８−３の出力はＣＬＫの立上タイミングでＬｏｗからＨｉとなり、一方、図３（Ｇ）に示されるようにＤ−ＦＦ１８−２の出力は反転ＣＬＫの立上タイミングＬｏｗからＨｉとなる。ＬＧＡＴＥはＤ−ＦＦ１８−３の出力がＨｉとなった後にＰＷＭ信号を出力し、ＨＧＡＴＥはＤ−ＦＦ１８−２の出力がＨｉとなった後にＰＷＭ信号を出力するから、図３（Ｅ）及び（Ｆ）に示されるようにタイミングが異なって出力される。これにより、復帰時にスイッチＭ１とＭ２が同時にＯＮとなる事態が防止される。
このように、本実施形態では、急峻な負荷変動や起動時など、単に電流検出値をフィードバック制御部２４の積分器２４−４に供給する構成では対応できないような場合でも、過剰電流が検出された場合に電流制御部２０ｂのＳ／Ｈ回路２０ｂを動作させて電流検出値の最大値をホールドし、これによりフィードバック制御部２４の積分器２４−４の積分出力を迅速に増大させているため、瞬間的な過剰電流が生じた場合にもＰＷＭ制御のデューティ比を迅速に変化させて電流を抑制することができる。
【００５２】
また、本実施形態では、過剰電流が検出された場合にＤ−ＦＦ１８−２及び１８−３を直ちにリセットして全てのスイッチＭ１〜Ｍ４をＯＦＦすることができるので、過剰電流から回路素子を迅速に保護することができる。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、過剰電流等の異常電流を検出した場合に、迅速に回路素子を保護することができる。
【図面の簡単な説明】
【図１】実施形態の概念構成図である。
【図２】実施形態の回路構成図である。
【図３】実施形態のタイミングチャートである。
【符号の説明】
１Ｈブリッジ、１０ａ電圧センサ、１０ｂ電圧センサ、１２ａ電流センサ、１２ｂ電流センサ、１４ドライバ、１６ドライバ制御部、１８スイッチング制御部、２０電流制御部、２２過電流検出部、２４フィードバック制御部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a switch control circuit, and more particularly to an excessive current prevention technique.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a circuit in which a switching circuit composed of a switching transistor such as a MOSFET or IGBT is connected between two terminals and power is converted from one terminal to the other terminal and supplied is known. As such a switching circuit, for example, there is an H bridge structure in which two transistors connected in series are H bridge connected by a choke coil, and a total of four switches of the H bridge are controlled to open / close and perform a step-up / step-down operation.
[0003]
In such a switching circuit, a protection circuit for limiting excess current is provided in order to prevent destruction of circuit elements. For example, it has been proposed to detect currents on the non-grounded side and grounded side in an H-bridge structure, and generate a shut-off command when at least one of the currents exceeds a limit value to turn off all switches. Yes.
[0004]
[Patent Document 1]
JP 2002-191122 A
[0005]
[Problems to be solved by the invention]
However, when a situation such as instantaneous occurrence of excess current occurs, there is a problem that normal overcurrent control cannot quickly detect this and cannot reliably destroy circuit elements due to excess current. .
[0006]
An object of the present invention is to provide an apparatus capable of quickly detecting an excess current state and suppressing the excess current state to quickly protect a circuit element.
[0007]
[Means for Solving the Problems]
The present invention provides switching means for connecting two terminals, and control means for feedback-controlling the switching means so as to reduce a difference between a voltage or current detection value of at least one of the two terminals and a target value; Means for detecting an overcurrent condition between the two terminals; Sample hold means for sample-holding and outputting a detected value of a current of at least one of the two terminals at a timing when the excessive current state is detected; Have The control means integrates the difference detection means for detecting a difference value between the detected value of the voltage or current of at least one of the two terminals and the target value, and the output value from the difference value and the sample hold means. And integrating means for outputting the difference, and means for generating a PWM signal by comparing the output from the integrating means with a predetermined reference value, The control means is configured to detect when the excessive current state is detected. The difference increases due to the output of the sampled and held value from the sample and hold means. Accelerate the timing of switching control of the switching means , It is characterized by that.
[0010]
The present invention is also a switch control circuit for converting power to be supplied from a first terminal to a second terminal, and is connected between the first terminal and the second terminal and connected in series. An H-bridge switching circuit having one switch, a second switch, a third switch and a fourth switch connected in series, and detecting a voltage on a terminal side to be controlled among the first terminal and the second terminal. A voltage sensor; a calculator that calculates a difference between the detected voltage and the target voltage; a current sensor that detects a continuous current value among the currents flowing through the H-bridge switching circuit; and a current detection value having a predetermined threshold value A detection circuit that detects an excess state that exceeds, a sample hold circuit that samples and holds the current detection value at a timing when the excess state is detected by the detection circuit, and An integrator for integrating the force and the output from the sample and hold circuit, a PWM generation circuit for generating a PWM signal by comparing the output of the integrator with a predetermined triangular wave, and an H-bridge switching circuit based on the PWM signal And a driver for controlling each of the switches.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0012]
FIG. 1 shows a conceptual configuration diagram of the present embodiment. This is a circuit configuration in which a terminal A and a terminal B are connected by an H bridge 1. A battery, a generator, a load, and the like are connected to the terminals A and B.
[0013]
The H bridge 1 includes four switches M1, M2, M3, M4 and a choke coil L. Switches M1 and M2, and switches M3 and M4 are connected in series. The switches M2 and M4 are both grounded, and the switches M1 and M3 are connected to the terminals A and B, respectively. The switches M1 to M4 are controlled to be opened and closed by a driver (not shown), whereby power conversion is performed between the terminal A and the terminal B. Such an H bridge 1 constitutes a DC-DC converter, for example. Although the operation of the H-bridge 1 is known, in brief, the switches M1 and M2 are controlled to open / close, the switch M3 is controlled to open, and the switch M4 is controlled to close down, thereby supplying power while stepping down from the terminal A to the terminal B. it can. This is an operation mode when (voltage of terminal A)> (voltage of terminal B). Further, the switch M1 is controlled to be opened, the switch M2 is controlled to be closed, and the switches M3 and M2 are controlled to be opened and closed, whereby power can be supplied while boosting from the terminal A to the terminal B. This is an operation mode when (voltage of terminal A) <(voltage of terminal B).
[0014]
The current sensor 2 a is provided on the terminal A side, detects a current on the terminal A side, and outputs the current to the current control unit 3 and the overcurrent detection unit 5.
[0015]
The current sensor 2 b is provided on the terminal B side, detects the current on the terminal B side, and outputs it to the current control unit 3 and the overcurrent detection unit 5.
[0016]
The current control unit 3 determines whether or not the current detection value from the current sensor 2a or the current sensor 2b is excessive, and if it is excessive, commands the switching control unit 4 to set the overcurrent state. Suppress. For example, when the detected value is excessive with respect to the target value, the switching control unit 4 is instructed to perform feedback control so as to suppress the current. The current control unit 3 may monitor both the current value from the current sensor 2a and the current value from the current sensor 2b, and selects either the current value from the current sensor 2a or the current value from the current sensor 2b. May be monitored automatically. When selectively monitoring, a signal specifying whether the control target is the terminal A or the terminal B is input, and the monitoring target is determined based on the control target characteristic signal.
[0017]
The switching control unit 4 outputs a control signal to a driver that drives each of the switches M1 to M4 of the H-bridge 1 to execute power conversion between the terminals A and B, and in response to an instruction from the current control unit 3, Switching control is performed to suppress this. Switching control that suppresses excess current is, for example, control that reduces the duty ratio when the switches M1 to M4 are PWM-controlled.
[0018]
On the other hand, the overcurrent detection unit 5 detects whether or not the current detection from the current sensors 2a and 2b is instantaneously excessive. When the current value is instantaneously excessive, The switching control unit 4 is commanded to turn off all the switches M1 to M4. The overcurrent detection unit 5 also sends a command to the current control unit 3 when it detects an instantaneous excess current, and controls the current control unit 3 to perform quick control. Specifically, the current control unit 3 performs feedback control based on the difference between the target value and the detected value, but performs feedback control by increasing the difference at this time. As a result, the switching control unit 4 operates the switches M1 to M4 more quickly than in the normal state to suppress the current. As with the current control unit 3, the overcurrent detection unit 5 may monitor both the current value from the current sensor 2a and the current value from the current sensor 2b, or the current value from the current sensor 2a or the current value from the current sensor 2b. Any of the current values may be selectively monitored.
[0019]
As described above, in the present embodiment, when the excess current is detected, the feedback control is quickly performed, so that the excess current state can be quickly suppressed. In addition, when an excess current is detected, the switches M1 to M4 are all controlled to be turned off, so that the circuit elements can be prevented from being destroyed.
[0020]
Hereinafter, this embodiment will be specifically described.
[0021]
FIG. 2 shows an example of the circuit configuration of the present embodiment. The terminals A and B are connected by an H bridge 1. The H bridge 1 includes four switches M1 to M4 and a choke coil L, and performs power conversion between the terminal A and the terminal B by controlling the opening and closing of these switches M1 to M4. The switches M1 to M4 are composed of switching transistors such as MOSFETs and IGBTs, and the switches M1 to M4 are driven by a driver 14 (inverting amplifier).
[0022]
The voltage sensor 10 a is provided on the terminal A side as viewed from the H bridge 1, detects the voltage on the terminal A side, and outputs it to the feedback control unit 24.
[0023]
The voltage sensor 10 b is provided on the terminal B side when viewed from the H bridge 1, detects the voltage on the terminal B side, and outputs it to the feedback control unit 24.
[0024]
The current sensor 12 a is provided on the terminal A side when viewed from the H bridge 1, detects the current on the terminal A side, and outputs the current to the current control unit 20 and the overcurrent detection unit 22.
[0025]
The current sensor 12 b is provided on the terminal B side when viewed from the H bridge 1, detects the current on the terminal B side, and outputs the current to the current control unit 20 and the overcurrent detection unit 22.
[0026]
The feedback control unit 24 includes comparators 24-1 and 24-2 that compare the target voltage value Vref and the detected voltage value, a switch 24-3 that selects an object to be monitored based on the command DIR, and an output of the operational amplifier via a capacitor. The output from the integrator 24-4, the constant current source, and the output from the integrator 24-4 that have been fed back to each other and the output from the comparator 24-5 that compares the predetermined triangular wave TRI with the output from the integrator 24-4 The comparator 24-6 that compares a predetermined triangular wave TRI, the AND gate 24-7 that calculates the logical product of the outputs of the two comparators 24-5 and 24-6, and the two comparators 24-5 and 24-6 An RS flip-flop (RS-FF) 24-8 to which an output is input is included.
[0027]
The comparator 24-1 outputs an inverted signal of the difference between the detected voltage value from the voltage sensor 10a and the target voltage value Vref to the switch 24-3, and the comparator 24-2 detects the detected voltage value from the voltage sensor 10b and the target voltage value. A difference signal from the voltage value Vref is output to the switch 24-2. The switch 24-3 switches the contact to the comparator 24-2 side when the monitoring target is the terminal B, and switches the contact to the comparator 24-1 side when the monitoring target is the terminal A side. In addition to the difference signal between the target voltage value and the detected voltage value, the integrator 24-4 of the feedback control unit 24 is also supplied with a signal from the current control unit 20. The feedback control unit 24 generates a PWM signal for controlling the opening and closing of the switches M1 to M4 of the H bridge 1 based on the detected voltage value and the voltage signal from the current control unit 20, and between the terminal A and the terminal B. A MODE signal for determining the control mode is generated. The generated PWM signal is supplied to the switching control unit 18. Further, the generated MODE signal is supplied to the driver control unit 16 and the switching control unit 18.
[0028]
The switching control unit 18 pauses the PWM signal to prevent a short circuit of switches (M1 and M2, and M3 and M4) connected to the upper and lower sides in the H bridge 1, and the power supply voltage is supplied to the D terminal. D (delayed) flip-flops (D-FF) 18-2 and 18-3, which are inputted, a predetermined clock CLK is inputted to the clock terminal, and a signal from the overcurrent detection unit 22 is inputted to the reset terminal, dead time HGATE, which is an AND gate that calculates the logical product of the output of the circuit 18-1 and the output of the D-FF 18-2, and the logical product of the other output of the dead time circuit 18-1 and the output of the D-FF 18-3 And an OR gate that calculates the logical sum of the outputs of LGATE and D-FF 18-2 and the output of D-FF 18-3.
[0029]
The dead time circuit 18-1 can be composed of, for example, a Schmitt trigger circuit, an AND gate, and a NOR gate. The PWM signal from the feedback control unit 24 is supplied to the AND gate and is also supplied to the AND gate via the Schmitt trigger circuit. The PWM signal is supplied to the NOR gate and also supplied to the NOR gate via a Schmitt trigger circuit. Thereby, a signal in which the rising timing is delayed with respect to the PWM signal and a signal in which the rising timing is delayed after being inverted with respect to the PWM signal are generated. The former is supplied to HGATE, and the latter is supplied to LGATE. The switching control unit 18 outputs a control signal to the driver control unit 16 based on the PWM signal, and the PWM signal from the HGATE drives the switches M1 and M3 on the upper side of the H bridge 1 in the driver control unit 16. The PWM signal from the LGATE is supplied to an element for controlling the driver 14 for driving the switches M2 and M4 on the lower side of the H bridge 1 in the driver control unit 16. The The output of the OR gate is supplied to an element for controlling the driver 14 that drives the switches M1 and M3 on the upper side of the H bridge 1 in the driver control unit 16.
[0030]
In addition, the switching control unit 18 includes a circuit for supplying the clock CLK to the D-FFs 18-2 and 18-3. This circuit is composed of four inverters 18-4 to 18-7. Inverters 18-5 and 18-6 are inverters whose operation / non-operation is controlled by the MODE signal. When the MODE signal is Hi, the inverter 18-5 is operated, the inverter 18-6 is inactive, and the MODE signal is When it is low, the inverter 18-5 is inoperative and the inverter 18-6 is in an operational state. Therefore, when the MODE signal is Hi, the signal CLK inverted by the inverters 18-4 and 18-5 connected in parallel is supplied to the clock terminal of the D-FF 18-2 and further inverted by the inverter 18-3. That is, the same signal as the original CLK is supplied to the clock terminal of the D-FF 18-3. The D-FF 18-2 operates in synchronization with the inverted clock, and the D-FF 18-3 operates in synchronization with the clock. This circuit is used for timing adjustment when returning from an excessive current state.
[0031]
The driver control unit 16 controls the upper control unit for controlling the driver 14 for driving the upper switches M1 and M3 of the H bridge 1 and the driver 14 for driving the lower switches M2 and M4 of the H bridge 1. A lower control unit is provided. The upper control unit includes four inverters 16-1, 16-2, 16-3, and 16-4. The inverters 16-1 and 16-2 are connected in parallel to drive the switch M1, and the inverter 16- 3 and an inverter 16-4 are connected in parallel to drive the switch M3. The lower unit includes two NAND gates 16-5 and 16-6, and the NAND gate 16-5 drives the switch M2, and the NAND gate 16-6 drives the switch M4.
[0032]
First, the upper control unit will be described.
[0033]
The operation / non-operation of the inverter 16-1 is controlled by the MODE signal from the feedback control unit 24, operates when the MODE signal is Low, and does not operate when the MODE signal is Hi. The operation / non-operation of the inverter 16-2 is controlled by the inverted signal of the MODE signal. When the MODE signal is Low, the inverted signal becomes Hi and becomes inactive, and when the MODE signal is Hi, the inverted signal Becomes Low and becomes an operation state. Therefore, the inverters 16-1 and 16-2 operate alternatively according to the MODE signal. When the MODE signal is Hi, the switch M1 is opened / closed by the signal from the inverter 16-2, and when the MODE signal is Low, the inverter 16-2 is operated. The switch M1 is opened and closed by a signal from 16-1.
[0034]
On the other hand, the OR gate output of the switching control unit 18 is supplied to the input terminal of the inverter 16-1. Further, the HGATE output of the switching control unit 18 is supplied to the input terminal of the inverter 16-2. Therefore, when the MODE signal is Hi, the switch M1 is driven by the HGATE output, and when the MODE signal is Low, the switch M1 is driven by the OR gate output.
[0035]
The operation / non-operation of the inverter 16-3 is controlled by the inverted signal of the MODE signal. When the MODE signal is Low, the inverted signal becomes Hi and becomes inactive, and when the MODE signal is Hi, the inverted signal is Low. Becomes an operating state. The operation / non-operation of the inverter 16-4 is controlled by the MODE signal, operates when the MODE signal is Low, and does not operate when the MODE signal is Hi. Therefore, the inverters 16-3 and 16-4 also operate alternatively. The switch M3 is opened and closed by a signal from the inverter 16-3 when the MODE signal is Hi, and the inverter 16-4 when the MODE signal is Low. The switch M3 is opened and closed by a signal from.
[0036]
On the other hand, the OR gate output of the switching control unit 18 is supplied to the input terminal of the inverter 16-3. Further, the HGATE output of the switching control unit 18 is supplied to the input terminal of the inverter 16-4. Therefore, when the MODE signal is Hi, the switch M3 is driven by the OR gate output, and when the MODE signal is Low, the switch M3 is driven by the HGATE output.
[0037]
Next, the lower control unit will be described.
[0038]
The MODE signal and the LGATE output are supplied to the input terminal of the NAND gate 16-5. Therefore, the switch M2 is driven by the LGATE signal when the MODE signal is Hi (note that the driver 14 is an inverting amplifier), and the switch M2 remains OFF when the MODE signal is Low. The inverted signal of the MODE signal and the LGATE signal are supplied to the input terminal of the NAND gate 16-6. Therefore, when the MODE signal is Hi, the switch M4 remains OFF, and when the MODE signal is Low, the switch M4 is driven by the LGATE signal.
[0039]
The MODE signal and the open / close control of the switches M1 to M4 are summarized as follows.
[0040]
<MODE signal = Hi>
Switch M1: PWM control by HGATE output
Switch M2: PWM control by LGATE signal
Switch M3: Controlled by OR gate output
Switch M4: OFF
<MODE = Low>
Switch M1: Controlled by OR gate output
Switch M2: OFF
Switch M3: PWM control by HGATE output
Switch M4: PWM control by LGATE output
Incidentally, the MODE signal = Hi corresponds to the case where power is supplied by stepping down from the terminal A to the terminal B, and the MODE signal = Low corresponds to the case where power is supplied after the voltage is increased from the terminal A to the terminal B.
[0041]
The current control unit 20 includes a switch 20a to which a current detection value from the current sensor 12a and a current detection value from the current sensor 12b are supplied, and a sample hold (S / H) circuit 20b that samples and holds a signal from the switch 20a. . A MODE signal is supplied to the switch 20a and is switched according to the MODE signal. Specifically, when the MODE signal is Hi, switching to the current sensor 12b side is performed, and when the MODE signal is Low, switching is performed to the current sensor 12a side. The S / H circuit 20b holds the sampled input signal and outputs it to the integrator 24-4 of the feedback control unit 24. Sampling timing in the S / H circuit 20 b is determined by a command from the overcurrent detection unit 22.
[0042]
The overcurrent detection unit 22 has a predetermined overcurrent threshold value, and compares the current detection value from the current sensor 12a and the current detection value from the current sensor 12b with the threshold value. When any current detection value exceeds the threshold value, a command is output to the current control unit 20 and the reset terminals of the two D-FFs 18-2 and 18-3 of the switching control unit 18 are output. Output. In response to a command to the current control unit 20, the S / H circuit 20b of the current control unit 20 samples and holds the detected current value. Further, the outputs to the D-FFs 18-2 and 18-3 reset the D-FFs 18-2 and 18-3 and change their outputs to Low. When the outputs of the D-FFs 18-2 and 18-3 change from Hi to Low, the HGATE, LGATE, and OR gate outputs change.
[0043]
The circuit configuration of the present embodiment is as described above. Hereinafter, the operation will be described with reference to a timing chart.
[0044]
FIG. 3 shows a timing chart of each part in FIG. (A) is a clock signal CLK supplied to the switching control unit 18, (B) is an inverted signal of CLK, (C) is a triangular wave TRI supplied to the feedback control unit 24 and an output (β And (D) are PWM signals from the feedback control unit 24, (E) is the HGATE output of the switching control unit 18, (F) is the LGATE output of the switching control unit 18, G) is the output of the D-FF 18-2, (H) is the output of the D-FF 18-3, (I) to (L) are the open / close timings of the switches M1 to M4, and (M) is the overcurrent detection unit 22. (N) is a MODE signal from the feedback controller 24.
[0045]
It is assumed that power is supplied by stepping down from terminal A to terminal B, and the control target is terminal B. At this time, the command DIR becomes a command on the terminal B side, and the switch 24-3 of the Fordback control unit 24 is switched to the contact point connected to the comparator 24-2. Thereby, the differential output from the comparator 24-2, that is, the differential output between the target voltage and the detected voltage from the voltage sensor 10b is supplied to the integrator 24-4. The integration output from the integrator 24-4 is supplied to the comparators 24-5 and 24-6 as α and β. The comparator 24-5 compares α with the triangular wave TRI and outputs the result to the AND gate 24-7 and the RS-FF 24-8. The comparator 24-6 compares β and the triangular wave TRI with each other, and outputs the result to the AND gate 24-7 and the RS-FF 24-8. As shown in FIG. 3C, the comparator 24-5 outputs Hi when α> TRI, and outputs Low when α <TRI. Further, Hi is always output from the comparator 24-6 because TRI> β. Therefore, as shown in FIG. 3D, the AND gate 24-7 outputs a PWM signal that becomes Hi when TRI> α and becomes Low when TRI <α. The duty ratio of the PWM signal is determined according to the level of α, that is, determined according to the signal level input to the integrator 24-4. Further, as shown in FIG. 3N, a MODE signal that always becomes Hi is output from the RS-FF 24-8.
[0046]
The PWM signal is supplied to the dead time circuit 18-1 of the switching control unit 18. The dead time circuit 18-1 generates two signals from the PWM signal, that is, a signal in which the rising timing of the PWM signal is delayed, and a signal in which the rising timing of the inverted signal of the PWM signal is delayed, respectively, to HGATE and LGATE. Output. Further, as shown in FIGS. 3G and 3H, from the Q terminal of the D-FFs 18-2 and 18-3, a Hi signal is always output unless a reset signal is input to the reset terminal, and HGATE and LGATE. To be supplied. Therefore, as shown in FIG. 3E, a PWM signal in which the rise time of the original PWM signal is delayed is output from the HGATE, and a PWM signal in which the rise time is delayed by inverting the original PWM signal from the LGATE. A signal is output. The HGATE output is used to drive switches M1 and M3, and the LGATE output is used to drive switches M2 and M4. Since there is a pause time generated by the dead time circuit 18-1 between the two signals, it is possible to prevent both the switches M1 and M2 from being turned on or the switches M3 and M4 from being turned on.
[0047]
The HGATE output is supplied to inverters 16-2 and 16-4 of the driver control unit 16. The OR gate output is supplied to inverters 16-1 and 16-3. The MODE signal is used to control the operation / non-operation of the inverters 16-1, 16-2, 16-3, and 16-4. When the MODE signal is Hi, the inverters 16-2 and 16-3 are in an operating state. It becomes. Therefore, as shown in FIG. 3I, the switch M1 is PWM-controlled at the same signal timing as the HGATE output. Further, as shown in FIG. 3K, the switch M3 is ON-controlled at the same signal timing as the OR gate output (that is, always Hi unless a reset signal is input from the overcurrent detection unit 22 to the D-FF).
[0048]
The LGATE output is supplied to NAND gates 16-5 and 16-6 of the driver control unit 16. The MODE signal is also supplied to the NAND gate 16-5, inverted by the inverter, and then supplied to the NAND gate 16-6. Therefore, when the MODE signal is Hi, the switch M2 is PWM-controlled at the same signal timing as LGATE as shown in FIG. 3 (J), and the switch M4 remains OFF as shown in FIG. 3 (L). (The output of the NAND gate 16-6 is always Hi, and Low is output from the driver 14 of the inverting amplifier, so the n-channel switch M4 is always OFF).
[0049]
When power is converted from the terminal A to the terminal B as described above, it is assumed that an excessive current is generated on the terminal B side. In this case, the overcurrent detection unit 22 detects that the current detection value from the current sensor 12b has exceeded the threshold value, and its output changes from Hi to Low as shown in FIG. A signal from the overcurrent detection unit 22 is supplied to reset terminals of the D-FFs 18-2 and 18-3, and resets them. As a result, as shown in FIGS. 3G and 3H, the outputs of the D-FFs 18-2 and 18-3 immediately change from Hi to Low. Then, since all of the HGATE output, the LGATE output, and the OR gate output become Low, the switches M1 to M4 are all turned OFF as shown in FIGS.
[0050]
The signal from the overcurrent detection unit 22 is also supplied to the S / H circuit 20 b of the current control unit 20. The S / H circuit 20b samples and holds the current detection value from the current sensor 12b at this timing, and supplies it to the integrator 24-4. If the S / H circuit 20b does not exist, the integral output of the integrator 24-4 does not increase rapidly even if an excess current flows instantaneously, and therefore the PWM signal does not change rapidly. By providing 20b and sample-holding the maximum value of the excess current, the integrated output can be quickly increased, whereby the duty ratio of the PWM signal can be quickly changed.
[0051]
On the other hand, when the current detection value becomes equal to or less than the threshold value, the output of the overcurrent detection unit 22 returns from Low to Hi again. Thereby, the D-FF 18-2 and the D-FF 18-3 again output Hi. However, the D-FF 18-2 operates at the rising timing of CLK, and the D-FF 18-3 operates at the rising timing of inverted CLK. Therefore, as shown in FIG. 3 (H), the output of the D-FF 18-3 changes from Low to Hi at the rising timing of CLK, while the output of the D-FF 18-2 as shown in FIG. 3 (G). Becomes Hi from the rising timing Low of the inversion CLK. Since LGATE outputs a PWM signal after the output of D-FF 18-3 becomes Hi, and HGATE outputs a PWM signal after the output of D-FF 18-2 becomes Hi, FIGS. As shown in F), the timing is output differently. This prevents a situation in which the switches M1 and M2 are simultaneously turned on at the time of return.
As described above, in the present embodiment, an excessive current is detected even when the configuration in which the current detection value is simply supplied to the integrator 24-4 of the feedback control unit 24 cannot be handled, such as when the load is suddenly changed or when starting up. In this case, the S / H circuit 20b of the current control unit 20b is operated to hold the maximum value of the current detection value, thereby rapidly increasing the integral output of the integrator 24-4 of the feedback control unit 24. Even when an instantaneous excessive current occurs, the current can be suppressed by rapidly changing the duty ratio of the PWM control.
[0052]
In the present embodiment, when an excess current is detected, the D-FFs 18-2 and 18-3 can be immediately reset to turn off all the switches M1 to M4. Can be protected.
[0053]
【The invention's effect】
As described above, according to the present invention, when an abnormal current such as an excess current is detected, the circuit element can be quickly protected.
[Brief description of the drawings]
FIG. 1 is a conceptual configuration diagram of an embodiment.
FIG. 2 is a circuit configuration diagram of the embodiment.
FIG. 3 is a timing chart of the embodiment.
[Explanation of symbols]
1 H bridge, 10a voltage sensor, 10b voltage sensor, 12a current sensor, 12b current sensor, 14 driver, 16 driver control unit, 18 switching control unit, 20 current control unit, 22 overcurrent detection unit, 24 feedback control unit.

Claims

Switching means for connecting the two terminals;
Control means for feedback-controlling the switching means so as to reduce the difference between the detected value of the voltage or current of at least one of the two terminals and the target value;
Means for detecting an excess current condition between the two terminals;
The sample and hold means for sampling and outputting a detected value of the current of at least one of the two terminals at the timing when the excessive current state is detected; and
Have
The control means includes
A difference detecting means for detecting a difference value between a detected value of the voltage or current of at least one of the two terminals and the target value;
Integrating means for integrating the difference value and the output value from the sample and hold means and outputting as the difference;
Means for generating a PWM signal by comparing the output from the integrating means with a predetermined reference value;
Have
When the excessive current state is detected, the control means controls the opening and closing of the switching means by increasing the difference due to the output of the sampled and held value from the sample and hold means. accelerate the timing,
A switch control circuit characterized by the above.

The switch control circuit according to claim 1 ,
The switching means includes a plurality of switches, and
A switch control circuit comprising: means for opening all the switching means when the excessive current state is detected.

The switch control circuit according to claim 2 , further comprising:
Means for adjusting the timing of the closing control so that predetermined switches among the plurality of switches of the switching means are not closed simultaneously when returning from the excessive current state to the non-excessive current state;
A switch control circuit comprising:

A switch control circuit that converts and supplies power from a first terminal to a second terminal,
An H-bridge switching circuit connected between the first terminal and the second terminal and having a first switch and a second switch connected in series, and a third switch and a fourth switch connected in series;
Among the first terminal and the second terminal, a voltage sensor that detects a voltage on a terminal side to be controlled;
A calculator that calculates the difference between the detected voltage and the target voltage;
A current sensor for detecting a continuous current value among currents flowing through the H-bridge switching circuit;
A detection circuit for detecting that the current detection value is in an excessive state exceeding a predetermined threshold;
A sample-and-hold circuit that samples and holds the current detection value at the timing when the excess state is detected by the detection circuit;
An integrator for integrating the output from the computing unit and the output from the sample and hold circuit;
A PWM generation circuit that generates a PWM signal by comparing the output of the integrator with a predetermined triangular wave;
A driver for controlling each switch of the H-bridge switching circuit based on the PWM signal;
A switch control circuit comprising:

The switch control circuit according to claim 4 , wherein
The driver controls the opening of all the switches at a timing when the excess state is detected by the detection circuit.