JP4279345B1 - プログラマブル・トグルスイッチを持つデジタル画像処理コンピュータシステム - Google Patents

Abstract

【課題】 画像処理をするコンピュータシステムにおいて、省電力かつ高速画像処理を可能とするデジタル画像処理コンピュータシステムを提供する。
【解決手段】 画像データを受信する通信手段と、受信した画像データを処理するメインユニットと、処理した画像を表示出力する画像表示手段と、前記通信手段と前記メインユニットとの間に介在する第１の自律型Ｉ／Ｏインターフェースと、前記メインユニットと前記画像表示手段との間に介在する第２の自律型Ｉ／Ｏインターフェースとを備えたコンピュータシステムにおいて、前記メインユニットを、プログラマブル・トグルスイッチと、共有メモリと、画像処理ＭＰＵで構成し、前記プログラマブル・トグルスイッチが前記共有メモリ側の多連動接点と前記第１の自律型Ｉ／Ｏインターフェースおよび第２の自律型Ｉ／Ｏインターフェース、および画像処理ＭＰＵのいずれか１組の多連動接点とを選択的に接続する機能を持ち、前記共有メモリは、プログラマブル・トグルスイッチを介して前記通信手段から送られた画像データを格納するブロック化した固定アドレスを有し、前記画像処理ＭＰＵは、前記通信手段から共有メモリに転送された前記画像データに対して所定の処理を行うプログラムを備えるようにした。
【選択図】 図１

Description

本発明は、ワンセグ放送などのデジタル放送をアナログ放送並みのシームレスな画面の切替ができるプログラマブル・トグルスイッチを持つコンピュータシステムに関する。

デジタル放送が始まり、携帯電話機などでもワンセグ放送が見られるようになったが、携帯電話機のデータ処理能力はワンセグ放送を楽しむには非力であり、チャンネルの連続的な切替や妨害電波による画面のモザイク化や無画面などでアナログに慣れ親しんだユーザーには画像処理スピード、例えばチャンネルを切り替える時間はアナログ方式に比してまだ時間がかかり過ぎると言われる。

デジタル放送の画像処理スピードを改善すべく、デジタルテレビの受像器やワンセグ携帯電話機などの画像処理ＭＰＵは、高クロック化が図られて来たが、コンピュータ用ＭＰＵのクロック周波数は３ＧＨｚ〜４ＧＨｚ程度でシステム的な限界が見えてきた。更なる高速処理を目的として、ハイエンドＰＣ用ＭＰＵにおいては、クロック周波数は３ＧＨｚ程度として、ＭＰＵコアを増やすマルチコア化によりチップシステムとしてのデータ処理能力を高める方向にシフトしている。

一方、システム的な面からは、現段階においては、システム構築の容易性から、現在稼働する多くの汎用サーバから携帯電話までも広く前記ノイマン型コンピュータが使われている。

ノイマン型コンピュータにおいては、プログラムをデータとして記憶装置に格納し、これを順番に読み込んで実行するプログラム蓄積方式を採用している。コンピュータはメインＭＰＵによって全てが管理され、種々の命令が予めプログラムメモリに記憶されたプログラムをプログラムカウンタによってプログラムメモリのアドレスが逐次指定されることにより順次命令が読出され、その命令が実行される仕組みである。ノイマン型コンピュータの構造は簡単であるが、プログラムは直列処理しかできないので、プログラムによってはサブルーチンの処理が終了しないとメインプログラムに戻れないので全体として処理速度が遅くなる場合がある。

一方、プログラムカウンタによる逐次的な命令の実行という概念を持たない非ノイマン型コンピュータの一種でとしてデータ駆動型コンピュータが開発された。このデータ駆動型コンピュータには、命令の並列処理を基本にしたアーキテクチャが採用され、演算の対象となるデータが揃い次第、命令の実行が可能となる。データによって複数の命令が同時に駆動されるため、データの自然な流れに従って並列的にデータフロープログラムが実行されるので、演算の所要時間が大幅に短縮するとされている。しかしながら、データ駆動型コンピュータはデータ処理に特化したコンピュータであり、汎用性がないデータ駆動型コンピュータの利用は限定されている。

前記の通り、汎用性の高いノイマン型コンピュータは直列処理しかできないので、この点をカバーすべく、データ駆動型コンピュータにおいてＭＰＵのマルチコア化や高クロック化以外の技術開発も進められている。例えば、マルチコアシステムにおける負荷分散のアルゴリズムとしては、配下の分散ノードに対して要求を順番に割り振るラウンドロビン方式、コネクション数が一番少ないノードに割り振る最小コネクション方式、一番応答が速いノードに割り振る最速応答方式、ＭＰＵ負荷が一番軽いノードに割り振るＭＰＵ負荷分散方式などである。しかし、マルチコアの場合は、すべてのＭＰＵを同等に扱うので制御が複雑となり、結果的に高価なシステムとなってしまう。特にフルスペックハイビジョンの１９２０×１０８０ピクセル、更にはハイビジョンの４倍の３８４０×２０４８ピクセルなどといった大量の画像データを扱うデジタル画像処理システムにおけるマルチコアシステムは特別仕様のＭＰＵが必要となり、一般家庭で購入できるレベルの価格にはならない。

そこで、前記ノイマン型コンピュータとデータ駆動型コンピュータの折衷案が提案されている。例えば特許文献１には、複数入力ポートを有し、各入力ポートを介してタグ部を有する複数のパケットデータを個別に、かつ並行して入力し、入力した各パケットデータを用いて並列的に異なる複数の情報処理を行なうデータ駆動型コンピュータと、前記パケットデータを出力する複数のノイマン型コンピュータと、ルータとを有し、前記ルータは、前記複数のノイマン型コンピュータのそれぞれが出力する異なる複数の前記パケットデータを個別に、かつ並行して入力するデータ入力手段と、前記データ入力手段により入力された前記複数のパケットデータのそれぞれの内容に基づいて、各入力パケットデータに対応する前記入力ポートを選択する選択手段と、前記選択手段により選択された対応の入力ポートのそれぞれを介して、前記複数の入力パケットデータのそれぞれを前記データ駆動型コンピュータに並行して供給するデータ供給手段とをさらに備えた、データ処理システムが開示されている。

また、ノイマン型コンピュータとデータ駆動型コンピュータのような異なるバスアーキテクチャによるアクセス方式の動作を行うプロセッサを備えるメモリ装置におけるメモリを共通のバスを介して該プロセッサによりアクセスを可能とした技術も開示されている。これによれば、メモリの読み書きの制御を行う共通の制御手段と、前記異なるバスアーキテクチャによるアクセス方式にそれぞれ従うバス入力を前記共通の制御手段への入力信号として処理する各アクセス方式に対応する信号処理手段と、前記各プロセッサでバスを確保したことにもとづいて生成され前記メモリ制御装置自体を制御するために用いる制御用信号から前記異なるバスアーキテクチャによるアクセス方式の違いを認識する認識手段と、該認識手段の認識結果によって各アクセス方式に対応する前記信号処理手段を選択する選択手段とを備え、該選択手段の動作により前記異なるバスアーキテクチャから選択された特定のバスアーキテクチャを構築している。
特開平０６−１３９１９９ 特開平１０−２５４７６７

特許文献１では、データ駆動型プロセッサと複数個のノイマン型プロセッサとをルータを用いることによりオンライン接続して複数個の異なるデータ転送を同時に可能とする構成を採用しているが、データ駆動型プロセッサと複数個のノイマン型プロセッサは独立したプロセッサユニットとなっていて、共有されるメモリは外部メモリなので、デジタル放送の画像処理には向かない。

特許文献２では、同一バス上に、ハーバードアーキテクチャとノイマンアーキテクチャを混在させてメモリの共有化を図っているが、バスは共通なので、例えばデジタル画像データを処理しようとするとバスが渋滞して高速処理は難しくなる。

上記の特許文献では解決されず、本発明によって解決しようとする問題点は、従来のノイマン型コンピュータではインデックスを使った割込処理でしかできなかったサブルーチン処理を、独立動作するマルチＭＰＵにより高速でデジタル画像処理するデジタル画像処理マルチＭＰＵコンピュータシステムを提供することである。

本発明におけるデジタル画像処理コンピュータシステムは、画像データを受信する通信手段と、受信した画像データを処理するメインユニットと、処理した画像を表示出力する画像表示手段と、前記通信手段と前記メインユニットとの間に介在する第１の自律型Ｉ／Ｏインターフェースと、前記メインユニットと前記画像表示手段との間に介在する第２の自律型Ｉ／Ｏインターフェースとを備えたコンピュータシステムであって、前記メインユニットは、プログラマブル・トグルスイッチと、不揮発性メモリを使った共有メモリと、画像処理ＭＰＵで構成され、前記プログラマブル・トグルスイッチは前記共有メモリ側の多連動接点と前記第１の自律型Ｉ／Ｏインターフェースおよび第２の自律型Ｉ／Ｏインターフェース、および画像処理ＭＰＵのいずれか１組の多連動接点とを選択的に接続する機能を持ち、前記共有メモリは、プログラマブル・トグルスイッチを介して前記通信手段から送られた画像データを格納するブロック化した固定アドレスを有し、前記画像処理ＭＰＵは、前記通信手段から共有メモリに転送された前記画像データに対して所定の処理を行うプログラムを備え、前記画像処理ＭＰＵの内部遷移データは、プログラマブル・トグルスイッチにより、共有メモリ内にミラーリング格納されているようにした。

従来のノイマン型コンピュータシステムにおいては、ＭＰＵ毎に処理前データ領域と作業データ領域をもたなくては複数の処理ができなかったものが、本発明によれば共通メモリを使うことにより大幅にメモリの節約ができ、かつメインＭＰＵとは関係なく同時並行的に画像データ処理が出来るので省電力かつ安価なＭＰＵでも画像処理に使えるようになる。

また別発明においては、プログラマブル・トグルスイッチに複数の共有メモリを接続し、この複数共有メモリ側の多連動接点を前記複数の共有メモリの各Ｉ／Ｏポートに接続された多連動接点と前記第１および第２の自律型Ｉ／Ｏインターフェース、および前記画像処理ＭＰＵのいずれか１組の多連動接点と１対１で選択的に接続するようにした。

本発明の割込型プログラマブル・トグルスイッチを持つコンピュータシステムは、安価なアーキテクチャで複数チャンネル分の画像フレームデータを複数ＭＰＵで同時並行処理する。これにより、安価な汎用部品を使いながら簡単にスケールアップできる画像処理コンピュータシステムを提供することが可能となる。クロックアップやマルチコア化した高価なＭＰＵを必要としないので、システム全体としての節電効果と機器寿命の延命が可能となる一方、ノイマン型コンピュータでは特別なＭＰＵを搭載しなければならないフルスペックハイビジョンの１９２０×１０８０ピクセル、更にはハイビジョンの４倍の３８４０×２０４８ピクセルの画像処理も容易となり、一般家庭向けのテレビ受信機への応用も可能となる。

以下、本発明を実施するための最良の形態を図面に基づいて詳細に説明する。なお、以下の説明において、同一機能を有するものは同一の符号とし、その繰り返しの説明は省略する。

図１は、本発明における割込型プログラマブル・トグルスイッチを持つコンピュータシステムの基本構成図である。

本コンピュータシステムのメインユニット１は、プログラマブル・トグルスイッチ５と、共有メモリ６と、前記暗号化及び圧縮処理された画像を画像処理する画像処理ＭＰＵ７ａ〜７ｃで構成され、通信インターフェース２を介して暗号化及び圧縮処理された画像データを受信する通信手段２と、第１の自律型Ｉ／Ｏインターフェース３および第２の自律型Ｉ／Ｏインターフェース４と、この画像処理用ＭＰＵで復元されたフレーム画像データを表示出力する画像表示手段８が接続されていて、これら全体で本コンピュータシステムを構成している。

画像処理ＭＰＵ７ａ〜７ｃは書き換え可能なプログラム領域を備え、システムに電源が投入された時のイニシャライゼーション、あるいはシステムコンフィギュレーション変更の際には、通信手段２からコマンド付きデータを受信することにより前記プログラム領域に格納されたプログラムを書き換えることができる。

また、画像処理ＭＰＵ７ａ〜７ｃは前記書き換え可能なプログラム領域以外はメモリ領域を持たず、例えば内部遷移データ、例えばＭＰＵ機能フラグなどについても共有メモリ６内にフラグ情報を格納することにより想定外の停電など不測の事故にあっても停電復帰後にリカバリできる仕組みになっている。

また、共有メモリ６内のデータは規定のフォーマットにより格納され、このフォーマットによりデータの状態遷移も確認できるので、画像処理ＭＰＵ７ａ〜７ｃのいずれもがデータ処理前に処理しようとしているデータの整合性をチェックすることが可能となっている。これにより、もし処理前のデータに整合性が確認できない場合には前後の画像データを使った補完処理あるいはエラー訂正などの補正処理をする他の画像処理ＭＰＵに任せることによりシームレスな画像再生を可能としている。

前記通信手段２は、通信インターフェースで受信した未処理画像データを前記プログラマブル・トグルスイッチ５に送信する機能を持ち、プログラマブル・トグルスイッチ５が前記共有メモリ６側の多連動接点ｓ１と前記第１の自律型Ｉ／Ｏインターフェース３および第２の自律型Ｉ／Ｏインターフェース４、および画像処理ＭＰＵ７ａ〜７ｃのいずれか１組の多連動接点とを選択的に接続することにより、前記第１の自律型Ｉ／Ｏインターフェース３と共有メモリ６側の多連動接点ｓ１が接続される時は通信インターフェースを介して暗号化及び圧縮処理された画像データを受信して共有メモリ６に格納する機能を持つ。

また、画像処理ＭＰＵ７ａ〜７ｃは、プログラム領域に所定のプログラムを持っている。画像処理ＭＰＵ７ａ〜７ｃは、前記プログラムにより、通信インターフェース３から共有メモリ６に受信・保存された暗号化及び圧縮処理された画像データに対して所定のデータ処理する機能を持っている。

ここにおいて、前記画像処理用ＭＰＵのレジスタ値のデータを保存する共有メモリ６の記憶媒体としてＦｅＲＡＭのような不揮発性メモリを使っている。これにより、もし不測の事態が生じてメインユニット１の電源断が生じた場合においても、ミラーリングしておいた共有メモリ６の特定位置に格納された前記画像処理用ＭＰＵのレジスタ値や前記作業領域のデータをリカバリすることが可能となる。

共有メモリ６は、プログラマブル・トグルスイッチ５を介して第１の自律型Ｉ／Ｏインターフェース３を介して入力した読み書き処理データをブロック化された固定アドレスに格納する。

また、画像表示手段８は、前記第２の自律型Ｉ／Ｏインターフェースを介して前記プログラマブル・トグルスイッチと接続され、前記暗号復号化及び圧縮伸張され、共有メモリ６に格納されたビデオ画像データを画像信号として外部に送出する機能を持っている。

第１の自律型Ｉ／Ｏインターフェース３にデータが入力されない時でも、プログラマブル・トグルスイッチ５と画像処理用ＭＰＵ７ａ〜７ｃと共有メモリ６の電源は切断されない。

なお、プログラマブル・トグルスイッチ５と画像処理用ＭＰＵ７ａ〜７ｃと共有メモリ６の電源が切断された状態においても電源遮断直前の内部状態を保持している。

第１の自律型Ｉ／Ｏインターフェース３にデータが入力された時には、プログラマブル・トグルスイッチ５からの指令で処理手段である画像処理用ＭＰＵ７ａ〜７ｃが起動され、プログラマブル・トグルスイッチ５が起動することによりプログラマブル・トグルスイッチ５が共有メモリ６と処理手段である画像処理用ＭＰＵ７ａ〜７ｃとの間の接続をプログラマブル・トグルスイッチ５自身が持つ設定プログラムに従って切り替えた上で、前記画像処理ＭＰＵが前記共有メモリの作業領域を使って所定のデータ処理を行う。

画像処理用ＭＰＵ７ａ〜７ｃが所定の作業を終了した時には、処理済み画像データが共有メモリ６から第２の自律型Ｉ／Ｏインターフェース４を介して画像表示手段８に送出される。

画像表示手段８に送出された処理済み画像データは、画像表示手段８に接続されたディスプレイによって表示される。

ここで、画像処理用ＭＰＵ７ａ〜７ｃは、いわゆるバケツリレー方式で暗号復号処理、データ伸張処理、フレーム組立処理を順番に行ないながら、ＭＰＵ７ａ→ＭＰＵ７ｂ→ＭＰＵ７ｃという順番でデータ転送を行っている。

ここで画像表示手段８に送出された処理済み画像データがテレビ放送などのビデオ画像だとすると、日本やアメリカで使われているテレビの信号規格 ＮＴＳＣの画像は1秒間に２９．９７枚の飛び越し走査（インターレース）フレームで構成されている。つまり、１フレームの転送時間は０．０３３秒である。これに比べて、プログラマブル・トグルスイッチ５の切り替えに要するスイッチング動作時間は１００ｎｓ程度であり、前述の画像処理用ＭＰＵ７ａ〜７ｃによる１フレームの転送時間は０．０３３秒と比較してもはるかに短時間であり、画像再生において、プログラマブル・トグルスイッチ５の切り替えに要するスイッチング動作時間はまったく無視できる時間となる。

処理対象をテレビ放送などの時系列に並んだフレームＡ、Ｂ、Ｃである場合において、例えば、画像表示手段８において、フレームＡ、Ｂ、Ｃを受信した後に、画像処理用ＭＰＵ７ｂでデータ伸張処理したフレームＢに欠陥が見つかった場合には、フレームＡとフレームＣのフレームデータからフレームＢの補完データを生成するプログラムを画像表示手段８が持つことによりフレームＢに欠陥があった場合でも補完したフレームＢ‘をフレームＡとフレームＣの間に挿入することで自然な画面をディスプレイに表示することが出来る。

前記の補完処理は、例えば画像処理ＭＰＵである画像処理用ＭＰＵ７ａ〜７ｃに画像処理用ＭＰＵ７ｄを追加し、プログラマブル・トグルスイッチ５が備える設定プログラムによって補完処理することも考えられる。

図２は、共通メモリの多連動制御信号構成である。本実施例では、共通メモリ６にＦｅＲＡＭなどの不揮発性メモリを使用している。

プログラマブル・トグルスイッチ５における多連動の対象となるのは、ＣＳ信号、ＯＥ信号、ＷＥ信号、アドレス信号Ａ０−Ａ１２とデータ信号ＤＱ０−７である。

プログラマブル・トグルスイッチ５は多連動機能により、例えば第１の自立型Ｉ／Ｏインターフェース３から入力された各信号を共有メモリ６の端子ｓ１に１対１で接続する。

ＦｅＲＡＭチップで使われるチップ制御信号としては、ＣＳ信号、ＯＥ信号、ＷＥ信号があり、制御ロジック回路９に入力される。

ＣＳ信号は、チップ・セレクト信号で、“Ｌ”レベルの時に本デバイス、つまり共有メモリ６が選択される。

ＯＥ信号は、アウトプット・イネーブル信号で、“Ｌ”レベルの時に共有メモリ６から外部に対しての出力が可能となる。

ＷＥ信号は、ライト・イネーブル信号で、“Ｌ”レベルの時に共有メモリ６に対する書き込みが可能となり、“Ｈ”レベルの時に共有メモリ６からの読み出しが可能となる。

上記ＣＳ信号、ＯＥ信号、ＷＥ信号によって制御ロジック回路９から制御信号がＩ／Ｏラッチ＆バス・ドライバ１１に送信される。

アドレス信号Ａ０−Ａ１２は、データ読み書きのターゲットであるアドレス情報が含まれ、ブロック＆行デコーダ９と列デコーダ１０に振り分けられ、アドレス信号Ａ０−Ａ１２によってデータの位置を特定することができる。

データ信号ＤＱ０−７は、８ビットの双方向バスに接続され、ＷＥ信号が“Ｌ”レベルの時には書き込みデータが前記双方向バスから入力されて不揮発性メモリ１０に書き込まれ、又は“Ｈ”レベルの時には不揮発性メモリ１０から読み出されたデータが前記双方向バスに出力される。

図３は、第１実施例におけるシステムのタイミングチャートを示している。ここで縦軸は図１の各信号処理位置を示し、横軸は時間経過を示している。

縦軸上の“ＳＲＡＭ−１”は共有メモリ６の第１領域を、“ＳＲＡＭ−２”は共有メモリ６の第２領域を、“ＳＲＡＭ−３”は共有メモリ６の第３領域を、“ＭＰＵ１”は暗号復号処理を行う第１の画像処理ＭＰＵ７ａを、“ＭＰＵ２”はデータ伸張処理を行う第２の画像処理ＭＰＵ７ｂを、“ＭＰＵ３”はフレーム組立処理を行う第３の画像処理ＭＰＵ７ｃを、“ＤＳＰ”は画像表示手段８を、“Ｄｉｓｐｌａｙ”はディスプレイを意味する略号である。

前述の通り、横軸は時間を表していて、左から右に時間が経過する場合における連続する３つの画像フレーム信号が不図示のプログラマブル・トグルスイッチ１０から共有メモリ６に入力する場合の信号の流れを図示している。ここで第１フレームの信号は実線で、第２フレームの信号は長い破線で、第３フレームの信号は短破線で表示されている線である。

ここで、各フレームの信号の流れを分かり易く説明する為に、実際には必ずプログラマブル・トグルスイッチ１０を介して共有メモリ６や画像処理ＭＰＵ７ａ〜７ｃがデータ通信をしているが、タイミングには関係ないので、本図ではプログラマブル・トグルスイッチ１０は図示していない。

まず第１フレームの信号は、プログラマブル・トグルスイッチ１０を介して共有メモリ６の第１領域“ＳＲＡＭ−１”に入力される。

次にタイミングａにおいて、第１フレームの信号は、“ＭＰＵ１”で表記される第１の画像処理ＭＰＵ７ａによって暗号復号処理され、第２フレームの信号は共有メモリ６の第１領域“ＳＲＡＭ−１”に入力される。

更にタイミングｂにおいて、第１フレームの信号は共有メモリ６の第２領域“ＳＲＡＭ−２”に入力され、第２フレームの信号は“ＭＰＵ１”で表記される第１の画像処理ＭＰＵ７ａによって暗号復号処理される。

次にタイミングｃにおいて、第１フレームの信号は“ＭＰＵ２”で表記される第２の画像処理ＭＰＵ７によってデータ伸張処理され、第２フレームの信号は共有メモリ６の第２領域“ＳＲＡＭ−２”に入力され、第３のフレームの信号は“ＭＰＵ１”で表記される第１の画像処理ＭＰＵ７ａによって暗号復号処理される。

そしてタイミングｄにおいて、第１フレームの信号は共有メモリ６の第３領域“ＳＲＡＭ−３”に入力され、第２フレームの信号は“ＭＰＵ２”で表記される第２の画像処理ＭＰＵ７によってデータ伸張処理され、第３フレームの信号は共有メモリ６の第２領域“ＳＲＡＭ−２”に入力される。

次にタイミングｅにおいて、第１フレームの信号は“ＭＰＵ３”で表記される第３の画像処理ＭＰＵ７ｃによってフレーム組立処理され、第２フレームの信号は共有メモリ６の第３領域“ＳＲＡＭ−３”に入力され、第３フレームの信号は“ＭＰＵ２”で表記される第２の画像処理ＭＰＵ７によってデータ伸張処理される。

更にタイミングｆにおいて、第１フレームの信号は共有メモリ６の第４領域“ＳＲＡＭ−４”に入力され、第２フレームの信号は“ＭＰＵ３”で表記される第３の画像処理ＭＰＵ７ｃによってフレーム組立処理され、第３フレームの信号は第３フレームの信号は共有メモリ６の第３領域“ＳＲＡＭ−３”に入力される。

そしてタイミングｇにおいて、第１フレームの信号は“ＤＳＰ”で表記される画像表示手段８によって画面表示準備がなされ、第２フレームの信号は共有メモリ６の第４領域“ＳＲＡＭ−４”に入力され、第３フレームの信号は“ＭＰＵ３”で表記される第３の画像処理ＭＰＵ７ｃによってフレーム組立処理される。

以上において、同一処理が重ならない限り各フレームの信号の処理の開始タイミングは同期している必要はなく、また、処理が早く終わった場合に次ぎの処理まで待たずに処理待ち時間を省くことによりところてん方式の処理手順により全体のスループット時間を短縮することも考えられる。

図４は、プログラマブル・トグルスイッチに複数の共有メモリを接続した基本構成図である。この構成は、例えば画像処理ＭＰＵ７ａ〜７ｃの段数を増やす場合や、大きな画像データを処理する場合には共有メモリ６を増設することにより全体のメモリ容量を拡張することができる。

基本的な動作はひとつの共有メモリ６の場合と同じであるが、第１の共有メモリ６の接点ｓ１と第２の共有メモリ６ａの接点ｓ２は必ず別の端子ｃ１〜ｃ５に接続するように管理され、１対１の接続となっている。

上記において、プログラマブル・トグルスイッチ１０の共有メモリとの接続端子ｓ１とｓ２は入出力端子ｃ１〜ｃ５のいずれかとしか接続できない構成となっているが、プログラマブル・トグルスイッチ１０の設計を変えることにより、接続する端子を無差別な設計とすれば、例えば端子ｓ１と端子ｓ２を接続することも可能であるし、また１対１の接続ではなく、１対複数或いは複数対１、更に複数対複数の接続構成も可能である。

図５は、複数の共有メモリを複数のプログラマブル・トグルスイッチとメインＭＰＵが共有する構成例である。ここでメインＭＰＵ１４から見ると各共有メモリ６はメインＭＰＵ１４のＲＡＭとして機能している。画像処理ＭＰＵ７ａ〜７ｃは、図２で説明した各共有メモリ６のステータス（チップ・セレクト信号ＣＳ、アウトプット・イネーブルＯＥ、ライト・イネーブル信号ＷＥ）を確認しながら、メインＭＰＵ１４が共有メモリ６を使っていない時にのみ共有メモリ６に対して読み書き動作をする。

これにより、従来はメインＭＰＵのプログラムでサブルーチン化された巡回処理プログラムなどを、メインＭＰＵのサブルーチンプログラムから外し、画像処理ＭＰＵ７ａ〜７ｃのプログラムに任せることができるようになる。これによりメインＭＰＵ１４の負荷が軽減されるのでメインＭＰＵ１４のシステムとしての処理能力が改善される。

ここで、メインＭＰＵ１４による特定データファイルの読み込みを可能にしつつ、画像処理用ＭＰＵ７ａ〜７ｃによるデータ処理作業を継続するためには、共通メモリ６の中に前記メインＭＰＵ１４がアクセスする領域以外に画像処理ＭＰＵ７ａ〜７ｃの作業領域を設けることができる。これによりメインＭＰＵ１４は、例えば天気図を表示する際に、特定の共有メモリ６を定期的にアクセスすることにより、最新の地域別データがロードされる一方、画像処理ＭＰＵ７ａ〜７ｃはメインＭＰＵ１４の読み込み動作にかかわらず前記作業領域を使って作業できるので、従来のメインＭＰＵで全て処理するシステムと比較して同じＭＰＵを使った場合でも天気予報図などの表示を高速化できる。

図６は、画像処理ＭＰＵをフロントエンドに使う例である。これは、例えばメインＭＰＵ１４がインターネット上のＷＥＢサーバである場合であり、複数の画像処理ＭＰＵ７ａ〜７dを通信インターフェース機能を持つフロントエンドに直接つなぐことにより、ＷＥＢサーバにアクセスが集中しても、各画像処理ＭＰＵ７ａ〜７dで事前受付をして、必要なデータだけをサーバのメモリから読み出すことができる。これにより、ＷＥＢサーバのアクセス容量を拡大することができるので、比較的非力なＷＥＢサーバでも大量のアクセスを処理することができるようになる。

更に、もしメインＭＰＵ１４のクロックが高く、このＭＰＵクロックを分周したクロックを画像処理ＭＰＵ７ａ〜７ｃのクロックで使う場合には、メインＭＰＵの動作クロックと画像処理ＭＰＵ７ａ〜７ｃの動作クロックを同期させ、画像処理ＭＰＵ７ａ〜７ｃ同士のクロック位相をメインＭＰＵのクロックパルスを単位としてシフト・分散させることにより電力消費を平均化できるので、全体としての消費電力を最小化することができる。

本発明のシステムはシステム構成が画像処理システムに類似する他の処理システムへの応用が考えられる。例えば、処理コマンドとデータがセットで動くシステムとしてＰＯＳデータ処理システム、ＡＴＭ自動現金処理システム、各種予約システムでの利用が考えられる。

また、処理コマンドは規定的に存在してデータが自動的に流れるシステムでの利用も考えらえる。この例としては、天気予報表示システム、ロケット等の遠隔操作システム、飛行機の自動操縦システムなどへの利用が可能である。

更に、置換容易な処理コマンドをＭＰＵが備え、データが入力された時に複数同時処理して処理内容がチェックできるシステムにも使える。この例としては、自動受付処理サーバのシステム、例えば証券取引システムや商品取引システムなどでの利用が可能である。

ノイマン型コンピュータでデジタル画像処理した場合のデジタル信号処理による画面表示遅延、および良好ではない電波環境における画面のモザイクや乱れを画像処理ＭＰＵ７ａ〜７ｃの採用により改善でき、しかもメモリ使用量を大幅に削減できるので高性能化と共に省コスト化効果が期待できる。

第１実施例によるシステムの基本構成図 共通メモリの制御信号構成 第１実施例におけるシステムのタイミングチャート プログラマブル・トグルスイッチに複数の共有メモリを接続した基本構成図 複数の共有メモリを複数のプログラマブル・トグルスイッチとメインＭＰＵが共有する構成例 画像処理ＭＰＵをフロントエンドに使う例

符号の説明

１…メインユニット、 ２…通信インターフェース、 ３…第１の自律型Ｉ／Ｏインターフェース、 ４…第２の自律型Ｉ／Ｏインターフェース、 ５…プログラマブル・トグルスイッチ、 ６…共有メモリ、 ７ａ〜７d…画像処理用ＭＰＵ、 ８…画像表示手段、 ９…制御ロジック回路、１０…不揮発性メモリ、 １１…ブロック＆行デコーダ、 １２…列デコーダ、 １３…Ｉ／Ｏラッチ＆バス・ドライバ、 １４…メインＭＰＵ。

Claims (2)

1. 画像データを受信する通信手段と、受信した画像データを処理するメインユニットと、処理した画像を表示出力する画像表示手段と、前記通信手段と前記メインユニットとの間に介在する第１の自律型Ｉ／Ｏインターフェースと、前記メインユニットと前記画像表示手段との間に介在する第２の自律型Ｉ／Ｏインターフェースとを備えたコンピュータシステムであって、
   前記メインユニットは、プログラマブル・トグルスイッチと、不揮発性メモリを使った共有メモリと、画像処理ＭＰＵで構成され、
   前記プログラマブル・トグルスイッチは前記共有メモリ側の多連動接点と前記第１の自律型Ｉ／Ｏインターフェースおよび第２の自律型Ｉ／Ｏインターフェース、および画像処理ＭＰＵのいずれか１組の多連動接点とを選択的に接続する機能を持ち、
   前記共有メモリは、プログラマブル・トグルスイッチを介して前記通信手段から送られた画像データを格納するブロック化した固定アドレスを有し、
   前記画像処理ＭＰＵは、前記通信手段から共有メモリに転送された前記画像データに対して所定の処理を行うプログラムを備え、
   前記画像処理ＭＰＵの内部遷移データは、プログラマブル・トグルスイッチにより、共有メモリ内にミラーリング格納されていることを特徴とするプログラマブル・トグルスイッチを持つデジタル画像処理コンピュータシステム。
2. 画像データを受信する通信手段と、受信した画像データを処理するメインユニットと、処理した画像を表示出力する画像表示手段と、前記通信手段と前記メインユニットとの間に介在する第１の自律型Ｉ／Ｏインターフェースと、前記メインユニットと前記画像表示手段との間に介在する第２の自律型Ｉ／Ｏインターフェースとを備えたコンピュータシステムであって、
   前記メインユニットは、プログラマブル・トグルスイッチと、複数の不揮発性メモリを使った共有メモリと、画像処理ＭＰＵで構成され、
   前記プログラマブル・トグルスイッチは前記複数の共有メモリ側の多連動接点と前記第１の自律型Ｉ／Ｏインターフェースおよび第２の自律型Ｉ／Ｏインターフェース、および画像処理ＭＰＵのいずれか１組の多連動接点とを１対１で選択的に接続する機能を持ち、
   前記共有メモリは、プログラマブル・トグルスイッチを介して前記通信手段から送られた画像データを格納するブロック化した固定アドレスを有し、
   前記画像処理ＭＰＵは、前記通信手段から共有メモリに転送された前記画像データに対して所定の処理を行うプログラムを備え、
   前記画像処理ＭＰＵの内部遷移データは、プログラマブル・トグルスイッチにより、共有メモリ内にミラーリング格納されていることを特徴とするプログラマブル・トグルスイッチを持つデジタル画像処理コンピュータシステム。