JP4274367B2

JP4274367B2 - Macro cell

Info

Publication number: JP4274367B2
Application number: JP2004072700A
Authority: JP
Inventors: 康一阿部
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2004-03-15
Filing date: 2004-03-15
Publication date: 2009-06-03
Anticipated expiration: 2024-03-15
Also published as: JP2005260146A

Description

本発明は、内部クロックに同期して動作するマクロセルに係り、特にデータ入力時のセットアップ時間及びホールド時間、並びにデータ出力時のＩ／Ｏパス遅延時間をクロック入力に対して定義できるようにしたマクロセルに関するものである。 The present invention relates to a macro cell that operates in synchronization with an internal clock, and in particular, a macro cell in which a setup time and a hold time at the time of data input and an I / O path delay time at the time of data output can be defined with respect to the clock input. It is about.

Conventional technology

マクロセルのタイミングモデルは、データ入力に関してはクロック入力に対するデータのセットアップ時間とホールド時間で定義され、データ出力に関してはクロック入力に対するデータのＩ／Ｏパス遅延時間で定義される。 The macro cell timing model is defined by data setup time and hold time with respect to the clock input with respect to data input, and data I / O path delay time with respect to the clock input with respect to data output.

すなわち、図２に示すように、データ入力のタイミングについては、マクロセル２０のデータ入力用ラッチ２１が正常に入力データＤinを取り込むために、入力クロックＣＬＫ１の有効エッジ（この場合は立ち上がりエッジ）ｔ１以前のセットアップ時間Ｔsetup内とホールド時間Ｔholdを定義する。また、データ出力のタイミングについては、入力クロックＣＬＫ２の有効エッジｔ２からデータが出力されるまでのＩ／Ｏパス遅延時間Ｔoutputを定義する。 That is, as shown in FIG. 2, with respect to the data input timing, in order for the data input latch 21 of the macrocell 20 to normally capture the input data Din, before the valid edge (rising edge in this case) t1 of the input clock CLK1 The setup time Tsetup and the hold time Thold are defined. As for the data output timing, an I / O path delay time Toutput from the valid edge t2 of the input clock CLK2 until data is output is defined.

ところが、図３に示すように、マクロセル内部にＰＬＬ３１を持たせ、その内蔵ＰＬＬ３１で生成された内部クロックＣＬＫ１に同期して内部のラッチ３２，３３等を動作させ、内部クロックＣＬＫ２に同期してラッチ３４，３５等を動作させるようなマクロセル３０（例えば、SerDes（シリアル／パラレル変換器））では、入力クロックＣＬＫrefは、内蔵ＰＬＬ３１の参照クロックである。 However, as shown in FIG. 3, a PLL 31 is provided inside the macro cell, and the internal latches 32 and 33 are operated in synchronization with the internal clock CLK1 generated by the built-in PLL 31, and are latched in synchronization with the internal clock CLK2. In a macro cell 30 (for example, SerDes (serial / parallel converter)) that operates 34, 35, etc., the input clock CLKref is a reference clock for the built-in PLL 31.

しかし、このようなマクロセル３０では、入力クロックＣＬＫrefに対する入力データＤinのセットアップ時間Ｔsetup及びホールド時間Ｔhold、並びに入力クロックＣＬＫrefに対する出力データＤoutのＩ／Ｏパス遅延時間Ｔoutputを定義することができない。 However, in such a macro cell 30, the setup time Tsetup and hold time Thold of the input data Din with respect to the input clock CLKref and the I / O path delay time Toutput of the output data Dout with respect to the input clock CLKref cannot be defined.

本発明の目的は、内部クロックを使用するマクロセルにおいて、入力データ用クロックに対する入力データのセットアップ時間及びホールド時間、並びに出力データ用に対する出力データのＩ／Ｏパス遅延時間を定義できるようにすることである。 An object of the present invention is to enable definition of input data setup time and hold time for input data clock and output data I / O path delay time for output data in a macro cell using an internal clock. is there.

請求項１にかかる発明は、少なくともクロック生成器（１１）、データ入力用ラッチ（１２）、及びデータ出力用ラッチ（１４）を具備するマクロセルにおいて、前記データ入力用ラッチ（１２）に接続されるデータ入力端子（Ａ１）、前記データ入力用ラッチ（１２）に接続される第１のクロック入力端子（Ａ２）、前記データ出力用ラッチ（１４）に接続されるデータ出力端子（Ａ３）、前記データ出力用ラッチ（１４）に接続される第２のクロック入力端子（Ａ４）、前記クロック生成器（１１）の第１のクロック端子（Ｃ１）に接続される第１のクロック出力端子（Ａ６）、前記クロック生成器（１１）の第２のクロック端子（Ｃ２）に接続される第２のクロック出力端子（Ａ７）を設け、前記第１のクロック入力端子（Ａ２）と前記第１のクロック出力端子（Ａ６）をマクロセル外で直結するとともに、前記第２のクロック入力端子（Ａ４）と前記第２のクロック出力端子（Ａ７）をマクロセル外で直結したにより、データセットアップ時間、データホールド時間、データ遅延時間の定義を行うことを特徴とするマクロセル。 The invention according to claim 1 is connected to the data input latch (12) in a macro cell including at least a clock generator (11), a data input latch (12), and a data output latch (14). A data input terminal (A1); a first clock input terminal (A2) connected to the data input latch (12); a data output terminal (A3) connected to the data output latch (14); A second clock input terminal (A4) connected to the output latch (14), a first clock output terminal (A6) connected to the first clock terminal (C1) of the clock generator (11), A second clock output terminal (A7) connected to the second clock terminal (C2) of the clock generator (11) is provided, and the first clock input terminal (A2) and the front As well as direct the first clock output terminal (A6) outside macrocell, by the second clock input terminal (A4) and the second clock output terminal (A7) directly connected outside the macro cell, the data setup time, A macro cell characterized by defining a data hold time and a data delay time .

本発明によれば、第１のクロック入力端子を内部クロックの第１のクロック出力端子に直結するので、内部クロックを入力データ用クロックとして入力でき、第２のクロック入力端子を内部クロックの第２のクロック出力端子に直結するので、その内部クロックを出力データ用クロックとして入力できる。このため、入力データ用クロックに対する入力データのセットアップ時間及びホールド時間、並びに出力データ用に対する出力データのＩ／Ｏパス遅延時間を定義することができる。 According to the present invention, since the first clock input terminal is directly connected to the first clock output terminal of the internal clock, the internal clock can be input as the input data clock, and the second clock input terminal is connected to the second clock of the internal clock. Since it is directly connected to the clock output terminal, the internal clock can be input as an output data clock. Therefore, it is possible to define the setup time and hold time of input data with respect to the clock for input data, and the I / O path delay time of output data for output data.

図１は本発明の実施例のマクロセルの要部を示すブロック図である。１０はマクロセル、１１はそのマクロセル１０に内蔵された内蔵ＰＬＬ、１２〜１５はラッチである。内蔵ＰＬＬ１１はＣ３端子に参照クロックＣＬＫrefを入力し、Ｃ１端子からクロックＣＬＫ１を、Ｃ２端子からクロックＣＬＫ２をそれぞれ出力する。例えば、ＣＬＫ１＝ＣＬＫ２である。ラッチ１２〜１５の内、ラッチ１２はデータ入力用、ラッチ１４はデータ出力用である。 FIG. 1 is a block diagram showing a main part of a macro cell according to an embodiment of the present invention. 10 is a macro cell, 11 is a built-in PLL built in the macro cell 10, and 12 to 15 are latches. The built-in PLL 11 inputs the reference clock CLKref to the C3 terminal, and outputs the clock CLK1 from the C1 terminal and the clock CLK2 from the C2 terminal. For example, CLK1 = CLK2. Among the latches 12 to 15, the latch 12 is for data input and the latch 14 is for data output.

また、Ａ１は入力データＤin用のデータ入力端子であり、ラッチ１２のＤ端子に接続される。Ａ２は入力データＤin用のクロック入力端子（第１のクロック入力端子）であり、ラッチ１２，１３のＣ端子に接続される。Ａ３は出力データＤout用のデータ出力端子であり、ラッチ１４のＱ端子に接続される。Ａ４は出力データＤout用のクロック入力端子（第２のクロック入力端子）であり、ラッチ１４，１５のＣ端子に接続される。Ａ５は参照クロックＣＬＫref用のクロック入力端子であり、内蔵ＰＬＬ１１のＣ３端子に接続される。Ａ６は入力データＤin用のクロック出力端子（第１のクロック出力端子）、Ａ７は出力データＤout用のクロック出力端子（第２のクロック出力端子）であり、それぞれ内蔵ＰＬＬ１１のＣ１端子、Ｃ２端子に接続される。 A1 is a data input terminal for input data Din, and is connected to the D terminal of the latch 12. A2 is a clock input terminal (first clock input terminal) for input data Din, and is connected to the C terminals of the latches 12 and 13. A3 is a data output terminal for output data Dout, and is connected to the Q terminal of the latch 14. A4 is a clock input terminal (second clock input terminal) for output data Dout, and is connected to the C terminals of the latches 14 and 15. A5 is a clock input terminal for the reference clock CLKref and is connected to the C3 terminal of the built-in PLL11. A6 is a clock output terminal (first clock output terminal) for input data Din, and A7 is a clock output terminal (second clock output terminal) for output data Dout, which are connected to the C1 terminal and C2 terminal of the built-in PLL 11, respectively. Connected.

本実施例では、さらに、マクロセル１０の外において、クロック出力端子Ａ６をクロック入力端子Ａ２に直接接続し、クロック出力端子Ａ７をクロック入力端子Ａ４に直接接続する。これによって、入力クロックＣＬＫ１に対する入力データＤinのセットアップ時間Ｔsetup及びホールド時間Ｔhold、並びに入力クロックＣＬＫ２に対する出力データＤoutのＩ／Ｏパス遅延時間Ｔoutputが定義できる。 In this embodiment, further, outside the macro cell 10, the clock output terminal A6 is directly connected to the clock input terminal A2, and the clock output terminal A7 is directly connected to the clock input terminal A4. Thereby, the setup time Tsetup and hold time Thold of the input data Din with respect to the input clock CLK1, and the I / O path delay time Toutput of the output data Dout with respect to the input clock CLK2 can be defined.

なお、内蔵ＰＬＬ１１はＰＬＬに限られるものではなく、内部クロックを生成するクロック生成器であればクリスタルを使用する発振器等のようにどのような構成のものであってもよい。 The built-in PLL 11 is not limited to the PLL, and may be of any configuration such as an oscillator using a crystal as long as it is a clock generator that generates an internal clock.

本発明の実施例のマクロセルの要部のブロック図である。It is a block diagram of the principal part of the macrocell of the Example of this invention. 従来の一般的なマクロセルの要部のブロック図である。It is a block diagram of the principal part of the conventional general macrocell. 内蔵ＰＬＬをもつ従来のマクロセルの要部のブロック図である。It is a block diagram of the principal part of the conventional macrocell with a built-in PLL.

Explanation of symbols

１０：マクロセル、１１：内蔵ＰＬＬ、１２〜１５：ラッチ
２０：マクロセル、２１，２２：ラッチ
３０：マクロセル、３１：内蔵ＰＬＬ、３２〜３５：ラッチ
Ａ１：データ入力端子、Ａ２：クロック入力端子、Ａ３：データ出力端子、Ａ４：クロック入力端子、Ａ５：参照クロック入力端子、Ａ６，Ａ７：クロック出力端子 10: Macro cell, 11: Built-in PLL, 12-15: Latch 20: Macro cell, 21, 22: Latch 30: Macro cell, 31: Built-in PLL, 32-35: Latch A1: Data input terminal, A2: Clock input terminal, A3 : Data output terminal, A4: Clock input terminal, A5: Reference clock input terminal, A6, A7: Clock output terminal

Claims

In a macro cell having at least a clock generator, a data input latch, and a data output latch,
A data input terminal connected to the data input latch, a first clock input terminal connected to the data input latch, a data output terminal connected to the data output latch, and connected to the data output latch A second clock input terminal, a first clock output terminal connected to the first clock terminal of the clock generator, and a second clock output terminal connected to the second clock terminal of the clock generator. Provided,
With direct connection of said first clock input terminal a first clock output terminal outside the macro cell, by directly connected to said second clock input terminal and the second clock output terminal outside the macro cell, the data setup time A macro cell characterized by defining data hold time and data delay time .