JP4267610B2 - Game machine - Google Patents
Game machine Download PDFInfo
- Publication number
- JP4267610B2 JP4267610B2 JP2005266343A JP2005266343A JP4267610B2 JP 4267610 B2 JP4267610 B2 JP 4267610B2 JP 2005266343 A JP2005266343 A JP 2005266343A JP 2005266343 A JP2005266343 A JP 2005266343A JP 4267610 B2 JP4267610 B2 JP 4267610B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- voltage
- interrupt
- output
- medal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Slot Machines And Peripheral Devices (AREA)
Description
本発明は、コンピュータ装置を内蔵する電子遊技機に関し、特に、遊技媒体としてメダルを用いる回胴遊技機に好適に適用される。 The present invention relates to an electronic gaming machine having a built-in computer device, and is particularly preferably applied to a spinning gaming machine that uses medals as gaming media.
スロットマシンなどの回胴遊技機では、遊技者がメダル投入口にメダルを投入してスタートレバーを操作すると、これに応じて、回転リールの回転が開始される。そして、遊技者がストップボタンを押して回転リールを停止させたとき、停止ライン上の図柄が揃うと、その図柄に応じた配当メダルが払い出されるようになっている。 In a spinning machine such as a slot machine, when a player inserts a medal into a medal slot and operates a start lever, the rotation of the rotating reel is started accordingly. When the player presses the stop button to stop the rotating reel, when the symbols on the stop line are aligned, a payout medal corresponding to the symbol is paid out.
ところで、このようなスロットマシンの配置される遊技ホールでは、多数の遊技機が終日稼動しているため、かなりのノイズ環境にあるだけでなく、場合によっては、停電などの電源異常のおそれもある。そこで、従来の遊技機では、停電時に、いち早く、その瞬間のゲーム状態を保存すべくCPUに電圧降下割込みをかける対策を採っている(例えば、特許文献1、特許文献2)。
しかしながら、従来の遊技機では、交流入力電圧の低下から割込み処理の開始までの時間を最適に設定できないため、割込み処理を正常に終了できないおそれがあった。すなわち、従来の遊技機では、直流電源電圧の低下のみを監視するので、電圧降下割込み時には、残された時間が少なく、正しく割込み処理を終えることができないおそれがあった。そこで、従来の遊技機では、最優先割込み(NMI : non maskable interrupt)による電圧降下割込みをかけているが、NMIでは、スタックエリアを無駄使いするだけでなく、短時間に繰り返しNMIがかかるとプログラム暴走のおそれもあった(図19(c)参照)。 However, in the conventional gaming machine, since the time from the drop of the AC input voltage to the start of the interrupt process cannot be set optimally, the interrupt process may not be completed normally. That is, in the conventional gaming machine, since only a drop in the DC power supply voltage is monitored, there is a possibility that when the voltage drop interrupts, the remaining time is short and the interrupt processing cannot be completed correctly. Therefore, in conventional gaming machines, a voltage drop interrupt by a top priority interrupt (NMI: non maskable interrupt) is applied. However, in NMI, not only the stack area is wasted, but if the NMI is repeatedly applied in a short time, the program is executed. There was also a risk of runaway (see FIG. 19 (c)).
一方、交流入力電圧の低下に反応して、素早く割込み処理を開始させようとすると、誤って電源ノイズなどに反応したり、或いは、人間に感知できない程度の瞬間的な入力交流電圧の低下(瞬停)に反応して遊技動作が中断されてしまうことになって遊技者に不信感を与えてしまう。また、交流入力電圧の低下に反応して割込みをかけたのでは、交流入力電圧を整流する下流側の電源回路のみに異常が生じた場合には全く対処できないことになる。 On the other hand, if you try to start interrupt processing quickly in response to a drop in the AC input voltage, it will accidentally react to power supply noise, etc. The game operation will be interrupted in response to (stop), which will give the player distrust. In addition, if an interruption is made in response to a decrease in the AC input voltage, it is impossible to cope with an abnormality only in the downstream power supply circuit that rectifies the AC input voltage.
本発明は、上記の問題点に鑑みてなされたものであって、スタックエリアの無駄使いがなく、また、電源ノイズや瞬停に無意味に反応することなく、最適のタイミングで割込み処理を開始することができる遊技機を提供することを目的とする。また、電源回路の一部に異常が生じても有効に対処できる遊技機を提供することを目的とする。 The present invention has been made in view of the above problems, and does not waste the stack area, and does not react meaninglessly to power supply noise or instantaneous interruption, and starts interrupt processing at an optimal timing. It is an object to provide a gaming machine that can be used. It is another object of the present invention to provide a gaming machine that can effectively cope with an abnormality in a part of a power supply circuit.
上記の目的を達成するため、請求項1に係る発明は、有効な停止ライン上に、所定の当選図柄が揃うと、遊技者にとって高価値のゲームに移行するよう中央制御部が制御動作を実行する遊技機において、前記中央処理部の動作は、電源投入に対応して開始されるメイン処理と、監視電圧が限界値を超えたことを示す異常信号に基づいて開始される割込み処理とを備えて実行され、前記中央制御部の割込み端子に前記異常信号が供給されて生じる割込み要求は、ソフトウェア的に受付けを禁止又は許可できるよう構成され、前記異常信号を出力する電圧監視部は、交流入力電圧の低下を監視する第1監視部と、前記交流入力電圧を整流して得られる直流電源電圧の低下を監視する第2監視部と、前記第1と第2の監視部の出力を受け、前記交流入力電圧又は前記直流電源電圧の何れか一方が異常レベルまで低下すると、前記異常信号を前記中央制御部の割込み端子に出力する出力部とで構成されている。 In order to achieve the above object, according to the first aspect of the present invention, the central control unit executes a control operation so as to shift to a high-value game for the player when a predetermined winning symbol is arranged on an effective stop line. In the gaming machine, the operation of the central processing unit includes a main process started in response to power-on, and an interrupt process started based on an abnormal signal indicating that the monitored voltage has exceeded a limit value. The interrupt request generated when the abnormal signal is supplied to the interrupt terminal of the central control unit is configured so that acceptance can be prohibited or permitted by software, and the voltage monitoring unit that outputs the abnormal signal is an AC input. A first monitoring unit that monitors a decrease in voltage; a second monitoring unit that monitors a decrease in a DC power supply voltage obtained by rectifying the AC input voltage; and outputs from the first and second monitoring units ; The exchange When either the power voltage or the DC power supply voltage drops to abnormal level, and an output unit which outputs the abnormal signal to the interrupt terminal of the central control unit.
本発明では、NMIを使用しないだけでなく、割込み処理に許可処理を備えているので、別の割込み処理中に本発明の割込みが開始されることがなく、そのため、スタックエリアの無駄使いがなく、限られたRAMエリアを有効に使用できる。 In the present invention, not only the NMI is not used, but also the interrupt process is provided with a permission process, so that the interrupt of the present invention is not started during another interrupt process, and therefore there is no waste of the stack area. Therefore, a limited RAM area can be used effectively.
また、本発明では、第1監視部と第2監視部とを備えるので、電源回路の一部のみに異常が生じても割込み処理を開始することができる。また、例えば、第1監視部に遅延回路を設けることで、電源ノイズや瞬停に反応することなく、最適のタイミングで割込み処理を開始することができる。また、最適のタイミングで割込み処理を開始することができるので、NMIを使用する必要がなくなり、スタックエリアの無駄使いがない。 In addition, since the first monitoring unit and the second monitoring unit are provided in the present invention, interrupt processing can be started even if an abnormality occurs only in a part of the power supply circuit. In addition, for example, by providing a delay circuit in the first monitoring unit, it is possible to start interrupt processing at an optimal timing without reacting to power supply noise or instantaneous interruption. Further, since the interrupt process can be started at the optimum timing, it is not necessary to use the NMI, and the stack area is not wasted.
上記した本発明によれば、スタックエリアの無駄使いがなく、また、電源ノイズや瞬停に反応することなく、最適のタイミングで割込み処理を開始することができる遊技機を実現できる。また、電源回路の一部に異常が生じても有効に対処できる遊技機を実現できる。 According to the present invention described above, it is possible to realize a gaming machine that can start interrupt processing at an optimal timing without wasteful use of the stack area and without reacting to power supply noise or instantaneous interruption. Further, it is possible to realize a gaming machine that can effectively cope with an abnormality in a part of the power supply circuit.
以下、実施例に基づいて本発明を更に詳細に説明する。図1〜図4は、実施例に係るスロットマシンSLを図示したものである。本スロットマシンSLは、矩形箱状の本体ケース1と、各種の遊技部材を装着した前面パネル2とが、ヒンジ3を介して連結され、前面パネル2が本体ケース1に対して開閉可能に構成されている(図2)。そして、図1は前面パネル2の正面図、図2はスロットマシンSLの右側面図(a)と平面図(b)、図3は前面パネル2の背面図、図4は本体ケース1の内部正面図を示している。
Hereinafter, the present invention will be described in more detail based on examples. 1 to 4 illustrate a slot machine SL according to an embodiment. In this slot machine SL, a rectangular box-shaped
図4に示す通り、本体ケース1の略中央には、3つの回転リール4a〜4cを備える図柄回転ユニット4が配置され、その下側に、メダル払出装置5が配置されている。メダル払出装置5には、メダルを貯留するメダルホッパー5aと、払出モータMと、メダル払出制御基板55と、払出中継基板63と、払出センサ(不図示)などが設けられている。ここで、メダルは、払出モータMの回転に基づいて、払出口5bから図面手前に向けて導出される。なお、限界量を越えて貯留されたメダルは、オーバーフロー部5cを通して、補助タンク6に落下するよう構成されている。
As shown in FIG. 4, a
上記のメダル払出装置5に隣接して電源基板62が配置され、また、図柄回転ユニット4の上部に主制御基板50が配置され、主制御基板50に隣接して回胴設定基板54が配置されている。なお、図柄回転ユニット4の内部には、回胴LED中継基板58と回胴中継基板57とが設けられ、図柄回転ユニット4に隣接して外部集中端子板56が配置されている。
A
図1に示すように、前面パネル2の上部には液晶表示ユニット7が配置され、その下部には、回転リール4a〜4cに対応する3つの表示窓8a〜8cが配置されている。そして、表示窓8aの左側には、遊技状態を示すLED群9が設けられ、その下方には、遊技成果として払出されるメダル数を表示する払出表示部10や、クレジット状態のメダル数を表示する貯留数表示部11が設けられている。
As shown in FIG. 1, a liquid
前面パネル2の中央には、メダルを投入するメダル投入口12が設けられ、これに隣接して、メダル投入口12に詰まったメダルを返却させるための返却ボタン13が設けられている。また、クレジット状態のメダルを払出すクレジット精算ボタン14と、メダル投入口12へのメダル投入に代えてクレジット状態のメダルを擬似的に一枚投入する投入ボタン15と、クレジット状態のメダルを擬似的に三枚投入するマックス投入ボタン16とが設けられている。
In the center of the
これらの遊技部材の下方には、回転リール4a〜4cの回転を開始させるスタートレバー17と、回転中の回転リール4a〜4cを停止させるためのストップボタン18a〜18cが設けられている。その他、前面パネル2の下方には、メダルを蓄える横長の受け皿19と、払出装置5の払出口5bに連通するメダル導出口20とが設けられている。なお、メダル導出口20の左右にはスピーカSPが配置されている。
Below these game members, a
図3に示すように、前面パネル3の裏側には、メダル投入口12に投入されたメダルの選別を行うメダル選別装置21と、メダル選別装置21により不適正と判別されたメダルをメダル導出口20に案内する返却通路22とが設けられている。また、前面パネル3の裏側上部には、演出制御基板51、演出インタフェイス基板52、及び液晶制御基板61などを収容する基板ケース23が配置されている。そして、メダル選別装置21の上部には、図1に示す各種の遊技部材と主制御基板50との間の信号を中継する遊技中継基板53が設けられている。
As shown in FIG. 3, on the back side of the
図5〜図7は、メダル選別装置21をより詳細に図示したものであり、それぞれ、正面図(図5)、平面図(図6)、及び背面図(図7)を示している。このメダル選別装置21は、上流側から下流側に向けて横長に延びる裏板24と、裏板24に取付られた各部材によって構成されている。そして、機能的には、導入部21aと、メダル径判定部21bと、投入メダル返却部21cと、投入枚数判定部21dとで構成されている。導入部21aには、裏板24に向けて付勢されて、裏板24と協働してメダル案内路を実現するガイド板25が設けられている。
5 to 7 illustrate the
メダル径判定部21bは、裏板24に開口させた矩形窓26と、ガイド板25と一体的に回動可能な当接板27と、裏板24に取り付けられてメダル案内路の一部となる上部ガイド溝(不図示)などで構成されている。そして、正規のメダル径より小径のメダルは、矩形窓26から落下する。一方、正規のメダル径より大径のメダルは、上部ガイド溝に侵入することができないために、導入部21aに止まることになる。
The medal
このような場合、遊技者が返却ボタン13を押すことになるが、返却ボタン13の押下に対応して返却バー28が降下すると、伝達バー29が、図7の時計方向に回動して、伝達バー29の先端29aが、当接板27を回動させることになる。ここで、当接板27は、ガイド板25と一体的に回動するので、メダル案内路は幅方向に開放されることになり、そこに止まって詰まっているメダルは、矩形窓26に進入した当接板27によって確実に排出される(図8(b)参照)。
In such a case, the player presses the
投入メダル返却部21cは、断面略L字状の落下防止板30と、落下防止板30を吸着するソレノイド31とを中心に構成されている。回転リール4a〜4cが回転中であるなど、メダルの投入が禁止されるタイミングでは、ソレノイド31をOFF状態に制御してメダル案内路の下方を開放状態にする。その結果、誤って投入されたメダルは、返却通路22に落下して遊技者に返却されることになる(図9(b))。一方、メダル投入可能なタイミングでは、ソレノイド31をON状態に制御してメダル案内路の下方を閉塞状態にする。したがって、この場合には、投入されたメダルは、正しく、投入枚数判定部21dに誘導される。
The inserted
投入枚数判定部21dは、メダルの移動方向に連続して設けられた2つのフォトインタラプタPH1、PH2を中心に構成されている。フォトインタラプタPHは、検査光を発光する発光ダイオードと、検査光を受けるフォトトランジスタとで構成されている。そして、検査光が通過するメダルによって遮断されるので、その遮断回数をカウントすることで、投入されたメダルの枚数を把握するようにしている。
The inserted
図10は、実施例に係るスロットマシンSLの回路構成を示すブロック図である。図示の通り、このスロットマシンSLは、回転リール4a〜4cを含む各種の遊技部材の動作を制御する主制御基板50と、主制御基板50から受けた制御コマンドに基づいて演出動作を実現する演出制御基板51と、交流電圧(24V)を直流電圧(5V,12V,24V)に変換して装置各部に供給する電源基板62とを中心に構成されている。
FIG. 10 is a block diagram illustrating a circuit configuration of the slot machine SL according to the embodiment. As shown in the figure, this slot machine SL realizes an effect operation based on a
主制御基板50は、演出制御基板51に対して、スピーカSPによる音声演出、LEDランプや冷陰極線管放電管によるランプ演出、及び、液晶表示ユニット7による図柄演出を実現するための制御コマンドを出力している。そして、演出制御基板51は、演出インタフェイス基板52を通して、液晶制御基板61に接続されており、液晶制御基板61は、液晶表示(LCD)ユニット7における図柄演出を実現している。
The
演出制御基板51は、演出インタフェイス基板52と共に、LED基板59やインバータ基板60や回胴LEDドライブ基板58を経由して、各種のLEDや冷陰極線管放電管におけるランプ演出を実現している。また、演出制御基板51は、演出インタフェイス基板52を通してスピーカSPを駆動して音声演出を実現している。
The
主制御基板50は、遊技中継基板53を通して、スロットマシンの各種遊技部材に接続されている。具体的には、スタートレバー17の始動スイッチ、ストップボタン18a〜18cの停止スイッチ、投入ボタン15,16の投入スイッチ、清算ボタン14の清算スイッチ、投入枚数判定部21dを構成するフォトインタラプタPH1,PH2、投入メダル返却部21cを構成するブロッカーソレノイド31、及び、各種LED素子9〜11などに接続されている。
The
また、主制御基板50は、回胴中継基板57を経由して、回転リール4a〜4cを回転させる3つのステッピングモータ、及び、回転リール4a〜4cの基準位置を検出するためのインデックスセンサに接続されている。そして、ステッピングモータを駆動又は停止させることによって、回転リール4a〜4cの回転動作と、目的位置での停止動作を実現している。
Further, the
主制御基板50は、払出中継基板63を通してメダル払出装置5にも接続されている。メダル払出装置5には、メダル払出制御基板55と、メダル払出センサと、払出モータMとが設けられており、メダル払出制御基板55は、主制御基板50からの制御コマンドに基づいて払出モータMを回転させて、所定量のメダルを払出している。
The
その他、主制御基板50は、外部集中端子板56と、回胴設定基板54にも接続されている。外部集中端子板56は、例えばホールコンピュータHCに接続されており、主制御基板50は、外部集中端子板56を通して、メダルの投入枚数やメダルの払出枚数などを出力している。また、回胴設定基板54は、係員が設定した確率的なメダル払出枚数の設定値を示す設定キー信号などを出力している。
In addition, the
図11は、主制御基板50の回路構成を図示したものである。なお、フォトインタラプタPHは、メダル選別装置50の投入枚数判定部21d(図5〜図7)を構成する主要素子である。
FIG. 11 illustrates the circuit configuration of the
図示の通り、主制御基板50は、ワンチップマイコン64と、8bitパラレルデータを入出力するI/Oポート回路65と、ハードウェア的に乱数値を生成するカウンタ回路66と、演出制御基板51などの外部基板とのインタフェイス回路とを中心に構成されている。ここで、ワンチップマイコン64は、Z80相当品のCPUコア64a、ROM、RAMなどの他に、CTC(Counter/Timer Circuit)64bや、割込みコントローラ64cなどを内蔵している。
As shown in the figure, the
CTC64bは、8bitのカウンタやタイマを集積した回路であり、Z80システムに、周期的割り込みや一定周期のパルス出力作成機能(ビットレートジェネレータ)や時間計測の機能を付与するものである。そこで、本実施例では、CTC64bを利用して、Z80CPU64aに1.5mS程度の時間間隔でタイマ割込み(図19(a))をかけている。 The CTC 64b is a circuit in which an 8-bit counter and a timer are integrated, and adds a periodic interrupt, a pulse output creation function (bit rate generator) and a time measurement function to the Z80 system. Therefore, in this embodiment, a timer interrupt (FIG. 19A) is applied to the Z80 CPU 64a at a time interval of about 1.5 mS using the CTC 64b.
インタフェイス回路としては、電源回路とのインタフェイス回路67、遊技中継基板53とのインタフェイス回路68と、回胴モータ駆動回路69と、演出制御基板と51のインタフェイス回路70などが設けられている。そして、電源遮断時には、インタフェイス回路67を通して、Z80CPU64aに電圧降下割込み(図19(b))をかけている。なお、回胴モータ駆動回路69は、回転リール4a〜4cのステッピングモータの駆動信号を生成する回路であり、インタフェイス回路70は、演出制御基板51に制御コマンドを出力するための8ビットパラレルポートである。
As an interface circuit, an
図11は、メダル選別装置50の投入枚数判定部21dと、遊技中継基板53との接続関係も示している。図示の通り、投入枚数判定部21dは、2つのフォトインタラプタPHa,PHbと、電流制限抵抗R1,R2とで構成されている。そして、フォトインタラプタPHa,PHbは、発光ダイオードとフォトトランジスタとで構成されている。なお、発光ダイオードとフォトトランジスタとの間を、メダルが通過するよう構成されているのは、先に説明した通りである。
FIG. 11 also shows the connection relationship between the inserted
発光ダイオードのアノード端子に接続された電流制限抵抗R1,R2には、共通して電源電圧Vccが供給されている。一方、発光ダイオードのカソード端子は、共通してグランド線に接続されている。したがって、遊技機の動作状態では常に発光ダイオードが点灯することになる。 The power supply voltage Vcc is commonly supplied to the current limiting resistors R1 and R2 connected to the anode terminal of the light emitting diode. On the other hand, the cathode terminals of the light emitting diodes are commonly connected to the ground line. Therefore, the light emitting diode is always lit in the operating state of the gaming machine.
また、フォトトランジスタの出力信号S1,S2を出力するコレクタ端子は、主制御基板50の入力回路にそれぞれ接続されている。一方、フォトトランジスタのエミッタ端子は、共通してグランド線に接続されている。そのため、メダルがフォトインタラプタPHaの位置を通過すると、通過時だけHレベルとなる出力信号S1が主制御基板50に供給される。同様に、メダルがフォトインタラプタPHbの位置を通過すると、通過時だけHレベルとなる出力信号S2が主制御基板50に供給される
図12は、メダルの通過を判定する判定処理を説明するタイムチャートである。図示の通り、投入されたメダルが投入枚数判定部21dを通過すると、上流側の検出信号S1が先ず検出され、やや遅れて下流側の検出信号S2が検出されることが示されている。そこで、主制御基板50のワンチップマイコン64は、区間Taにおいて、検出信号S1,S2が同時にHレベルになるとエラーと判定し、また、検出信号S1=Lの状態で検出信号S2=Hとなった場合もエラーと判定している。次に、区間Tbにおいて、検出信号S1がLレベルになるとエラーと判定し、また、検出信号S1=H、検出信号S2=Lの状態が100mS以上継続した場合もエラーと判定している。
The collector terminals that output the output signals S1 and S2 of the phototransistors are connected to the input circuit of the
区間Tcでは、検出信号S2がLレベルになるとエラーと判定し、また、検出信号S1=H、検出信号S2=Hの状態が100mS以上継続した場合もエラーと判定している。区間Tdでは、検出信号S1がHレベルになるとエラーと判定し、また、検出信号S1=L、検出信号S2=Hの状態が100mS以上、継続した場合もエラーと判定している。 In the section Tc, when the detection signal S2 becomes L level, it is determined as an error, and when the detection signal S1 = H and the detection signal S2 = H state continues for 100 mS or more, it is also determined as an error. In the section Td, an error is determined when the detection signal S1 becomes H level, and an error is also determined when the detection signal S1 = L and the detection signal S2 = H continues for 100 mS or more.
図13は、電源基板62の回路構成を示すブロック図である。この電源基板62は、交流24Vを受けて脈流電圧に変換する整流部80と、脈流電圧を直流5Vに変換する第1電圧変換部81と、脈流電圧を直流12Vに変換する第2電圧変換部82と、脈流電圧を直流24Vに変換する第3電圧変換部83と、第1電圧変換部81の出力電圧を蓄電する蓄電部84と、電源遮断状態を検出して検出信号RESを出力する電源監視部85とで構成されている。
FIG. 13 is a block diagram showing a circuit configuration of the
蓄電部84は、大容量(例えば、1ファラッド程度)のコンデンサCと、過電流用の制限抵抗r1、r2と、逆方向電流を阻止するダイオードDとで構成されている。なお、制限抵抗r1は75Ω程度、制限抵抗r2は10Ω程度である。コンデンサCの両端電圧は、バックアップ電源として、ワンチップマイコン64に供給されている。
The
このバックアップ電源は、ワンチップマイコン64に内蔵されたSRAM(static ram)に供給されており、電源電圧の遮断状態でも、少なくとも数日はRAM(Random Access Memory)の記憶内容を保持するようにしている。なお、RAMの記憶容量は、この実施例では、遊技機のワークエリアとして使用される512バイト程度である。
This backup power supply is supplied to an SRAM (static ram) built in the one-
図14は、電源監視部85を更に詳細に示す回路図である。電源監視部85は、交流電圧24Vを受けてON/OFF動作するスイッチング部SWと、スイッチング部SWのON/OFF状態を検出する検出部DET1と、検出部DET1の出力を遅延して伝達する遅延部DLY1と、遅延部DLY1の出力を受けてON/OFF動作する第1出力部OT1と、DC5Vの電圧低下を検出する検出部DET2と、検出部DET2の出力を遅延して伝達する遅延部DLY2と、遅延部DLY2の出力を受けてON/OFF動作する第2出力部OT2とで構成されている。そして、第1出力部OT1と第2出力部OT2から、検出信号RESが出力されるようになっている。
FIG. 14 is a circuit diagram showing the power
スイッチング部SWは、抵抗R1及びコンデンサC1からなる整流部と、コンデンサC1の出力値に基づいてON/OFF動作するトランジスタQ1とを中心に構成されている。そして、AC24Vが正常に供給されている場合には、トランジスタQ1がON状態となり、スイッチング部SWの出力がLレベルとなる。一方、AC24Vの電圧が低下して、コンデンサC1の出力が低下すると、トランジスタQ1がOFF状態となり、スイッチング部SWの出力がHレベルとなる。 The switching unit SW is mainly configured by a rectifying unit including a resistor R1 and a capacitor C1, and a transistor Q1 that performs an ON / OFF operation based on an output value of the capacitor C1. When AC24V is normally supplied, the transistor Q1 is turned on, and the output of the switching unit SW becomes L level. On the other hand, when the voltage of AC24V decreases and the output of the capacitor C1 decreases, the transistor Q1 is turned off and the output of the switching unit SW becomes H level.
検出部DET1は、分圧抵抗R4,R5と、基準電圧Er1と、コンパレータAP1とで構成されている。分圧抵抗R5は、トランジスタQ1に並列接続されているので、トランジスタQ1がON状態の場合には、R5が短絡状態となり、検出部DET1の出力は、Hレベルとなる。逆に、トランジスタQ1がOFF状態の場合には、検出部DET1の出力は、Lレベルとなる。 The detection unit DET1 includes voltage dividing resistors R4 and R5, a reference voltage Er1, and a comparator AP1. Since the voltage dividing resistor R5 is connected in parallel to the transistor Q1, when the transistor Q1 is in the ON state, R5 is short-circuited, and the output of the detection unit DET1 is at the H level. Conversely, when the transistor Q1 is in the OFF state, the output of the detection unit DET1 is at the L level.
遅延部DLY1は、ON/OFF動作するトランジスタQ2,Q3と、5μA程度の定電流源A1と、シュミットトリガ型の反転増幅器AP2と、定電流源A1によって充電されるコンデンサC2とで構成されている。トランジスタQ2がOFF状態に変化すると、コンデンサC2は、定電流源A1によって充電が開始される。そのため、充電されるコンデンサC2の両端電圧が、LレベルからHレベルに変化するまで、トランジスタQ2のHレベル出力の伝達を遅延させることになる。なお、トランジスタQ2がON状態に変化すると、コンデンサC2の電荷は迅速に放電されるので、トランジスタQ2のLレベル出力は直ちに伝達される。 The delay unit DLY1 includes transistors Q2 and Q3 that perform ON / OFF operation, a constant current source A1 of about 5 μA, a Schmitt trigger type inverting amplifier AP2, and a capacitor C2 that is charged by the constant current source A1. . When the transistor Q2 changes to the OFF state, charging of the capacitor C2 is started by the constant current source A1. Therefore, the transmission of the H level output of the transistor Q2 is delayed until the voltage across the capacitor C2 to be charged changes from the L level to the H level. Note that when the transistor Q2 changes to the ON state, the charge of the capacitor C2 is quickly discharged, so that the L level output of the transistor Q2 is immediately transmitted.
第1出力部OT1は、分圧抵抗R6〜R8と、ON/OFF動作するトランジスタQ4と、トランジスタQ4の負荷抵抗R9とで構成されている。また、第2出力部OT2は、分圧抵抗R12〜R14と、ON/OFF動作するトランジスタQ7と、トランジスタQ7の負荷抵抗R9とで構成されている。ここで、トランジスタQ4とトランジスタQ7とが並列に接続されているので、負荷抵抗R9と共に、ワイアードORのロジックを実現している。すなわち、トランジスタQ4及びトランジスタQ7のうち、少なくとも何れか一方がON状態になると、出力部OT1,OT2の出力(検出信号RES)はLレベルとなる。 The first output unit OT1 includes voltage dividing resistors R6 to R8, an ON / OFF transistor Q4, and a load resistor R9 of the transistor Q4. The second output unit OT2 includes voltage dividing resistors R12 to R14, a transistor Q7 that performs ON / OFF operation, and a load resistor R9 of the transistor Q7. Here, since the transistor Q4 and the transistor Q7 are connected in parallel, a wired OR logic is realized together with the load resistor R9. That is, when at least one of the transistor Q4 and the transistor Q7 is turned on, the outputs (detection signals RES) of the output units OT1 and OT2 become L level.
検出部DET2は、分圧抵抗R10,R11と、基準電圧Er2と、コンパレータAP3とで構成されている。そのため、電源電圧(DC5V)が低下すると、検出部DET1の出力は、Hレベルとなる。逆に、電源電圧が正常値であれば、検出部DET1の出力は、Lレベルとなる。 The detection unit DET2 includes voltage dividing resistors R10 and R11, a reference voltage Er2, and a comparator AP3. Therefore, when the power supply voltage (DC5V) decreases, the output of the detection unit DET1 becomes H level. Conversely, if the power supply voltage is a normal value, the output of the detection unit DET1 is at the L level.
遅延部DLY2は、ON/OFF動作するトランジスタQ5,Q6と、5μA程度の定電流源A3と、シュミットトリガ型の非反転増幅器AP4と、定電流源A3によって充電されるコンデンサC3とで構成されている。トランジスタQ5がOFF状態に変化すると、コンデンサC3は、定電流源A3によって充電が開始される。そのため、充電されるコンデンサC3の両端電圧が、LレベルからHレベルに変化するまで、トランジスタQ5のHレベル出力の伝達を遅延させることになる。 The delay unit DLY2 includes transistors Q5 and Q6 that perform ON / OFF operation, a constant current source A3 of about 5 μA, a Schmitt trigger type non-inverting amplifier AP4, and a capacitor C3 that is charged by the constant current source A3. Yes. When the transistor Q5 changes to the OFF state, charging of the capacitor C3 is started by the constant current source A3. Therefore, the transmission of the H level output of the transistor Q5 is delayed until the voltage across the capacitor C3 to be charged changes from the L level to the H level.
以上の通り、この電源監視部85は、交流24Vの電圧値を監視するスイッチング部SW及び検出部DET1と、直流5Vの電圧値を監視する検出部DET1とを備えている。そして、何れか一方の電圧値が正常値から低下すると、検出信号RESがLレベルに変化するようになっている。そのため、この検出信号に基づいてCPUに割込みをかけるようにしている(なお、これらの点は更に後述する)。
As described above, the power
図15は、主制御基板50の内部回路のうち、電源基板62とのインタフェイス回路67を詳細に示す回路図である。このインタフェイス回路67は、電源基板50から検出信号RESを受けて異常信号ALMを生成する遅延部DLYと、基準パルスΦの周波数をN倍にする周波数分周部FDと、周波数分周部FDの出力パルスPLと異常信号ALMとを受けるシフトレジスタSRと、電源リセット信号を生成するリセット信号部RSTとを中心に構成されている。
FIG. 15 is a circuit diagram showing in detail an
周波数分周部FDは、この例では、基準パルスΦの周波数を2倍にするD型フリップフロップと、D型フリップフロップの出力を分周するリプルカウンタとで構成されている。但し、このような構成に限定されるものではなく、基準パルスの周波数を低下させる他の回路も適宜に選択可能である。 In this example, the frequency dividing unit FD includes a D-type flip-flop that doubles the frequency of the reference pulse Φ, and a ripple counter that divides the output of the D-type flip-flop. However, the present invention is not limited to such a configuration, and other circuits for reducing the frequency of the reference pulse can be appropriately selected.
図15に示す通り、電源基板62の電源監視部85から受けた検出信号RESは、遅延部DLYとインバータG1とを経由して、異常信号ALMとして、NANDゲートG2とシフトレジスタSRと入力ポート回路65とに供給される。そして、NANDゲートG2には、異常信号ALMと共に、ワンチップマイコン64からの禁止信号RMN0も受けている。なお、禁止信号RMN0は、ワンチップマイコン64のイニシャライズ処理時にLレベルとなり、定常動作時にはHレベルとなっている。
As shown in FIG. 15, the detection signal RES received from the power
したがって、禁止信号RMN0がHレベルとなっている定常状態で、検出信号RESがLレベルとなると、Hレベルの異常信号ALMが反転されて、ワンチップマイコン64の割込み端子INTに、Lレベルの割込み信号が供給されることになる。また、異常信号ALMは、入力ポート回路65を経由してワンチップマイコン64に供給されているので、ワンチップマイコン64は、何時でも、異常信号ALMのレベルを確認することができる。
Therefore, when the detection signal RES goes to L level in the steady state where the prohibition signal RMN0 is at H level, the H level abnormal signal ALM is inverted and an L level interrupt is sent to the interrupt terminal INT of the one-
リセット信号部RSTは、図14の回路とほぼ同様の構成であり、DC5Vの電圧変化を検出する検出部DET3と、検出部DET3の出力を遅延して伝達する遅延部DLY3と、遅延部DLY3の出力を受けてON/OFF動作する第3出力部OT3とで構成されている。 The reset signal unit RST has substantially the same configuration as the circuit of FIG. 14, and includes a detection unit DET3 that detects a voltage change of DC5V, a delay unit DLY3 that delays and transmits the output of the detection unit DET3, and a delay unit DLY3 It is composed of a third output unit OT3 that receives an output and performs an ON / OFF operation.
検出部DET3は、分圧抵抗R17,R18と、基準電圧Er3と、コンパレータAP5とで構成されている。遅延部DLY3は、ON/OFF動作するトランジスタQ8,Q9と、5μA程度の定電流源A5と、シュミットトリガ型の反転増幅器AP6と、定電流源A5によって充電されるコンデンサC6とで構成されている。また、第3出力部OT3は、トランジスタQ9の負荷抵抗R19と、ノイズ吸収用コンデンサC7と、2つのインバータG4,G5とで構成されている。 The detection unit DET3 includes voltage dividing resistors R17 and R18, a reference voltage Er3, and a comparator AP5. The delay unit DLY3 includes transistors Q8 and Q9 that perform ON / OFF operation, a constant current source A5 of about 5 μA, a Schmitt trigger type inverting amplifier AP6, and a capacitor C6 that is charged by the constant current source A5. . The third output unit OT3 includes a load resistor R19 of the transistor Q9, a noise absorbing capacitor C7, and two inverters G4 and G5.
続いて、上記のリセット信号部RSTについて、電源基板62から電源電圧(DC5V)が供給された電源投入タイミングの動作内容を説明する。電源投入時には、電源電圧(DC5V)が傾斜して立ち上がるが(図15の右下参照)、これに合わせて、コンパレータAP5の出力はLレベルとなり、トランジスタQ8はOFF状態となる。そのため、コンデンサC6は定電流源A5によって充電されて、Lレベルの電圧から遅延時間tdを経てHレベルの電圧となる。そして、この遅延時間tdの後には、トランジスタQ9がON状態からOFF状態に変化し、第3出力部OT3の出力は、LレベルからHレベルとなる。
Next, the operation contents at the power-on timing when the power supply voltage (DC 5 V) is supplied from the
ところで、第3出力部OT3の出力は、2つのNANDゲートG6,G7を通して、ワンチップマイコンのリセット端子RST0に供給されている。そのため、ワンチップマイコンのリセット端子RST0は、電源投入後、所定時間だけLレベルの信号が供給されることになり、CPUコア64aを確実にリセット状態にすることができる。 By the way, the output of the third output unit OT3 is supplied to the reset terminal RST0 of the one-chip microcomputer through the two NAND gates G6 and G7. For this reason, the reset terminal RST0 of the one-chip microcomputer is supplied with an L level signal for a predetermined time after the power is turned on, so that the CPU core 64a can be reliably reset.
続いて、図16に基づいて、電源基板62の電源監視部85と、主制御基板50のインタフェイス回路67及びワンチップマイコン64とに関連して、電源遮断時の動作内容を説明する。なお、図16には、定常状態における各トランジスタのON/OFF状態、及び、各トランジスタの入出力電圧のH/Lレベルを、丸枠や四角枠で囲って示している。また、定常状態では、検出信号RESはHレベルである。
Next, based on FIG. 16, the operation contents when the power is shut off will be described in relation to the
このような定常状態において、電源が遮断すると、最初に最上流側のAC24Vが低下し、その後、所定の時間経過後に、下流側のDC5Vが低下すると思われる(図13参照)。そのため、AC24Vが低下した初期状態では、DC5Vは正常値を維持することになり、トランジスタQ1〜Q4、及びその他の電子素子AP1,AP2は正常に動作する。 In such a steady state, when the power supply is cut off, it is considered that the most upstream AC24V first decreases, and then the downstream DC5V decreases after a predetermined time (see FIG. 13). Therefore, in the initial state where AC24V is reduced, DC5V maintains a normal value, and the transistors Q1 to Q4 and the other electronic elements AP1 and AP2 operate normally.
図16に基づいて、各回路素子の動作を説明すると、電源遮断によるAC24Vの電圧低下に対応して、先ず、スイッチ部SWを構成しているトランジスタQ1がOFF状態となり、コンパレータAP1への反転入力電圧が増加する。そのため、コンパレータAP1の出力がHレベルからLレベルに変化し、トランジスタQ2がOFF状態に変化する。 The operation of each circuit element will be described with reference to FIG. 16. First, in response to the voltage drop of 24V AC due to power interruption, the transistor Q1 constituting the switch unit SW is turned off, and the inverting input to the comparator AP1. The voltage increases. Therefore, the output of the comparator AP1 changes from the H level to the L level, and the transistor Q2 changes to the OFF state.
すると、コンデンサC2は、定電流源A1によって充電が開始されて、Lレベルの電圧から所定の遅延時間を経てHレベルの電圧となる。そして、コンデンサC2の両端電圧がHレベルとなると反転増幅器AP2の出力がLレベルとなり、その結果、トランジスタQ3がON状態からOFF状態に変化し、トランジスタQ4は、OFF状態からON状態に変化する。 Then, charging of the capacitor C2 is started by the constant current source A1, and becomes the H level voltage after a predetermined delay time from the L level voltage. When the voltage across the capacitor C2 becomes H level, the output of the inverting amplifier AP2 becomes L level. As a result, the transistor Q3 changes from the ON state to the OFF state, and the transistor Q4 changes from the OFF state to the ON state.
以上の動作の結果、検出信号RESは、電源遮断に対応してHレベルからLレベルに低下し、これがインタフェイス回路67を経由して供給されるワンチップマイコン64への割込み信号となる。なお、ワンチップマイコンは定常動作状態にあるので、禁止信号RMN0はHレベルであり、NANDゲートG2によって割込み信号RES(実際には異常信号ALM)が阻止されることはない。
As a result of the above operation, the detection signal RES falls from the H level to the L level in response to the power shutdown, and this becomes an interrupt signal to the one-
なお、以上説明したAC24Vの低下に伴う検出信号RESの立下りの後、コンパレータAP3、非反転増幅器AP4、及びトランジスタQ5〜Q7は、図16に示すように動作すると解されるが、トランジスタQ7は、トランジスタQ4と共にワイアードロジックを構成しているので、検出信号RESに変化を与えることはない。 Note that after the detection signal RES falls due to the decrease in AC24V described above, the comparator AP3, the non-inverting amplifier AP4, and the transistors Q5 to Q7 are understood to operate as shown in FIG. Since the wired logic is configured together with the transistor Q4, the detection signal RES is not changed.
以上の通り、この実施例の電源監視部85は、AC24Vの電圧低下を監視する回路と、DC5Vの電圧低下を監視する回路とを重複して備えている。これは、例えば、整流部80は正常に動作しているが、第1電圧変換部81が故障して、直流電圧DC5Vのみが低下する可能性もあり、かかる異常時にも適切に対処して、遊技機の動作状態を正しくバックアップ保存できるようにするためである。
As described above, the power
また、本実施例では、AC24Vの電圧低下を、トランジスタQ2から反転増幅器AP2に直ちに伝えるのではなく、一定の遅延時間τを設けている。したがって、この遅延時間中に交流入力電源の電圧(AC24V)が正常値に復旧すると、反転増幅器AP2の出力はHレベルを維持するので、ワンチップマイコン64には割込みがかからない。つまり、本実施例では、AC24Vの低下から所定時間待機して、ワンチップマイコン64に電源遮断の割込みをかけている。
In this embodiment, the voltage drop of 24 V AC is not immediately transmitted from the transistor Q2 to the inverting amplifier AP2, but a certain delay time τ is provided. Accordingly, when the voltage of the AC input power supply (AC 24 V) is restored to the normal value during this delay time, the output of the inverting amplifier AP2 maintains the H level, so that the one-
本実施例がこのような待機動作を採用するのは、各遊技ホールで相当の頻度で発生しているAC電源の瞬停を考慮したものであり、具体的には、瞬停のたびにCPUに電源遮断の割込みをかけないためである。すなわち、日本では停電の発生頻度は低いものの、人間では感知できない程度の瞬停は、毎日のように発生している。ところが、UPS(Uninterrupted Power Supply=無停電電源装置)などを設けていない遊技ホールも多いので、そのような遊技ホールでも毎日の営業に支障が生じないよう、待機時間τ(遅延時間τ)を設定した電源遮断の検出回路(SW,DET1,DLY1,OT1)を設けているのである。 The reason why this embodiment adopts such a standby operation is to consider the instantaneous power interruption of the AC power that occurs at a considerable frequency in each game hall. This is because the power interruption interruption is not applied to the. In other words, although power outages are less frequent in Japan, momentary power interruptions that cannot be detected by humans occur every day. However, because there are many game halls that do not have UPS (Uninterrupted Power Supply) etc., a waiting time τ (delay time τ) is set so that daily operations are not hindered in such game halls. The power cutoff detection circuit (SW, DET1, DLY1, OT1) is provided.
ところで、図15に示すように、検出信号RESはインバータG1で反転された後、シフトレジスタSRのA入力端子にも供給されている。そして、シフトレジスタSRのクロック端子CLKには、周波数分周部FDの出力パルスPLが供給されている。そのため、出力パルスPLが何個か供給された後(つまり、適当な時間消費の後)、シフト動作されたA入力端子への入力信号である異常信号ALMが、シフトレジスタSRから出力されることになる。 Incidentally, as shown in FIG. 15, the detection signal RES is inverted by the inverter G1 and then supplied to the A input terminal of the shift register SR. The output pulse PL of the frequency divider FD is supplied to the clock terminal CLK of the shift register SR. Therefore, after several output pulses PL are supplied (that is, after an appropriate time consumption), an abnormal signal ALM that is an input signal to the shifted A input terminal is output from the shift register SR. become.
この遅延された異常信号ALMは、電源電圧(DC5V)が維持されている条件下で、NANDゲートG7を通過して、ワンチップマイコンのリセット端子に供給されて、CPUコア64aをリセット状態にする。 The delayed abnormal signal ALM passes through the NAND gate G7 and is supplied to the reset terminal of the one-chip microcomputer under the condition that the power supply voltage (DC5V) is maintained, thereby setting the CPU core 64a in the reset state. .
本実施例は、このような特有の動作を実現するので、例えば、電源電圧の電圧値(DC5V)が電解コンデンサなどで維持された状態で、遅延部DLY1の待機時間τを越えてAC24Vが低下状態を維持したものの、その後直ちに、AC24Vが正常値に復帰したような場合でも、CPUコア64aを正しくリセット状態にすることができる。 Since the present embodiment realizes such a specific operation, for example, when the voltage value of the power supply voltage (DC5V) is maintained by an electrolytic capacitor or the like, the AC24V decreases beyond the standby time τ of the delay unit DLY1. Although the state is maintained, the CPU core 64a can be correctly reset even when the AC 24V immediately returns to the normal value.
この点を更に説明すると以下の通りである。図15に関して説明した通り、電源電圧が0Vから5Vに向けて増加しない限り、リセット信号たるゲートG5の出力信号が出力されない。そのため、電源電圧(DC5V)が維持された状態でAC24Vのみが低下して、CPUコア64aに電源遮断割込みがかかった場合には、その後、ゲートG5の出力信号によっては、CPUコア64aをリセットして起動させることができない。 This point will be further described as follows. As described with reference to FIG. 15, the output signal of the gate G5 as a reset signal is not output unless the power supply voltage increases from 0V to 5V. Therefore, if only 24V AC drops while the power supply voltage (DC5V) is maintained and a power shut-off interrupt is applied to the CPU core 64a, the CPU core 64a is reset depending on the output signal of the gate G5. Cannot be started.
しかし、本実施例では、遅延された異常信号ALMがCPUコア64aをリセット状態にするので、上記した例外的な場合でも、CPUコア64aを正常に起動させることができる。なお、遅延された異常信号ALMがCPUコア64aをリセット状態にするタイミングでは、電源遮断割込みの全ての処理が完了しているのは勿論である。 However, in this embodiment, the delayed abnormality signal ALM causes the CPU core 64a to be reset, so that the CPU core 64a can be normally activated even in the above-described exceptional cases. Of course, at the timing when the delayed abnormality signal ALM causes the CPU core 64a to be in the reset state, all processing of the power shutdown interrupt is completed.
なお、電源監視部85は、電源遮断時だけでなく、電源投入時にも機能し、電源投入時には、図15のリセット信号部RSTと同様の動作をする。具体的には、検出部DET2及び遅延部DLY2とは、検出部DET3及び遅延部DLY3と同様に動作するので、電源投入から所定時間内は、トランジスタQ6がOFF状態となり、これに対応してトランジスタQ7の出力が電源投入から所定時間内はLレベルとなる。
Note that the
その結果、検出信号RESは、所定時間Lレベルを維持した後に立ち上がることになり、Lレベルの検出信号RESがワンチップマイコン64に割込みをかける可能性がある。しかし、先に説明した通り、電源投入直後は、NANDゲートG2の入力信号RMN0がLレベルであるから、Lレベルの検出信号RESがワンチップマイコン64の割込み端子INTに加わることはなく、割込み発生のおそれはない。
As a result, the detection signal RES rises after maintaining the L level for a predetermined time, and the detection signal RES at the L level may interrupt the one-
以上、電源基板62と主制御基板50の回路構成を中心に説明したので、次に主制御基板50のワンチップマイコン64(以下、主制御部50という)が実現する制御動作を説明する。
The circuit configuration of the
図17〜図19は、主制御部50が実行する制御プログラムを説明するフローチャートである。主制御部50の制御プログラムは、電源投入時に開始されるメイン処理(図17、図18)と、CTCからの定時割込みで起動されるタイマ割込み処理(図19(a))と、電源遮断時に電源基板62からの検出信号RES(異常信号ALM)で起動される電圧降下割込み処理(図19(b))とで構成されている。ここで、タイマ割込み、及び電圧降下割込みは、共にマスク可能な割込みであり(maskable interrupt)、本実施例ではNMI(non-maskable interrupt)を使用しない。
17 to 19 are flowcharts for explaining a control program executed by the
先ず、図17のメイン処理から説明すると、電源が投入されると初期処理(ST1)の後、RAMのワークエリアをクリアして、初期処理において割込み禁止状態に設定されているCPUを、割込み許可状態に設定する(ST2)。なお、初期処理については図18に基づいて更に後述する。 First, the main process of FIG. 17 will be described. When the power is turned on, after the initial process (ST1), the RAM work area is cleared, and the CPU that is set in the interrupt disabled state in the initial process is enabled for interrupts. The state is set (ST2). The initial processing will be further described later with reference to FIG.
ステップST2の処理が終われば、満杯検知用金具のON/OFF状態を監視し、満杯状態であればエラー処理を行う(ST3)。満杯検知用金具は、補助タンク6に設けられた一対の導通センサFL1,FL2であり、これらがメダルによって導通されているか否かで満杯状態を検出している。
When the processing of step ST2 is completed, the ON / OFF state of the full detection metal fitting is monitored, and if it is full, error processing is performed (ST3). The fullness detection metal fittings are a pair of continuity sensors FL1 and FL2 provided in the
次に、メダル投入口12から実際に投入されたメダル、及び、投入ボタン15、16の押下によって擬似的に投入されたメダルについてのメダル投入処理を行う(ST4)。具体的には、投入されたメダルの検出処理や、メダル枚数を判定する処理を含む。
Next, a medal insertion process is performed on a medal actually inserted from the
メダル投入処理(ST4)の後、カウンタ回路66のカウンタ値に基づいて乱数値を抽出し(ST5)、今回のゲームの当否を決定するため、乱数値に基づいた抽選処理を行う(ST6)。抽選処理で決定される当選状態には、例えば、最高価値のBB(ビッグボーナス)当り、次に価値の高いRB(レギュラーボーナス)当り、2〜15枚程度の配当メダルが払出されるフルーツ図柄当り、再ゲームが可能なリプレイゲーム当りなどが設けられている。 After the medal insertion process (ST4), a random value is extracted based on the counter value of the counter circuit 66 (ST5), and a lottery process based on the random value is performed to determine whether or not the current game is successful (ST6). The winning state determined by the lottery process includes, for example, per fruit symbol from which about 2 to 15 dividend medals are paid out per highest value BB (big bonus), next highest value RB (regular bonus) A replay game per game that can be replayed is provided.
次に、回転リール4a〜4cを回転させるための準備作業を行い、タイマ割込みによる回転リール4a〜4cの回転を可能にし(ST7)、その後、ストップボタン18a〜18cが押されたら、対応する回転リール4a〜4cを停止させる回胴停止処理を行う(ST8)。そして、全ての回転リールが停止したら、有効な停止ライン上に、当選図柄が揃ったか否かが判定され(ST9)、必要数のメダルが払出される(ST10)。
Next, preparatory work for rotating the
そして、リプレイ図柄が揃っているか否か判定され(ST11)、リプレイ図柄が揃っている場合には、再遊技動作の開始処理(ST12)を実行した後、ステップST2に移行する。リプレイ図柄が揃っていない場合には、RB図柄が揃っているか否か判定され、RB図柄が揃っている場合には、レギュラーボーナスの開始処理(ST14)を実行した後、ステップST2に移行する。また、現在がレギュラーボーナスゲーム中であるか否か判定され(ST15)、レギュラーボーナスゲーム中であれば必要な処理(ST16)を実行した後、ステップST2に移行する。 Then, it is determined whether or not the replay symbols are aligned (ST11). If the replay symbols are aligned, the re-game operation start process (ST12) is executed, and then the process proceeds to step ST2. If the replay symbols are not aligned, it is determined whether or not the RB symbols are aligned. If the RB symbols are aligned, the regular bonus start process (ST14) is executed, and then the process proceeds to step ST2. Further, it is determined whether or not the present is in the regular bonus game (ST15), and if it is in the regular bonus game, necessary processing (ST16) is executed, and then the process proceeds to step ST2.
一方、ステップST15の判定がNOの場合には、BB図柄が揃っているか否か判定され(ST17)、BB図柄が揃っている場合には、ビッグボーナスの開始処理(ST18)を実行した後、ステップST2に移行する。また、現在がビッグボーナスゲーム中であるか否か判定され(ST19)、NOであれば何もしないでステップST2に移行する。一方、ビッグボーナスゲーム中であれば、ビッグボーナスゲームに必要な処理(ST20)を実行した後、ビッグボーナスゲームの終了条件を満たすか否か判定される(ST21)。そして、判定結果がNOの場合には、何もしないでステップST2に移行するが、判定結果がYESの場合には、BBゲーム中に使用したRAMエリアも含めワークエリアをクリアしてステップST2に移行する。 On the other hand, if the determination in step ST15 is NO, it is determined whether or not the BB symbols are aligned (ST17). If the BB symbols are aligned, the big bonus start process (ST18) is executed. The process proceeds to step ST2. It is also determined whether or not the big bonus game is currently being played (ST19). If NO, nothing is done and the process proceeds to step ST2. On the other hand, if it is during the big bonus game, after executing the processing necessary for the big bonus game (ST20), it is determined whether or not the end condition of the big bonus game is satisfied (ST21). If the determination result is NO, nothing is done and the process proceeds to step ST2. If the determination result is YES, the work area including the RAM area used during the BB game is cleared and the process proceeds to step ST2. Transition.
続いて、図19(a)に示すタイマ割込み処理について説明する。なお、このタイマ割込み処理は、ワンチップマイコン64内部のCTCからのマスク可能な割込み信号(タイマ信号)に基づいて、1.5mS程度の時間間隔で起動される。
Next, the timer interrupt process shown in FIG. This timer interrupt process is started at a time interval of about 1.5 mS based on a maskable interrupt signal (timer signal) from the CTC inside the one-
タイマ割込みがかかると、CPUのレジスタを退避した後(ST30)、ポート入力処理を行う(ST31)。ポート入力処理では、始動スイッチ、停止スイッチ、貯留メダルスイッチ、清算スイッチ、ドアスイッチなど、スロットマシンに配置された全てのスイッチからの信号が、I/Oポート回路65を通して入力される。また、ポート入力処理では、フォトインタラプタPH1、PH2からの検出信号S1,S2も、I/Oポート回路65を通して入力される。
When a timer interrupt is generated, the CPU register is saved (ST30), and then port input processing is performed (ST31). In the port input process, signals from all switches arranged in the slot machine, such as a start switch, a stop switch, a stored medal switch, a clearing switch, and a door switch, are input through the I /
次に、3つの回転リール4a〜4cの現在位置を常に把握するために、回胴回転制御処理が実行される(ST32)。主制御部50は、インデックセンサからの入力信号の入力タイミングと、その後、ステッピングモータに供給する駆動パルスの個数によって、各回転リール4a〜4cの現在位置を把握することができる。なお、回胴回転制御処理(ST32)では、回転リール4a〜4cの起動処理や停止処理も実施しており、例えば、停止状態から定速回転まで、段階的に回転リールを加速させる駆動信号も生成している。
Next, in order to always grasp the current positions of the three
回胴回転制御処理(ST32)が終われば、定期更新処理を実行する(ST33)。定時更新処理では、抽選用乱数値の更新、遊技動作を管理するソフトウェアタイマ値の更新、及びウォッチドッグタイマ値の更新処理を含んでいる。ここでウォッチドッグタイマ値の更新処理とは、ワンチップマイコンに内蔵されているウォッチドッグタイマを定期的にクリアする処理である。プログラムが暴走するなどして、この定時更新処理が実行されないと、ウォッチドッグタイマが限界値までカウントアップされて、CPUコア64aが自動的にリセットされてプログラム暴走状態から復帰することになる。 When the rotation rotation control process (ST32) is completed, the periodic update process is executed (ST33). The regular update process includes a lottery random value update, a software timer value update for managing game operations, and a watchdog timer value update process. Here, the update process of the watchdog timer value is a process of periodically clearing the watchdog timer built in the one-chip microcomputer. If this scheduled update process is not executed due to a program runaway or the like, the watchdog timer is counted up to the limit value, and the CPU core 64a is automatically reset to return from the program runaway state.
次に、演出制御部51に対して制御コマンドの1バイト分を出力する(ST34)。1つの制御コマンドは2バイト長であるので、連続する二回のタイマ割込みで1つの制御コマンドを送信することになる。なお、制御コマンドは、主制御部50の遊技状態を示すもので、スタートレバー17やストップボタン18a〜18cが操作されたことも含んだ遊技状態が、制御コマンドによって演出制御部51に通知される。これのような制御コマンドを受けた演出制御部51ではLEDランプを点灯させたり、効果音を発生させるべく制御動作を実行する。
Next, one byte of the control command is output to the effect control unit 51 (ST34). Since one control command is 2 bytes long, one control command is transmitted by two successive timer interrupts. The control command indicates the game state of the
次に、メダル情報出力処理を実行して、外部集中端子板56に対して、例えば、各々1ビット信号であるメダル投入信号やメダル払出信号を出力する(ST35)。このメダル投入信号や払出信号によって、ホールコンピュータHCは、各スロットマシンSLの投入されたメダル数や、各スロットマシンSLから払出されたメダル数を把握することができる。また、主制御部50は、各LEDランプ群を駆動するための駆動データを、遊技中継基板53や回胴中継基板57に対して出力する(ST36)。
Next, medal information output processing is executed to output, for example, a medal insertion signal and a medal payout signal, each of which is a 1-bit signal, to the external concentration terminal board 56 (ST35). From this medal insertion signal and payout signal, the hall computer HC can grasp the number of medals inserted into each slot machine SL and the number of medals paid out from each slot machine SL. Further, the
その後、退避しておいたレジスタを復帰させた後(ST37)、CPUを割込み許可状態に設定して割込み処理を終える(ST38)。このように、本実施例では、タイマ割込みが開始されると、その処理が終わるまで、電圧降下割込みの開始が待たされることになる。しかし、本実施例では、交流入力電圧の低下に基づいて迅速に電圧降下割込みがかかり、しかも、タイマ割込みの処理は1.5ms以内に終了するので、NMIを使用しないことに何の弊害もない。 Thereafter, after the saved register is restored (ST37), the CPU is set in an interrupt enabled state and the interrupt process is completed (ST38). Thus, in this embodiment, when the timer interrupt is started, the start of the voltage drop interrupt is awaited until the processing is completed. However, in this embodiment, a voltage drop interrupt is promptly performed based on a decrease in the AC input voltage, and the timer interrupt process is completed within 1.5 ms, so there is no problem in not using the NMI. .
続いて、図19(b)に基づいて、電源遮断時の電圧降下割込み処理を説明する。図13に関して説明した通り、このスロットマシンSLでは、遊技状態を示す各データを一時的に保存するRAMのワークエリア(SRAM)は、バックアップ電源でバックアップされており、電源の遮断状態に係わらず、少なくとも数日(通常は7〜8日)は記憶内容が保護される。また、図15〜図16に関して説明した通り、電源基板62の電源監視部85は、交流入力電圧(AC24V)と電源電圧(DC5V)の値を常時監視しており、何れかの値が異常値まで低下すると、異常信号ALMがHレベルに変化して、CPUコア64aに電圧降下割込みをかけるようにしている。また、この異常信号ALMは、I/Oポート回路65を通してCPUコア64aに入力可能に構成されている(図11、図15参照)。
Next, the voltage drop interruption process at the time of power interruption will be described with reference to FIG. As described with reference to FIG. 13, in this slot machine SL, the RAM work area (SRAM) for temporarily storing each data indicating the gaming state is backed up by a backup power source, regardless of the power-off state. The stored content is protected for at least several days (usually 7-8 days). Further, as described with reference to FIGS. 15 to 16, the power
したがって、電圧降下割込みでは、最初に異常信号ALMをI/Oポート回路65から入力して、そのレベルを確認する(ST40)。これはノイズなどによる異常割込みを排除するためであり、もし取得した異常信号ALMが電圧低下を意味しない正常値ならそのまま割込み処理を終える(ST41)。
Therefore, in the voltage drop interrupt, first, the abnormal signal ALM is inputted from the I /
逆に、異常信号ALMが電圧低下を意味する異常値なら、レジスタを退避した後(ST42)、スタックポインタを退避する(ST43)。次に、コンデンサC(図13)でバックアップされるワークエリアに、所定の8ビットデータ(電源断キーワード)を格納する(ST44)。これは、電源遮断時にレジスタ類が正しくスタック領域に格納されたことを意味するデータであり、言い換えると、電源が復旧した際に、ステップST42,43で保存したデータを使用して良いことを意味するデータである。 On the other hand, if the abnormal signal ALM is an abnormal value indicating a voltage drop, the register is saved (ST42), and then the stack pointer is saved (ST43). Next, predetermined 8-bit data (power-off keyword) is stored in the work area backed up by the capacitor C (FIG. 13) (ST44). This means that the registers are correctly stored in the stack area when the power is shut down. In other words, the data saved in steps ST42 and ST43 can be used when the power is restored. It is data to be.
以上の処理が終われば、RAMをアクセス不能に設定すると共に(ST45)、出力ポートをOFF状態に設定して(ST46)、その後は無限ループ処理に突入する。通常は、その後電源電圧が更に低下して、主制御部50は動作不能となる。但し、その後、電源が復旧すると、主制御部50は、電源断キーワードを確認した後、退避処理(ST42,ST43)したレジスタを復帰することで遊技状態を復元することが可能となる。なお、ワークエリアのデータが、数日以上バックアップされていることは前述した通りである。
When the above processing is completed, the RAM is set to be inaccessible (ST45), the output port is set to the OFF state (ST46), and then the infinite loop processing is entered. Normally, the power supply voltage is further lowered thereafter, and the
ところで、タイマ割込み(図19(a))に関して説明した通り、タイマ割込み処理時は、割込み禁止状態である。また、電圧降下割込みは、NMIではなくマスク可能な通常の割込みである。そのため、例えば、タイマ割込み時に電圧降下割込みが生じても、タイマ割込みの処理(図19(a))が終わるまでは、電圧降下割込みの処理が待機されることになる。 By the way, as described with respect to the timer interrupt (FIG. 19A), the interrupt is disabled during the timer interrupt processing. The voltage drop interrupt is a normal interrupt that can be masked, not an NMI. Therefore, for example, even if a voltage drop interrupt occurs at the time of a timer interrupt, the voltage drop interrupt process waits until the timer interrupt process (FIG. 19A) ends.
本実施例では、このような独特の構成を採用するので、例えば、短時間に何回も電源電圧が低下して、電圧降下割込みが繰り返し発生したような場合でも、レジスタ類を何回もスタックして遊技データを破壊してしまうようなことがない。言い換えると、本実施例とは逆に、電圧降下割込みをNMIとした場合には、電圧降下割込みが短時間の間に繰り返し発生すると、遊技データその他が破壊されて制御プログラムが暴走してしまうおそれがある。 In this embodiment, such a unique configuration is adopted. Therefore, for example, even when the power supply voltage drops many times in a short time and a voltage drop interrupt is repeatedly generated, the registers are stacked many times. And game data will not be destroyed. In other words, contrary to the present embodiment, when the voltage drop interrupt is NMI, if the voltage drop interrupt is repeatedly generated in a short time, the game data and others may be destroyed and the control program may run away. There is.
図19(c)は、この弊害を説明する図面であり、例えば、タイマ割込み時にレジスタを退避した後(ST30)にNMIが発生し、その後、電源が復旧してNMI時に退避したレジスタをメイン処理で復帰させる以前に、再度NMIが発生するようなことがあると、レジスタを退避させるスタックエリアが浪費されて、ワークエリアに保存されている遊技データその他を破壊してしまうおそれがある。一方、このような弊害を避けるためには、十分な容量のスタックエリアが必要となるが、そうすると、電源バックアップされるべきSRAMエリアの無駄使いとなる。また、スロットマシンなどの遊技機では、使用できるメモリ容量が法的に規制されているので、その意味でもスタックエリアを増加させる対策は妥当でない。 FIG. 19C is a diagram for explaining this adverse effect. For example, an NMI occurs after a register is saved at the time of timer interruption (ST30), and then the power is restored and the saved register at the NMI is processed in the main process. If an NMI occurs again before returning at, the stack area for saving the registers may be wasted and game data and the like stored in the work area may be destroyed. On the other hand, in order to avoid such an adverse effect, a stack area having a sufficient capacity is required. However, in this case, the SRAM area to be backed up by power is wasted. In addition, in a gaming machine such as a slot machine, the memory capacity that can be used is legally restricted, and in this sense, measures to increase the stack area are not appropriate.
これに対して、本実施例では、電圧降下割込みをマスク可能な割込みとしているので、タイマ割込み時に退避されたレジスタに重合して、電圧降下時のレジスタが退避されることがなく、したがって、SRAMエリアの無駄使いがなく最小限のワークエリアの消費で足りる。しかも、本実施例では、AC電源の電圧低下の検出に待機時間を設けているので、短時間に繰り返してAC電源の瞬停が生じても、そのたびに割込みがかかることもない。また、ノイズなどによる電圧低下割込みがあっても、そのような異常割込みはステップST40の判定で排除される。 On the other hand, in this embodiment, since the voltage drop interrupt is maskable interrupt, it is overlapped with the register saved at the time of the timer interruption, and the register at the time of the voltage drop is not saved. There is no wasted area and consumption of the minimum work area is sufficient. In addition, in this embodiment, since a standby time is provided for detecting a voltage drop of the AC power supply, even if an AC power supply interruption occurs repeatedly in a short time, no interruption is generated every time. Even if there is a voltage drop interrupt due to noise or the like, such an abnormal interrupt is eliminated by the determination in step ST40.
最後に、図18に基づいて、メイン処理の初期処理(図17のST1)について説明する。初期処理では、最初にCPUを割込み禁止状態に設定する(ST50)。本実施例では、電圧降下割込みは、NMIを使用しないので、電圧降下割込みが重複してかかっても、その割込み処理は待たされることになり、スタックエリアの無駄使いはない。なお、電圧降下割込み(図19(b))の開始が待たされても、本実施例では、交流入力電圧の低下に基づいて素早く電圧降下割込みがかかっているので、弊害が生じることはない。 Finally, an initial process of the main process (ST1 in FIG. 17) will be described based on FIG. In the initial process, the CPU is first set to an interrupt disabled state (ST50). In this embodiment, since the voltage drop interrupt does not use the NMI, even if the voltage drop interrupts are overlapped, the interrupt processing is kept waiting, and the stack area is not wasted. Even if the start of the voltage drop interrupt (FIG. 19B) is awaited, in this embodiment, the voltage drop interrupt is quickly applied based on the decrease of the AC input voltage, so that no adverse effect is caused.
続いて、異常信号ALMのレベルを判定し(ST51)、これが正常値(Lレベル)になるまで次の処理に移行しない(ST52)。そのため、電源復帰時に電源監視部85から発生する検出信号RES(機能的にはリセット信号)が、万一、Lレベルのままでも、これがHレベルに達するまで待機することになる。
Subsequently, the level of the abnormal signal ALM is determined (ST51), and the process does not proceed to the next processing (ST52) until it becomes a normal value (L level). Therefore, even if the detection signal RES (functionally a reset signal) generated from the
図14に関して説明した通り、電源復帰時には、電源電圧にやや遅れて立ち上がる検出信号RESが発生するが、本実施例では、検出信号RESがHレベルに安定するまで(言い換えると異常信号ALMがLレベルに安定するまで)、次の処理に移行しない。そのため、万が一にも、図17のメイン処理が相当に進んだ段階で、再度、シフトレジスタSRなどを経由した異常信号ALMによってCPUがリセットされることはない。もっとも、電源復帰時に電源監視部85が生成する検出信号RESは、リセット信号部RSTの生成する電源リセット信号とほぼ同じタイミングで推移するので、通常は、ステップST51〜52の処理が機能することはない。
As described with reference to FIG. 14, when the power is restored, the detection signal RES that rises slightly later than the power supply voltage is generated. In this embodiment, the detection signal RES is stabilized at the H level (in other words, the abnormal signal ALM is at the L level). Do not move on to the next process. Therefore, in the unlikely event that the main processing in FIG. 17 has advanced considerably, the CPU will not be reset again by the abnormal signal ALM via the shift register SR or the like. However, since the detection signal RES generated by the
次に、ステップST44の処理が保存された電源断キーワードを判定し(ST53)、これが正常値か否かが判定される(ST54)。そして、万一、異常値であれば設定キーに関する処理などを行った後(ST55)、図17のステップST2に移行する。なお、設定キーは、確率的なメダル払出枚数の設定値などを係員が設定するためのキーである。 Next, the power-off keyword stored in step ST44 is determined (ST53), and it is determined whether this is a normal value (ST54). If an abnormal value is detected, processing relating to the setting key is performed (ST55), and the process proceeds to step ST2 in FIG. The setting key is a key for an attendant to set a probabilistic medal payout number setting value or the like.
設定キーがOFF状態であれば、電源遮断前の状態(通常は前日の状態)を復元すれば足りるので、ステップST43で退避されたスタックポインタの値を復帰させ(ST58)、またバックアップされているワークエリアの値に基づいて出力ポートの状態を復元する(ST59)。 If the setting key is in the OFF state, it is sufficient to restore the state before power shutdown (usually the state of the previous day), so the value of the stack pointer saved in step ST43 is restored (ST58) and backed up. The state of the output port is restored based on the work area value (ST59).
そして、電源断キーワードをゼロクリアする(ST60)。そのため、これ以降で、ウォッチドックタイマによってCPUがリセットされたような場合には、ステップST54の判定がNOとなり、ステップST2のRAMクリア処理が実行されることになる。 Then, the power-off keyword is cleared to zero (ST60). Therefore, after that, when the CPU is reset by the watchdog timer, the determination in step ST54 is NO, and the RAM clear process in step ST2 is executed.
ステップST60の処理が終われば、レジスタを復帰させた後にCPUを割込み許可状態に設定し(ST61、ST62)、リターン命令を実行する。すると、スタックエリアに保存されていた戻りアドレスがプログラムカウンタに復帰して、電源遮断時に中断された処理が再開されることになる。 When the processing of step ST60 is completed, the CPU is set in an interrupt enabled state after restoring the register (ST61, ST62), and a return instruction is executed. Then, the return address stored in the stack area is restored to the program counter, and the process interrupted when the power is turned off is resumed.
以上、本発明の実施例について具体的に説明したが、具体的な記載内容は特に本発明を限定する趣旨ではなく、適宜に変更可能である。例えば、実施例では、コンデンサによるバックアップ電源と、SRAMとを使用したが、フラッシュメモリのような不揮発性メモリを使用したのでも良いのは勿論である。 Although the embodiments of the present invention have been specifically described above, the specific description is not particularly intended to limit the present invention and can be appropriately changed. For example, in the embodiment, a backup power source using a capacitor and an SRAM are used, but it is needless to say that a nonvolatile memory such as a flash memory may be used.
50 中央制御部(主制御部)
SL 遊技機(スロットマシン)
ALM 異常信号
ST38 許可処理
ST40 レベル判定処理
50 Central control unit (main control unit)
SL gaming machine (slot machine)
ALM error signal ST38 Permission process ST40 Level judgment process
Claims (5)
前記中央処理部の動作は、電源投入に対応して開始されるメイン処理と、監視電圧が限界値を超えたことを示す異常信号に基づいて開始される割込み処理とを備えて実行され、
前記中央制御部の割込み端子に前記異常信号が供給されて生じる割込み要求は、ソフトウェア的に受付けを禁止又は許可できるよう構成され、
前記異常信号を出力する電圧監視部は、交流入力電圧の低下を監視する第1監視部と、前記交流入力電圧を整流して得られる直流電源電圧の低下を監視する第2監視部と、前記第1と第2の監視部の出力を受け、前記交流入力電圧又は前記直流電源電圧の何れか一方が異常レベルまで低下すると、前記異常信号を前記中央制御部の割込み端子に出力する出力部とで構成されていることを特徴とする遊技機。 In a gaming machine in which the central control unit executes a control operation so as to shift to a high-value game for a player when a predetermined winning symbol is aligned on an effective stop line ,
The operation of the central processing unit is executed including a main process that is started in response to power-on, and an interrupt process that is started based on an abnormal signal indicating that the monitoring voltage exceeds a limit value.
The interrupt request generated when the abnormal signal is supplied to the interrupt terminal of the central control unit is configured so that acceptance can be prohibited or permitted by software ,
The voltage monitoring unit that outputs the abnormal signal includes a first monitoring unit that monitors a decrease in AC input voltage, a second monitoring unit that monitors a decrease in DC power supply voltage obtained by rectifying the AC input voltage , An output unit that receives the outputs of the first and second monitoring units and outputs the abnormal signal to an interrupt terminal of the central control unit when either the AC input voltage or the DC power supply voltage drops to an abnormal level ; A gaming machine characterized by comprising the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005266343A JP4267610B2 (en) | 2005-09-14 | 2005-09-14 | Game machine |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005266343A JP4267610B2 (en) | 2005-09-14 | 2005-09-14 | Game machine |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008272596A Division JP5225803B2 (en) | 2008-10-23 | 2008-10-23 | Game machine |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007075311A JP2007075311A (en) | 2007-03-29 |
JP4267610B2 true JP4267610B2 (en) | 2009-05-27 |
Family
ID=37936195
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005266343A Expired - Fee Related JP4267610B2 (en) | 2005-09-14 | 2005-09-14 | Game machine |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4267610B2 (en) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4834609B2 (en) * | 2007-05-30 | 2011-12-14 | 株式会社藤商事 | Revolving machine |
JP4918053B2 (en) * | 2008-02-18 | 2012-04-18 | 株式会社藤商事 | Game machine |
JP2009189709A (en) * | 2008-02-18 | 2009-08-27 | Fujishoji Co Ltd | Game machine |
JP5009245B2 (en) * | 2008-07-09 | 2012-08-22 | 株式会社藤商事 | Game machine |
JP5180260B2 (en) * | 2010-06-23 | 2013-04-10 | 株式会社藤商事 | Game machine |
JP7115457B2 (en) * | 2019-10-28 | 2022-08-09 | 株式会社三洋物産 | game machine |
-
2005
- 2005-09-14 JP JP2005266343A patent/JP4267610B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007075311A (en) | 2007-03-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4267610B2 (en) | Game machine | |
JP4726842B2 (en) | Game machine | |
JP2013252263A (en) | Game machine | |
JP2014212914A (en) | Game machine | |
JP2010194337A (en) | Game machine | |
JP4510737B2 (en) | Game machine | |
JP4441778B2 (en) | Game machine | |
JP5362883B2 (en) | Game machine | |
JP3811794B2 (en) | Game machine | |
JP5225803B2 (en) | Game machine | |
JP5362796B2 (en) | Game machine | |
JP5296858B2 (en) | Game machine | |
JP2001347043A (en) | Game machine | |
JP2010142543A (en) | Game machine | |
JP3112223U (en) | Bullet ball machine | |
JP3112223U7 (en) | ||
JP5502500B2 (en) | Game machine | |
JP4756164B2 (en) | Game machine | |
JP4005760B2 (en) | Game machine | |
JP2005040280A (en) | Game machine | |
JP2002172215A (en) | Game machine | |
JP2002119735A (en) | Game machine | |
JP4970497B2 (en) | Game machine | |
JP2002058804A (en) | Game machine | |
JP4756168B2 (en) | Game machine |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090210 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090218 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4267610 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |